JPH0384952A - 半導体チップの平面レイアウト構造 - Google Patents
半導体チップの平面レイアウト構造Info
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- JPH0384952A JPH0384952A JP1222227A JP22222789A JPH0384952A JP H0384952 A JPH0384952 A JP H0384952A JP 1222227 A JP1222227 A JP 1222227A JP 22222789 A JP22222789 A JP 22222789A JP H0384952 A JPH0384952 A JP H0384952A
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- JP
- Japan
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- output
- output circuit
- semiconductor chip
- circuits
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、入出力回路と入出力パッドとの１対１の組み
合わせからなる人出力セルの複数が外周囲に列状に並置
形成されてなる半導体チップの平面レイアウト構造に関
する。なお、本発明における入出力回路、入出力パッド
、および入出力セルは入力専用、出力専用、および入力
と出力とを兼用するタイプのいずれも含む。
合わせからなる人出力セルの複数が外周囲に列状に並置
形成されてなる半導体チップの平面レイアウト構造に関
する。なお、本発明における入出力回路、入出力パッド
、および入出力セルは入力専用、出力専用、および入力
と出力とを兼用するタイプのいずれも含む。
（従来の技術）
第３図は半導体チップの平面レイアウト構造を示す簡略
化平面図であり、第４図は第３図の入出力セルの拡大筒
略化平面図である。
化平面図であり、第４図は第３図の入出力セルの拡大筒
略化平面図である。
これらの図に示すように従来例の半導体チップ２０にお
ける平面レイアウト構造は、内部回路形成領域２１と、
その内部回路形成領域２１を囲むようにして当該半導体
チップ２０の外周囲に沿って形成された入出力セル形成
領域２２とからなっている。
ける平面レイアウト構造は、内部回路形成領域２１と、
その内部回路形成領域２１を囲むようにして当該半導体
チップ２０の外周囲に沿って形成された入出力セル形成
領域２２とからなっている。
入出力セル形成領域２２には複数の入出力セル２３・・
・が形成されている。各入出力セル２３．・・・はそれ
ぞれ０ＭＯ３構造のトランジスタからなる入出力回路２
４と、各入出力回路２４に対して簡略図示されたアルミ
配線２５などで個別に対応して接続され、かつ当該半導
体チップ２０の図示しない入出力端子にワイヤーボンデ
ィングされた入出力パッド２６とから構成されている。
・が形成されている。各入出力セル２３．・・・はそれ
ぞれ０ＭＯ３構造のトランジスタからなる入出力回路２
４と、各入出力回路２４に対して簡略図示されたアルミ
配線２５などで個別に対応して接続され、かつ当該半導
体チップ２０の図示しない入出力端子にワイヤーボンデ
ィングされた入出力パッド２６とから構成されている。
（発明が解決しようとする課題）
このような半導体チップ２０に対する小型化の要請に応
じてそのサイズが小さくなる一方で、当該半導体チップ
２０を用いての信号の入出力数の増大に伴い互いに並置
される入出力セル２６の数も増加してくる傾向にある。
じてそのサイズが小さくなる一方で、当該半導体チップ
２０を用いての信号の入出力数の増大に伴い互いに並置
される入出力セル２６の数も増加してくる傾向にある。
入出力セル２６の数が増加してきた場合において問題と
なるのは、半導体チップ２０のサイズが小型化する一方
で、同時にそれら各入出力パッド２６の形成ピッチが小
さくなってくるために、各入出力パッド２６に個別に対
応して配線接続される入出力回路２４のアスペクト（縦
横）比が大きな制約を受けてしまい、その入出力回路２
４のレイアウトが困難になってくることにある。
なるのは、半導体チップ２０のサイズが小型化する一方
で、同時にそれら各入出力パッド２６の形成ピッチが小
さくなってくるために、各入出力パッド２６に個別に対
応して配線接続される入出力回路２４のアスペクト（縦
横）比が大きな制約を受けてしまい、その入出力回路２
４のレイアウトが困難になってくることにある。
したがって、本発明は、半導体チップのサイズが小型化
してくる一方で、入出力パッドの数が増大してそれらの
形成ピッチが小さくなっても、そノ入出力パッドの形成
ピッチにより入出力回路のアスペクト比が制約を受ける
といったことがなく、その入出力回路を容易にレイアウ
トできるようにすることを目的としている。
してくる一方で、入出力パッドの数が増大してそれらの
形成ピッチが小さくなっても、そノ入出力パッドの形成
ピッチにより入出力回路のアスペクト比が制約を受ける
といったことがなく、その入出力回路を容易にレイアウ
トできるようにすることを目的としている。
（課題を解決するための手段）
このような目的を達成するために、本発明においては、
入出力回路と入出力パッドとの１対ｌの組み合わせから
なる人出力セルの複数が外周囲に列状に並置形成されて
なるものであって、前記入出力セル内の入出力回路を少
なくとも２列構成としたうえで各列の入出力回路の形成
領域をそれぞれ入出力回路配置帯とするとともに、前記
入出力パッドを少なくとも各列の入出力回路配置帯内の
入出力回路と同数分形成し、各入出力パッドのそれぞれ
を前記各入出力回路配置帯内の入出力回路に個別に対応
して接続したことを特徴としている。
入出力回路と入出力パッドとの１対ｌの組み合わせから
なる人出力セルの複数が外周囲に列状に並置形成されて
なるものであって、前記入出力セル内の入出力回路を少
なくとも２列構成としたうえで各列の入出力回路の形成
領域をそれぞれ入出力回路配置帯とするとともに、前記
入出力パッドを少なくとも各列の入出力回路配置帯内の
入出力回路と同数分形成し、各入出力パッドのそれぞれ
を前記各入出力回路配置帯内の入出力回路に個別に対応
して接続したことを特徴としている。
（作用）
入出力回路配置帯を少なくとも２列構成とし、各列内の
入出力回路に対応して入出力パッドも少なくともそれら
と同数分形成されであるから、信号の入出力数が増加し
ても、入出力回路のアスペクト比に制約を受けずにそれ
に対処することができる。つまり、入出力回路配置帯が
１列であれば、入出力回路のアスペクト比が一定のまま
であれば、人出力パッドの増加に伴って半導体チップの
サイズを大きくする必要があり、また半導体チップのサ
イズを変えないのであれば、入出力回路のアスペクト比
を変える必要があるのに対して、入出力回路配置帯が少
なくとも２列あれば、入出力パッドの数が増加しても入
出力回路のアスペクト比を変えることなく、それに対処
することができる。
入出力回路に対応して入出力パッドも少なくともそれら
と同数分形成されであるから、信号の入出力数が増加し
ても、入出力回路のアスペクト比に制約を受けずにそれ
に対処することができる。つまり、入出力回路配置帯が
１列であれば、入出力回路のアスペクト比が一定のまま
であれば、人出力パッドの増加に伴って半導体チップの
サイズを大きくする必要があり、また半導体チップのサ
イズを変えないのであれば、入出力回路のアスペクト比
を変える必要があるのに対して、入出力回路配置帯が少
なくとも２列あれば、入出力パッドの数が増加しても入
出力回路のアスペクト比を変えることなく、それに対処
することができる。
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第１図は本発明の実施例に係る半導体チップのの平面レ
イアウト構造の全体を示す簡略化平面図であり、第２図
は第１図の要部の拡大筒略化平面図である。
イアウト構造の全体を示す簡略化平面図であり、第２図
は第１図の要部の拡大筒略化平面図である。
これらの図において、！は本実施例の半導体チップの平
面レイアウトの全体を示している。この半導体チップｌ
には、平面レイアウトとして内部回路形成領域２の周囲
にそれぞれ入出力回路のみが配置形成された入出力回路
配置帯３．４が２列形成されている。これは入出力セル
内の入出力回路部分のみを従来の１列分にさらにもう１
列分追加形成し、各列の入出力回路をそれぞれ入出力回
路配置帯としたものである。
面レイアウトの全体を示している。この半導体チップｌ
には、平面レイアウトとして内部回路形成領域２の周囲
にそれぞれ入出力回路のみが配置形成された入出力回路
配置帯３．４が２列形成されている。これは入出力セル
内の入出力回路部分のみを従来の１列分にさらにもう１
列分追加形成し、各列の入出力回路をそれぞれ入出力回
路配置帯としたものである。
各列の入出力回路配置帯３．４内それぞれには入出力回
路５、・・・、６、・・・の複数が互いに並置形成され
ていて、各入出力回路５、・・・、６、・・・と同数分
の入出力パヅド７．・・・が形成されている。各入出力
回路５、・・・、６、・・・はそれぞれ入出力パッド７
．・・・にそれぞれアルミ配線８．・・・を介して個別
に対応して接続されている。
路５、・・・、６、・・・の複数が互いに並置形成され
ていて、各入出力回路５、・・・、６、・・・と同数分
の入出力パヅド７．・・・が形成されている。各入出力
回路５、・・・、６、・・・はそれぞれ入出力パッド７
．・・・にそれぞれアルミ配線８．・・・を介して個別
に対応して接続されている。
上記構成の半導体チップｌの平面レイアウト構造におい
ては、入出力回路配置帯３．４が２列形成されているか
ら、従来のように入出力回路と入出力パッドとのｌ対処
の組み合わせからなる入出力セルの１列構成、つまり、
入出力回路配置帯が１列だけであったのとくらべてみて
、内部回路形成領域２が小さくなるものの、入出力回路
配置帯がさらに１列分多くなっている結果、入出力パッ
ド７．・・・の数が入出力信号の数と共に増加してきた
場合にも、入出力回路５、・・・、６、・・・のアスペ
クト比は従来例と同様のままにして、これに対処するこ
とができる。
ては、入出力回路配置帯３．４が２列形成されているか
ら、従来のように入出力回路と入出力パッドとのｌ対処
の組み合わせからなる入出力セルの１列構成、つまり、
入出力回路配置帯が１列だけであったのとくらべてみて
、内部回路形成領域２が小さくなるものの、入出力回路
配置帯がさらに１列分多くなっている結果、入出力パッ
ド７．・・・の数が入出力信号の数と共に増加してきた
場合にも、入出力回路５、・・・、６、・・・のアスペ
クト比は従来例と同様のままにして、これに対処するこ
とができる。
（発明の効果）
以上説明したことから明らかなように本発明によれば、
入出力回路配置帯を少なくとも２列構成とし、各列内の
入出力回路に対応して入出力パッドも少なくともそれら
と同数分形成しであるから、半導体チップのサイズが小
型化する一方で、信号の入出力数が増加し、それに伴っ
て入出力パッドの数が増大してそれらの形成ピッチが小
さくなっても、その入出力パッドの形成ピッチにより入
出力回路のアスペクト比が制約を受けるといったことが
なく、その入出力回路を容易にレイアウトできる。
入出力回路配置帯を少なくとも２列構成とし、各列内の
入出力回路に対応して入出力パッドも少なくともそれら
と同数分形成しであるから、半導体チップのサイズが小
型化する一方で、信号の入出力数が増加し、それに伴っ
て入出力パッドの数が増大してそれらの形成ピッチが小
さくなっても、その入出力パッドの形成ピッチにより入
出力回路のアスペクト比が制約を受けるといったことが
なく、その入出力回路を容易にレイアウトできる。
第１図は本発明の実施例に係る半導体チップの平面レイ
アウト構造の全体の簡略化平面図、第２図は第１図の要
部の拡大筒略化平面図である。 第３図は従来例に係る半導体チップの平面レイアウト構
造の全体の簡略化平面図、第４図は第３図の要部の拡大
筒略化平面図である。 ■・・・半導体チップ、３．４・・・入出力回路配置帯
、５．６・・・入出力回路、７・・・入出力パッド、８
・・・アルミ配線。
アウト構造の全体の簡略化平面図、第２図は第１図の要
部の拡大筒略化平面図である。 第３図は従来例に係る半導体チップの平面レイアウト構
造の全体の簡略化平面図、第４図は第３図の要部の拡大
筒略化平面図である。 ■・・・半導体チップ、３．４・・・入出力回路配置帯
、５．６・・・入出力回路、７・・・入出力パッド、８
・・・アルミ配線。
Claims (1)
- （１）入出力回路と入出力パッドとの１対１の組み合わ
せからなる入出力セルの複数が外周囲に列状に並置形成
されてなる半導体チップの平面レイアウト構造であって
、 前記入出力セル内の入出力回路を少なくとも２列構成と
したうえで各列の入出力回路の形成領域をそれぞれ入出
力回路配置帯とするとともに、前記入出力パッドを少な
くとも各列の入出力回路配置帯内の入出力回路と同数分
形成し、各入出力パッドのそれぞれを前記各入出力回路
配置帯内の入出力回路に個別に対応して接続したことを
特徴とする半導体チップの平面レイアウト構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222227A JPH0384952A (ja) | 1989-08-29 | 1989-08-29 | 半導体チップの平面レイアウト構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1222227A JPH0384952A (ja) | 1989-08-29 | 1989-08-29 | 半導体チップの平面レイアウト構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0384952A true JPH0384952A (ja) | 1991-04-10 |
Family
ID=16779110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1222227A Pending JPH0384952A (ja) | 1989-08-29 | 1989-08-29 | 半導体チップの平面レイアウト構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0384952A (ja) |
-
1989
- 1989-08-29 JP JP1222227A patent/JPH0384952A/ja active Pending
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