JP2021089755A

JP2021089755A - 半導体集積回路

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Publication number: JP2021089755A
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Inventors: 卓川添; Suguru Kawazoe
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Abstract

【目的】電源電圧の低下時に効率よく消費電力を抑えることが可能な半導体集積回路を提供する。【解決手段】第１電圧を調整して少なくとも一つの調整電圧を生成する電圧調整部と、前記電圧調整部に第１ラインを介して接続され、前記調整電圧が供給されるプロセッサ回路と、前記電圧調整部に第２ラインを介して接続され、前記調整電圧が供給されて現在時刻を示すデータを生成するＲＴＣ（Real Time Clock）回路と、前記電圧調整部と前記プロセッサ回路の間に前記第１ラインを介して接続され、前記電圧調整部と前記プロセッサ回路の間を接続状態及び非接続状態のうちの一方の状態に設定する切替スイッチと、前記第１電圧の電圧レベルを検出し、前記電圧レベルが所定の閾値以下である場合には、前記非接続状態となるように前記切替スイッチを制御することで前記プロセッサ回路への前記調整電圧の供給を停止させる制御回路と、を有する。【選択図】図１

Description

本発明は、半導体集積回路に関する。

ＭＣＵ（Micro Controller Unit）等を構成する半導体集積回路では、外部から供給された電源電圧（外部電源電圧）を降圧して内部電源電圧を生成し、ＦＬＡＳＨメモリ、ＲＡＭ（Random Access Memory）、ＣＰＵ（Central Processing Unit）等のプロセッサ回路や、ＲＴＣ（Real Time Clock）回路に供給することが行われている。このような半導体集積回路として、アクティブ用とスタンバイ用の２つの降圧電源回路を設け、プロセッサ回路をアクティブ状態とするかスタンバイ状態とするかに応じて、動作させる降圧電源回路を切り替えることが可能な半導体集積回路が考えられた（例えば、特許文献１）。

特開２００４−１３３８００号公報

外部電源電圧の電圧レベルが大きく低下した場合等には、電力消費を抑えるため、ＦＬＡＳＨメモリ、ＲＡＭ、ＣＰＵ等の動作を停止させることが望ましい。一方、ＲＴＣ回路は、かかる場合にも動作させ続ける必要がある。しかし、上記従来技術の半導体集積回路では、降圧電源回路をアクティブ用からスタンバイ用へと切り替えた場合、ＲＴＣ回路のみならずＦＬＡＳＨメモリ、ＲＡＭ、ＣＰＵ等のプロセッサ回路にも電源電圧の供給がなされる。従って、消費電力を十分に低減することができないという問題があった。

上記課題を解決するため、本発明は、電源電圧の低下時に効率よく消費電力を抑えることが可能な半導体集積回路を提供することを目的とする。

本発明に係る半導体集積回路は、第１電圧を調整して少なくとも一つの調整電圧を生成する電圧調整部と、前記電圧調整部に第１ラインを介して接続され、前記調整電圧が供給されるプロセッサ回路と、前記電圧調整部に第２ラインを介して接続され、前記調整電圧が供給されて現在時刻を示すデータを生成するＲＴＣ（Real Time Clock）回路と、前記電圧調整部と前記プロセッサ回路の間に前記第１ラインを介して接続され、前記電圧調整部と前記プロセッサ回路の間を接続状態及び非接続状態のうちの一方の状態に設定する切替スイッチと、前記第１電圧の電圧レベルを検出し、前記電圧レベルが所定の閾値以下である場合には、前記非接続状態となるように前記切替スイッチを制御することで前記プロセッサ回路への前記調整電圧の供給を停止させる制御回路と、を有することを特徴とする。

本発明によれば、ＲＴＣ回路を有する半導体集積回路において、電源電圧の低下時に効率よく消費電力を抑えることが可能となる。

実施例１の半導体集積回路の構成を示すブロック図である。実施例２の半導体集積回路の構成を示すブロック図である。オペアンプの構成を示す回路図である。半導体集積回路の上面を模式的に示す図である。外部電源電圧、内部電源電圧及びスイッチ制御信号を示すタイムチャートである。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、半導体集積回路１０の構成を示すブロック図である。半導体集積回路１０は、例えばコンピュータシステムをひとつの回路に組み込んだＭＣＵ（Micro Controller Unit）を構成する集積回路である。半導体集積回路１０は、レギュレータ１１、電源レベル検出回路１２、切替スイッチ１３、ＦＬＡＳＨ１４、ＲＡＭ（Random Access Memory）１５、ＣＰＵ（Central Processing Unit）１６及びＲＴＣ（Real Time Clock）回路１７を含む。以下の説明では、ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６を総称して、プロセッサ回路１８とも称する。

レギュレータ１１は、負帰還接続されたオペアンプ１１ａと、基準電圧ＶＲＥＦを生成してオペアンプ１１ａの非反転入力端子に供給する電圧源１１ｂと、から構成される。レギュレータ１１は、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＤＬを生成し、ラインＬ１上に送出する。

電源レベル検出回路１２は、外部電源電圧ＶＤＤの電圧レベルを検出する。電圧レベルが低下して所定の閾値電圧ＶＴＨ以下になったこと（すなわち、外部電源電圧ＶＤＤが閾値電圧ＶＴＨ以下であること）を検出すると、電源レベル検出回路１２は、切替信号ＳＷＣを切替スイッチ１３に供給する。切替信号ＳＷＣは、信号レベルがハイレベル（‘Ｈ’）及びローレベル（‘Ｌ’）の２値に遷移する信号である。

切替スイッチ１３は、Ｐチャネル型（第１導電型）ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタから構成される。切替スイッチ１３は、Ｐチャネル型ＭＯＳトランジスタのゲートに供給される切替信号ＳＷＣの信号レベルに応じて、オン状態及びオフ状態に制御され、ラインＬ１とプロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）との間を接続／非接続に切り替える。

ＦＬＡＳＨ１４は、不揮発性の半導体メモリであり、内部電源電圧ＶＤＤＬの供給を受けて動作を行う。同様に、ＲＡＭ１５及びＣＰＵ１６は、内部電源電圧ＶＤＤＬの供給を受けて動作を行う。従って、切替スイッチ１３がオフ状態となり、ラインＬ１との間が非接続となった場合、ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６の各々は、その動作を停止する。

ＲＴＣ回路１７は、内部電源電圧ＶＤＤＬの供給を受けて動作し、現在時刻を示す現在時刻データを生成する。

次に、本実施例の半導体集積回路１０の動作について説明する。

外部電源電圧ＶＤＤが閾値電圧ＶＴＨを上回っている（すなわち、ＶＤＤ＞ＶＴＨ）場合、電源レベル検出回路１２は、ローレベルの切替信号ＳＷＣを切替スイッチ１３に供給する。切替スイッチ１３はオン状態に制御され、ラインＬ１とプロセッサ回路１８とが接続された状態に維持される。レギュレータ１１は、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＤＬを生成し、ラインＬ１を介してプロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５、ＣＰＵ１６）及びＲＴＣ回路１７に供給する。

次に、外部電源電圧ＶＤＤが閾値電圧ＶＴＨ以下（すなわち、ＶＤＤ≦ＶＴＨ）となった場合、電源レベル検出回路１２はこれを検出し、ハイレベルの切替信号ＳＷＣを切替スイッチ１３に供給する。切替スイッチ１３はオフ状態に制御され、ラインＬ１とプロセッサ回路１８との間は非接続の状態になる。従って、レギュレータ１１によって生成された内部電源電圧ＶＤＤＬは、プロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）には供給されない。一方、ＲＴＣ回路１７には、内部電源電圧ＶＤＤＬが供給され続ける。

以上のように、本実施例の半導体集積回路１０は、外部電源電圧ＶＤＤが閾値電圧ＶＴＨ以下になったことを検出すると、プロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）への内部電源電圧ＶＤＤＬの供給を停止し、ＲＴＣ回路１７にのみ内部電源電圧ＶＤＤＬを供給する。従って、ＲＴＣ回路１７を動作させつつ、消費電力を抑えることが可能となる。

図２は、半導体集積回路２０の構成を示すブロック図である。半導体集積回路２０は、第１レギュレータ２１と、電源レベル検出回路２２と、切替スイッチ２３と、第２レギュレータ２４と、ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６を含むプロセッサ回路１８と、ＲＴＣ回路２５と、を含む。

第１レギュレータ２１は、負帰還接続されたオペアンプ２１ａと、基準電圧ＶＲＥＦを生成してオペアンプ２１ａの非反転入力端子に供給する電圧源２１ｂと、から構成される。第１レギュレータ２１は、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＤＬを生成し、ラインＬ２を介してプロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）に供給する。

また第１レギュレータ２１は、電源レベル検出回路２２から供給されたパワーダウン信号ＰＤに応じて、パワーオンの状態及びパワーオフの状態に制御される。パワーオフの状態に制御されると、第１レギュレータ２１は、ラインＬ２を介したプロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）への内部電源電圧ＶＤＤＬの供給を停止する。

電源レベル検出回路２２は、外部電源電圧ＶＤＤの電圧レベルを検出する。電圧レベルが低下して所定の閾値電圧ＶＴＨ以下になったこと（すなわち、外部電源電圧ＶＤＤが閾値電圧ＶＴＨ以下であること）を検出すると、電源レベル検出回路２２は、切替信号ＳＷＣを切替スイッチ２３に供給する。切替信号ＳＷＣは、信号レベルがハイレベル（‘Ｈ’）及びローレベル（‘Ｌ’）の２値に遷移する信号である。

また、電源レベル検出回路２２は、外部電源電圧ＶＤＤの電圧レベルが閾値電圧ＶＴＨ以下になったことを検出すると、切替信号ＳＷＣと同じ信号をパワーダウン信号ＰＤとして第１レギュレータ２１のオペアンプ２１ａに供給する。

パワーダウン信号ＰＤの供給による第１レギュレータ２１のパワーオフ制御は、例えばオペアンプ２１ａ内の電流路を切断することにより行う。

図３は、オペアンプ２１ａの内部構成を模式的に示す図である。オペアンプ２１ａは、差動入力段３１及び出力段３２を含む。差動入力段３１は、Ｎチャネル型ＭＯＳトランジスタＭＮ２及びＭＮ３からなる差動対と、Ｐチャネル型ＭＯＳトランジスタＭＰ１及びＭＰ２からなるカレントミラーと、Ｎチャネル型ＭＯＳトランジスタＭＮ４と、Ｎチャネル型ＭＯＳトランジスタＭＮ５と、から構成される。出力段３２は、Ｐチャネル型ＭＯＳトランジスタＭＰ３と、Ｐチャネル型ＭＯＳトランジスタＭＰ４と、Ｎチャネル型ＭＯＳトランジスタＭＮ６と、から構成される。Ｎチャネル型ＭＯＳトランジスタＭＮ５は、Ｎチャネル型ＭＯＳトランジスタＭＮ１とカレントミラーを構成して、定電流源ＣＳが生成した定電流に比例する電流を差動入力段３１に供給する。また、Ｎチャネル型ＭＯＳトランジスタＭＮ６も、Ｎチャネル型ＭＯＳトランジスタＭＮ１とカレントミラーを構成して、定電流源ＣＳが生成した定電流に比例する電流を出力段３２に供給する。

Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲートには、パワーダウン信号ＰＤの逆位相の信号が供給される。同様に、Ｐチャネル型ＭＯＳトランジスタＭＰ３のゲートには、パワーダウン信号ＰＤの逆位相の信号が供給される。パワーダウン信号ＰＤの逆位相の信号は、例えば反転増幅回路（図示せず）によってパワーダウン信号ＰＤを反転させることにより生成される。

パワーダウン信号ＰＤの信号レベルがローレベルである場合、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート及びＰチャネル型ＭＯＳトランジスタＭＰ３のゲートにはハイレベルの信号が供給される。従って、Ｎチャネル型ＭＯＳトランジスタＭＮ４はオン状態となり、差動入力段３１に電流が流れる。また、Ｐチャネル型ＭＯＳトランジスタＭＰ３はオフ状態となり、出力段３２に電流が流れる。

一方、パワーダウン信号ＰＤの信号レベルがハイレベルである場合、Ｎチャネル型ＭＯＳトランジスタＭＮ４のゲート及びＰチャネル型ＭＯＳトランジスタＭＰ３のゲートにはローレベルの信号が供給される。従って、Ｎチャネル型ＭＯＳトランジスタＭＮ４はオフ状態となり、差動入力段３１には電流が流れない状態（すなわち電流路が切断された状態）となる。また、Ｐチャネル型ＭＯＳトランジスタＭＰ３はオン状態となり、Ｐチャネル型ＭＯＳトランジスタＭＰ４のゲートにハイレベルの電圧が印加されるため、出力段３２には電流が流れない状態（すなわち電流路が切断された状態）となる。

再び図２を参照すると、切替スイッチ２３は、Ｐチャネル型（第１導電型）ＭＯＳトランジスタから構成される。切替スイッチ２３は、Ｐチャネル型ＭＯＳトランジスタのゲートに供給される切替信号ＳＷＣの信号レベルに応じて、オン状態及びオフ状態に制御され、ラインＬ２とラインＬ３との間を接続／非接続に切り替える。

第２レギュレータ２４は、負帰還接続されたオペアンプ２４ａ、及び基準電圧ＶＲＥＦを生成してオペアンプ２４ａの非反転入力端子に供給する電圧源２４ｂから構成される。第２レギュレータ２４は、外部電源電圧ＶＤＤを降圧してＲＴＣ用電源電圧ＶＤＤＲを生成し、ラインＬ３上に送出する。第２レギュレータ２４は、第１レギュレータ２１と比べて駆動能力が低い。従って、ＲＴＣ用電源電圧ＶＤＤＲは、内部電源電圧ＶＤＤＬと比べて電圧レベルが低い。

ＲＴＣ回路２５は、内部電源電圧ＶＤＤＬ及びＲＴＣ用電源電圧ＶＤＤＲの供給を受ける。切替スイッチ２３がオン状態である場合、ＲＴＣ回路２５は、内部電源電圧ＶＤＤＬに基づいて動作し、現在時刻を示す現在時刻データを生成する。一方、切替スイッチ２３がオフ状態である場合、ＲＴＣ用電源電圧ＶＤＤＲに基づいて動作し、現在時刻データの生成を行う。

図４は、半導体集積回路２０の上面を模式的に示す図である。半導体集積回路２０は、半導体基板２６の主面上に第１レギュレータ２１等の各ブロックが配置された構造を有している。また、半導体集積回路２０の外縁部には、パッドＰ１、Ｐ２及びＰ３を含むパッド群ＰＧが設けられている。

パッドＰ１は、半導体集積回路２０の外部から外部電源電圧ＶＤＤが入力される電源パッドである。パッドＰ１を介して入力された外部電源電圧ＶＤＤは、第１レギュレータ２１、電源レベル検出回路２２及び第２レギュレータ２４に供給される。

パッドＰ２は、接地電位ＶＳＳに接続される電源パッドである。パッドＰ２から入力された接地電位ＶＳＳは、第１レギュレータ２１及び第２レギュレータ２４に供給される。また、パッドＰ２からは、半導体基板２６の周囲を一周するように接地電位供給ラインが伸び、半導体集積回路の各部に接地電位ＶＳＳが供給される。

パッドＰ３は、外部からの電源供給を受けるとともに半導体集積回路２０の外部に配置された位相補償回路（例えば、外付けのコンデンサ）に接続される接続パッドである。プロセッサ回路１８を安定して動作させるためには、内部電源電圧ＶＤＤＬにおける位相のずれを一定の範囲内に抑える必要があり、プロセッサ回路に供給する内部電源電圧ＶＤＤＬは位相補償を行う必要がある。このため、第１レギュレータ２１は、パッドＰ３を介して半導体集積回路２０の外部から位相補償回路が接続され、さらには位相補償された電圧がノイズ等の影響を受けないようにできる限り短い距離にて接続される。従って、第１レギュレータ２１は、半導体基板２６の主面に垂直な方向から見たとき、すなわち上面視においてパッド群ＰＧの近傍に配置されている。

これに対し、ＲＴＣ用電源電圧ＶＤＤＲは、ＲＴＣ回路２５のみを動作させるための電源電圧であるため、内部電源電圧ＶＤＤＬとは異なり、動作安定化の要請が低い。従って、半導体集積回路２０の外部から位相補償回路を接続する必要がないため、第２レギュレータ２４は、第１レギュレータ２１よりもパッド群ＰＧから離間した位置に配置されている。このため、本発明の半導体集積回路によれば、第１レギュレータ２１及び第２レギュレータ２４の両方をパッド近傍に配置することなくレイアウト設計が可能となるため、より低消費化された半導体集積回路を設計自由度高く提供することが可能となる。

次に、本実施例の半導体集積回路２０の動作について、図５のタイムチャートを参照して説明する。

外部電源電圧ＶＤＤが閾値電圧ＶＴＨを上回っている場合（図中、期間Ｔ１）、電源レベル検出回路２２は、ローレベルの切替信号ＳＷＣを切替スイッチ２３に供給する。また、電源レベル検出回路２２は、ローレベルのパワーダウン信号ＰＤを第１レギュレータ２１のオペアンプ２１ａに供給する。

これにより、切替スイッチ２３はオン状態に制御され、ラインＬ１及びラインＬ２は接続された状態に維持される。第１レギュレータ２１のオペアンプ２１ａは、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＤＬを生成し、ラインＬ２を介してプロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５、ＣＰＵ１６）及びＲＴＣ回路２５に供給する。

第２レギュレータ２４は、ＲＴＣ用電源電圧ＶＤＤＲを生成し、ＲＴＣ回路２５に供給する。従って、ＲＴＣ回路２５には、第１レギュレータ２１から内部電源電圧ＶＤＤＬが供給され、第２レギュレータ２４からＲＴＣ用電源電圧ＶＤＤＲが供給される。内部電源電圧ＶＤＤＬの電圧レベルがＲＴＣ用電源電圧ＶＤＤＲの電圧レベルよりも高いため、ＲＴＣ回路２５は、内部電源電圧ＶＤＤＬに基づいて動作を行う。

次に、外部電源電圧ＶＤＤが閾値電圧ＶＴＨ以下になると（図中、期間Ｔ２）、電源レベル検出回路２２はこれを検出し、ハイレベルの切替信号ＳＷＣを切替スイッチ２３に供給する。これにより切替スイッチ２３はオフ状態に制御され、ラインＬ１とラインＬ２との間は非接続の状態になる。

また、電源レベル検出回路２２は、ハイレベルのパワーダウン信号ＰＤを第１レギュレータ２１に供給する。これにより第１レギュレータ２１は、パワーオフの状態に制御され、プロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）への内部電源電圧ＶＤＤＬの供給を停止する。

第２レギュレータ２４は、ＲＴＣ用電源電圧ＶＤＤＲをＲＴＣ回路２５に供給する。外部電源電圧ＶＤＤの電圧レベルの低下に伴い、ＲＴＣ用電源電圧ＶＤＤＲの電圧レベルも低下する。ＲＴＣ回路２５は、ＲＴＣ用電源電圧ＶＤＤＲに基づいて動作を行う。

その後、再び外部電源電圧ＶＤＤが閾値電圧ＶＴＨを上回ると（図中、期間Ｔ３）、電源レベル検出回路２２は、切替信号ＳＷＣ及びパワーダウン信号ＰＤの信号レベルをローレベルに切り替える。切替スイッチ２３はオン状態に制御され、ラインＬ１とラインＬ２とが接続された状態となる。第１レギュレータ２１のオペアンプ２１ａは、外部電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＤＬを生成し、プロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５、ＣＰＵ１６）及びＲＴＣ回路２５に供給する。第２レギュレータ２４は、ＲＴＣ用電源電圧ＶＤＤＲを生成し、ＲＴＣ回路２５に供給する。

以上のように、本実施例の半導体集積回路２０では、外部電源電圧ＶＤＤの電圧レベルが閾値電圧ＶＴＨ以下になったことを検出すると、第１レギュレータ２１をパワーオフの状態に制御してプロセッサ回路１８への電源供給を停止する。一方、第２レギュレータ２４はＲＴＣ用電源電圧ＶＤＤＲを生成してＲＴＣ回路２５に供給し続ける。従って、ＲＴＣ回路２５を動作させつつ、消費電力を抑えることが可能となる。

また、外部電源電圧ＶＤＤが閾値電圧ＶＴＨを上回っている状態における半導体集積回路２０の動作（以下、通常動作と称する）では、切替スイッチ２３がオン状態に制御され、内部電源電圧ＶＤＤＬが切替スイッチ２３を介してＲＴＣ回路２５に供給される。従って、切替スイッチ２３において、切替スイッチ２３を構成するＰチャネル型ＭＯＳトランジスタのオン抵抗に基づく電圧降下が発生する。しかし、本実施例の半導体集積回路２０では、ＲＴＣ回路２５における消費電流が小さいため、発生する電圧降下量は極めて小さい。

例えば、実施例１の半導体集積回路１０において、切替スイッチ１３を構成するＰチャネル型ＭＯＳトランジスタのオン抵抗を５Ω、プロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５、ＣＰＵ１６）における消費電流を２０ｍＡと仮定すると、切替スイッチ１３において１００ｍＶの電圧降下が生じる。これに対し、本実施例の半導体集積回路２０では、ＲＴＣ回路２５における消費電流は極めて小さい値（例えば数μＡ程度）であるため、切替スイッチ２３を構成するＰチャネル型ＭＯＳトランジスタのオン抵抗を５Ωと仮定すると、切替スイッチ２３において生じる電圧降下量は数１０μＶとなる。

また、本実施例の半導体集積回路２０によれば、切替スイッチ２３における電圧降下が回路の動作に与える影響を抑えることができる。例えば、トランジスタにおける電圧降下量を抑えるためには、オン抵抗を小さくするべくトランジスタのサイズ（ゲート幅等）を大きくすることが有効である。しかし、本実施例では、上記の通り切替スイッチ２３における電圧降下量が小さいため、切替スイッチ２３を構成するＰチャネル型ＭＯＳトランジスタのサイズを大きくする必要がない。従って、切替スイッチ２３におけるオフリーク電流の発生を抑えることができる。

さらに、実施例１の半導体集積回路１０とは異なり、本実施例の半導体集積回路２０では、プロセッサ回路１８（ＦＬＡＳＨ１４、ＲＡＭ１５及びＣＰＵ１６）への内部電源電圧ＶＤＤＬの供給は、切替スイッチ等を通さず第１レギュレータ２１から直接行われる。従って、プロセッサ回路１８にそのまま第１レギュレータ２１の出力電圧が降圧されることなくそのまま供給されるため、電圧降下による誤動作は発生しない。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例２では、オペアンプ２１ａ内の電流路を切断することにより、第１レギュレータ２１をパワーオフに制御する例について説明した。しかし、第１レギュレータ２１をパワーオフに制御する方法はこれに限られない。例えば、外部電源電圧ＶＤＤと第１レギュレータ２１との間のラインに切替スイッチを設け、パワーダウン信号ＰＤに基づいて切替スイッチをオフにすることにより、第１レギュレータ２１をパワーオフに制御する構成であっても良い。

また、実施例１のレギュレータ１１、実施例２の第１レギュレータ２１及び第２レギュレータ２４が、夫々外部電源電圧ＶＤＤを降圧して内部電源電圧を生成する例について説明した。しかし、各レギュレータは、外部電源電圧ＶＤＤを降圧ではなく昇圧等することによって内部電源電圧を生成するものであっても良い。すなわち、レギュレータ１１、第１レギュレータ２１及び第２レギュレータ２４は、夫々外部電源電圧を変圧して内部電源電圧を生成するものであれば良い。

また、上記実施例２では、切替信号ＳＷＣがパワーダウン信号ＰＤとして供給される例について示した。しかし、パワーダウン信号ＰＤは電源レベル検出回路２２による検出に応じて２値に遷移する信号であれば良く、切替信号ＳＷＣとは別の信号であっても良い。

また、上記実施例２では、外部電源電圧ＶＤＤが入力される電源パッドであるパッドＰ１と、接地電位ＶＳＳに接続される電源パッドであるパッドＰ２と、位相補償回路を接続するための接続パッドであるパッドＰ３と、がパッド群ＰＧに含まれる例について説明した。しかし、パッド群ＰＧに含まれるパッドはこれらに限られない。

また、第２レギュレータ２４の配置位置は、図４で示した位置に限られない。上記の通り、第２レギュレータ２４には半導体集積回路２０の外部から位相補償回路を接続する必要がないため、パッド群の近くに第２レギュレータ２４を配置する必要がない。従って、第２レギュレータ２４は、半導体基板２６上の任意の位置に配置することが可能である。

１０，２０半導体集積回路
１１レギュレータ
１２，２２電源レベル検出回路
１３，２３切替スイッチ
１４ＦＬＡＳＨ
１５ＲＡＭ
１６ＣＰＵ
１７，２５ＲＴＣ回路
１８プロセッサ回路
２１第１レギュレータ
２４第２レギュレータ

Claims

第１電圧を調整して少なくとも一つの調整電圧を生成する電圧調整部と、
前記電圧調整部に第１ラインを介して接続され、前記調整電圧が供給されるプロセッサ回路と、
前記電圧調整部に第２ラインを介して接続され、前記調整電圧が供給されて現在時刻を示すデータを生成するＲＴＣ（Real Time Clock）回路と、
前記電圧調整部と前記プロセッサ回路の間に前記第１ラインを介して接続され、前記電圧調整部と前記プロセッサ回路の間を接続状態及び非接続状態のうちの一方の状態に設定する切替スイッチと、
前記第１電圧の電圧レベルを検出し、前記電圧レベルが所定の閾値以下である場合には、前記非接続状態となるように前記切替スイッチを制御することで前記プロセッサ回路への前記調整電圧の供給を停止させる制御回路と、を有することを特徴とする半導体集積回路。
前記電圧調整部は、前記第１電圧を調整して第１調整電圧を生成する第１レギュレータと、前記前記第１電圧を調整して第２調整電圧を生成する第２レギュレータを有し、
前記プロセッサ回路は、前記第１レギュレータに前記第１ラインを介して接続され、前記第１調整電圧が供給され、
前記ＲＴＣ回路は、前記第２レギュレータに前記第２ラインを介して接続され、前記第２調整電圧が供給され、
前記切替スイッチは、前記第１ライン及び前記第２ラインの間に接続されていることを特徴とする請求項１に記載の半導体集積回路。
前記制御回路は、前記非接続状態とするための第１制御信号を前記切替スイッチに供給すると共に、前記第１レギュレータへの電源を止めるための第２制御信号を前記第１レギュレータに供給することを特徴とする請求項２に記載の半導体集積回路。
前記第１レギュレータ、前記第２レギュレータ、前記プロセッサ回路、前記ＲＴＣ回路、前記切替スイッチ及び前記制御回路は、半導体基板の第１領域に形成され、
前記半導体基板の第１領域の周囲に形成された第２領域に、前記第１レギュレータに接続された接続パッドと、前記半導体集積回路の外部からの電源電圧である前記第１電圧の入力を受ける第１電源パッドと、接地電位に接続される第２電源パッドを含むパッド群が配置され、
前記第２レギュレータは、前記第１レギュレータよりも前記パッド群から離間した位置に配置されていることを特徴とする請求項２または３に記載の半導体集積回路。