JP2001110991A

JP2001110991A - 半導体装置

Info

Publication number: JP2001110991A
Application number: JP28511799A
Authority: JP
Inventors: Noriaki Hiraga; 則秋平賀
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1999-10-06
Filing date: 1999-10-06
Publication date: 2001-04-20
Anticipated expiration: 2019-10-06
Also published as: JP3403981B2

Abstract

(57)【要約】【課題】静電破壊に強い半導体装置を実現する。【解決手段】内部回路６を囲むガードリング７と、この
ガードリング７に重ねて形成されるとともに内部回路６
への電源ライン２１，２２に接続された容量素子８と、
ガードリング７に重ねて形成されるとともに電源ライン
２１，２２に接続されたラテラルサイリスタ９とを備え
る。このようにガードリングのところを利用して内部回
路を多重かつ相乗的に保護するようにしたことにより、
保護回路の占有面積を増やさずに又は抑えつつ静電破壊
等から内部回路を強力に保護することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部回路の周り
をガードリングが囲んでいる半導体装置に関し、詳しく
は、そのガードリングを利用して静電気の放電等による
破壊（ＥＳＤ）から内部回路をより強力に保護する技術
に関する。そのような半導体装置としては、半導体集積
回路装置（ＩＣ）が典型的であり、さらに具体的には多
機能のＬＳＩや，デジタル・アナログ混在ＬＳＩ，マル
チ電源のデジタルＬＳＩ，ゲートアレー，カスタムＬＳ
Ｉ，ＡＳＩＣ（特定用途向けＩＣ）なども挙げられる。

【０００２】

【従来の技術】不所望なノイズの伝播を防止したり、サ
ブストレートやウェルにおける電位状態を安定させる等
のために、多くのＩＣでは、内部回路を囲んでガードリ
ングが形成されている。もっとも、ガードリングだけで
はＥＳＤ保護が不足しがちなことから、内部回路に対す
るＥＳＤ保護を強化する等のために、その内部回路に動
作電力を供給する電源ラインには、しばしば、ダイオー
ド等からなる短絡保護回路が設けられる。また、ＩＣに
設けるＥＳＤ保護回路として、ラテラルサイリスタを形
成する技術も知られている（特開平５−１６０３４９号
公報や特開平９−８１４７号公報等を参照）。

【０００３】

【発明が解決しようとする課題】ところが、このような
従来の手法では、短絡保護回路やＥＳＤ保護回路が専用
の半導体領域を占有するため、十分な保護能力を確保す
るには広い領域が必要となる。このため、保護回路の設
置箇所や個数が限られてしまうので、多数の素子を集積
した内部回路をブロックごと纏めて保護するという訳に
はいかなかった。

【０００４】しかしながら、内部回路の微細化や高速化
は止まることなく進み、それに伴って内部回路の耐力も
否応なしに低下しており、最早、上述のような従来手法
の繰り返しでは、対処しきれない。そこで、保護回路の
占有面積を増やすこと無く又はできるだけ抑えながら静
電破壊等から内部回路を強力に保護し得る半導体装置構
造を案出することが技術的な課題となる。この発明は、
このような課題を解決するためになされたものであり、
静電破壊に強い半導体装置を実現することを目的とす
る。

【０００５】

【課題を解決するための手段】このような課題を解決す
るために発明された第１乃至第４の解決手段について、
その構成および作用効果を以下に説明する。

【０００６】［第１の解決手段］第１の解決手段の半導
体装置は（、出願当初の請求項１に記載の如く）、内部
回路を囲むガードリングと、このガードリングに重ねて
又は沿って形成されるとともに前記内部回路への電源ラ
インに接続された容量素子と、前記ガードリングに重ね
て又は沿って形成されるとともに前記電源ラインに接続
されたラテラルサイリスタとを備えたものである。

【０００７】このような第１の解決手段の半導体装置に
あっては、静電気の放電等が有り、それに起因するサー
ジノイズが電源ラインに乗ると、そのサージノイズは電
源ラインを介して内部回路に伝わるが、このサージノイ
ズに対し、容量素子はそのピークを緩和・低下させるこ
とで内部回路を保護する。また、ラテラルサイリスタ
は、そのサージノイズをバイパスすることで、内部回路
を保護する。これにより、内部回路はガードリングに加
え容量素子およびラテラルサイリスタによって多重に保
護される。しかも、それらは重ねて又は寄り添って形成
されるので、その占有面積が少なくて済む。

【０００８】さらに、容量素子にラテラルサイリスタを
並設したことにより、容量素子もラテラルサイリスタに
よって保護されるので、容量素子単独での耐圧は多少低
下しても両電極間の絶縁膜を薄くして容量アップを図る
ことができ、そうすると、容量素子は占有面積が同じで
あっても保護能力が向上するため、内部回路に関する全
体の保護能力は相乗的に強化されることとなる。なお、
内部回路を動作させる適正な電源電圧に対しては、容量
素子は平滑回路となり、ラテラルサイリスタは遮断状態
を維持するので、内部回路の動作を妨げない。したがっ
て、この発明によれば、静電破壊に強い半導体装置を実
現することができる。

【０００９】［第２の解決手段］第２の解決手段の半導
体装置は（、出願当初の請求項２に記載の如く）、上記
の第１の解決手段の半導体装置であって、前記電源ライ
ンが対をなしており、しかも、前記容量素子と前記電源
ライン対の一方との接続領域が前記ラテラルサイリスタ
と前記電源ライン対の一方との接続領域を兼ねている、
というものである。

【００１０】ここで、上記の「接続領域」とは、半導体
領域の一部であって電源ラインに接続されているとこ
ろ、という意味である。

【００１１】このような第２の解決手段の半導体装置に
あっては、容量素子がガードリングに重ねたことで専用
領域をほとんど持たないが、その容量素子に少なくとも
一部は寄生する状態でラテラルサイリスタが形成される
ので、保護回路の占有面積が更に節約される。したがっ
て、この発明によれば、静電破壊に強い半導体装置をコ
ンパクトに実現することができる。

【００１２】［第３の解決手段］第３の解決手段の半導
体装置は（、出願当初の請求項３に記載の如く）、上記
の第２の解決手段の半導体装置であって、前記ラテラル
サイリスタと前記電源ライン対の他方との接続箇所から
延びた配線層が（適宜の絶縁層等を挟みながら）前記容
量素子の電極層の上方を（途中まで又は逆側の端部等ま
で）経てから前記容量素子に接続されている、というも
のである。

【００１３】このような第３の解決手段の半導体装置に
あっては、電源ラインに乗ったサージノイズから見て、
ラテラルサイリスタの方が近くに有り、容量素子はそれ
より遠くに位置する。そのため、サージノイズに対して
ラテラルサイリスタの方が容量素子より早く反応する。
これにより、容量素子はラテラルサイリスタによる保護
を確実に享受し得るので、その容量を更に増して、相乗
的な保護強化を押し進め得ることとなる。したがって、
この発明によれば、静電破壊に一層強い半導体装置をコ
ンパクトに実現することができる。

【００１４】［第４の解決手段］第４の解決手段の半導
体装置は（、出願当初の請求項４に記載の如く）、上記
の第１〜第３の解決手段の半導体装置であって、前記電
源ラインも（適宜の絶縁層等を挟みながら）前記ガード
リングに重ねて又は沿って形成されており、しかも、前
記容量素子および前記ラテラルサイリスタが前記ガード
リングに重ねて又は沿って列設されている、というもの
である。

【００１５】このような第４の解決手段の半導体装置に
あっては、ガードリングと共に容量素子およびラテラル
サイリスタの保護回路さらには電源ラインも、内部回路
を周りから囲んでいるので、内部回路はそのブロックご
と纏めて保護される。しかも、容量素子およびラテラル
サイリスタが列設されていることから、個々の単位ごと
に作動しうるので、電源ライン上の位置によってサージ
ノイズの伝搬状態が異なるような状況でも、それぞれの
単位で木目細かく而も速やかに保護機能が働くため、よ
り確実に内部回路が保護されることとなる。したがっ
て、この発明によれば、内部回路を丸ごと確実に保護し
て静電破壊に強い半導体装置を実現することができる。

【００１６】

【発明の実施の形態】このような解決手段で達成された
本発明の半導体集積回路装置について、これを実施する
ための具体的な形態を、以下の第１，第２実施例により
説明する。両者の相違は、容量素子をｐＭＯＳゲート風
に実現したかｎＭＯＳゲート風に実現したかに因る。図
１〜図３に示した第１実施例、図４に示した第２実施
例、何れも、上述した第１〜第４の解決手段を具現化し
たものである。

【００１７】

【第１実施例】本発明の半導体装置の第１実施例につい
て、その具体的な構成を、図面を引用して説明する。図
１は、その全体構造を示し、（ａ）が概要レイアウト
図、（ｂ）がその要部の拡大図、（ｃ）がその単位要素
の拡大図、（ｄ）がその上層に来る配線パターンの部分
図である。また、図２は、その単位要素の詳細構造を示
し、（ａ）〜（ｃ）が下層から上層までの各平面図、
（ｄ）が縦断面図である。さらに、図３は、その等価的
な回路図である。

【００１８】この半導体装置は（図１（ａ）参照）、例
えばｐ型のシリコン等からなり矩形にダイシングされた
サブストレート１を基板とするＬＳＩであり、その主表
面上には、周辺部から中央部へ順に、ボンディングパッ
ド２等からなる複数・多数の外部接続端子と、図示しな
い外部信号入出力回路と、内部回路６とが配置されてい
る。

【００１９】内部回路６は、例えば微細なＣＭＯＳトラ
ンジスタ等からなるが、必要に応じて適宜たとえば独立
電源系ごとにブロック化されており、ブロック毎に配線
された電源ラインを介して動作電力の供給を受けるよう
になっている。そのような内部回路６への電源ライン
は、通常、電流の出流と環流とを担う一対のもの或いは
その対を含んだ一組のものからなり、例えば電源用ライ
ン２１と接地用ライン２２とからなる。その電源用ライ
ン対のうち一方の電源用ライン２１は、外部電源から正
電圧（Ｖｄｄ）を印加するために、パッド２のうちから
何れかが割り当てられた電源用パッド３に接続されてい
る。

【００２０】また、その対のうち他方の電源用ライン２
２は、接地のために、パッド２のうちから何れか他のも
のが割り当てられた接地用パッド５に接続されている。
さらに、これら電源ライン対２１，２２には、両者の電
位が不所望に逆転するのを防止するために、逆向きの電
流をバイパスするよう、上記の外部信号入出力回路が接
続されて間接利用される他、短絡保護回路４が明示的に
設けられることも多い。

【００２１】内部回路６の周りには、それを囲んで通常
一巡するガードリング７が形成されており、ガードリン
グ７には、一般に、所定幅のサブストレート（この例で
はｐ型半導体）領域や、それと同極性の高濃度領域（こ
の例ではｐ⁺領域）、あるいは所定幅のウェル領域（こ
の例ではｎ型領域）や、それと同極性でサブストレート
とは異極性の高濃度領域（この例ではｎ⁺領域）などの
うち適宜のものが割り付けられ又は用いられており、そ
れが完全な又は不完全な環状に延びている。

【００２２】このガードリング７は（図１（ｂ）及び
（ｃ）参照）、中央に幅広のメインガードリング７ａが
配され、その内外の両脇（同図では上下）から添えるよ
うにして細いサブガードリング７ｂが配されていて、そ
れらが纏まって長手方向に細かく区分されている。これ
により、ガードリング７は、その幅方向（同図では上
下）に細長い単位要素が長手方向に多数列設されたもの
となっている。それぞれの単位要素ごとに、メインガー
ドリング７ａの中央部分には電極を兼用させた容量素子
８が重ねて形成されるとともに、メインガードリング７
ａ両端部およびその両隣のサブガードリング７ｂには、
寄生するようにしてラテラルサイリスタ９が重ねて形成
されている。

【００２３】また、ガードリング７の上方には（図１
（ｄ）参照）、適宜の層間絶縁膜２４等を介在させた上
に重ねて、電源ライン対２１，２２が同様の環状に走っ
ている。すなわち、電源用ライン２１は幅広な一本の配
線パターンにてメインガードリング７ａの上方を概ねカ
バーするように形成されており、接地用ライン２２は、
細めの配線パターンにて二本のサブガードリング７ｂの
上方を概ねカバーするように二本形成されている。これ
らの電源ライン対２１，２２から該当内部回路６へは、
随所で分岐した樹枝状・縞状の配線が延びていて、多数
の内部素子等に対してその近くから動作電力が供給され
るようになっている。

【００２４】さらに、電源ライン対２１，２２は、各単
位要素ごとに、容量素子８およびラテラルサイリスタ９
にも接続されている（図２参照、なお、その各図は図１
（ｃ）を９０゜回転させた状態で示されている）。すな
わち、ガードリング７に列設された単位要素について、
容量素子８やラテラルサイリスタ９の形成とそれへの電
源ライン対２１，２２の接続とを詳述すると、ｐ型半導
体領域であるサブストレート１の主表面のうちメインガ
ードリング７ａのところには、ｎ型半導体のウェル領域
が拡散工程等にて形成され、それからその両端部のとこ
ろには隣接する高濃度領域９ａ，９ｂがイオン注入工程
等にて形成され、そのメインガードリング７ａからフィ
ールド酸化膜２３等を挟んで少し離れたサブガードリン
グ７ｂのところにも隣接して高濃度領域９ｃ，９ｄ，９
ｅがイオン注入工程等にて形成される。

【００２５】そして（図２（ａ）及び（ｄ）参照）、こ
れらの高濃度領域９ａ〜９ｄによって、横へ順に、ｐ⁺
領域と、ｎ⁺領域およびｎウェル領域と、ｐサブストレ
ート及びｐ⁺領域と、ｎ⁺領域とに並んだ半導体領域が
形成されており、これがラテラルサイリスタとして機能
するように而も適正な電源電圧（Ｖｄｄ−ＧＮＤ）を超
えた電圧が印加されるとオンするように不純物濃度や相
互距離等が適切に設定・設計されている。なお、最も外
側のｐ⁺領域である高濃度領域９ｅは外部との分離を確
実にすべく付加されたものである。

【００２６】さらに（図２（ａ）及び（ｄ）参照）、内
部回路６における内部素子のｐＭＯＳトランジスタのゲ
ート酸化膜を形成する際に、メインガードリング７ａの
中央部の大部分に対しても、同じゲート酸化膜による薄
い絶縁膜８ａが形成される。それから、その絶縁膜８ａ
の直ぐ上に重ねて電極層８ｂがスパッタリング工程等に
て形成され（図２（ｂ）の破線部分および（ｄ）参
照）、適宜の層間絶縁膜２４を挟んでその上方に配線層
２２ａが形成され（図２（ｂ）の実線部分および（ｄ）
参照）、さらに、適宜の層間絶縁膜２４を挟んで電源ラ
イン対２１，２２用の配線層も形成される（図２（ｃ）
および（ｄ）参照）。

【００２７】また、それらの過程に伴うパターンニング
によって、電極層８ｂや配線層２２ａが単位要素ごとに
区切られるとともに、電源用ライン２１及び接地用ライ
ン２２が分離されて環状になる。さらに、その途中過程
で異方性エッチングやメタル埋め込み工程等によるコン
タクトホールの形成も行われて、高濃度領域９ａ，９ｂ
と電源用ライン２１とが縦に接続され、高濃度領域９
ｃ，９ｄ，９ｅと配線層２２ａと接地用ライン２２とが
縦に接続される。これにより、各単位要素ごとに、容量
素子８と電源ライン対の一方２１との接続領域９ａ，９
ｂがラテラルサイリスタ９と電源ライン対の一方２１と
の接続領域９ａ，９ｂを兼ねたものとなる。

【００２８】同様にして、電極層８ｂと配線層２２ａと
の接続も縦に行われるが、その接続は、電流集中による
絶縁膜８ａの破壊を避けるためにフィールド酸化膜２３
の上方でなされる。しかも、その接続箇所は、ガードリ
ング７の幅方向に関して、メインガードリング７ａ及び
電極層８ｂのほぼ中央に位置している。これにより、ラ
テラルサイリスタ９と電源ライン対の他方２２との接続
箇所（すなわち上側の接地用ライン２２と下側のサブガ
ードリング７ｂとの中間位置）から延びた配線層２２ａ
が容量素子８の電極層８ｂの上方を経てから容量素子８
に接続されたものとなる。

【００２９】そして（図３参照）、このような半導体装
置は、等価的に、電源用パッド３から内部回路６に電源
用ライン２１と接地用パッド５から内部回路６に至る接
地用ライン２２とからなる電源ライン対に対して、パッ
ド３，５側から内部回路６側へ順に、短絡保護回路４
と、ラテラルサイリスタ９と、容量素子８とが接続され
たものとなっている。なお、容量素子８はラテラルサイ
リスタ９を介して電源ライン対２１，２２に接続された
状態にもなっている。

【００３０】この第１実施例の半導体装置について、そ
の使用態様及び動作を説明する。

【００３１】このような半導体装置は、適宜のプラスチ
ックパッケージ等に封入されてＩＣピンを介して外部の
電源や回路等と接続されたり、あるいはベアチップのま
まバンプ等を介して接続されてから樹脂等でカバーされ
たりして、各種応用装置等に実装されるが、そのように
実装された定常状態では、外部電源から、電源用パッド
３に正電圧Ｖｄｄが印加されるとともに、接地用パッド
５が接地される。

【００３２】そして、それらの電圧状態が適正な範囲に
あれば、短絡保護回路４は作動せず、ラテラルサイリス
タ９も導通せず、容量素子８は平滑回路としてリップル
ノイズ等を除去し、これらによって電源ライン対２１，
２２の電圧状態が損なわれることは無く、むしろ安定化
されて、内部回路６に必要な電力が適切に供給される。
その容量素子８は、絶縁膜８ａが薄くなって、その容量
値が増加しているので、その平滑能力もアップしてい
る。

【００３３】これに対し、電源用パッド３及び接地用パ
ッド５の何れか又は双方に静電気の放電等がなされて、
電源ライン対２１，２２間の電圧状態が異常になると、
例えば適正範囲を超えて広がったり逆転したりすると、
先ず短絡保護回路４が作動するが、それで吸収しきれな
いサージ電流は、電源ライン対２１，２２を伝搬して、
次にラテラルサイリスタ９のところに達する。そうする
と、ラテラルサイリスタ９が導通してそのサージ電流の
一部をバイパスするとともに、容量素子８にも一時的に
吸収される。

【００３４】そのとき、ラテラルサイリスタ９が先にオ
ンしていて、サージノイズのピーク電圧が急上昇するの
を取り敢えず抑えているので、容量素子８は絶縁膜８ａ
が薄くても破壊されることが無く、その容量素子８によ
って多量のサージ電流が吸収される。そのため、サージ
ノイズのピーク電圧は確実に低いままに抑制されるの
で、内部回路６にまで高い電圧のサージノイズが達する
ことは無くなる、あるいは滅多に無いこととなる。

【００３５】また、電源ライン対２１，２２と共に容量
素子８やラテラルサイリスタ９も環状になっているの
で、上記パッド３，５に限らず他のパッド２に放電がな
された場合でも、外部信号入出力回路やその保護回路等
を介して環状ライン２１，２２の何処かにサージノイズ
が回り込んでくることが多く、その場合も、ほぼ同様に
して、電源ライン対２１，２２のうちサージノイズが乗
ったところの単位要素から隣りの単位要素へ順次、該当
するラテラルサイリスタ９及び容量素子８が作動してサ
ージノイズを解消する。

【００３６】このようにラテラルサイリスタ９が容量素
子８を保護しつつ容量素子８と協動して内部回路６を保
護することで、内部回路６が静電気放電等のサージノイ
ズから有効に保護される。しかも、上述したように容量
素子８及びラテラルサイリスタ９が電源ライン対２１，
２２と共にガードリング７に重ねて形成されているの
で、その保護のために格別な専用領域を割り当てる必要
も無い。

【００３７】

【第２実施例】本発明の半導体装置の第２実施例につい
て、その具体的な構成を、図面を引用して説明する。図
４は、その単位要素の詳細構造を示し、（ａ）が平面
図、（ｂ）が縦断面図である。図４（ａ）は上述の図２
（ｃ）に対応し図４（ｂ）は上述の図２（ｄ）に対応し
ているが、配線パターン等の図示は簡略化されている。
上述した第１実施例の容量素子８がｐＭＯＳトランジス
タのゲート構造と同様のものであるのに対し、この第２
実施例の容量素子はｎＭＯＳトランジスタのゲート構造
と同様のものとなっている。

【００３８】すなわち、ｎウェルだったメインガードリ
ング７ａのところはｐ型サブストレート１になり、高濃
度領域９ａ，９ｂのｐ⁺型，ｎ⁺型が入れ替わり、高濃
度領域９ｃ，９ｄの周りがｎウェルになり、外側の高濃
度領域９ｅが離れて形成されている。さらに、電源ライ
ン対２１，２２に供給される電圧状態も入れ替わって、
電源ライン２２に正電圧Ｖｄｄが印加される一方、電源
ライン２１は接地される。なお、分離用の高濃度領域９
ｅは接地されたままである。

【００３９】この場合、電圧や極性は入れ替わっている
が、やはり上述したのほぼ同様に、ラテラルサイリスタ
が容量素子を保護しつつ容量素子と協動して内部回路を
保護することで、内部回路が静電気放電等のサージノイ
ズから有効に保護される。また、やはり同様に、容量素
子およびラテラルサイリスタが電源ライン対と共にガー
ドリングに重ねて形成されているので、その保護のため
に格別な専用領域を割り当てる必要が無い。

【００４０】

【その他】なお、上記の各実施例では、内部回路の詳細
な構造は割愛したが、上述したＣＭＯＳに限らず、他の
もの、例えばｐＭＯＳや、ｎＭＯＳ、あるいはＭＮＯＳ
等のＦＥＴからなるものであっても、本発明の適用は可
能である。また、それらが混在していても良く、バイポ
ーラトランジスタが含まれていても良く、デジタル回路
であっても、アナログ回路であっても良い。

【００４１】また、内部回路の個数は、２個に限らず、
１個でも良く、３個以上でも良く、その配置も左右に限
らず任意である。ガードリングも、上述した３重のもの
に限らず、２重以下であっても４重以上であっても良
く、完全に一巡していなくても良い。電源ラインも、上
述した正電圧印加用と接地用との対に限られるもので無
く、例えば、正と負との対や、正と負と接地との組、高
電圧と低電圧と他の基準電圧との組など、種々の組み合
わせが有り得る。

【００４２】さらに、上記実施例等では、ｐ型サブスト
レートを挙げたが、サブストレートは、ｐ型に限らず、
ｎ型でも良く、絶縁性のものでも良く、シリコンに限ら
ずガリウム砒素（ＡｓＰ）等からなるものであっても良
い。また、容量素子８，ラテラルサイリスタ９，及び電
源ライン２１，２２が何れもガードリング７に重なって
形成されている場合について述べたが、その条件は厳密
なものでは無いので、適宜のものが適宜ずれていて、ガ
ードリング７に沿うようにして形成されていても良い。

【００４３】上記実施例では、ガードリング７と共に形
成された容量素子８が総て電源ライン対２１，２２に接
続されてＥＳＤ保護のために用いられていたが、容量素
子８の利用はＥＳＤ保護に限定されるもので無く、列設
された多数の容量素子８のうち幾つか又は何割かは適宜
な他の目的に使用することも可能である。例えば、一つ
置きに、あるいは適宜の個数を選出してそれについて、
電源ライン対２１，２２への接続を止めて、その代わり
に内部回路６で容量素子を必要とするところへ接続する
ようにしても良い。その場合、パッド３，５，２と電源
ライン対２１，２２との接続点からなるべく遠いところ
のものを使用する方が良い。

【００４４】

【発明の効果】以上の説明から明らかなように、本発明
の第１の解決手段の半導体装置にあっては、ガードリン
グのところを利用して内部回路を多重かつ相乗的に保護
するようにしたことにより、保護回路の占有面積を増や
さずに又は抑えつつ静電破壊等から内部回路を強力に保
護することができ、その結果、静電破壊に強い半導体装
置を実現することができたという有利な効果が有る。

【００４５】また、本発明の第２の解決手段の半導体装
置にあっては、ラテラルサイリスタを容量素子に寄生さ
せるようにもしたことにより、保護回路の占有面積が更
に節約されて、静電破壊に強い半導体装置をコンパクト
に実現することができたという有利な効果を奏する。

【００４６】さらに、本発明の第３の解決手段の半導体
装置にあっては、容量素子がラテラルサイリスタにて確
実に保護されるようにもしたことにより、静電破壊に一
層強い半導体装置をコンパクトに実現することができた
という有利な効果が有る。

【００４７】また、本発明の第４の解決手段の半導体装
置にあっては、ガードリングに加えて容量素子，ラテラ
ルサイリスタ，及び電源ラインが内部回路を囲むととも
に、容量素子およびラテラルサイリスタが個々の単位ご
とに作動しうるようにしたことにより、内部回路を丸ご
と確実に保護して静電破壊に強い半導体装置を実現する
ことができたという有利な効果を奏する。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１実施例について、
その全体構造を示し、（ａ）が概要レイアウト図、
（ｂ）がその要部の拡大図、（ｃ）がその単位要素の拡
大図、（ｄ）がその上層に来る配線パターンの部分図で
ある。

【図２】その単位要素の詳細構造を示し、（ａ）〜
（ｃ）が下層から上層までの各平面図、（ｄ）が縦断面
図である。

【図３】その等価的な回路図である。

【図４】本発明の半導体装置の第２実施例について、
その単位要素の詳細構造を示し、（ａ）が平面図、
（ｂ）が縦断面図である。

【符号の説明】

１サブストレート（ｐ・Sub、半導体装置の基板、Ｉ
Ｃチップ）２パッド（バンプ、ボール、ランド、ＩＣ電極、外
部接続端子）３電源用パッド（電力供給用の外部接続端子対の一
方）４短絡保護回路（一般的な保護回路）５接地用パッド（電力供給用の外部接続端子対の他
方）６内部回路（内部集積回路、最終的な保護対象）７ガードリング７ａメインガードリング（ｎ・Ｗｅｌｌ、主部）７ｂサブガードリング（ｐ⁺、ｎ⁺領域、並走
部）８容量素子（キャパシタ、コンデンサ）８ａ絶縁膜（誘電層、酸化膜）８ｂ電極層（下層メタル）９ラテラルサイリスタ（寄生ラテラルサイリスタ）９ａ高濃度領域（ｐ⁺領域、容量素子領域内の接
続領域）９ｂ高濃度領域（ｎ⁺領域、容量素子領域内の接
続領域）９ｃ高濃度領域（ｐ⁺領域、容量素子領域外の接
続領域）９ｄ高濃度領域（ｎ⁺領域、容量素子領域外の接
続領域）９ｅ高濃度領域（ｐ⁺領域、サイリスタ分離用付
加領域）２１電源用ライン（上層メタル、電源ライン、電源ラ
イン対の一方）２２接地用ライン（上層メタル、電源ライン、電源ラ
イン対の他方）２２ａ配線層（中層メタル）２３フィールド酸化膜（絶縁層）２４層間絶縁膜（絶縁層）

Claims

【特許請求の範囲】

【請求項１】内部回路を囲むガードリングと、このガー
ドリングに重ねて又は沿って形成されるとともに前記内
部回路への電源ラインに接続された容量素子と、前記ガ
ードリングに重ねて又は沿って形成されるとともに前記
電源ラインに接続されたラテラルサイリスタとを備えた
半導体装置。
【請求項２】前記電源ラインが対をなしており、前記容
量素子と前記電源ライン対の一方との接続領域が前記ラ
テラルサイリスタと前記電源ライン対の一方との接続領
域を兼ねていることを特徴とする請求項１記載の半導体
装置。
【請求項３】前記ラテラルサイリスタと前記電源ライン
対の他方との接続箇所から延びた配線層が前記容量素子
の電極層の上方を経てから前記容量素子に接続されてい
ることを特徴とする請求項２記載の半導体装置。
【請求項４】前記電源ラインが前記ガードリングに重ね
て又は沿って形成されており、前記容量素子および前記
ラテラルサイリスタが前記ガードリングに重ねて又は沿
って列設されていることを特徴とする請求項１乃至請求
項３の何れかに記載された半導体装置。