CN105103284A - 半导体装置 - Google Patents

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Abstract

配置有IGBT的IGBT部(10)和配置有控制电路的电路部(20)被配置于同一半导体芯片上。在电路部(20)，在与IGBT部(10)的边界配置有电介质分离区(40)。在半导体芯片的正面侧的表面层，从IGBT部(10)到电路部(20)的范围内设置有p+型区域(4)。在电路部(20)，在与IGBT部(10)的边界，以从芯片正面贯通p+型区域(4)而到达n-型漂移区(3)的深度设置有电介质分离层(5)，并构成电介质分离区(40)。p+型区域(4)通过电介质分离层(5)被分离为IGBT部(10)侧的第一p+型区域(4-1)和电路部(20)侧的第二p+型区域(4-2)。第一p+型区域(4-1)、第二p+型区域(4-2)成为接地电位。由此，能够实现电路整体的小型化以及低成本。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
作为将导入至车辆等中使用的汽油发动机的燃烧室内的混合气体点燃并使其燃烧的内燃机用点火装置的构成部，有控制向点火线圈的初级侧线圈流通的低压电流的半导体装置(点火器)。以往，作为点火器，已知有将构成使流通初级侧线圈的低压电流通断的开关的绝缘栅双极型晶体管(IGBT)，和用于控制该IGBT的电路部配置于同一芯片上的单芯片点火器。现有的单芯片点火器具备通过将IGBT和电路部的元件隔开预定距离地配置，从而能够进行电分离，且易于制造的自分离结构。对现有的自分离结构的单芯片点火器的结构进行说明。
图14是示出现有的单芯片点火器的平面布局的俯视图。图15是示出在图14的剖切线AA-AA’位置的截面结构的截面图。如图14、图15所示，现有的单芯片点火器在p+型半导体基板101上例如依次进行n+型缓冲区102、n-型漂移区103的外延生长，并在n-型漂移区103的表面层由多个p+型区104扩散而成的半导体芯片上具备IGBT部110、电路部120以及耐压结构部130。应予说明，在图15中，将多个p+型区104进行简化而作为一个p+型区104进行图示。IGBT部110以及电路部120并列配置于芯片中央部。在IGBT部110配置有构成点火器的开关的IGBT等。
在电路部120配置有例如配置绝缘栅型场效应晶体管(MOSFET)等的有源元件的第一电路部121，和作为使IGBT部110的IGBT与第一电路部121的各元件电分离的自分离区而起作用的第二电路部122。第二电路部122在IGBT部110和第一电路部121之间以预定的宽度(剖切线AA-AA’方向的宽度)w0配置。通过如此设置第二电路部122，使IGBT部110和第一电路部121的隔开距离，从而能够降低从IGBT部110向第一电路部121流通的IGBT部110的IGBT的寄生电流的电流值。
据此，通过使第二电路部122作为自分离区而起作用，从而抑制了由IGBT部110的IGBT的寄生电流引起的不利影响波及到第一电路部121的各元件，并且确保了第一电路部121的浪涌(surge)耐受量。为了有效利用该第二电路部(以下成为自分离区)122的占有面积，在自分离区122，将构成电路部120的多个部件中不受由IGBT部110的IGBT的寄生电流引起的不利影响的部件，即布线和/或电极衬垫、多晶硅器件等在芯片正面上隔着氧化膜而配置，且将不与硅部接触的部件集中进行配置。
作为在同一芯片上配置了IGBT部和电路部的沟槽分离结构的半导体装置，提出了在IGBT部和保护电路部之间具备深的沟槽和在其中埋入绝缘物，例如氧化硅膜(SiO2)的结构的装置(例如，参考下述专利文献1)。在下述专利文献1中，记载了只有当沟槽的深度到达阳极侧的p+型集电区附近的深度时，效果才会变大，尤其是在与开关速度无关的用途，特别是在发动机点火装置等中该现象表现得显著。此外，作为在同一芯片上配置了IGBT部和电路部的自分离结构的半导体装置，还提出有在除了窄的表面沟道或者颈部区(neckregion)之外，IGBT部以及控制部两者实质上由电场端子包围的装置(例如，参考下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2011－119542号公报
专利文献2：日本特开平9－181315号公报
发明内容
技术问题
然而，虽然在现有的自分离结构的单芯片点火器中，通过小型化技术等将构成电路部120的各部件的所占面积缩小，从而对应于这些部件的所占面积而能够缩小第一电路部121的面积，但不能缩小自分离区122的面积。因此，在电路部120产生未配置部件的无效区域，无效区域的面积相当于自分离区122的宽度w0(＝800μm左右)×芯片一边的长度。也就是说，在现有结构中，对电路部120进行进一步的小型化是有限度的，对芯片尺寸的小型化和/或成本的降低而言成为很大阻碍。
本发明为了解决上述现有技术的问题，其目的在于提供一种能够实现芯片尺寸的小型化的半导体装置。并且本发明为了解决上述现有技术的问题，其目的还在于提供一种能够降低成本的半导体装置。
技术方案
为了解决上述课题，达成本发明的目的，本发明的半导体装置为在同一半导体基板具备绝缘栅双极型晶体管和控制上述绝缘栅双极型晶体管的电路的半导体装置，具有以下特征。设置有配置了上述绝缘栅双极型晶体管的第一元件部。设置有配置了上述电路的第二元件部。在第一导电型的上述半导体基板的正面上设置有第二导电型漂移区。在上述第二导电型漂移区的与上述半导体基板侧相反一侧的表面层设置有第一导电型区。设置有在深度方向上贯通上述第一导电型区而到达上述第二导电型漂移区的绝缘体层。并且，上述绝缘体层设置于上述第一元件部和上述第二元件部之间的边界。上述第一导电型区通过上述绝缘体层被分离为上述第一元件部侧的上述绝缘栅双极型晶体管的发射电位的第一个第一导电型区和上述第二元件部侧的第二个第一导电型区。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第二个第一导电型区与构成上述电路的绝缘栅型半导体元件的基区接触。
另外，本发明的半导体装置在上述发明中，其特征在于，上述第二个第一导电型区包围上述绝缘栅型半导体元件的周围。
另外，本发明的半导体装置在上述发明中，其特征在于，还具备与上述第二个第一导电型区接触的第一接触电极，上述第一接触电极与上述绝缘栅双极型晶体管的发射电极电连接。
另外，本发明的半导体装置在上述发明中，其特征在于，还具备以包围上述第一元件部以及上述第二元件部的方式设置在上述半导体基板的外周部侧的上述绝缘栅双极型晶体管的发射电位的第二接触电极。
另外，本发明的半导体装置在上述发明中，其特征在于，上述绝缘体层的端部从上述第二个第一导电型区的端部向外周方向延伸。
另外，本发明的半导体装置在上述发明中，其特征在于，上述绝缘体层的端部位于比上述第二接触电极的外周端更靠近内周侧的位置。
另外，本发明的半导体装置在上述发明中，其特征在于，从上述绝缘体层的上述半导体基板侧的端部至上述第二导电型漂移区与上述半导体基板之间的界面为止的距离为空穴的扩散长度以上。
另外，本发明的半导体装置在上述发明中，其特征在于，从上述绝缘体层的上述半导体基板侧的端部至上述第二导电型漂移区与上述半导体基板之间的界面为止的距离为上述第二导电型漂移区的厚度的一半以上。
另外，本发明的半导体装置在上述发明中，其特征在于，从上述绝缘体层的上述半导体基板侧的端部至上述第二导电型漂移区与上述半导体基板之间的界面为止的距离为空穴的扩散长度以下。
另外，本发明的半导体装置在上述发明中，其特征在于，从上述绝缘体层的上述半导体基板侧的端部至上述第二导电型漂移区与上述半导体基板之间的界面为止的距离为上述第二导电型漂移区的厚度的一半以下。
另外，本发明的半导体装置在上述发明中，其特征在于，还具备连接在上述第二个第一导电型区和上述第一接触电极之间的电阻。
另外，本发明的半导体装置在上述发明中，其特征在于，上述半导体装置为点火器，上述绝缘栅双极型晶体管作为使流通点火线圈的初级侧线圈的低压电流通断的开关而动作。
根据上述发明，在第一元件部和第二元件部之间的边界不设置自分离区，能够获得抑制寄生电流到满足产品规格的程度以及提高浪涌耐受量的效果，能够防止第二元件部的电路被破坏。因此，与通过自分离区将第一元件部和第二元件部电分离的情况相比，能够减小不配置元件的无效区域。
发明效果
根据本发明的半导体装置，能够起到实现芯片尺寸小型化的效果。并且，根据本发明的半导体装置，能够起到降低成本的效果。
附图说明
图1是示出实施方式1的半导体装置的平面布局的俯视图。
图2是示意地示出在图1的剖切线A-A’位置的截面结构的截面图。
图3-1是详细地示出在图1的剖切线A-A’位置的截面结构的截面图。
图3-2是放大地示出图3-1的电介质分离区附近的截面图。
图3-3是示出图3-1的电介质分离区的变形例的截面图。
图4是示出实施方式1的半导体装置的制造方法的概要的流程图。
图5-1是示出实施方式2的半导体装置的结构的截面图。
图5-2是示出设置于图5-1的电路部的单独电路和该单独电路周边的平面配置的俯视图。
图5-3是示出设置于图5-1的电路部的感测IGBT和该感测IGBT周边的平面配置的俯视图。
图6是示出实施方式2的半导体装置的另一例的结构的截面图。
图7是示出实施方式3的半导体装置的平面布局的俯视图。
图8-1是示意地示出在图7的剖切线B-B’位置的截面结构的截面图。
图8-2是示意地示出在图7的剖切线C-C’位置的截面结构的截面图。
图8-3是示意地示出在图7的剖切线D-D’位置的截面结构的截面图。
图8-4是示出通常的内燃机点火装置的电路结构的电路图。
图8-5是示出实施方式3的半导体装置的内部动作的说明图。
图8-6是示出现有的半导体装置的内部动作的说明图。
图9是示出实施方式4的半导体装置的平面布局的一例的俯视图。
图10是示出实施方式4的半导体装置的平面布局的一例的俯视图。
图11是示出实施方式4的半导体装置的平面布局的一例的俯视图。
图12是示出实施方式4的半导体装置的平面布局的一例的俯视图。
图13是示出实施方式4的半导体装置的平面布局的一例的俯视图。
图14是示出现有的单芯片点火器的平面布局的俯视图。
图15是示出在图14的剖切线AA-AA’位置的截面结构的截面图。
符号的说明
1p+型半导体基板
2n+型缓冲区
3n-型漂移区
4p+型区域
4-1第一p+型区域
4-2第二p+型区域
5电介质分离层
5a电介质层
5b无掺杂多晶硅
10IGBT部
11、21-1、21-2p型基区
12、22-3n+型发射区
13、24-1、24-2、24-3栅电极
14、25-3发射电极
15集电极
16发射极衬垫
20电路部
20a、20bMOSFET
20c感测IGBT
20d栅极衬垫
20e栅极-发射极间齐纳二极管
20f集电极-栅极间齐纳二极管
20g单独电路
20h、20i、120i接触孔
22-1、22-2n+型源区
23-1、23-2n+型漏区
25-1、25-2源电极
26-1、26-2漏电极
27p++型接触区
28接地电阻
30耐压结构部
31保护环
32沟道停止区(channelstopperregion)
33场板
34停止电极(stopperelectrode)
36芯片侧面
40电介质分离区
50发射极环(emitterring)
51、62铝电极
60栅极通路
61栅极布线
71IGBT部的从IGBT的发射极向集电极流通的电流(反向电流)
72p+型半导体基板和n+型缓冲区之间的pn结端部
80保护电路
81电源
82IGBT
83点火线圈
84火花塞
85单芯片点火器
90、190耗尽层
91、191电子的流动
92、192空穴的流动
193载流子集中区域
具体实施方式
以下参考附图，对本发明的半导体装置的优选的实施方式进行详细说明。在本说明书以及附图中，前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。并且，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层和区域的杂质浓度高和低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。
(实施方式1)
针对实施方式1的半导体装置的结构，以在同一芯片上配置了IGBT和用于控制该IGBT电路部的半导体装置为例进行说明。图1是示出实施方式1的半导体装置的平面布局的俯视图。图2是示意性地示出在图1的剖切线A-A’位置的截面结构的截面图。图3-1是详细地示出在图1的剖切线A-A’位置的截面结构的截面图。在图2，图示省略了在芯片正面侧形成的元件结构。如图1所示，在实施方式1的半导体装置中，配置有IGBT的IGBT部(第一元件部)10和配置有构成用于控制IGBT部10的IGBT的电路的多个元件的电路部(第二元件部)20被配置在同一半导体芯片上。
IGBT部10以及电路部20并列配置于芯片中央部。在电路部20配置有构成电路部20的多个部件(未图示)。构成电路部20的多个部件是指例如感测IGBT和/或MOSFET等的有源元件以及布线、电极衬垫和/或多晶硅(Poly-Si)器件等。并且，在电路部20，在与IGBT部10的边界配置有将IGBT部10的IGBT和电路部20的各元件进行电分离的电介质分离区40。电介质分离区40例如通过以下方法设置：在从芯片正面沿深度方向以不贯通n-型漂移区(未图示)的深度设置的沟槽的内部，埋入绝缘体和/或具有浮动电位的多晶硅等。电介质分离区40的宽度(剖切线A-A’方向的宽度)w1根据埋入到沟槽内部的材料而不同。
例如，当由氧化硅膜填埋沟槽的内部时，电介质分离区40的宽度w1例如可以为1μm以上且5μm以下程度。并且，当在沟槽的内部不完全填充氧化硅膜，而在氧化硅膜的内侧进一步埋入多晶硅(无掺杂)时，由于硅的介电常数比氧化硅膜高，因此与通过氧化硅膜将沟槽完全填充的情况相比，等位线容易扩散。因此，考虑到等位线易于扩散的情况，电介质分离区40的宽度w1可以为例如3μm～20μm的程度。概括地讲，电介质分离区40的宽度w1可以在100μm以下程度。其理由为，由于可以尽可能缩小不配置元件的无效区域，所以优选。在芯片外周以包围IGBT部10以及电路部20的方式配置有耐压结构部30。
如图2、图3-1所示，构成实施方式1的半导体装置的半导体芯片例如为在成为p+型集电区的p+型半导体基板1上依次进行n+型缓冲区2以及n-型漂移区3的外延生长而成。在半导体芯片的正面侧(n-型漂移区3侧)的表面层，从IGBT部10到电路部20的范围内设置有p+型区域4。但是，实际上如图3-1所示，在IGBT部10中，在半导体芯片的正面侧的表面层设置有多个p+型区域4。在电路部20中，在与IGBT部10的边界，以从芯片正面贯通p+型区域(第一导电型区)4而到达n-型漂移区3的深度d11设置有电介质分离层(绝缘体层)5，构成了电介质分离区40。也就是说，电介质分离层5将p+型区域4分离为IGBT部10侧的第一p+型区域(第一个第一导电型区)4-1和电路部20侧的第二p+型区域(第二个第一导电型区)4-2。
电介质分离层5由不具有电位的例如绝缘体、具有浮动电位的多晶硅或者他们的组合(在绝缘体内部埋入有多晶硅的沟等)构成。电介质分离层5例如在电路部20的内部的与IGBT部10的边界，例如以直线状配置，以使IGBT部10和电路部20分离。电介质分离层5的深度d11可以设置为至少贯通第一p+型区域4-1、第二p+型区域4-2的深度，优选可以设置为贯通第一p+型区域4-1、第二p+型区域4-2、n-型漂移区3以及n+型缓冲区2而到达p+型半导体基板1的深度。具体来说，电介质分离层5的深度d11通常可以为例如10μm以上且100μm以下程度。电介质分离层5的宽度w11可以为例如10μm左右。
在图1中，虽然为使IGBT部10和电路部20不接触而在芯片正面侧配置电介质分离层5，而使IGBT部10和电路部20电分离，但也可以通过电介质分离层5将IGBT部10的IGBT的寄生电流遮断达到不由于从IGBT部10向电路部20流通的IGBT部10的IGBT的寄生电流而导致电路部20的各元件破坏的程度，或者电路部20的电位(例如构成电路部20的MOSFET和/或感测IGBT的背栅的电位等)相对于半导体装置的最低电位(例如接地电位，以下称为接地电位)不浮动的程度，也可以使IGBT部10和电路部20的电位共有。也就是说，在IGBT部10和电路部20之间的边界，第一p+型区域4-1和第二p+型区域4-2可以选择性地接触。其理由如下。
例如在将IGBT部10的IGBT作为点火器的开关使用的情况下，根据来自ECU(发动机控制单元)的导通信号而在IGBT部10的IGBT中流通电流，根据来自ECU的截止信号而关断IGBT部10的IGBT。在该IGBT部10的IGBT关断时，在点火线圈的初级侧线圈产生300V左右的电压，由此，在次级侧线圈产生30kV左右的电压，而使火花塞点火。因此，IGBT部10的IGBT只要具备作为开关的性能即可，通过电路部20的各元件，能够使IGBT部10的IGBT导通/截止即可。由此，如果能够遮断IGBT部10的IGBT的寄生电流达到不导致电路部20的各元件破坏的程度，或者电路部20的电位相对于接地电位不浮动的程度，则能够得到满足产品规格的期望的电特性。另外，由于第一p+型区域4-1和第二p+型区域4-2可以选择性地接触，因此提高了设计的自由度。如果制造工序上能够实现，也可以在电介质分离层5的表面上配置由例如铝(Al)构成的布线。
在IGBT部10中，在芯片正面侧设置有由MOS栅结构和发射电极14构成的通常构成的IGBT的正面元件结构，该MOS栅结构由第一p+型区域4-1、p型基区11、n+型发射区12以及栅电极13构成。具体来说，例如IGBT部10的IGBT以第一p+型区域4-1为接触区，在选择性地未设置有第一p+型区域4-1的部分，即在第一p+型区域4-1的下层(p+型半导体基板1侧的层)的n-型漂移区3到达芯片正面的部分具备p型基区11。
在n-型漂移区3到达该芯片正面的部分中，p型基区11以与第一p+型区域4-1接触的方式选择性地设置于芯片正面的表面层。n+型发射区12以与第一p+型区域4-1接触的方式设置于p型基区11的内部。栅电极13在p型基区11的由n-型漂移区3和n+型发射区12夹住部分的表面上隔着栅极绝缘膜而设置。发射电极14与p型基区11、n+型发射区12以及p+型区域4-1接触。集电极15设置于半导体芯片的整个背面。
在电路部20中，在芯片正面侧，设置有例如由n+型源区22-1、22-2，n+型漏区23-1、23-2，栅电极24-1、24-2，源电极25-1、25-2以及漏电极26-1、26-2构成的具有通常构成的多个MOSFET20a、MOSFET20b。MOSFET20a为增强型MOSFET，MOSFET20b为耗尽型MOSFET。具体来说，例如电路部20的MOSFET20a、MOSFET20b设置于选择性地未设置第二p+型区域4-2的部分，即设置于从第二p+型区域4-2的下层的n-型漂移区3到达芯片正面的部分。在n-型漂移区3到达芯片正面的部分中，在芯片正面的表面层设置有p型基区21-1。
n+型源区22-1、22-2以及n+型漏区23-1、23-2选择性地设置于p型基区21-1的内部。栅电极24-1、24-2分别在p型基区21-1的，由n+型源区22-1和n+型漏区23-1夹住部分的表面上以及由n+型源区22-2和n+型漏区23-2夹住部分的表面上，隔着栅极绝缘膜而设置。源电极25-1、25-2与n+型源区22-1、22-2接触。漏电极26-1、26-2与n+型漏区23-1、23-2接触。另外，在耗尽型MOSFET20b，在n+型源区22-2和n+型漏区23-2之间，以与n+型源区22-2和n+型漏区23-2接触的方式，设置有比这些n+型区的杂质浓度低的n-型区。
另外，在电路部20中，在芯片正面侧设置有MOS栅结构和由发射电极25-3构成的感测IGBT20c的正面元件结构，该MOS栅结构由第二p+型区域4-2、p型基区21-2、n+型发射区22-3以及栅电极24-3构成。具体来说，例如电路部20的感测IGBT20c以第二p+型区域4-2为接触区，在选择性地未设置第二p+型区域4-2的部分，即在第二p+型区域4-2的下层的n-型漂移区3到达芯片正面的部分具备p型基区21-2。感测IGBT20c的结构与IGBT部10的IGBT相同。也就是说，在感测IGBT20c和IGBT部10的IGBT，通过使n+型发射区以及p型基区的扩散深度、杂质分布和/或栅氧化膜的厚度等相等，从而使感测IGBT20c的栅极阈值与IGBT部10的IGBT的栅极阈值相等。
感测IGBT20c优选设置为从IGBT部10的IGBT隔开预定的距离。其理由如下。感测IGBT20c检测流通感测IGBT20c的下侧(p+型半导体基板1侧)的电流。因此，当感测IGBT20c和IGBT部10的IGBT的距离近，在感测IGBT20c的下侧流通IGBT部10的IGBT的寄生电流的情况下，不能通过感测IGBT20c进行准确的测量。还因为，一般来说，感测IGBT内置于IGBT部10的IGBT，这种情况下，当制作(制造)与IGBT部10的IGBT的额定电流不同的结构相同的产品时，无法使用相同设定条件的感测IGBT。也就是说，如果不根据IGBT部10的IGBT的额定电流，而将能够由感测IGBT检测的电流值限制为固定的值，则需要在每次改变IGBT部10的IGBT的额定电流时，重新考虑感测IGBT的设计条件，在电路的布局设计上花费时间。如上所述，通过将感测IGBT配置于与IGBT部10的IGBT分离的位置，从而能够降低根据IGBT部10的IGBT的额定电流来调整感测IGBT的设计条件的概率。例如，感测IGBT20c可以从IGBT部10和电介质分离区40之间的边界隔开1000μm以上，优选隔开1500μm以上。由此，可以不考虑IGBT部10的IGBT的额定电流，而能够使用相对来说相同的设计条件的感测IGBT来制作额定电流不同的产品。
另外，感测IGBT20c优选设置为与芯片外周部，具体来说，与电路部20和耐压结构部30之间的边界分离。其理由为，由于切割时芯片侧面被机械切削，从而导致芯片外周部的硅的结晶状态处于混乱状态，因此容易产生载流子，而无法准确测量感测电流。
另外，在电路部20中，在芯片正面上隔着氧化膜配置有布线、电极衬垫和/或多晶硅器件。在电路部20中，可以在MOSFET20a、MOSFET20b以及感测IGBT20c等的有源元件的周围和/或隔着氧化膜在与布线、电极衬垫和/或多晶硅器件相对的芯片正面的表面层，设置有第二p+型区域4-2。也就是说，在电路部20中，优选除在芯片正面的表面层的设置有MOSFET(包括上述的MOSFET20a、MOSFET20b)的部分以外的几乎整面设置有第二p+型区域4-2。当在电路部20散布有多个第二p+型区域4-2时，优选将这些第二p+型区域4-2电连接，以方便作为产品进行检查。
接下来，对电介质分离区40的结构的特征以及变形例进行说明。图3-2是放大地示出图3-1的电介质分离区附近的截面图。图3-3是示出图3-1的电介质分离区的变形例的截面图。在图3-2、图3-3中图示省略了芯片正面的n+型扩散区(n+型源区等)。如前所述，将电介质分离层5的深度(相对于芯片正面的深度)d11设置为比第一p+型区域4-1或第二p+型区域4-2的扩散深度Xj还深(d11＞Xj)。特别是将电介质分离层5的深度d11设置为在IGBT部10的IGBT导通时，能够使从成为p+型集电区的p+型半导体基板1注入到n-型漂移区3的空穴的从四周进入电路部20的量降低至不影响实际使用的水平。电介质分离层5的底部也可以到达p+型半导体基板1，但当电介质分离层5的底部到达p+型半导体基板1时，由于电介质分离层5的深度d11超过例如20μm，因此使沟槽蚀刻工序的生产率降低。
所以，电介质分离层5的底部优选位于与从p+型半导体基板1和n+型缓冲区2之间的pn结向芯片正面侧隔开空穴的扩散长度Lp的位置相比更靠近p+型半导体基板1侧的位置。电介质分离层5的底部的相对于芯片正面的深度(电介质分离层5的深度d11)如果比从芯片正面到p+型半导体基板1和n+型缓冲区2之间的pn结为止的深度(n-型漂移区3以及n+型缓冲区2的总厚度)减去空穴的扩散长度Lp所得的值还深，则充分发挥本发明的效果。也就是说，从电介质分离层5的底部至n+型缓冲区2为止的距离Y可以在空穴的扩散长度Lp以下(Y≤Lp)。
将距离设置为从电介质分离层5的底部至n+型缓冲区2为止是因为，从p+型半导体基板1注入的空穴的浓度由于电中性条件而在n+型缓冲区2暂时降低，在n-型漂移区3再次增加。因此，空穴从四周向电路部20的进入受到电介质分离层5的底部的位置(深度)与从芯片正面至n-型漂移区3和n+型缓冲区2的界面为止的深度(即，n-型漂移区3的厚度Dd)之间的关系的影响。
例如在由于电子射线的照射等而在n-型漂移区3中导入缺陷，使电子以及空穴的寿命降低的情况下，当IGBT部10的IGBT在导通状态下n-型漂移区3的电导率调制时，深度方向的积蓄载流子浓度成为在n-型漂移区3的大约中间部具有极小值的分布。因此，从电介质分离层5的底部至n+型缓冲区2为止的距离Y也可以比n-型漂移区3的厚度Dd的一半(＝0.5Dd)短(Y＜0.5Dd)。
进一步地，当0.5Dd和空穴的扩散长度Lp为不同值时，例如可以使从电介质分离层5的底部至n+型缓冲区2为止的距离Y比0.5Dd或空穴的扩散长度Lp的任一值(例如，较短的长度)大(0.5Dd＜Y≤Lp，或者Lp＜Y≤0.5Dd)，并且比从n-型漂移区3的厚度Dd减去第一p+型区域4-1或者第二p+型区域4-2的扩散深度Xj所得的值(＝Dd-Xj)短(Y＜Dd-Xj)。
如前所述，从电介质分离层5的底部至n+型缓冲区2为止的距离Y，在空穴的扩散长度Lp比0.5Dd短的情况下，为0.5Dd即可(Y＝0.5Dd)，在0.5Dd比空穴的扩散长度Lp短的情况下，为空穴的扩散长度Lp即可(Y＝Lp)。也就是说，从电介质分离层5的底部至n+型缓冲区2为止的距离Y即使比0.5Dd或者空穴的扩散长度Lp中较短的一方的值长，也能够起到抑制载流子(空穴)从四周向电路部20进入的效果。另一方面，空穴从n-型漂移区3向第一p+型区域4-1或第二p+型区域4-2移动，向发射电极14或与发射电极14连接的电极流动。因此，电介质分离层5的底部可以比第一p+型区域4-1或第二p+型区域4-2深。根据以上内容，当0.5Dd≤Lp时，从电介质分离层5的底部至n+型缓冲区2为止的距离Y也可以为在空穴的扩散长度Lp以下，且在0.5Dd以上但不足(Dd-Xj)。或者当Lp＜0.5Dd时，从电介质分离层5的底部至n+型缓冲区2为止的距离Y也可以为在0.5Dd以下，且在空穴的扩散长度Lp以上但不足(Dd-Xj)。
并且，作为电介质分离层5的变形例，如图3-3所示，沿着沟槽的内壁形成电介质层(氧化膜等)5a，并且可以在电介质层5a的内侧埋入无掺杂多晶硅5b。由电介质分离IGBT部10和电路部20的目的在于对从集电层向电路部20的空穴流入进行物理遮挡。因此，优选电介质分离层5自身为没有电活性，为非活性的，即为浮动电位。因此，可以在沿着沟槽的内壁设置的电介质层5a的内侧埋入无掺杂多晶硅5b。
其中，电介质分离层5与第一p+型区域4-1或第二p+型区域4-2不必如图3-1所示那样相接触，电介质分离层5也可以与第一p+型区域4-1或第二p+型区域4-2分离地配置。另一方面，在IGBT部10中，在单位单元(unitcell)含有第一p+型区域4-1(p阱)。因此，如果并不使电介质分离层5和第一p+型区域4-1分离，以电介质分离层5与第一p+型区域4-1接触的方式配置，能够仅通过这样减少无效区域，缩小芯片面积。另外，在电路部20中，如果电介质分离层5与第二p+型区域4-2接触，并且第二p+型区域4-2与发射电位的电极电连接，则能够释放在电介质分离层5附近的空穴。因此，能够抑制电路部20的闩锁。
接下来，针对实施方式1的半导体装置的制造方法进行说明。图4是示出实施方式1的半导体装置的制造方法的概要的流程图。首先，在成为p+型集电区的p+型半导体基板1的正面上，形成依次进行n+型缓冲区2、n-型漂移区3的外延生长而成的外延基板(外延片)。接下来，例如通过热氧化，从而在外延基板的正面(n-型漂移区3侧的面)上形成初期氧化膜(步骤S1)。接下来，将初期氧化膜图案化，形成与p+型区域4的形成区域对应的部分开口的氧化膜掩模。
接下来，将氧化膜掩模作为掩模进行p型杂质的离子注入，通过热处理(阱驱动(welldrive))使p型杂质活性化，从而形成p+型区域4(步骤S2)。接下来，去除氧化膜掩模，形成新的氧化膜，通过光刻以及蚀刻形成电介质分离区40开口的沟槽蚀刻用氧化膜掩模。接下来，将该沟槽蚀刻用氧化膜掩模作为掩模，形成贯通p+型区域4而到达n-型漂移区3的沟槽。沟槽的截面形状只要是根据沟槽能够分离p+型区域4即可，可以进行各种改变。另外，就沟槽蚀刻用的氧化膜掩模而言，也可以将氧化膜替换为氮化膜。接下来，在去除形成沟槽所使用的抗蚀剂掩模之后，在基板正面上沉积例如氧化膜等的绝缘体层，以填埋沟槽的内部。
接下来，通过去除在基板正面上的绝缘体层并进行平坦化，仅在沟槽的内部保留绝缘体层，从而形成在沟槽的内部填埋有绝缘体层而成的电介质分离层5(步骤S3)。在步骤S3，通过去除在基板正面上的绝缘体层并进行平坦化，能够制作正面以及背面都为平坦状态的半导体基板。因此，后续工序能够通过通常的制造工序继续进行。也就是说，通过在形成IGBT部10的IGBT和/或电路部20的各元件之前在半导体基板形成电介质分离层5，从而无需增加特别工序，而能够通过与现有工序相同的工序来制作半导体装置。
另外，因为在形成IGBT部10的IGBT和/或电路部20的各元件之前，在半导体基板形成电介质分离层5，所以不会对IGBT部10的IGBT和/或电路部20的各元件的电特性带来不利影响。另外，由于在形成IGBT部10的IGBT和/或电路部20的各元件之前，由电介质分离层5将沟槽内部填满，所以在之后的工序，能够防止在沟槽的内部残留蚀刻残渣等。在步骤S3中，也可以通过无掺杂的多晶硅代替绝缘体层来填满沟槽的内部。通过该电介质分离层5，p+型区域4被分离为IGBT部10侧的第一p+型区域4-1和电路部20侧的第二p+型区域4-2。
接下来，通过光刻以及蚀刻，形成与偏置区(offsetregion)的形成区域对应的部分开口抗蚀剂掩模，该偏置区用于缓和集中在电路部20的p型基区21-1的电场。接下来，将该抗蚀剂掩模作为掩模来进行n型或p型的杂质的离子注入，通过热处理(偏置驱动(offsetdrive))而使杂质活性化，从而形成n型或p型的偏置区(省略图示)(步骤S4)。
接下来，在去除用于形成偏置区的抗蚀剂掩模后，通过LOCOS(LocalOxidationofSilicon，硅的局部氧化)氧化，在IGBT部10的各元件间以及电路部20的各元件间形成LOCOS膜(步骤S5)。接下来，在基板正面上形成栅氧化膜(步骤S6)。接下来，在栅氧化膜上沉积无掺杂的多晶硅膜。接下来，在例如三氯氧磷(POCL3)气体环境下暴露半导体基板，使在基板正面上沉积的多晶硅膜成为n型。n型掺杂多晶硅膜的形成方法不限于此，还可以例如通过沉积n型掺杂多晶硅而形成。
接下来，对多晶硅膜进行图案化，形成IGBT部10的IGBT的栅电极13、MOSFET20a的栅电极24-1、MOSFET20b的栅电极24-2、以及感测IGBT20c的栅电极24-3等(步骤S7)。接下来，将栅电极13、24-1、24-2、24-3作为掩模来进行p型杂质的离子注入，通过热处理(沟道驱动(channeldrive))使p型杂质活性化，从而形成IGBT部10的IGBT的p型基区11、电路部20的感测IGBT20c的p型基区21-2以及电路部20的MOSFET20a、MOSFET20b的p型基区21-1等的沟道区(步骤S8)。
接下来，通过光刻以及蚀刻，形成与IGBT部10的IGBT的n+型发射区12、电路部20的感测IGBT20c的n+型发射区22-3以及电路部20的MOSFET20a的n+型源区22-1、MOSFET20b的n+型源区22-2和/或MOSFET20a的n+型漏区23-1、MOSFET20b的n+型漏区23-2的形成区域对应的部分开口的抗蚀剂掩模。接下来，将该抗蚀剂掩模作为掩模来进行n型杂质的离子注入，通过热处理使n型杂质活性化，从而形成n+型发射区12、22-3、n+型源区22-1、22-2以及n+型漏区23-1、23-2等的n+型区。接下来，在整个基板正面，形成由BPSG等氧化硅膜(SiO2膜)构成的层间绝缘膜(步骤S9)。
接下来，选择性地去除层间绝缘膜，形成露出第一p+型区域4-1、第二p+型区域4-2的、与发射极环50(参考图7)接触的部分、沟道区、n+区以及保护环31(参考图8-1)等的接触孔。接下来，在整个基板正面沉积例如铝-硅(Al-Si)膜。接下来，对铝硅膜进行图案化，形成IGBT部10的IGBT的发射电极14、电路部20的感测IGBT20c的发射电极25-3、MOSFET20a的源电极25-1、MOSFET20b的源电极25-2、MOSFET20a的漏电极26-1、MOSFET20b的漏电极26-2、构成发射极环50的铝电极51和/或构成栅极通路60铝电极62、场板33以及停止电极34等在基板正面侧的电极(步骤S10)。
接下来，以钝化膜(保护膜)覆盖整个基板正面(步骤S11)。接下来，从背面侧磨削外延基板(p+型半导体基板1)，磨削到作为半导体装置而使用的产品厚度的位置为止(步骤S12)。之后，通过在外延基板(p+型半导体基板1)的磨削后的整个背面形成集电极15(步骤S13)，从而完成图1～图3-1所示的半导体装置。
如以上说明，根据实施方式1，通过在IGBT部和电路部之间的边界以贯通p+型区域的深度形成电介质分离层，从而能够获得抑制寄生电流到满足产品规格的程度以及提高浪涌耐受量的効果，能够防止电路部被破坏。因此，能够保护电路部免受寄生电流和/或浪涌的影响，并且与例如如上述专利文献1那样以达到基板背面的p+型集电区附近的深度形成电介质分离层的情况相比，能够降低成本。另外，根据实施方式1，因为通过电介质分离区对IGBT部和电路部进行电分离，与通过自分离区对IGBT部和电路部进行电分离的情况相比，能够减小不配置元件的无效区域。因此，即使相应于元件的小型化工序的成本增加，也能够将芯片尺寸小型化至能够降低芯片单位面积的成本的程度。
(实施方式2)
接下来，对实施方式2的半导体装置进行说明。图5-1是示出实施方式2的半导体装置的结构的截面图。图5-2是示出设置于图5-1的电路部的单独电路和该单独电路周边的平面配置的俯视图。图5-3是示出设置于图5-1的电路部的感测IGBT和该感测IGBT周边的平面配置的俯视图。图6是示出实施方式2的半导体装置的另一例的结构的截面图。实施方式2的半导体装置的平面布局与图1相同。实施方式2的半导体装置与实施方式1的半导体装置的不同点在于，通过在电路部20选择性地设置发射电位(接地电位)的发射接触电极，从而将从IGBT部10向电路部20的第二p+型区域4-2流通的寄生电流借由发射接触电极(第一接触电极)而释放至IGBT部10的IGBT的发射电极(孔抽出(holedrawing))。
具体来说，如图5-1、图6所示，在第二p+型区域4-2的内部选择性地设置有p++型接触区27。在p++型接触区27，借由设置于芯片正面侧的层间绝缘膜(未图示)的接触孔20h连接有例如由铝(Al)构成的发射接触电极(未图示)。该发射接触电极例如借由设置于芯片正面上的布线而与IGBT部10的IGBT的发射电极(未图示)连接。也就是说，第二p+型区域4-2与IGBT部10的IGBT的发射电极电连接。
在电路部20中，第二p+型区域4-2形成于的芯片正面的表面层的大部分(例如占电路部20的面积的80％以上)。当第一p+型区域4-1和第二p+型区域4-2选择性地接触时，第二p+型区域4-2和IGBT部10的IGBT的发射电极可以借由第一p+型区域4-1连接。另外，如图5-2所示，设置于电路部20的单独电路20g优选构成为，以包围电路部20的周围(具有大致为矩形的平面形状的各元件的每一个的三条边以上，图5-2的例子为四条边)的方式设置第二p+型区域4-2，且沿着周围的各边设置接触孔20h。构成单独电路20g的各元件的周围可以分别被第二p+型区域4-2包围。同样地，如图5-3所示，感测IGBT20c优选构成为，以包围感测IGBT20c的周围(具有大致为矩形的平面形状的各元件的每一个的三条边以上，图5-3的例子为四条边)的方式设置第二p+型区域4-2，且沿着周围的各边设置接触孔20h。其理由为，因为与第二p+型区域4-2接触的部分越多，越难受到IGBT部10的IGBT的寄生电流的影响。另外，可以分别在电路部20的各元件附近设置发射接触电极。其理由为，因为元件与发射接触电极的距离离得越远，由于在孔抽出时流通的电流而造成第二p+型区域4-2的电位上升，有可能导致元件破坏。
另外，如图6所示，也可以在第二p+型区域4-2和发射接触电极之间设置接地电阻28。通过这样设置接地电阻28，能够进一步提高孔抽出的效果。
如以上说明，根据实施方式2能够得到与实施方式1相同的效果。并且，根据实施方式2，通过使在电路部流通的寄生电流和/或浪涌电流流通至发射接触电极，从而能够防止电路部的各元件闩锁，还能够提高电路部的保护功能。
(实施方式3)
接下来，对实施方式3的半导体装置进行说明。图7是示出实施方式3的半导体装置的平面布局的俯视图。图8-1是示意地示出在图7的剖切线B-B’位置的截面结构的截面图。图8-2是示意地示出在图7的剖切线C-C’位置的截面结构的截面图。图8-3是示意地示出在图7的剖切线D-D’位置的截面结构的截面图。图7的IGBT部10、电路部20、耐压结构部30以及电介质分离区40的配置与图1相同。实施方式3的半导体装置与实施方式1的半导体装置的不同点在于，在IGBT部10与耐压结构部30之间的边界附近，以及电路部20和耐压结构部30之间的边界附近，以包围IGBT部10以及电路部20的周围的方式设置有发射极环50。
具体来说，如图7、图8-1所示，在IGBT部10和耐压结构部30之间的边界附近，在芯片正面的表面层，第一p+型区域4-1从芯片中央部侧延伸。也就是说，第一p+型区域4-1从活性单元(activecell)(多个使主电流导通/截止的单位单元相邻而成的集合区域)的端部延伸至耐压结构部30附近。在IGBT部10，几乎在芯片正面的整面，设置有构成发射电极14的低电阻的铝电极51。铝电极51从活性单元延伸至IGBT部10与耐压结构部30的边界附近。在设置在铝电极51和芯片正面之间的层间绝缘膜，形成有使第一p+型区域4-1的延伸部和铝电极51的端部接触的环状的接触孔20i(参考图8-5)。将该环状的接触孔20i的附近的铝电极51特称为发射极环(第二接触电极)50。
另外，如图7、图8-2所示，在电路部20和耐压结构部30的边界附近，在芯片正面的表面层，第二p+型区域4-2从芯片中央部侧延伸。在电路部20中，铝电极51构成发射极环(第二接触电极)50，以大致匚字状的平面形状设置于电路部20和耐压结构部30之间的边界附近。也就是说，铝电极51沿具有矩形平面形状的电路部20的与耐压结构部30对置的三条边而设置。因此，发射极环50以包围电路部20以及IGBT部10的周围的方式被配置为环状(图7的阴影线表示的部分)。铝电极51借由设置于层间绝缘膜的接触孔20i，与第二p+型区域4-2的耐压结构部30侧的端部附近接触。另外，如实施方式2所述，第二p+型区域4-2形成于电路部20的大部分，以从电路部20到达耐压结构部30的方式延伸。因此，能够借由接触孔20i，使铝电极51与第二p+型区域4-2环状地接触。
在IGBT部10以及电路部20中，优选使构成发射极环50的铝电极51的芯片侧的整面借由接触孔20i与第一p+型区域4-1、第二p+型区域4-2接触。铝电极51的芯片中央部侧以及耐压结构部30侧的端部分别在层间绝缘膜上延伸。铝电极51例如与发射极衬垫16电连接，成为IGBT部10的IGBT的发射电位。
在电路部20设置有多个单独电路(保护电路、检测通路等)，以预定的图案相互连接。例如在电路部20，如实施方式1所述，设置有感测IGBT20c。栅极衬垫20d以不缩小IGBT部10的面积的方式设置于电路部20。并且，在电路部20，设置有在IGBT部10的IGBT的栅极-发射极间的保护用的栅极-发射极间齐纳二极管20e。集电极-栅极间的保护用的集电极-栅极间齐纳二极管20f设置于IGBT部10和与芯片端部的沟道停止区32连接的停止电极34之间的耐压结构部30上部。与之相应地，发射极环50在与集电极-栅极间齐纳二极管20f对置的部分成为向内侧弯曲的平面形状，以回避集电极-栅极间齐纳二极管20f。还设置有其他具有多种功能的电路(省略图示)，在此省略对各个电路的说明。
在IGBT部10以及电路部20的最外周，在发射极环50和耐压结构部30之间，在芯片正面上隔着氧化膜设置有由多晶硅构成的栅极布线61，以与栅极布线61接触的方式设置有铝电极62。铝电极62沿IGBT部10的发射极环50而配置。通过该栅极电位的铝电极62构成了栅极通路60。在耐压结构部30设置有由p+保护环31、n+沟道停止区32、场板33以及停止电极34构成的耐压结构。符号35是由例如氮化硅膜(Si3N4膜)构成的钝化膜。
另外，电介质分离区40从芯片中央部向芯片外侧，以横穿发射极环50的方式形成例如直线形状。针对电介质分离区40的在发射极环50正下方的截面结构(在图7的剖切线D-D’位置的截面结构)，参考图8-3进行说明。如图8-3所示，电介质分离层5在芯片正面被平坦化。电介质分离层5的深度d11如果比第一p+型区域4-1、第二p+型区域4-2深，则第一p+型区域4-1、第二p+型区域4-2通过电介质分离层5被截断。在芯片正面形成的发射极环50与第一p+型区域4-1、第二p+型区域4-2连接。也就是说，即使通过电介质分离层5将第一p+型区域4-1、第二p+型区域4-2截断，第一p+型区域4-1、第二p+型区域4-2也能通过构成发射极环50的铝电极51成为发射电位。应予说明，在图8-3中，虽然IGBT部10侧的铝电极51和电路部20的铝电极51被分离，但也可以在电介质分离层5的上部连接IGBT部10侧的铝电极51和电路部20的铝电极51。
接下来，针对通过设置发射极环50而获得的效果，以例如将IGBT部10的IGBT作为点火器的开关使用的情况为例，参考图7、图8-1、图8-2、图8-4进行说明。图8-4是示出通常内燃机点火装置的电路结构的电路图。在内燃机点火装置中，电源81的高电位侧的端子与点火线圈83连接。在点火线圈83的初级侧线圈，连接有单芯片点火器85的高电位侧端子。单芯片点火器85的低电位侧端子例如连接于接地电位的框架(金属制的壳体)而接地。另一方面，在点火线圈83的次级侧线圈连接有火花塞84。点火线圈83以次级侧电压为初级侧电压的例如100倍的方式设定线圈。单芯片点火器85是控制流向点火线圈83的初级侧线圈的低压电流的半导体装置。
单芯片点火器85是将构成使流通点火线圈83的初级侧线圈的低压电流通断的开关的IGBT82，和用于控制该IGBT82的栅极驱动电路配置于同一芯片上而构成的。IGBT82配置于IGBT部10，栅极驱动电路和/或保护电路80、栅极-发射极间齐纳二极管20e配置于电路部20。在开关用的IGBT82、IGBT82的栅极端子和未图示的栅极驱动电路的出力端子之间，连接有保护电路80的高电位侧端子。保护电路80的低电位侧端子与IGBT82的发射电极14连接。以IGBT82的集电极15和栅电极连接的方式配置有集电极-栅极间齐纳二极管20f。
在IGBT部10的IGBT82导通时，电流从芯片背面(集电极15侧)向正面(发射电极侧)经由电阻最低的部分而流通。另一方面，发明人已经确认在IGBT部10的IGBT82截止时，当点火线圈83的次级侧线圈产生的电压没被放电时或在次级侧线圈产生的电压被接地放电时，电流从IGBT部10的IGBT82的发射极向集电极流通(电流向反方向流通)。像这样当电流从IGBT82的发射极向集电极流通(以下称为反向电流)时，流入芯片正面(发射极衬垫16)的反向电流71经由芯片侧面36流通到集电极15。其理由如下。
虽然通过p+型半导体基板1和n+型缓冲区2之间的pn结确保了30V～50V程度的耐压，但芯片侧面36由于切割而被机械地切削，硅的结晶状态与芯片中央部侧相比处于混乱状态。因此，在芯片侧面36的p+型半导体基板1和n+型缓冲区2之间的pn结端部72的耐压与芯片中央部侧相比变低。在反向电流71流通时，p+型半导体基板1和n+型缓冲区2之间的pn结被反向偏置。当该反向偏置电压超过p+型半导体基板1和n+型缓冲区2之间的pn结的耐压时，产生雪崩击穿。通过该击穿电流，从而能够使反向电流71流通到芯片。也就是说，流入发射极衬垫16的反向电流71经由位于芯片侧面36的p+型半导体基板1和n+型缓冲区2之间的pn结端部72向芯片背面(集电极15侧)流通。
这时，当未设置发射极环50时，反向电流71朝向在电路部20设置的多个接触孔20i(发射电极14和第二p+型区域4-2的接触孔)流通。但由于电路部20的接触孔20i的面积与IGBT部10的IGBT的接触孔20i的面积相比非常小，导致出现电流密度增加，电流集中于电路部20的接触孔20i。结果导致芯片被破坏的可能性变大。另一方面，当以包围IGBT部10以及电路部20的周围的方式设置发射极环50时，能够使流入发射极衬垫16的反向电流71借由发射极环50均等的流入IGBT部10以及电路部20的芯片外周部。由此，能够使流通IGBT部10的IGBT的反向电流71被整个芯片外周部消耗。因此，能够确保与芯片外周部的周长成比例的负浪涌耐受量(对反向电流的耐受量)。也就是说，为了提高IGBT部10的负浪涌耐受量，可以有效地使用电路部20侧的芯片外周部。另外，通常，在IGBT中，无需为了不使电流沿反方向流通而设置与IGBT并联连接的二极管，所以能够防止芯片尺寸变大。在芯片尺寸相同的情况下，与芯片形状为正方形相比，芯片形状为长方形的芯片外周部的周长变长。因此，通过将芯片形状设置为长方形，能够进一步提高负浪涌耐受量。
接下来，针对将自分离结构设置为电介质分离结构从而提高负浪涌耐受量的效果进行说明。图8-5是示出实施方式3的半导体装置的内部动作的说明图。图8-6是示出现有的半导体装置的内部动作的说明图。图8-5(a)是示出本发明的电介质分离结构的半导体装置的内部动作的俯视图。图8-5(b)是示出在图8-5(a)剖切线E-E’位置的内部动作的截面图。图8-6(a)是示出在图14、图15所示的现有的自分离结构的半导体装置的内部动作的俯视图。图8-6(b)是示出在图8-6(a)剖切线F-F’位置的内部动作的截面图。
如图8-6所示，如现有的半导体装置那样，在自分离结构的情况下，通过使IGBT部110和第一电路部121之间的距离足够长，而从IGBT部110分离第一电路部121，从而能够达到抑制IGBT部110的IGBT的寄生电流的目的。因此，在自分离区122不能形成用于使发射极布线和硅基板接触的接触孔120i。因此，即使为了使IGBT部110和电路部120之间流通电流，而使铝电极151连接到自分离区122上部的发射极环150，但根据上述理由，与硅基板接触的接触孔120i不形成于自分离区122。该接触孔120i的分离区域的长度(也就是说，自分离区122的宽度w0)如上所述，例如在800μm以上，在4mm×3mm尺寸的芯片的情况下，发射极环150的总周长中的大约11％的区域无法与硅基板接触。
例如在短时间地施加负浪涌电压的情况下，施加点火器用IGBT的反向偏压时发射极-集电极间的耐压VEC理论上为p+型半导体基板101和n+型缓冲区102之间的pn结的耐压。然而，芯片外周部有很多切割时的损伤，与几乎为理论值的芯片中央部相比，在芯片端面(芯片侧面)的p+型半导体基板101和n+型缓冲区102之间的pn结的耐压相对变低。例如当负浪涌被施加至点火器时，如图8-6(b)所示，在芯片端部露出的p+型半导体基板101和n+型缓冲区102之间的pn结产生雪崩击穿。
在由该雪崩击穿所产生的载流子中，空穴向p+型半导体基板101流动，电子穿过耗尽层190流动到n-型漂移区103，朝向发射极环150的接触孔120i(在图8-6中以符号191表示电子的流向的箭头)。接触孔120i与第二p+型区104-2(电路部120侧的p+型区104)接触，朝向接触孔120i的电子被注入至第二p+型区104-2。在该情况下，由于第二p+型区104-2和n-型漂移区103之间的pn结为正向偏置，所以通过电子的注入，空穴从第二p+型区104-2注入至n-型漂移区103(在图8-6中以符号192表示空穴的流向的箭头)。
该注入至n-型漂移区103的空穴，通过库仑力被电子所吸引，同时如图8-6(a)、图8-6(b)所示，经由n-型漂移区103而流向位于芯片端面的p+型半导体基板101和n+型缓冲区102之间的pn结。当空穴进入耗尽层190，进行漂移并被加速，流至p+型半导体基板101。该空穴电流192成为由第二p+型区104-2、n-型漂移区103以及p+型半导体基板101构成的pnp寄生晶体管的集电极电流。如上所述，在自分离结构的情况下，由于接触孔120i的分离距离在800μm以上，因此在接触孔120i的端部(载流子集中区域193)集中有非常多的电子电流191和由此而被注入的空穴电流192。电流密度增加，芯片容易被破坏。这是导致单芯片点火器的芯片尺寸不能减小的原因。
与此相对，在本发明的电介质分离结构中，如图8-5(a)所示，电介质分离区40的宽度w1最短为数μm，能够设置为与自分离结构相比大约为百分之一左右的宽度。因此，当考虑n-型漂移区3的厚度为几十μm～一百几十μm时，不会产生上述自分离结构那样的极端的电流集中，而能够以非常均等的方式使电子电流91以及空穴电流92朝向发射极环50流动。在图8-5(b)中符号90是耗尽层。由此，能够确保与原本的芯片周长成比例的负浪涌耐受量。
此外，也有负浪涌电压被反复施加的情况。芯片周围很多部分都与发射极环50接触，在负浪涌电压施加时的雪崩电流是均匀地流通的。因此，芯片端面的温度增加，相应地，p+型半导体基板101和n+型缓冲区102之间的pn结的耐压增加。在现有的自分离结构的情况下，由于接触孔120i的分离距离在800μm以上，所以在接触孔120i的分离区域电流密度变低。因此，温度的增加变少，p+型半导体基板101和n+型缓冲区102之间的pn结的耐压不增加，相对地耐压降低。其结果为，在接触孔120i的分离区域会产生强烈的雪崩，芯片容易损坏。另一方面，在本发明的电介质分离结构的情况下，由于如上所述，接触孔20i的分离距离(即电介质分离区40的宽度w1)是自分离结构的大约百分之一程度，在接触孔20i的端部很难发生电流集中，所以能够确保足够高的负浪涌耐受量。
通过以上研究，在本发明中，例如如图8-5(a)所示，当电介质分离层5的端部超过第二p+型区域4-2而延伸至芯片外周侧时，已知能够以物理方式抑制电子从四周向接触孔20i的进入和由此产生的空穴的注入。所以，设置电介质分离层5的端部从第二p+型区域4-2的外周端向芯片外周侧延伸的延伸长度L最长为例如到构成发射极环50的铝电极51的端部的长度(以下称为最大长度)。其理由为，当延伸长度L比上述最大长度还长时，例如在电介质分离层5的端部向芯片外周侧突出至到达保护环31的程度的情况下，由于电介质和硅的介电常数不同，导致电场分布变化，在电介质分离层5的端部附近电场集中，有可能导致(正向偏压的)耐压降低。由于构成发射极环50的铝电极51还具有场板的功能，因此延伸长度L可以比上述最大长度短。
应予说明，在以上的研究中，在图8-5、图8-6都假定了在芯片端面(芯片侧面)发生的雪崩击穿是几乎均匀地在芯片周边发生的状况。实际上，如前所述，因为芯片端面由于切割而残留有缺陷和/或表面粗糙，因此认为雪崩是在其中电场最集中的部位发生的。该芯片端面的缺陷和/或表面粗糙，有能够通过改良芯片制造工序等而解决的部分，但仅通过这样的方法难以实现雪崩击穿的均匀化。并且，在现有的自分离结构中，负浪涌电压造成的电流集中的缓和，只有通过对自分离区的宽度这样的设计上的尺寸进行变更等来解决，而很难回避接触端部的电流集中的问题。与之相对，在本发明的电介质分离结构中，如前所述，能够大幅度改善向接触端部的电流集中的问题。由此，能够提高负浪涌耐受量，并进一步缩小芯片尺寸。
电介质分离层5不是如在图8-5(a)中那样只有一根，也可以沿着IGBT部10和电路部20的边界并列配置多根。在此，在电介质分离层5的数量过多的情况下，由于电介质分离区40的宽度w1变宽，相比于自分离结构的上述效果变弱，所以在配置多根电介质分离层5的情况下，电介质分离层5的根数优选在2根以上10根以下的程度，更优选为2根以上5根以下的程度。
将实施方式3的半导体装置的构成应用于实施方式2的半导体装置，也可以获得同样的效果。
如以上说明，根据实施方式3，能够获得与实施方式1、实施方式2相同的效果。另外，根据实施方式3，通过设置发射极环，能够提高IGBT部的保护功能。
(实施方式4)
接下来，针对实施方式4的半导体装置进行说明。图9～图13是示出实施方式4的半导体装置的平面布局的一例的俯视图。实施方式4的半导体装置的由电介质分离层5构成的电介质分离区41～45的平面布局与实施方式1的半导体装置不同。实施方式4的半导体装置的电介质分离区的平面布局以外的构成与实施方式1的半导体装置相同。
电介质分离区41～45至少可以如实施方式1那样，设置于IGBT部10和电路部20之间，其平面布局可以进行各种改变。例如，如图9所示，可以以包围电路部20的方式，设置电介质分离区41。
另外，如图10所示，在IGBT部10和电路部20之间的边界，可以通过以匚字状包围电路部20的IGBT部10侧的平面布局设置电介质分离区42。在该情况下，例如可以通过电介质分离区42以100μm的宽度包围电路部20的IGBT部10侧。该理由为，根据将电介质分离区42的宽度w1设置为100μm左右的情况，可以缩小不配置元件的无效区域。另外，如图11所示，可以以包围IGBT部10的方式设置电介质分离区43。
另外，如图12所示，在IGBT部10和电路部20之间的边界，可以通过以匚字状包围IGBT部10的电路部20侧的平面布局设置电介质分离区44。在该情况下，例如可以通过电介质分离区44以100μm的宽度包围IGBT部10的电路部20侧。该理由与以匚字状包裹电路部20的IGBT部10侧的情况相同。另外，如图13所示，在IGBT部10和电路部20之间的边界，可以设置沿平行的方向延伸的条状的多个直线状的电介质分离区45。在该情况下，可以将电介质分离层5的深度设置为多个电介质分离区45越靠近电路部20侧越深。
将实施方式4的半导体装置的构成应用于实施方式2的半导体装置，也可以获得同样的效果。
如以上说明，根据实施方式4，可以获得与实施方式1相同的效果。
如上，在本发明中，以点火器为例进行了说明，但并不限于上述实施方式，而能够应用于各种构成的电路。例如，本发明也能够应用于具备驱动马达的驱动电动窗马达的开关(MOSFET)的电路等。另外，在实施方式1～3，在电路部的、与IGBT部的边界设置电介质分离区的情况为例进行了说明，但也可以在IGBT部的、与电路部的边界设置电介质分离区。另外，在各实施方式中，以第一导电型为p型，以第二导电型为n型，但本发明以第一导电型为n型，以第二导电型为p型也同样成立。
产业上的可利用性
如上所述，本发明的半导体装置对IGBT和用于控制该IGBT的电路部配置于同一芯片上的功率半导体装置是有用的。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，
是在同一半导体基板具备绝缘栅双极型晶体管和控制所述绝缘栅双极型晶体管的电路的半导体装置，其具备：
第一元件部，其配置有所述绝缘栅双极型晶体管；
第二元件部，其配置有所述电路；
第二导电型漂移区，其设置于第一导电型的所述半导体基板的正面上；
第一导电型区，其设置于所述第二导电型漂移区的与所述半导体基板侧相反一侧的表面层；和
绝缘体层，其在深度方向上贯通所述第一导电型区而到达所述第二导电型漂移区，
其中，所述绝缘体层设置于所述第一元件部和所述第二元件部之间的边界，
所述第一导电型区通过所述绝缘体层被分离为所述第一元件部侧的所述绝缘栅双极型晶体管的发射电位的第一个第一导电型区和所述第二元件部侧的第二个第一导电型区，
所述半导体装置还具备：
第一接触电极，其与所述第二个第一导电型区接触，
其中，所述第一接触电极与所述绝缘栅双极型晶体管的发射电极电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二个第一导电型区与构成所述电路的绝缘栅型半导体元件的基区接触。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第二个第一导电型区包围所述绝缘栅型半导体元件的周围。
4.(删除)
5.根据权利要求1所述的半导体装置，其特征在于，还具备：
所述绝缘栅双极型晶体管的发射电位的第二接触电极，其以包围所述第一元件部以及所述第二元件部的方式设置在所述半导体基板的外周部侧。
6.根据权利要求1所述的半导体装置，其特征在于，
所述绝缘体层的端部从所述第二个第一导电型区的端部向外周方向延伸。
7.根据权利要求5所述的半导体装置，其特征在于，
所述绝缘体层的端部位于比所述第二接触电极的外周端更靠近内周侧的位置。
8.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为空穴的扩散长度以上。
9.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为所述第二导电型漂移区的厚度的一半以上。
10.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为空穴的扩散长度以下。
11.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为所述第二导电型漂移区的厚度的一半以下。
12.根据权利要求1所述的半导体装置，其特征在于，还具备：
连接在所述第二个第一导电型区和所述第一接触电极之间的电阻。
13.根据权利要求1至3、5至12中任一项所述的半导体装置，其特征在于，
所述半导体装置为点火器，
所述绝缘栅双极型晶体管作为使流过点火线圈的初级侧线圈的低压电流通断的开关而动作。
说明或声明(按照条约第19条的修改)
权利要求1是基于申请时的权利要求1、权利要求4所记载的内容。
权利要求2、3、5～11是申请时的权利要求2、3、5～11。
并且，进行删除申请时的权利要求4的修改。
并且，与删除申请时的权利要求4相应地，进行变更申请时的权利要求12、13所从属的权利要求项的修改。
并且，与删除申请时的权利要求4相应地，删除了说明书第38页。

Claims (13)

1.一种半导体装置，其特征在于，
是在同一半导体基板具备绝缘栅双极型晶体管和控制所述绝缘栅双极型晶体管的电路的半导体装置，其具备：
第一元件部，其配置有所述绝缘栅双极型晶体管；
第二元件部，其配置有所述电路；
第二导电型漂移区，其设置于第一导电型的所述半导体基板的正面上；
第一导电型区，其设置于所述第二导电型漂移区的与所述半导体基板侧相反一侧的表面层；和
绝缘体层，其在深度方向上贯通所述第一导电型区而到达所述第二导电型漂移区，
其中，所述绝缘体层设置于所述第一元件部和所述第二元件部之间的边界，
所述第一导电型区通过所述绝缘体层被分离为所述第一元件部侧的所述绝缘栅双极型晶体管的发射电位的第一个第一导电型区和所述第二元件部侧的第二个第一导电型区。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二个第一导电型区与构成所述电路的绝缘栅型半导体元件的基区接触。
3.根据权利要求2所述的半导体装置，其特征在于，
所述第二个第一导电型区包围所述绝缘栅型半导体元件的周围。
4.根据权利要求1所述的半导体装置，其特征在于，还具备：
第一接触电极，其与所述第二个第一导电型区接触，
其中，所述第一接触电极与所述绝缘栅双极型晶体管的发射电极电连接。
5.根据权利要求1所述的半导体装置，其特征在于，还具备：
所述绝缘栅双极型晶体管的发射电位的第二接触电极，其以包围所述第一元件部以及所述第二元件部的方式设置在所述半导体基板的外周部侧。
6.根据权利要求1所述的半导体装置，其特征在于，
所述绝缘体层的端部从所述第二个第一导电型区的端部向外周方向延伸。
7.根据权利要求5所述的半导体装置，其特征在于，
所述绝缘体层的端部位于比所述第二接触电极的外周端更靠近内周侧的位置。
8.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为空穴的扩散长度以上。
9.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为所述第二导电型漂移区的厚度的一半以上。
10.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为空穴的扩散长度以下。
11.根据权利要求1所述的半导体装置，其特征在于，
从所述绝缘体层的所述半导体基板侧的端部至所述第二导电型漂移区与所述半导体基板之间的界面为止的距离为所述第二导电型漂移区的厚度的一半以下。
12.根据权利要求4所述的半导体装置，其特征在于，还具备：
连接在所述第二个第一导电型区和所述第一接触电极之间的电阻。
13.根据权利要求1至12中任一项所述的半导体装置，其特征在于，
所述半导体装置为点火器，
所述绝缘栅双极型晶体管作为使流过点火线圈的初级侧线圈的低压电流通断的开关而动作。
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