CN116488634A - 输入输出接口电路 - Google Patents
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- 230000003071 parasitic effect Effects 0.000 claims description 33
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000007599 discharging Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
-
- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- Logic Circuits (AREA)
Abstract
本发明提供了一种输入输出接口电路，包括驱动单元和静电泄放单元，所述驱动单元包括输出驱动模块，所述输出驱动模块包括堆叠设置的第一PMOS管和第二PMOS管，所述静电泄放单元包括第一静电泄放模块，所述第一静电泄放模块连接于所述第一PMOS管的漏极和地之间，极大的提高了电源电压和输入输出端口之间静电攻击时的触发电压，进而使得电源电压和输入输出端口之间有静电攻击时，静电通过第一静电泄放模块泄放掉，提高了电路的静电防护能力，并且在电源电压未上电时，输入输出端口被外部高速信号驱动时，驱动单元和静电泄放单元不会产生额外的漏电流，可以保证输入输出端口驱动信号的完整性。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种输入输出接口电路。
背景技术
随着半导体工艺的进步，金属氧化物半导体场效应晶体管栅氧化层厚度越来越薄，其耐压能力越来越弱，比如在0.18μm制程下厚氧器件耐压值为3.3V，而在28nm制程及其以下时厚氧器件耐压值降低为1.8V。但考虑到与其他芯片的电平兼容性，在先进制程下设计输入输出接口时需使用3.3V的电源电压。因此需要厚氧器件堆叠使用来满足各自的耐压特性，以满足芯片的寿命需求。除此之外，输入输出口还需要满足热插拔功能，对静电防护及热插拔性能需要折中设计。
图1为现有技术中一种输入输出接口电路的示意图。图1中输入输出接口电路包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1、第二NMOS管NM2、二极管D_P、第一静电泄放器件RC1和第二静电泄放器件RC2，电压fltnw使得输入输出接口电路可以支持热插拔，二极管D_P、第一静电泄放器件RC1和第二静电泄放器件RC2构成了静电泄放通路。
由于图1中的第一静电泄放器件RC1和第二静电泄放器件RC2采用瞬态触发结构以保证较好的静电泄放能力。当芯片电源电压VCCIO未上电时，输入输出接口PAD上高速信号驱动时会触发第一静电泄放器件RC1和第二静电泄放器件RC2开启，造成输入输出接口PAD有大电流流入第一静电泄放器件RC1和第二静电泄放器件RC2，造成高速驱动信号失真，影响对端芯片工作。当静电等级较高时，泄放电流较大，二极管、第一静电泄放器件RC1、第二静电泄放器件RC2、总线vbus_esd电阻上的电压降较大，第一NMOS管NM1、第二NMOS管NM2容易被击穿。
因此，有必要提供一种新型的输入输出接口电路以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种输入输出接口电路，提高电路的静电防护能力。
为实现上述目的，本发明的所述输入输出接口电路，包括驱动单元和静电泄放单元，所述驱动单元包括输出驱动模块，所述输出驱动模块包括堆叠设置的第一PMOS管和第二PMOS管，所述第二PMOS管的源极接电源电压，所述第二PMOS管的漏极与所述第一PMOS管的源极连接，所述第一PMOS管的漏极作为输入输出口，所述静电泄放单元包括第一静电泄放模块，所述第一静电泄放模块连接于所述第一PMOS管的漏极和地之间，所述第一PMOS管的n阱和所述第二PMOS管的n阱各自独立，所述第一PMOS管的漏极与所述第一PMOS管的n阱电位接触之间串联设置有第一寄生电阻和第一寄生二极管，所述第二PMOS管的源极和所述第一PMOS管的n阱电位接触之间设置有第二寄生电阻和第二寄生二极管，所述第一PMOS管的源极和所述第二PMOS管的n阱电位接触之间设置有第三寄生二极管，所述第二PMOS管的源极和所述第二PMOS管的n阱电位接触之间设置有第四寄生二极管，所述第一PMOS管的n阱电位接触接第一浮空n阱控制信号，所述第二PMOS管的n阱电位接触接第二浮空n阱控制信号。
所述输入输出接口电路的有益效果在于：所述输出驱动模块包括堆叠设置的第一PMOS管和第二PMOS管，所述第二PMOS管的源极接电源电压，所述第二PMOS管的漏极与所述第一PMOS管的源极连接，所述第一PMOS管的漏极作为输入输出口，所述第一静电泄放模块连接于所述第一PMOS管的漏极和地之间，所述第一PMOS管的n阱和所述第二PMOS管的n阱各自独立，所述第一PMOS管的漏极与所述第一PMOS管的n阱电位接触之间串联设置有第一寄生电阻和第一寄生二极管，所述第二PMOS管的源极和所述第一PMOS管的n阱电位接触之间设置有第二寄生电阻和第二寄生二极管，所述第一PMOS管的源极和所述第二PMOS管的n阱电位接触之间设置有第三寄生二极管，所述第二PMOS管的源极和所述第二PMOS管的n阱电位接触之间设置有第四寄生二极管，所述第一PMOS管的n阱电位接触接第一浮空n阱控制信号，所述第二PMOS管的n阱电位接触接第二浮空n阱控制信号，使得电源电压和输入输出口之间形成两个独立的寄生NPN器件，极大的提高了电源电压和输入输出端口之间静电攻击时的触发电压，进而使得电源电压和输入输出端口之间有静电攻击时，静电通过第一静电泄放模块泄放掉，提高了电路的静电防护能力，并且在电源电压未上电时，输入输出端口被外部高速信号驱动时，驱动单元和静电泄放单元不会产生额外的漏电流，可以保证输入输出端口驱动信号的完整性。
可选地，所述驱动单元还包括输入驱动模块，所述输入驱动模块包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极接地。
可选地，所述第一NMOS管为深n阱晶体管，所述第一NMOS管的衬底与所述第一NMOS管的源极连接。
可选地，所述第二NMOS管的p阱电位接触接地。
可选地，所述第一静电泄放模块包括堆叠设置的第三NMOS管和第四NMOS管，所述第三NMOS管的漏极与所述第一PMOS管的漏极连接，所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的源极和所述第四NMOS管的栅极均接地，且堆叠设置的第三NMOS管和第四NMOS管的内部寄生器件为NPN型晶体管。
可选地，所述静电泄放单元还包括第二静电泄放模块，所述第二静电泄放模块包括第五NMOS管和第六NMOS管，所述第五NMOS管的漏极接电源电压，所述第五NMOS管的源极与所述第六NMOS管的漏极连接，所述第六NMOS管的源极接地。
可选地，所述第五NMOS管的p阱电位接触和所述第六NMOS管的p阱电位接触均接地。
可选地，所述输入输出接口电路还包括第一浮空n阱控制信号生成单元，用于根据所述输入输出口的电压与所述电源电压生成所述第一浮空n阱控制信号。
可选地，所述输入输出接口电路还包括第二浮空n阱控制信号生成单元，用于根据所述输入输出口的电压与所述第二PMOS管的漏极电压生成所述第二浮空n阱控制信号。
附图说明
图1为现有技术中一种输入输出接口电路的示意图；
图2为本发明一些实施例中输入输出接口电路的电路示意图；
图3为本发明一些实施例中输出驱动模块的结构示意图；
图4为本发明一些实施例中第一浮空n阱控制信号生成单元的电路示意图；
图5为本发明一些实施例中第二浮空n阱控制信号生成单元的电路示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种输入输出接口电路，所述输入输出接口电路包括驱动单元和静电泄放单元。
参照图2为本发明一些实施例中输入输出接口电路的电路示意图。图3为本发明一些实施例中输出驱动模块的结构示意图。参照图2和图3，所述驱动单元包括输出驱动模块，所述输出驱动模块包括堆叠设置的第一PMOS管PM1和第二PMOS管PM2，所述第二PMOS管PM2的源极接电源电压VCCIO，所述第二PMOS管PM2的漏极与所述第一PMOS管PM1的源极连接，所述第一PMOS管PM1的漏极作为输入输出口PAD，所述静电泄放单元包括第一静电泄放模块，所述第一静电泄放模块连接于所述第一PMOS管PM1的漏极和地VSSIO之间，所述第一PMOS管PM1的n阱和所述第二PMOS管PM2的n阱各自独立，所述第一PMOS管PM1的漏极与所述第一PMOS管PM1的n阱电位接触之间串联设置有第一寄生电阻R1和第一寄生二极管D1，所述第二PMOS管PM2的源极和所述第一PMOS管PM1的n阱电位接触之间设置有第二寄生电阻R2和第二寄生二极管D2，所述第一PMOS管PM1的源极和所述第二PMOS管PM2的n阱电位接触之间设置有第三寄生二极管D3，所述第二PMOS管PM2的源极和所述第二PMOS管PM2的n阱电位接触之间设置有第四寄生二极管D4，所述第一PMOS管PM1的n阱电位接触接第一浮空n阱控制信号fltnw1，所述第二PMOS管的n阱电位接触接第二浮空n阱控制信号fltnw2。其中，所述第一寄生电阻R1和所述第二寄生电阻R2的电阻值均为200ohm。
参照图2，所述驱动单元还包括输入驱动模块，所述输入驱动模块包括第一NMOS管NM1和第二NMOS管NM2，所述第一NMOS管NM1的漏极与所述第一PMOS管PM1的漏极连接，所述第一NMOS管NM1的源极与所述第二NMOS管NM2的漏极连接，所述第二NMOS管NM1的源极接地VSSIO。其中，所述第一NMOS管NM1为深n阱晶体管，所述第一NMOS管NM1的衬底与所述第一NMOS管NM1的源极连接，所述第二NMOS管NM2的p阱电位接触接地VSSIO。
参照图2，所述第一静电泄放模块包括堆叠设置的第三NMOS管NM3和第四NMOS管NM4，所述第三NMOS管NM3的漏极与所述第一PMOS管PM1的漏极连接，所述第三NMOS管NM3的源极与所述第四NMOS管NM4的漏极连接，所述第四NMOS管NM4的源极和所述第四NMOS管NM4的栅极均接地VSSIO，且堆叠设置的第三NMOS管NM3和第四NMOS管NM4的内部寄生器件为NPN型晶体管。
参照图2，所述静电泄放单元还包括第二静电泄放模块，所述第二静电泄放模块包括第五NMOS管NM5和第六NMOS管NM6，所述第五NMOS管NM5的漏极接电源电压VCCIO，所述第五NMOS管NM5的源极与所述第六NMOS管NM6的漏极连接，所述第六NMOS管NM6的源极接地VSSIO。其中，所述第五NMOS管NM5的p阱电位接触和所述第六NMOS管NM6的p阱电位接触均接地VSSIO。
一些实施例中，所述输入输出接口电路还包括第一浮空n阱控制信号生成单元，用于根据所述输入输出口的电压与所述电源电压生成所述第一浮空n阱控制信号。
图4为本发明一些实施例中第一浮空n阱控制信号生成单元的电路示意图。参照图4，所述第一浮空n阱控制信号生成单元包括第一比较模块101、第一电阻102和第二电阻103，所述第一电阻101的一端用于接输入输出口PAD的电压，所述第二电阻103的一端接电源电压VCCIO，所述第一电阻102的另一端和所述第二电阻103的另一端均接所述第一比较模块101，所述第一比较模块101用于取最大值作为所述第一浮空n阱控制信号fltnw1。其中，所述第一电阻102和第二电阻103的电阻值均为200ohm。
一些实施例中，所述输入输出接口电路还包括第二浮空n阱控制信号生成单元，用于根据所述输入输出口的电压与所述第二PMOS管的漏极电压生成所述第二浮空n阱控制信号。
图5为本发明一些实施例中第二浮空n阱控制信号生成单元的电路示意图。参照图5，所述第二浮空n阱控制信号生成单元包括第二比较模块201、第三电阻202和第四电阻203，所述第三电阻202的一端用于接输入输出口PAD的电压，所述第四电阻203的一端接第二PMOS管的漏极电压vpm，所述第三电阻202的另一端和所述第四电阻203的另一端均接所述第二比较模块201，所述第二比较模块201用于取最大值作为所述第二浮空n阱控制信号fltnw2。其中，所述第三电阻202和所述第四电阻203的电阻值均为200ohm。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。
Claims (9)
1.一种输入输出接口电路，其特征在于，包括驱动单元和静电泄放单元，所述驱动单元包括输出驱动模块，所述输出驱动模块包括堆叠设置的第一PMOS管和第二PMOS管，所述第二PMOS管的源极接电源电压，所述第二PMOS管的漏极与所述第一PMOS管的源极连接，所述第一PMOS管的漏极作为输入输出口，所述静电泄放单元包括第一静电泄放模块，所述第一静电泄放模块连接于所述第一PMOS管的漏极和地之间，所述第一PMOS管的n阱和所述第二PMOS管的n阱各自独立，所述第一PMOS管的漏极与所述第一PMOS管的n阱电位接触之间串联设置有第一寄生电阻和第一寄生二极管，所述第二PMOS管的源极和所述第一PMOS管的n阱电位接触之间设置有第二寄生电阻和第二寄生二极管，所述第一PMOS管的源极和所述第二PMOS管的n阱电位接触之间设置有第三寄生二极管，所述第二PMOS管的源极和所述第二PMOS管的n阱电位接触之间设置有第四寄生二极管，所述第一PMOS管的n阱电位接触接第一浮空n阱控制信号，所述第二PMOS管的n阱电位接触接第二浮空n阱控制信号。
2.根据权利要求1所述的输入输出接口电路，其特征在于，所述驱动单元还包括输入驱动模块，所述输入驱动模块包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极与所述第一PMOS管的漏极连接，所述第一NMOS管的源极与所述第二NMOS管的漏极连接，所述第二NMOS管的源极接地。
3.根据权利要求2所述的输入输出接口电路，其特征在于，所述第一NMOS管为深n阱晶体管，所述第一NMOS管的衬底与所述第一NMOS管的源极连接。
4.根据权利要求2所述的输入输出接口电路，其特征在于，所述第二NMOS管的p阱电位接触接地。
5.根据权利要求1所述的输入输出接口电路，其特征在于，所述第一静电泄放模块包括堆叠设置的第三NMOS管和第四NMOS管，所述第三NMOS管的漏极与所述第一PMOS管的漏极连接，所述第三NMOS管的源极与所述第四NMOS管的漏极连接，所述第四NMOS管的源极和所述第四NMOS管的栅极均接地，且堆叠设置的第三NMOS管和第四NMOS管的内部寄生器件为NPN型晶体管。
6.根据权利要求1所述的输入输出接口电路，其特征在于，所述静电泄放单元还包括第二静电泄放模块，所述第二静电泄放模块包括第五NMOS管和第六NMOS管，所述第五NMOS管的漏极接电源电压，所述第五NMOS管的源极与所述第六NMOS管的漏极连接，所述第六NMOS管的源极接地。
7.根据权利要求6所述的输入输出接口电路，其特征在于，所述第五NMOS管的p阱电位接触和所述第六NMOS管的p阱电位接触均接地。
8.根据权利要求1所述的输入输出接口电路，其特征在于，还包括第一浮空n阱控制信号生成单元，用于根据所述输入输出口的电压与所述电源电压生成所述第一浮空n阱控制信号。
9.根据权利要求1所述的输入输出接口电路，其特征在于，还包括第二浮空n阱控制信号生成单元，用于根据所述输入输出口的电压与所述第二PMOS管的漏极电压生成所述第二浮空n阱控制信号。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310320497.4A CN116488634A (zh) | 2023-03-29 | 2023-03-29 | 输入输出接口电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310320497.4A CN116488634A (zh) | 2023-03-29 | 2023-03-29 | 输入输出接口电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116488634A true CN116488634A (zh) | 2023-07-25 |
Family
ID=87224240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310320497.4A Pending CN116488634A (zh) | 2023-03-29 | 2023-03-29 | 输入输出接口电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116488634A (zh) |
-
2023
- 2023-03-29 CN CN202310320497.4A patent/CN116488634A/zh active Pending
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |