KR20030053209A - 정전기 보호 회로 - Google Patents

정전기 보호 회로 Download PDF

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Abstract

본 발명은 반도체 장치의 정전기 보호 회로에 관한 것으로, 풀다운 트랜지스터의 소오스단에 저항이 있는 입/출력 구조에서, 정전기 발생시 상기 풀다운 트랜지스터 및 저항과 병렬로 접속된 스위칭 트랜지스터에 의해 접지 전압으로 방출시킴으로써, 정전기 방전 특성을 향상시킬 수 있다. 이를 위한 본 발명의 정전기 보호 회로는 입력 패드와 전원전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 포지티브성 정전기를 상기 전원전압 라인으로 전송하는 제 1 풀업 트랜지스터와, 상기 입력 패드와 접지전압 라인 사이에 직렬로 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기를 상기 접지전압 라인으로 전송하는 제 1 풀다운 트랜지스터 및 제 1 저항과, 상기 입력 패드와 상기 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 상기 포지티브성 정전기 및 상기 네가티브성 정전기를 상기 접지전압 라인으로 전송하는 제 2 풀다운 트랜지스터와, 상기 입력 패드를 통해 유입된 상기 포지티브성 정전기 및 상기 네가티브성 정전기에 의해 상기 제 2 풀다운 트랜지스터의 동작을 제어하는 신호를 발생하는 스위칭 제어부를 구비한 것을 특징으로 한다.

Description

정전기 보호 회로{ELCTROSTATIC DISCHARGE PROTECTION CIRCUIT}
본 발명은 반도체 메모리 장치의 정전기(ElectroStatic Discharge: ESD) 보호 회로에 관한 것으로, 특히 정전기 방전 특성을 향상시킬 수 있는 정전기 보호 회로에 관한 것이다.
일반적으로, ESD는 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생되어 칩을 손상시킨다. 따라서, 반도체 소자의 주변 영역에는 정전기로 부터 반도체 소자를 보호하기 위하여, ESD 방전 회로가 구비되어야 한다.
여기서, 일반적인 정전기 모델링 방법에는 크게 CDM(charge device model), HBM(human body model), MM(machine model)등이 있다.
CDM 방식은 디바이스 외부에 직접 또는 간접으로 칩내에 하전되어 있던 전하가 어느 순간에 디바이스의 아우터 리드핀을 통해 밖으로 방전시, 소자에 미치는 영향을 테스트하기 위한 모델링 방법이고, HBM 방식은 사람의 몸에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이며, MM 방식은 하전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 디바이스를 통해 방전시 소자에 미치는 영향을 테스트하기 위한 모델링 방법이다.
이하, 반도체 칩 내에 내장된 종래의 정전기 보호 회로를 도 1 및 도 2를 통하여 설명하도록 한다.
도 1은 정전기 보호 회로를 나타낸 것으로, 신호를 입력하는 입력 패드부(1)와, 상기 입력 패드부(1)를 통해 수신된 신호를 완충하여 내부 회로로 전송하는 입력 버퍼부(2)와, 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 정전기 보호 회로부(3)가 구성되어 있다.
상기 정전기 보호 회로부(3)는 입력 패드부(1)에 연결된 노드(Nd1)와 전원 전압(Vcc) 사이에 연결되며 게이트가 상기 전원 전압(Vcc)에 연결된 풀업 트랜지스터(P1)와, 상기 노드(Nd1)와 접지전압(Vss) 사이에 직렬로 연결된 제 1 풀다운 트랜지스터(N1)와 저항(R1)으로 구성된다. 이때, 상기 제 1 풀다운 트랜지스터(N1)의 게이트는 상기 저항(R1)의 일측 단자에 접속된다. 또한, 상기 노드(Nd1)와 상기 입력 버퍼부(2)에 연결된 노드(Nd2) 사이에 접속된 저항(R2)과 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 게이트가 상기 접지 전압(Vss)에 연결된 제 2 풀다운 트랜지스터(N2)로 구성되어 있다.
여기서, 상기 풀업 트랜지스터(P1)는 PMOS 트랜지스터이고, 상기 제 1 및 제 2 풀다운 트랜지스터(N1)(N2)는 NMOS 트랜지스터이다.
상기 입력 패드부(1)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 풀업 트랜지스터(P1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다. 이때, 상기 풀업 트랜지스터(P1)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(2)로 유입되기 전에 저항(R2)에 의해 차단된다.
또한, 상기 입력 패드부(1)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 풀다운 트랜지스터(N1)가 턴온되어 저항(R1)을 통해 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다.
도 2는 종래 기술에 따른 정전기 보호 회로의 풀업 및 풀다운 트랜지스터의 단면도이다.
도시된 바와 같이, 종래의 정전기 보호 회로는 NMOS 트랜지스터(N1)의 게이트 전압에 따른 드레이-소오스 전류(IDS)의 기울기를 급격하게 하기 위하여 소오스단에 저항을 삽입하였다.
그러나, 이와 같이 구성된 종래의 정전기 보호 회로에 있어서는, 상기 입력 패드부(1)를 통해 정전기(ESD)가 유입될 경우 저항(R1)에 의하여 풀다운 트랜지스터(N1)의 게이트-소오스 간의 전압(VGS)이 낮아지게 되어 NMOS 트랜지스터(N1)가 턴온되는 시점이 늦어지게 된다. 즉, 상기 입력 패드부(1)를 통해 유입된 정전기(ESD)가 상기 NMOS 트랜지스터(N1)를 통해 빠져나가는 시간이 늦어지게 되어 입력 패드부(1)에 걸리는 전압이 상승하게 된다. 이로 인해, 입력 패드부(1)를 통해 노드(Nd1)로 유입된 정전기가 정전기 보호 회로부(3)에서 완전히 방전되지 못하고 입력 버퍼부(2) 쪽으로 유입되게 된다. 이 결과, 정전기가 상기 입력 버퍼부(2)를 통해 내부 회로 쪽으로 유입되면서 내부 회로를 손상시키는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 풀다운 트랜지스터의 소오스단에 저항이 있는 입/출력(I/O) 구조에서, 정전기 발생시 상기 풀다운 트랜지스터 및 저항과 병렬로 접속된 스위칭 트랜지스터에 의해 접지 전압으로 방출시킴으로써, 정전기 방전 특성을 향상시킬 수 있는정전기 보호 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 정전기 보호 회로를 나타낸 회로도
도 2는 종래 기술에 따른 정전기 보호 회로의 동작을 설명하기 위한 공정 단면도
도 3은 본 발명에 의한 정전기 보호 회로를 나타낸 회로도
도 4는 본 발명에 의한 정전기 보호 회로의 동작 원리를 설명하기 위한 단면도
(도면의 주요 부분에 대한 부호의 설명)
1 : 입력 패드부2 : 입력 버퍼부
33 : 정전기 방지 회로부
11 : 반도체 기판12 : 소자 분리막
13 : 게이트14 : 스페이서
15 : 소오스/드레인 영역
상기 본 발명의 목적을 달성하기 위하여, 본 발명의 정전기 보호 회로는,
입력 패드와 전원전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 포지티브성 정전기를 상기 전원전압 라인으로 전송하는 제 1 풀업 트랜지스터와,
상기 입력 패드와 접지전압 라인 사이에 직렬로 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기를 상기 접지전압 라인으로 전송하는 제 1 풀다운 트랜지스터 및 제 1 저항과,
상기 입력 패드와 상기 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 상기 포지티브성 정전기 및 상기 네가티브성 정전기를 상기 접지전압 라인으로 전송하는 제 2 풀다운 트랜지스터와,
상기 입력 패드를 통해 유입된 상기 포지티브성 정전기 및 상기 네가티브성 정전기에 의해 상기 제 2 풀다운 트랜지스터의 동작을 제어하는 신호를 발생하는 스위칭 제어부를 구비한 것을 특징으로 한다.
상기 스위칭 제어부는 상기 제 1 풀업 트랜지스터를 통해 상기 전원전압 라인으로 전송된 상기 포지티브성 정전기에 의해 상기 제 2 풀다운 트랜지스터를 턴온시키는 신호를 발생하고, 상기 네가티브성 정전기의 발생시 또는 정상 동작시 상기 제 2 풀다운 트랜지스터의 게이트로 접지 전압을 발생시키는 것을 특징으로 한다.
상기 스위칭 제어부는 상기 전원전압 라인과 상기 제 2 풀다운 트랜지스터의게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와, 상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
상기 제 1 풀업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
상기 제 1 및 제 2 풀다운 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 한다.
상기 입력 패드와 입력 버퍼 사이에 접속된 제 2 저항과, 상기 제 2 저항과 상기 입력 버퍼 사이의 노드와 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 제 3 풀다운 트랜지스터를 추가로 구비한 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3은 본 발명에 의한 정전기 보호 회로를 나타낸 회로도이다.
상기 정전기 보호 회로는 신호를 입력하는 입력 패드부(1)와, 상기 입력 패드부(1)를 통해 수신된 신호를 완충하여 내부 회로 쪽으로 전송하는 입력 버퍼부(2)와, 상기 입력 패드부(1)와 상기 입력 버퍼부(2) 사이에 접속된 정전기 보호 회로부(3)를 구비한다.
상기 정전기 보호 회로부(33)는 입력 패드부(1)에 연결된 노드(Nd1)와 전원 전압(Vcc) 사이에 연결되며 게이트가 상기 전원 전압(Vcc)에 연결된 풀업 트랜지스터(P1)와, 상기 노드(Nd1)와 접지전압(Vss) 사이에 직렬로 연결된 풀다운 트랜지스터(N1)와 저항(R1)으로 구성된다. 이때, 상기 풀다운 트랜지스터(N1)의 게이트는 상기 저항(R1)의 일측 단자에 접속된다. 또한, 상기 노드(Nd1)와 접지 전압(Vss) 사이에 접속되며 게이트가 노드(Nd3)에 접속된 풀다운 트랜지스터(N4)를 구비한다. 상기 풀다운 트랜지스터(N4)는 상기 풀다운 트랜지스터(N1) 및 저항(R1)과 병렬 접속된다.
상기 풀다운 트랜지스터(N4)는 전원 전압(Vcc)보다 높은 정전기가 유입될 경우 턴-온되어 상기 노드(Nd1)의 전압을 접지 전압(Vss)으로 곧바로 방출시키는 역할을 한다. 이를 위해, 상기 전원 전압(Vcc)과 상기 노드(Nd3) 사이에 연결되며 게이트가 상기 전원 전압(Vcc)에 연결된 풀업 트랜지스터(P2)와, 상기 노드(Nd3)와 접지전압(Vss) 사이에 접속되며 게이트가 상기 전원 전압(Vcc)에 연결된 풀다운 트랜지스터(N3)를 구비한다.
또한, 상기 노드(Nd1)와 노드(Nd2) 사이에 접속된 저항(R2)과, 상기 노드(Nd2)와 접지 전압(Vss) 사이에 접속되며 게이트가 상기 접지 전압(Vss)에 연결된 풀다운 트랜지스터(N2)로 구성되어 있다.
여기서, 상기 풀업 트랜지스터(P1)(P2)는 PMOS 트랜지스터이고, 상기 풀다운 트랜지스터(N1)(N2)(N3)는 NMOS 트랜지스터이다.
먼저, 상기 입력 패드부(1)를 통해 전원 전압(Vcc) 이상의 고전압의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 풀업 트랜지스터(P1)가 턴온되어 전원 전압(Vcc) 라인으로 정전기를 방전시키게 된다.이때, 상기 전원 전압(Vcc) 라인으로 유입된 정전기는 상기 풀업 트랜지스터(P2)와 상기 풀다운 트랜지스터(N3)의 분압에 의해 상기 풀다운 트랜지스터(N4)를 턴온시키게 된다. 따라서, 상기 노드(Nd1)의 전압을 상기 풀다운 트랜지스터(N4)를 통해 접지 전압(Vss)으로 빠르게 방전시킨다. 그리고, 상기 풀업 트랜지스터(P1) 및 상기 풀다운 트랜지스터(N4)를 통해 방전되지 못한 정전기 전압은 상기 입력 버퍼부(2)로 유입되기 전에 저항(R2)에 의해 완전히 차단되게 된다.
상기 입력 패드부(1)를 통해 접지 전압(Vss) 이하의 기저 전압(-Vbb)의 정전기가 상기 노드(Nd1)로 입력되면, 상기 정전기 보호 회로부(3)의 풀다운 트랜지스터(N4 및 N1)를 통해 접지 전압(Vss) 라인으로 정전기를 방전시키게 된다. 이때, 풀다운 트랜지스터(N4)의 게이트 전압(N3)은 접지 전압(Vss)이므로, 상기 노드(Nd1)로 기저 전압(-Vbb)이 들어올 경우 턴온된다.
한편, 상기 풀다운 트랜지스터(N4)는 정상적인 동작에서는 턴오프 상태에 있다.
도 4는 본 발명에 의한 정전기 보호 회로의 동작 원리를 설명하기 위한 단면도로서, 풀다운 트랜지스터(N1)의 공정 단면을 나타낸 것이다.
도시된 바와 같이, 소자 분리막(12)이 형성된 반도체 기판(11) 위에 게이트 전극(13)과 게이트 스페이서(14), 드레인/소오스 영역(15)(16)이 형성되어 있고, 또한 드레인 영역(15)은 노드(Nd1)에 접속되고, 소오스 영역(16)은 저항(R1)을 통해 접지 전압(Vss) 라인과 연결되어 있다.
여기서, 정전기(ESD) 전하가 유입되면, 고전압에 의하여 트랜지스터의 벌크접합(Bulk junction) 부분에 브레이크다운(breakdown: E) 전압이 발생되고, 이러한 의 브레이크다운 전압에 의하여 반도체 기판(11)으로 전류가 흐르게 된다. 이에 의해, 반도체 기판(11)에 전압이 형성되어 모스 트랜지스터에 순방향 피드백 바이어스(Forward FeedBack Bais)가 형성되는 것과 같아지게 되어 문턱 전압(Vth)이 내려간다. 그러나, 저항(R1)이 있는 경우에는 게이트-소오스 전압(VGS)이 내려가게 되어 스냅백(snapback) 효과가 적어지게 된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의한 정전기 보호 회로에 의하면, 풀다운 트랜지스터의 소오스단에 저항이 있는 입/출력(I/O) 구조에서, 정전기 발생시 상기 풀다운 트랜지스터 및 저항과 병렬로 접속된 스위칭 트랜지스터에 의해 접지 전압으로 방출시킴으로써, 정전기 방전 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 반도체 장치의 정전기 보호 회로에 있어서,
    입력 패드와 전원전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 포지티브성 정전기를 상기 전원전압 라인으로 전송하는 제 1 풀업 트랜지스터와,
    상기 입력 패드와 접지전압 라인 사이에 직렬로 접속되며, 상기 입력 패드를 통해 유입된 네가티브성 정전기를 상기 접지전압 라인으로 전송하는 제 1 풀다운 트랜지스터 및 제 1 저항과,
    상기 입력 패드와 상기 접지전압 라인 사이에 접속되며, 상기 입력 패드를 통해 유입된 상기 포지티브성 정전기 및 상기 네가티브성 정전기를 상기 접지전압 라인으로 전송하는 제 2 풀다운 트랜지스터와,
    상기 입력 패드를 통해 유입된 상기 포지티브성 정전기 및 상기 네가티브성 정전기에 의해 상기 제 2 풀다운 트랜지스터의 동작을 제어하는 신호를 발생하는 스위칭 제어부를 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  2. 제 1 항에 있어서, 상기 스위칭 제어부는,
    상기 제 1 풀업 트랜지스터를 통해 상기 전원전압 라인으로 전송된 상기 포지티브성 정전기에 의해 상기 제 2 풀다운 트랜지스터를 턴온시키는 신호를 발생하고,
    상기 네가티브성 정전기의 발생시 또는 정상 동작시 상기 제 2 풀다운 트랜지스터의 게이트로 접지 전압을 발생시키는 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  3. 제 2 항에 있어서, 상기 스위칭 제어부는,
    상기 전원전압 라인과 상기 제 2 풀다운 트랜지스터의 게이트에 연결된 제 1 노드 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 PMOS 트랜지스터와,
    상기 제 1 노드와 상기 접지전압 라인 사이에 접속되며 게이트가 상기 전원전압 라인에 연결된 NMOS 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  4. 제 1 항에 있어서
    상기 제 1 풀업 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  5. 제 1 항에 있어서
    상기 제 1 및 제 2 풀다운 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
  6. 제 1 항에 있어서
    상기 입력 패드와 입력 버퍼 사이에 접속된 제 2 저항과,
    상기 제 2 저항과 상기 입력 버퍼 사이의 노드와 접지전압 라인 사이에 접속되며 게이트가 상기 접지전압 라인에 연결된 제 3 풀다운 트랜지스터를 추가로 구비한 것을 특징으로 하는 반도체 장치의 정전기 보호 회로.
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