DE19518550A1 - Latchup-freie, vollständig geschützte, CMOS-Chip-interne ESE-Schutzschaltung - Google Patents

Latchup-freie, vollständig geschützte, CMOS-Chip-interne ESE-Schutzschaltung

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Description

Die vorliegende Erfindung betrifft eine latchup-freie, vollständig geschützte, CMOS-Chip-interne Schaltung zum Schutz von in Gehäuse eingesetzten, internen integrierten Schaltungen (IC′s) vor unerwünscht hohen Spannungsspit­ zen, die sich aus elektrostatischen Entladungen (ESE) aufgrund ihrer Handhabung ergeben, und insbesondere eine derartige Schutzschaltung, die direkt sowohl NMOS- als auch PMOS-Elemente der Eingangsstufe einer integrierten Schaltung vor ESE-Beschädigungen schützt.
Elektrostatische Entladungen (ESE), die durch die Handha­ bung von Metall-Oxid-Silicium-IC-Chips (MOS-Chip) durch Personen entstehen, beschädigen den MOS-Chip ständig. Oftmals wird die dünne Oxidschicht, die die Gateelektrode vom Substrat eines MOS-Feldeffekttransistors isoliert, durch eine an sie angelegte Spannungsspitze irreparabel durchbrochen. Eine Spannungsspitze oder ESE wird oftmals an das Gate angelegt, weil die Gateelektrode mit einem äußeren Anschluß oder einem Eingangsanschlußstift des IC- Chips verbunden ist. Die äußeren Anschlüsse sind auf einer Eingangsanschlußfläche ausgebildet. Um eine derar­ tige Beschädigung vor übermäßigen elektrostatischen Ent­ ladungen zu verhindern, ist oftmals zwischen die Ein­ gangsanschlußfläche und die Gates der Eingangsstufe der integrierten Schaltung eine Schutzvorrichtung geschaltet.
Ein solcher ESE-Schutz wird um so wichtiger, weil eine neue Generation von MOS-Elementen mit dünneren Gateoxiden geschaffen worden ist, die beispielsweise CMOS- Technologien verwendet. Die Dünnoxid-MOS-Elemente sind für eine ESE-Beschädigung äußerst empfindlich. Daher ist der ESE-Schutz eines der wichtigsten Elemente hinsichtlich der Zuverlässigkeit der Submikron-CMOS- Technologie.
In den Submikron-CMOS-Technologien wird eine schwach dotierte Drain-Struktur (LDD-Struktur) verwendet, um die Heißleiterverschlechterung zu beseitigen, während eine Siliciddiffusion dazu verwendet wird, die Schichtwiderstände im Drain und in der Source der CMOS- Elemente zu reduzieren.
Da MOS-Elemente mit dünneren Oxiden unter Verwendung von LDD-Strukturen und Siliciddiffusion hergestellt werden, ist die ESE-Schutzschaltung im Hinblick auf die Zuverlässigkeit der kompakten MOS-IC-Chips, die unter Verwendung von Submikron-Technologien hergestellt werden, wichtiger geworden. Die Wichtigkeit der ESE- Schutzschaltungen wird an vielen Literaturstellen diskutiert, etwa:
  • (1) C. Duvvury, R. A. McPhee, D. A. Baglee, und P. N. Rountree, "ESD Protection Reliability in 1 µm CMOS Technologies", 1986 IPPS Proc., S. 199-205.
  • (2) S. Daniel und G. Krieger, "Process and Design Optimization for advanced CMOS I/O ESD Protection Devices", 1990 EOS/ESD Symp. Proc., EOS-12, S. 206- 213.
  • (3) Y. Wei, Y. Loh, C. Wang und C. Hu, "MOSFET Drain Engineering for ESD PerformanceH, 1992 EOS/ESD Symp. Proc., EOS-14 S. 143-148.
ESE-Schutzschaltungen werden dazu verwendet, empfindliche Dünnoxidgates der MOS-Transistoren zu schützen, indem ESE-Ströme im Nebenschluß geleitet und die unerwünschten Spannungsspitzen in der Umgebung der empfindlichen Gates der Eingangsstufe (auf VDD) hochgezogen oder (auf VSS oder Masse) heruntergezogen werden. Diese Strom­ nebenschlußleitung und Spannungspegelhaltung müssen ohne Beeinflussung der normalen Signalpfade, der Operation der Transistoren oder der Anordnung der äußeren Anschlüsse oder Anschlußstifte der IC-Chips erfolgen. Normalerweise arbeiten die MOS-IC-Chips unter Verwendung zweier Spannungspegel, nämlich VSS und VDD. Jeder Spannungspegel wird in den IC über einen gemeinsamen Bus oder Knoten eingegeben, der mit einem Leistungsversorgungs- Anschlußstift des IC-Chips verbunden ist. Im allgemeinen besitzen die ESE-Impulse positive und negative Polaritäten, die sowohl an die VDD- als auch an die VSS- Knoten angelegt werden.
Herkömmliche ESE-Schutzschaltungen sind in X. Guggenmos und R. Holzner, "A New ESD Protection Concept for VLSI CMOS Circuits avoiding Circuit Stress", 1991 EOS/ESD Symp. Proc., EOS-13 S. 74-82, und in den Patenten US 4,692, 781, 4,605,980, 4, 745, 450, 4, 807, 080, 4,819,046 und 5,001,529 offenbart.
Fig. 6 zeigt eine herkömmliche ESE-Schutzschaltung 100, die sich zwischen der Eingangsanschlußfläche 105 und der CMOS-Eingangsstufe 110 befindet, welche vor übermäßig hohen Spannungen geschützt werden soll.
Zur Veranschaulichung enthält die Eingangsstufe 110 ein Dünnoxid-PMOS-Element P1 und ein Dünnoxid-NMOS-Element N1. Die Source 115 des PMOS-Elements P1 ist mit einem VDD-Bus verbunden, während sein Drain 125 mit dem Drain 130 des NMOS-Elements N1 verbunden ist. Die Source 135 des NMOS-Elements N1 ist mit einem VSS-Bus verbunden, der normalerweise geerdet ist. Die Gates 145, 150 der PMOS- und NMOS-Elemente P1, N1 sind miteinander verbunden, um einen Eingang der Eingangsstufe 110 zu bilden. Dieser Eingang ist an einen Anschluß 155 der ESE- Schutzschaltungen 100 angeschlossen. Der Anschluß 155 ist auch der Eingangsanschluß der Eingangsstufe 110. Der Ausgang der Eingangsstufe 110 wird durch die gemeinsame Drain-Verbindung 160 gebildet. In Abhängigkeit von dem in den Eingang der Eingangsstufe 110 am Anschluß 155 eingegebenen Signal wird der Ausgang 160 der Eingangsstufe 110 entweder auf VDD hochgezogen oder auf VSS heruntergezogen.
Die ESE-Schutzschaltung 100 befindet sich auf demselben IC-Chip, der die Eingangsanschlußfläche 105 und die Eingangsstufe 110 enthält. Die ESE-Schutzschaltung 100 enthält einen Widerstand R und zwei n-MOS-Elemente, nämlich einen Dünnoxid-NMOS-Transistor N2 und einen Dickoxid-NMOS-Transistor N3.
Der Widerstand R ist zwischen dem Anschluß 170 der Eingangsanschlußfläche 105 und dem Anschluß 155 in Serie geschaltet. Dieser Widerstand kann ein Diffusions­ widerstand sein, der durch Diffusion in das Substrat der integrierten Schaltung entsprechend wohlbekannter Techniken ausgebildet wird. Das Dickoxid-NMOS-Element N3 ist mit seinem Drain 184 und mit seinem Gate 186 an den Anschluß 170 der Eingangsanschlußfläche 105 ange­ schlossen. Die Source 188 des Elements N3 ist an den VSS- Bus angeschlossen. Das Dünnoxid-NMOS-Element N2 ist mit seinem Drain an den Anschluß 155 angeschlossen und mit seinem Gate 192 mit seiner Source 194 und mit dem VSS-Bus verbunden.
Das Dünnoxid-NMOS-Element N2 wirkt zusammen mit dem diffundierten Widerstand R als Isolationsstufe zwischen dem Anschluß 170 der Eingangsanschlußfläche 105 und der Eingangsstufe 110. Das Dickoxid-NMOS-Element N3 zieht die Spannung des Anschlusses 170 auf Masse, d. h. auf geer­ detes VSS herunter. Somit schafft diese ESE-Schutz­ schaltung 100 einen ESE-Entladungspfad zwischen der Eingangsanschlußfläche 105 und Masse. Diese ESE-Schutz­ schaltung 100 besitzt jedoch keinen direkten ESE- Entladungspfad zum VDD-Bus.
Ohne einen derartigen ESE-Entladungspfad zwischen der Eingangsanschlußfläche 105 und dem VDD-Bus tritt in den internen Schaltungen des IC-Chips eine unerwartete ESE- Beschädigung auf, wie an den drei folgenden Literatur­ stellen beschrieben wird.
  • (1) C. Duvvury, R. N. Rountree, und O. Adams, "Internal chip ESD phenomena beyond the protection circuit", IEEE Trans. on Electron Devices, Bd. 35, Nr. 12, S. 2133-2139, Dezember 1988,
  • (2) H. Terletzki, W. Nikutta und W. Peczek, "Influence of the series resistance of on-chip power supply buses on internal device failure after ESD stress", IEEE Trans. on Electron Devices, Bd. 40, Nr. 11, S. 2081- 2083, Nov. 1993, und
  • (3) C. Johnson, T. J. Maloney und S. Qawami, "Two unusual HBM ESD failure mechanisms on an mature CMOS process", 1993 EOS/ESD Symp. Proc., EOS 15 S. 225- 231.
Fig. 2 zeigt eine weitere üblicherweise verwendete ESE- Schutzschaltung 200, die zwischen die Eingangsanschluß­ fläche 105 und die Eingangsstufe 110 geschaltet ist. Wie in der ESE-Schutzschaltung 100 von Fig. 6 ist ein Ende eines Widerstandes R mit dem Anschluß 170 der Eingangsanschlußfläche 105 verbunden. Der Widerstand R kann ein Diffusionswiderstand oder ein Polysilicium­ widerstand (d. h. ein aus Polysilicium gebildeter Widerstand) sein. Das andere Ende des Widerstandes R ist mit dem Anschluß 155 verbunden, der seinerseits an die Gates 145, 150 der MOS-Elemente P1, N1 der Eingangsstufe 110 angeschlossen ist.
Die ESE-Schutzschaltung 200 schafft zwei Entladungspfade; einen vom Anschluß 155 über eine Diode D1 nach VSS und einen weiteren vom Anschluß 155 über eine Diode D2 nach VDD.
Die erste Diode D1 ist mit ihrer Anode 215 mit dem VSS- Bus und mit ihrer Kathode 220 mit dem Anschluß 155 verbunden. Die zweite Diode D2 ist mit ihrer Anode 255 ebenfalls mit dem Anschluß 155 und mit ihrer Katode 240 mit dem VDD-Bus verbunden. Obwohl die Schaltung 200 einen gewissen ESE-Schutz schafft, indem sie zwei Entladungs­ pfade enthält, kann unter bestimmten Bedingungen dennoch eine ESE-Beschädigung des PMOS-Elements P1 auftreten. Wenn der VDD-Bus beispielsweise schwebt, kann ein positiver 400 Volt-HBM-ESE-Impuls in bezug auf den VSS- Bus, der an der Eingangsanschlußfläche 105 auftritt, das PMOS-Element P1 beschädigen (HBM ist die Abkürzung des englischen Ausdrucks human body mode und bezeichnet einen Spannungswert, der typischerweise durch einen mensch­ lichen Körper hervorgerufen wird).
In Fig. 3 ist eine weitere ESE-Schutzschaltung 300 ge­ zeigt, die zwischen die Eingangsanschlußfläche 105 und die Eingangsstufe 110 geschaltet ist. In dieser ESE- Schutzschaltung 300 ist der Widerstand R von Fig. 2 weggelassen, so daß die Eingangsanschlußfläche 105 direkt an die Eingangsstufe 110 angeschlossen ist. Ferner sind die Dioden D1, D2 von Fig. 2 durch in einem Seitenzweig angeordnete npn-Bipolar-Sperrschichttransistoren (BST) ersetzt. In der ESE-Schutzschaltung 300 ist ein npn-BST Q1 zwischen der Eingangsanschlußfläche 105 und dem VSS- Bus angeordnet, während zwei npn-BST Q2, Q3 zwischen der Eingangsanschlußfläche 105 und dem VDD-Bus angeordnet sind. Die Kollektoren 310, 315 von Q1 und Q2 sowie der Emitter 320 von Q3 sind mit dem Anschluß 170 verbunden. Der Emitter 324 von Q1 ist mit Masse VSS verbunden. Der Emitter 330 von Q2 und der Kollektor 335 von Q3 sind mit VDD verbunden.
Wie die ESE-Schutzschaltung 200 von Fig. 2 schafft auch die ESE-Schutzschaltung 300 von Fig. 3 zwei ESE-Entla­ dungspfade: zwischen der Eingangsanschlußfläche 105 und dem VSS-Bus bzw. dem VDD-Bus.
Daher schützen die Dioden D1, D2 von Fig. 2 bzw. die BST Q1, Q2 und Q3 von Fig. 3 die Eingangsstufe 110 sowohl vor positiven als auch vor negativen ESE-Spannungen sowohl zwischen der Eingangsanschlußfläche 105 und dem VDD-Bus als auch zwischen der Eingangsanschlußfläche 105 und dem VSS-Bus. Wie oben erwähnt, schaffen die ESE-Schutz­ schaltungen 200 von Fig. 2 und 300 von Fig. 3 zwei ESE- Pfade: einen ESE-Pfad von der Eingangsanschlußfläche 105 zum VDD-Bus und einen zweiten ESE-Pfad von der Eingangs­ anschlußfläche 105 zum VSS-Bus. Trotz dieser beiden Entladungspfade sind die anfänglichen Einschaltspannungen der Dioden D1, D2 von Fig. 2 oder der BST Q1, Q2 und Q3 gewöhnlich höher als die Durchbruchspannung der MOS-Ele­ mente P1, N1 mit dünneren Gateoxiden der Eingangsstufe 110 in Submikron-CMOS-Technologie.
Fig. 4 zeigt eine weitere üblicherweise verwendete ESE- Schutzschaltung 400, bei der das Dünnoxid-NMOS-Element N2 (das auch in Fig. 6 gezeigt ist) zwischen den Anschluß 170 der Eingangsanschlußfläche 105 und den geerdeten VSS- Bus geschaltet ist. Wie in Fig. 6 ist der Widerstand R zwischen den Anschluß 170 und den Anschluß 155 geschal­ tet, der seinerseits mit den Gates 145, 150 der MOS- Elemente P1 und N1 der Eingangsstufe 110 verbunden ist. Ahnlich wie in Fig. 2 ist der Widerstand R ein Polysiliciumwiderstand.
Zwischen den Anschluß 170 der Eingangsanschlußfläche 105 und den VDD-Bus ist ein Dünnoxid-PMOS-Element P2 geschaltet. Der Drain 420 des Dünnoxid-PMOS-Elements P2 ist mit dem Anschluß 170 der Eingangsanschlußfläche 105 verbunden. Das Gate 430 und die Source 440 des PMOS- Elements P2 sind mit dem VDD-Bus verbunden. Somit sind die Gates 192, 430 jedes Elements N2, P2 mit ihren jeweiligen Sources 194 bzw. 440 kurzgeschlossen, während die Drains 190, 420 mit dem Anschluß 170 der Eingangs­ anschlußfläche 105 verbunden sind.
Wie in der ESE-Schutzschaltung 200 von Fig. 2 bzw. 300 von Fig. 3 schafft auch die ESE-Schutzschaltung 400 zwei Entladungspfade (einen Pfad von der Eingangsanschluß­ fläche 105 zum VDD-Bus und einen zweiten Pfad von der Eingangsanschlußfläche 105 zum VSS-Bus). In ESE-Schutz­ schaltungen, die Dünnoxid-CMOS-Elemente verwenden, müssen jedoch diese Dünnoxid-CMOS-Elemente von doppelten Schutz­ ringen umgeben sein, um das Latchup-Phänomen zu beseitigen, das in CMOS-Elementen auftritt. Das Dünnoxid- NMOS-Element N2 und das Dünnoxid-PMOS-Element P2 in der ESE-Schutzschaltung 400 sind im allgemeinen durch die Eingangsanschlußfläche 105 voneinander getrennt. Daher sind der NMOS N2 und der PMOS P2 jeweils von ihren eigenen doppelten Schutzringen umgeben. Dies hat eine größere Gesamt-Layoutfläche zur Folge.
Ein Latchup tritt auf, wenn die Eingangssignale außerhalb eines im voraus definierten Spannungsbereichs liegen. Wenn ein Latchup auftritt, wird eine Kanalsubstrat-Diode (zwischen einem P-Bereich eines PMOS-Elements und einem N-Substrat) leitend und überflutet das Substrat mit Ladungsträgern, die einen parasitären Thyristor zünden könnten, der die VDD- und VSS- Versorgungsspannungen kurzschließt. Ein parasitärer Thyristor ist sowohl in der ESE-Schutzschaltung 400 als auch in der Eingangsstufe 110 vorhanden. In Fig. 4 kann ein Latchup in der ESE- Schutzschaltung 400 oder in der Eingangsstufe 110 auftreten.
Fig. 5 zeigt eine Schaltung 500 mit einem parasitären Thyristor, der zwischen der Eingangsanschlußfläche 105 und den VDD- und VSS-Bussen durch T1 und T2 gebildet ist. Dieser parasitäre Thyristor, der durch T1 und T2 gebildet ist, wird aufgrund der p-n-Übergänge der beiden MOS- Elemente P2, N2 der ESE-Schutzschaltung 400 von Fig. 4 erzeugt. Normalerweise ist dieser parasitäre Thyristor nichtleitend und hat keine Auswirkung, da die entgegen­ gesetzten Ströme über die Widerstände P1 und R2 abgezogen werden.
Ebenso wird im Normalbetrieb ein parasitärer Thyristor in der Eingangsstufe 110 (Fig. 4) ebenfalls verhindert und bleibt nichtleitend. Der parasitäre Thyristor in der Eingangsstufe 110 ist dem in Fig. 5 gezeigten parasitären Thyristor T1, T2 ähnlich, welcher während des Normalbetriebs nichtleitend ist. Wenn jedoch eines der Schutzelemente (wie etwa die Dioden D1, D2 von Fig. 2, die bipolaren Sperrschichttransistoren Q1, Q2 oder Q3 von Fig. 3 oder die MOS-Elemente N2, N3 oder P2 von Fig. 6 bzw. von Fig. 4), das als zusätzlicher Emitter wirkt, in Vorwärtsrichtung vorgespannt ist, kann der Thyristor in der Eingangsstufe 110 auf Durchlaß geschaltet werden. Dadurch wird VDD mit VSS kurzgeschlossen, so daß der resultierende hohe Strom den IC-Chip zerstört. Um diese Latchup-Wirkung zu verhindern, darf die Eingangsspannung (oder Ausgangsspannung) die VDD-Versorgungsspannung nicht übersteigen bzw. nicht unter VSS (d. h. Massepotential) abfallen. Alternativ oder zusätzlich sollte der durch die Elemente der ESE-Schutzschaltung fließende Strom begrenzt werden.
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine ESE-Schutzschaltung zu schaffen, die für integrierte Schaltungen in der Submikron-CMOS-Technologie einen vollen Schutz schafft, in der keine Latchup-Probleme auftreten und deren Anforderung an die Layoutfläche reduziert ist, so daß die Größe und die Kosten der IC- Chips gesenkt und die Packungsdichte erhöht werden können.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, sowohl NMOS- als auch PMOS-Elemente der Eingangsstufe zu schützen und für die Eingangssignale, die für die zu schützende Eingangsstufe bestimmt sind, eine Spannungspegelhaltewirkung zu schaffen, ohne den Normal­ betrieb der Eingangsstufe und der geschützten internen Schaltungen nachteilig zu beeinflussen, so daß die Zuverlässigkeit und die Betriebsgeschwindigkeit der internen Schaltungen aufrechterhalten werden.
Diese Aufgaben werden erfindungsgemäß gelöst durch eine Schutzschaltung für MOS-Elemente, die die im Anspruch 1 angegebenen Merkmale besitzt.
Die erfindungsgemäße ESE-Schutzschaltung enthält eine primäre ESE-Schutzschaltung und eine sekundäre ESE- Schutzschaltung Die primäre ESE-Schutzschaltung enthält ein erstes und ein zweites Dickoxid-MOS-Element. Das erste Dickoxid-MOS-Element ist mit seinem Gate an die Eingangsanschlußfläche angeschlossen und schafft einen Source-Drain-Pfad, der die Eingangsanschlußfläche mit einer ersten Spannungsversorgung verbindet.
Das zweite Dickoxid-MOS-Element ist mit seinem Gate an die Eingangsanschlußfläche angeschlossen und schafft einen Drain-Source-Pfad, der die Eingangsanschlußfläche mit einer zweiten Spannungsversorgung verbindet.
Die sekundäre ESE-Schutzschaltung enthält einen Widerstand, der zwischen die Eingangsanschlußfläche und einen Eingangsanschluß der Eingangsstufe geschaltet ist. Die sekundäre ESE-Schutzschaltung enthält ferner ein erstes und ein zweites Dünnoxid-MOS-Element. Das erste Dünnoxid-MOS-Element ist mit seinem Gate und mit seiner Source mit dem Eingangsanschluß der Eingangsstufe verbunden, während sein Drain mit der ersten Spannungsversorgung verbunden ist. Das zweite Dünnoxid- MOS-Element ist mit seinem Drain an den Eingangsanschluß angeschlossen, während sein Gate und seine Source mit der zweiten Spannungsversorgung verbunden sind.
Die erfindungsgemäße ESE-Schutzschaltung schützt die Eingangsstufe von integrierten CMOS-Schaltungen vor vier verschiedenen ESE-Beanspruchungsarten, indem sie vier verschiedene ESE-Direktentladungspfade bereitstellt. Ferner weist die erfindungsgemäße ESE-Schutzschaltung einen hohen ESE-Ausfallschwellenwert auf, wodurch sie gegen hohe ESE geschützt ist und dennoch nur eine kleine Layoutfläche belegt. Ferner hält die erfindungsgemäße ESE-Schutzschaltung die an die Dünnoxid-CMOS- Eingangsstufe der internen Schaltungen angelegten Spannungen auf gewünschtem Pegel. Diese Spannungspegel werden zwischen 5,5 und -1 Volt gehalten. Die erfindungsgemäße ESE-Schutzschaltung besitzt eine höhere Einschaltspannung als die Dünnoxid-CMOS-Elemente der Eingangsstufe.
Daher schafft die erfindungsgemäße Schaltung einen ESE- Schutz, ohne den Normalbetrieb der internen Schaltungen nachteilig zu beeinflussen.
Ferner kann die erfindungsgemäße ESE-Schutzschaltung mit MOS-Elementen desselben Typs und gemischten Latchup- Schutzringen effizient in einer kleinen Layoutfläche hergestellt werden. Dadurch werden kompaktere und dennoch vollständig geschützte IC-Chips geschaffen.
Weitere Aufgaben, Merkmale und Vorteile der Erfindung werden deutlich beim Lesen der folgenden Beschreibung einer bevorzugten Ausführungsform, die auf die beigefüg­ ten Zeichnungen Bezug nimmt; es zeigen:
Fig. 1 eine ESE-Schutzschaltung gemäß der vorliegenden Erfindung;
Fig. 2 die bereits erwähnte herkömmliche ESE-Schutz­ schaltung mit zwei Dioden;
Fig. 3 die bereits erwähnte herkömmliche ESE-Schutz­ schaltung mit zwei bipolaren Sperrschicht­ transistoren ,
Fig. 4 die bereits erwähnte herkömmliche ESE-Schutz­ schaltung mit PMOS- und NMOS-Dünnoxid-Elementen;
Fig. 5 die bereits erwähnte Schaltung mit einem parasitären Thyristor zwischen der Eingangs­ anschlußfläche und den VSS- und VDD-Versor­ gungsspannungen;
Fig. 6 die bereits erwähnte herkömmliche ESE-Schutz­ schaltung, bei der Schutzelemente nur zwischen einem Eingangspfad und der VSS-Versorgungs­ spannung vorgesehen sind;
Fig. 7 ein Musterlayout der in Fig. 1 gezeigten erfindungsgemäßen ESE-Schutzschaltung; und
Fig. 8 eine Schnittansicht längs der Linie A-A′ in Fig. 7.
Beschreibung der erfindungsgemäßen Schaltung
Fig. 1 ist eine schematische Darstellung der erfindungsgemäßen latchup-freien ESE-Schutzschaltung 600 in einer veranschaulichenden Ausführungsform. Die erfindungsgemäße ESE-Schutzschaltung 600 ist einteilig beispielsweise mit einem CMOS-IC ausgebildet und schafft für diesen CMOS-IC einen ESE-Schutz. Die Schutzschaltung 600 ist zwischen die Eingangsanschlußfläche 105 und die Eingangsstufe 110 eines CMOS-IC geschaltet.
Die zu schützende Eingangsstufe 110 ist die gleiche wie in den Fig. 2 bis 6. D. h., daß die Eingangsstufe 110 das Dünnoxid-PMOS-Element P1 und das Dünnoxid-NMOS-Element N1 enthält, deren Drains 125, 130 miteinander verbunden sind und den Ausgang 160 bilden. Die Gates 145, 150 des P1- Elements bzw. des N1-Elements sind miteinander verbunden und bilden den Eingang der Eingangsstufe 110, wobei dieser Eingang mit dem Anschluß 155 der ESE- Schutzschaltung 600 verbunden ist. Die Source 115 des PMOS-Elements P1 ist mit dem VDD-Bus verbunden, während die Source 135 des NMOS-Elements N1 mit dem VSS-Bus verbunden ist.
Der Anschluß 155 der ESE-Schutzschaltung 600 ist mit den Gates 145, 150 des PMOS-Elements P1 bzw. des NMOS- Elements N1 verbunden. Ein Widerstand R ist längs des Signalpfades zwischen dem Anschluß 170 der Eingangsanschlußfläche 105 und dem Anschluß 155 der ESE- Schutzschaltung 600 in Serie geschaltet.
Der Widerstand R wird vorzugsweise durch Diffusion eines P-Materials in ein N-Substrat der integrierten Schaltung entsprechend wohlbekannter Techniken gebildet. Zur Erläuterung wird ein hochdotiertes P-Material verwendet, um den Widerstand R zu bilden. D.h., daß der Widerstand R ein P⁺-Diffusionswiderstand ist. Die Diffusion des P- Materials in das N-Substrat hat inhärent einen Übergang zwischen dem P-Material und dem N-Substrat zur Folge. Dieser Übergang wirkt als parasitäre Diode D. Die Anode 610 der Diode D ist mit dem Diffusionswiderstand R verbunden, während die Katode 615 der Diode D mit dem VDD-Bus verbunden ist.
Der Diffusionswiderstand P bildet außerdem mit dem Substrat einen (nicht gezeigten) Kondensator. Dieser Kondensator schafft in Verbindung mit dem Widerstand R eine Verzögerungsleitung. Wenn ein unerwünschter Impuls beim Erreichen der geschützten Eingangsstufe 110 leicht verzögert wird, kann er besser um die Eingangsstufe 110 geleitet werden.
Zur Erläuterung besitzt der P-Diffusionswiderstand R einen Wert von ungefähr 200 Ohm. Eine stärkere Diffusion führt normalerweise zu einem höheren ESE-Ausfall­ schwellenwert. Dies führt jedoch zu einer längeren RC- Verzögerung zwischen der Eingangsanschlußfläche 105 und der Eingangsstufe 110, die im Normalbetrieb des Chips unerwünscht ist.
Vier PMOS-Elemente schaffen vier ESE-Pfade, die dazu verwendet werden, positive und negative unerwünschte Impulse oder ESE′s im Nebenschluß sowohl zum VDD-Bus als auch zum VSS-Bus zu leiten. Zwei der vier PMOS-Elemente P2, P3 sind Dickoxid-Elemente, während die beiden verbleibenden PMOS-Elemente P4, P5 Dünnoxid-PMOS-Elemente sind.
Das erste Dickoxid-PMOS-Element P2 ist mit seiner Source 620 mit der Eingangsanschlußfläche 105 (d. h. dem Anschluß 170) verbunden und mit seinem Drain 623 mit dem gemeinsamen VSS-Bus verbunden. Der gemeinsame VSS-Bus ist geerdet, er kann jedoch mit einer Spannungsversor­ gungsquelle VSS verbunden sein. Das zweite Dickoxid-PMOS- Element P3 ist mit seinem Drain 626 mit der Eingangsanschlußfläche 105 und mit seiner Source 630 mit dem VDD-Bus verbunden, der seinerseits mit einer Span­ nungsversorgungsquelle VDD verbunden ist. Das Gate 633 von P2 und das Gate 636 von P3 sind ebenfalls mit der Eingangsanschlußfläche 105 verbunden. Zur Erläuterung sind die Gates 633, 636 von P2 bzw. P3 aus Metall hergestellt.
Das erste Dünnoxid-PMOS-Element P4 ist mit seiner Source 640 an sein Gate 643 angeschlossen. Die Source 640 und das Gate 643, die somit miteinander verbunden sind, sind außerdem mit dem Anschluß 155 verbunden. Der Drain 646 von P4 ist mit dem VSS-Bus verbunden. Das zweite Dünnoxid-PMOS-Element P5 ist mit seinem Drain 650 mit dem Anschluß 155 verbunden. Das Gate 653 und die Source 656 von P5 sind miteinander und mit dem VDD-Bus verbunden. Zur Erläuterung sind die Gates 643, 653 von P4 bzw. P5 aus Polysilicium hergestellt.
Die Dickoxid-PMOS-Elemente P2, P3 bilden einen primären ESE-Schutz, während der Diffusionswiderstand R und die Dünnoxid-PMOS-Elemente P4, P5 einen sekundären ESE-Schutz bilden. Der Diffusionswiderstand R schafft außerdem eine ESE-Strombegrenzung für die Dünnoxid-PMOS-Elemente P4, P5.
Obwohl die Verwendung von fortschrittlichen CMOS Technologien den durch die Dickoxid-MOS-Elemente geschaffenen ESE-Schutz verschlechtert, beseitigt die Einfügung von tiefen Schachtbereichen im Drain des Dickoxid-PMOS-Elements dieses Problem (siehe Y. S. Hu, H. R. Liauh, und M. C. Chang, "High Density Input Protection Circuit Design in 1.2 µm CMOS Technology", 1987 EOS/ESD Symp. Proc., EOS-9, S. 179-185). Die Dickoxid-PMOS- Elemente P2, P3 der erfindungsgemäßen ESE-Schutzschaltung 600 besitzen solche tiefen Schächte, die in ihre Drains und Sources eingefügt sind, wie später in Verbindung mit Fig. 8 beschrieben wird.
Ein Dickoxid-Gate erhöht die Einschaltspannung eines MOS- Elements. Die Dickoxid-Elemente P2, P3 besitzen typischerweise eine Einschaltspannung von ungefähr 16 Volt oder mehr bzw. -16 Volt oder weniger. Daher ist die Einschaltspannung des Dickoxid-Elements P2 viel größer als die Spannung von 5 Volt, die dem Spannungspegel im VDD-Bus entspricht, der während des Normalbetriebs der MOS-Elemente N1, P1 der Eingangsstufe 110 verwendet wird. Daher beeinflußt der Anschluß der Metallgates 633, 636 der Dickoxid-Elemente P2, P3 an die Eingangsan­ schlußfläche 105 den Betrieb der Eingangsstufe 110 nicht nachteilig, weil die Dickoxid-Elemente P2, P3 bei 5 Volt, was die normale Betriebsspannung von P1, N1 der Eingangsstufe 110 ist, im gesperrten Zustand bleiben.
Darüber hinaus schafft der Anschluß der Metallgates 633, 636 an die Eingangsanschlußfläche 105 einen wesentlichen Vorteil, nämlich die Erhöhung der Einschalt­ geschwindigkeit der Dickoxid-Elemente P2, P3. Dadurch wird ein erhöhter ESE-Schutz gegen schnelle Spitzen mit kurzer Anstiegszeit und schmalen Impulsbreiten geschaf­ fen.
B. Beschreibung der Funktionsweise der erfindungsgemäßen Schaltung
Das Dünnoxid-PMOS-Element P1 der Eingangsstufe 110 wird durch das Dickoxid-PMOS-Element P3, den Diffusions­ widerstand P und das Dünnoxid-PMOS-Element P5 vor einer ESE-Beschädigung geschützt. Das Dünnoxid-NMOS-Element N1 der Eingangsstufe 110 wird durch das Dickoxid-PMOS- Element P2, den Diffusionswiderstand R und das Dünnoxid- PMOS-Element P4 geschützt. Zusätzlich zu der Schaffung eines ESE-Schutzes hält die erfindungsgemäße Schaltung 600 auch die Spannung der Eingangssignale, die über die Eingangsanschlußfläche 105 eingegeben werden.
1. Spannungspegelhaltefunktion
Unter normalen Betriebsbedingungen sind sämtliche PMOS- Elemente der ESE-Schutzschaltung 600 (P2, P3, P4 und P5) im gesperrten Zustand. Die Dickoxid-PMOS-Elemente P2, P3 sind im gesperrten Zustand, weil ihre Einschaltspannungen viel höher als 5 Volt sind, was den normalen Betriebsspannungsbereich der Eingangsstufe 110 darstellt. Die Dünnoxid-PMOS-Elemente P4, P5 sind gesperrt, weil ihre Gates, 643, 653 mit ihren Sources 640, 656 verbunden sind.
Die Spannungspegelhaltung während des Normalbetriebs des durch VDD und VSS vorgespannten CMOS-IC geschieht folgendermaßen. Das Dünnoxid-PMOS-Element P4, dessen Gate 643 mit seiner Source 640 kurzgeschlossen, jedoch nicht mit dem VDD-Knoten verbunden ist, hält einen unerwartet niedrigen Spannungspegel des am Anschluß 155 vorhandenen Signals, (d. h. das Eingangssignal, das in die Gates 145, 150 von P1, N1 der Eingangsstufe 110 angelegt wird) auf einem vorgegebenen Pegel. Zur Erläuterung beträgt der vorgegebene, festgehaltene Spannungspegel -1 Volt. Wenn beispielsweise eine negative Spitze oder ein negativer Impuls am Eingangsanschluß 155 der Eingangsstufe 110 auftritt, schaltet das Dünnoxid-PMOS-Element P4 auf Durchlaß und zieht die Spannung am Anschluß 155 auf VSS. Dadurch wird das Eingangssignal auf den vorgegebenen Pegel auf -1 Volt gehalten. Sobald daher das Dünnoxid- PMOS-Element P4 auf Durchlaß schaltet, kann der Spannungspegel des Eingangssignals am Anschluß 155 nicht unterhalb von -1 Volt abfallen. Die Schwellenspannung von Dünnoxid-PMOS-Elementen beträgt in der Submikron-CMOS- Technologie ungefähr -0,8 bis -1 Volt.
Wenn andererseits das Eingangssignal am Anschluß 170 über (VDD + 0,5) Volt ansteigt, z. B. wegen eines positiven Impulses an diesem Anschluß 170, schaltet die Diode D, die durch den Diffusionswiderstand R gebildet wird, auf Durchlaß und zieht die Eingangsspannung auf VDD hoch. Dadurch wird das Eingangssignal auf der Maximalspannung von 5,5 Volt (d. h. VDD + 0,5 Volt, wobei VDD 5 Volt beträgt) gehalten.
Eingangssignal-Übergangszustände oder ein Rauschen bewirken, daß in dem vom Anschluß 170 der Eingangsanschlußfläche 105 kommenden Eingangssignal Spitzen oder Impulse wie etwa ein positives Überschwingen oder ein negatives Unterschwingen auftreten. Die ESE- Schutzschaltung 600 hält jedoch die Eingangsspannung ungefähr zwischen 5,5 Volt und -1 Volt, wie oben erläutert worden ist.
Daher führt die erfindungsgemäße ESE-Schützschaltung 600 nicht nur durch die Umleitung von Spitzen um die Eingangsstufe 110 den ESE-Schutz aus, sondern schafft eine Spannungspegelhaltewirkung für die Eingangssignale.
2. ESE-Schutz
Es gibt vier Arten von ESE-Beanspruchungsbedingungen, die an einem Signalanschlußstift des IC-Chips, der mit der Eingangsanschlußfläche 105 verbunden ist, auftreten können. Diese vier ESE-Beanspruchungsarten sind den positiven und negativen Polaritäten der ESE-Spannungen in bezug auf die VDD- und VSS-Busse, die mit den VSS- und VDD-Anschlußstiften des IC-Chips verbunden sind, zuge­ ordnet. Die vier verschiedenen ESE-Beanspruchsarten sind die folgenden:
  • 1. PS-Modus: ESE-Beanspruchung am Signalanschlußstift ist eine positive ESE-Spannung relativ zum geerdeten VSS-Anschlußstift, wenn der VDD-Anschlußstift schwebend ist;
  • 2. NS-Modus: die ESE-Beanspruchung am Signalanschluß­ stift ist eine negative ESE-Spannung re­ lativ zum geerdeten VSS-Anschlußstift, wenn der VDD-Anschlußstift schwebend ist;
  • 3. PD-Modus: die ESE-Beanspruchung am Signalanschluß­ stift ist eine positive ESE-Spannung relativ zum VDD-Anschlußstift, wenn der VSS-Anschlußstift schwebend ist; und
  • 4. ND-Modus: die ESE-Beanspruchung am Signalanschluß­ stift ist eine negative ESE-Spannung re­ lativ zum VDD-Anschlußstift, wenn der VSS-Anschlußstift schwebend ist.
Im PS-Modus wird die positive ESE-Spannung über den Dif­ fusionswiderstand R an die Source 640 des Dünnoxid-PMOS- Elements P4 angelegt. Wenn die positive ESE-Spannung größer als die Durchbruchspannung oder Rückkippspannung Vsb des Dünnoxid-PMOS-Elements P4 ist, welche ihrerseits in Abhängigkeit vom CMOS-Prozeß ungefähr 13 Volt beträgt, wird das Dünnoxid-PMOS-Element P4 durch den Durchbruch eingeschaltet, weil sein Gate 643 mit seiner Source 640 verbunden ist. Dadurch wird die positive ESE-Spannung am Anschluß 155 auf ungefähr 13 Volt festgehalten.
Das Festhalten schützt die Gateoxide 145, 150 der Ein­ gangsstufe 110. Der Strom durch den Diffusionswiderstand R, der durch den Durchbruch des Dünnoxids des Elements P4 durch einen ESE-Impuls hervorgerufen wird, verursacht an der Source des Dickoxid-PMOS-Elements P2 einen Spannungs­ abfall, der ungefähr (|Vsb4| + I₄R) beträgt, d. h.
VS2 = (|Vsb4| + I₄R)
wobei: VS2 die Spannung an der Source 620 des Dickoxid- PMOS-Elements P2 ist,
Vsb4 die Rückkippspannung des Dünnoxid-PMOS-Ele­ ments P4 ist,
I₄ der Strom durch das zurückgekippte Dünnoxid- PMOS-Element P4 von der Source 640 zum Drain 646 ist und
R der Widerstandswert des Diffusionswiderstandes R ist.
Wenn die Quellenspannung VS2 des Dünnoxid-Elements P2 oberhalb der Durchbruchspannung von P2 liegt, die in Abhängigkeit vom CMOS-Prozeß ungefähr 16 Volt beträgt, wird P2 durch den Durchbruch auf Durchlaß geschaltet. Dadurch wird der ESE-Strom zum VSS-Bus umgeleitet. Daher wird der ESE-Strom hauptsächlich durch das Dickoxid-PMOS- Element P2 entladen, während das Dünnoxid-PMOS-Element P4 die Eingangsspannung der Eingangsstufe 110 hält, um die Gates 145, 150 zu schützen.
Das Dünnoxid-PMOS-Element P4 besitzt einen kurzen Kanal (820 von Fig. 8), der sich zwischen seinem Drain 646 und seiner Source 640 befindet (siehe Fig. 8). Je kürzer der Kanal von P4 ist, umso kleiner ist die Rückkippspannung Vsb4 des Dünnoxid-PMOS-Elements P4. Der Strom I₄ durch P4 ist zu der Abmessung des Dünnoxid-PMOS-Elements P4 proportional. Ähnlich ist der Wert des Widerstandes R zur Größe des p-Diffusionsbereichs proportional. Daher kann durch Verändern der Abmessung von P4 und des Widerstandes R eine geeignete ESE-Schutzschaltung 600 entworfen wer­ den.
Im NS-Modus ist das Dünnoxid-PMOS-Element P1 vorwärtslei­ tend, weil an die Eingangsanschlußfläche 105 eine negati­ ve Spannung angelegt wird. Daher wird der ESE-Strom mit Unterstützung des Diffusionswiderstandes R zum vorwärts­ leitenden Element P4 umgeleitet. Dieser vorwärtsleitende Zustand des Elements P4 besitzt ein sehr hohes ESE- Schutzvermögen, das gegen ESE′s von mehr als 10 kV im HBM schützt.
Im PD-Modus, in dem die ESE-Beanspruchung am Anschluß 170 der Eingangsanschlußfläche 105 in bezug auf den geerdeten VDD-Bus eine positive ESE-Spannung ist, wird die Diode D in Vorwärtsrichtung vorgespannt und wird leitend, wenn der VSS-Bus schwebend ist. Die vorwärtsleitende Diode D leitet den ESE-Strom zum VDD-Bus um. Die Diode D besitzt im vorwärtsleitenden Zustand ebenfalls ein sehr hohes ESE-Schutzvermögen.
Im ND-Modus, in dem die ESE-Beanspruchung am Anschluß 170 der Eingangsanschlußfläche 105 in bezug auf den geerdeten VDD-Bus eine negative ESE-Spannung ist, wird die negative ESE-Spannung über den Diffusionswiderstand R an den Drain 650 des Dünnoxid-PMOS-Elements P5 mit kurzem Kanal ange­ legt, wenn der VSS-Bus schwebend ist. Wenn die negative ESE-Spannung kleiner als die Durchbruch-Rückkippspannung Vsb des Dünnoxid-PMOS-Elements P4 ist, die ihrerseits in Abhängigkeit vom CMOS-Prozeß ungefähr -13 Volt beträgt, wird das Dünnoxid-PMOS-Element P5 durch den Durchbruch auf Durchlaß geschaltet, weil sein Gate 635 mit seiner Source 656 verbunden ist. Dadurch wird die negative ESE- Spannung bei ungefähr -13 Volt gehalten. Somit sind die Gates 145, 150 von P1 bzw. N1 der Eingangsstufe 110 ge­ schützt.
Der Strom durch den Diffusionswiderstand bewirkt, daß VD3, die Spannung am Drain 626 des Dickoxid-Elements P3, ungefähr (Vsb5-I₅R) beträgt, d. h.
VD3 = (Vsb5-I₅R)
wobei: Vsb5 die Rückkippspannung des Dünnoxid-PMOS-Ele­ ments P5 mit negativem Wert ist,
I₅ der Strom durch das Rückkipp-Dünnoxid-PMOS- Element P5 von der Source 656 zum Drain 650 ist und einen positiven Wert besitzt und
R der Widerstandswert des Diffusionswiderstandes R ist.
Die Drainspannung VD3 des Dickoxid-Elements P3 ist eine negative Spannung. Wenn die Drainspannung VD3 des Dick­ oxid-Elements P3 unterhalb der Durchbruchspannung von P3 liegt, die in Abhängigkeit vom CMOS-Prozeß ungefähr -16 Volt beträgt, wird P3 durch den Durchbruch auf Durchlaß geschaltet. Dadurch wird der ESE-Strom zum VDD-Bus umge­ leitet. Somit wird der ESE-Strom hauptsächlich durch das Dickoxid-PMOS-Element P3 entladen, während das Dünnoxid- PMOS-Element P5 die Eingangsspannung der Gateoxide 145, 150 der Eingangsstufe 110 hält.
Je kürzer der Kanal von P5, desto kleiner ist die Rück­ kippspannung |Vsb5| des Dünnoxid-PMOS-Elements P5. Der Strom I₅ durch P5 ist zur Abmessung des Dünnoxid-PMOS- Elements P5 proportional. Daher kann durch Verändern der Abmessung von P5 und des Widerstandes R eine geeignete ESE-Schutzschaltung 600 entworfen werden.
C. Beschreibung des Layouts der erfindungsgemäßen Schaltung
In den Fig. 7 und 8 ist ein bevorzugtes Layout der Schal­ tung von Fig. 6 auf dem Siliciumchip mit integrierter Schaltung gezeigt. Dieses bevorzugte Layout ist kompakt, wie aus Fig. 7 hervorgeht. Fig. 7 ist eine Draufsicht des Layouts der ESE-Schutzschaltung 600, die mit der Ein­ gangsanschlußfläche 105 und einem VDD-Bus sowie einem VSS-Bus verbunden ist. Der Anschluß 170 verbindet die Eingangsanschlußfläche 105 mit der ESE-Schutzschaltung 600, während der Anschluß 155 die ESE-Schutzschaltung 600 mit der Eingangsstufe 110 verbindet.
Der P⁺-Diffusionswiderstand R ist zwischen den Anschluß 155 und den Anschluß 170 geschaltet. Die Außenkante der ESE-Schutzschaltung 600 besitzt einen P⁺-Schutzring 710. Ein zusätzlicher N⁺-Schutzring 720 befindet sich inner­ halb des P⁺-Schutzrings 710. Der Zweck der N⁺- und P⁺- Schutzringe 710 bzw. 720 besteht darin, in den mit dem Ausgang 160 der Eingangsstufe 110 verbundenen internen Schaltungen einen VDD-VSS-Latchup zu verhindern. Der VDD- VSS-Latchup der internen Schaltungen der integrierten CMOS-Schaltung würde andernfalls aufgrund des Überschwin­ gens oder Unterschwingens der an der Eingangsanschlußflä­ che 105 und an der ESE-Schutzschaltung 600 vorhandenen Eingangssignale getriggert. Der N⁺- und der P⁺-Schutzring 710 bzw. 720 kann einen gesonderten Substratstrom, der durch die Überschwingungen oder Unterschwingungen des Eingangssignals erzeugt wird, absenken. Dadurch wird verhindert, daß der injizierte Substratstrom in den in­ ternen Schaltungen der integrierten CMOS-Schaltung einen VDD-VSS-Latchup hervorruft.
In diesem in Fig. 7 gezeigten Layout 700 sind sämtliche Elemente der ESE-Schutzschaltung 600 und der Latchup- Verhinderungs-Schutzringe 710, 720 miteinander vermischt, um die Layoutfläche wirksam zu reduzieren. Die gestri­ chelte Linie A-A′ von Fig. 7 dient der Anzeige der ent­ sprechenden Querschnittsansicht in Fig. 8.
In Fig. 8 sind die P⁺- und die N⁺-Schutzringe 710 bzw. 720 gezeigt, wobei der P⁺-Schutzring 710 mit dem VSS-Bus verbunden ist, der normalerweise geerdet ist, und der N⁺- Schutzring 720 mit dem VDD-Bus verbunden ist. Sowohl der P⁺-Schutzring 710 als auch die Drains und Sources der PMOS-Elemente (sowohl die Dickoxid- als auch die Dünn­ oxid-PMOS-Elemente P2, P3, P4 und P5 von Fig. 6) sind P⁺- Diffusionsbereiche. Zur Erläuterung beträgt die Breite jedes P⁺-Diffusionsbereichs 710 6 µm.
Der äußere P⁺-Diffusionsbereich, der mit dem VSS-Bus verbunden ist, wirkt als Kollektor-Schutzring 710 eines parasitären pnp-Transistors. Der N⁺-Diffusionsbereich, der als Basis-Schutzring 720 wirkt, besitzt eine Breite von 5 µm und ist mit dem VDD-Bus verbunden. In einigen der P⁺-Diffusionsbereiche mit 6 µm ist ein tiefer P- Schachtbereich vorgesehen. Insbesondere ist in den fol­ genden P⁺-Diffusionsbereichen ein tiefer P-Schachtbereich vorgesehen: im äußeren Schutzring 710, im Drain 623 von P2, in der Source 620 von P2 oder im Drain 626 von P3, in der Source 630 von P3 und in der Source 640 von P4 oder im Drain 650 von P5.
Die in die Drain- und Source-Strukturen der MOS-Elemente eingefügten tiefen P-Schächte vergrößern die ESE-Strom­ flußpfade und verbessern das ESE-Schutzvermögen dieser MOS-Elemente. Zur Veranschaulichung beträgt die Tiefe des P-Schachtbereichs ungefähr 3 µm.
Die Kanallänge 810 der P2- und P3-MOS-Elemente, die den primären ESE-Schutz schaffen, beträgt 2 µm. Die Kanallän­ gen 820 von P4 und P5, die den sekundären ESE-Schutz bewirken, betragen 1 µm.
Der Abstand der Drain- und Source-Kontakte zu den Kanten der Gates von P2 und P3 oder P4 und P5 ist ein wichtiger Layoutparameter. Der Abstand beträgt zur Veranschauli­ chung 5 µm, während jede Kontaktgröße 2 × 2 µm² beträgt (in Fig. 7 nicht gezeigt) . Die Gates von P4 und P5 besit­ zen im Kanal 820 eine LDD-Struktur.
Da sämtliche Elemente der erfindungsgemäßen ESE-Schutz­ schaltungen P-Elemente sind, bestehen in dieser erfin­ dungsgemäßen ESE-Schutzschaltung keine VDD-VSS-Latchup- Probleme. Wie in Fig. 7 gezeigt, sind die Strukturen sowohl von P2, P3, P4 und P5 als auch der Schutzringe 710, 720 miteinander gemischt, um die Layoutfläche weiter zu reduzieren.
Zur Veranschaulichung wird die erfindungsgemäße ESE- Schutzschaltung, die den mit VDD vorgespannten N⁺-Diffu­ sions-Latchup-Schutzring 710 sowie den mit VSS vorge­ spannten P⁺-Diffusions-Latchup-Schutzring 720 enthält, auf einem Layout von 100 × 150 µm² durch einen CMOS-Pro­ zeß mit LDD-Struktur und 0,8-Mikrometer-Doppelschacht hergestellt. Die erfindungsgemäße Schaltung schützt trotz ihrer kleinen Layoutfläche vor ESE-Beanspruchungen mit ESE-Pegeln von mehr als 4 kV (HBM) entweder mit positiver oder mit negativer Polarität sowohl zum VDD-Knoten als auch zum VSS-Knoten.
Kurz, die vorliegende Erfindung ist eine ESE-Schutzschal­ tung, die vier verschiedene ESE-Direktentladungspfade besitzt. Diese Pfade schützen vor vier Arten von ESE- Beanspruchungen. Daher schützt die erfindungsgemäße Schaltung 600 die Eingangsstufe 110 eines CMOS-IC-Chips vollständig vor ESE-Beschädigungen.
In den PS- und ND-ESE-Beanspruchungsarten sind die Ele­ mente P2 und P3 in ihrem Durchbruchzustand, um die ESE- Ströme hauptsächlich zu entladen. Daher werden die ESE- Ströme zu den VSS- und VDD-Bussen umgeleitet. Die Dick­ oxid-Elemente P2, P3 mit der tiefen P-Schachtstruktur können viel höheren ESE-Beanspruchungen als die Dünnoxid- Elemente im PS-Modus und im ND-Modus widerstehen.
In den beiden anderen ESE-Beanspruchungsarten (NS- und PD-Modus) sind die Dünnoxid-PMOS-Elemente P4, P5 und die Sperrschichtdiode D vorwärtsleitend. Dadurch werden die ESE-Ströme ebenfalls zu den VSS- und VDD-Bussen umgelei­ tet. Das vorwärtsleitende Element P4 und die Sperr­ schichtdiode D können viel höheren ESE-Beanspruchungen widerstehen. Daher schafft die erfindungsgemäße Schaltung einen wirksamen ESE-Schutz vor vier Arten einer ESE-Be­ schädigung mit hohem ESE-Ausfallschwellenwert in einer kleinen Layoutfläche.
Zusätzlich wird die ESE-Spannung der Eingangsstufe des CMOS-IC′s durch die Dünnoxid-Elemente P4 und P5 in den PS- und ND-ESE-Beanspruchungsarten gehalten. Die Rück­ kippspannung der Dünnoxid-Elemente P4 und P5 mit kurzem Kanal ist kleiner als die Gateoxid-Durchbruchspannung der MOS-Elemente P1, N1 der Eingangsstufe. Daher werden die Gates der Dünnoxid-MOS-Elemente P1, N1 wirksam geschützt.
Dies verhält sich bei einer ESE-Schutzschaltung mit npn- Bipolartransistoren im Nebenzweig anders. Die NPN-Bipo­ lar-Transistoren im Nebenzweig besitzen eine höhere Durchlaßspannung als die Gateoxid-Durchbruchspannung der Dünnoxid-MOS-Elemente der Eingangsstufe in Submikron- CMOS-Technologie.
Daher ist es gefährlich, lediglich einen npn-Bipolar- Sperrschichttransistor zu verwenden, um die am Gateoxid der Dünnoxid-MOS-Elemente der Eingangsstufe in Submikron- CMOS-IC′s anliegende ESE-Spannung zu halten.
Die vorliegende Erfindung offenbart außerdem eine inte­ grierte Schaltung, in die die erfindungsgemäße ESE- Schutzschaltung mit kleiner Layoutfläche eingebaut ist. Die Layout-Effizienz der erfindungsgemäßen ESE-Schutz­ schaltung wird auf Grund der Mischung der Latchup-Schutz­ ringe, mit der Layoutfläche gespart wird, stark verbes­ sert. Bei kleiner Layoutfläche und hohem ESE-Schutzvermö­ gen ist die erfindungsgemäße ESE-Schutzschaltung für hoch­ dichte Anwendungen von CMOS-VLSI/ULSI, die mit Submikron- Technologie hergestellt werden, sehr geeignet.
Die Erfindung kann auch in dem CMOS-Prozeß mit N-Schacht und P-Substrat durch Ändern der P-Vorrichtung in eine N- Vorrichtung implementiert werden. Die erfindungsgemäße ESE-Schutzschaltung schafft bei kleiner Layoutfläche oberhalb von 4 kV (HBM) einen wirksamen ESE-Schutz. Au­ ßerdem hält die erfindungsgemäße ESE-Schutzschaltung die Spannungspegel des Eingangssignals, das in die Gates 145, 150 der Eingangsstufe 110 der Dünnoxid-MOS-Elemente P1, N1 eingegeben wird, fest. Dadurch wird das in die Gates 145, 150 eingegebene Eingangssignal im Normalbetrieb von CMOS-IC′s, in dem VDD 5 Volt beträgt und VSS 0 Volt be­ trägt, auf den Bereich von ungefähr 5,5 Volt bis -1 Volt eingeschränkt.
Die erfindungsgemäße ESE-Schutzschaltung ist prozeßkompa­ tibel und für herkömmliche oder fortschrittliche CMOS- oder BiCMOS-Technologien geeignet.
Die obenbeschriebene Ausführungsform der vorliegenden Erfindung soll lediglich erläuternden Charakter haben. Die Fachleute können zahlreiche alternative Ausführungs­ formen entwickeln, ohne vom Geist und vom Umfang der folgenden Ansprüche abzuweichen.

Claims (16)

1. Eingangsschutzschaltung für MOS-Element, mit
einer Eingangsanschlußfläche (105) und
einem Ausgangsanschluß (155),
gekennzeichnet durch
ein erstes Dickoxid-MOS-Element (P2), dessen Gate (633) an die Eingangsanschlußfläche (105) angeschlossen ist und dessen Source-Drain-Pfad die Eingangsanschlußflä­ che (105) mit einer ersten Spannungsversorgung (VSS) verbindet,
ein zweites Dickoxid-MOS-Element (P3), dessen Gate (636) an die Eingangsanschlußfläche (105) ange­ schlossen ist und dessen Drain-Source-Pfad die Eingangs­ anschlußfläche (105) mit einer zweiten Spannungsversor­ gung (VDD) verbindet, wobei das erste und das zweite Dickoxid-MOS-Element (P2, P3) einen primären Schutz vor elektrostatischer Entladung bilden,
einen Widerstand (R), der zwischen die Eingangs­ anschlußfläche (105) und den Ausgangsanschluß (155) ge­ schaltet ist,
ein erstes Dünnoxid-MOS-Element (P4), dessen Gate (643) und dessen Source (640) mit dem Ausgangsanschluß (155) verbunden sind und dessen Drain an die erste Span­ nungsversorgung (VSS) angeschlossen ist, und
ein zweites Dünnoxid-MOS-Element (P5), dessen Drain (650) an den Ausgangsanschluß (155) angeschlossen ist und dessen Gate (653) und dessen Source (656) an die zweite Spannungsversorgung (VDD) angeschlossen sind, wobei der Widerstand (R) und das erste und das zweite Dünnoxid-MOS-Element (P4, P5) einen sekundären Schutz vor elektrostatischer Entladung bilden.
2. Eingangsschutzschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Widerstand ein Diffusionswiderstand (R) ist.
3. Eingangsschutzschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Diffusionswiderstand (R), das erste und das zweite Dickoxid-MOS-Element (P2, P3) sowie das erste und das zweite Dünnoxid-MOS-Element (P4, P5) vom p-Typ sind.
4. Eingangsschutzschaltung nach Anspruch 2, gekenn­ zeichnet durch eine parasitäre Diode (D), die zwischen den Dif­ fusionswiderstand (R) und die zweite Versorgungsspannung (VDD) geschaltet ist.
5. Schutzschaltung (700) zum Schützen einer Ein­ gangsanschlußfläche (105) und einer Eingangsstufe (110) eines CMOS-Chips vor übermäßiger ESE-Spannung, wobei der Chip einen Bus für negative Leistungsversorgung (VSS) und einen Bus für positive Leistungsversorgung (VDD) enthält, gekennzeichnet durch
ein erstes Dickoxid-MOS-Element (P2), das so geschaltet ist, daß es ESE-Ströme mit einer Polarität zwischen der Eingangsstufe (110) und dem Bus für negative Leistungsversorgung (VSS) leitet,
ein zweites Dickoxid-MOS-Element (P3), das so geschaltet ist, daß es ESE-Ströme mit der einen Polarität zwischen dem Bus für positive Leistungsversorgung (VDD) und der Eingangsstufe (110) leitet,
ein erstes Dünnoxid-MOS-Element (P4), das so geschaltet ist, daß es ESE-Ströme mit der anderen Polari­ tät zwischen dem Bus für negative Leistungsversorgung (VSS) und der Eingangsstufe (110) umleitet und eine posi­ tive ESE-Spannung an der Eingangsstufe (110) auf einem positiven, vorgegebenen Wert hält,
eine Diode (D), die so geschaltet ist, daß sie ESE-Ströme mit der anderen Polarität zwischen der Ein­ gangsstufe (110) und dem Bus für positive Leistungsver­ sorgung (VDD) umleitet, und
ein zweites Dünnoxid-MOS-Element (P5), das so geschaltet ist, daß es eine negative ESE-Spannung an der Eingangsstufe (110) auf einem negativen, vorgegebenen Wert hält.
6. Schutzschaltung nach Anspruch 5, gekennzeichnet durch einen Diffusionswiderstand (R), der zwischen die Eingangsanschlußfläche (105) und die Eingangsstufe (110) geschaltet ist.
7. Integrierte Schaltung, die einen Eingang eines MOS-Elements schützt,
gekennzeichnet durch
ein Substrat eines ersten Leitungstyps (N),
mehrere stark dotierte Bereiche eines zweiten Leitungstyps (P), die im Substrat ausgebildet sind und Source- und Drainbereiche eines ersten und eines zweiten Dickoxid-Feldeffekttransistor-Elements (P2, P3) und eines ersten und eines zweiten Dünnoxid-Feldeffekttransistor- Elements (P4, P5) definieren,
zwei Dickoxid-Gates, die auf dem Substrat zwi­ schen den Source- und Drainbereichen der ersten und zwei­ ten Dickoxid-Feldeffekttransistor-Elemente (P2, P3) ge­ bildet sind,
zwei Dünnoxid-Gates, die auf dem Substrat zwi­ schen den Source- und Drainbereichen des ersten und des zweiten Dünnoxid-Feldeffekttransistor-Elements (P4, P5) gebildet sind,
einen Schacht des zweiten Leitungstyps (P), der durch die Drainbereiche im Substrat implantiert ist, Schutzringe (710, 720), die im Substrat gebildet und längs des Umfangs der integrierten Schaltung angeord­ net sind, und
einen Diffusionswiderstand (R) des zweiten Lei­ tungstyps (P), der im Substrat zwischen den beiden Dick­ oxid-Gates und den beiden Dünnoxid-Gates gebildet ist.
8. Integrierte Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Schutzringe einen äußeren Schutzring (710) des stark dotierten zweiten Leitungstyps (P) sowie einen inneren Schutzring (720) des stark dotierten ersten Lei­ tungstyps (N) umfassen.
9. Integrierte Schaltung nach Anspruch 8, gekenn­ zeichnet durch einen Schacht des zweiten Leitungstyps (P), der durch den äußeren Schutzring (710) im Substrat implan­ tiert ist.
10. Integrierte Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß unterhalb der beiden Dünnoxid-Gates im Substrat eine schwach dotierte Drainstruktur gebildet ist.
11. Schaltung zum Schützen eines MOS-Elements vor einer in bezug auf eine negative Spannungsversorgung (VSS) positiven elektrostatischen Entladung, mit
einer Eingangsanschlußfläche (105) und
einem Ausgangsanschluß (155),
gekennzeichnet durch
ein Dickoxid-MOS-Element (P2), dessen Gate (633) und dessen Source (620) mit der Eingangsanschlußfläche (105) verbunden sind und dessen Drain (623) mit der nega­ tiven Spannungsversorgung (VSS) verbunden ist,
einen Widerstand (R), der zwischen die Eingangs­ anschlußfläche (105) und den Ausgangsanschluß (155) ge­ schaltet ist, und
ein Dünnoxid-MOS-Element (P4), dessen Gate (643) und dessen Source (640) mit dem Ausgangsanschluß (155) verbunden sind und dessen Drain (646) mit der negativen Spannungsversorgung (VSS) verbunden ist,
wobei das Dickoxid-MOS-Element (P2) auf Durchlaß schaltet, um ESE-Ströme von der Eingangsanschlußfläche (105) zur negativen Spannungsversorgung (VSS) umzuleiten, und wobei das Dünnoxid-MOS-Element (P4) ein Signal am Ausgangsanschluß (155) auf einem vorgegebenen, positiven Spannungspegel hält.
12. Schaltung nach Anspruch 11, dadurch gekennzeich­ net, daß die negative Spannungsversorgung (VSS) geerdet ist.
13. Schaltung zum Schützen eines MOS-Elements vor einer in bezug auf Masse negativen elektrostatischen Entladung, mit
einer Eingangsanschlußfläche (105) und
einem Ausgangsanschluß (155),
gekennzeichnet durch
ein Dickoxid-MOS-Element (P2), dessen Gate (633) und dessen Source (620) mit der Eingangsanschlußfläche (105) verbunden sind und dessen Drain (623) mit Masse verbunden ist,
einen Widerstand (R), der zwischen die Eingangs­ anschlußfläche (105) und den Ausgangsanschluß (155) ge­ schaltet ist, und
ein Dünnoxid-MOS-Element (P4), dessen Gate (643) und dessen Source (640) mit dem Ausgangsanschluß (155) verbunden sind und dessen Drain (646) mit Masse verbunden ist,
wobei das Dünnoxid-MOS-Element (P4) vorwärtslei­ tend ist, um ESE-Ströme von der Eingangsanschlußfläche (105) zur Masse umzuleiten.
14. Schaltung zum Schützen eines MOS-Elements vor einer in bezug auf eine positive Spannungsversorgung (VDD) positiven elektrostatischen Entladung mit
einer Eingangsanschlußfläche (105) und
einem Ausgangsanschluß (155),
gekennzeichnet durch
ein Dickoxid-MOS-Element (P3), dessen Gate (636) und dessen Drain (626) mit der Eingangsanschlußfläche (105) verbunden sind und dessen Source (630) mit der positiven Spannungsversorgung (VDD) verbunden ist,
einen Widerstand (R), der zwischen die Eingangs­ anschlußfläche (105) und den Ausgangsanschluß (155) ge­ schaltet ist,
eine parasitäre Diode (D), die zwischen den Wi­ derstand (R) und die positive Spannungsversorgung (VDD) geschaltet ist, und
ein Dünnoxid-MOS-Element (P5), dessen Gate (653) und dessen Drain (656) mit dem Ausgangsanschluß (155) verbunden sind und dessen Source (650) mit der positiven Spannungsversorgung (VDD) verbunden ist,
wobei die parasitäre Diode (D) vorwärtsleitend ist, um ESE-Ströme von der Eingangsanschlußfläche (105) zur positiven Spannungsversorgung (VDD) umzuleiten.
15. Schaltung zum Schützen eines MOS-Elements vor einer in bezug auf eine positive Spannungsversorgung (VDD) negativen elektrostatischen Entladung, mit
einer Eingangsanschlußfläche (105) und
einem Ausgangsanschluß (155),
gekennzeichnet durch
ein Dickoxid-MOS-Element (P3), dessen Gate (636) und dessen Drain (626) mit der Eingangsanschlußfläche (105) verbunden sind und dessen Source (630) mit der positiven Spannungsversorgung (VDD) verbunden ist,
einen Widerstand (R), der zwischen die Eingangs­ anschlußfläche (105) und den Ausgangsanschluß (155) ge­ schaltet ist, und
ein Dünnoxid-MOS-Element (P5), dessen Gate (653) und dessen Drain (650) mit dem Ausgangsanschluß (155) verbunden sind und dessen Source (656) mit der positiven Spannungsversorgung (VDD) verbunden ist,
wobei das Dünnoxid-MOS-Element (P5) ein Signal auf dem Ausgangsanschluß (155) auf einem vorgegebenen, negativen Spannungspegel hält.
16. Schutzschaltung zum Schützen einer Eingangsan­ schlußfläche (105) und einer Eingangsstufe (110) eines CMOS-Chips vor übermäßiger ESE-Spannung in vier ESE-Bean­ spruchungsarten, wobei die vier ESE-Beanspruchungsarten einen PS-Modus, einen NS-Modus, einen PD-Modus sowie einen ND-Modus umfassen, wobei der Chip einen Bus für negative Leistungsversorgung (VSS) und einen Bus für positive Leistungsversorgung (VDD) enthält,
gekennzeichnet durch
ein erstes Dickoxid-MOS-Element (P2), das so geschaltet ist, daß es ESE-Ströme mit einer Polarität zwischen der Eingangsstufe (110) und dem Bus für negative Leistungsversorgung (VSS) in einer PS-ESE-Beanspruchungs­ art leitet,
ein zweites Dickoxid-MOS-Element (P3), das so geschaltet ist, daß es ESE-Ströme mit der einen Polarität zwischen dem Bus für positive Leistungsversorgung (VDD) und der Eingangsstufe (110) leitet,
einem ersten Dünnoxid-MOS-Element (P4), das so geschaltet ist, daß es ESE-Ströme mit der anderen Polari­ tät zwischen dem Bus für negative Leistungsversorgung (VSS) und der Eingangsstufe (110) in der NS-ESE-Beanspru­ chungsart umleitet und eine positive ESE-Spannung an der Eingangsstufe (110) auf einen positiven, vorgegebenen Wert in der PS-ESE-Beanspruchungsart hält,
eine Diode (D), die so geschaltet ist, das sie ESE-Ströme mit der anderen Polarität zwischen der Ein­ gangsstufe (110) und dem Bus für positive Leistungsver­ sorgung (VDD) in der PD-ESE-Beanspruchungsart umleitet, und
ein zweites Dünnoxid-MOS-Element (P5), das so geschaltet ist, daß es eine negative ESE-Spannung an der Eingangsstufe (110) auf einem negativen, vorgegebenen Wert in der ND-ESE-Beanspruchungsart hält.
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