CN105990823A - 芯片输入/输出端口的静电释放esd保护结构和芯片 - Google Patents

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CN105990823A CN201510044230.2A CN201510044230A CN105990823A CN 105990823 A CN105990823 A CN 105990823A CN 201510044230 A CN201510044230 A CN 201510044230A CN 105990823 A CN105990823 A CN 105990823A
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刘成利
陈子贤
刘明
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Abstract

本发明涉及一种芯片输入/输出端口的静电释放ESD保护结构和芯片，所述结构包括：在所述芯片输入/输出端口与芯片内部连接端子之间的一组CMOS驱动管，和所述一组CMOS驱动管中的每一个驱动管的漏极与所述芯片输入/输出端口之间串接的电阻；其中，所述电阻为注入电阻，与阱区之间存在寄生二极管，用于形成ESD放电通路。

Description

芯片输入/输出端口的静电释放ESD保护结构和芯片
技术领域
本发明涉及微电子技术领域，尤其涉及一种芯片输入/输出端口的静电释放ESD保护结构和芯片。
背景技术
静电放电(Electrostatic Discharge，ESD)给电子器件会带来破坏性的后果。ESD以极高的强度很迅速地发生，通常将产生足够的热量熔化半导体芯片的内部电路，是造成集成电路失效的主要原因之一。
CMOS常常用作输入/输出端口的驱动管，随着集成电路工艺不断发展，互补金属氧化物半导体(Complementary Metal-Oxide Semiconductor，CMOS)的特征尺寸不断缩小，金属氧化物半导体(Metal-Oxide Semiconductor，MOS)的栅氧厚度越来越薄，MOS管能承受的电流和电压也越来越小，因此为了进一步优化电路的抗ESD性能，目前常用的方法是，在MOS管的源漏打孔处加硅化物阻挡层(saliside block,SAB)，从而增大电阻来有效延缓大电流放电路径。
然而，采用这种做法的一个缺点是，因为加入了特殊工艺层次对MOS管进行处理，使得MOS管的输出速度大大降低，只能达到未经SAB处理的MOS管的输出速度的一半甚至是1/3。这就使得这种结构的MOS在高速输出端口的应用上无法满足要求。
发明内容
本发明的目的是提供一种芯片输入/输出端口的静电释放ESD保护结构，在不采用SAB等特殊工艺的条件下，既能为芯片提供有效的ESD保护，同时还可以满足端口输出速度的要求。
第一方面，本发明实施例提供了一种芯片输入/输出端口的静电释放ESD保护结构，所述结构包括：
在所述芯片输入/输出端口与芯片内部连接端子之间的一组CMOS驱动管，和所述一组CMOS驱动管中的每一个驱动管的漏极与所述芯片输入/输出端口之间串接的电阻；其中，所述电阻为注入电阻，与阱区之间存在寄生二极管，用于形成ESD放电通路。
在第一种可能的实现方式中，所述CMOS驱动管包括NMOS管和PMOS管。
结合第一种可能的实现方式，在第二种可能的实现方式中，与所述NMOS管连接的所述电阻为N型注入电阻，通过在所述NMOS管的P阱区进行N型掺杂注入形成；所述N型注入电阻对所述P阱区有寄生的二极管，用于泄放电流。
结合第一种可能的实现方式，在第三种可能的实现方式中，与所述PMOS管连接的所述电阻为P型注入电阻，通过在所述PMOS管的N阱区进行P型掺杂注入形成；所述P型注入电阻对所述N阱区有寄生的二极管，用于泄放电流。
在第四种可能的实现方式中，所述结构具体为多指条型ESD保护结构。
在第五种可能的实现方式中，所述寄生二极管与所对应的驱动管之间为并联结构。
第二方面，本发明实施例提供了一种芯片，包括上述第一方面所述的输入/输出端口的静电释放ESD保护结构
在第一种可能的实现方式中，所述芯片为FPGA芯片。
本发明实施例提供的芯片输入/输出端口的静电释放ESD保护结构，采用多指条保护结构，在CMOS驱动管中的每一个驱动管的漏极与芯片输入/输出端口之间串接的电阻，利用串联电阻，可以降低ESD时驱动管两端的电压，同时保证每个串联电阻的寄生二极管同时被触发，作为ESD时快速泄放电流的通道。因而所采用作为驱动管的NMOS和PMOS不用采用特殊的工艺层处理(如SAB)，所以可以满足输出端口速度上的要求。本发明提供的ESD保护结构，相比采用SAB处理的驱动管的保护结构，在保持同样ESD性能的前提下，能够把输出端口的速度提高2倍以上。在深亚微米下最高可达1G～10G的数据处理能力。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种芯片输入/输出端口的静电释放ESD保护结构的示意图。
下面结合附图和实施例对本发明进行详细说明。
具体实施方式
图1为本发明实施例一提供的一种芯片输入/输出端口的静电释放(ESD)保护结构的结构示意图。如图1所示，本发明的ESD保护结构包括一组连接在芯片输入/输出端口(PAD)与芯片内部连接端子(in)之间的CMOS驱动管，和该组MOS驱动管中，每个MOS管的漏极与PAD之间串接的电阻R。
具体的，本发明中的CMOS驱动管，及串接的电阻R，采用多指条保护结构，其中，CMOS驱动管包括NMOS管和PMOS管。在如图1所示的结构中，上方为PMOS管，下方为NMOS管。这里，NMOS管和PMOS管均是采用普通的CMOS工艺制成，没有添加特殊的工艺层。
多指条保护结构上的每个电阻R的阻值都是相同的。每个电阻R串接在MOS的漏极和PAD之间，电阻R为在MOS管的阱区注入反相掺杂而形成。
进一步具体的，NMOS管连接的电阻R为N型注入电阻，可以通过在NMOS管的P阱区内进行N型掺杂注入形成，其中，多个N型注入电阻通过同一工艺过程一次性制作完成；所形成N型注入电阻对P阱区有寄生二极管，可以在ESD时用于快速泄放电流。同样的，PMOS管连接的电阻R为P型注入电阻，可以通过在PMOS管的N阱区内进行P型掺杂注入形成，其中，多个P型注入电阻通过同一工艺过程一次性制作完成；所形成P型注入电阻对N阱区有寄生二极管，可以在ESD时用于快速泄放电流。
这些寄生二极管与相应的MOS驱动管之间形成并联的结构，同时，这些电阻R之间，也相当于等效并联结构，使得所连接的MOS驱动管的漏极的电位都相等。
电阻R的阻值，可以基于芯片所要求的频率来决定。比如在一个具体的例子中，频率要求达800MHz,可以采用等效并联后为1欧姆左右的多个电阻R来实现；在另一个具体的例子中，频率要求达600MHz，可以采用等效并联后为2欧姆左右的多个电阻R来实现。
在工艺实现上，电阻R的阻值，可以通过控制注入掺杂的浓度，以及注入区域的长宽比等参数来确定。
寄生二极管的参数，也可以根据ESD的要求，来通过工艺进行调整和设定。
通过本发明提供的ESD保护结构，在ESD通过PAD导入芯片内部时，多个寄生二极管同时触发，形成MOS驱动管的低阻旁路，将ESD电流引入线电压，同时，通过电阻R，有效的钳位保护电路电压，使得MOS驱动管端的电压有效降低。
本发明因为采用在MOS管的阱区进行掺杂注入形成电阻，并利用电阻对阱区的寄生二极管用作ESD泄放电流，在集成电路版图上不会增加额外的面积，也就是说，相当于在集成电路版图中节省了额外设计二极管所需要占用的面积。
正因采用本发明的ESD保护结构，使得在芯片的ESD保护结构上可以采用普通的MOS管作为输入/输出端口的驱动管，能够有效的提高输出速度。同时，MOS管本身的寄生二极管还可以作为次级静电放电电路，为芯片提供ESD保护。
同时，因为无需采用特殊工艺层来提升ESD保护性能，也节省了工艺制成的步骤，同时降低了成本。
本发明提供的ESD保护结构，相比采用SAB处理的驱动管的保护结构，在保持同样ESD性能的前提下，能够把输出端口的速度提高2倍以上。在深亚微米下最高可达1G～10G的数据处理能力。
本发明的芯片输入/输出端口的静电释放ESD保护结构，可以应用于FPGA器件等各种芯片中。
需要说明的是，虽然在本发明的图1中，以8对CMOS管及16个电阻R的多指条保护结构为例对本发明的ESD保护结构进行了描述，但并非以此对本发明的具体实现方式构成任何限定。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种芯片输入/输出端口的静电释放ESD保护结构，其特征在于，所述结构包括：
在所述芯片输入/输出端口与芯片内部连接端子之间的一组CMOS驱动管，和所述一组CMOS驱动管中的每一个驱动管的漏极与所述芯片输入/输出端口之间串接的电阻；其中，所述电阻为注入电阻，与阱区之间存在寄生二极管，用于形成ESD放电通路。
2.根据权利要求1所述的ESD保护结构，其特征在于，所述CMOS驱动管包括NMOS管和PMOS管。
3.根据权利要求2所述的ESD保护结构，其特征在于，与所述NMOS管连接的所述电阻为N型注入电阻，通过在所述NMOS管的P阱区进行N型掺杂注入形成；所述N型注入电阻对所述P阱区有寄生二极管，用于泄放电流。
4.根据权利要求2所述的ESD保护结构，其特征在于，与所述PMOS管连接的所述电阻为P型注入电阻，通过在所述PMOS管的N阱区进行P型掺杂注入形成；所述P型注入电阻对所述N阱区有寄生二极管，用于泄放电流。
5.根据权利要求1所述的ESD保护结构，其特征在于，所述结构具体为多指条型ESD保护结构。
6.根据权利要求1所述的ESD保护结构，其特征在于，所述寄生二极管与所对应的驱动管之间为并联结构。
7.一种芯片，其特征在于，所述芯片包括上述权利要求1-6任一所述的输入/输出端口的静电释放ESD保护结构。
8.根据权利要求7所述的芯片，其特征在于，所述芯片为FPGA芯片。
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* Cited by examiner, † Cited by third party
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