CN107293537A - 静电放电保护装置、存储器元件及静电放电保护方法 - Google Patents
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Abstract
本发明公开了一种静电放电保护装置、存储器元件及静电放电保护方法。此静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构，位于掺杂阱区之上。第一掺杂区具有第二电性位于掺杂阱区之中，邻接第一栅极结构，且与焊垫电性连接。第二掺杂区具有该第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有大于掺杂阱区的掺杂浓度。
Description
技术领域
本发明是有关于一种半导体集成电路及其应用。特别是有关于一种静电放电(electrostatic discharge，ESD)保护装置、具有该静电放电保护装置的存储器元件及静电放电保护方法。
背景技术
静电放电是一种在不同物体之间所生的静电电荷累积和转移现象。会在非常短暂的时间，通常只有几个纳秒，产生非常高能量的高密度的电流，一旦流过半导体装置，通常会损坏半导体装置。故当通过机械、人体在半导体装置中产生静电电荷时，必须提供静电放电防护装置与放电路径以避免半导体装置受到损坏。
以被广泛使用在集成电路的输入/输出(Input/Output，I/O)垫与内部电路之间的静电放电保护构造为例，其是采用多个金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)晶体管，利用其在集成电路中所内建的寄生双载子晶体管电路来保护内部电路免于被由输入/输出垫所导入的静电放电电流所毁损。为提供金属-氧化物-半导体晶体管较大的静电放电保护耐受性，同时减少集成电路的布局(layout)尺寸，金属-氧化物-半导体晶体管一般会采用指状(finger)结构的设计。
然而，由于个别指状结构的金属-氧化物-半导体晶体管和输入/输出垫之间存在位置(距离)的差异，当静电放电电流发生时，指状结构的金属-氧化物-半导体不容易被一致地开启，使得静电放电电流仅集中由少部分的指状结构的金属-氧化物-半导体进行放电，而使这些金属-氧化物-半导体因不堪负载而烧毁。因此，如何兼顾静电放电保护装置的布局尺寸并增强金属-氧化物-半导体被开启的一致性，已成为业界及待解决的课题。
因此，有需要提供一种先进的静电放电保护装置及其应用，以改善已知技术所面临的问题。
发明内容
根据本发明的一实施例提供一种静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构位于掺杂阱区之上。第一掺杂区具有第二电性位于掺杂阱区之中，邻接第一栅极结构，且与一个焊垫电性连接。第二掺杂区具有第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有实质大于掺杂阱区的掺杂浓度。
根据本发明的另一实施例提供一种存储器元件，此存储器元件包含上述静电放电保护装置以及一个存储单元阵列，此存储单元阵列与静电放电保护装置的焊垫电性连接。
根据本发明的又一实施例提供一种静电放电保护方法，包含下述步骤：首先提供一个静电放电保护装置与一个内部电路(internal circuit)与静电放电保护装置电性连接，此静电放电保护装置包括：半导体基材、第一栅极结构、第一掺杂区、第二掺杂区以及第三掺杂区。半导体基材包括一个具有第一电性的掺杂阱区，且其一端接地。第一栅极结构位于掺杂阱区之上。第一掺杂区具有第二电性，位于掺杂阱区之中，邻接第一栅极结构，且与焊垫电性连接。第二掺杂区具有第二电性，位于掺杂阱区之中，且邻接第一栅极结构。第三掺杂区具有第一电性，位于掺杂阱区之中，且与第二掺杂区形成P/N结。其中，第二掺杂区和第三掺杂区分别具有实质大于掺杂阱区的掺杂浓度。当静电放电应力(ESD stress)施加于焊垫时，利用静电放电保护装置将静电放电电流通过半导体基材导入地面。
根据上述实施例，本发明是在提供一种静电放电保护装置及其应用。静电放电保护装置包括位于半导体基材的掺杂阱区中的一个金属-氧化物-半导体晶体管与一个掺杂区。其中，金属-氧化物-半导体晶体管与掺杂阱区的电性不同；掺杂区与掺杂阱区具有相同电性，并与金属-氧化物-半导体晶体管的漏极(或源极)掺杂区形成一个P/N结。其中，掺杂阱区的一端接地；未与掺杂区形成P/N结的源极(或漏极)掺杂区与一个输入及/或输出焊垫电性连接；且掺杂区和漏极(或源极)掺杂区的掺杂浓度实质高于掺杂阱区的掺杂浓度。
由于，形成P/N结的掺杂区和漏极(或源极)掺杂区具有较高的掺杂浓度，P/N结的逆向崩溃电压(reverse breakdown voltage)较低。因此，当瞬间正向(反向)高电压经由焊垫触发金属-氧化物-半导体晶体管内部寄生的双载子晶体管时，会使来自于双载子晶体管基极(base)的载子，例如自由电子或空穴，通过隧穿效应(tunneling effect)导通P/N结，让静电放电电流流入掺杂阱区之中，藉以提高掺杂阱区的基材偏压(substrate bias)，同时降低位于掺杂阱区之中其他金属-氧化物-半导体晶体管的阈值电压，使其他形成在掺杂阱区之中的金属-氧化物-半导体可被一致地开启，并进行放电。
藉此，可在不大幅度增加元件布局尺寸的前提下，增强位于掺杂阱区中多个金属-氧化物-半导体被开启的一致性，解决已知技术因静电放电电流过于集中而导致静电放电保护装置烧毁的问题。
附图说明
为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：
图1A是根据本发明的一实施例所绘示的静电放电保护装置的剖面示意图；
图1B是根据图1A的静电放电保护装置所绘示的等效电路图；
图2是根据本发明的一实施例所绘示的静电放电保护装置的剖面示意图；
图3A是本发明的一实施例所绘示的静电放电保护装置的剖面示意图；
图3B是根据图3A的静电放电保护装置所绘示的等效电路图；
图4是根据本发明的一实施例所绘示的静电放电保护装置的剖面示意图；
图5是根据本发明的一实施例所绘示的静电放电保护装置的剖面示意图；以及
图6是绘示使用图1A和图2所示的静电放电保护装置的存储器元件。
【符号说明】
11：内部电路
12、14、34、42、44：N型金属-氧化物-半导体元件
13：NPN双载子晶体管 15：输出电路
22、24：P型金属-氧化物-半导体元件
23：PNP双载子晶体管 60：存储器元件
100、200、300、400、500：静电放电保护装置
101、201：半导体基材 101a、201a：掺杂阱区
102：第一栅极结构 102a：栅介电层
102b：栅电极 103、203：第一掺杂区
104、204：第二掺杂区 105、205：第三掺杂区
106：焊垫 107、207：P/N结
108、308：第二栅极结构 108a、308a：栅介电层
108b、308b：栅电极 109、209：第四掺杂区
110、210：第五掺杂区 112、412：导线
401、402：栅极结构 403、404、405：N型掺杂区
406：P型掺杂区 501：控制电路
501a：电容 501b：电阻
501c：结点 601：存储单元阵列
VSS：接地 VSSQ：接地
VDD：电源
具体实施方式
本发明提供一种静电放电保护装置及其应用，可解决已知静电放电保护装置中的指状结构金属-氧化物-半导体因不容易被一致地开启而导至烧毁的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数静电放电保护装置及其应用方法与元件作为较佳实施例，并配合所附图式作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A和图1B，图1A是根据本发明的一实施例所绘示的静电放电保护装置100的剖面示意图。图1B是绘示图1A的静电放电保护装置100所绘示的等效电路图。其中，静电放电保护装置100是用来保护集成电路中的内部电路11免于遭受静电放电的损害。静电放电保护装置100至少包括半导体基材101、第一栅极结构102、第一掺杂区103、第二掺杂区104以及第三掺杂区105。
在本发明的一些实施例之中，半导体基材101可以由任何适合的基础半导体，例如结晶态的硅或锗；化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化碘、砷化碘和/或锑化碘，或上述的组合所构成。在本实施例之中，半导体基材101较佳是一种多晶硅晶圆。半导体基材101包括一个具有P型电性的掺杂阱区101a(也以P-well表示的)。
第一栅极结构102，具有一个栅介电层102a以及一个栅电极102b。其中，栅介电层102a位于掺杂阱区101a上方，栅电极102b叠层于栅介电层102a之上。
第一掺杂区103位于掺杂阱区101a之中，邻接第一栅极结构102的栅介电层102a，且与焊垫106电性连接。在本发明的一些实施例中，第一掺杂区103具有与掺杂阱区101a相反的N型电性，且具有比掺杂阱区101a还要高的掺杂浓度(也以N+表示的)。在本实施例之中，掺杂阱区101a的掺杂浓度实质介于1.0×1016/cm3至1.0×1017/cm3之间；第一掺杂区103的掺杂浓度实质介于1.0×1019/cm3至1.0×1020/cm3之间。
焊垫106可以根据内部电路11的不同设计而具有不同的作用。例如，在本发明的一些实施例中，内部电路11可以是，包含至少一存储单元阵列的集成电路。焊垫106可以是一种用来连接内部电路11与外部电路(未绘示)，以输出驱动电流或接收输入讯号功能的输入/输出垫。而在另一些实施例中，焊垫106可以只是一种讯号输入垫(input pad)。
第二掺杂区104具有N型电性，位于掺杂阱区101a之中，且邻接第一栅极结构102的栅介电层102a。和第一掺杂区103一样，第二掺杂区104也具有比掺杂阱区101a还要高的掺杂浓度(也以N+表示的)。在本实施例之中，第二掺杂区104的掺杂浓度实质介于1.0×1019/cm3至1.0×1020/cm3之间。
详言之，第一栅极结构102、第一掺杂区103和第二掺杂区104的组合，可以在掺杂阱区101a中构成一个N型金属-氧化物-半导体元件12。在本实施例中，N型金属-氧化物-半导体元件12的栅极(栅电极102b)接地(以VSS表示的)；N型金属-氧化物-半导体元件12的漏极(第一掺杂区103)与焊垫106电性连接；第一掺杂区103、第二掺杂区104和掺杂阱区101a可以形成一个NPN寄生双载子晶体管电路13(如图1A所绘示)。
第三掺杂区105具有P电性，位于掺杂阱区101a之中，且与第二掺杂区104连接，而在二者之间形成一个P/N结107。同样地，第三掺杂区105也具有实质大于掺杂阱区101a的掺杂浓度。在本实施例之中，第三掺杂区105的掺杂浓度实质介于1.0×1019/cm3至1.0×1020/cm3之间。由于，形成P/N结的第三掺杂区105和第二掺杂区104具有高于掺杂阱区101a的掺杂浓度，进而使得载子可以发生遂穿效应。因此，P/N结107具有较低的逆向崩溃电压。例如在本实施例之中，P/N结107具有实质介于0.7伏特(V)至3伏特之间。
静电放电保护装置100另外还可以包括一个第二栅极结构108、一个第四掺杂区109以及一个第五掺杂区110。第二栅极结构108包括第二栅介电层108a和第二栅电极108b依序叠层于掺杂阱区101a之上，且栅介电层108a与第一掺杂区103邻接。第四掺杂区109具有N型电性，位于掺杂阱区101a之中，且邻接第二栅极结构108的第二栅介电层108a。在本实施例中，第四掺杂区109的结构与掺杂浓度大致与第一掺杂区103相同，故也以N+表示的。
第二栅极结构108、第一掺杂区103和第四掺杂区109的组合，可在掺杂阱区101a构成与N型金属-氧化物-半导体元件12共享漏极(第一掺杂区103)的另一个N型金属-氧化物-半导体元件14。在本实施例中，金属-氧化物-半导体元件14的源极(第四掺杂区109)系接地(以VSSQ表示的)；且N型金属-氧化物-半导体元件14的栅极(第二栅电极108b)与一个输出/输入电路15电性连接。在一般操作时，输出电路15可通过N型金属-氧化物-半导体元件14对焊垫106提供输出或接收输入讯号。
第五掺杂区110具有P型电性，位于掺杂阱区101a之中，靠近N型金属-氧化物-半导体元件14远离N型金属-氧化物-半导体元件12的一侧，且可通过导线112接地(以VSS表示的)。在本实施例中，第五掺杂区110的结构与掺杂浓度大致与第三掺杂区105相同，故也以P+表示的。
由于，形成P/N结107的第三掺杂区105和第二掺杂区104以及N型金属-氧化物-半导体元件12的漏极(第一掺杂区103)都具有高于掺杂阱区101a的掺杂浓度。P/N结的逆向崩溃电压较低。因此，当瞬间正向高电压触发N型金属-氧化物-半导体晶体管12内部寄生的NPN双载子晶体管13时，经由焊垫106流入N型金属-氧化物-半导体晶体管12的静电放电电流会使双载子晶体管13的基极(掺杂阱区101a)产生载子，例如自由电子或空穴，通过隧穿效应导通P/N结107，让静电放电电流流入掺杂阱区101a之中，并通过第五掺杂区110导入地面。同时，提高掺杂阱区101a的基材偏压，降低位于掺杂阱区101a之中包含N型金属-氧化物-半导体晶体管14的其他金属-氧化物-半导体晶体管的阈值电压，使其他的金属-氧化物-半导体可被一致地开启，并进行放电。
通过上述方式，只要在掺杂阱区101a之中额外形成一个，使其与第一个被静电放电电流触发的金属-氧化物-半导体晶体管(例如，N型金属-氧化物-半导体晶体管12)的源极/漏极(例如，第二掺杂区104)形成P/N结107的掺杂区(例如，第三掺杂区105)，即可在不需要大幅度增加静电放电保护装置100的布局尺寸的前提下，有效提高掺杂阱区101a的电位，增强位于掺杂阱区101a中多个金属-氧化物-半导体，例如N型金属-氧化物-半导体12和14被开启的一致性，防止因静电放电电流过于集中而烧毁静电放电保护装置100。
请参照图2，图2是根据本发明的另一实施例所绘示的静电放电保护装置200的剖面示意图。其中，图2所绘示的静电放电保护装置200的结构大致与图1A和图1B所绘示的静电放电保护装置100相似。差别仅在于静电放电保护装置200的基材201、掺杂阱区201a、第一掺杂区203、第二掺杂区204、第三掺杂区205、第四掺杂区209、寄生的PNP双载子电体23以及第五掺杂区210的电性，恰恰与静电放电保护装置100的基材101、掺杂阱区101a、第一掺杂区103、第二掺杂区104、第三掺杂区105、第四掺杂区109、寄生的NPN双载子电体13以及第五掺杂区110的电性相反。
同理，当瞬间反向高电压经由焊垫106触发P型金属-氧化物-半导体晶体管22内部寄生的PNP双载子晶体管23时，经由焊垫106流入P型金属-氧化物-半导体晶体管22的电流，会使双载子晶体管的基极所产生的载子，例如自由电子或空穴，通过隧穿效应导通P/N结207，让静电放电电流212通过第五掺杂区210由掺杂阱区201a中流入电源(以VDD表示的)，同时提高掺杂阱区201a的基材偏压，降低位于掺杂阱区201a之中的P型金属-氧化物-半导体晶体管24的阈值电压，使P型金属-氧化物-半导体24可被一致地开启，并进行放电。由于静电放电保护装置100的结构、材质与制作方法已详述如上，静电放电保护装置200的结构、材质与制作方法不在此赘述。
请参照图3A和图3B，图3A是根据本发明的又一实施例所绘示的静电放电保护装置300的剖面示意图。图3B是根据图3A的静电放电保护装置300所绘示的等效电路图。图3A所绘示的静电放电保护装置300的结构大致与图1A和图1B所绘示的静电放电保护装置100相似。差别仅在于静电放电保护装置300的N型金属-氧化物-半导体元件34的栅极结构308(包括第二栅介电层308a和第二栅电极308b)系直接接地，并未与任何输出电路15电性连接。因此，在一般操作时，焊垫106仅能作为接收输入讯号的输入垫(input pad)。
另外，静电放电保护装置的掺杂阱区101a中可以包括更多的金属-氧化物-半导体晶体管。例如请参照图4，图4是根据本发明的再一实施例所绘示的静电放电保护装置400的剖面示意图。静电放电保护装置400的结构大致与图1B所绘示的静电放电保护装置100相似。差别仅在于静电放电保护装置400更包括多个位于掺杂阱区101a上的栅极结构(例如栅极结构401和402)、多个位于掺杂阱区101a中的N型掺杂区(例如N型掺杂区403、404和405)以及一个位于掺杂阱区101a中的P型掺杂区406。其中，栅极结构401和402以及N型掺杂区403、404和405可以分别在掺杂阱区101a中构成N型金属-氧化物-半导体晶体管42和44。
其中，N型金属-氧化物-半导体元件42的栅极结构401和源极(N型掺杂区404)经由导线412接地(以VSS表示的)；N型金属-氧化物-半导体元件42的漏极(N型掺杂区403)与焊垫106电性连接。金属-氧化物-半导体元件44的栅极结构402和源极(N型掺杂区405)经由导线412接地(以VSS表示的)；N型金属-氧化物-半导体元件42和44共享漏极(N型掺杂区403)。P型掺杂区406位于N型金属-氧化物-半导体元件44远离N型金属-氧化物-半导体元件42的一侧，且经由导线412接地(以VSS表示的)。
当瞬间正向高电压触发金属-氧化物-半导体晶体管12内部寄生的NPN双载子晶体管13时，经由焊垫106流入金属-氧化物-半导体晶体管12的静电放电电流会使双载子晶体管13的基极(掺杂阱区101a)产生载子，例如自由电子或空穴，通过隧穿效应导通P/N结107，让静电放电电流流入掺杂阱区101a之中，并通过第五掺杂区110导入地面。同时提高掺杂阱区101a的基材偏压，降低金属-氧化物-半导体晶体管42和44的阈值电压，使N型金属-氧化物-半导体14、42和44可被一致地开启。
为了增进静电放电保护装置的效能，静电放电保护装置还可以包括一个控制电路，连接至静电放电保护装置最先被触的发金属-氧化物-半导体晶体管上。例如请参照图5，图5是根据本发明的又另一实施例所绘示的静电放电保护装置500的剖面示意图。图5所绘示的静电放电保护装置500的结构大致与图3A所绘示的静电放电保护装置300相似。差别仅在于静电放电保护装置500还可包括一个耦接于第一栅极结构102的栅电极102b上的控制电路501。
在本发明的一些实施例之中，控制电路501可以包括一个电容501a以及一个电阻501b。其中，电容501a的一端与焊垫106电性连接，一端与第一栅极结构102的栅电极102b电性连接。电阻501b与位于电容501a和栅电极102b之间的一个节点(nod)501c电性连接。在静电放电瞬间，高频的静电放电电流可在延迟时间内通过尚未累积足够电荷的电容501a，并提前触发金属-氧化物-半导体元件12开启。
在本书明书的另一实施例中，控制电路501可以仅包括一个与第一栅极结构102的栅电极102b电性连接的电阻501b。通过电阻501b与焊垫106之间的寄生电容(未绘示)，依然可以达到提前触发金属-氧化物-半导体元件12开启的功能。
前述的静电放电保护装置可应用于存储器元件的静电放电保护。例如请参照图6，图6是绘示使用图1A和图2所示的静电放电保护装置100和200的存储器元件60。其中，存储器元件60包括至少一个存储单元阵列601通过焊垫106与一个外部电路(未绘示)电性连接，同时与静电放电保护装置100和200电性连接。如前所述，通过静电放电保护装置100和200的保护，可使存储单元阵列601免于被瞬间高密度的静电放电电流烧毁。
根据上述实施例，本发明是在提供一种静电放电保护装置及其应用。静电放电保护装置包括位于半导体基材的掺杂阱区中的一个金属-氧化物-半导体晶体管与一个掺杂区。其中，金属-氧化物-半导体晶体管与掺杂阱区的电性不同；掺杂区与掺杂阱区具有相同电性，并与金属-氧化物-半导体晶体管的漏极(或源极)掺杂区形成一个P/N结。其中，掺杂阱区的一端接地；未与掺杂区形成P/N结的源极(或漏极)掺杂区与一个输入及/或输出焊垫电性连接；且掺杂区和漏极(或源极)掺杂区的掺杂浓度实质高于掺杂阱区的掺杂浓度。
由于，形成P/N结的掺杂区和漏极(或源极)掺杂区具有较高的掺杂浓度，P/N结的逆向崩溃电压较低。因此，当瞬间正向(反向)高电压经由焊垫触发金属-氧化物-半导体晶体管内部寄生的双载子晶体管时，会使来自于双载子晶体管基极的载子，例如自由电子或空穴，通过隧穿效应导通P/N结，让静电放电电流流入掺杂阱区之中，藉以提高掺杂阱区的基材偏压，同时降低位于掺杂阱区之中其他金属-氧化物-半导体晶体管的阈值电压，使其他形成在掺杂阱区之中的金属-氧化物-半导体可被一致地开启，并进行放电。
藉此，可在不大幅度增加元件布局尺寸的前提下，增强位于掺杂阱区中多个金属-氧化物-半导体被开启的一致性，解决已知技术因静电放电电流过于集中而导致静电放电保护装置烧毁的问题。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (10)
1.一种静电放电保护装置，包括：
一半导体基材，包括一掺杂阱区，该掺杂阱区具有一第一电性，且一端接地；
一第一栅极结构，位于该掺杂阱区之上；
一第一掺杂区，具有一第二电性，位于该掺杂阱区之中，邻接该第一栅极结构，且与一焊垫电性连接；
一第二掺杂区，具有该第二电性，位于该掺杂阱区之中，且邻接该第一栅极结构；以及
一第三掺杂区，具有该第一电性，位于该掺杂阱区之中，且与该第二掺杂区形成一P/N结，其中该第二掺杂区和该第三掺杂区分别具有大于该掺杂阱区的掺杂浓度。
2.根据权利要求1所述的静电放电保护装置，更包括：
一第二栅极结构，位于该掺杂阱区之上，且邻接该第一掺杂区；
一第四掺杂区，具有该第二电性，位于该掺杂阱区之中，邻接该第二栅极结构，且接地；以及
一第五掺杂区，具有该第一电性，位于该掺杂阱区之中，且接地。
3.根据权利要求2所述的静电放电保护装置，其中该第二栅极结构接地。
4.根据权利要求2所述的静电放电保护装置，更包括一输出/输出电路与该第二栅极结构电性连接。
5.根据权利要求2所述的静电放电保护装置，更包括：
一第三栅极结构，位于该掺杂阱区之上，且接地；
一第六掺杂区，具有该第二电性，位于该掺杂阱区之中，邻接该第三栅极结构，且与该焊垫电性连接；
一第七掺杂区，具有该第二电性，位于该掺杂阱区之中，邻接该第三栅极结构，且接地；以及
一第八掺杂区，具有该第一电性，位于该掺杂阱区之中，且接地。
6.根据权利要求1所述的静电放电保护装置，其中该第一栅极结构是接地或与一控制电路电性连接。
7.根据权利要求6所述的静电放电保护装置，其中该控制电路包括：
一电容，一端与该焊垫电性连接，一端与该第一栅极结构电性连接；以及
一电阻，与位在该电容和该第一栅极结构之间的一结点(nod)电性连接。
8.根据权利要求1所述的静电放电保护装置，其中该掺杂阱区具有介于1.0×1016/cm3至1.0×1017/cm3之间的掺杂浓度；该第二掺杂区和该第三掺杂区分别具有介于1.0×1019/cm3至1.0×1020/cm3之间的掺杂浓度；且该P/N结具有介于0.7伏特(V)至3伏特之间的一逆向崩溃电压。
9.一种存储器元件，包括：
如权利要求1至8中任一所述的该静电放电保护装置；以及
一存储单元阵列，与该焊垫电性连接。
10.一种静电放电保护方法，包括：
提供一静电放电保护装置与一内部电路(internal circuit)电性连接，其中该静电放电保护装置包括：
一半导体基材，包括一掺杂阱区，该掺杂阱区具有一第一电性，且一端接地(grounding)；
一第一栅极结构，位于该掺杂阱区之上；
一第一掺杂区，具有一第二电性，位于该掺杂阱区之中，邻接该第一栅极结构，且与一焊垫电性连接；
一第二掺杂区，位于该掺杂阱区之中，邻接该第一栅极结构，且具有该第二电性；以及
一第三掺杂区，具有该第一电性，位于该掺杂阱区之中，且与该第二掺杂区形成一P/N结；其中该第二掺杂区和该第三掺杂区分别具有大于该掺杂阱区的掺杂浓度；以及
当一静电放电应力(ESD stress)施加于该焊垫时，利用该静电放电保护装置将静电放电电流通过该半导体基材导入地面。
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