CN100474578C - 一种利用nmos的防静电保护结构 - Google Patents

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Abstract

本发明公开了一种利用NMOS的防静电保护结构，使用栅极接地的NMOS作为构成静电保护电路的基本器件，其中NMOS为偶数个且至少为四个，并利用漏区的N阱在漏区注入NWELL增强低压触发NMOS；该静电保护电路中央各设置一个NMOS，其栅极并联，漏极也并联；除静电保护电路中央设置的NMOS外，其余两侧NMOS漏极并联，源极、栅极并联；该静电保护电路中央设置的NMOS源极与其余两侧并联的NMOS的寄生NPN的基极相连，当静电保护电路中央设置的NMOS寄生NPN导通泻流时，其电流也会分流到其余两侧且并联的NMOS的寄生NPN的基极，使其余两侧并联的NMOS的寄生NPN的基极与发射极正向导通。本发明可解决GGNMOS结构作为ESD保护时，保护管不能均匀导通泻流造成ESD保护能力不高的问题。

Description

一种利用NMOS的防静电保护结构
技术领域
本发明涉及一种防静电电路结构，特别涉及一种利用NMOS的防静电保护结构。
背景技术
目前流行的工艺技术使用CMOS(互补金属氧化物半导体，Complementary Metal-Oxide-Semiconductor Transistor)作为静电放电(ESD，ElectroStatic Discharge)保护器件，当ESD发生时，泄放的静电电荷会造成保护管Nmos(N-channel metal-oxide semiconductor，N型沟道金属氧化物半导体)的寄生三极管导通，如图3所示，会产生Snapback(即阶跃恢复)的现象，如图4；在进入正常泻流状态的BC区域之前，保护管需达到A点的开启电压。开启电压由漏端的PN结反向漏电形成的衬底电流与衬底电阻决定，由于电路结构上会造成居中的NMOS的有效衬底电阻比两侧的大，因此居中的NMOS更易提前开启，而此时两侧的保护管并未达到开启的条件。这样并联在一起的保护管开启电压Vt1不一，如果所有的保护管不能尽量开启泻流的话，在强烈的ESD冲击下，保护管就会损坏。
发明内容
本发明要解决的技术问题是提供一种利用NMOS的防静电保护结构，可解决GGNMOS(Gate Ground NMOS栅极接地的NMOS)结构作为ESD保护时，保护管不能均匀导通泻流造成ESD保护能力不高的问题。
为解决上述技术问题，本发明的防静电保护结构使用栅极接地的NMOS管作为构成静电保护电路的基本器件，其中NMOS管为偶数个且至少为四个，并利用漏区的N阱在漏区注入N阱增强低压触发NMOS管；所述N阱设置为部分包围所述NMOS管漏区的N+扩散区，该防静电保护电路中央各设置一个NMOS管，其栅极并联，漏极也并联；除防静电保护电路中央设置的NMOS管外，其余两侧NMOS管的漏极与中央NMOS管的漏极并联，源极、栅极并联且与中央NMOS管的栅极相连接地线；该防静电保护电路中央设置的NMOS管的源极与其余两侧并联的NMOS管的寄生NPN的基极相连，当防静电保护电路中央设置的NMOS管的寄生NPN导通泻流时，其电流也会分流到其余两侧且并联的NMOS管的寄生NPN的基极，使其余两侧并联的NMOS管的寄生NPN的基极与发射极正向导通。
本发明在不改变工艺条件的情况下，通过改变并联的NMOS连接方式，在漏区加入NWELL注入，能低压触发NMOS的原理，有效的解决了并联的NMOS保护器件在ESD发生时的开启电压不一，造成ESD保护能力不能充分发挥的问题。
附图说明
图1是本发明的防静电保护结构的电路图；
图2是本发明的防静电保护结构的剖面图；
图3是现有工艺中防静电保护结构的示意图；
图4是现有工艺中防静电保护结构产生Snapback的现象；
图5是本发明的防静电保护结构的一个具体实施例的电路设计图；
图6是图5的具体实施例的电路示意图。
具体实施方式
下面结合附图及具体实施例对本发明作进一步详细的说明。
先阐述本发明的发明思想：首先对GGNMOS在ESD发生时的工作状态说明，由于NMOS寄生的NPN三极管的基极(衬底)与发射极(源极)的PN结在泻流时应处于正向导通，所以基极上加的偏压应比发射极高0.7V，这个偏压与衬底电流与衬底电阻有关，在衬底电流不变的情况下，衬底电阻越大，基极上的偏压越大，则寄生NPN越能更早的导通。但实验证明在ESD发生时总是居中的NMOS寄生NPN先导通，这样可能因放电途径的单一而造成ESD保护能力很低。因此为了平衡并联的NMOS的寄生NPN同时导通，充分发挥并联的NMOS的泻流能力，本发明设计了利用漏区的N阱增强低压触发NMOS的防静电保护结构，如图2所示是本发明的防静电保护结构的剖面图。其工作原理是，将居中的NMOS的源极与两侧的NMOS的寄生NPN的基极(即衬底)相连，当居中的NMOS寄生NPN导通泻流时，其电流也会分流到两侧的NMOS的寄生NPN的基极(衬底)中，提高了其衬底电流，并且由于加入了NWELL区，电流的途径更远离沟道表面，也提高其衬底电阻，这使两侧的寄生NPN的基极与发射极在居中的寄生NPN导通后的极短的时间内也正向导通，进入线性放大区。于是，由并联GGNMOS开启不平衡造成ESD放电途径单一的问题得到了解决。
下面以具体实施例来对本发明进行说明：图5是本发明的防静电保护结构的一个具体实施例的电路设计图；图6是图5的具体实施例的电路示意图。
该实施例以包含4个并联的NMOS保护管为例。如图所示，将居中的两个NMOS的源极与居于两侧的各一个NMOS的寄生NPN的基极(即衬底)分别相连，当居中的NMOS寄生NPN导通泻流时，其电流也会分别流到与其相连侧的NMOS的寄生NPN的基极(衬底)中，提高了其衬底电流，并且由于加入了NWELL区，电流的途径更远离沟道表面，也提高其衬底电阻，这使两侧的寄生NPN的基极与发射极在居中的寄生NPN导通后的极短的时间内也正向导通，进入线性放大区。
综上所述，本发明的防静电保护结构在设计中改变传统的漏源区和衬底的连接方式，并在漏区注入NWELL，提高两侧的衬底电阻，以达到所有保护管在ESD发生时能均匀的开启泻流，充分发挥每一并联的保护管的保护能力。

Claims (1)

1、一种利用NMOS管的防静电保护结构，使用栅极接地的NMOS管作为构成静电保护电路的基本器件，其特征在于，所述NMOS管为偶数个且至少为四个，并利用漏区的N阱，在漏区注入N阱以增强低压触发NMOS管；所述N阱设置为部分包围所述NMOS管漏区的N+扩散区，该防静电保护电路中央各设置一个NMOS管，其栅极并联，漏极也并联；除防静电保护电路中央设置的NMOS管外，其余两侧NMOS管的漏极与中央NMOS管的漏极并联，源极、栅极并联且与中央NMOS管的栅极相连接地线；所述防静电保护电路中央设置的NMOS管的源极与其余两侧并联的NMOS管的寄生NPN的基极相连，当防静电保护电路中央设置的NMOS管的寄生NPN导通泻流时，其电流也会分流到其余两侧且并联的NMOS管的寄生NPN的基极，使其余两侧并联的NMOS管的寄生NPN的基极与发射极正向导通。
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CN102130124A (zh) * 2010-12-24 2011-07-20 苏州华芯微电子股份有限公司 一种防止闩锁效应的芯片结构及方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054840B (zh) * 2009-11-05 2012-08-01 上海宏力半导体制造有限公司 静电放电保护装置
CN102148246B (zh) * 2010-02-10 2015-07-22 上海华虹宏力半导体制造有限公司 静电放电保护电路
CN101834184B (zh) * 2010-03-23 2011-08-03 浙江大学 一种具有衬底触发的栅极接地nmos管的器件
CN104103635B (zh) * 2013-04-02 2016-12-28 中芯国际集成电路制造(上海)有限公司 静电放电保护结构
CN104183593B (zh) * 2013-05-22 2017-08-25 中芯国际集成电路制造(上海)有限公司 静电放电保护结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102130124A (zh) * 2010-12-24 2011-07-20 苏州华芯微电子股份有限公司 一种防止闩锁效应的芯片结构及方法

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