JP2005101403A - 半導体装置のドライエッチング方法 - Google Patents

半導体装置のドライエッチング方法 Download PDF

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Abstract

【課題】 Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートの両ゲートが同時に配置された半導体装置のゲート寸法を制御よくエッチング形成する。
【解決手段】 Ｎ型ポリシリコンゲートとＰ型ポリシリコンゲートが配置されたデバイスにおいて、両ゲートを同時にエッチングする場合に、ダミー電極であるノンドープポリシリコンゲートの面積をＮ型及びＰ型のドープポリシリコンゲートの全面積よりも多くするように配置して、ドープポリシリコンよりもノンドープのポリシリコンが支配的になるようにして、ポリシリコンゲートをドライエッチングするようにした。
【選択図】 図３

Description

本発明は半導体装置のドライエッチング方法に関し、特にN型ポリシリコンゲート及びP型ポリシリコンゲートが混在して存在する半導体装置のドライエッチング方法に関するものである。
LSIの高速化、低消費電力化の要請を受けて、半導体素子の微細化は確実に進んでいる。特にゲート電極製造工程に関しては形成精度がトランジスタの性能につながり、ひいてはLSI全体の能力に大きく関わるため、特に厳しい要求が突きつけられている。寸法精度の向上と同時に、トランジスタの駆動力向上への要求も挙げられている。これまでのデバイスではゲートへの不純物ドープはゲートのパターニング形成後に、ソースドレインイオン注入工程時に自己整合的におこなわれるのが一般的であった。
この場合、ゲートのパターニング工程ではノンドープのポリシリコン（Poly-Si）電極のみをエッチングすれば良かった。しかし、この方法ではトランジスタの駆動力を十分に稼ぐことができない為、エッチング前に予めゲート電極へ不純物のドープを行う方式（以下、デュアルゲート方式と呼ぶ）が採用され始めている。この方式では、エッチングの際しては、パターンの疎密差による寸法差に加えて、不純物の種類および不純物濃度による寸法差を考慮する必要が生じる。
図1にデュアルゲート方式を採用した場合の寸法測定結果を示す。N型ポリシリコンゲートの寸法を一定に制御するようにエッチング条件を設定した場合、P型ポリシリコンゲートの寸法は大きく変化する。不純物のイオン注入量が少ない場合には寸法差がほとんどないのに対し、各ゲートにリン（P)とボロン（B)をそれぞれドーズ量5E15cm-2のイオン注入をした場合には０．０３７μm程度の寸法差が発生する。つまり、濃度差にほぼ比例して２種類の異なるゲート領域での寸法差が広がってしまうことがわかる。
例えば、メインステップ（HBr/O2＝１００／３ sccm 上部電源／下部＝２５０W／３０W 圧力１Pa 温度６０℃）及びオーバエッチングステップ（HBr/O2／He＝１００／２／１００sccm 上部電源／下部＝２５０W／５０W 圧力８Pa 温度６０℃）の通常の２段階のドライエッチングを行なう場合、メインステップにおける終点検出はエッチングレートの早いN型ポリシリコンゲート領域で生じ、終点検出時にはまだP型ポリシリコンゲート領域のポリシリコンは残っており、次のオーバエッチングステップであるオーバエッチ条件で残りのポリシリコンがエッチングされるため、図２に示すようにP型ポリシリコンゲートはテーパ形状になると想定される。この傾向はパターンの疎密に依らず発生する。
一方、LSIの縮小化に伴いデザインルールが厳しくなる、ホトリソグラフィでのマージン確保のために層間絶縁膜の化学機械研磨等による平坦化技術が非常に多くのデバイスで適用されている。しかしパターン密度の不均一のためにウェハ各箇所にかかる圧力が変わる為、研磨の場合、研磨量にパターン密度依存が生じることがわかっており、その対策としてダミーパターンを作成してウェハ内のパターン密度差を減らすような工夫が導入されている。
また、ポリシリコン層はトランジスタのゲート電極の他に、抵抗配線やキャパシタ電極等の多種の素子に用いられており、導入する不純物種や濃度も様々であり、それに応じてイオン注入条件も多様になっている。デバイスによっては、同一ウェハ上でイオン注入される領域とされない領域が混在している場合や、全くイオン注入されていないノンドープのポリシリコンゲートが用いられているなど様々である。
特開２０００−５８５１１ 特開２０００−１６４７３２ 特開平１１−２０４５０６
上述のように、デュアルゲート方式のデバイスにおいては、N型ポリシリコンゲートとP型ポリシリコンゲートを同時にドライエッチングを行なった場合、同一の仕上がり寸法に制御することが困難であるという問題があった。その結果、トランジスタの微細化、そして、トランジスタの高性能化を阻害するという課題があった。
Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートが同時に配置される半導体装置において、ポリシリコンゲートエッチングのためにノンドープポリシリコンによるダミーゲートを配置し、Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートの総面積よりも多い面積を占めるようにした後にポリシリコンゲート電極のパターニングをおこなうようにしたものである。
本発明は、Ｎ型ポリシリコンゲートとＰ型ポリシリコンゲートの両者が混在して配置されるデバイスにおいて、ダミー電極であるノンドープポリシリコンゲートの面積をＮ型及びＰ型のドープポリシリコンゲートの全面積よりも多くすることにより、ポリシリコンゲートのエッチングをノンドープ領域で律速するように制御し、Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートのエッチング寸法の寸法差を少なくすることを可能にしたものである。その結果、Ｎ型及びＰ型ポリシリコンゲートを有するデバイスの微細化、高性能化が可能となり、信頼性の高いＬＳＩの実現が可能となる。
第1の実施の形態を説明する。シリコン基板１上に図示はしないがゲート絶縁膜を形成後、ゲート電極となるポリシリコン層２を堆積させる。次に、レジスト３のパターニングを行ない、N型チャンネルトランジスタゲートを形成する領域４には、リン（P)イオン注入を（図３（a））、P型チャンネルトランジスタゲートを形成する領域５には、ボロン（B)イオンを選択的に注入する（図３（b））。このとき、ダミーゲート電極領域６には不純物の注入は行なわれない。続いて、リソグラフィ技術によりパターニングを行ない、ダミーゲート電極領域６のノンドープポリシリコン及びドープポリシリコン領域４，５のエッチングを行ってゲート電極を形成する（図３（c））。
そして、例えば、化学機械研磨行なう場合、研磨量ばらつきを低減するために、一般的にダミーパターンが配置されるが、ダミーゲートパターンをマスク上に配置する際に、ノンドープポリシリコンのダミーゲートパターンの割合が、ドープポリシリコンのダミーゲートパターンの割合よりも多くなるように設定する。その結果、ゲート電極エッチング時におけるメインステップでの終点検出が、ノンドープポリシリコンのエッチングにより律速され、ゲート電極エッチング時のエッチングレートはほぼノンドープポリシリコンであるダミーゲートによって決まってしまうように設定可能となる。
ポリシリコン層に全面イオン注入を行った後、従来技術と同様のエッチング条件によりポリシリコン層をエッチングし、エッチングレートを測定した。Pイオンを5E15cm-2個イオン注入した場合、ポリシリコンのエッチング終点検出は35秒で行われるのに対し、Bイオンを5E15cm-2個イオン注入した場合は、同一エッチング条件下での終点検出には55秒の時間を要している。イオン注入を行わないノンドープポリシリコンの場合は45秒で終点検出され、イオン注入によってエッチングレートが大きく変化していることがわかる。
この現象は、N型ポリシリコンゲート領域のエッチング終点検出時点においては、Ｐ型ポリシリコンゲート領域のポリシリコン層のエッチングは終了しておらず、次のステップである高圧のオーバエッチングにおいて残存するポリシリコン層がエッチングされ、図２に示したように、P型領域のポリシリコン層がテーパ形状になることによって起こるためである。そのため、終点検出時間をノンドープポリシリコン領域のエッチングレートで決定される時間まで延ばすことによって、P型領域のテーパ量を減少させることができ、イオン種による寸法差を低減できる。
なお、P型領域のテーパ量を減少させるためのオーバエッチング時に、N型領域のポリシリコン層に過剰なエッチングが加わるが、ポリシリコンゲート側壁にはエッチングに使用するHBｒガスとの反応生成物が堆積するため、横方向へのサイドエッチングは進行せず、オーバエッチング時のＮ型領域のゲート寸法の変化は少ない。
従来技術におけるゲート電極のドライエッチングの問題点を示す図である。 従来技術におけるゲート電極のドライエッチング形状を示す図である。 本発明の実施の形態を説明するためのドライエッチング工程断面図である。
符号の説明
１ シリコン基板
２ ポリシリコン層
３ レジスト
４ N型トランジスタゲート領域
５ P型トランジスタゲート領域
６ ノンドープポリシリコン領域

Claims (5)

  1. Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートが同時に配置される半導体装置において、ポリシリコンゲートエッチングのためのノンドープポリシリコンのダミーゲートを、前記Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートの全面積よりも多い面積で配置したことを特徴とする半導体装置装置。
  2. 前記Ｎ型ポリシリコンゲート及び前記Ｐ型ポリシリコンゲートの不純物はそれぞれリン及びボロンであることを特徴とする請求項１記載の半導体装置装置。
  3. Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートを同時にゲートエッチングする半導体装置のドライエッチング方法において、ポリシリコンゲートエッチングのためのノンドープポリシリコンのダミーゲートのエッチング面積を、前記Ｎ型ポリシリコンゲート及びＰ型ポリシリコンゲートの全面積よりも多くしてエッチングすることを特徴とする半導体装置装置のドライエッチング方法。
  4. 前記ゲートエッチングは、２段階エッチングであることを特徴とする請求項３記載の半導体装置装置のドライエッチング方法。
  5. 前記２段階エッチングは１段階がＨＢｒとＯ２の混合ガス、２段階がＨＢｒ，Ｏ２及びＨｅの混合ガスであることを特徴とする請求項４記載の半導体装置装置のドライエッチング方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4989057A (en) * 1988-05-26 1991-01-29 Texas Instruments Incorporated ESD protection for SOI circuits
US5116778A (en) * 1990-02-05 1992-05-26 Advanced Micro Devices, Inc. Dopant sources for cmos device
US5637900A (en) * 1995-04-06 1997-06-10 Industrial Technology Research Institute Latchup-free fully-protected CMOS on-chip ESD protection circuit
US5783850A (en) * 1995-04-27 1998-07-21 Taiwan Semiconductor Manufacturing Company Undoped polysilicon gate process for NMOS ESD protection circuits
US5665203A (en) * 1995-04-28 1997-09-09 International Business Machines Corporation Silicon etching method
US5827761A (en) * 1997-02-25 1998-10-27 Advanced Micro Devices, Inc. Method of making NMOS and devices with sequentially formed gates having different gate lengths
JPH10256549A (ja) * 1997-03-14 1998-09-25 Nec Corp 半導体装置及びその製造方法
KR100268923B1 (ko) * 1997-09-29 2000-10-16 김영환 반도체소자의이중게이트형성방법
JPH11204506A (ja) 1998-01-19 1999-07-30 Mitsubishi Electric Corp 回路パターンが形成されたウェハおよびその製造方法
US6020240A (en) * 1998-04-07 2000-02-01 Texas Instruments-Acer Incorporated Method to simultaneously fabricate the self-aligned silicided devices and ESD protection devices
US5998247A (en) * 1998-04-09 1999-12-07 Texas Instruments - Acer Incorporated Process to fabricate the non-silicide region for electrostatic discharge protection circuit
JP2000058511A (ja) 1998-08-03 2000-02-25 Matsushita Electron Corp ドライエッチング方法
JP2000164732A (ja) 1998-11-30 2000-06-16 Sony Corp 半導体装置およびその製造方法
US6117723A (en) * 1999-06-10 2000-09-12 Taiwan Semiconductor Manufacturing Company Salicide integration process for embedded DRAM devices
US6605543B1 (en) * 1999-12-30 2003-08-12 Koninklijke Philips Electronics N.V. Process to control etch profiles in dual-implanted silicon films
US6541359B1 (en) * 2000-01-31 2003-04-01 Koninklijke Philips Electronics N.V. Optimized gate implants for reducing dopant effects during gate etching
US6376294B1 (en) * 2001-01-08 2002-04-23 Taiwan Semiconductor Manufacturing Company Method to define poly dog-bone for word line strapping contact at stitch area in embedded DRAM process
US6429067B1 (en) * 2001-01-17 2002-08-06 International Business Machines Corporation Dual mask process for semiconductor devices
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
US6703269B2 (en) * 2002-04-02 2004-03-09 International Business Machines Corporation Method to form gate conductor structures of dual doped polysilicon

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