JPS634666A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の保護素子に関するものである
。
に、半導体集積回路装置の保護素子に関するものである
。
半導体集積回路装置の入力保護素子の一つとして、離隔
して設けた同−導ｔａ型の２つの半導体領域と、この２
つの半導体領域間のフィールド絶縁膜と、このフィール
ド絶縁膜上の居間絶ａ膜と。
して設けた同−導ｔａ型の２つの半導体領域と、この２
つの半導体領域間のフィールド絶縁膜と、このフィール
ド絶縁膜上の居間絶ａ膜と。
この眉間絶ａｖｉ上のアルミニウム膜からなるゲートｆ
ｆ１ｔｉとでダイオード形態に構成したクランプＭＩ
５ＦＥＴがある。クランプＭ Ｉ Ｓ ＦＥＴのゲート
絶縁膜は、素子分離絶縁膜及びその上の層間絶縁膜から
なる。なお、前記クランプＭＩＳＦＥＴについては１例
えば、特願昭５９−１９４６６８号公報に記載されてい
る。
ｆ１ｔｉとでダイオード形態に構成したクランプＭＩ
５ＦＥＴがある。クランプＭ Ｉ Ｓ ＦＥＴのゲート
絶縁膜は、素子分離絶縁膜及びその上の層間絶縁膜から
なる。なお、前記クランプＭＩＳＦＥＴについては１例
えば、特願昭５９−１９４６６８号公報に記載されてい
る。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
半導体基板に構成される半導体素子は、微細化されつつ
ある。これに伴って、Ｍ Ｔ Ｓ ＦＥＴのゲート絶縁
膜の膜厚も薄くされる。しかし、フィールド絶縁膜及び
層間絶縁膜の膜厚は、微細化に比例して薄くされるとい
うものではない、このため。
ある。これに伴って、Ｍ Ｔ Ｓ ＦＥＴのゲート絶縁
膜の膜厚も薄くされる。しかし、フィールド絶縁膜及び
層間絶縁膜の膜厚は、微細化に比例して薄くされるとい
うものではない、このため。
Ｍ Ｉ Ｓ ＦＥＴのゲート絶ａ膜の絶縁破壊耐圧が。
微細化とともに低下するにも拘らず、フィールド絶縁膜
及びその上の層間絶縁膜をゲート絶縁膜としたクランプ
ＭＩＳＦＥＴのしきい値は、はとんど低下しない。この
ため、前記クランプＭＩＳＦＥＴでは、内部回路を構成
しているＭＩＳＦＥＴ等の半導体素子を静電気等の過大
な電気エネルギーから保護することが困難である。
及びその上の層間絶縁膜をゲート絶縁膜としたクランプ
ＭＩＳＦＥＴのしきい値は、はとんど低下しない。この
ため、前記クランプＭＩＳＦＥＴでは、内部回路を構成
しているＭＩＳＦＥＴ等の半導体素子を静電気等の過大
な電気エネルギーから保護することが困難である。
本発明の目的は、保護素子の信頼性を向上することが可
能な技術を提供することにある。
能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、同一導電型の２つの半導体領域と、この２つ
の半導体領域を分離する素子分離絶縁膜と、素子分離絶
縁膜の上面に被着した第１導電層と、第１導電層の上面
に接続しかつ第１導電層より大きな面積を有する第２導
電層と、第１導電層と第２導電層の間の層間絶縁膜とで
ＭＩＳＦＥＴを構成し、さらに前記第１導電層又は第２
導電層を前記２つの半導体領域のいずれかに接続して保
護素子を構成する。
の半導体領域を分離する素子分離絶縁膜と、素子分離絶
縁膜の上面に被着した第１導電層と、第１導電層の上面
に接続しかつ第１導電層より大きな面積を有する第２導
電層と、第１導電層と第２導電層の間の層間絶縁膜とで
ＭＩＳＦＥＴを構成し、さらに前記第１導電層又は第２
導電層を前記２つの半導体領域のいずれかに接続して保
護素子を構成する。
上記した手段によれば、保護素子のゲート絶縁膜が薄く
なることによってしきい値が下るので。
なることによってしきい値が下るので。
外部電極から流入した過大な電気エネルギーを前記クラ
ンプＭＩＳＦＥＴによって迅速に放出することができる
。
ンプＭＩＳＦＥＴによって迅速に放出することができる
。
第１図は本実施例の保護回路の平面図であり。
第２図は第１図の等価回路、第３図は第１図のＡ−Ａ切
断線における断面図、第４図は第１図のＢ−Ｂ切断線に
おける断面図、第５図は第１図のＣ−Ｃ切断線における
断面図である。なお、第１図は構成を解り易くするため
、フィールド絶縁膜以外の絶縁膜を図示していない。
断線における断面図、第４図は第１図のＢ−Ｂ切断線に
おける断面図、第５図は第１図のＣ−Ｃ切断線における
断面図である。なお、第１図は構成を解り易くするため
、フィールド絶縁膜以外の絶縁膜を図示していない。
まず、第２図を用いて保護回路の構成を説明する。
第２図において、ＢＰはポンディングパッドであり、半
導体集積回路装置の外部電極として用いる。２はポンデ
ィングパッドＢＰから延在する配線である。
導体集積回路装置の外部電極として用いる。２はポンデ
ィングパッドＢＰから延在する配線である。
保護回路は、ＰチャネルクランプＭＩＳＦＥＴＱ ｐ
ｓ 、 ＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎ ｔ 。
ｓ 、 ＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｎ ｔ 。
抵抗素子Ｒ，ＰチャネルクランプＭＩＳＦＥＴＱＰ２．
ＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
＊からなっている。後述するように、クランプＭＩＳＦ
Ｅ Ｔ Ｑ Ｐ ｌ 、 Ｑ ｎ ｔのゲート絶１ａ
ｍＩＩは、クランプＭＩ ５ＦＥＴＱＰ２ 、Ｑｎｉの
それより厚くなっている。このため、クランプＭＩＳＦ
ＥＴＱｐ寡、Ｑｎ＋のしきい値は、クランプＭＩＳＦＥ
ＴＱｐ２．Ｑｎｚのそれより高くなっている。抵抗素子
Ｒの一方に配ａ２が接続され、他方に配線１４が接続し
ている。ＩＮは例えば入力バッファ回路を構成するイン
バータであり、ＰチャネルＭＩＳＦＥＴとＮチャネルＭ
Ｉ Ｓ ＦＥＴとによって構成しである。
ＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
＊からなっている。後述するように、クランプＭＩＳＦ
Ｅ Ｔ Ｑ Ｐ ｌ 、 Ｑ ｎ ｔのゲート絶１ａ
ｍＩＩは、クランプＭＩ ５ＦＥＴＱＰ２ 、Ｑｎｉの
それより厚くなっている。このため、クランプＭＩＳＦ
ＥＴＱｐ寡、Ｑｎ＋のしきい値は、クランプＭＩＳＦＥ
ＴＱｐ２．Ｑｎｚのそれより高くなっている。抵抗素子
Ｒの一方に配ａ２が接続され、他方に配線１４が接続し
ている。ＩＮは例えば入力バッファ回路を構成するイン
バータであり、ＰチャネルＭＩＳＦＥＴとＮチャネルＭ
Ｉ Ｓ ＦＥＴとによって構成しである。
クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋は、Ｐチ
ャネルＭＩＳＦＥＴのゲート電極を配線２に接続するこ
とによってダイオード形態に構成したものである。
ャネルＭＩＳＦＥＴのゲート電極を配線２に接続するこ
とによってダイオード形態に構成したものである。
クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｔは、Ｎチ
ャネルＭＩＳＦＥＴのゲート電極を配ｖＡ２に接続する
ことによってダイオード形態に構成したものである。ク
ランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２は、Ｐチャ
ネルＭＩＳＦＥＴのゲート電極を電源電位Ｖｃｃ例えば
５ｖに接続することによってダイオード形態に構成しで
ある。クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ２は
、ＮチャネルＭＩＳＦＥＴのゲート電極を回路の接地電
位Ｖｓｓ例えばＯｖに接続することによってダイオード
形態に構成したものである。
ャネルＭＩＳＦＥＴのゲート電極を配ｖＡ２に接続する
ことによってダイオード形態に構成したものである。ク
ランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ２は、Ｐチャ
ネルＭＩＳＦＥＴのゲート電極を電源電位Ｖｃｃ例えば
５ｖに接続することによってダイオード形態に構成しで
ある。クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ２は
、ＮチャネルＭＩＳＦＥＴのゲート電極を回路の接地電
位Ｖｓｓ例えばＯｖに接続することによってダイオード
形態に構成したものである。
次に、前記保護回路の具体的な構成を第１図及び第３図
〜第５図を用いて説明する。
〜第５図を用いて説明する。
前記ＰチャネルクランプＭＩＳＦＥＴＱｐｔは。
ｐ−型単結晶シリコンからなる半導体基板ｌのポンディ
ングパッドＢＰの近傍に形成したｎ−型ウェル領域７内
に構成しである。クランプＭＩＳＦＥＴＱ ｐ ｓは、
離隔して形成した２つのｐ０型型半体領域８．この２つ
のｐ゛型半導体領域８の間の素子分離絶ａｌｌすなわち
フィールド絶縁膜６．フィールド絶縁膜６の上面に被着
している多結晶シリコン膜３．多結晶シリコン膜３に接
続孔４を通して接続しているアルミニウム膜２ＧＩ、ア
ルミニウム膜２ Ｇ ＋と多結晶シリコン膜３の間の絶
縁膜５からなっている。フィールド絶縁膜６は、半導体
基板１の表面の酸化による酸化シリコン膜である。
ングパッドＢＰの近傍に形成したｎ−型ウェル領域７内
に構成しである。クランプＭＩＳＦＥＴＱ ｐ ｓは、
離隔して形成した２つのｐ０型型半体領域８．この２つ
のｐ゛型半導体領域８の間の素子分離絶ａｌｌすなわち
フィールド絶縁膜６．フィールド絶縁膜６の上面に被着
している多結晶シリコン膜３．多結晶シリコン膜３に接
続孔４を通して接続しているアルミニウム膜２ＧＩ、ア
ルミニウム膜２ Ｇ ＋と多結晶シリコン膜３の間の絶
縁膜５からなっている。フィールド絶縁膜６は、半導体
基板１の表面の酸化による酸化シリコン膜である。
絶ａＩＩＩ５は例えばＣＶＤによる酸化シリコン膜とこ
の上にリンシリケートガラス（ＰＳＧ）［を積層して構
成している。
の上にリンシリケートガラス（ＰＳＧ）［を積層して構
成している。
多結晶シリコン１１１３とアルミニウム膜２ＧＩとでク
ランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｓのゲート電
極を構成している。多結晶シリコン膜３とアルミニウム
１［１２Ｇ 重の間の絶縁ａＳ及びフィールド絶縁ＩＩ
６が、クランプＭＩＳＦＥＴＱＰ□のゲート絶縁膜を構
成している。多結晶シリコン膜３の下では。
ランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｓのゲート電
極を構成している。多結晶シリコン膜３とアルミニウム
１［１２Ｇ 重の間の絶縁ａＳ及びフィールド絶縁ＩＩ
６が、クランプＭＩＳＦＥＴＱＰ□のゲート絶縁膜を構
成している。多結晶シリコン膜３の下では。
ゲート絶縁膜はフィールド絶縁膜６のみからなっている
。それ以外の部分は、バーズビーク６Ａとその上の絶縁
膜５．またはｐ゛型半導体領域８の上面の薄い酸化シリ
コン膜９とその上の絶縁膜５からなっている。ただし、
酸化シリコン膜９は、絶縁膜５．フィールド絶縁膜６と
較べて極めて薄いため、実質的にクランプＭＩＳＦＥＴ
ＱＰ、のゲート絶縁膜としての機能を有していない。
。それ以外の部分は、バーズビーク６Ａとその上の絶縁
膜５．またはｐ゛型半導体領域８の上面の薄い酸化シリ
コン膜９とその上の絶縁膜５からなっている。ただし、
酸化シリコン膜９は、絶縁膜５．フィールド絶縁膜６と
較べて極めて薄いため、実質的にクランプＭＩＳＦＥＴ
ＱＰ、のゲート絶縁膜としての機能を有していない。
２つのｐ′″型半導体領域８の１つに、絶縁膜５上を延
在するアルミニウム膜からなる電源電位ＶｃＣ例えば５
ｖ配線１０が、絶縁膜５及び薄い酸化シリコン１１１９
を除去してなる接続孔４を通して接続している。なお、
配ａｌＯは別の接続孔４を通してに型ウェル領域７に接
続している。２つのｐ＋型半導体領域８のうちの前記と
異るＰ°型半導体領域８に、アルミニウム膜からなる配
線２の一部が接続孔４を通して接続している。このＰ°
型半導体領域８に接続している配線２の一部と、ゲート
電極の一部であるアルミニウム膜２ Ｇ ＋とを一体に
形成することにより、クランプＭＩＳＦＥＴＱｐ亀のダ
イオード形態を成している。
在するアルミニウム膜からなる電源電位ＶｃＣ例えば５
ｖ配線１０が、絶縁膜５及び薄い酸化シリコン１１１９
を除去してなる接続孔４を通して接続している。なお、
配ａｌＯは別の接続孔４を通してに型ウェル領域７に接
続している。２つのｐ＋型半導体領域８のうちの前記と
異るＰ°型半導体領域８に、アルミニウム膜からなる配
線２の一部が接続孔４を通して接続している。このＰ°
型半導体領域８に接続している配線２の一部と、ゲート
電極の一部であるアルミニウム膜２ Ｇ ＋とを一体に
形成することにより、クランプＭＩＳＦＥＴＱｐ亀のダ
イオード形態を成している。
第１図及び第３図に示すように、ｐ゛型半導体領域８の
上面の酸化シリコン膜９及びフィールド絶縁膜６の端部
すなわちバーズビーク６Ａの部分は。
上面の酸化シリコン膜９及びフィールド絶縁膜６の端部
すなわちバーズビーク６Ａの部分は。
フィールド絶縁膜６の多結晶シリコン膜３の下の部分よ
り膜厚が薄い、多結晶シリコン膜３は、バーズビーク６
Ａ及び酸化シリコン膜９上に達しないような輻（クラン
プＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｔのチャネル長方
向）になっている、すなわち、静電気等の過大な電気エ
ネルギーによってバーズビーク６Ａ又は酸化シリコン膜
９を破壊しないようにしている。
り膜厚が薄い、多結晶シリコン膜３は、バーズビーク６
Ａ及び酸化シリコン膜９上に達しないような輻（クラン
プＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｔのチャネル長方
向）になっている、すなわち、静電気等の過大な電気エ
ネルギーによってバーズビーク６Ａ又は酸化シリコン膜
９を破壊しないようにしている。
クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ＋のチャネ
ル長方向におけるアルミニウムＢ ２ Ｇ ＋の幅は、
−方のｐ″″型半導体領域８から他方のＰ゛型半導体領
域８に達する程度になっている。換言すれば、アルミニ
ウム膜２ＧＩは、それと多結晶シリコン膜３に過大な電
気エネルギーが印加された際に、バーズビーク６Ａの下
部にチャネルを形成することができるような長さを有し
ている。なお、フィールド絶縁膜６のバーズビーク６Ａ
以外の部分は、多結晶シリコン膜３によってチャネルが
形成される。
ル長方向におけるアルミニウムＢ ２ Ｇ ＋の幅は、
−方のｐ″″型半導体領域８から他方のＰ゛型半導体領
域８に達する程度になっている。換言すれば、アルミニ
ウム膜２ＧＩは、それと多結晶シリコン膜３に過大な電
気エネルギーが印加された際に、バーズビーク６Ａの下
部にチャネルを形成することができるような長さを有し
ている。なお、フィールド絶縁膜６のバーズビーク６Ａ
以外の部分は、多結晶シリコン膜３によってチャネルが
形成される。
酸化シリコン膜９及びバーズビーク６Ａすなわち絶縁破
壊耐圧の低い部分の上は、絶縁膜５で覆れている。これ
により、過大な電気エネルギーに対するアルミニウム膜
２ Ｇ ｌとＰ４型型半体領域８の間の絶縁破壊耐圧が
、十分な大きさになっている。
壊耐圧の低い部分の上は、絶縁膜５で覆れている。これ
により、過大な電気エネルギーに対するアルミニウム膜
２ Ｇ ｌとＰ４型型半体領域８の間の絶縁破壊耐圧が
、十分な大きさになっている。
ＮチャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ
ｓは、２つのぎ型半導体領域１１．フィールド絶縁膜６
、多結晶シリコン膜３、アルミニウム膜２Ｇ２．絶ａＳ
Ｓ及びフィールド絶縁膜６の下部に設けたＰ型チャネル
ストッパ領域１２からなっている。チャネルストッパ領
域１２以外の構成は、前記ＰチャネルクランプＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｔと同様である。
ｓは、２つのぎ型半導体領域１１．フィールド絶縁膜６
、多結晶シリコン膜３、アルミニウム膜２Ｇ２．絶ａＳ
Ｓ及びフィールド絶縁膜６の下部に設けたＰ型チャネル
ストッパ領域１２からなっている。チャネルストッパ領
域１２以外の構成は、前記ＰチャネルクランプＭ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｐ ｔと同様である。
アルミニウム１！ａ２ Ｇ ２及び多結晶シリコン膜３
に過大な電気エネルギーが印加された際には、チャネル
ストッパ領域１２に反転層が形成されて２つのぎ型半導
体領域１１間が導通するようになっている。
に過大な電気エネルギーが印加された際には、チャネル
ストッパ領域１２に反転層が形成されて２つのぎ型半導
体領域１１間が導通するようになっている。
このように、ゲート絶縁膜の一部であるフィールド絶縁
膜６の上面にゲート電極の一部である多結晶シリコン膜
３を被着させて、クランプＭＩＳＦ Ｅ Ｔ Ｑ ｐ
１． Ｑ ｎ Ｉのしきい値が低下するようにしている
。
膜６の上面にゲート電極の一部である多結晶シリコン膜
３を被着させて、クランプＭＩＳＦ Ｅ Ｔ Ｑ ｐ
１． Ｑ ｎ Ｉのしきい値が低下するようにしている
。
また、しきい値が低下していることにより、クランプＭ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ １． Ｑ ｎ ｔの導
通時におけるチャネル抵抗が低減する。
Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ １． Ｑ ｎ ｔの導
通時におけるチャネル抵抗が低減する。
また、ゲート絶縁膜のほとんどの部分は、多結晶シリコ
ン膜３の下のフィールド絶縁膜６からなっている。この
ため、フィールド絶９１！！１６の全面に絶縁膜５（デ
ポジット膜）を設けてゲート絶縁膜を構成した場合より
、ゲート絶縁膜の膜厚の変動が小さい、これは、クラン
プＭＩＳＦＥＴＱｐ＋、Ｑｎ＋の電気的な特性が向上し
ていることを意味している。
ン膜３の下のフィールド絶縁膜６からなっている。この
ため、フィールド絶９１！！１６の全面に絶縁膜５（デ
ポジット膜）を設けてゲート絶縁膜を構成した場合より
、ゲート絶縁膜の膜厚の変動が小さい、これは、クラン
プＭＩＳＦＥＴＱｐ＋、Ｑｎ＋の電気的な特性が向上し
ていることを意味している。
また、フィールド絶縁膜６の全面に絶縁膜５を設け、こ
の絶縁膜５の前記多結晶シリコン膜３が設けられている
部分を選択的に除去してフィールド絶縁１１１６の上面
を部分的に露出させ、この露出したフィールド絶縁膜６
の上面と、バーズビーク６Ａ、Ｐ’型半導体領域８又は
ｎ°型半導体領域１１の上の絶縁膜５に被着するように
アルミニウム膜２ Ｇ ｓ又は２ Ｇ ２を設けてクラ
ンプＭ Ｉ Ｓ ＦＥＴＱ ｐ を又はＱ ｎ ｔを構
成することも考えられる。
の絶縁膜５の前記多結晶シリコン膜３が設けられている
部分を選択的に除去してフィールド絶縁１１１６の上面
を部分的に露出させ、この露出したフィールド絶縁膜６
の上面と、バーズビーク６Ａ、Ｐ’型半導体領域８又は
ｎ°型半導体領域１１の上の絶縁膜５に被着するように
アルミニウム膜２ Ｇ ｓ又は２ Ｇ ２を設けてクラ
ンプＭ Ｉ Ｓ ＦＥＴＱ ｐ を又はＱ ｎ ｔを構
成することも考えられる。
しかし、フィールド絶縁膜６上の絶Ｒ膜５を部分的に除
去するエツチング時にフィールド絶縁膜６がエツチング
されてしまう、すなわち、エツチングのばらつきによっ
てクランプＭＩＳＦＥＴＱＰ１又はＱ ｎ ｓのしきい
値が変動することになる。
去するエツチング時にフィールド絶縁膜６がエツチング
されてしまう、すなわち、エツチングのばらつきによっ
てクランプＭＩＳＦＥＴＱＰ１又はＱ ｎ ｓのしきい
値が変動することになる。
しかし１本願では、多結晶シリコン膜３をフィールド絶
縁膜６に被着させるため、フィールド絶縁膜６の膜厚が
エツチングによって変動することがない。
縁膜６に被着させるため、フィールド絶縁膜６の膜厚が
エツチングによって変動することがない。
ここで、前記クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｐ
ｓ 、 Ｑｎ＋の動作を説明する。
ｓ 、 Ｑｎ＋の動作を説明する。
ポンディングパッドＢＰ（アルミニウム膜）にマイナス
（−）の過大な電気エネルギーが流入すると、それによ
ってＰチャネルクランプＭＩＳＦＥＴＱＰＩが導通状態
となる。このため、そのマイナスの過大なエネルギーは
、クランプＭＩＳＦＥＴＱｐｔを通ってを配置！１０に
放出される。マイナスの電気エネルギーに対してＮチャ
ネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｒは、
非導通状態となる。
（−）の過大な電気エネルギーが流入すると、それによ
ってＰチャネルクランプＭＩＳＦＥＴＱＰＩが導通状態
となる。このため、そのマイナスの過大なエネルギーは
、クランプＭＩＳＦＥＴＱｐｔを通ってを配置！１０に
放出される。マイナスの電気エネルギーに対してＮチャ
ネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｒは、
非導通状態となる。
ポンディングパッドＢＰにプラス（＋）の過大な電気エ
ネルギーが流入すると、それによってＮチャネルクラン
プＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｔが導通状態とな
る。このため、そのプラスの過大なエネルギーは、クラ
ンプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １を通って配線
１３に放出される。プラスの電気エネルギーに対してＰ
チャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｔ
は。
ネルギーが流入すると、それによってＮチャネルクラン
プＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ ｔが導通状態とな
る。このため、そのプラスの過大なエネルギーは、クラ
ンプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｎ １を通って配線
１３に放出される。プラスの電気エネルギーに対してＰ
チャネルクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｔ
は。
非導通状態である。
第１図及び第２図に示した抵抗素子Ｒは例えばＣＶＤに
よる多結晶シリコン膜からなっている。
よる多結晶シリコン膜からなっている。
この抵抗素子Ｒの一端に、アルミニウム膜からなる配ａ
２が接続孔４を通して接続している。他端にアルミニウ
ム膜からなる配線１４が接続している。
２が接続孔４を通して接続している。他端にアルミニウ
ム膜からなる配線１４が接続している。
第２図に示したＰチャネルクランプＭＩＳＦＥＴ Ｑ
Ｐ ２は、第１図及び第５図に示したように。
Ｐ ２は、第１図及び第５図に示したように。
ｉウェル領域１７内に構成しである。クランプＭＩ Ｓ
Ｆ Ｅ Ｔ Ｑ Ｐ ２は、ソース、ドレイン領域で
ある２つのＰ゛型半導体領域１６、酸化シリコン膜から
なるゲート絶縁膜９、例えばＣＶＤによる多結晶シリコ
ン膜からなるゲート電極１５からなっている。２つのう
ちの一方のＰ゛型半導体領域１７に配線１４が接続孔４
を通して接続している。他方のＰ°型半導体領域１６に
、電源電位Ｖｃｃ例えば５ｖを供給する配線１０が接続
孔４を通して接続している。また、ゲート電極１５の上
面に接続孔４を通して接続している。これにより、ダイ
オード形態に構成している。配線１０は、他の接続孔４
を通してに型ウェル領域１７に接続している。
Ｆ Ｅ Ｔ Ｑ Ｐ ２は、ソース、ドレイン領域で
ある２つのＰ゛型半導体領域１６、酸化シリコン膜から
なるゲート絶縁膜９、例えばＣＶＤによる多結晶シリコ
ン膜からなるゲート電極１５からなっている。２つのう
ちの一方のＰ゛型半導体領域１７に配線１４が接続孔４
を通して接続している。他方のＰ°型半導体領域１６に
、電源電位Ｖｃｃ例えば５ｖを供給する配線１０が接続
孔４を通して接続している。また、ゲート電極１５の上
面に接続孔４を通して接続している。これにより、ダイ
オード形態に構成している。配線１０は、他の接続孔４
を通してに型ウェル領域１７に接続している。
第２図に示したＮチャネルクランプＭＩＳＦＥＴ Ｑ
ｎ ２は、第１図及び第５図に示したように。
ｎ ２は、第１図及び第５図に示したように。
ソース、ドレイン領域である２つのｎ゛型半導体領域１
８、酸化シリコン膜からなるゲート絶縁膜９、例えばＣ
ＶＤによる多結晶シリコン膜からなるゲート電極１５か
らなっている。２つのうちの一方のぎ型半導体領域１８
に、アルミニウム膜からなる配線１４が接続孔４を通し
て接続している。他方のｎ゛型半導体領域１８に、回路
の接地電位ＶｓＳ例えばＯｖを供給するアルミニウム膜
からなる配線１３が接続孔４を通して接続している。ま
た、配線１３は、ゲート電極１５に接続孔４を通して接
続している。このようにして、ダイオード形態に構成し
ている。
８、酸化シリコン膜からなるゲート絶縁膜９、例えばＣ
ＶＤによる多結晶シリコン膜からなるゲート電極１５か
らなっている。２つのうちの一方のぎ型半導体領域１８
に、アルミニウム膜からなる配線１４が接続孔４を通し
て接続している。他方のｎ゛型半導体領域１８に、回路
の接地電位ＶｓＳ例えばＯｖを供給するアルミニウム膜
からなる配線１３が接続孔４を通して接続している。ま
た、配線１３は、ゲート電極１５に接続孔４を通して接
続している。このようにして、ダイオード形態に構成し
ている。
以上説明したように１本願によれば次の効果を得ること
ができる。
ができる。
（１）クランプＭＩ ５ＦＥＴＱｐ＋ 、Ｑｎｘのゲー
ト絶縁膜の一部であるフィールド絶縁膜６の上面に多結
晶シリコン膜３を被着させ、これをゲート電極の一部と
したことにより、ゲート絶縁膜のほとんどの部分がフィ
ールド絶縁膜６によって構成されるので、前記クランプ
ＭＩＳＦＥＴＱＰ、。
ト絶縁膜の一部であるフィールド絶縁膜６の上面に多結
晶シリコン膜３を被着させ、これをゲート電極の一部と
したことにより、ゲート絶縁膜のほとんどの部分がフィ
ールド絶縁膜６によって構成されるので、前記クランプ
ＭＩＳＦＥＴＱＰ、。
Ｑ ｎ ２のしきい値を低下させることができる。こ九
によりクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｓ
、 Ｑ ｎ Ｉの導通時におけるチャネル抵抗を低減す
ることができる。
によりクランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ ｓ
、 Ｑ ｎ Ｉの導通時におけるチャネル抵抗を低減す
ることができる。
（２）前記（１）により、静電気等の過大な電気エネル
ギーを配線１０又は１３に迅速に放出することができる
。これにより、インバータ等の内部回路を構成している
ＭＩＳＦＥＴ等の半導体素子の過大な電気エネルギーに
よる破壊を良好に防止して、半導体集積回路装置の信頼
性を向上することができる。
ギーを配線１０又は１３に迅速に放出することができる
。これにより、インバータ等の内部回路を構成している
ＭＩＳＦＥＴ等の半導体素子の過大な電気エネルギーに
よる破壊を良好に防止して、半導体集積回路装置の信頼
性を向上することができる。
（３）クランプＭＩＳＦＥＴＱＰｔ 、Ｑｎ＋のゲート
電極の一部である多結晶シリコンｖ３が、フィールド絶
縁膜６のバーズビーク６Ａ及び薄い酸化シＩＪコン膜９
の上に載らないようにしたことにより、絶縁破壊耐圧の
低下を防止することができる。
電極の一部である多結晶シリコンｖ３が、フィールド絶
縁膜６のバーズビーク６Ａ及び薄い酸化シＩＪコン膜９
の上に載らないようにしたことにより、絶縁破壊耐圧の
低下を防止することができる。
（４）ゲート電極の一部であるアルミニウム膜２Ｇ１．
２Ｇ２を２つの半導体領域８又は１１に達するように大
きくしたことにより、過大な電気エネルギーが流入した
際に、フィールド絶縁膜６の下部に確実にチャネルを形
成することができる。
２Ｇ２を２つの半導体領域８又は１１に達するように大
きくしたことにより、過大な電気エネルギーが流入した
際に、フィールド絶縁膜６の下部に確実にチャネルを形
成することができる。
すなわち、クランプＭ Ｉ Ｓ ＦＥＴＱＰ ｒ 、
Ｑｎ １が確実に動作するようにできる。
Ｑｎ １が確実に動作するようにできる。
（５）ゲート絶縁膜のほとんどがフィールド絶縁膜６か
らなるため、ゲート絶縁膜のばらつきが低減するので、
クランプＭＩ ５ＦＥＴＱＰ＋ 、Ｑｎｌの特性を均一
にすることができる。
らなるため、ゲート絶縁膜のばらつきが低減するので、
クランプＭＩ ５ＦＥＴＱＰ＋ 、Ｑｎｌの特性を均一
にすることができる。
以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、クランプＭ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｐ １
、Ｑ ｎ 、。
、Ｑ ｎ 、。
Ｑｐ２．Ｑｎ２のゲート電極またはゲート電極の一部で
ある多結晶シリコン膜は１例えばＭｏ、Ｗ、ｒＴａ、Ｔ
ｉ等の高融点金属膜又はそのシリサイド膜としてもよい
。あるいは、多結晶シリコン膜の上に前記高融点金属膜
又はシリサイド膜を積層した２層膜としてもよい。
ある多結晶シリコン膜は１例えばＭｏ、Ｗ、ｒＴａ、Ｔ
ｉ等の高融点金属膜又はそのシリサイド膜としてもよい
。あるいは、多結晶シリコン膜の上に前記高融点金属膜
又はシリサイド膜を積層した２層膜としてもよい。
また、各領域の導電型は反対導電型であってよい、また
、ＰチャネルあるいはＮチャネルＭＩｓＦＥＴのみから
なる半導体集積回路装置にも適用できる。さらには、Ｐ
型又はＮ型基板内にＰ型及びＮ型のウェル領域を有する
もにも有効である。
、ＰチャネルあるいはＮチャネルＭＩｓＦＥＴのみから
なる半導体集積回路装置にも適用できる。さらには、Ｐ
型又はＮ型基板内にＰ型及びＮ型のウェル領域を有する
もにも有効である。
本願によって開示された発明のうち１代表的なものによ
って得られる効果を簡単に記載すれば。
って得られる効果を簡単に記載すれば。
次のとおりである。
すなわち、クランプＭ Ｉ Ｓ ＦＥＴの実質的なゲー
ト絶縁膜が薄くなることによってしきい値が低下するの
で、外部ｉｔ極（ポンディングパッド）から流入する過
大な電気エネルギーを迅速に放出することができる。こ
れにより、半導体集積回路装置の電気的な信頼性を向上
することができる。
ト絶縁膜が薄くなることによってしきい値が低下するの
で、外部ｉｔ極（ポンディングパッド）から流入する過
大な電気エネルギーを迅速に放出することができる。こ
れにより、半導体集積回路装置の電気的な信頼性を向上
することができる。
第１図は、本発明の一実施例の保護回路の平面図であり
。 第２図は、第１図の等価回路。 第３図は、第１図のＡ−Ａ切断線における断面図、 第４図は、第１図のＢ−８切断線における断面図、 第５図は、第１図のＣ−Ｃ切断線における断面図である
。 ＢＰ・・・ポンディングパッド、Ｒ・・・抵抗素子、Ｑ
ｐ＋ 、ＱｎＩ 、ＱＰ２ 、Ｑｎｇ ＋＋＋クランプ
ＭＩＳＦＥＴ、ＩＮ・・・インバータ、１・・・半導体
基板、２．１０．１３．１４・・・配線（アルミニウム
膜）、２Ｇ１．２Ｇ２・・・アルミニウム膜（ゲート電
極の一部）、３・・・多結晶シリコン膜（ゲート電極の
一部）、４・・・接続孔、５・・・絶縁膜（酸化シリコ
ン膜、ＰＳＧ膜）、６・・・フィールド絶縁膜（酸化シ
リコン膜）、７．１７・・・ウェル領域、８，１１．１
６．１８・・・半導体領域（ソース、ドレイン）、９・
・・酸化シリコン膜、６Ａ・・・バーズビーク、１２・
・；チャネルストッパ、１５・・・ゲート電ｌｌ１（多
結晶シリコン膜）。
。 第２図は、第１図の等価回路。 第３図は、第１図のＡ−Ａ切断線における断面図、 第４図は、第１図のＢ−８切断線における断面図、 第５図は、第１図のＣ−Ｃ切断線における断面図である
。 ＢＰ・・・ポンディングパッド、Ｒ・・・抵抗素子、Ｑ
ｐ＋ 、ＱｎＩ 、ＱＰ２ 、Ｑｎｇ ＋＋＋クランプ
ＭＩＳＦＥＴ、ＩＮ・・・インバータ、１・・・半導体
基板、２．１０．１３．１４・・・配線（アルミニウム
膜）、２Ｇ１．２Ｇ２・・・アルミニウム膜（ゲート電
極の一部）、３・・・多結晶シリコン膜（ゲート電極の
一部）、４・・・接続孔、５・・・絶縁膜（酸化シリコ
ン膜、ＰＳＧ膜）、６・・・フィールド絶縁膜（酸化シ
リコン膜）、７．１７・・・ウェル領域、８，１１．１
６．１８・・・半導体領域（ソース、ドレイン）、９・
・・酸化シリコン膜、６Ａ・・・バーズビーク、１２・
・；チャネルストッパ、１５・・・ゲート電ｌｌ１（多
結晶シリコン膜）。
Claims (1)
- 【特許請求の範囲】 １、同一導電型の２つの半導体領域と、該２つの半導体
領域間を分離する素子分離絶縁膜と、該素子分離絶縁膜
の上面に被着して設けた第１導電層及び該第１導電層よ
り大きな面積を有しかつ第１導電層の上面に接続した第
２導電層とからなるゲート電極と、前記第１導電層と第
２導電層の間の層間絶縁膜とを有し、前記第１又は第２
導電層を２つの半導体領域の一方に接続して構成した保
護素子を外部電極と内部回路の間に接続したことを特徴
とする半導体集積回路装置。 ２、前記第１導電層下の素子分離絶縁膜及び第１導電層
と第２導電層の間の層間絶縁膜は、保護素子のゲート絶
縁膜を構成していることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ３、前記素子分離絶縁膜の上面に被着している第１導電
層は、素子分離絶縁膜のバーズビーク上に達しない程度
の大きさであり、前記第２導電層は、素子分離絶縁膜の
両側部の前記半導体領域上に達する程度に大きいことを
特徴とする特許請求の範囲第１項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146874A JP2541518B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61146874A JP2541518B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634666A true JPS634666A (ja) | 1988-01-09 |
| JP2541518B2 JP2541518B2 (ja) | 1996-10-09 |
Family
ID=15417517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61146874A Expired - Fee Related JP2541518B2 (ja) | 1986-06-25 | 1986-06-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2541518B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH021983A (ja) * | 1988-06-09 | 1990-01-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
| US5418819A (en) * | 1991-11-18 | 1995-05-23 | Nippon Hoso Kyokai | Transmitting apparatus and receiving apparatus based on phase modulation method |
| US5423209A (en) * | 1992-04-06 | 1995-06-13 | National Aerospace Laboratory Of Science And Technology Agency | Truncated pyramid-shape multi-hole pitot probe and flight velocity detection system using said truncated pyramid-shape multi-hole pitot probe |
| JPH08288404A (ja) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
| JPH09162303A (ja) * | 1995-12-06 | 1997-06-20 | Ind Technol Res Inst | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
| JP2009283610A (ja) * | 2008-05-21 | 2009-12-03 | Elpida Memory Inc | Ｅｓｄ保護回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182271A (ja) * | 1982-04-20 | 1983-10-25 | Toshiba Corp | 半導体装置 |
| JPS59231847A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS6053070A (ja) * | 1983-09-02 | 1985-03-26 | Nec Corp | Ｍｏｓ−ｆｅｔ集積回路装置 |
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
-
1986
- 1986-06-25 JP JP61146874A patent/JP2541518B2/ja not_active Expired - Fee Related
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| US5418819A (en) * | 1991-11-18 | 1995-05-23 | Nippon Hoso Kyokai | Transmitting apparatus and receiving apparatus based on phase modulation method |
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| JPH06188377A (ja) * | 1992-12-18 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 入出力保護装置 |
| JPH08288404A (ja) * | 1995-04-06 | 1996-11-01 | Ind Technol Res Inst | ラッチアップのない完全に保護されたｃｍｏｓオンチップｅｓｄ保護回路 |
| JPH09162303A (ja) * | 1995-12-06 | 1997-06-20 | Ind Technol Res Inst | ゲート結合ｓｃｒ構造を有するｅｓｄ保護回路 |
| JP2009283610A (ja) * | 2008-05-21 | 2009-12-03 | Elpida Memory Inc | Ｅｓｄ保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2541518B2 (ja) | 1996-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |