JPH06318859A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 サージ印加による入力インバータのゲート酸
化膜破壊を防ぐ。 【構成】 出入力パッド１に電源端子４と接地端子３に
つながれた静電破壊保護トランジスタ部２を有し、静電
破壊保護トランジスタ部２に第１の入力保護抵抗５を介
して補助保護トランジスタ６が接続されている。補助保
護トランジスタ６は電源電圧４と接地端子３につながれ
ており、第２の入力保護抵抗７を介して入力インバータ
８に接続されている。サージ電荷が入力され静電破壊保
護トランジスタ部２で吸収できなっかった電荷を補助保
護トランジスタ６が寄生バイポーラ動作することによ
り、第１の入力保護抵抗５と補助保護トランジスタ６の
接点の電位上昇を抑え、また第２の入力保護抵抗７によ
って十分にゲート破壊耐圧以下に電位を下げる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路装置における静
電破壊防止のための保護回路に用いる半導体装置に関す
るものである。

【０００２】

【従来の技術】近年、半導体集積回路において構成素子
の微細化が大きく進展し、最小加工寸法は１μｍ以下の
いわゆるサブミクロン領域に達している。素子の微細化
に従い、ＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）で
は、基板の高濃度化、ゲート酸化膜の薄膜化、拡散層の
薄化、コンタクト径の縮小化等がはかられてきた。その
ため、ゲート酸化膜および拡散層接合耐圧の低下、コン
タクトにおける電流集中による融解などノイズによる破
壊が起こり易くなっており、静電破壊保護用回路が重要
になってきている。

【０００３】静電破壊のサージモデルとして、人体によ
るサージを想定して低電圧大容量のモデル（２００ｐ
Ｆ，２００Ｖ）とマシンノイズを想定した高電圧小容量
のモデル（１０ｐＦ，２０００Ｖ）が一般的に静電破壊
耐圧試験として行なわれている。従来の厚いゲート酸化
膜を使用したＬＳＩでは、マシンモデルより大容量の人
体モデルによるＥＳＤ保護トランジスタの破壊による耐
圧低下が問題となっていたが、微細化に伴うゲート酸化
膜の薄膜化により、マシンモデルの高電圧サージ印加時
の入力ゲート電位上昇による入力ゲート破壊が重大な耐
圧低下をもたらし、課題となってきている。

【０００４】以下、図５を参照しながら、従来の静電破
壊保護回路について、その構造および動作を説明する。
図５の静電破壊保護回路においては、ＮｃｈＭＯＳＦＥ
ＴとＰｃｈＭＯＳＦＥＴとを有する静電破壊保護トラン
ジスタ部２が入出力端子（入出力パッド）１に接続され
ている。この静電破壊保護トランジスタ部２において、
ＮｃｈＭＯＳＦＥＴのソースは接地端子３に、ＰｃｈＭ
ＯＳＦＥＴのソースは電源端子４に接続されている。図
５に示す従来例では、更に、ＮｃｈＭＯＳＦＥＴとＰｃ
ｈＭＯＳＦＥＴとを有する出力用トランジスタ９が、静
電破壊保護トランジスタ部２の中に設けられている。出
力用トランジスタ９の各ゲートの電位は、不図示の内部
回路により制御され、それによって出力時に、論理高ま
たは論理低の電位を入出力パッド１に与えることができ
る。

【０００５】静電破壊保護トランジスタ部２は、抵抗値
Ｒの入力保護抵抗５を介して、入力インバータ８に接続
されている。入力保護抵抗５は、例えば、半導体基板中
に形成された拡散層から形成された抵抗である。拡散層
のもつ寄生容量は、図５中において、Ｃｄで表記されて
いる。

【０００６】このような従来の半導体装置における静電
破壊保護回路では、入出力パッド１と接地端子３との
間、または、入出力パッド１と電源端子４との間にサー
ジ電圧が印加された場合、言い替えると、入出力パッド
１にサージ電荷が与えられた場合、サージ電荷は静電保
護トランジスタ部２のドレインに注入され、そのドレイ
ン部の電位が高くなるとともに基板の電位も上昇する。
その結果、ドレインをコレクタ、半導体基板をベース、
ソースをエミッタとする寄生バイポーラ動作が開始し、
ドレインからソースにサージ電荷が速急に放出される。
この結果、サージ電荷による高い電位が、そのまま、入
力インバータ８の入力部に与えられることが防止され
る。なお、入力保護抵抗５は、電圧降下により、入力イ
ンバータ８の入力部の電位をさらに低下させる目的で設
けられている。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、素子の微細化に耐えないという問題があ
る。その理由は、高電圧サージが入出力パッド１に与え
られると、入力保護抵抗５を介しても、入力インバータ
８の入力部の電位（入力ゲート電位）が相当に上昇し、
入力インバータ８内のＭＯＳトランジスタのゲートを破
壊するからである。ゲート破壊は、ゲート酸化膜の薄い
半導体装置において顕著である。特に、ゲート酸化膜が
１０ｎｍ以下の場合、上記従来技術は実用に耐えなくな
る。

【０００８】入力インバータ８のゲート破壊を防止する
には、入力保護抵抗５の抵抗値Ｒをより大きくするか、
静電破壊保護トランジスタ部２の各トランジスタのチャ
ネル幅Ｗを大きくする必要がある。しかしながら、保護
抵抗５の抵抗値Ｒを大きなものにすると、入力負荷が増
すために、信号の入出力についての遅延時間が増大して
しまう。また、静電破壊保護トランジスタ部２の各トラ
ンジスタのチャネル幅Ｗを大きくすると、静電保護回路
領域の占有面積が増大し、素子の微細化に不向きであ
る。

【０００９】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、入出力遅延時間の短
い、しかも、高静電破壊耐圧をもつ半導体装置を提供す
ることにある。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
入出力端子と、該入出力端子に接続された内部回路と、
第１の電位を提供するための第１の端子と、第１の電位
よりも低い第２の電位を提供するため第２の端子と、を
備えた半導体装置であって、更に、該入出力端子と該内
部回路との間に接続され、該入出力端子に印加されたサ
ージ電荷を該第１または第２の端子に流し出すことによ
り、該サージ電荷による電位を低減させるための第１保
護手段と、該第１の保護手段と該内部回路との間に接続
され、該サージ電荷による電位を更に低減させるための
補助保護手段とを備えており、該補助保護手段は、該第
１の端子及び第２の端子の少なくとも一方に接続された
電子素子と、該電子素子と該第１保護手段との間に設け
られた第１の保護抵抗と、該電子素子と該内部回路との
間に設けられた第２の保護抵抗と、を有しており、その
ことにより上記目的が達成される。

【００１１】前記電子素子は、ＭＯＳトランジスタであ
ってもよい。前記電子素子は、バイポーラトランジスタ
であってもよい。

【００１２】前記電子素子は、前記第１の保護抵抗に接
続されたドレイン、前記第１の電源端子に接続されたソ
ース及びゲートを有するｐチャネル型ＭＯＳトランジス
タと、該第１の保護抵抗に接続されたドレイン、前記第
２の電源端子に接続されたソース及びゲートを有するｎ
チャネル型ＭＯＳトランジスタと、を有していてもよ
い。

【００１３】好ましくは、前記第２の保護抵抗が、第１
の保護抵抗の抵抗値と第２の保護抵抗の抵抗値の和の１
／２よりも大きい。

【００１４】好ましくは、前記第２の保護抵抗が、第１
の保護抵抗の抵抗値と第２の保護抵抗の抵抗値の和の９
／１０よりも小さい。

【００１５】前記補助保護手段は、前記第２の保護抵抗
と前記内部回路との間に、更に、該第１の端子及び第２
の端子の少なくとも一方に接続された第２の電子素子
と、該第２の電子素子と該内部回路との間に設けられた
第３の保護抵抗と、を有していてもよい。

【００１６】好ましくは、前記第１の保護抵抗が１０オ
ーム以上である。前記第１保護手段は、前記入出力端子
に接続されたドレイン、前記第１の電源端子に接続され
たソース及びゲートを有するｐチャネル型ＭＯＳトラン
ジスタと、前記入出力端子に接続されたドレイン、前記
第２の電源端子に接続されたソース及びゲートを有する
ｎチャネル型ＭＯＳトランジスタと、を有していてもよ
い。

【００１７】

【作用】サージ電荷が入出力端子に印加された時、その
サージ電荷による電位は、第１保護手段によって、ある
程度低下される。本発明では、第１保護手段より内部回
路側に、補助保護手段を更に設けている。この補助保護
手段は、該第１の端子及び第２の端子の少なくとも一方
に接続された電子素子と、この電子素子の両側に設けら
れた１対の保護抵抗との組み合わせによって、該サージ
電荷による電位を更に低下させることができる。この補
助保護手段は、単一の抵抗よりも、総抵抗値を低くしな
がら、サージ電荷による電位をより低くすることを可能
とする。従って、本発明の半導体装置によれば、入出力
端子と内部回路との間にある抵抗成分の増加を原因とす
るような入力インピーダンスの増加を防止しながら、し
かも、静電耐圧を高めることが可能である。

【００１８】

【実施例】

（実施例１）図１を参照しながら、以下に、本発明の実
施例について説明する。

【００１９】本実施例の半導体装置の入出力端子１は、
静電破壊保護トランジスタ部（第１保護手段）２に接続
されている。この静電破壊保護トランジスタ部２は、図
５の従来技術と同様に、ｐチャネル保護トランジスタと
ｎチャネル保護トランジスタとを含んでおり、それらの
各ドレインは入出力パッド１に接続されている。ｐチャ
ネル保護トランジスタのソース及びゲートは、電源端子
４に接続されており、ｎチャネル保護トランジスタ３の
ソース及びゲートは接地端子３に接続されている。

【００２０】静電破壊保護トランジスタ部２は、更に、
出力用トランジスタ９を含んでいる。出力用トランジス
タ９は、ｐチャネル出力トランジスタとｎチャネル出力
トランジスタとを有しており、それらの各ドレインは入
出力パッド１と保護トランジスタとの接続ノードに接続
されている。ｐチャネル出力トランジスタのソースは電
源端子４に接続され、ｎチャネル出力トランジスタのソ
ースは接地端子３に接続されている。出力トランジスタ
及びそのゲートは、それぞれ、出力を制御するための内
部回路（不図示）に接続されている。

【００２１】なお、本明細書では、ｐチャネル保護トラ
ンジスタ、ｎチャネル保護トランジスタ、ｐチャネル出
力トランジスタ、及びｎチャネル出力トランジスタを、
全体として、出力インバータを兼ねる「静電破壊保護ト
ランジスタ」と呼ぶ場合がある。

【００２２】静電破壊保護トランジスタ部２は、内部回
路につながる入力インバータ８の入力部に電気的に接続
されている。本半導体装置は、これらの静電破壊保護ト
ランジスタ部２と入力インバータ８との間に、第１の保
護抵抗５、補助保護トランジスタ６、及び第２の保護抵
抗７がこの順番に直列に接続された構成を有している。
なお、補助保護トランジスタ６は、本実施例では、静電
破壊保護トランジスタと同様の構成を有している。これ
らの第１の保護抵抗５、補助保護トランジスタ６、及び
第２の保護抵抗７は、第２の保護手段を構成している。

【００２３】本半導体装置によれば、入出力端子１に入
ったサージ電荷は、まず、通常の静電破壊保護トランジ
スタ部２に伝わる。サージ電荷により、静電破壊保護ト
ランジスタのドレインが高電位になると、半導体基板の
電位がドレインとともに上昇し、ドレインをコレクタ、
半導体基板をベース、ソースをエミッタとした寄生バイ
ポーラ動作が開始する。この寄生バイポーラによって、
サージ電荷は速やかに接地端子３または電源電圧端子４
に逃げる。

【００２４】第１の保護抵抗５を介して静電破壊保護ト
ランジスタ部２と補助保護トランジスタ６のドレインと
が接続されているために、第１の保護抵抗５と補助保護
トランジスタ６との接続点の電位Ｖｃは、静電破壊保護
トランジスタ部２のバイポーラ動作時の電位Ｖｂｉと、
補助保護トランジスタ６の寄生抵抗Ｒｆにかかる電位と
の総和となる。

【００２５】補助保護トランジスタ６の寄生抵抗Ｒｆに
かかる電位は、Ｒｆ・（Ｖｓ−Ｖｂｉ）／（Ｒ１＋Ｒ
ｆ）である。ここで、Ｖｓは静電破壊保護トランジスタ
のドレイン電位であり、Ｒ１は第１の保護抵抗５の抵抗
値である。

【００２６】この結果、次の式が得られる。 Ｖｃ＝（ＶｓーＶｂｉ）・Ｒｆ／（Ｒ１＋Ｒｆ）＋Ｖｂ
ｉ また、Ｖｓ＞＞Ｖｂｉであるから、この式は以下の式の
ように書き表される。

【００２７】 Ｖｃ＝Ｖｓ・Ｒｆ／（Ｒ１＋Ｒｆ）＋Ｖｂｉ…（１） （１）式から分かるように、保護補助トランジスタ６
が、十分大きな抵抗Ｒ１を持つ第１の保護抵抗５を介し
て静電破壊保護トランジスタ部２に接続されることによ
り、入力インバータ８の配置と大きさに関係なく、電位
Ｖｃを下げることができる。

【００２８】近年、入力インバータ８等に含まれるＭＯ
Ｓトランジスタは、スケーリング則に従って薄膜化され
たゲート酸化膜を有している。このため、そのゲート酸
化膜の耐圧Ｖｂは、バイポーラ動作時電位Ｖｂｉより低
い場合がある。

【００２９】（１）式からわかるように、Ｖｃは、Ｖｂ
ｉよりも大きい。本発明では、第２の保護抵抗７を介し
て、保護補助トランジスタ６と入力インバータ８とを接
続することにより、補助保護トランジスタ６で低下しき
れれなかった電位（Ｖｃ）を、第２の保護抵抗７によっ
て更に緩和し、それによって、入力インバータ８の入力
部の電位（入力ゲート電位Ｖｉｎ）をＶｂ以下にするこ
とができる。

【００３０】第２の保護抵抗７を補助保護トランジスタ
６と入力インバータ８との間に設けたことにより、第１
の保護抵抗７の抵抗値Ｒ１をさほど大きくすることな
く、補助保護トランジスタ６により十分に電位を下げる
ことができる。その結果として、第１の保護抵抗５の抵
抗値Ｒ１を極力小さくして、入出力時に小負荷抵抗を示
す入出力回路を得ることができる。

【００３１】図２及び図８は、サージ電荷が入出力端子
１に与えられたときの入力インバータ８に印加される電
位についてのシミュレーション（計算）結果を示すもの
である。図２のグラフは、第１の保護抵抗５と第２の保
護抵抗７との抵抗値比（Ｒ１／Ｒ２）を横軸に、最大入
力ゲート電圧を縦軸としている。グラフ中の複数の曲線
は、それぞれ、補助保護トランジスタ６の寄生抵抗Ｒｆ
の値を変化させることにより得られた。図８のグラフ
は、入力ゲート電圧の時間依存性を示す。なお、図２及
び図８のグラフは、図７に示す等価回路に基づく電流連
続式を解くことにより得られた。ここでは、拡散層から
形成された第１の保護抵抗５と第２の保護抵抗７とを、
複数の抵抗に分割することにより、図７の電流連続式を
得た。分割された各抵抗の大きさはＲｋ、各抵抗の拡散
容量はＣｄｋで表現され、入力インバータ８の入力部の
容量はＣｇｉで表現されている。また、ｉ番目の抵抗を
流れる電流は、Ｉｉで表記されている。

【００３２】図２のグラフから以下のことがわかる。寄
生抵抗Ｒｆを小さくすることによって、（１）式のＶｃ
を下げることができる。また、寄生抵抗Ｒｆ＜１００
（ｏｈｍｓ）の場合、Ｒ２／（Ｒ１＋Ｒ２）の最適値は
以下の間にある。

【００３３】 １／２＜Ｒ２／（Ｒ１＋Ｒ２）＜９／１０…（２） 第１及び第２の保護抵抗５及び７の抵抗値Ｒ１及びＲ２
が、（２）式に示される条件を満足する場合、静電破壊
保護トランジスタ部２で完全に低下しきれなかった電位
Ｖｃを、それほど大きくない第１の保護抵抗（Ｒ１）５
によって、バイポーラ動作時の電位Ｖｂｉ程度にまでさ
げることができる。また、逆に、ある程度大きな第２の
保護抵抗（Ｒ２）７によって、入力ゲート電位をゲート
酸化膜耐圧Ｖｂ以下にすることができる。このように、
負荷抵抗の値（Ｒ１＋Ｒ２）が一定でも、抵抗Ｒ１とＲ
２との比を適切に選択することで、サージが印加された
とき、効果的に入力ゲート電位の上昇を抑え、入力イン
バータ８のゲート破壊を回避することができる。

【００３４】このように、本実施例によれば、第１の保
護抵抗５を介して静電破壊保護トランジスタ部２と補助
保護トランジスタ６とが接続されている。このため、静
電破壊保護トランジスタ部２で吸収できなっかったサー
ジ電荷による、第１の保護抵抗５と補助保護トランジス
タ６との接点の電位上昇は、補助保護トランジスタ６が
寄生バイポーラ動作することにより抑制される。また、
第２の保護抵抗７によって、入力インバータ９の入力電
位は、そのゲート破壊耐圧よりも十分に低いレベルに低
下される。第１及び第２の保護抵抗５及び７の合計抵抗
値をそれほど増加させずにすむ。こうして、本実施例に
よれば、入力インピーダンスを上げることなく、入力イ
ンバータ８のトランジスタのゲート酸化膜の静電破壊耐
性を向上することができる。

【００３５】（実施例２）以下に、本発明による他の半
導体装置を説明する。

【００３６】図３は、本実施例の半導体装置の回路図を
示している。図３の半導体装置は、図１の半導体装置に
更に、第２の補助保護トランジスタ９と第３の保護抵抗
（Ｒ３）１０とを加えたものである。

【００３７】図４は、実施例１及び実施例２について、
サージ容量１０ｐＦ、電圧２０００Ｖを入出力パッドに
印加した時の入力インバータ８に入力される電位の時間
変移を示すグラフである。図４のグラフは、シミュレー
ションにより得られた。このグラフには、従来例につい
てのシミュレーション結果も示されている。なお、保護
トランジスタのトータルのチャネル幅Ｗと抵抗（１５０
０ｏｈｍ）は一定にしている。

【００３８】静電破壊保護トランジスタと保護抵抗との
組の数は、図５の従来例では、１つであったが、図１の
実施例１では、２つであり、図３の実施例２では、３つ
である。図４からわかるように、保護トランジスタと抵
抗とからなる組が１組、２組、及び３組の場合の最大入
力ゲート電位は、それぞれ、６１Ｖ、１２Ｖ、及び９Ｖ
となった。このように組の数が増すに従って、最大入力
ゲート電位は低下している。これは、保護トランジスタ
で吸収できなっかったサージ電荷が、抵抗を介すること
によって、次の保護トランジスタで吸収され易くなるか
らである。保護トランジスタと抵抗との組を３組にする
と、１組、２組の場合よりサージ耐圧は改善され、効果
的に入力インバータ８のゲート破壊を回避することがで
きる。

【００３９】図６（ａ）から（ｆ）は、図１及び図３の
実施例を更に改良した改良例の回路構成を示している。
図１及び図３の半導体装置は、静電破壊保護用素子（電
子素子）としてＣＭＯＳ型トランジスタを用いたもので
あったが、ＣＭＯＳ型トランジスタの代わりに、バイポ
ーラ型トランジスタ（図６（ａ）−（ｃ））、ＮＭＯＳ
型及び／またはＰＭＯＳ型トランジスタ（図６
（ｅ））、またはＰＮダイオード型（図６（ｅ）及び
（ｆ）において参照番号１２及び１３で示す）の静電破
壊保護用素子を用いてもよい。また、第１、第２の保護
抵抗として拡散抵抗、高抵抗ノンドープド多結晶シリコ
ン配線、ノーマリオントランジスタ、トランスファーゲ
ート（図６（ｄ））を用いてもよい。

【００４０】

【発明の効果】本発明の半導体装置によれば、従来から
採用されている第１保護手段よりも更に内部回路側に、
補助保護手段を設けており、その保護手段により、サー
ジ電荷による電位を更に低下させることができる。この
補助保護手段は、単一の抵抗を採用するよりも総抵抗値
を低くしながら、サージ電荷による電位をより低くする
ことを可能とする。従って、本発明によれば、入力イン
ピーダンスの増加を防止しながら、しかも、静電耐圧を
高めることが可能であるるので、入出力遅延時間の短
い、しかも、高静電破壊耐圧をもつ半導体装置が提供さ
れる。

【図面の簡単な説明】

【図１】本発明による半導体装置の回路図

【図２】本発明の半導体装置について、第２の保護抵抗
Ｒ２の保護抵抗（Ｒ１＋Ｒ２）に占める割合に対する最
大入力ゲート電位の依存性を示す図

【図３】本発明による他の半導体装置の回路図

【図４】本発明による半導体装置についての入力ゲート
電位の時間変移を示す図

【図５】従来の半導体装置の回路図

【図６】本発明による更に他の半導体装置の回路図

【図７】シミュレーションのための本発明による半導体
装置の等価回路とその電流連続式を示す図

【図８】本発明による半導体装置についての入力ゲート
電位の時間変移を示す他の図

【符号の説明】

１ 入出力端子 ２ 静電破壊保護トランジスタ部 ３ 接地端子 ４ 電源端子 ５ 第１の保護抵抗 ６ 補助保護トランジスタ ７ 第２の保護抵抗 ９ 第２の捕縄保護トランジスタ １０ 第３の保護抵抗 １２ ＰＮダイオード型保護素子 １３ ＰＮダイオード保護素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/00 Ｑ 9184−5Ｊ 17/08 Ｃ 9184−5Ｊ (72)発明者 小田中 紳二 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】入出力端子と、 該入出力端子に接続された内部回路と、 第１の電位を提供するための第１の端子と、 第１の電位よりも低い第２の電位を提供するため第２の
   端子と、を備えた半導体装置であって、 更に、 該入出力端子と該内部回路との間に接続され、該入出力
   端子に印加されたサージ電荷を該第１または第２の端子
   に流し出すことにより、該サージ電荷による電位を低減
   させるための第１保護手段と、 該第１の保護手段と該内部回路との間に接続され、該サ
   ージ電荷による電位を更に低減させるための補助保護手
   段とを備えており、 該補助保護手段は、 該第１の端子及び第２の端子の少なくとも一方に接続さ
   れた電子素子と、 該電子素子と該第１保護手段との間に設けられた第１の
   保護抵抗と、 該電子素子と該内部回路との間に設けられた第２の保護
   抵抗と、 を有している半導体装置。
2. 【請求項２】前記電子素子は、ＭＯＳトランジスタであ
   る、請求項１に記載の半導体装置。
3. 【請求項３】前記電子素子は、バイポーラトランジスタ
   である、請求項１に記載の半導体装置。
4. 【請求項４】前記電子素子は、 前記第１の保護抵抗に接続されたドレイン、前記第１の
   電源端子に接続されたソース及びゲートを有するｐチャ
   ネル型ＭＯＳトランジスタと、 該第１の保護抵抗に接続されたドレイン、前記第２の電
   源端子に接続されたソース及びゲートを有するｎチャネ
   ル型ＭＯＳトランジスタと、を有している、請求項１か
   ら３のいずれかに記載の半導体装置。
5. 【請求項５】前記第２の保護抵抗が、第１の保護抵抗の
   抵抗値と第２の保護抵抗の抵抗値の和の１／２よりも大
   きい、請求項１から４のいずれかに記載の半導体装置。
6. 【請求項６】前記第２の保護抵抗が、第１の保護抵抗の
   抵抗値と第２の保護抵抗の抵抗値の和の９／１０よりも
   小さい、請求項１から５のいずれかに記載の半導体装
   置。
7. 【請求項７】前記補助保護手段は、 前記第２の保護抵抗と前記内部回路との間に、更に、 該第１の端子及び第２の端子の少なくとも一方に接続さ
   れた第２の電子素子と、 該第２の電子素子と該内部回路との間に設けられた第３
   の保護抵抗と、 を有している、請求項１から６のいずれかに記載の半導
   体装置。
8. 【請求項８】前記第１の保護抵抗が１０オーム以上であ
   る、請求項１から７のいずれかに記載の半導体装置。
9. 【請求項９】前記第１保護手段は、 前記入出力端子に接続されたドレイン、前記第１の電源
   端子に接続されたソース及びゲートを有するｐチャネル
   型ＭＯＳトランジスタと、 前記入出力端子に接続されたドレイン、前記第２の電源
   端子に接続されたソース及びゲートを有するｎチャネル
   型ＭＯＳトランジスタと、を有している、請求項１から
   ８のいずれかに記載の半導体装置。