KR100391826B1 - 반도체 소자 - Google Patents
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Abstract
본 발명은 100V 이하의 역방향 저지특성을 갖는 모스 트랜지스터 제조시 활성영역 내의 게이트 전극 하부에 매립층을 별도 더 형성하므로써, 역방향 저지전압 특성 저하없이도 온-저항 특성을 개선할 수 있도록 한 반도체 소자에 관한 것이다.
이를 구현하기 위하여 본 발명에서는, 저저항의 N-타입 기판 상에 형성된 N-타입 에피층; 상기 에피층 상의 활성영역에 게이트 산화막을 개재하여 형성된 게이트 전극; 상기 게이트 전극과 소정 부분 오버랩되도록 게이트 전극 양 에지측의 에피층 내에 형성된 소오스용 N+ 저저항층; 상기 저저항층을 둘러싸도록 게이트 전극 양 에지측의 에피층 내에 형성된 P-바디 확산층; 상기 게이트 전극 하단의 P-바디 확산층 사이에 놓이도록 상기 기판과 에피층의 계면에 형성되며, 일부는 에피층을 치고 들어가 성장되고 또 다른 일부는 기판을 치고 들어가 성장된 N+ 저저항 매립층으로 구성된 반도체 소자가 제공된다.
그 결과, N+ 저저항 매립층으로 인해 P-바디 확산층 사이에 위치한 "P-바디 확산층 하단 ~ 기판" 간의 에피층 두께"를 기존보다 줄일 수 있을 뿐 아니라 이와 같이 "P-바디 확산층 하단 ~ 기판" 간의 에피층 두께가 줄더라도 역방향 저지전압 특성 저하가 야기되지 않으므로, 모스 트랜지스터 설계시 타특성 하락없이도 온-저항 특성을 향상시킬 수 있게 된다.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 100V 이하의 역방향 저지 특성을 갖는 모스 트랜지스터 설계시 타특성의 저하없이도 온상태에서의 전압강하 즉, 온-저항 특성을 향상시킬 수 있도록 한 반도체 소자에 및 그 제조방법에 관한 것이다.
모스 트랜지스터는 저전력 소자로부터 고전력 소자에 이르기까지 스위칭 소자로서 광범위하게 이용되고 있는 소자이며, 특히 100V 이하의 저전력 소자는 시스템의 범용 스위칭 회로에 적용되고 있다.
상기 모스 트랜지스터는 게이트, 소오스 및 드레인 전극으로 구성된 삼단자 소자로서, 통상 게이트와 소오스는 소자 상부에 위치하며 드레인 전극은 소자의 하부에 위치하도록 소자 설계를 이루고 있다.
도 1에는 이와 관련된 종래의 N-채널 모스 트랜지스터 구조를 도시한 단면도가 제시되어 있다.
도 1에 의하면, 종래의 N-채널 모스 트랜지스터는 크게, 저저항의 N-타입 기판(1) 상에는 N-타입 에피층(2)이 형성되고, 상기 에피층(2) 상에는 게이트 산화막(3)을 개재하여 폴리실리콘 재질의 게이트 전극(4)이 형성되며, 게이트 전극(4) 양 에지측의 에피층(2) 내에는 상기 게이트 전극(4)과 소정 부분 오버랩됨과 동시에 P-바디 확산층(5)에 의해 둘러싸이도록 소오스용 N+ 저저항층(7)이 형성되고, 상기 결과물 상에는 게이트 전극(4)과 소정 간격 이격된 지점의 저저항층(7)과 P-바디 확산층(5)이 함께 오픈되도록 층간절연막(6)이 형성되며, 상기 층간절연막(6) 상에는 상기 저저항층(7)과 접하도록 소오스 전극(8)이 형성되고, 상기 기판(1) 이면에는 드레인 전극(미 도시)이 형성되도록 소자 구성이 이루어져 있음을 알 수 있다.
따라서, 상기 모스 트랜지스터는 다음의 제 4 단계 공정을 거쳐 제조된다.
제 1 단계로서, Sb나 As를 소스로 하는 저저항 기판(1) 상에 P를 소스로 하는 N-타입 에피층(2)을 성장시키고, 열산화 공정으로 상기 에피층(2) 상에 게이트 산화막(3)을 형성한 다음, 그 위에 불순물이 도핑되지 않은 폴리실리콘막을 형성한다.
제 2 단계로서, 폴리실리콘막을 전극으로 사용하기 위하여 상기 막질 내로 적정 수준의 P 소스를 도핑하는 공정을 실시한다. 그 결과, 상기 폴리실리콘막이 도전막화된다.
제 3 단계로서, 게이트 전극 형성부를 한정하는 레지스트 패턴을 마스크로해서 폴리실리콘막과 게이트 산화막(3)을 순차식각하여 폴리실리콘 재질의 게이트 전극(4)을 형성한다. 이어, 게이트 전극(4)을 마스크로해서 상기 결과물 상으로 B 소스를 이온주입하고 확산시켜, 게이트 전극(4) 양 에지측의 에피층(2) 내에 상기 게이트 전극(4)과 소정 부분 오버랩되도록 P-바디 확산층(5)을 형성한다.
제 4 단계로서, 소오스 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 결과물 상으로 N-타입 불순물인 P나 As를 주입한 후, CVD법으로 상기 결과물 상에 층간절연막(6)을 증착하고 열공정을 실시하여, P-바디 확산층(5) 내에 게이트 전극(4)과 소정 부분 오버랩되도록 소오스용 N+ 저저항층(7)을 형성한다. 이어, 게이트 전극(4)과 소정 간격 이격된 지점의 상기 저저항층(7)과 P-바디 확산층(5)이 함께 오픈되도록 층간절연막(6)을 식각하고, 금속막 증착 및 이의 식각 공정을 거쳐 저저항층(7)에 연결되는 소오스 전극(8)과 게이트 전극(4)에 연결되는 전극 단자(미 도시)를 각각 형성한 다음, 기판(1) 이면에 드레인 전극(미 도시)을 형성하므로써, 본 공정 진행을 완료한다.
그러나 상기 공정을 적용하여 모스 트랜지스터를 제조하면 소자 구동시 다음과 같은 문제가 발생된다.
N-채널 소자에서의 전류 통전은 게이트 전극(4)에 (+) 바이어스를 인가하면게이트 전극 하부, 즉 게이트 산화막(3) 직하부분의 P-바디 확산층(5) 표면부에 전류가 흐를 수 있는 통로 즉, 채널이 유기되는데, 이때 소자 하부의 드레인에 (+) 바이어스를 인가하면 N+ 저저항층(7)에서 주입된 전자는 채널을 통하여 게이트 산화막(3) 하부의 에피층(2)을 거쳐 P-바디 확산층(5) 사이의 공간과 그 하단의 N-에피층(2)을 따라 종방향으로 흘러 최종적으로 드레인 전극으로 빠짐으로써 드레인과 소오스가 통전상태에 이르는 방식으로 이루어진다. 따라서, 이 경우는 도 1의 점선 방향으로 전자의 흐름이 발생하게 된다.
통전상태에서의 온-저항은 소자의 소모전력을 결정짓는 변수로서 통상, 작을수록 유리하다. 소자 내부에서의 온-저항은 채널부, 게이트 산화막(3) 직하의 표면 에피층(2), P-바디 확산층(5) 사이의 에피층 두께 L1 및 L2에서 결정되는 국부적인 저항의 합으로 나타난다. 여기서, L1은 "에피층(2) 표면 ~ P-바디 확산층(5)" 간의 에피층 두께를 나타내고, L2는 "P-바디 확산층(5) 하단 ~ 기판(1)" 간의 에피층 두께를 나타낸다.
이러한 온-저항 특성을 개선시키기 위해서는 P-바디 확산층(5) 하단의 에피층(2) 두께, 즉 L2를 줄일수록 유리하다. 하지만 역바이어스 상태에서 결정되는 항복전압 특성인 역방향 저지전압(BVDSS) 특성은 P-바디 확산층(5)의 접합깊이, L2 부분의 에피층 두께, 게이트 전극(4)의 두께에 의해 결정되는 변수이다. 만약 L2 부분의 에피층(2) 두께를 일정 간격 이상으로 줄이면 역바이어스시 P-바디 확산층(5)에서 뻗는 공핍층이 기판과 터치(touch)됨과 동시에 급격히 전계가 증가되는 리치-쓰루우(reach-through) 현상이 발생하게 되어 역방향 저지전압 특성이하락하게 된다.
즉, 온-저항 특성을 개선하기 위하여 L2 부분의 에피층(2) 두께를 줄이는 것은 역방향 특성을 저하시키는 원인으로 작용하게 된다. 따라서, 현재는 L2의 두께를 줄이는 것을 최종 역방향 저지전압을 얻는 선에서 제한하고 있는 상태이다. 이로 인해 온-저항 특성 개선에 많은 제약이 따르게 되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 100V 이하의 역방향 저지특성을 갖는 모스 트랜지스터 제조시 활성영역 내의 게이트 전극 하부에 매립층을 별도 더 형성하므로써, 순방향 바이어스시 기판으로부터의 캐리어 주입 효과를 증가시켜, 역방향 저지전압 특성의 저하없이도 온상태에서의 전압강하 즉, 온-저항 특성을 향상시킬 수 있도록 한 반도체 소자를 제공함에 있다.
도 1은 종래의 N-채널 모스 트랜지스터 구조를 도시한 단면도,
도 2는 본 발명에서 제안된 N-채널 모스 트랜지스터 구조를 도시한 단면도,
도 3은 도 2의 구조를 갖는 모스 트랜지스터의 역바이어스 공핍층 형상을 나타낸 모식도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 저저항의 N-타입 기판 상에 형성된 N-타입 에피층; 상기 에피층 상의 활성영역에 게이트 산화막을 개재하여 형성된 게이트 전극; 상기 게이트 전극과 소정 부분 오버랩되도록 상기 게이트 전극 양 에지측의 상기 에피층 내에 형성된 소오스용 N+ 저저항층; 상기 저저항층을 둘러싸도록 상기 게이트 전극 양 에지측의 상기 에피층 내에 형성된 P-바디 확산층; 상기게이트 전극 하단의 상기 P-바디 확산층 사이에 놓이도록 상기 기판과 상기 에피층의 계면에 형성되며, 일부는 상기 에피층을 치고 들어가 성장되고 또 다른 일부는 상기 기판을 치고 들어가 성장된 N+ 저저항 매립층; 층간절연막을 사이에 두고 상기 저저항층과 연결된 소오스 전극; 및 상기 기판 이면에 형성된 드레인 전극으로 이루어진 반도체 소자가 제공된다.
상기 구조를 가지도록 모스트랜지스터를 설계할 경우, N+ 저저항 매립층으로 인해 P-바디 확산층 사이에 위치한 "P-바디 확산층 하단 ~ 기판" 간의 에피층 두께"가 기존보다 줄어든 효과를 얻을 수 있을 뿐 아니라 P-바디 확산층 사이에서는 공핍층이 N+ 저저항 매립층까지 도달하지 못한 상태에서 역방향 저지전압이 결정되게 되므로, 역방향 저지전압 특성의 저하없이도 온-저항 특성을 개선할 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2는 본 발명에서 제안된 N-채널 모스 트랜지스터 구조를 도시한 단면도이다.
도 2에 의하면, 본 발명에 의한 N-채널 모스 트랜지스터는 크게, 저저항의 N-타입 기판(10) 상에는 N-타입 에피층(12)이 형성되고, 상기 에피층(12) 상에는 게이트 산화막(13)을 개재하여 폴리실리콘 재질의 게이트 전극(14)이 형성되며, 게이트 전극(14) 양 에지측의 에피층(12) 내에는 상기 게이트 전극(14)과 소정 부분 오버랩됨과 동시에 P-바디 확산층(15)에 의해 둘러싸이도록 소오스용 N+ 저저항층(17)이 형성되고, 상기 결과물 상에는 게이트 전극(14)과 소정 간격 이격된 지점의 저저항층(17)과 P-바디 확산층(15)이 함께 오픈되도록 층간절연막(16)이 형성되며, 상기 층간절연막(16) 상에는 상기 저저항층(17)과 접하도록 소오스 전극(18)이 형성되고, 상기 P-바디 확산층(15) 사이에 위치한 기판(10)과 에피층(12)의 계면 상에는 일부는 에피층(12)을 치고 들어가 성장되고, 또 다른 일부는 기판(10)을 치고 들어가도록 성장된 N+ 저저항 매립층(11)이 형성되며, 상기 기판(10) 이면에는 드레인 전극(미 도시)이 형성되도록 소자 구성이 이루어져 있음을 알 수 있다.
따라서, 상기 모스 트랜지스터는 다음의 제 4 단계 공정을 거쳐 제조된다.
제 1 단계로서, 매립층 형성부를 한정하는 레지스트 패턴을 마스크로해서 Sb나 As를 소스로 하는 저저항 기판(1) 상으로 N-타입 불순물을 도핑한 후, 연이어 P를 소스로 하는 N-타입 에피층(12)을 성장시켜, 기판(10)과 에피층(12)의 계면에 N+ 저저항 매립층(11)을 형성한다. 이때, 상기 N+ 매립층(11)은 일부는 에피층(12)을 치고 들어가 성장되고, 또 다른 일부는 기판(10)을 치고 들어가 성장되도록 형성된다. 그후, 열산화 공정으로 상기 에피층(12) 상에 게이트 산화막(13)을 형성하고, 그 위에 불순물이 도핑되지 않은 폴리실리콘막을 형성한다.
제 2 단계로서, 폴리실리콘막을 전극으로 사용하기 위하여 상기 막질 내로 적정 수준의 P 소스를 도핑하는 공정을 실시한다. 그 결과, 상기 폴리실리콘막이 도전막화된다.
제 3 단계로서, 게이트 전극 형성부를 한정하는 레지스트 패턴을 마스크로해서 폴리실리콘막과 게이트 산화막(13)을 순차식각하여 폴리실리콘 재질의 게이트 전극(14)을 형성한다. 이어, 게이트 전극(14)을 마스크로해서 상기 결과물 상으로 B 소스를 이온주입하고 확산시켜, 게이트 전극(14) 양 에지측의 에피층(12) 내에 상기 게이트 전극(14)과 소정 부분 오버랩되도록 P-바디 확산층(15)을 형성한다.
제 4 단계로서, 소오스 형성부를 한정하는 레지스트 패턴을 마스크로해서 상기 결과물 상으로 N-타입 불순물인 P나 As를 주입한 후, CVD법으로 상기 결과물 상에 층간절연막(16)을 증착하고 열공정을 실시하여, P-바디 확산층(15) 내에 게이트 전극(14)과 소정 부분 오버랩되도록 소오스용 N+ 저저항층(17)을 형성한다. 이어, 게이트 전극(14)과 소정 간격 이격된 지점의 상기 저저항층(17)과 P-바디 확산층(15)이 함께 오픈되도록 층간절연막(16)을 식각하고, 금속막 증착 및 이의 식각 공정을 거쳐 저저항층(17)에 연결되는 소오스 전극(18)과 게이트 전극(14)에 연결되는 전극 단자(미 도시)를 각각 형성한 다음, 기판(10) 이면에 드레인 전극(미 도시)을 형성하므로써, 본 공정 진행을 완료한다.
상기 공정에 의거하여 도 2의 구조를 가지도록 모스 트랜지스터를 설계할 경우, P-바디 확산층(15) 사이에 위치한 에피층(12)중, L1 두께는 기존과 동일하게 유지되나 "P-바디 확산층(5) 하단 ~ 기판(1)" 간의 에피층 두께는 N+ 저저항 매립층(11)으로 인해 기존의 L2에서 L2-α로 줄어듦을 확인할 수 있다.
또한, 도 3에는 100V 이하의 역방향 저지전압 특성을 갖는 모스 트랜지스터의 역방향 바이어스 상태에서의 공핍층 형상을 보인 모식도가 제시되어 있는데, 상기 모식도에 의하면 100V 이하에서 최종 항복전압이 결정될 때의 공핍층 형상은 P-바디 확산층(15) 하부의 N-타입 에피층(12) 두께가 제공하는 만큼 뻗게되나, P-바디 확산층(15) 사이에서는 공핍층이 N+ 저저항 매립층(11)까지 도달하지 못한 상태에서 역방향 저지전압이 결정되고 있음을 확인할 수 있다.
이로보아, "P-바디 확산층(15) 하단 ~ 기판(11)" 간의 에피층 두께를 기존의 L2에서 L2-α사이즈로 줄이더라도 본 발명의 경우는 순방향 바이어스시 기판(10)으로부터의 전자 주입 효과를 기존대비 증가시킬 수 있게 되므로 역방향 저지전압의 특성 저하가 야기되지 않음을 알 수 있다.
즉, 도 2의 구조를 가지도록 모스 트랜지스터를 설계하면 역방향 저지전압의 특성 저하없이도 "P-바디 확산층(15) 하단 ~ 기판(11)" 간의 에피층 두께를 기존보다 줄일 수 있게 되므로, 온-저항 특성을 향상시킬 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 게이트 전극 하단의 기판과 에피층의 계면에 매립층을 별도 더 형성하므로써, P-바디 확산층 사이에 위치한 에피층중, "P-바디 확산층 하단 ~ 기판" 간의 에피층 두께를 기존의 L2에서 L2-α 사이즈로 줄일 수 있게 될 뿐 아니라 이와 같이 "P-바디 확산층 하단 ~ 기판" 간의 에피층 두께가 줄더라도 역방향 저지전압 특성 저하가 야기되지 않으므로, 모스 트랜지스터 설계시 타특성의 하락없이도 온-저항 특성을 개선할 수 있게 된다.
Claims (1)
- 반도체 소자의 수직형 NPN 모스 트랜지스터 구조에 있어서:저저항의 N-타입 기판 상에 형성된 N-타입 에피층;상기 에피층 상의 활성영역에 게이트 산화막을 개재하여 형성된 게이트 전극;상기 게이트 전극과 소정 부분 오버랩되도록 상기 게이트 전극 양 에지측의 상기 에피층 내에 형성된 소오스용 N+ 저저항층;상기 저저항층을 둘러싸도록 상기 게이트 전극 양 에지측의 상기 에피층 내에 형성된 P-바디 확산층;상기 게이트 전극 하단의 상기 P-바디 확산층 사이에 놓이도록 상기 기판과 상기 에피층의 계면에 형성되며, 순방향 바이어스시 상기 N-타입 기판으로부터의 전자주입 효과를 증가시키기 위해, 일부는 상기 에피층을 치고 들어가 성장되고 또 다른 일부는 상기 기판을 치고 들어가 성장되어 전체적으로 다이아몬드 형상으로 된 N+ 저저항 매립층;층간절연막을 사이에 두고 상기 저저항층과 연결된 소오스 전극; 및상기 기판 이면에 형성된 드레인 전극으로 이루어진 것을 특징으로 하는 반도체 소자.
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