TWI419333B

TWI419333B - 半導體結構及其操作方法

Info

Publication number: TWI419333B
Application number: TW100117645A
Authority: TW
Inventors: Shyi Yuan Wu; Wing Chor Chan
Original assignee: Macronix Int Co Ltd
Priority date: 2011-05-19
Filing date: 2011-05-19
Publication date: 2013-12-11
Also published as: TW201248853A

Description

半導體結構及其操作方法

本發明係有關於一種半導體結構及其操作方法，特別係有關於同時改善崩潰電壓與開啟電阻(開啟電流)的半導體結構其操作方法。

在半導體技術中，舉例來說，半導體結構例如功率裝置係使用適合當下CMOS製程的橫向雙擴散金屬氧化半導體(LDMOS)與減表面場(reduced surface field;RESURF)技術。為了提高半導體結構的崩潰電壓(breakdown voltage;BVdss)，一種方法係降低汲極區的摻雜濃度並增加漂移長度。然而，此方法會提高半導體結構的開啟電阻。此外，需要大的設計面積。

本發明係有關於一種半導體結構及其操作方法。係同時改善崩潰電壓與開啟電阻(開啟電流)。設計面積小。

提供一種半導體結構。半導體結構包括基底、第一摻雜區、第二摻雜區、第三摻雜區、第一溝槽結構與第二閘結構。第一摻雜區位於基底中。第一摻雜區具有第一導電型。第二摻雜區位於第一摻雜區中。第二摻雜區具有相反於第一導電型的第二導電型。第三摻雜區位於第二摻雜區中且具有第一導電型。第一溝槽結構具有第一閘結構。第一閘結構與第二閘結構分別位於第二摻雜區的不同側上。

一種半導體結構的操作方法。半導體結構包括基底、第一摻雜區、第二摻雜區、第三摻雜區、第一溝槽結構與第二閘結構。第一摻雜區位於基底中。第一摻雜區具有第一導電型。第二摻雜區位於第一摻雜區中。第二摻雜區具有相反於第一導電型的第二導電型。第三摻雜區位於第二摻雜區中且具有第一導電型。第一溝槽結構具有第一閘結構。第一閘結構與第二閘結構分別位於第二摻雜區的不同側上。半導體結構的操作方法包括以下步驟。施加第一偏壓於分別位於第二閘結構之相對側邊上的第三摻雜區與第一摻雜區之間。施加第二偏壓至第一閘結構，並施加第三偏壓至第二閘結構，以控制半導體結構為開啟狀態或關閉狀態。半導體結構在開啟狀態下，電流流過的通道至少包括第一通道與第二通道。第一通道包括第二摻雜區鄰近於第一閘結構的部分。第二通道包括第二摻雜區鄰近於第二閘結構的部分。

下文特舉一些實施例，並配合所附圖式，作詳細說明如下：

本揭露係有關於半導體結構及其操作方法。半導體結構包括絕緣閘極雙極性電晶體(IGBT)、二極體或金屬氧化半導體例如橫向雙擴散金屬氧化半導體(LDMOS)或增強金屬氧化半導體電晶體(EDMOS)。

第1圖與第2圖繪示一實施例中半導體結構的立體圖。請參照第1圖，半導體結構包括基底2。第一摻雜區4位於基底2中。基底2可包括絕緣層上覆矽(SOI)以節省設計面積，並降低開啟電阻。第一摻雜區4包括次摻雜層12、次摻雜層14與次摻雜層16。第二摻雜區6位於第一摻雜區4中。第三摻雜區8A與第三摻雜區8B位於第二摻雜區6中。井區18位於第一摻雜區4中。第四摻雜區10位於井區18中。井區18與第二摻雜區6藉由第一摻雜區4互相分開。第五摻雜區28位於第二摻雜區6中。埋介電層32位於第一摻雜區4與底層56之間。埋介電層32包括氧化物。第三摻雜區8A、第三摻雜區8B、第五摻雜區28、第四摻雜區10與次摻雜層12係重摻雜的。

於一些實施例中，第1圖與第2圖所示之半導體結構包括LDMOS或EDMOS。第一摻雜區4(包括次摻雜層12、次摻雜層14與次摻雜層16)、井區18、第四摻雜區10、第三摻雜區8A與第三摻雜區8B具有第一導電型例如N導電型。底層56、第二摻雜區6與第五摻雜區28具有相反於第一導電型的第二導電型例如P導電型。

於一些實施例中，第1圖與第2圖所示之半導體結構包括IGBT。第一摻雜區4(包括次摻雜層12、次摻雜層14與次摻雜層16)、第三摻雜區8A與第三摻雜區8B具有第一導電型例如N導電型。底層56、第二摻雜區6、第五摻雜區28、井區18與第四摻雜區10具有相反於第一導電型的第二導電型例如P導電型。

於其他實施例中，第一導電型係例如P導電型，第二導電型係例如N導電型。第三摻雜區8A與第三摻雜區8B係用作源極。第四摻雜區10係用作汲極。

具有第一閘結構20的第一溝槽結構係位於基底2中。第二溝槽結構34也位於基底2中。第一閘結構20包括閘電極層22與位於閘電極層22上的閘介電層24。閘電極層22包括多晶矽、金屬或金屬矽化物。第二溝槽結構34包括導電元件36與形成在導電元件36上的介電元件38。導電元件36包括多晶矽、金屬或金屬矽化物。介電結構30位於第一摻雜區4上。介電結構30包括淺溝槽隔離(STI)。為深溝槽的第二溝槽結構34具有隔離其他裝置的效果，因此能幫助半導體結構維持高的崩潰電壓。第二溝槽結構34與具有第一閘結構20的第一溝槽結構的深度或高度可視情況分別調變。第一閘結構20與第二閘結構26分別位於第二摻雜區6的不同側上。第二閘結構26也延伸至介電結構30上。第二閘結構26包括閘介電層44與位於閘介電層44上的閘電極層42。閘電極層42包括多晶矽、金屬或金屬矽化物。

第2圖係透視化如第1圖所示的部分元件以了解實施例中超接面結構的概念。請參照第2圖，半導體結構包括第六摻雜區40，藉由第一摻雜區4的次摻雜層16互相分開。第六摻雜區40具有第二導電型例如P導電型。舉例來說，第六摻雜區40與第一摻雜區4的次摻雜層16係在介電結構30例如淺溝槽隔離(STI)下。於實施例中，第六摻雜區40與第一摻雜區4的次摻雜層16係形成一超接面(super junction)結構。超接面結構能幫助同時改善崩潰電壓(BVdss)與開啟電阻(Rdson)。形成超接面結構的第六摻雜區40與第一摻雜區4並不限於如第2圖所示的條紋形狀(矩形；rectangle)，而可包括六角形(hexagonal)、八角形(octagonal)或圓形(circle)。

於實施例中，請參照第1圖，半導體結構的操作方法包括使第三摻雜區8A與第四摻雜區10之間具有偏壓，或使第三摻雜區8B與第四摻雜區10之間具有偏壓。調控施加至第一閘結構20的偏壓50，以控制鄰近於第一閘結構20的第一通道48為開啟或關閉。調控施加至第二閘結構26的偏壓52，以控制鄰近於第二閘結構26的第二通道46為開啟或關閉。偏壓50與偏壓52可獨立或一起控制。偏壓50與偏壓52可為相同或不同。於實施例中，舉例來說，半導體結構在開啟狀態下，電流係從第三摻雜區8B經第二通道46、第一摻雜區4的次摻雜層16、井區18流至第四摻雜區10。電流也從第三摻雜區8A經第一通道48、第一摻雜區4的次摻雜層14與次摻雜層12、井區18流至第四摻雜區10。因此應用雙閘極(dual gate)概念之半導體結構的開啟電流高且開啟電阻(Rdson)小。重摻雜的次摻雜層12也能幫助提高開啟電流(降低開啟電阻)。

實施例中半導體結構係結合超接面與雙閘極概念，因此係同時改善崩潰電壓與開啟電阻(開啟電流)。舉例來說，半導體結構能以高電壓例如1200V操作。

第3圖繪示一實施例中半導體結構的立體圖。第3圖係透視化部分元件。第3圖所示之半導體結構與第1圖與第2圖所示之半導體結構的差異在於，係省略如第1圖與第2圖所示的井區18。於一實施例中，舉例來說，第3圖所示之半導體結構包括IGBT。第一摻雜區104、第三摻雜區108A與第三摻雜區108B具有第一導電型例如N導電型。第二摻雜區106、第五摻雜區128與第四摻雜區110具有相反於第一導電型的第二導電型例如P導電型。於實施例中，舉例來說，半導體結構在開啟狀態下，電流係從第三摻雜區108B經第二通道146與第一摻雜區104的次摻雜層116流至第四摻雜區110。電流也從第三摻雜區108A經第一通道148、第一摻雜區104的次摻雜層114與次摻雜層112流至第四摻雜區110。

第4圖繪示一實施例中半導體結構的立體圖。第4圖係透視化部分元件。第4圖所示之半導體結構與第1圖與第2圖所示之半導體結構的差異在於，係省略如第1圖與第2圖所示的介電結構30。

第5圖繪示一實施例中半導體結構的立體圖。第5圖係透視化部分元件。第5圖所示之半導體結構與第1圖與第2圖所示之半導體結構的差異在於，係省略如第1圖與第2圖所示的埋介電層32。第一摻雜區204中為埋摻雜層的次摻雜層212靠近具有第一閘結構220的第一溝槽結構之部分的摻雜濃度係小於遠離第一溝槽結構之部分的摻雜濃度。此設計能提升流經第一通道248且路徑長之電流的導通效果，提高半導體結構的導通電流並降低導通電阻。由於摻雜濃度的差異，使得在退火製程之後，次摻雜層212靠近第一溝槽結構之部分的輪廓高度係小於遠離第一溝槽結構之部分的輪廓高度，如第5圖所示。摻雜區254位於底層256中。摻雜區254的導電型係與底層256的導電型相同例如P導電型，而相反於第一摻雜區204的導電型例如N導電型。

第6圖繪示一實施例中半導體結構的立體圖。第6圖所示之半導體結構與第5圖所示之半導體結構的差異在於，係省略如第5圖所示的介電結構230。

第7圖繪示一實施例中半導體結構的立體圖。第7圖所示之半導體結構與第1圖與第2圖所示之半導體結構的差異在於，介電結構330係場氧化隔離(FOX)。

第8圖繪示一實施例中半導體結構的立體圖。第8圖所示之半導體結構與第5圖所示之半導體結構的差異在於，摻雜區458形成在摻雜區454中。摻雜區458與摻雜區454具有相同的導電型例如P導電型。

第9圖繪示一實施例中半導體結構的上視圖。第10圖與第11圖分別係沿第9圖中AB剖面線與CD剖面線所繪製出的半導體結構的剖面圖。請參照第9圖，第六摻雜區540係藉由第一摻雜區574互相分開。第六摻雜區540具有矩形狀。第六摻雜區540並不限於如第9圖所示的矩形(rectangle)，而可包括六角形(hexagonal)、八角形(octagonal)或圓形(circle)。半導體結構係結合超接面與雙閘極概念的金屬氧化半導體例如LDMOS。舉例來說，第六摻雜區540係以多晶矽材料填充溝槽所形成。請參照第10圖與第11圖，底層556可為摻雜層或磊晶層。

第12圖繪示一實施例中半導體結構的上視圖。第13圖係沿第12圖中EF剖面線所繪製出的半導體結構的剖面圖。請參照第12圖，蜂巢狀的第六摻雜區640與第一摻雜區604係交錯排列。交錯排列的第六摻雜區640與第一摻雜區604係形成超接面結構。構成超接面結構的第六摻雜區640與第一摻雜區604並不限於如第12圖所示的六角形(hexagonal)，而可包括矩形(rectangle)、八角形(octagonal)或圓形(circle)。半導體結構係結合超接面與雙閘極概念的金屬氧化半導體例如LDMOS。舉例來說，構成超接面結構的第六摻雜區640與第一摻雜區604分別係以離子植入所形成。請參照第13圖，底層656可為摻雜層或磊晶層。

第14圖繪示一實施例中半導體結構的剖面圖。請參照第14圖，第一摻雜區704包括(導電型相同的)緩衝區760，位於底層756與超接面結構762之間。第14圖所示之半導體結構係省略如第13圖中所示的井區618。

第15圖所示之半導體結構與第14圖所示之半導體結構的差異在於，第一摻雜區804之緩衝區860靠近第二閘結構826的部分的高度係大於遠離第二閘結構826的部分的高度。更詳細地來說，第一摻雜區804之緩衝區860的高度係從靠近第二閘結構826往遠離第二閘結構826的方向逐漸變小。

第16圖繪示一實施例中半導體結構的上視圖。第17圖與第18圖分別係沿第16圖中GH剖面線與IJ剖面線所繪製出的半導體結構的剖面圖。請參照第18圖，第一閘結構920係電性連接至偏壓966例如閘極偏壓。第三摻雜區908係電性連接至偏壓964例如源極偏壓。第二閘結構926係電性連接至偏壓968例如閘極偏壓。第四摻雜區910係電性連接至偏壓970例如汲極偏壓。於一實施例中，具有第一導電型例如N導電型的第一摻雜區904係以磊晶成長的方式形成在具有第二導電型例如P型的底層956上。請參照第17圖，位於第三摻雜區908之間的第五摻雜區928亦電性連接至偏壓964。請參照第16圖，具有隔離功能的第二溝槽結構934係具有環型，以定義半導體結構的主動區域，能夠有效縮減設計面積。介電結構930包括淺溝槽隔離(STI)。

於實施例中，半導體結構的操作方法包括控制偏壓964與偏壓970，使第三摻雜區908與第四摻雜區910之間具有驅動電流的偏壓。調控偏壓966，以控制鄰近於第一閘結構920的第一通道948為開啟或關閉。調控偏壓968，以控制鄰近於第二閘結構926的第二通道946為開啟或關閉。舉例來說，半導體結構在開啟狀態下，電流係從第三摻雜區908經第二通道946、第一摻雜區904、井區918流至第四摻雜區910。電流也從第三摻雜區908經第一通道948、第一摻雜區904、井區918流至第四摻雜區910。因此應用雙閘極(dual gate)概念之半導體結構的開啟電流高且開啟電阻(Rdson)小。

於一些實施例中，第18圖所示之半導體結構包括LDMOS或EDMOS。第一摻雜區904、井區918、第四摻雜區910、第三摻雜區908具有第一導電型例如N導電型。底層956、第二摻雜區906與第五摻雜區928(第17圖)具有相反於第一導電型的第二導電型例如P導電型。

於一些實施例中，第18圖所示之半導體結構包括IGBT。第一摻雜區904、第三摻雜區908具有第一導電型例如N導電型。底層956、第二摻雜區906、第五摻雜區928(第17圖)、井區918與第四摻雜區910具有相反於第一導電型的第二導電型例如P導電型。於其他實施例中，包括IGBT的半導體結構係具有導電型為例如N型導電型的井區918。於一些實施例中，係省略井區918，如第19圖所示的半導體結構。

於一些實施例中，半導體結構包括二極體，如第20圖所示。第20圖所示的半導體結構與第18圖所示之半導體結構的差異在於，第一閘結構1020、第三摻雜區1008與第二閘結構1026係電性連接至偏壓1072例如低電壓。第四摻雜區1010係電性連接至偏壓1074例如高電壓。於一些實施例中，係省略井區1018，如第21圖所示的半導體結構。

第22圖與第23圖繪示一實施例中半導體結構的剖面圖。第22圖與第23圖分別係例如沿第16圖中GH剖面線與IJ剖面線所繪製出。第22圖與第23圖所示之半導體結構與第17圖與第18圖所示之半導體結構的差異在於，具有第一導電型例如N導電型的第一摻雜區1104包括次摻雜層1112與次摻雜層1114。於一實施例中，次摻雜層1112係以磊晶成長的方式形成具有第二導電型例如P導電型的底層1156上。於其他實施例中，次摻雜層1112係具有與底層1156相同的第二導電型例如P導電型而視為底層1156的一部分。

第24圖與第25圖繪示一實施例中半導體結構的剖面圖。第24圖與第25圖分別係例如沿第16圖中GH剖面線與IJ剖面線所繪製出。第24圖與第25圖所示之半導體結構與第17圖與第18圖所示之半導體結構的差異在於，埋介電層1232位於第一摻雜區1204與底層1256之間。埋介電層1232包括氧化物。於一實施例中，第一摻雜區1204係以磊晶的方式形成。

第26圖與第27圖繪示一實施例中半導體結構的剖面圖。第26圖與第27圖分別係例如沿第16圖中GH剖面線與IJ剖面線所繪製出。第26圖與第27圖所示之半導體結構與第17圖與第18圖所示之半導體結構的差異在於，介電結構1330係場氧化隔離(FOX)。

於一實施例中，第18圖所示的第一閘結構920與第二溝槽結構934係視情況調變成更長的如第28圖中所示的第一閘結構1420與第二溝槽結構1434。於其他實施例中，第18圖所示的第一閘結構920與第二溝槽結構934係視情況調變成更短的如第29圖中所示的第一閘結構1520與第二溝槽結構1534。請參照第29圖，摻雜區1554形成在第二溝槽結構1534與底層1556之間。

第30圖繪示一實施例中半導體結構的上視圖。第31圖與第32圖分別係沿第30圖中KL剖面線與MN剖面線所繪製出的半導體結構的剖面圖。第30、31、32圖所示之半導體結構與第16、17、18圖所示之半導體結構的差異在於，第三溝槽結構1676配置在第二溝槽結構1634的外側。

第33圖繪示一實施例中半導體結構的上視圖。第34圖與第35圖分別係沿第33圖中OP剖面線與QR剖面線所繪製出的半導體結構的剖面圖。第33、34、35圖所示之半導體結構與第16、17、18圖所示之半導體結構的差異在於，具有第一導電型例如N導電型的第一摻雜區1704包括次摻雜層1712與次摻雜層1714。於一實施例中，次摻雜層1714係以磊晶成長的方式形成在具有第二導電型例如P導電型的底層1756上。

第36圖繪示一實施例中半導體結構的上視圖。第36圖繪示之半導體結構與第16圖繪示之半導體結構的差異在於，係形成第一閘結構1820。半導體結構沿ST剖面線繪製出的剖面圖可相似於第18圖。

第37圖繪示一實施例中半導體結構的上視圖。第37圖繪示之半導體結構與第33圖繪示之半導體結構的差異在於，係形成第一閘結構1920。第38圖係沿第37圖中UV剖面線所繪製出的半導體結構的剖面圖。第38圖繪示之半導體結構與第35圖繪示之半導體結構的差異在於，埋介電層1932係位於底層1956與第一摻雜區1904的次摻雜層1912之間。第37圖所示之半導體結構沿UV剖面線繪製出的剖面圖也可相似於第35圖。

第39圖繪示一實施例中半導體結構的剖視圖。第39圖繪示之半導體結構與第38圖繪示之半導體結構的差異在於，第一摻雜區2004的次摻雜層2012係延伸在第一閘結構2020與第二溝槽結構2034之間。

第40圖繪示一實施例中半導體結構的上視圖。第41圖係沿第40圖中WX剖面線所繪製出的半導體結構的剖面圖。第40、41圖所示之半導體結構與第16、18圖所示之半導體結構的差異在於，第五摻雜區2128配置在第三摻雜區2108A與第三摻雜區2108B之間。

第42圖繪示一實施例中半導體結構的上視圖。第43圖係沿第42圖中YZ剖面線所繪製出的半導體結構的剖面圖。第42、43圖繪示之半導體結構與第40、41圖繪示之半導體結構的差異在於，具有第一導電型例如N導電型的第一摻雜區2204包括次摻雜層2212與次摻雜層2214。於一實施例中，次摻雜層2214係以磊晶成長的方式形成在具有第二導電型例如P導電型的底層2256上。

第44圖繪示一實施例中半導體結構的剖視圖。第44圖繪示之半導體結構與第43圖繪示之半導體結構的差異在於，埋介電層2332係位於底層2356與第一摻雜區2304的次摻雜層2312之間。

第45圖繪示一實施例中半導體結構的剖視圖。第45圖繪示之半導體結構與第44圖繪示之半導體結構的差異在於，第一摻雜區2404的次摻雜層2412係延伸在第一閘結構2420與第二溝槽結構2434之間。

於本揭露之實施例中，半導體結構係使用雙閘極概念。半導體結構也可結合超接面概念。因此係同時改善崩潰電壓與開啟電阻(開啟電流)。具有隔離功能的第二溝槽結構能幫助半導體結構維持高的崩潰電壓，並縮減設計面積。第一摻雜區中為埋摻雜層的次摻雜層靠近具有第一閘結構之部分的摻雜濃度係小於遠離第一溝槽結構之部分的摻雜濃度，能提升流經第一通道且路徑長之電流的導通效果，提高半導體結構的導通電流並降低導通電阻。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

2．．．基底

4、104、204、504、604、704、804、904、1104、1204、1704、1904、2004、2204、2304、2404．．．第一摻雜區

6、106、906．．．第二摻雜區

8A、8B、108A、108B、908、1008、2108A、2108B．．．第三摻雜區

10、110、910、1010．．．第四摻雜區

12、14、16、112、114、116、212、1112、1114、1712、1714、1912、2012、2212、2214、2312、2412．．．次摻雜層

18、618、918、1018．．．井區

20、220、920、1020、1420、1520、1820、1920、2020、2420．．．第一閘結構

22、42．．．閘電極層

24、44．．．閘介電層

26、126、226、826、926、1026．．．第二閘結構

28、128、928、2128．．．第五摻雜區

30、130、230、330、930、1330．．．介電結構

32、1232、1932、2332．．．埋介電層

34、934、1434、1534、1634、2034、2434．．．第二溝槽結構

36．．．導電元件

38．．．介電元件

40、540、640．．．第六摻雜區

46、146、946．．．第二通道

48、148、248、948．．．第一通道

50、52、964、966、968、970、1072、1074．．．偏壓

254、454、458、1554．．．摻雜區

56、256、556、656、756、956、1156、1256、1556、1756、1956、2256、2356．．．底層

760、860．．．緩衝區

762．．．超接面結構

1676．．．第三溝槽結構

AB、CD、EF、GH、IJ、KL、MN、OP、QR、ST、UV、WX、YZ．．．剖面線

第1圖繪示一實施例中半導體結構的立體圖。

第2圖繪示一實施例中半導體結構的立體圖。

第3圖繪示一實施例中半導體結構的立體圖。

第4圖繪示一實施例中半導體結構的立體圖。

第5圖繪示一實施例中半導體結構的立體圖。

第6圖繪示一實施例中半導體結構的立體圖。

第7圖繪示一實施例中半導體結構的立體圖。

第8圖繪示一實施例中半導體結構的立體圖。

第9圖繪示一實施例中半導體結構的上視圖。

第10圖繪示一實施例中半導體結構的剖面圖。

第11圖繪示一實施例中半導體結構的剖面圖。

第12圖繪示一實施例中半導體結構的上視圖。

第13圖繪示一實施例中半導體結構的剖面圖。

第14圖繪示一實施例中半導體結構的剖面圖。

第15圖繪示一實施例中半導體結構的剖面圖。

第16圖繪示一實施例中半導體結構的上視圖。

第17圖繪示一實施例中半導體結構的剖面圖。

第18圖繪示一實施例中半導體結構的剖面圖。

第19圖繪示一實施例中半導體結構的剖面圖。

第20圖繪示一實施例中半導體結構的剖面圖。

第21圖繪示一實施例中半導體結構的剖面圖。

第22圖繪示一實施例中半導體結構的剖面圖。

第23圖繪示一實施例中半導體結構的剖面圖。

第24圖繪示一實施例中半導體結構的剖面圖。

第25圖繪示一實施例中半導體結構的剖面圖。

第26圖繪示一實施例中半導體結構的剖面圖。

第27圖繪示一實施例中半導體結構的剖面圖。

第28圖繪示一實施例中半導體結構的剖面圖。

第29圖繪示一實施例中半導體結構的剖面圖。

第30圖繪示一實施例中半導體結構的上視圖。

第31圖繪示一實施例中半導體結構的剖面圖。

第32圖繪示一實施例中半導體結構的剖面圖。

第33圖繪示一實施例中半導體結構的上視圖。

第34圖繪示一實施例中半導體結構的剖面圖。

第35圖繪示一實施例中半導體結構的剖面圖。

第36圖繪示一實施例中半導體結構的上視圖。

第37圖繪示一實施例中半導體結構的上視圖。

第38圖繪示一實施例中半導體結構的剖面圖。

第39圖繪示一實施例中半導體結構的剖面圖。

第40圖繪示一實施例中半導體結構的上視圖。

第41圖繪示一實施例中半導體結構的剖面圖。

第42圖繪示一實施例中半導體結構的上視圖。

第43圖繪示一實施例中半導體結構的剖面圖。

第44圖繪示一實施例中半導體結構的剖面圖。

第45圖繪示一實施例中半導體結構的剖面圖。

2．．．基底

4．．．第一摻雜區

6．．．第二摻雜區

8A、8B．．．第三摻雜區

10．．．第四摻雜區

12、14、16．．．次摻雜層

18．．．井區

20．．．第一閘結構

22、42．．．閘電極層

24、44．．．閘介電層

26．．．第二閘結構

28．．．第五摻雜區

30．．．介電結構

32．．．埋介電層

34．．．第二溝槽結構

36．．．導電元件

38．．．介電元件

46．．．第二通道

48．．．第一通道

50、52．．．偏壓

56．．．底層

Claims

一種半導體結構，包括：一基底；一第一摻雜區，位於該基底中，其中該第一摻雜區具有一第一導電型，該第一摻雜區更包括一埋摻雜層；一第二摻雜區，位於該第一摻雜區中，其中該第二摻雜區具有相反於該第一導電型的一第二導電型；一第三摻雜區，位於該第二摻雜區中且具有該第一導電型；一第一溝槽結構，具有一第一閘結構；一第二溝槽結構，位於該基底中；以及一第二閘結構，其中該第一閘結構與該第二閘結構分別位於該第二摻雜區的不同側上，該埋摻雜層介於該第一閘結構與該第二溝槽結構之間。
如申請專利範圍第1項所述之半導體結構，更包括一第四摻雜區，其中該第二摻雜區與該第四摻雜區係藉由該第一摻雜區互相分開。
如申請專利範圍第1項所述之半導體結構，其中該第二閘結構介於該第一溝槽結構與該第二溝槽結構之間。
如申請專利範圍第1項所述之半導體結構，其中該埋摻雜層靠近該第一溝槽結構之部分的摻雜濃度係小於遠離該第一溝槽結構之部分的摻雜濃度。
如申請專利範圍第1項所述之半導體結構，其中該第一摻雜區靠近該第二閘結構的部分的高度係大於遠離該第二閘結構的部分的高度。
如申請專利範圍第5項所述之半導體結構，其中該第一摻雜區的高度係從靠近該第二閘結構往遠離該第二閘結構的方向逐漸變小。
如申請專利範圍第1項所述之半導體結構，更包括一第五摻雜區，具有該第二導電型並位於該第二摻雜區中。
如申請專利範圍第1項所述之半導體結構，更包括多數個第六摻雜區，具有該第二導電型，並藉由該第一摻雜區互相分開。
一種半導體結構的操作方法，其中該半導體結構包括：一基底；一第一摻雜區，位於該基底中，其中該第一摻雜區具有一第一導電型，該第一摻雜區更包括一埋摻雜層；一第二摻雜區，位於該第一摻雜區中，其中該第二摻雜區具有相反於該第一導電型的一第二導電型；一第三摻雜區，位於該第二摻雜區中且具有該第一導電型；一第一溝槽結構，具有一第一閘結構；一第二溝槽結構，位於該基底中；以及一第二閘結構，其中該第一閘結構與該第二閘結構分別位於該第二摻雜區的不同側上，該埋摻雜層介於該第一閘結構與該第二溝槽結構之間；該操作方法包括：施加一第一偏壓於分別位於該第二閘結構之相對側邊上的該第三摻雜區與該第一摻雜區之間；以及施加一第二偏壓至該第一閘結構，並施加一第三偏壓至該第二閘結構，以控制該半導體結構為開啟狀態或關閉狀態，其中該半導體結構在開啟狀態下，電流流過的通道至少包括：一第一通道，包括該第二摻雜區鄰近於該第一閘結構的部分；以及一第二通道，包括該第二摻雜區鄰近於該第二閘結構的部分。
如申請專利範圍第9項所述之半導體結構的操作方法，其中該半導體結構在開啟狀態下，該電流係流動於該第二閘結構之相對側邊上的該第三摻雜區與該第一摻雜區之間。