TWI549302B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係關於積體電路裝置，且特別是關於一種半導體裝置及其製造方法。

近年來，由於行動通訊裝置、個人通訊裝置等通訊裝置的快速發展，包括如手機、基地台等無線通訊產品已都呈現大幅度的成長。於無線通訊產品當中，常採用橫向雙擴散金氧半導體(LDMOS)裝置之高電壓元件以作為射頻(900MHz-2.4GHz)電路相關之元件。

橫向雙擴散金氧半導體裝置不僅具有高操作頻寬，同時由於可以承受較高崩潰電壓而具有高輸出功率，因而適用於作為無線通訊產品之功率放大器的使用。另外，由於橫向雙擴散金氧半導體(LDMOS)裝置可利用傳統互補型金氧半導體(CMOS)製程技術所形成，故其製作技術方面較為成熟且可採用成本較為便宜之矽基板所製成。

於射頻電路元件應用中之，橫向雙擴散金氧半導體裝置需要低的閘極-汲極電容值(gate to drain capacitance)以改善其最大操作頻率(maximum operating frequency)。此外，此橫向雙擴散金氧半導體裝置亦需要源極-汲極電阻值(即Ron)。然而，為了得到低的源極-汲極電阻值(Ron)，便需增加 橫向雙擴散金氧半導體裝置的漂移區(drift region)與閘極介面(gate interface)，如此將增大了閘極-汲極電容值。因此，便需要一種較佳橫向雙擴散金氧半導體裝置，其可兼具所期望之低的閘極-汲極電容值以及低的源極-汲極電阻值(Ron)。

依據一實施例，本發明提供了一種半導體裝置，包括：一半導體基板，具有一第一導電類型；一半導體層，形成於該半導體基板上，具有該第一導電類型；一閘極結構，設置於該半導體層之一部上；一第一摻雜區，設置於鄰近該閘極結構之一第一側之該半導體層內，具有該第一導電類型；一第二摻雜區，設置於鄰近該閘極結構之相對於該第一側之一第二側之該半導體層內，具有相反於該第一導電類型之一第二導電類型；一第三摻雜區，設置於該第一摻雜區之一部內，具有該第二導電類型；一第四摻雜區，設置於該第二摻雜區之一部內，具有該第二導電類型；數個第五摻雜區，分隔地設置於該第二摻雜區之數個部分內，具有該第一導電類型，其中該些第五摻雜區係位於該第四摻雜區與該閘極結構之間；一第六摻雜區，設置於位於該第一摻雜區之下之該半導體層之一部內，接觸該半導體基板；以及一導電接觸物，形成於該第三摻雜區與該第一摻雜區之一部內，接觸該第六摻雜區。

依據另一實施例，本發明提供了一種半導體裝置之製造方法，包括：提供一半導體基板，具有一第一導電類型；形成一半導體層於該半導體基板上，具有該第一導電類型；形成一閘極結構於該半導體層之一部上；形成一第一摻雜區於鄰 近該閘極結構之一第一側之該半導體層內，具有該第一導電類型；形成一第二摻雜區於鄰近該閘極結構之相對於該第一側之一第二側之該半導體層內，具有相反於該第一導電類型之一第二導電類型；形成一第三摻雜區於該第一摻雜區之一部內，具有該第二導電類型；形成一第四摻雜區於該第二摻雜區之一部內，具有相反於該第一導電類型之該第二導電類型；形成複數個第五摻雜區於該第二摻雜區之數個部分內，具有該第一導電類型，其中該些第五摻雜區係形成於該第四摻雜區與該閘極結構之間；形成一絕緣層於該第二摻雜區、該閘極結構與該第三摻雜區之一部上；形成一溝槽於該第三摻雜區與該第一摻雜區之一部內，露出位於該第一摻雜區下方之該半導體層之一部；施行一離子佈植程序，以佈植該第一導電類型之數個摻質至為該半導體層所露出之該半導體層內，進而形成一第六摻雜區，其中該第六摻雜區實體接觸該半導體基板；以及形成一導電接觸物於該溝槽內，其中該導電接觸物實體接觸該第六摻雜區。

為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。

100‧‧‧半導體基板

102‧‧‧半導體層

104‧‧‧閘介電層

106‧‧‧閘電極

108‧‧‧罩幕層

108a‧‧‧主體部

108b‧‧‧凸出部

110‧‧‧離子佈植製程

112‧‧‧摻雜區

114‧‧‧罩幕層

116‧‧‧離子佈植製程

118‧‧‧摻雜區

120‧‧‧罩幕層

122‧‧‧離子佈植製程

124‧‧‧摻雜區

126‧‧‧摻雜區

128‧‧‧摻雜區

130‧‧‧絕緣層

132‧‧‧開口

134‧‧‧溝槽

136‧‧‧離子佈植製程

138‧‧‧摻雜區

140‧‧‧導電層

142‧‧‧導電層

144‧‧‧層間介電層

146‧‧‧溝槽

148‧‧‧導電層

300‧‧‧蝕刻製程

302‧‧‧溝槽

304‧‧‧絕緣層

G‧‧‧閘極結構

第1、3、6、9、12、15、18、21及24圖為一系列上視示意圖，顯示了依據本發明一實施例之一種半導體裝置之製造方法；第2圖為一剖面示意圖，顯示了沿第1圖內線段2-2之一剖 面情形；第4圖為一剖面示意圖，顯示了沿第3圖內線段4-4之一剖面情形；第5圖為一剖面示意圖，顯示了沿第3圖內線段5-5之一剖面情形；第7圖為一剖面示意圖，顯示了沿第6圖內線段7-7之一剖面情形；第8圖為一剖面示意圖，顯示了沿第6圖內線段8-8之一剖面情形；第10圖為一剖面示意圖，顯示了沿第8圖內線段10-10之一剖面情形；第11圖為一剖面示意圖，顯示了沿第8圖內線段11-11之一剖面情形；第13圖為一剖面示意圖，顯示了沿第12圖內線段13-13之一剖面情形；第14圖為一剖面示意圖，顯示了沿第12圖內線段14-14之一剖面情形；第16圖為一剖面示意圖，顯示了沿第15圖內線段16-16之一剖面情形；第17圖為一剖面示意圖，顯示了沿第15圖內線段17-17之一剖面情形；第19圖為一剖面示意圖，顯示了沿第18圖內線段19-19之一剖面情形；第20圖為一剖面示意圖，顯示了沿第18圖內線段20-20之 一剖面情形；第22圖為一剖面示意圖，顯示了沿第21圖內線段22-22之一剖面情形；第23圖為一剖面示意圖，顯示了沿第21圖內線段23-23之一剖面情形；第25圖為一剖面示意圖，顯示了沿第24圖內線段25-25之一剖面情形；第26圖為一剖面示意圖，顯示了沿第24圖內線段26-26之一剖面情形；第27、30及33圖為一系列上視示意圖，顯示了依據本發明另一實施例之一種半導體裝置之製造方法；第28圖為一剖面示意圖，顯示了沿第27圖內線段28-28之一剖面情形；第29圖為一剖面示意圖，顯示了沿第27圖內線段29-29之一剖面情形；第31圖為一剖面示意圖，顯示了沿第30圖內線段31-31之一剖面情形；第32圖為一剖面示意圖，顯示了沿第30圖內線段32-32之一剖面情形；第34圖為一剖面示意圖，顯示了沿第33圖內線段34-34之一剖面情形；以及第35圖為一剖面示意圖，顯示了沿第33圖內線段35-35之一剖面情形。

請參照第1-26圖之一系列示意圖，以顯示了依據本發明之一實施例之半導體裝置之製造方法，其中第1、3、6、9、12、15、18、21及24圖為一系列上視示意圖，而第2、4-5、7-8、10-11、13-14、16-17、19-20、22-23及25-26等圖則分別顯示了沿第1、3、6、9、12、15、18、21及24圖內2-2、4-4、5-5、7-7、8-8、10-10、11-11、13-13、14-14、16-16、17-17、19-19、20-20、22-22、23-23及25-25、26-26線段之一剖面示意圖，並藉此分別顯示於半導體裝置之製造方法之一中間階段的製作情形。藉由如第1-26圖之示範方法所形成之一半導體裝置可作為適用於射頻電路(RF)元件之一種橫向雙擴散金氧半導體(LDMOS)裝置之用。

請參照第1-2圖，首先提供如矽基板之一半導體基板100。於一實施例中，半導體基板100具有如P型(p-type)之第一導電類型以及介於1E-3歐姆-公分(Ω-cm)至10E-3歐姆-公分(Ω-cm)之電阻率(resistivity)。接著於半導體基板100上藉由如磊晶成長之一方法形成如矽層(silicon layer)之一半導體層102。此半導體層102可臨場地摻雜有如P型之第一導電類型的摻質，且具有約為0.2歐姆-公分(Ω-cm)至0.9歐姆-公分(Ω-cm)之電阻率(resistivity)。於一實施例中，半導體層102之電阻率係大於半導體基板100之電阻率。

接著，沿著如第1圖內Y方向之一方向形成圖案化之一閘極結構G於半導體層102之一部上。此閘極結構G主要包括了依序形成於半導體層102之一部上之一閘介電層(gate dielectric layer)104與一閘電極(gate electrode)106。閘極 結構G之閘介電層104與閘電極106可採用傳統閘極製程所形成，而基於簡化目的不在此詳細描述其製作。於一實施例中，閘介電層104可包括如氧化矽之介電材料，而閘電極106可包括如多晶矽或多晶矽與如金屬或矽化物之其他材料之組合等導電材料。

請參照第3-5圖，形成圖案化之一罩幕層108於半導體層102上，以及接著施行一離子佈植製程110以形成一摻雜區112於閘極結構G之一側(例如為左側)之半導體層102之一部內。

如第3-5圖所示，此圖案化之罩幕層108包括一主體部(bulk portion)108a以及與之相連之數個凸出部(protrusion portions)108b。此圖案化之罩幕層108之主體部108a覆蓋了閘極結構G以及位於閘極結構G右側之半導體層102之部分。從上視觀之，連結於主體部108a之此些突出部108b係形成有一條狀(strip-like)圖案，且分隔地形成於鄰近閘極結構G左側之半導體層之數個部分上。此些突出部108b係沿著如第3圖內之X方向之一方向而延伸，且此方向係為垂直於閘極結構G之一方向。於一實施例中，此圖案化之罩幕層108可包括如阻劑之罩幕材料，故圖案化之罩幕層108可藉由如微影與蝕刻等製程(皆未顯示)而形成。

此外，於離子佈植製程110中係佈植相反於第一導電類型之第二導電類型(例如N型)之摻質進入為圖案化之罩幕層108所露出之半導體層102之數個部分之內，進而於半導體層102內形成了具有第二導電類型之一摻雜區112。於一實 施例中，摻雜區112具有約5E11原子/平方公分至9E13原子/平方公分之一摻質濃度。

請參照第6-8圖，於移除如第3-5圖內所示之圖案化罩幕層108後，形成圖案化之一罩幕層114於半導體層102上及接著施行一離子佈植製程116，以形成一摻雜區118於閘極結構G之另一側(例如為右側)之半導體層102之一部內。

如第6-8圖所示，圖案化之罩幕層114係覆蓋了閘極結構G以及位於閘極結構G左側之半導體層102之部分。於一實施例中，圖案化之罩幕層114可包括如阻劑之罩幕材料，故圖案化之罩幕層114可藉由如微影與蝕刻等製程(皆未顯示)而形成。

此外，於離子佈植製程116中係佈植第一導電類型(例如P型)之摻質進入為圖案化罩幕層114所露出之半導體層102之部分內，進而於半導體層102內之此部分內形成了具有第二導電類型之摻雜區118。於一實施例中，摻雜區118具有約1E12原子/平方公分至5E14原子/平方公分之一摻質濃度。

請參照第9-11圖，於移除第6-8圖內所示之圖案化之罩幕層114後，形成圖案化之一罩幕層120於半導體層102上及接著施行一離子佈植製程122，以形成一摻雜區124於閘極結構G之左側之半導體層102之數個部分之內。

如第9-11圖所示，圖案化之罩幕層120係覆蓋了閘極結構G、摻雜區112與摻雜區118，並露出了形成於閘極結構G與摻雜區112之間之半導體層102之數個部分，使得數 個摻雜區124可交錯地形成於鄰近閘極結構G左側之半導體層102內之數個部分且從上視觀之具有一長方型輪廓。於離子佈植製程中，係佈植如P型之第一導電類型摻質進入為圖案化之罩幕層120所露出之半導體層102之數個部分內，進而形成具有第一導電類型之數個摻雜區124於閘極結構G左側之半導體層102之數個部分內。於一實施例中，摻雜區124具有約5E11-9E13原子/平方公分之一摻質濃度。

請參照第12-14圖，於移除如第9-11圖所示之圖案化之罩幕層120之後，形成一圖案化之罩幕層(未顯示)於半導體基板102上並接著施行一離子佈植製程(未顯示)，以分別於閘極結構G之相對側之摻雜區112與118之內形成一摻雜區126與一摻雜區128。於一實施例中，摻雜區128形成於摻雜區118之一部內，而摻雜區126係形成於摻雜區116之一部內，且分別具有如N型之第二摻雜類型及約1E14原子/平方公分至8E15原子/平方公分之一摻質濃度，而用於形成摻雜區126與128之離子佈植製程可為離子佈植垂直於半導體層102之一表面。於一實施例中，摻雜區112可作為一漂移區(drift region)，而摻雜區128與126可分別作為源極區與汲極區之用。

再者，如第12-14圖所示結構可包括由沿著Y方向之半導體層102上交錯地設置之數個摻雜區112與數個摻雜區124所形成之一超接面結構(super-junction structure)。於沿著Y方向上之超接面結構內之摻雜區112之寬度與摻雜區124之寬度可為相同或不相同。同樣地，沿著Y方向上之超接面結構之此些摻雜區112間之一間距以及此些摻雜區124間之一間 距可為相同或不相同。

請參照第15-17圖，接著形成一絕緣層130於半導體層102上，以順應地覆蓋半導體層102之頂面以及閘極結構G之數個側壁與頂面。接著，施行一圖案化製程(未顯示)以形成一開口132於絕緣層130之一部內。如第15-17圖所示，此開口132露出了摻雜區128之一部，使得半導體層102之其他部分及閘極結構G之頂面仍為絕緣層130所覆蓋。於一實施例中，絕緣層130可包括如氧化矽及氮化矽之絕緣材料，且其可藉由如化學氣相沉積之方法所形成。接著施行一蝕刻製程(未顯示)，採用具有開口132之圖案化絕緣層130作為蝕刻罩幕，進而形成一溝槽134於為開口132所露出之半導體層102之內。如第16-17圖所示，溝槽134係形成有可大體穿透摻雜區128與118之一深度。

請參照第18-20圖，接著採用絕緣層130作為佈植罩幕以施行一離子佈植製程136，以佈植如P型之第一導電類型摻質至為溝槽134所露出之半導體層102之一部內，進而於摻雜區118與半導體基板100之間之半導體層102之一部內形成一摻雜區138。於一實施例中，摻雜區138具有如P型之第一導電類型，以及具有約7E13-9E15原子/平方公分之摻質濃度。於一實施例中，摻雜區138內之摻質濃度可大於半導體層102內之摻質濃度。

請參照第21-23圖，接著沉積數層導電材料於如第18-20圖所示結構之上，且接著圖案化之以形成一導電層140與一導電層142。如第21-23圖所示，導電層140係順應地形 成於絕緣層130之數個部分的表面上以及為溝槽134所露出之半導體層102之底面與數個側壁上。導電層142則形成於導電層140之表面上並填滿了溝槽134。如第22-23圖所示，圖案化之導電層140與142係形成於鄰近於溝槽134之絕緣層130上，且延伸於溝槽134之底面與數個側壁上，進而覆蓋了半導體層102及為溝槽134所露出之摻雜區128與118之表面，而導電層140與142亦覆蓋了閘極結構G以及鄰近閘極結構G之摻雜區112之一部。然而，導電層140與142並不會覆蓋摻雜區126。形成於溝槽134內之導電層140與142之部分可作為導電接觸物(conductive contact)之用。此時，摻雜區138係實體地接觸了形成於溝槽134內之導電層140之底面。於一實施例中，導電層140可包括如鈦-氮化鈦合金(Ti-TiN)之導電材料，而導電層142則包括如鎢之導電材料。

請參照第24-26圖，接著沉積如二氧化矽、旋塗玻璃(SOG)之介電材料於導電層142與半導體層102之上，進而使得此介電材料覆蓋了導電層142、絕緣層130及閘極結構G，進而形成了具有大體平坦頂面之一層間介電層144。接著藉由包括微影與蝕刻製程之一圖案化製程(未顯示)的實施，於摻雜區126之一部之上的層間介電層144與絕緣層130之一部內形成一溝槽146，且溝槽146露出了摻雜區146之一部。接著，沉積一導電層148於層間介電層144上並填滿了溝槽146，進而接觸了摻雜區126。形成於溝槽146內之導電層148可作為一導電接觸物之用。於一實施例中，導電層146可包括如鈦-氮化鈦合金或鎢之導電材料。如此，如第24-26圖所示，依據 本發明一實施例之適用於射頻(RF)電路元件之橫向雙擴散金氧半導體(LDMOS)裝置便大體完成。

於一實施例中，如第25-26圖所示之半導體裝置之閘極結構G與摻雜區126與128可適當地電性相連結(未顯示)，而具有第一導電類型之區域為P型區域，以及第二導電類型之區域為N型區域，使得所形成之半導體裝置為N型橫向雙擴散金氧半導體(n type LDMOS)裝置。此時，摻雜區128可作為一源極區，而摻雜區126可作為一汲極區。

於一實施例中，於如第24-26圖所示之半導體裝置的操作時，可使得一電流(未顯示)自其汲極端(如摻雜區126)橫向地流經位於閘極結構G之下方通道(未顯示)並朝向源極端(如摻雜區128)流動之後，接著為摻雜區118、導電層140與142以及摻雜區138的導引而抵達半導體基板100處，因此便不需要一源極銲線(source wire bond)且半導體裝置可具有降低之的熱阻值(thermal resistance)。

此外，於如第24-26圖所示之半導體裝置中，摻雜區112與118係於閘極結構G與包括了交錯設置之p-n摻雜區(請參照第12-14圖)之超接面結構形成之後才形成。因此，半導體裝置便可具有低的閘極-汲極電容值、低的源極-汲極電阻值以及高崩潰電壓等電性特性。

請參照第27-35圖之一系列示意圖，以顯示了依據本發明之另一實施例之半導體裝置之製造方法，其中第27、30及35圖為一上視示意圖，而第28-29、31-32及34-35等圖則分別顯示了沿第27、30、及33圖內28-28、29-29、31-31、32-32、 34-34及35-35線段之一剖面示意圖，藉以分別顯示於半導體裝置之製造方法之一中間階段的製作情形。藉由如第27-35圖之示範方法所形成之半導體裝置可作為適用於射頻電路(RF)元件之一種橫向雙擴散金氧半導體(LDMOS)裝置。

請參照第27-29圖，首先提供第6-8圖所示結構且施行其相關製程。接著，於移除如第6-8圖所示之圖案化之罩幕層114後，形成相同於如第9-11圖所示之一圖案化之罩幕層120於半導體基板102與閘極結構G上，並露出交錯地形成於閘極結構G與摻雜區112之間之半導體層102之數個部分。接著，施行一蝕刻製程300，以移除為圖案化之罩幕層120所露出之半導體層102之數個部分，進而形成位於摻雜區112內之數個溝槽302。從上視觀之，此些溝槽302具有條狀(strip-like)圖案，且分別露出了半導體層102之一部。

請參照第30-32圖，施行一離子佈植製程(未顯示)，採用第27-29圖內所示之圖案化之罩幕層作為佈植罩幕，以佈植如P型之第一導電類型之摻質至為此些溝槽302所露出之半導體層102之數個部分的側壁上，進而形成一摻雜區302。接著，於移除圖案化罩幕層120後，於此些溝槽302內填入如氧化矽之絕緣材料，進而形成一絕緣層304於此些溝槽302之內。絕緣層304之頂面與半導體層102及形成於其內之摻雜區112共平面。如第30圖所示，此離子佈植製程可為一斜角度佈植(tilt implantation)製程，因此從上視觀之，摻雜區302可形成有一中空長方形(hollow rectangular)輪廓。

請參照第33-35圖，接著針對如第30-33圖所示結 構施行如第12-26圖所示之相關製程，進而形成如第33-35圖所示之半導體裝置。

於一實施例中，如第33-35圖所示之半導體裝置之閘極結構G與摻雜區126與128可適當地電性相連結(未顯示)，而具有第一導電類型之區域為P型區域，以及第二導電類型之區域為N型區域，使得所形成之半導體裝置為N型橫向雙擴散金氧半導體(n type LDMOS)裝置。此時，摻雜區128可作為一源極區，而摻雜區126可作為一汲極區。

於一實施例中，於如第33-35圖所示之半導體裝置的操作時，可使得一電流(未顯示)自其汲極端(如摻雜區126)橫向地流經位於閘極結構G之下方通道(未顯示)並朝向源極端(如摻雜區128)流動之後，接著為摻雜區118、導電層140與142以及摻雜區138的導引而抵達半導體基板100處，因此便不需要一源極銲線(source wire bond)，且半導體裝置可具有一較低的熱阻值(thermal resistance)。

此外，於如第33-35圖所示之半導體裝置中，摻雜區112與118係於閘極結構G與包括了交錯設置之p-n摻雜區(請參照第12-14圖)之超接面結構形成後才形成。因此，半導體裝置便可具有低的閘極-汲極電容值、低的源極-汲極電阻值以及高崩潰電壓等電性特性。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體基板

102‧‧‧半導體層

118‧‧‧摻雜區

124‧‧‧摻雜區

126‧‧‧摻雜區

128‧‧‧摻雜區

130‧‧‧絕緣層

134‧‧‧溝槽

138‧‧‧摻雜區

140‧‧‧導電層

142‧‧‧導電層

144‧‧‧層間介電層

146‧‧‧溝槽

148‧‧‧導電層

Claims (16)

1. 一種半導體裝置，包括：一半導體基板，具有一第一導電類型；一半導體層，形成於該半導體基板上，具有該第一導電類型；一閘極結構，設置於該半導體層之一部上；一第一摻雜區，設置於鄰近該閘極結構之一第一側之該半導體層內，具有該第一導電類型；一第二摻雜區，設置於鄰近該閘極結構之相對於該第一側之一第二側之該半導體層內，具有相反於該第一導電類型之一第二導電類型；一第三摻雜區，設置於該第一摻雜區之一部內，具有該第二導電類型；一第四摻雜區，設置於該第二摻雜區之一部內，具有該第二導電類型；數個第五摻雜區，分隔地設置於該第二摻雜區之數個部分內，具有該第一導電類型，其中該些第五摻雜區係位於該第四摻雜區與該閘極結構之間；一第六摻雜區，設置於位於該第一摻雜區之下之該半導體層之一部內，接觸該半導體基板，其中該第六摻雜區具有該第一導電類型；以及一導電接觸物，形成於該第三摻雜區與該第一摻雜區之一部內，接觸該第六摻雜區。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一導 電類型為P型，而該第二導電類型為N型。
3. 如申請專利範圍第1項所述之半導體裝置，其中該第三摻雜區為一源極區，而該第四摻雜區為一汲極區。
4. 如申請專利範圍第1項所述之半導體裝置，其中該些第五摻雜區及其鄰近之該第二摻雜區形成了一超接面結構。
5. 如申請專利範圍第1項所述之半導體裝置，其中從上視觀之，該些第五摻雜區具有長方形輪廓。
6. 如申請專利範圍第1項所述之半導體裝置，其中從上視觀之，該些第五摻雜區具有中空長方形輪廓。
7. 如申請專利範圍第6項所述之半導體裝置，更包括一絕緣層，形成於該半導體層之數個部分內，其中該絕緣層係分別為該些第五摻雜區之一所環繞。
8. 如申請專利範圍第1項所述之半導體裝置，其中該導電接觸物包括一第一導電層以及為該第一導電層所環繞之一第二導電層。
9. 一種半導體裝置之製造方法，包括：提供一半導體基板，具有一第一導電類型；形成一半導體層於該半導體基板上，具有該第一導電類型；形成一閘極結構於該半導體層之一部上；形成一第一摻雜區於鄰近該閘極結構之一第一側之該半導體層內，具有該第一導電類型；形成一第二摻雜區於鄰近該閘極結構之相對於該第一側之一第二側之該半導體層內，具有相反於該第一導電類型 之一第二導電類型；形成一第三摻雜區於該第一摻雜區之一部內，具有該第二導電類型；形成一第四摻雜區於該第二摻雜區之一部內，具有相反於該第一導電類型之該第二導電類型；形成複數個第五摻雜區於該第二摻雜區之數個部分內，具有該第一導電類型，其中該些第五摻雜區係形成於該第四摻雜區與該閘極結構之間；形成一絕緣層於該第二摻雜區、該閘極結構與該第三摻雜區之一部上；形成一溝槽於該第三摻雜區與該第一摻雜區之一部內，露出位於該第一摻雜區下方之該半導體層之一部；施行一離子佈植程序，以佈植該第一導電類型之數個摻質至為該半導體層所露出之該半導體層內，進而形成一第六摻雜區，其中該第六摻雜區實體接觸該半導體基板；以及形成一導電接觸物於該溝槽內，其中該導電接觸物實體接觸該第六摻雜區。
10. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第一導電類型為P型，而該第二導電類型為N型。
11. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該第三摻雜區為一源極區，而該第四摻雜區為一汲極區。
12. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該些第五摻雜區及其鄰近之該第二摻雜區形成了一超 接面結構。
13. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中從上視觀之，該些第五摻雜區具有長方形輪廓。
14. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中從上視觀之，該些第五摻雜區具有中空長方形輪廓。
15. 如申請專利範圍第9項所述之半導體裝置之製造方法，更包括形成一絕緣層於該半導體層之數個部分內，其中該絕緣層係分別為該些第五摻雜區之一所環繞。
16. 如申請專利範圍第9項所述之半導體裝置之製造方法，其中該導電接觸物包括一第一導電層以及為該第一導電層所環繞之一第二導電層。