CN104576729B - 横向双扩散金属氧化物半导体装置及其制造方法 - Google Patents
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Abstract
本发明公开了一种横向双扩散金属氧化物半导体装置及其制造方法，其中，所述装置包括：外延半导体层，位于一半导体基板上；栅介电层，位于该外延半导体层上；栅堆叠物，位于该栅介电层上；第一掺杂区，位于该栅堆叠物的第一侧的该外延半导体层内；第二掺杂区，位于该栅堆叠物的第二侧的该外延半导体层内；第三掺杂区，位于该第一掺杂区内；第四掺杂区，位于该第二掺杂区内；绝缘层，覆盖该第三掺杂区、该栅介电层与该栅堆叠物；导电接触物，位于绝缘层、该第三掺杂区、该第一掺杂区与该外延半导体层之内；以及第五掺杂区，位于该导电接触物下方的该外延半导体层之内。
Description
技术领域
本发明是关于集成电路装置，且特别是关于一种横向双扩散金属氧化物半导体装置(Lateral double diffused metal oxide semiconductor device)及其制造方法。
背景技术
近年来，由于移动通信装置、个人通信装置等通信装置的快速发展，包括如手机、基地台等无线通信产品已都呈现大幅度的成长。于无线通信产品当中，常采用横向双扩散金属氧化物半导体(LDMOS)装置的高电压元件以作为射频(900MHz-2.4GHz)电路相关的元件。
横向双扩散金属氧化物半导体装置不仅具有高操作频宽，同时由于可以承受较高崩溃电压而具有高输出功率，因而适用于作为无线通信产品的功率放大器的使用。另外，由于横向双扩散金属氧化物半导体(LDMOS)装置可利用传统互补型金属氧化物半导体(CMOS)工艺技术所形成，故其制作技术方面较为成熟且可采用成本较为便宜的硅基板所制成。
请参照图1，显示了可应用于射频电路元件中的一种传统N型横向双扩散金属氧化物半导体(N type LDMOS)装置的一剖面示意图。如图1所示，N型横向双扩散金属氧化物半导体装置主要包括一P+型半导体基板100、形成于P+型半导体基板100上的一P-型外延半导体层102、以及形成于P-型外延半导体层102的一部上的一栅极结构G。于栅极结构G的下方及其左侧下方的P-型外延半导体层102的一部内则设置有一P-型掺杂区104，而于栅极结构G的右侧下方邻近于P-型掺杂区104的P-外延半导体层102的一部内则设置有一N-型漂移区(drift region)106。于P型掺杂区104的一部内设置有一P+型掺杂区130与一N+型掺杂区110，而P+型掺杂区130部分接触了N+型掺杂区110的一部，以分别作为此N型横向双扩散金属氧化物半导体装置的一接触区(P+型掺杂区130)与一源极(N+型掺杂区110)之用，而于邻近N-型漂移区106右侧的P-外延半导体层102的一部内则设置有另一N+型掺杂区108，以作为此N型横向双扩散金属氧化物半导体装置的一漏极之用。此外，于栅极结构G之上形成有一绝缘层112，其覆盖了栅极结构G的侧壁与顶面，以及部分覆盖了邻近栅极结构G的N+型掺杂区108与110。再者，N型横向双扩散金属氧化物半导体装置更设置有一P+型掺杂区120，其大体位于N+型掺杂区110与其下方P-型掺杂区104的一部下方的P-型外延半导体区102之内，此P+型掺杂区120则实体地连接了P-型掺杂区104与P+半导体基板100。
基于P+型掺杂区120的形成，于如图1所示的N型横向双扩散金属氧化物半导体装置操作时可使得一电流(未显示)自其漏极端(N+掺杂区108)横向地流经栅极结构G下方的通道(未显示)并朝向源极端(N+掺杂区110)流动，并接着经由P-型掺杂区104与P+掺杂区120的导引而抵达P+型半导体基板100处，如此可避免造成相邻电路元件之间的电感耦合(inductor coupling)及串音(cross talk)等不期望问题的发生。然而，此P+掺杂区120的形成需要高浓度、高剂量的离子注入(未显示)的实施以及如高于900℃的一较高温度的热扩散工艺的处理，且栅极结构G与N+掺杂区110的左侧之间须保持一既定距离D1，以确保N型横向双扩散金属氧化物半导体装置的表现。如此，上述P+型掺杂区120的制作及栅极结构G与N+掺杂区110之间所保持的既定距离D1将相对地增加了此N型横向双扩散金属氧化物半导体装置的导通电阻(Ron)以及此N型横向双扩散金属氧化物半导体装置的元件尺寸，进而不利于N型横向双扩散金属氧化物半导体装置的制造成本与元件尺寸的更为减少。
发明内容
有鉴于此，便需要较为改善的一种横向双扩散金属氧化物半导体装置及其制造方法，以产少横向双扩散金属氧化物半导体装置的制造成本与元件尺寸。
依据一实施例，本发明提供了一种横向双扩散金属氧化物半导体装置，包括：一半导体基板，具有一第一导电类型；一外延半导体层，位于该半导体基板上，具有该第一导电类型；一栅介电层，具有步阶状的剖面结构，位于该外延半导体层上；一栅堆叠物，顺应地位于该栅介电层之上；一第一掺杂区，位于该栅堆叠物的一第一侧的该外延半导体层的一部内，具有该第一导电类型；一第二掺杂区，位于相对该栅堆叠物的该第一侧的一第二侧的该外延半导体层的一部内，具有相反于该第一导电类型的一第二导电类型，其中该第二掺杂区的一部位于该栅堆叠物与该栅介电层之下；一第三掺杂区，位于该第一掺杂区的一部内，具有该第二导电类型；一第四掺杂区，位于该第二掺杂区的一部内，具有该第二导电类型；一绝缘层，覆盖该第三掺杂区、该栅介电层与该栅堆叠物；一导电接触物，位于绝缘层、该第三掺杂区、该第一掺杂区与该外延半导体层的一部中；以及一第五掺杂区，位于该导电接触物下方的该外延半导体层的一部内，具有该第一导电类型，其中该第五掺杂区实体接触该半导体基板与该导电接触物且环绕该导电接触物的部分侧壁与底面。
依据另一实施例，本发明提供了一种横向双扩散金属氧化物半导体装置的制造方法，包括：提供一半导体基板，具有一第一导电类型；形成一外延半导体层于该半导体基板上，具有该第一导电类型；形成一第一掺杂区于该外延半导体层的一部内，具有相对于该第一导电类型的一第二导电类型；形成一第一介电层于该外延半导体层内的该第一掺杂区之上；形成一第二介电层于该外延半导体层的一部上，邻近该第一介电层并接触该第一介电层，其中该第一介电层与该第二介电层具有不同厚度；形成一栅堆叠物于该第一介电层的一部上以及该第二介电层的一部上；形成一第二掺杂区于邻近该栅堆叠物的一第一侧的该外延半导体层的一部内，具有该第一导电类型；形成一第三掺杂区于该栅堆叠物的该第一侧的该第二掺杂区的一部内，具有相反于该第一导电类型的一第二导电类型；形成一绝缘层于该第一介电层、该栅堆叠物、与该第二介电层上；形成一第一沟槽于该栅堆叠物的该第一侧内，其中该第一沟槽穿透了该绝缘层、该第二介电层、该第三掺杂区、该第一掺杂区及该外延半导体层的一部；施行一第一离子注入工艺，于为该第一沟槽所露出的该外延半导体层的一部内形成一第四掺杂区，其中该第四掺杂区接触该半导体基板且具有该第一导电类型；形成一第一导电接触物于该第一沟槽内并接触该第四掺杂区；形成一层间介电层于该绝缘层与该第一导电接触物之上；形成一第二沟槽于相对于该栅堆叠物的该第一侧的一第二侧，其中该第二沟槽穿透了该层间介电层、该绝缘层与该第二介电层的一部，以露出该第一掺杂区的一部；施行一第二离子注入工艺，于为该第二沟槽所露出的该第一掺杂区的一部内形成一第五掺杂区，其中该第五掺杂区具有该第二导电类型；以及形成一第二导电接触物于该第二沟槽内并接触该第五掺杂区。
通过本发明的横向双扩散金属氧化物半导体装置及其制造方法，实现了降低横向双扩散金属氧化物半导体装置的制造成本与元件尺寸，且有助于降低N型横向双扩散金属氧化物半导体装置的导通电阻。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合所附的图式，作详细说明如下。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：
图1为一剖面示意图，显示了现有的一种横向双扩散金属氧化物半导体装置。
图2至图8为一系列剖面示意图，显示了为依据本发明的一实施例的一种横向双扩散金属氧化物半导体装置的制造方法。
图9为一剖面示意图，显示了为依据本发明的一实施例的一种横向双扩散金属氧化物半导体装置。
附图标号说明：
100～半导体基板；
102～P-型外延半导体层；
104～P-型掺杂区；
106～N-型漂移区；
108～N+型掺杂区；
110～N+型掺杂区；
112～绝缘层；
120～P+型掺杂区；
200～半导体基板；
202～外延半导体层；
204～垫氧化物层；
206～垫氮化物层；
208～开口；
210～离子注入工艺；
212～掺杂区；
214～介电层；
216～介电层；
218～导电层；
220～掩膜层；
222～开口；
224～掺杂区；
226～间隔物；
228～开口；
230～掺杂区；
232～绝缘层；
234～沟槽；
236～离子注入工艺；
238～掺杂区；
240～导电层；
242～导电层；
244～层间介电层；
246～沟槽；
248～掺杂区；
250～导电层；
252～导电层；
G～栅极结构；
G’～栅堆叠物；
H～深度；
D1～距离；
D2～距离。
具体实施方式
以下配合图式及本发明的较佳实施例，进一步阐述本发明为达成预定发明目的所采取的技术手段。
请参照图2至图8的剖面示意图，显示了为依据本发明的一实施例的适用于射频电路元件的一种横向双扩散金属氧化物半导体装置的制造方法。
请参照图2，首先提供如硅基板的一半导体基板200。于一实施例中，半导体基板200具有如P型导电类型的一第一导电类型以及介于0.001欧姆-公分(Ω-cm)-0.005欧姆-公分(Ω-cm)的电阻率(resistivity)。接着形成一外延半导体层202于半导体基板200之上，外延半导体层202包括如硅的外延材料。外延半导体层202具有如P型导电特性的第一导电类型掺质以及约介于0.5欧姆-公分(Ω-cm)-1欧姆-公分(Ω-cm)的电阻率。于一实施例中，外延半导体层202的电阻率高于半导体基板200的电阻率。
请参照图3，接着于外延半导体层202上依序形成一垫氧化物(pad oxide)层204与一垫氮化物(pad nitride)层206。垫氧化物层204包括如二氧化硅的材料，而垫氮化物层206则包括如氮化硅的材料。接着，施行包括光刻与蚀刻的一图案化工艺(未显示)，以于垫氮化物层206的一部内形成一开口208，而开口208则露出了位于下方的垫氧化物层204的一部。接着，采用垫氮化物层206作为离子注入掩膜以施行一离子注入工艺210，于为开口208所露出的区域内注入具有如N型导电特性的一第二导电类型的掺质离子并使的穿透为开口208所露出的垫氧化物层206部分，以进入了外延半导体层202的一部内。
请参照图4，于施行离子注入工艺210(参见图3)后，于外延半导体层202的一部内便形成了一掺杂区212，其具有相反于外延半导体层202的第一导电类型的第二导电类型以及介于5x1011原子/平方公分-5x1013原子/平方公分的掺质浓度。在此，掺杂区212作为一漂移区(drift-region)之用。接着，施行一蚀刻工艺(未显示)，例如为一干蚀刻工艺，并采用垫氮化物层206作为一蚀刻掩膜，以蚀刻去除为开口208所露出垫氧化物层204的部分，进而露出了位于外延半导体层202内的掺杂区212的一顶面。接着，施行一沉积工艺(未显示)，以于开口208所露出的外延半导体层202上形成一介电层214。在此，介电层214的顶面略高于与垫氮化物层206的顶面。然而，介电层214的顶面亦可略低于或等高于与垫氮化物层206的顶面。于一实施例中，介电层214可包括如二氧化硅的材质，且可通过如热氧化法的一沉积工艺所形成。
请参照图5，接着施行一蚀刻工艺(未显示)，采用介电层214作为蚀刻掩膜，依序去除外延半导体层202上的垫氮化物层206与垫氧化物层204，进而于外延半导体层202上留下介电层214并露出外延半导体层202的其他部分的顶面。在此，于去除垫氧化物层204时，亦可能部分地去除了介电层214的一部。接着，施行一沉积工艺(未显示)，以形成另一介电层216于未为介电层214所覆盖的外延半导体层202的顶面上。且于形成介电层216的沉积工艺中，亦可于介电层214的表面上更形成介电材料(未显示)，进而增大了介电层214的厚度。于一实施例中，介电层216可包括相同于介电层214的介电材料，例如为二氧化硅，且可通过如热氧化法的一沉积工艺所形成。
请参照图6，接着依序于介电层214以及介电层216的表面上坦覆且顺应地形成一导电层218以及一掩膜层220，并通过包括光刻与蚀刻的一图案化工艺(未显示)的施行，将所形成的导电层218与掩膜层220图案化成为相分隔的多个图案化的导电层218与掩膜层220，且此些相分隔的多个图案化的导电层218与掩膜层220在此分别绘示为一栅堆叠物G’。于一实施例中，导电层218包括如经掺杂多晶硅的导电材料，而掩膜层220则包括如二氧化硅或氮化硅的掩膜材料。另外，于此些栅堆叠物G’之间则形成有相分隔的多个开口222(在此显示为相分隔的两个开口222)。如图6所示，此些开口222分别露出了介电层216的一部以及介电层214的一部，而此些栅堆叠物G’之一则部分地跨越了相邻近介电层214与介电层216的一部。跨越了相邻近介电层214与介电层216的一部的此栅堆叠物G’内的导电层218作为一栅电极层之用，而为之所覆盖的介电层214与介电层216的一部则作为一栅介电层之用，且此栅介电层具有步阶状(step-shaped)的剖面结构。接着，施行一离子注入工艺(未显示)，采用图案化的导电层218、掩膜层220及介电层214作为一离子注入掩膜，注入具有如P型导电类型的一第一导电类型的掺质，并使之穿透为此些开口222之一所露出的介电层216而进入外延半导体层202内以形成一掺杂区224。在此，掺杂区224具有如P型导电类型的一第一导电类型以及介于1x1013原子/平方公分-5x1014原子/平方公分的掺质浓度。接着，顺应地沉积一层介电材料并且接着施行一回蚀刻工艺(etch-back process，皆未显示)，以于各开口222内邻近栅堆叠物G’的侧壁上形成一间隔物(spacer)226。间隔物226的形成将原先各开口222缩小成为另一开口228。接着，施行一离子注入工艺(未显示)并采用间隔物226、栅堆叠物G’及介电层214作为离子注入掩膜，注入具有如N型导电类型的第二导电类型的掺质，并使之穿透为此些开口222之一所露出的介电层216，进而于掺杂区224的一部内形成一掺杂区230。在此，掺杂区230作为一源极/漏极区之用，且掺杂区230的底面与侧面为掺杂区224所包覆，而掺杂区224具有如N型导电类型的第二导电类型以及介于1x1015原子/平方公分-5x1015原子/平方公分的掺质浓度。
请参照图7，接着顺应地沉积一绝缘层232于基板200之上，以覆盖栅堆叠物G’、间隔物226、介电层216与介电层214的表面。绝缘层232包括如二氧化硅的绝缘材料，且可通过如化学汽相沉积(CVD)的工艺所形成。接着通过包括光刻与蚀刻的一图案化工艺(未显示)的实施，以形成一沟槽234。如图7所示，沟槽234具有一深度H(距外延半导体层202的顶面)以穿透掺杂区224与掺杂区230的一部以及其上的绝缘层232及其下的外延半导体层202的一部。接着施行一离子注入工艺236，并采用绝缘层232作为离子注入掩膜，以注入具有如P型导电类型的第一导电类型的掺质至为沟槽234所露出的外延半导体层202的一部内，并于其内形成一掺杂区238。于一热扩散工艺(未显示)实施之后，掺杂区238实体接触了半导体基板200并包覆了沟槽234的底面以及部分的下方侧壁。在此，掺杂区238具有如P型导电类型的第一导电类型以及介于1x1015原子/平方公分-5x1015原子/平方公分的掺质浓度，掺杂区238内的掺质浓度高于外延半导体层202内的掺质浓度。
请参照图8，接着依序沉积一导电层240与另一导电层242于如图7所示的结构上，其中导电层240顺应地形成于绝缘层232的表面上以及为沟槽234所露出的外延半导体层202的底面与侧壁之上，而导电层242则形成于第一金属层240的表面上并填满了沟槽234。于一实施例中，导电层240包括如钛-氮化钛合金(Ti-TiN)的导电材料，而导电层242则包括如钨的导电材料。接着施行一蚀刻工艺(未显示)，去除高于绝缘层232的顶面上的导电层240与导电层242的部分，进而于沟槽234内留下导电层240与导电层242，以作为一导电接触物之用。接着坦覆地沉积一层间介电层244，以覆盖绝缘层232以及导电层240与导电层242的顶面。层间介电层244可包括如二氧化硅、旋涂玻璃(SOG)的介电材料，且可经过平坦化而具有一平坦表面。接着通过包括光刻与蚀刻工艺的一图案化工艺(未显示)的实施，于扩散区212的一部之上的介电层214、绝缘层232与层间介电层244内形成一沟槽246，且沟槽246露出了扩散区212的一部。接着，施行一离子注入工艺(未显示)，并采用适当注入遮罩的应用，注入具有如N型导电类型的第二导电类型的掺质，进而于掺杂区212的一部内形成一掺杂区248。在此，掺杂区248作为一源极/漏极区之用，且掺杂区248的底面与侧面为掺杂区212所包覆，而掺杂区248具有如N型导电类型的第二导电类型以及介于1x1015原子/平方公分-5x1015原子/平方公分的掺质浓度。接着依序沉积一导电层250与一导电层252，其中导电层250顺应地形成于层间介电层244的表面上以及为沟槽246所露出的侧壁上，而导电层252则形成于导电层250的表面上并填满了沟槽246，形成于沟槽246内的导电层250与导电层252的部分作为一导电接触物之用。如此，如图8所示，依据本发明一实施例的横向双扩散金属氧化物半导体装置便大体完成。
另外，请参照图9，显示了依据本发明的另一实施例的横向双扩散金属氧化物半导体装置。如图9所示的横向双扩散金属氧化物半导体装置大体相似于图8的横向双扩散金属氧化物半导体装置，且其制作大体参照如图1至图8所示的工艺所形成，在此仅将于图8中所示的去除导电层240与导电层242的蚀刻工艺替换为施行包括光刻与蚀刻的一图案化工艺，进而使得导电层240与导电层242经过图案化而仍部分残留于绝缘层232之上。
于一实施例中，如图8及图9所示的横向双扩散金属氧化物半导体装置中的栅堆叠物G’之一以及掺杂区230与248是经过适当电性连接，而其所包括的第一导电类型的多个区域为P型区域，而第二导电类型的多个区域为N型区域，因此所形成的横向双扩散金属氧化物半导体装置为一N型横向双扩散金属氧化物半导体装置，而掺杂区230此时作为一源极区，而掺杂区248此时作为一漏极区之用。于此实施例中，于图8及图9所示的横向双扩散金属氧化物半导体装置的操作时，可使得一电流(未显示)自其漏极端(掺杂区248)横向地流经位于掺杂区230与248之间的栅堆叠物G’的下方通道(未显示)并朝向源极端(掺杂区230)流动之后，接着为掺杂区224、导电层240与242以及掺杂区238的导引而抵达半导体基板200处，藉以避免造成邻近电路元件之间的电感耦合(inductor coupling)及串音(crosstalk)等不期望问题的发生。于此实施例中，通过形成于沟槽234(见于图7)内的导电层240与242以及埋设于外延半导体层202内并接触半导体基板200的扩散区238的形成，便可免除采用高浓度、高剂量的离子注入以形成如图1所示的P+掺杂区120，且亦可使得作为栅极结构的栅堆叠物G’与沟槽234右侧的掺杂区230的一部保持一既定距离D2，其少于如图1所示的既定距离D1。如此，相较于图1所示的N型横向双扩散金属氧化物半导体装置，如图8及图9所示的横向双扩散金属氧化物半导体装置于作为N型横向双扩散金属氧化物半导体装置的实施例中便有利于降低N型横向双扩散金属氧化物半导体装置的制造成本与元件尺寸，且扩散区238及导电层240与242的形成亦有助于降低N型横向双扩散金属氧化物半导体装置的导通电阻(Ron)。另外，如图8及图9所示的横向双扩散金属氧化物半导体装置中为位于掺杂区230与248之间的栅堆叠物G’所覆盖的介电层216与介电层214的一部(即栅介电层)因具有步阶状(step)的剖面结构，因此便可降低如图8及图9所示的横向双扩散金属氧化物半导体装置内的元件寄生电容以及提升其崩溃电压表现。
另外，于另一实施例中，如图8及图9所示的横向双扩散金属氧化物半导体装置中所包括的第一导电类型的多个区域为N型区域，而第二导电类型的多个区域为P型区域，因此所形成的横向双扩散金属氧化物半导体装置为一P型横向双扩散金属氧化物半导体装置。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视权利要求范围所界定者为准。
Claims (13)
1.一种横向双扩散金属氧化物半导体装置，其特征在于，包括：
一半导体基板，具有一第一导电类型；
一外延半导体层，位于所述半导体基板上，具有所述第一导电类型；
一栅介电层，具有步阶状的剖面结构，位于所述外延半导体层上；
一栅堆叠物，顺应地位于所述栅介电层之上；
一第一掺杂区，位于所述栅堆叠物的一第一侧的所述外延半导体层的一部内，具有所述第一导电类型；
一第二掺杂区，位于相对所述栅堆叠物的所述第一侧的一第二侧的所述外延半导体层的一部内，具有相反于所述第一导电类型的一第二导电类型，其中所述第二掺杂区的一部位于所述栅堆叠物与所述栅介电层之下；
一第三掺杂区，位于所述第一掺杂区的一部内，具有所述第二导电类型；
一第四掺杂区，位于所述第二掺杂区的一部内，具有所述第二导电类型；
一绝缘层，覆盖所述第三掺杂区、所述栅介电层与所述栅堆叠物；
一导电接触物，位于绝缘层、所述第三掺杂区、所述第一掺杂区与所述外延半导体层的一部中；以及
一第五掺杂区，位于所述导电接触物下方的所述外延半导体层的一部内，具有所述第一导电类型及介于1x1015原子/平方公分至5x1015原子/平方公分的掺质浓度，其中所述第五掺杂区实体接触所述半导体基板与所述导电接触物，且未与所述第一掺杂区接触。
2.如权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述第五掺杂区环绕所述导电接触物的部分侧壁与底面。
3.如权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述第一导电类型为P型而所述第二导电类型为N型，或所述第一导电类型为N型而所述第二导电类型为P型。
4.如权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述第三掺杂区为一源极区，而所述第四掺杂区为一漏极区。
5.如权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述第五掺杂区的一掺质浓度高于所述外延半导体层的一掺质浓度。
6.如权利要求1所述的横向双扩散金属氧化物半导体装置，其特征在于，所述导电接触物包括一第一导电层以及为所述第一导电层所环绕的一第二导电层。
7.一种横向双扩散金属氧化物半导体装置的制造方法，其特征在于，包括：
提供一半导体基板，具有一第一导电类型；
形成一外延半导体层于所述半导体基板上，具有所述第一导电类型；
形成一第一掺杂区于所述外延半导体层的一部内，具有相对于所述第一导电类型的一第二导电类型；
形成一第一介电层于所述外延半导体层内的所述第一掺杂区之上；
形成一第二介电层于所述外延半导体层的一部上，邻近所述第一介电层并接触所述第一介电层，其中所述第一介电层与所述第二介电层具有不同厚度；
形成一栅堆叠物于所述第一介电层的一部上以及所述第二介电层的一部上；
形成一第二掺杂区于邻近所述栅堆叠物的一第一侧的所述外延半导体层的一部内，具有所述第一导电类型；
形成一第三掺杂区于所述栅堆叠物的所述第一侧的所述第二掺杂区的一部内，具有相反于所述第一导电类型的一第二导电类型；
形成一绝缘层于所述第一介电层、所述栅堆叠物、与所述第二介电层上；
形成一第一沟槽于所述栅堆叠物的所述第一侧内，其中所述第一沟槽穿透了所述绝缘层、所述第二介电层、所述第三掺杂区、所述第二掺杂区及所述外延半导体层的一部；
施行一第一离子注入工艺，于为所述第一沟槽所露出的所述外延半导体层的一部内形成一第四掺杂区，其中所述第四掺杂区接触所述半导体基板且未接触所述第二掺杂区，且具有所述第一导电类型及介于1x1015原子/平方公分至5x1015原子/平方公分的掺质浓度；
形成一第一导电接触物于所述第一沟槽内并接触所述第四掺杂区；
形成一层间介电层于所述绝缘层与所述第一导电接触物之上；
形成一第二沟槽于相对于所述栅堆叠物的所述第一侧的一第二侧，其中所述第二沟槽穿透了所述层间介电层、所述绝缘层与所述第一介电层的一部，以露出所述第一掺杂区的一部；
施行一第二离子注入工艺，于为所述第二沟槽所露出的所述第一掺杂区的一部内形成一第五掺杂区，其中所述第五掺杂区具有所述第二导电类型；以及
形成一第二导电接触物于所述第二沟槽内并接触所述第五掺杂区。
8.如权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第四掺杂区环绕所述第一导电接触物的部分侧壁与底面。
9.如权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第一导电类型为P型而所述第二导电类型为N型，或所述第一导电类型为N型而所述第二导电类型为P型。
10.如权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第三掺杂区为源极区，而所述第五掺杂区为漏极区。
11.如权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第四掺杂区的掺质浓度高于所述外延半导体层的掺质浓度。
12.如权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第一导电接触物与所述第二导电接触物分别包括一第一导电层以及为所述第一导电层所环绕的一第二导电层。
13.如权利要求7所述的横向双扩散金属氧化物半导体装置的制造方法，其特征在于，所述第一导电层包括钛-氮化钛合金，以及所述第二导电层包括钨。
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