JP4867597B2 - トレンチ構造を有する半導体装置の製造方法 - Google Patents
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このような従来のトレンチMOSゲート構造では、図16(c)に示すように、ゲート12の表面が、シリコン基板の表面よりも下、言い換えれば、トレンチ開口面よりも下に位置している。
製造方法について説明すると、先ず、図18(a) に示すように、シリコンなどの半導体基板30のn−型領域1の下面にn+領域2とp+領域3を形成し、上面にp型不純物領域4を形成する。さらにその上に選択的にn型高不純物濃度領域5を形成する。その後、p型領域4及びn型領域5を貫通するトレンチ7を形成する。その後、このトレンチ7の内面及び開口部の平滑化をする。
次に、図18(d) に示すように、ゲート電極材料12をパターニングしてトレンチ7内部にゲート12を形成する。
次に、図19(a) に示すように、ゲート12上にシリコン酸化膜15を形成する。
次に、図19(c) に示すように、エッチングにより酸化膜16,17を整形してトレンチMOSゲートを形成する。
p + 層とn − 層からなる基板の上にベース層とエミッタ層を形成する工程と、
前記エミッタ層およびベース層を貫いて前記n − 層に至るトレンチを形成する工程と、
前記トレンチの内表面および開口部に絶縁膜が存在しない状態で前記n − 層より高濃度の不純物をトレンチ底部に注入する工程と、
前記トレンチの内表面から上記半導体基板の主面の上にまで延在する絶縁膜を形成する工程と、
前記トレンチの内部から前記半導体基板の主面上の前記絶縁膜の上にまで延在する導電膜を形成する工程と、
前記導電膜を前記トレンチに対応してパターニングする工程とを含むことを特徴とするものである。
この発明のその他の特徴と効果は以下の説明により明らかにする。
図1〜図6は、この発明の実施の形態1による、トレンチ構造を有する半導体装置の製造方法及び構造を説明するための図である。以下では、半導体装置として、トレンチMOSゲート構造を有するIGBTを例にとって説明する。
先ず、製造方法から説明して、後に構造を説明する。
次に、図1(c)に示すように、n+型エミッタ拡散層5(表面濃度:1×1018〜5×1020cm−3、拡散深さ:0.3〜2μm)を形成する。なお、半導体基板30の符号は、簡略化のため図1(c)以降は省略する。
次に、図2(a)に示すように、酸化膜6をマスクとして半導体基板をエッチングしトレンチ7を形成する。
それには先ず、図2(b)に示すように、酸化膜6のうち、トレンチ7の開口部近傍の部分を選択的に除去し、酸化膜6をトレンチ7から距離xだけ後退させる。
次に、図2(c) に示すように、シリコンの等方性プラズマエッチングを行なう。これによりトレンチ7の開口部8は面取りされ、また底部9は丸くなって角張った部分がなくなる。
次に、図3(a) に示すように、その酸化膜10を除去する。
これらの工程により、トレンチ開孔部8、ボトム9のラウンディング化、及びトレンチ内壁の平滑化を行う。
次に、図3(c)に示すように、トレンチ7に第1のゲート電極材料12(第1の導電膜)(例えば、高濃度リンを含むpoly−Si)を埋め込む。
次に、図3(d)に示すように、エッチングを行って第1のゲート電極材料12をシリコン基板表面より低い位置までエッチングする。すなわち、トレンチ開口部の外表面より低い位置までエッチングする。
次に、図4(b)に示すように、CVD膜13をパターンニングして開孔し、シリコン酸化膜11の上にCVD膜13を残しながら、トレンチ7内部の第1のゲート電極材料12の表面を露出させる。
次に、図4(c)に示すように、第2のゲート電極材料14(第2の導電膜)を形成し、第1のゲート電極材料12とトレンチ7内部でコンタクトをとる。
ここで、第1のゲート電極材料12と第2のゲート電極材料14とは同じ材料を用いる。また、第2のゲート電極材料14をデポジションさせるまえに、ゲート抵抗の低抵抗化のために図4(b)の段階で第1のゲート電極材料12の表面にシリサイド層(TiSi,CoSiなど)を形成してもよい。
次に、図5(b)に示すように、第2のゲート電極材料14の表面を酸化させ酸化膜15を形成し、層間膜16および17(例えばCVD膜やボロン、リンを含むシリケートガラスなど)を形成する。
次に、図6(b)に示すように、スパッタ法やランプアニール等を用いてシリサイド層19、バリアメタル20、アルミ21を形成する。また、電極22を形成する。こうして、トレンチMOSゲート構造を有するIGBTが完成する。
この構造は次のように要約される。すなわち、この実施の形態の半導体装置は、半導体基板30の主面に形成されたトレンチ7と、トレンチ7の内表面から半導体基板30の主面に沿った外表面にまで延在しトレンチ7の開口部からトレンチ外表面の部分で厚く形成されたゲート絶縁膜11,13を有する。さらにトレンチ7の内部から外表面まで延在しトレンチ7の開口部分で絞り込まれた形状を有するゲート(導電部)12,14とを備えている。
図7〜図9は、この発明の実施の形態2によるトレンチ構造を有する半導体装置の製造方法及び構造を説明するための図である。図7に至るまでの工程は、実施の形態1の図1〜図2の工程と同様であるから、それらを援用する。
先ず、製造方法について説明し、その後に構造について説明する。
次に、図7(a)に示すように、トレンチエッチング後もしくはトレンチエッチングの後処理後に、トレンチボトムへpベース層4より低くn−型領域1よりも高濃度のヒソを注入する。
このようにした結果、図7(b)に示すように、従来生じていたトレンチボトム9でのゲート酸化膜11の薄膜化が増速酸化により回避される。かつ、トレンチ内壁でのゲート酸化膜膜厚の均一性が向上してゲート酸化膜特性が向上することが見込まれる。
次に、図8(a)に示すように、エッチングを行ってゲート電極材料12がシリコン基板表面より突出するようにエッチングする。また、p+型領域18を注入により形成する。その後、ゲート電極材料12の表面を酸化させ酸化膜15を形成する。
次に、図8(b)に示すように、層間膜16および17(例えばCVD膜やボロン、リンを含むシリケートガラスなど)を形成する。
次に、図9に示すように、スパッタ法やランプアニール等を用いてシリサイド層19、バリアメタル20、アルミ21を形成する。こうして、トレンチMOSゲート構造を有するIGBTが完成する。
図10は、この発明の実施の形態3による半導体装置の構造を説明するための図である。また、図11及び図12は、この実施の形態の半導体装置の作用を説明するための図である。
なお、ここで、従来のトレンチMOSゲート構造では、図16に示すSplanar部分に平面部分が存在する。
また、図10(b)に示した構造の半導体装置の製造方法は、実施の形態2において、図7(c)までの工程は同じであり、図8(a)の工程において、2つのトレンチ7の間でゲート12を分離せずに形成する。その他は実施の形態2と基本的に同様であるから、詳細な説明は省略する。ただし、図7(a)の工程を省略してもよい。
すなわち、この実施の形態の半導体装置は、トレンチ7の内表面から半導体基板30の主面に沿った外表面にまで延在する絶縁膜(ゲート酸化膜)11を備え、かつ、トレンチ7の内部から半導体基板30の主面に沿った外表面にまで延在する導電部(ゲート)12が、絶縁膜(ゲート酸化膜)11と同じ長さにまで長く形成されている。
図13及び図14は、この発明の実施の形態4によるトレンチ構造を有する半導体装置の製造方法及び構造を説明するための図である。図13に至るまでの製造工程は、実施の形態1の図1〜図2の工程と同様であるから、それらを援用する。
先ず、製造方法について説明し、その後に構造について説明する。
次に、図1(d)の工程で、CVD膜6を実施の形態1〜2の場合よりも厚くデポし、これをパターニングしてトレンチ7を形成する位置を開口する。
次に、図2(a)〜図2(d)までの工程は、実施の形態1と同様であるが、ただCVD膜6が厚く形成されていることが異なる。
次に、図13(b)に示すように、ゲート酸化膜11(絶縁膜)を形成する。このとき、トレンチ開孔部の外表面におけるゲート酸化膜11はCVD膜と合体して膜厚が厚くなる。このとき、トレンチ開孔部の外表面におけるゲート酸化膜11の厚みが、トレンチ内表面での厚みより2倍以上厚くなるようにする。
この後の工程は、従来と同様の工程、又は実施の形態1の図3(c)以降の工程、あるいは実施の形態2の図7(c)以降の工程などと同様であってよく、限定されるものではない。
以上のように、この実施の形態の製造方法の特徴は、図1(d)に示すトレンチエッチング用マスクとして用いるCVD膜6を実施の形態1、2より厚く形成することにある。
この発明の実施の形態5による半導体装置の構造と製造方法について説明する。
先ず、製造方法について説明し、その後に構造について説明する。製造方法について、プロセスを示す図としては、実施の形態1で説明した図1(a)〜図3(b)を援用する。
次に、この実施の形態の製造方法の特徴は、図3(b)に示すトレンチ内部のゲート酸化膜の形成方法にある。
この実施の形態では、図3(b)に示すゲート酸化膜11(絶縁膜)の形成方法として、先ず従来のように熱酸化膜を形成した上に、さらにCVD膜を形成して、2層の積層膜を形成する。また、先ずCVD膜を形成した上に、熱酸化膜を形成して2層の積層膜を形成してもよい。
なお、シリコンとの界面はチャネルができることもあり、熱酸化膜を形成するようにした方がCVD膜を用いるよりもMOSチャネル部の移動度の低下を招く恐れがなくなる。
この実施の形態は、熱酸化膜の上にCVD膜を積層することにより、もしくはCVD膜形成後に熱酸化を行ない、ゲート酸化膜の不均一性を緩和しようとするものである。
この発明の実施の形態6による半導体装置の製造方法について説明する。
製造方法について、プロセスを示す図としては、実施の形態1で説明した図1(a)〜図3(c)を援用する。
次に、この実施の形態の製造方法の特徴は、図3(c)に示すゲート電極材料12(導電膜)の形成方法にある。
この実施の形態では、図3(c)に示すように、トレンチ7にゲート電極材料12(例えば、高濃度リンを含むpoly−Si)を埋め込む。そして、このゲート電極材料12に窒素を注入する。この窒素注入量はn+エミッタ拡散層5を形成する注入量の0.1〜2倍とする。
また、ゲート構造としてトレンチMOSゲート構造のみならず図20に示すプレーナーMOSゲート構造のパワーデバイスに適用しても同様な効果が得られる。
図15はこの発明の実施の形態7による半導体装置を説明するための図である。
図15(a)は、実施の形態2のトレンチMOSゲート構造を適用したトレンチMOSFETの構造を示す図である。
Claims (3)
- p + 層とn − 層からなる基板の上にベース層とエミッタ層を形成する工程と、
前記エミッタ層およびベース層を貫いて前記n − 層に至るトレンチを形成する工程と、
前記トレンチの内表面および開口部に絶縁膜が存在しない状態で前記n − 層より高濃度の不純物をトレンチ底部に注入する工程と、
前記トレンチの内表面から上記半導体基板の主面の上にまで延在する絶縁膜を形成する工程と、
前記トレンチの内部から前記半導体基板の主面上の前記絶縁膜の上にまで延在する導電膜を形成する工程と、
前記導電膜を前記トレンチに対応してパターニングする工程とを含むことを特徴とするトレンチ構造を有する半導体装置の製造方法。 - 前記半導体基板としてシリコン半導体基板を用い、前記絶縁膜としてシリコン酸化膜を形成し、前記導電膜としてシリコン多結晶導膜を形成することを特徴とする請求項1に記載のトレンチ構造を有する半導体装置の製造方法。
- 前記半導体基板の前記トレンチ側面をチャネルとし、前記絶縁膜をゲート絶縁膜とし、前記導電膜をゲートとすることを特徴とする請求項1に記載のトレンチ構造を有する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006309206A JP4867597B2 (ja) | 2006-11-15 | 2006-11-15 | トレンチ構造を有する半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18660397A Division JP3976374B2 (ja) | 1997-07-11 | 1997-07-11 | トレンチmosゲート構造を有する半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007043210A JP2007043210A (ja) | 2007-02-15 |
JP4867597B2 true JP4867597B2 (ja) | 2012-02-01 |
Family
ID=37800823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP4867597B2 (ja) |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04206972A (ja) * | 1990-11-30 | 1992-07-28 | Nec Corp | 半導体装置 |
JP2983110B2 (ja) * | 1992-06-24 | 1999-11-29 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
KR0159075B1 (ko) * | 1995-11-11 | 1998-12-01 | 김광호 | 트렌치 dmos장치 및 그의 제조방법 |
JP2917922B2 (ja) * | 1996-07-15 | 1999-07-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JPH1098188A (ja) * | 1996-08-01 | 1998-04-14 | Kansai Electric Power Co Inc:The | 絶縁ゲート半導体装置 |
-
2006
- 2006-11-15 JP JP2006309206A patent/JP4867597B2/ja not_active Expired - Fee Related
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JP2007043210A (ja) | 2007-02-15 |
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