DE102004052610A1 - Anschluss, Ausgestaltung und Herstellung einer vergrabenen Halbleiterschicht (Buried-Layer) - Google Patents

Anschluss, Ausgestaltung und Herstellung einer vergrabenen Halbleiterschicht (Buried-Layer) Download PDF

Info

Publication number
DE102004052610A1
DE102004052610A1 DE102004052610A DE102004052610A DE102004052610A1 DE 102004052610 A1 DE102004052610 A1 DE 102004052610A1 DE 102004052610 A DE102004052610 A DE 102004052610A DE 102004052610 A DE102004052610 A DE 102004052610A DE 102004052610 A1 DE102004052610 A1 DE 102004052610A1
Authority
DE
Germany
Prior art keywords
semiconductor layer
power transistor
trench
buried
ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102004052610A
Other languages
English (en)
Other versions
DE102004052610B4 (de
Inventor
Thorsten Dr. Meyer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004052610.9A priority Critical patent/DE102004052610B4/de
Priority to US11/261,246 priority patent/US7339237B2/en
Publication of DE102004052610A1 publication Critical patent/DE102004052610A1/de
Application granted granted Critical
Publication of DE102004052610B4 publication Critical patent/DE102004052610B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)

Abstract

Ein Leistungstransistor (20) weist ein Halbleitervolumen (2) auf, in dem DOLLAR A - mehrere parallel geschaltete Transistorzellen, DOLLAR A - eine lateral ausgerichtete, hochleitfähige Halbleiterschicht (4), die unterhalb der Transistorzellen im Halbleitervolumen (2) vergraben ist, und DOLLAR A - wenigstens ein Anschluss (29), über den die vergrabene Halbleiterschicht (4) von der Oberseite (11) des Leistungstransistors (20) her kontaktierbar ist, vorgesehen sind. DOLLAR A Wenigstens ein Anschluss (29) ist innerhalb eines Trenchs (24), der sich von der Oberseite des Leistungstransistors (20) zur vergrabenen Halbleiterschicht (4) hin erstreckt, ausgebildet.

Description

  • Die Erfindung betrifft einen Leistungstransistor, der ein Halbleitervolumen aufweist, in dem mehrere parallel geschaltete Transistorzellen, eine lateral ausgerichtete, hochleitfähige Halbleiterschicht, die unterhalb der Transistorzellen im Halbleitervolumen vergraben ist, und wenigstens ein Anschluss, über den die vergrabene Halbleiterschicht von der Oberseite des Leistungstransistors her kontaktierbar ist, vorgesehen sind. Die Erfindung betrifft weiterhin einen Leistungstransistor mit einem Halbleitervolumen, in dem mehrere parallel geschaltete, durch Trenches voneinander getrennte Transistorzellen, eine lateral ausgerichtete, hochleitfähige Halbleiterschicht, die unterhalb den Transistorzellen im Halbleitervolumen vergraben ist, und wenigstens ein Anschluss, über den die vergrabene Halbleiterschicht von der Oberseite des Leistungstransistors her kontaktierbar ist, vorgesehen sind. Die Erfindung betrifft ferner ein Verfahren zur Herstellung derartiger Leistungstransistoren.
  • In 1 ist ein Beispiel eines Leistungstransistors gezeigt, in dem eine lateral ausgerichtete hochleitfähige Halbleiterschicht unterhalb der Transistorzellen im Halbleitervolumen vergraben ist.
  • Ein Leistungstransistor 1 weist ein Halbleitervolumen 2 auf, in dem eine p--dotierte Schicht 3, eine n+-dotierte vergrabene Halbleiterschicht (so genannte „Buried-Layer") 4, eine n--dotierte Epitaxieschicht 5, ein n+-dotiertes Sourcegebiet 6, ein p-dotiertes Bodygebiet 7, n+-dotierte Wannen 8 sowie p-dotierte Wannen 9 vorgesehen sind. Weiterhin sind Gate elektroden 10 vorgesehen, über die Stromflüsse aus dem Sourcegebiet 6 in die Epitaxieschicht 5 hinein erzeugbar sind.
  • Die n+-dotierten Wannen 8 dienen zur Kontaktierung der n+-dotierten vergrabenen Halbleiterschicht 4, während die p-dotierten Wannen 9 der Isolation der vergrabenen Halbleiterschicht 4 und der Epitaxieschicht 5 gegenüber benachbarten Transistorzellen (in 1 ist nur eine Transistorzelle gezeigt) dienen.
  • Der in 1 gezeigte Aufbau weist mehrere Nachteile auf: Zunächst erfordert die Ausbildung der Wannen 8 und 9 ein hohes Temperaturbudget, da diese sehr tief in das Halbleitervolumen 2 hineinreichen müssen. Dies zieht jedoch eine große laterale Ausdehnung der Wannen 8, 9 nach sich, womit die laterale Ausdehnung des Leistungstransistors 1 hoch ist. Von Nachteil ist weiterhin, dass der Widerstand, den vertikale Stromflüsse innerhalb der vergrabenen Halbleiterschicht 4 zu überwinden haben, einen nicht unbeträchtlichen Anteil am Einschaltwiderstand des Leistungstransistors 1 darstellt und zu einer Inhomogenität der Potenzialverteilung im Durchbruch (Avalanche) führt, was einer geringere Belastbarkeit des Leistungstransistors gleichzusetzen ist. Von Nachteil ist ferner, dass bei Anliegen einer negativen Drainspannung die vergrabene Halbleiterschicht 4 einen relativ großen Minoritätenstrom in das Substrat (p--dotierte Schicht 3) injiziert, der durch aufwändige Saugringkonstruktionen (hier nicht gezeigt) abgeführt werden muss, damit benachbarte Gebiete (Analog- oder Logikschaltungsteile) in ihrer Funktionsweise nicht gestört werden.
    •
  • Die der Erfindung zugrunde liegende Aufgabe ist, einen Leistungstransistor bereitzustellen, mit dem die oben erwähnten Probleme vermieden werden können.
  • Zur Lösung dieser Aufgabe stellt die Erfindung Leistungstransistoren gemäß der Patentansprüche 1 und 12 bereit. Weiterhin stellt die Erfindung ein Verfahren zur Herstellung eines Leistungstransistors gemäß Patentanspruch 22 bereit. Bevorzugte Ausgestaltungen bzw. Weiterbildungen des Erfindungsgedankens finden sich in den Unteransprüchen.
  • Gemäß einem ersten Aspekt der Erfindung weist ein Leistungstransistor ein Halbleitervolumen auf, in dem:
    • – mehrere parallel geschaltete Transistorzellen,
    • – eine lateral ausgerichtete, hochleitfähige Halbleiterschicht („Buried-Layer"), die unterhalb der Transistorzellen im Halbleitervolumen vergraben ist, und
    • – wenigstens ein Anschluss, über den die vergrabene Halbleiterschicht von der Oberseite des Leistungstransistors her kontaktierbar ist, vorgesehen sind.
  • Wenigstens einer dieser Anschlüsse ist innerhalb eines Trenchs, der sich von der Oberseite des Leistungstransistors zur vergrabenen Halbleiterschicht hin erstreckt, ausgebildet.
  • Das Eintreiben von hochdotierten Wannen in das Halbleitervolumen kann demnach entfallen; die hochdotierten Wannen werden durch Trenches ersetzt, die teilweise mit leitfähigem Material gefüllt sind. Da die laterale Ausdehnung der Trenches wesentlich geringer ausfällt als die der Wannen zum Anschluss bzw. zur Isolation der vergrabenen Halbleiterschicht, kann der laterale Platzbedarf des Leistungstransistors stark reduziert werden.
  • In einer bevorzugten Ausführungsform ist der Leistungstransistor als Trenchtransistor realisiert, wobei in wenigstens einem (Zellenfeld-)Trench eine Gateelektrode zum Schalten des Leistungstransistors, und in wenigstens einem (Zellenfeld )Trench ein Anschluss der vergrabenen Halbleiterschicht vorgesehen ist. Die (Zellenfeld-)Trenches werden demnach sowohl zur Aufnahme von Gateelektroden als auch zur Ausbildung von Anschlüssen der vergrabenen Halbleiterschicht eingesetzt. Da bei der Herstellung von Trenchtransistoren ohnehin Trenches in das Halbleitervolumen geätzt werden müssen, ist zur Ausbildung der Anschlüsse kein eigener Prozessschritt notwendig, womit sich das Herstellungsverfahren des Leistungstransistors vereinfacht.
  • Die Verteilung von Anschlüssen und Gateelektroden auf die Trenches kann hierbei je nach Anforderung unterschiedlich ausfallen. Beispielsweise können in den Trenches alternierend Gateelektroden zum Schalten des Leistungstransistors und Anschlüsse zur Kontaktierung der vergrabenen Halbleiterschicht ausgebildet sein. Alternativ hierzu ist es möglich, innerhalb eines Trenches sowohl einen Anschluss der vergrabenen Halbleiterschicht als auch eine oder mehrere Gateelektroden vorzusehen. Beispielsweise können in einem Trench zwei Gateelektroden vorgesehen sein, zwischen denen der Anschluss der vergrabenen Halbleiterschicht hindurch verläuft, wobei der Anschluss gegenüber den Gateelektroden elektrisch isoliert ist.
  • In einer bevorzugten Ausführungsform sind in den Trenches, in denen Gateelektroden ausgebildet sind, Feldelektroden vorgesehen.
  • Die Trenches sollten vorteilhafterweise in die vergrabene Halbleiterschicht hineinreichen oder zumindest an diese angrenzen. Ferner können ein oder mehrere Trenches mit einer hochleitfähigen Schicht ausgekleidete Trenchböden aufweisen.
  • Die vergrabene Halbleiterschicht kann durch einen Isolations-Ring aus Halbleitermaterial umgeben oder in einer Isolations-Halbleiterschicht eingebettet werden, wobei das Halbleitermaterial des Isolations-Rings beziehungsweise der Isolations-Halbleiterschicht gegenüber dem Halbleitermaterial der vergrabenen Halbleiterschicht invers dotiert ist. Der Isolations-Ring beziehungsweise die Isolations-Halbleiterschicht dienen dazu, die vergrabene Halbleiterschicht bzw, die darüber angeordnete (Epitaxie-)Halbleiterschicht von der Umgebung elektrisch zu isolieren. Der Isolations-Ring bzw. der äußere Rand der Isolations-Halbleiterschicht, in die die vergrabene Halbleiterschicht eingebettet ist, stellt hierbei. vorzugsweise eine vertikale Verlängerung eines Trenchrings dar, der sich von der Oberseite des Leistungstransistors in die Tiefe des Halbleitervolumens hinein erstreckt. Da der Trenchring eine nur sehr geringe laterale Ausdehnung aufweist, kann der laterale Platzbedarf des Leistungstransistors weiter verringert werden. Der Begriff "vertikale Verlängerung" bedeutet nicht notwendigerweise, dass der Trenchring den Isolations-Ring berührt bzw. in diesen eindringt, der Trenchring kann bezüglich des Isolations-Rings auch beabstandet sein.
  • In einer bevorzugten Ausführungsform ist innerhalb des Trenchrings ein Anschluss zur Kontaktierung des Isolations-Rings bzw. des äußeren Randes der Isolations-Halbleiterschicht von der Oberseite des Leistungstransistors her ausgebildet. Damit können auf effektive Art und Weise unerwünschte parasitäre laterale Stromflüsse unterbunden werden. Alternativ hierzu ist es möglich, innerhalb des Trenchrings eine Feldelektrode auszubilden, die von dem Isolations-Ring bzw. dem äußeren Rand der Isolations-Halbleiterschicht isoliert ist. In beiden Fällen kann der Trenchboden des Trenchrings mit einer hochleitfähigen Schicht ausgekleidet sein, die als Rekombinationszentrum fungiert und unerwünschte parasitäre Querströme wirksam unterdrückt.
  • Die Erfindung stellt weiterhin einen Leistungstransistor mit einem Halbleitervolumen bereit, in dem:
    • – mehrere parallel geschaltete, durch Trenches voneinander getrennte Transistorzellen,
    • – eine lateral ausgerichtete, hochleitfähige Halbleiterschicht, die unterhalb der Transistorzellen im Halbleitervolumen vergraben ist, und
    • – wenigstens ein Anschluss, über den die vergrabene Halbleiterschicht von der Oberseite des Leistungstransistors her kontaktierbar ist,
    vorgesehen sind.
  • Die Trenches ragen in die vergrabene Halbleiterschicht hinein, wobei die Trenchböden mit einer hochleitfähigen Schicht ausgekleidet sind.
  • Das Auskleiden der Trenchböden mit einer hochleitfähigen Schicht (beispielsweise Metall) bewirkt, dass die Leitfähigkeit der vergrabenen Halbleiterschicht (die die hochleitfähige Schicht kontaktiert) in diesen Bereichen erhöht ist, womit der Strom, der in der vergrabenen Halbleiterschicht in lateraler Richtung zu führen ist, entlang der Trenchböden einen geringeren Widerstand zu überwinden hat. Auf diese Weise kann der Einschaltwiderstand des Leistungstransistors, genauer gesagt der Anteil des Einschaltwiderstands, der durch die vergrabene Halbleiterschicht verursacht wird, verringert werden. Die hochleitfähige Schicht stellt quasi einen niederohmigen Pfad dar, über den Ladungsträger in bestimmte Bereiche des Halbleiterkörpers geleitet werden können (beispielsweise zu Anschlüssen der vergrabenen Halbleiterschicht).
  • Die Trenches können hierbei die unterschiedlichsten Funktion erfüllen. Beispielsweise kann wenigstens ein Trench mit Ausnahme des Trenchbodens vollständig mit isolierendem Material gefüllt sein. Weiterhin ist es möglich, in wenigstens einem Trench eine Gateelektrode zum Schalten des Leistungstransistors vorzusehen. Ferner kann in wenigstens einem Trench eine Feldelektrode vorgesehen sein.
  • In einer bevorzugten Ausführungsform ist innerhalb wenigstens eines Trenchs, der sich von der Oberseite des Leistungstransistors zur vergrabenen Halbleiterschicht hin erstreckt, ein Anschluss zur Kontaktierung der vergrabenen Halbleiterschicht von oben ausgebildet. Die hochleitfähigen Schichten, die die Trenchböden auskleiden, sollten vorteilhafterweise mit diesen Anschlüssen in direkter elektrischer Verbindung stehen, um ein möglichst niederohmiges Abführen des in der vergrabenen Halbleiterschicht fließenden Drainstroms nach oben über die Anschlüsse zu ermöglichen. Die vergrabene Halbleiterschicht ist in einer bevorzugten Ausführungsform durch einen Isolations-Ring aus Halbleitermaterial umgeben oder in eine Isolations-Halbleiterschicht eingebettet, wobei das Halbleitermaterial des Isolations-Rings bzw. der Isolations-Halbleiterschicht gegenüber dem Halbleitermaterial der vergrabenen Halbleiterschicht invers dotiert ist.
  • Weiterhin kann der Isolations-Ring bzw. der äußere Rand der Isolations-Halbleiterschicht, in die die vergrabene Halbleiterschicht eingebettet ist, eine vertikale Verlängerung eines Trenchrings darstellen, der sich von der Oberseite des Leistungstransistors in die Tiefe des Halbleitervolumens hinein erstreckt.
  • Innerhalb des Trenchrings kann ein Anschluss zur Kontaktierung des Isolations-Rings bzw. des äußeren Randes der Isola tions-Halbleiterschicht von der Oberseite des Leistungstransistors ausgebildet sein.
  • Der Trenchboden des Trenchrings kann ebenfalls mit einer hochleitfähigen Schicht ausgekleidet sein, um parasitäre Stromflüsse in lateraler Richtung zu unterdrücken.
  • Wie bereits erwähnt, kann innerhalb des Trenchrings ein Anschluss zum Kontaktieren des Isolations-Rings vorgesehen werden. Alternativ hierzu ist es möglich, innerhalb des Trenchrings eine Feldelektrode vorzusehen, die von dem Isolations-Ring bzw. dem äußeren Rand der Isolations-Halbleiterschicht isoliert ist.
  • Die Erfindung stellt weiterhin ein Verfahren zur Herstellung eines erfindungsgemäßen Leistungstransistors bereit, in dem die vergrabene Halbleiterschicht sowie der Isolations-Ring bzw. die Isolations-Halbleiterschicht, in die die vergrabene Halbleiterschicht eingebettet ist, hergestellt werden, indem:
    • – mehrere Trenches in einem Halbleitervolumen ausgebildet werden, und
    • – die Oberfläche des Halbleitervolumens mit Dotierstoffen beaufschlagt wird, derart, dass Dotierstoffe durch die Innenwände im unteren Bereich der Trenches in das Halbleitervolumen eintreten.
  • Das Beaufschlagen der Halbleitervolumen-Oberflächen mit Dotierstoffen kann hierbei auf unterschiedliche Art und Weise erfolgen:
    • a) Diffusionsprozesse, wobei die Dotierstoffe direkt aus der Gasphase in das Halbleitervolumen eingebracht werden können, oder aber auf die Halbleitervolumen-Oberfläche eine Schicht aufgebracht wird, die die Dotierstoffe enthält, und die anschließend erwärmt wird, sodass die Dotierstoffe aus der Schicht in das Halbleitervolumen eintreten („Belegungsprozess"),
    • b) Implantationsprozesse.
  • Um zu verhindern, dass die Dotierstoffe auch in die oberen Bereiche des Halbleitervolumens eintreten, müssen die oberen Bereiche der Trenchinnenwände vor dem Einbringen der Dotierstoffe mit entsprechenden Diffusionsbarrieren bzw. mit Seitenwandimplantations-Puffern versehen sein.
  • Vor Einbringen elektrischer Anschlüsse, Gateelektroden bzw. isolierendem Material in die Trenches werden diese demnach als „Zugangskanäle" zum Implantieren der vergrabenen Halbleiterschicht sowie des Isolations-Rings/der Isolations-Halbleiterschicht herangezogen. Vorteilhafterweise sollten die Trenches möglichst eng nebeneinander liegen, so dass die einzelnen Halbleiterzonen, die sich um die Trenchböden herum bilden, „zusammenwachsen".
  • In einer bevorzugten Ausführungsform wird der Isolations-Ring über die Innenwände des Ringtrenchs in das Halbleitervolumen eindiffundiert. Um ein Einbetten der vergrabenen Halbleiterschicht in die Isolations-Halbleiterschicht zu bewirken, wird zunächst die Isolations-Halbleiterschicht über die Innenwände aller Trenches in das Halbleitervolumen eindiffundiert, und anschließend die vergrabene Halbleiterschicht über die Innenwände aller Trenches mit Ausnahme des Trenchrings in das Halbleitervolumen eindiffundiert, derart, dass die Isolations-Halbleiterschicht eine höhere vertikale und/oder laterale Ausdehnung als entsprechende Ausdehnungen der vergrabenen Halbleiterschicht aufweist. Die höhere vertikale und/oder laterale Ausdehnung kann beispielsweise bewirkt werden, indem die Ausbildung der Isolations-Halbleiterschicht bei einer höheren Implantationsenergie als die Ausbildung der vergrabenen Halbleiterschicht erfolgt. Alternativ kann die Dauer eines Diffusionsprozesses zur Ausbildung der Isolations-Halbleiterschicht länger gewählt werden als die Dauer eines Diffusionsprozesses zur Ausbildung der vergrabenen Halbleiterschicht. Das in diesem Abschnitt beschriebene Verfahren kann in analoger Art und Weise auch auf Basis von Belegungsprozessen oder Implantationsprozessen erfolgen.
  • Alternativ hierzu können die Trenches in einem ersten Schritt bis zu einer ersten Tiefe geätzt werden, die zur Ausbildung der vergrabenen Halbleiterschicht ausreicht und anschließend über den unteren Teil der Innenwände der Trenches entsprechende Dotierstoffe in das Halbleitervolumen eingebracht werden. Anschließend werden die selben Trenches mittels eines weiteren Ätzprozesses vertieft. Nun wird die Isolations-Halbleiterschicht ausgebildet, indem über den unteren Teil der Innenwände der vertieften Trenches entsprechende Dotierstoffe in das Halbleitervolumen eingebracht werden. Die Ausbildung der vergrabenen Halbleiterschicht sowie der Isolations-Halbleiterschicht erfolgt also auf Basis eines mehrstufigen Trench-Ätzprozesses.
    •
  • Die Erfindung wird im Folgenden unter Bezugnahme auf die Figuren in beispielsweiser Ausführungsform näher erläutert. Es zeigen:
  • 1 eine Querschnittsdarstellung eines Leistungstransistors gemäß dem Stand der Technik.
  • 2 eine Querschnittsdarstellung einer ersten Ausführungsform des erfindungsgemäßen Leistungstransistors.
  • 3 eine Querschnittsdarstellung einer zweiten Ausführungsform des erfindungsgemäßen Leistungstransistors.
  • 4 eine Querschnittsdarstellung einer dritten Ausführungsform des erfindungsgemäßen Leistungstransistors.
  • 5 eine Querschnittsdarstellung einer vierten Ausführungsform des erfindungsgemäßen Leistungstransistors.
  • 6 eine Draufsicht der in 5 gezeigten Ausführungsform.
  • 7 eine Querschnittsdarstellung einer fünften Ausführungsform des erfindungsgemäßen Leistungstransistors.
  • 8 eine Querschnittsdarstellung einer sechsten Ausführungsform des erfindungsgemäßen Leistungstransistors.
  • 9a bis 9c Draufsichten auf Bauelemente, die durch das erfindungsgemäße Herstellungsverfahren erzeugt werden können.
  • In den Figuren sind identische bzw. einander entsprechende Bereiche, Bauteile bzw. Bauteilgruppen mit denselben Bezugsziffern gekennzeichnet. Weiterhin können sämtliche Ausführungsformen invers dotiert sein, d. h. n-Gebiete und p-Gebiete können miteinander vertauscht werden.
  • In der folgenden Beschreibung soll unter Bezugnahme auf 2 eine erste Ausführungsform des erfindungsgemäßen Leistungstransistors näher erläutert werden.
  • 2 zeigt einen Leistungstransistor 20, in dessen Halbleitervolumen zwei eine p--dotierte Schicht 3, eine auf der Schicht 3 vorgesehene n+-dotierte vergrabene Halbleiterschicht 4 sowie eine auf der vergrabenen Halbleiterschicht 4 vorgesehene n--dotierte Epitaxieschicht 5 ausgebildet sind. Weiterhin ist in einem Randbereich 21 des Leistungstransistors 20 eine p+-dotierte Halbleiterschicht 22 vorgesehen, die als Isolations-Ring fungiert und vorzugsweise das gesamte Zellenfeld 23 umschließt.
  • Die Epitaxieschicht 5 ist mit Zellenfeldtrenches 24 durchzogen, die bis in die vergrabene Halbleiterschicht 4 (Buried-Layer) hineinreichen. Weiterhin ist ein Randtrench 25 vorgesehen, der in die Halbleiterschicht 22 hineinreicht. Zwischen den Zellenfeldtrenches 24 sind p-dotierte Bodygebiete 7 sowie n+-dotierte Sourcegebiete 6 vorgesehen. In dieser Ausführungsform ist in jedem zweiten Zellenfeldtrench 24 eine Gateelektrode 26 sowie eine Feldelektrode 27 vorgesehen. Die Gateelektroden 26 bzw. die Feldelektroden 27 sind durch eine Isolationsschicht, beispielsweise ein Oxid 28, gegenüber dem Halbleitervolumen 2 elektrisch isoliert, wobei die Isolationsschicht 28 im Bereich der Gateelektrode 26 dünner, und im Bereich der Feldelektrode 27 dicker ausgestaltet ist. In den restlichen Zellenfeldtrenches 24 sind elektrische Anschlüsse 29 (Gebiete aus leitfähigem Material) ausgebildet, die durch eine Isolationsschicht 30 gegenüber dem Halbleitervolumen 2 elektrisch isoliert sind. Die Isolationsschichten 30 sind durchgehend dick ausgestaltet, werden jedoch im Bereich des Trenchbodens von den elektrischen Anschlüssen 29 durchstoßen, die über den Trenchboden hinaus bis in die ver grabene Halbleiterschicht 4 hineinreichen. Innerhalb des Randtrenchs 25 ist ebenfalls ein elektrischer Anschluss 29 vorgesehen, der die Isolationsschicht 30 durchstößt und auf diese Weise in direktem Kontakt mit der Halbleiterschicht 22 (dem Isolations-Ring) steht.
  • Durch die elektrischen Anschlüsse 29 kann die vergrabene Halbleiterschicht 4 auf einfache Art und Weise kontaktiert werden, wobei die Anzahl der elektrischen Anschlüsse 29 in Abhängigkeit des Widerstands, den die lateralen Stromflüsse innerhalb der vergrabenen Halbleiterschicht 4 zu überwinden haben, gewählt werden können. Der laterale Platzbedarf der elektrischen Anschlüsse 29 ist sehr gering, da die Zellenfeldtrenches 24, innerhalb derer die elektrischen Anschlüsse 29 verlaufen, sehr schmal ausgeführt werden können. Die für die elektrischen Anschlüsse notwendigen Zellenfeldtrenches 24 können zusammen mit den restlichen Zellenfeldtrenches 24 in einem Prozessschritt hergestellt werden, womit kein eigener Prozessschritt zur Herstellung der elektrischen Anschlüsse 29 notwendig ist.
  • Zur Verbesserung der Leitfähigkeit der vergrabenen Halbleiterschicht können in den Trenchböden der Zellenfeldtrenches 24 hochleitfähige Schichten vorgesehen werden. Die hochleitfähigen Schichten können weiterhin an der Unterseite der elektrischen Anschlüsse 29 vorgesehen werden. Dasselbe gilt analog für den Trenchboden des Randtrenchs 25 bzw. der Unterseite des darin vorgesehenen elektrischen Anschlusses 29, wobei die hochleitfähige Schicht in diesem Fall nicht zur Verbesserung der lateralen Leitfähigkeit, sondern als Rekombinationszentrum für unerwünschte laterale Stromflüsse dient und damit die Isolationsfunktion der Halbleiterschicht 22 verstärkt.
  • In 3 ist eine weitere bevorzugte Ausführungsform des erfindungsgemäßen Leistungstransistors gezeigt. Ein Leistungstransistor 40 weist im Wesentlichen den in 2 gezeigten Aufbau auf, wobei die Gateelektroden 26 und die Feldelektroden 27 sowie die elektrischen Anschlüsse 29 nicht in getrennten Trenches vorgesehen sind, sondern sich in jedem Zellenfeldtrench 24 zwei Gateelektroden 26, zwei Feldelektroden 27 sowie ein elektrischer Anschluss 29 befindet. Der elektrische Anschluss 29 verläuft hierbei zwischen den Gateelektroden/Feldelektroden 26/27 und ist von diesen mittels einer Isolastionsschicht 41 elektrisch isoliert.
  • Innerhalb des Randtrenchs 25 ist ebenfalls ein elektrischer Anschluss 29 vorgesehen, der jedoch nicht zwischen zwei Gateelektroden 26 sondern lediglich zwischen zwei Feldelektroden 27 hindurch verläuft. Auch dieser elektrische Anschluss 29 ist durch eine Isolationsschicht 41 von den Feldelektroden 27 elektrisch isoliert. Die elektrischen Anschlüsse 29 stehen mit der vergrabenen Halbleiterschicht 4 bzw. der Halbleiterschicht 22 in direktem elektrischen Kontakt.
  • In 4 ist ein Leistungstransistor 50 gezeigt, in dessen Halbleitervolumen 2 mehrere Transistorzellen 51 vorgesehen sind, die durch Zellenfeldtrenches 24 voneinander getrennt sind. Die Zellenfeldtrenches 24 sowie der Randtrench 25 sind in dieser Ausführungsform bis auf den unteren Bereich vollständig mit isolierendem Material 52 aufgefüllt. Im unteren Bereich der Zellenfeldtrenches 24 sowie des Randtrenchs 25, genauer gesagt auf den jeweiligen Trenchböden (die sich innerhalb der vergrabenen Halbleiterschicht 4 befinden), ist eine hochleitfähige Schicht 53, beispielsweise ein Metall oder ein Silizid, vorgesehen, wobei in dieser Ausführungsform auf der hochleitfähigen Schicht 53 eine Schicht aus Halbleitermaterial 54 aufgebracht ist.
  • Die Schicht 54 aus Halbleitermaterial besteht aus Wolfram-Silizium, wobei anstelle der Schicht 54 auch eine Silizidschicht bzw. eine andere Schicht aus hochleitfähigem Material vorgesehen werden kann.
  • Die hochleitfähigen Schichten 53 dienen dazu, senkrecht zur Zeichenebene verlaufende laterale Stromflüsse innerhalb der vergrabenen Halbleiterschicht 4 niederohmig zu einem elektrischen Anschluss (hier nicht gezeigt) zu führen, der den Strom nach oben zur Oberfläche des Halbleitervolumens 2 zurückführt. Auf diese Art und Weise lässt sich der Anteil des Einschaltwiderstands der vergrabenen Halbleiterschicht 4 spürbar verringern. Der Zweck der hochleitfähigen Schicht 53 innerhalb der Halbleiterschicht 22 ist, horizontal verlaufende unerwünschte Querströme durch Rekombination zu unterdrücken.
  • In 5 ist ein Leistungstransistor 60 gezeigt, dessen Aufbau dem Leistungstransistor 50 aus 4 ähnelt. Im Leistungstransistor 60 sind die Gateelektroden innerhalb der Zellenfeldtrenches 24 ausgebildet, wohingegen im Leistungstransistor 50 die Gateelektroden 26 oberhalb des Halbleitervolumens 2 angeordnet sind. Der Leistungstransistor 50 ist ein Leistungstransistor mit lateralem Kanal, der Leistungstransistor 60 ein Leistungstransistor mit vertikalem Kanal. Ein weiterer Unterschied ist, dass innerhalb des Randtrenchs eine Feldelektrode 61 vorgesehen ist, die durch das isolierende Material 52 vom Halbleitervolumen 2 elektrisch isoliert wird.
  • In 6 ist eine Draufsicht auf den Leistungstransistor 60 gezeigt, wobei der in 5 gezeigte Schnitt entlang der Linie 62 in 6 gezeigt ist. Deutlich zu sehen ist, dass durch die hochleitfähigen Schichten 53, die in den Trenchböden der Zellenfeldtrenches 24 vorgesehen sind, niederohmige Pfade realisiert werden, die die vergrabene Halbleiterschicht 4 durchziehen und bis an einen elektrischen Kontakt 63 reichen, der die in den hochleitfähigen Schichten 53 verlaufenden elektrischen Ströme sammelt und nach oben aus dem Leistungstransistor 60 herausführt. Auf diese Art und Weise kann die laterale Leitfähigkeit der vergrabenen Halbleiterschicht 4 signifikant verbessert werden.
  • In 6 ist weiterhin die Hallleiterschicht 22 (Isolations-Ring) zu sehen, die die gesamte vergrabene Halbleiterschicht 4 umgibt, und die ebenfalls mit einem durchgehenden Ring aus hochleitfähigem Material 53 durchsetzt ist.
  • Im Folgenden soll unter Bezugnahme auf die 7 und 8 eine bevorzugte Ausführungsform des Herstellungsverfahrens der vergrabenen Halbleiterschicht 4 sowie der Halbleiterschicht 22 aufgezeigt werden.
  • Dazu werden, wie aus 7 ersichtlich ist, in das Halbleitervolumen 2 zunächst Zellenfeldtrenches 24 sowie der Randtrench 26 geätzt. Anschließend wird die Oberfläche 11 des Halbleitervolumens 2 einem Diffusionsprozess oder Implantationsprozess unterworfen, so dass Dotierstoffe in die Zellenfeldtrenches 24 sowie in den Randtrench 25 (Rangtrench) eintreten und damit durch den unteren Teil der Innenwände der Zellenfeldtrenches 24 bzw. des Randtrenchs 25 in das Halbleitervolumen 2 eintreten. Auf diese Art und Weise können einzelne Zonen 71 der vergrabenen Halbleiterschicht 4 erzeugt werden, die nach Ausdiffusion miteinander verschmelzen und eine zusammenhängende vergrabene Halbleiterschicht 4 ausbilden. Hierzu ist es vorteilhaft, wenn die Zellenfeldtrenches 24 nicht zu weit voneinander beabstandet sind. Auf analoge Art und Weise wird eine Zone 72 der Halbleiterschicht 22 um den unteren Bereich des Ringtrenchs 25 ausgebildet.
  • In 7 ist die Herstellung der in 5 gezeigten Ausführungsform dargestellt. In dieser Ausführungsform wird die vergrabene Halbleiterschicht 4 durch einen Ring aus Halbleitermaterial (Halbleiterschicht 22) umschlossen. Alternativ hierzu ist es möglich, die vergrabene Halbleiterschicht 4 komplett in eine Schicht aus isolierendem Halbleitermaterial einzubetten, wie in 8 gezeigt ist. Um dies zu erreichen, werden sämtliche Zellenfeldtrenches sowie der Randtrench 25 einem gemeinsamen Diffusionsprozess/Implantationsprozess ausgesetzt, so dass die in 8 gezeigte Isolations-Halbleiterschicht 73 erzeugt wird. Die Isolations-Halbleiterschicht 73 besteht aus mehreren miteinander verschmolzenen Halbleiterzonen 72.
  • Nun werden lediglich die Zellenfeldtrenches 24 einem Diffusionsprozess unterworfen, so dass eine vergrabene Halbleiterschicht 4 erzeugt wird, die in der Isolations-Halbleiterschicht eingebettet ist. Die vergrabene Halbleiterschicht 4 besteht aus mehreren Halbleiterzonen 71, die miteinander verschmolzen sind. Die Ausbildung der Isolations-Halbleiterschicht 73 erfolgt hierbei bei höheren Implantationsenergien und/oder bei höheren Diffusionsprozess-Dauern, was sicherstellt, dass die Eindringtiefe sowie die horizontale Ausdehnung der Isolations-Halbleiterschicht 73 größer sind als bei der vergrabenen Halbleiterzone 4.
  • Ein wesentlicher Vorteil des in 8 gezeigten Leistungstransistors 80 ist, dass auf die Halbleiterschicht 3 verzichtet werden kann, womit der Abscheideprozess einer Epitaxieschicht auf einem Substrat entfallen kann.
  • In 9a ist eine Draufsicht auf einen Niedervolt-n-Kanal-MOS-Transistor 90 gezeigt, der mittels des erfindungsgemäßen Herstellungsverfahrens erzeugt werden kann. Zu sehen ist ein Source-Gebiet 91, ein Drain-Gebiet 92, ein Source-Anschluss 93, ein Drainanschluss 94 sowie ein Gate 95. Weiterhin ist ein mit Dickoxid 98 ausgekleideter Randtrench 96 vorgesehen, der die gesamte Anordnung umgibt, und in den eine Feldelektrode 97 vorgesehen ist.
  • In 9b ist eine Draufsicht auf einen Hochvo1t-n-Kanal-MOS-Transistor 100 gezeigt, dessen Aufbau mit Ausnahme der lateralen Ausdehnung dem Aufbau des in 9a gezeigten Transistors 90 entspricht.
  • In 9c ist eine Draufsicht auf einen vertikalen npn-Transistor 110 gezeigt, der ein Basisgebiet 111, ein Emittergebiet 112 sowie ein Kollektorgebiet 113 aufweist, die durch entsprechende Anschlüsse 114 bis 116 kontaktiert werden. Die gesamte Anordnung ist von einem mit einer Feldelektorde 117 gefüllten Randtrench 118 umgeben, wobei die Feldelektrode 117 durch Dickoxid 119 gegenüber dem Rest der Anordnung elektrisch isoliert ist.
  • In der folgenden Beschreibung sollen weitere Aspekte der Erfindung erläutert werden.
  • In BCD-Technologien muss in der Tiefe eine hochdotierte n-Schicht und eine hochdotierte p-Schicht eingebracht werden. Erstere dient als Kollektor für den vertikalen npn-Transistor, zur Unterdrückung des parasitären Substrat-pnp-Transistors und (im Falle eines vertikalen DMOS) zum Abführen des Drainstroms. Letztere dient zur lateralen Isolation der durch n-Epi und Buried Layer gebildeten n-Wannen. Diese Wannen müssen von der Oberfläche her elektrisch angeschlossen werden.
  • Bisher wurden diese Wannen durch hochdotierte Wannen angeschlossen, die nach Abscheidung der Epi von der Oberfläche durch Implantation oder Belegung eingebracht wurden. Um tatsächlich den Anschluss zu realisieren, müssen die Wannen mit einem sehr hohen Temperaturbudget in die Tiefe eingetrieben werden. Dadurch diffundieren sie jedoch auch lateral sehr weit aus. Daher benötigt diese Konstruktion sehr viel Siliziumfläche.
  • Führt man den DMOS als Feldplattentrenchtransistor aus, so besteht die Möglichkeit, die vergrabenen Wannen über einen in der Mitte des Trenches eingebauten hochleitäfhigen Kanal anzuschließen. Dieser Kanal muss lateral durch eine dicke Oxidschicht elektrisch isoliert von Silizium und im Trenchboden leitfähig mit dem Silizium verbunden sein. Dieser Kanal kann entweder elektrisch isoliert vom Gatepoly in der Trenchmitte angebracht werden oder es wird in einem separaten Trench das Gatepoly selbst zum Anschluss verwendet. In beiden Fällen muss nach Ausformung der Trenchfeldplatte das Oxid im Trenchboden mit Hilfe einer Spacerätzung geöffnet werden, um den elektrischen Kontakt zum Silizium herzustellen. Um sowohl einen p-Kontakt als auch einen n-Kontakt herstellen zu können, kann es zweckmäßig sein, den Kontakt über eine in den Trenchboden eingebaute Silizidschicht herzustellen.
  • Da die laterale Isolation des Anschlusses durch Oxid geschieht, benötigt so ein Anschluss im Vergleich zu eindiffundierten Anschlusswannen sehr wenig Fläche. Damit ergibt sich die Möglichkeit, die Drain des Feldplattentransistors lokal in jedem oder jedem zweiten Trench anzuschließen und damit einen in die Tiefe geklappten Lateraltransistor zu konstruieren. Dieser gewissermaßen vertikale LDMOS verbindet die Vorteile des Vertikaltransistors (nämlich niederohmige, kom pakte Transistorzelle) mit denen des Lateraltransistors (keine ohmschen Verluste durch eine laterale Stromführung in der Tiefe). Gleichzeitig kann auch die p-Isolation über den Leitungskanal im Trench angeschlossen werden. Auf diese Weise kann man sehr effiziente Saugringe gegen Querströme konstruieren.
  • Ein wesentlicher Aspekt ist daher, einen Feldplattentrenchtransistor in eine BCD-Technologie zu integrieren und den BL über einen in den Feldplattentrench integrierten vertikal leitfähigen Kanal anzuschließen. Dadurch entsteht ein "in die Tiefe geklappter" Lateraltransistor.
  • Um den Strom des DMOS von der in der Tiefe liegenden Drain wieder an die Oberfläche zu führen, wurde bisher eine hochdotierte n-Schicht vor Abscheidung der Epitaxie, die Buried-Layer, implantiert. Der Schichtwiderstand der Buried-Layer hat einerseits einen deutlichen Anteil am Einschaltwiderstand des DMOS. Andererseits führt er zu einer Inhomogenität in der Potenzialverteilung im Avalanche, der die Robustheit des DMOS einschränkt. Außerdem wird über den Buried-Layer ein großer Minoritätenstrom im Substrat injiziert, wenn eine negative Drainspannung anliegt. Dieser so genannte Querstrom muss durch aufwändige Saugringkonstruktionen abgeführt werden, damit er nicht in die Wannen der Analog- oder Logikschaltungsteile fließt und dort die Funktion der Schaltung stört.
  • Führt man den DMOS als Feldplattentrenchtransistor aus, statt als Tansistor mit planarem Kanal, so kann man vor der Prozessierung der Feldplatte in den Trenchboden eine hochleitfähige Schicht einbringen, die leitend mit dem Silizium verbunden ist. Allgemeiner kann man auch in einen planaren Transistor, der im Streifendesign ausgeführt ist, einen Trench integrie ren, an dessen Boden die besagte hochleitfähige Schicht eingebaut ist.
  • Diese Schicht dient einerseits dazu, den Drainstrom entlang der Trenchstreifen besonders niederohmig abzuführen. Andererseits bildet die Grenzfläche der niederohmigen Schicht eine sehr effiziente Rekombinationsfläche. Auf diese Weise wird der parasitäre vertikale Substrat-pnp-Transistor unterdrückt. Wird außerdem die laterale Isolation des DMOS mit einem solchen Trench ausgeführt, so bildet die Grenzfläche zum hochleitfähigen Trenchboden eine Senke für Minoritäten, die einen großen Teil des Querstroms unterdrückt.
  • Die Anwendung dieses Konzepts auf einen Feldplattentrenchtransistor ist besonders vorteilhaft, da der Leitungskanal am Boden des Feldplattentrenches keine Siliziumfläche kostet.
  • Ein möglicher Prozessablauf zur Herstellung eines derartigen Transistors ist wie folgt:
    • • Buried-Layer-Impantation
    • • ISO-Implantation (Ringtrench)
    • • Epiabscheidung
    • • Trenchätzung
    • • Abscheidung einer Wolframsilizid-Schicht im Trench
    • • Verfüllung des Trenches mit Polysilizium
    • • Rückätzung des Polysiliziums bis in eine definierte Tiefe
    • • Entfernen des Wolframsilizids
    • • Ausbilden der Feldplatte im Trench
    • • Implantation von planaren Wannen
    • • Gateoxid- und Polyprozess
  • Alternativ kann die Prozessführung auch so ausgestaltet werden:
    • • Buried-Layer-Implantation
    • • ISO-Implantation (Randtrench)
    • • Epiabscheidung
    • • Trenchätzung
    • • Feldplattenoxidation
    • • Öffnung des Trenchbodens mit einer Spacerätzung
    • • Selektive Abscheidung von Wolframsilizid im Trenchboden
    • • Verfüllen des Trenches mit Polysilizium
    • • Rückätzung des Polysiliziums
    • • Aufoxidation des Polystöpsels
    • • Feldplattenstrukturierung über Lackstöpsel
    • • Implantation der planaren Wannen
    • • Gateoxid- und Polyprozess
  • Das Konzept kann auch auf einen planaren Transistor in Streifendesign angewandt werden. Dann allerdings verliert man durch das Einbringen der Trenches Siliziumfläche.
  • Bisher wurde die hochdotierte n-Schicht (Buried Layer) und die hochdotierte p-Schicht (ISO-Schicht) vor Abscheidung der Epitaxie implantiert. Das Vorhandensein dieser beiden hochdotierten Schichten macht den Epiprozess teuer und schwer zu kontrollieren.
  • Führt man den DMOS als Feldplattentrenchtransistor aus, statt als Transistor mit planarem Kanal, so kann man vor der Prozessierung der Feldplatte in den Trenchboden sowohl die Buried-Layer als auch die p-Isolation implantieren. Dazu müssen sowohl im DMOS als auch im Bereich der Analogschaltung die Trenches dicht gezeichnet sein, d.h. einen geringen Abstand voneinander aufweisen. Durch ein geeignet großes Temperaturbudget diffundieren die einzelnen Profile zusammen und bilden durchgehende Buried-Layer- und ISO-Schichten. Zwei Varianten sind möglich:
    • • Es wird p--Grundmateril mit n-Epi verwendet. Buried Layer und ISO werden nebeneinander gezeichnet. Das heißt z. B. für einen DMOS, dass die Buried Layer flächig in die aktiven Trenches des DMOS-Zellenfeldes implantiert wird, und dass die ISO-Schicht in einen geschlossenen Randtrench um das DMOS-Zellenfeld herum implantiert wird.
    • • Es wird n+-Grundmaterial mit n-Epi verwendet, wobei die n-Epi-Schicht erheblich dicker ist als in einem herkömmlichen BCD-Prozess. Buried Layer und ISO-Schicht werden flächig in die Trenches einer Wanne implantiert. Die ISO-Schicht wird dabei durch hochenergetische Implantation deutlich tiefer eingebracht als die Buried Layer. Zusätzlich muss die ISO-Schicht in einen separat um die Wanne geführten Randtrench implantiert werden. In einem Ausdiffusionsschritt mit großem Temeraturbudget diffundieren die einzelnen Profile zusammen, so dass die Buried Layer und die darüber liegende n-Wanne vom Substrat elektrisch isoliert werden. Falls nun eine negative Spannung an Drain anliegt, wird über den vertikalen Buried-Layer-ISO-Schicht-Substrat-Bipolartransistor kein Minoritäten-, sondern ein Majoritätenstrom ins Substrat injiziert, der von anderen Wannen nicht mehr eingesammelt werden kann.
  • Da die Konstruktion die dichte Anordnung von Trenches erfordert, sollten alle Analogbauelemente unter Verwendung des Trenches konstruiert werden. Dabei kann jeweils ein umlaufender Trench als Bauelementabschluss verwendet werden. Die zulässigen Transistormaße müssen geeignet eingeschränkt werden, um eine ausreichende Dichte von Trenches zu gewährleisten.
  • Ein wesentlicher Aspekt ist demnach, einen Feldplattentrenchtransistor in eine BCD-Technologie zu integrieren und die vergrabenen Profile der BDC-Technologie über den Trenchboden zu implantieren und zusammenzudiffundieren.
  • Der Vollständigkeit halber sei auf das Dokument "A Low On-Resistance Trench Lateral Power MOSFET in a 0,6 μm Smart Power Technology for 20-30 V Applications" von N. Fujishima et al. verwiesen, in dem bereits offenbart ist, eine vergrabene Halbleiterschicht mittels eines Trenches zu kontaktieren.
    • 1
    Leistungstransistor
    2
    Halbleitervolumen
    3
    p--dotierte Halbleiterschicht
    4
    p+-dotierte vergrabene Halbleiterschicht
    5
    n--dotierte Epitaxieschicht
    6
    n+-dotiertes Sourcegebiet
    7
    p+-dotiertes Bodygebiet
    8
    n+-dotierte Wanne
    9
    p+-dotierte Wanne
    10
    Gateelektrode
    11
    Oberseite des Halbleitervolumens
    20
    Leistungstransistor
    21
    Randbereich
    22
    p+-dotierte Halbleiterschicht
    23
    Zellenfeld
    24
    Zellenfeldtrenches
    25
    Rand- bzw. Ringtrench
    26
    Gateelektrode
    27
    Feldelektrode
    28
    Isolationsschicht
    29
    elektrischer Anschluss
    30
    Isolationsschicht
    40
    Leistungstransistor
    41
    Isolationsschicht
    50
    Leistungstransistor
    51
    Transistorzelle
    52
    isolierendes Material
    53
    hochleitfähige Schicht
    54
    Halbleiterschicht
    60
    Leistungstransistor
    61
    Feldelektrode
    62
    Linie
    70
    Leistungstransistor
    71
    Zone
    72
    Zone
    73
    Isolations-Halbleiterschicht
    80
    Leistungstransistor
    90
    n-Kanal-MOS-Transistor
    91
    Sourcegebiet
    92
    Draingebiet
    93
    Sourceanschluss
    94
    Drainanschluss
    95
    Gate
    96
    Randtrench
    97
    Feldelektrode
    98
    Dickoxid
    100
    n-Kanal-MOS-Transistor
    110
    npn-Transistor
    111
    Basisgebiet
    112
    Emittergebiet
    113
    Kollektorgebiet
    114
    Basisanschluss
    115
    Emitteranschluss
    116
    Kollektoranschluss
    117
    Feldelektrode
    118
    Randtrench
    119
    Dickoxid

Claims (27)

  1. Leistungstransistor (20), mit einem Halbleitervolumen (2), in dem: – mehrere parallel geschaltete Transistorzellen, – eine lateral ausgerichtete, hochleitfähige Halbleiterschicht (4), die unterhalb der Transistorzellen im Halbleitervolumen (2) vergraben ist, und – wenigstens ein Anschluss (29), über den die vergrabene Halbleiterschicht (4) von der Oberseite des Leistungstransistors (20) her kontaktierbar ist, vorgesehen sind, dadurch gekennzeichnet, dass wenigstens ein Anschluss (29) innerhalb eines Trenchs (24), der sich von der Oberseite des Leistungstransistors (20) zur vergrabenen Halbleiterschicht (4) hin erstreckt, ausgebildet ist.
  2. Leistungstransistor (20) nach Anspruch 1, dadurch gekennzeichnet, dass der Leistungstransistor ein Trenchtransistor ist, wobei in wenigstens einem Trench (24) eine Gateelektrode (26) zum Schalten des Leistungstransistors, und in wenigstens einem Trench (24) ein Anschluss (29) der vergrabenen Halbleiterschicht (4) vorgesehen ist.
  3. Leistungstransistor (20) nach Anspruch 2, dadurch gekennzeichnet, dass in wenigstens einem Trench (24) eine Feldelektrode (27) vorgesehen ist.
  4. Leistungstransistor (20) nach einem der Ansprüche 2 bis 3, dadurch gekennzeichnet, dass in den Trenches alternierend Gateelektroden (26) zum Schalten des Leistungstransistors und Anschlüsse (29) zur Kontaktierung der vergrabenen Halbleiterschicht (4) ausgebildet sind.
  5. Leistungstransistor (40) nach einem der Ansprüche 2 bis 3, dadurch gekennzeichnet, dass in wenigstens einem Trench (24) zwei Gateelektroden (26) vorgesehen sind, zwischen denen der Anschluss (29) der vergrabenen Halbleiterschicht (4) hindurch verläuft, wobei der Anschluss gegenüber den Gateelektroden elektrisch isoliert ist.
  6. Leistungstransistor (50) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Trenches in die vergrabene Halbleiterschicht (4) hineinreichen und die Trenchböden mit einer hochleitfähigen Schicht (53) ausgekleidet sind.
  7. Leistungstransistor (20) nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die vergrabene Halbleiterschicht (4) durch einen Isolations-Ring (22) aus Halbleitermaterial umgeben oder in einer Isolations-Halbleiterschicht (73) eingebettet ist, wobei das Halbleitermaterial des Isolations-Rings (22) beziehungsweise der Isolations-Halbleiterschicht (73) gegenüber dem Halbleitermaterial der vergrabenen Halbleiterschicht (4) invers dotiert ist.
  8. Leistungstransistor (20) nach Anspruch 7, dadurch gekennzeichnet, dass der Isolations-Ring (22) beziehungsweise der äußere Rand der Isolations-Halbleiterschicht (73), in die die vergrabene Halbleiterschicht (4) eingebettet ist, eine vertikale Verlängerung eines Trenchrings (25) darstellt, der sich von der Oberseite des Leistungstransistors in die Tiefe des Halbleitervolumens (2) hinein erstreckt.
  9. Leistungstransistor (20) nach Anspruch 8, dadurch gekennzeichnet, dass innerhalb des Trenchrings (25) ein Anschluss zur Kontaktierung des Isolations-Rings (22) beziehungsweise des äußeren Rands der Isolations-Halbleiterschicht (73) von der Oberseite des Leistungstransistors her ausgebildet ist.
  10. Leistungstransistor (70) nach Ansprüche 8; dadurch gekennzeichnet, dass innerhalb des Trenchrings (25) eine Feldelektrode (61) ausgebildet ist, die von dem Isolations-Ring beziehungsweise dem äußeren Rand der Isolations-Halbleiterschicht isoliert ist.
  11. Leistungstransistor (50) nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der Trenchboden des Trenchrings (25) mit einer hochleitfähigen Schicht (53) ausgekleidet ist.
  12. Leistungstransistor (50), mit einem Halbleitervolumen (21), in dem: – mehrere parallel geschaltete, durch Trenches (24) voneinander getrennte Transistorzellen (51), – eine lateral ausgerichtete, hochleitfähige Halbleiterschicht (4), die unterhalb der Transistorzellen (51) im Halbleitervolumen (2) vergraben ist, und – wenigstens ein Anschluss, über den die vergrabene Halbleiterschicht von der Oberseite des Leistungstransistors her kontaktierbar ist, vorgesehen sind, dadurch gekennzeichnet, dass wenigstens ein Trench (24, 25) in die vergrabene Halbleiterschicht (4) hineinreicht, wobei der Trenchboden des wenigstens einen Trenchs mit einer hochleitfähigen Schicht (53) ausgekleidet ist.
  13. Leistungstransistor (50) nach Anspruch 12, dadurch gekennzeichnet, dass wenigstens ein Trench (24, 25) mit Ausnahme des Trenchbodens vollständig mit isolierendem Material (52) gefüllt ist.
  14. Leistungstransistor (20) nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass in wenigstens einem Trench (24) eine Gateelektrode (26) zum Schalten des Leistungstransistors vorgesehen ist.
  15. Leistungstransistor (20) nach Anspruch 14, dadurch gekennzeichnet, dass in wenigstens einem Trench (24) eine Feldelektrode (27) vorgesehen ist.
  16. Leistungstransistor (20) nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass wenigstens innerhalb eines Trenchs (24), der sich von der Oberseite des Leistungstransistors zur vergrabenen Halbleiterschicht (4) hin erstreckt, ein Anschluss (29) zur Kontaktierung der vergrabenen Halbleiterschicht (4) von oben ausgebildet ist.
  17. Leistungstransistor (20) nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die vergrabene Halbleiterschicht (4) durch einen Isolations-Ring (22) aus Halbleitermaterial umgeben oder in eine Isolations-Halbleiterschicht (73) eingebettet ist, wobei das Halbleitermaterial des Isolations-Rings beziehungsweise der Isolations-Halbleiterschicht gegenüber dem Halbleitermaterial der vergrabenen Halbleiterschicht (4) invers dotiert ist.
  18. Leistungstransistor (20) nach Anspruch 17, dadurch gekennzeichnet, dass der Isolations-Ring (22) beziehungsweise der äußere Rand der Isolations-Halbleiterschicht (73), in die die vergrabene Halbleiterschicht (4) eingebettet ist, eine vertikale Verlängerung eines Trenchrings (25) darstellt, der sich von der Oberseite des Leistungstransistors in die Tiefe des Halbleitervolumens (2) hinein erstreckt.
  19. Leistungstransistor (20) nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass innerhalb des Trenchrings (25) ein Anschluss (29) zur Kontaktierung des Isolations-Rings (22) beziehungsweise des äußeren Rands der Isolations-Halbleiterschicht (73) von der Oberseite des Leistungstransistors her ausgebildet ist.
  20. Leistungstransistor (50) nach Anspruch 18 oder 19, dadurch gekennzeichnet, dass der Trenchboden des Trenchrings mit einer hochleitfähigen Schicht (53) ausgekleidet ist.
  21. Leistungstransistor (70) nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass innerhalb des Trenchrings (25) eine Feldelektrode (61) ausgebildet ist, die von dem Isolations-Ring (22) beziehungsweise dem äußeren Rand der Isolations-Halbleiterschicht (73) isoliert ist.
  22. Verfahren zur Herstellung eines Leistungstransistors gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die vergrabene Halbleiterschicht (4), der Isolations-Ring (22) beziehungsweise die Isolations-Halbleiterschicht (73), in die die vergrabene Halbleiterschicht (4) eingebettet ist, hergestellt werden, indem: – mehrere Trenches (24, 25) in einem Halbleitervolumen (2) ausgebildet werden, und – die Oberfläche des Halbleitervolumens (2) mit Dotierstoffen beaufschlagt wird, derart, dass Dotierstoffe durch die Innenwände im unteren Bereichs der Trenches (24, 25) in das Halbleitervolumen (2) eintreten.
  23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass der Isolations-Ring (22) über die Innenwände des Trenchring (25) in das Halbleitervolumen (2) eindiffundiert wird.
  24. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass zunächst die Isolations-Halbleiterschicht (73) über die Innenwände aller Trenches (24, 25) in das Halbleitervolumen eindiffundiert wird, und anschließend die vergrabene Halbleiterschicht über die Innenwände aller Trenches (24) mit Ausnahme des Trenchring (25) in das Halbleitervolumen (2) eindiffundiert wird, derart, dass die Isolations-Halbleiterschicht (73) eine höhere vertikale und/oder latera le Ausdehnung als entsprechende Ausdehnungen der vergrabenen Halbleiterschicht (4) aufweist.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass die Ausbildung der Isolations-Halbleiterschicht (73) bei einer höheren Implantationsenergie als die Ausbildung der vergrabenen Halbleiterschicht (4) erfolgt.
  26. Verfahren nach Anspruch 24, dadurch gekennzeichnet, dass die Dauer eines Diffusionsprozesses zur Ausbildung der Isolations-Halbleiterschicht (73) länger ist als die Dauer eines Diffusionsprozesses zur Ausbildung der vergrabenen Halbleiterschicht (4).
  27. Verfahren nach Anspruch 22, dadurch gekennzeichnet, dass die Trenches (24, 25) in einem ersten Schritt bis zu einer ersten Tiefe geätzt werden, in einem zweiten Schritt die vergrabene Halbleiterschicht ausgebildet wird, indem über den unteren Teil der Innenwände der Trenches entsprechende Dotierstoffe in das Halbleitervolumen eingebracht werden, in einem dritten Schritt die Tiefe der Trenches (24, 25) erhöht wird, und in einem vierten Schritt die Isolations-Halbleiterschicht ausgebildet wird, indem über den unteren Teil der Innenwände der vertieften Trenches entsprechende Dotierstoffe in das Halbleitervolumen eingebracht werden.
DE102004052610.9A 2004-10-29 2004-10-29 Leistungstransistor mit einem Halbleitervolumen Expired - Fee Related DE102004052610B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004052610.9A DE102004052610B4 (de) 2004-10-29 2004-10-29 Leistungstransistor mit einem Halbleitervolumen
US11/261,246 US7339237B2 (en) 2004-10-29 2005-10-28 Connection, configuration, and production of a buried semiconductor layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004052610.9A DE102004052610B4 (de) 2004-10-29 2004-10-29 Leistungstransistor mit einem Halbleitervolumen

Publications (2)

Publication Number Publication Date
DE102004052610A1 true DE102004052610A1 (de) 2006-05-04
DE102004052610B4 DE102004052610B4 (de) 2020-06-18

Family

ID=36201750

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004052610.9A Expired - Fee Related DE102004052610B4 (de) 2004-10-29 2004-10-29 Leistungstransistor mit einem Halbleitervolumen

Country Status (2)

Country Link
US (1) US7339237B2 (de)
DE (1) DE102004052610B4 (de)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006023731B4 (de) * 2006-05-19 2008-04-17 Infineon Technologies Ag Halbleiterstruktur und Verfahren zur Herstellung der Halbleiterstruktur
DE102008038300A1 (de) * 2008-08-18 2010-03-04 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterstruktur und Verfahren zur Herstellung desselben
US9112021B2 (en) 2010-07-09 2015-08-18 Infineon Technologies Austria Ag High voltage bipolar transistor with trench field plate
US9275895B2 (en) 2006-06-28 2016-03-01 Infineon Technologies Ag Semiconductor component and methods for producing a semiconductor component
DE102006029701B4 (de) * 2006-06-28 2017-06-01 Infineon Technologies Ag Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
JP4414863B2 (ja) * 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP4241856B2 (ja) * 2006-06-29 2009-03-18 三洋電機株式会社 半導体装置および半導体装置の製造方法
US9252251B2 (en) * 2006-08-03 2016-02-02 Infineon Technologies Austria Ag Semiconductor component with a space saving edge structure
KR100861213B1 (ko) * 2007-04-17 2008-09-30 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US7749859B2 (en) * 2007-06-29 2010-07-06 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US7671408B2 (en) * 2008-07-09 2010-03-02 Texas Instruments Incorporated Vertical drain extended MOSFET transistor with vertical trench field plate
TWI387105B (zh) * 2008-11-10 2013-02-21 Anpec Electronics Corp 降低切換轉換器中電壓耦合效應之功率元件
US8298889B2 (en) * 2008-12-10 2012-10-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
US8692318B2 (en) * 2011-05-10 2014-04-08 Nanya Technology Corp. Trench MOS structure and method for making the same
US9054133B2 (en) 2011-09-21 2015-06-09 Globalfoundries Singapore Pte. Ltd. High voltage trench transistor
US8999769B2 (en) 2012-07-18 2015-04-07 Globalfoundries Singapore Pte. Ltd. Integration of high voltage trench transistor with low voltage CMOS transistor
US9202882B2 (en) * 2013-05-16 2015-12-01 Infineon Technologies Americas Corp. Semiconductor device with a thick bottom field plate trench having a single dielectric and angled sidewalls
US9406793B2 (en) * 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
CN109037059A (zh) * 2018-08-24 2018-12-18 福建龙夏电子科技有限公司 沟槽型二极管器件及其形成方法
EP3627559B1 (de) * 2018-09-19 2022-06-22 Imec Vzw Iii-v-halbleiterbauelement und verfahren zur herstellung eines iii-v-halbleiterbauelements mit einer randabschlussstruktur
US10892320B2 (en) * 2019-04-30 2021-01-12 Vanguard International Semiconductor Corporation Semiconductor devices having stacked trench gate electrodes overlapping a well region
TWI831256B (zh) * 2022-04-07 2024-02-01 大陸商艾科微電子（深圳）有限公司 半導體元件及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701026A (en) * 1994-10-25 1997-12-23 Fuji Electric Co., Ltd. Lateral trench MISFET
WO2000052760A1 (en) * 1999-03-01 2000-09-08 General Semiconductor, Inc. Trench dmos transistor structure having a low resistance path to a drain contact located on an upper surface
JP2003303959A (ja) * 2002-04-09 2003-10-24 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置およびその製造方法
US20040014263A1 (en) * 1997-12-05 2004-01-22 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4696335B2 (ja) * 2000-05-30 2011-06-08 株式会社デンソー 半導体装置およびその製造方法
KR100456691B1 (ko) 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701026A (en) * 1994-10-25 1997-12-23 Fuji Electric Co., Ltd. Lateral trench MISFET
US20040014263A1 (en) * 1997-12-05 2004-01-22 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
WO2000052760A1 (en) * 1999-03-01 2000-09-08 General Semiconductor, Inc. Trench dmos transistor structure having a low resistance path to a drain contact located on an upper surface
JP2003303959A (ja) * 2002-04-09 2003-10-24 Sanyo Electric Co Ltd 縦型ｍｏｓ半導体装置およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 2003/303959 A, IN: Patent Abstracts of Japan
JP 2003303959 A, IN: Patent Abstracts of Japan *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006023731B4 (de) * 2006-05-19 2008-04-17 Infineon Technologies Ag Halbleiterstruktur und Verfahren zur Herstellung der Halbleiterstruktur
US9275895B2 (en) 2006-06-28 2016-03-01 Infineon Technologies Ag Semiconductor component and methods for producing a semiconductor component
DE102006029701B4 (de) * 2006-06-28 2017-06-01 Infineon Technologies Ag Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102008038300A1 (de) * 2008-08-18 2010-03-04 Infineon Technologies Ag Halbleiterbauelement mit Halbleiterstruktur und Verfahren zur Herstellung desselben
US9112021B2 (en) 2010-07-09 2015-08-18 Infineon Technologies Austria Ag High voltage bipolar transistor with trench field plate
DE102011051597B4 (de) * 2010-07-09 2016-09-15 Infineon Technologies Austria Ag Hochspannungsbipolartransistor mit grabenfeldplatte, verfahren zum herstellen einer bipolarstruktur, integrierte transistorstruktur und integrierte schaltung
US9564425B2 (en) 2010-07-09 2017-02-07 Infineon Technologies Austria Ag Integrated transistor structure having a power transistor and a bipolar transistor

Also Published As

Publication number Publication date
US20060131647A1 (en) 2006-06-22
US7339237B2 (en) 2008-03-04
DE102004052610B4 (de) 2020-06-18

Similar Documents

Publication Publication Date Title
DE102004052610B4 (de) Leistungstransistor mit einem Halbleitervolumen
DE102007061191B4 (de) Halbleiterbauelement mit einem Halbleiterkörper
DE102005041838B3 (de) Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
DE102011080891B4 (de) Halbleitervorrichtung
DE102006036347B4 (de) Halbleiterbauelement mit einer platzsparenden Randstruktur
DE112012002956B4 (de) Bipolarer Transistor mit isoliertem Gate
DE102006046853B4 (de) Randkonstruktion für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
DE102010064588B3 (de) Halbleitervorrichtung mit einer potenzialfreien Halbleiterzone
DE69636913T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zu ihrer Herstellung
DE10350684B4 (de) Verfahren zur Herstellung einer Leistungstransistoranordnung und mit diesem Verfahren hergestellte Leistungstransistoranordnung
DE102007020659B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE112014003712T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102007029121B3 (de) Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement
DE102011079747A1 (de) Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
DE102012204420A1 (de) Halbleitervorrichtung
DE10358697A1 (de) Halbleiteranordnung und Verfahren zur Herstellung derselben
DE102004040997A1 (de) Isolierschichttransistor mit eingebauter Diode
DE102006053145A1 (de) Halbleitervorrichtung mit Trennungsbereich
DE102014019915B3 (de) IGBT mit reduzierter Rückwärtskapazität
DE102006029701B4 (de) Halbleiterbauteil sowie Verfahren zur Herstellung eines Halbleiterbauteils
DE102004063946B4 (de) Transistoranordnungen mit einer in einem Trennungstrench angeordneten Elektrode
DE102004041198B4 (de) Laterales Halbleiterbauelement mit einer Feldelektrode und einer Entladestruktur
DE112011102014T5 (de) Leistungshalbleitervorrichtung
EP1774596A2 (de) Hochvolt-nmos-transistor und herstellungsverfahren
DE102012224291A1 (de) Halbleitervorrichtung mit lateralem bipolarem Transistor und isoliertem Gate

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee