KR102631515B1 - 패널, 트랜지스터 및 전자장치 - Google Patents

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Abstract

본 발명의 실시예들은 패널, 트랜지스터 및 전자장치에 관한 것으로서, 더욱 상세하게는, 질화규소(SiNx)를 포함하는 제1 층, 제2 층 및 제3 층을 포함하는 수소 포집층을 포함하여, 봉지층으로부터 기인하는 수소가 반도체층에 도달하는 것을 막아 반도체층의 문턱전압 특성 열화를 예방할 수 있는 패널, 트랜지스터 및 전자장치에 관한 것이다.

Description

패널, 트랜지스터 및 전자장치{PANEL, TRANSISTOR AND ELECTRONIC DEVICE}
본 발명은 패널, 트랜지스터 및 전자장치에 관한 것이다.
정보화 사회가 발전함에 따라, 표시장치, 조명장치 등의 다양한 전자장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 전자장치는 픽셀을 구동하기 위한 트랜지스터 등을 포함하는 패널과 상기 패널을 구동하는 구동회로를 포함할 수 있다.
일부 전자장치는 수분 및 산소에 약한 부품을 포함하고 있는데, 예를 들면, 유기 발광 다이오드(OLED)는 수분 및 산소에 약한 유기 물질을 포함하는 발광층을 포함하고 있다.
따라서, 유기 발광 다이오드(OLED)는 전자장치 외부의 수분 및 산소의 침투를 막을 수 있는 봉지재(Encapsulation)로 발광층을 보호하고 있다.
그러나, 전자장치 내부에 포함된 수소로 인하여 트랜지스터에 포함된 반도체층의 물성이 변화하는 문제점이 있어 이에 대한 연구가 필요한 실정이다.
본 발명의 실시예들의 목적은, 수소를 포집할 수 있는 수소 포집층을 포함하여, 반도체층을 보호할 수 있는 패널, 전자장치 및 트랜지스터를 제공하는 데 있다.
본 발명의 실시예들의 다른 목적은, 수소 포집 능력이 향상된 수소 포집층을 가지는 패널, 전자장치 및 트랜지스터를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 기판, 반도체층, 층간 절연막, 패시베이션 층, 오버코트층, 발광층 및 봉지층을 포함하는 패널을 제공할 수 있다.
반도체층은 기판 상에 배치되고, 산화물 반도체 또는 저온 폴리실리콘(LTPS, Low-temperature polycrystalline silicon)을 포함할 수 있다.
층간 절연막은 기판 및 반도체층 상에 위치할 수 있다.
패시베이션 층은 층간 절연막 상에 위치할 수 있다.
오버코트층은 패시베이션 층 상에 위치할 수 있다.
발광층은 오버코트층 상에 위치할 수 있다.
봉지층은 발광층 상에 위치할 수 있다.
봉지층은 수소를 포함하는 질화규소(SiNx:H) 층, 수소를 포함하는 산화규소(SiO2:H) 층 및 수소를 포함하는 산질화규소(SiON:H) 층 중 하나 이상의 보조 봉지층을 포함할 수 있다.
층간 절연막, 패시베이션 층 및 오버코트층 중 하나 이상은 수소 포집층일 수 있다.
수소 포집층은, 질화규소(SiNx)를 포함하는 제1 층, 제1 층과는 상이한 조성을 가지며, 제1 층의 일면과 접촉한 제2 층 및 제1 층 및 제2 층보다 두께가 두꺼운 제3 층을 포함할 수 있다.
제1 층의 두께(A)의 수소 포집층의 전체 두께(B)에 대한 비율(A:B)은 1:2000 내지 1:20일 수 있다.
제2 층의 두께(C)의 수소 포집층의 전체 두께(B)에 대한 비율(A:B)은 1:2000 내지 1:20일 수 있다.
수소 포집층은 적어도 두 개 이상의 제1 층을 포함하고, 두 개 이상의 제1 층들의 사이 각각에 제2 층이 위치할 수 있다.
수소 포집층은 제1 층 및 제2 층이 교대로 반복되는 영역을 포함하고, 상기 영역의 상부 및 하부 중 하나 이상에 배치된 제3 층을 하나 이상 포함할 수 있다.
제2 층은 산화규소(SiO2)를 포함할 수 있다.
제1 층은 두께 불균일도가 보조 봉지층의 두께 불균일도 보다 작을 수 있다.
제1 층은 밀도가 보조 봉지층의 밀도 보다 높을 수 있다.
제2 층은 두께 불균일도가 보조 봉지층의 두께 불균일도 보다 작을 수 있다.
제2 층은 밀도가 상기 보조 봉지층의 밀도 보다 높을 수 있다.
제1 층은 밀도가 상기 제3 층의 밀도 보다 높을 수 있다.
제1 층은 두께 불균일도가 상기 제3 층의 두께 불균일도 보다 작을 수 있다.
제2 층은 밀도가 상기 제3 층의 밀도 보다 높을 수 있다.
제2 층은 두께 불균일도가 상기 제3 층의 두께 불균일도 보다 작을 수 있다.
다른 측면에서, 본 발명의 실시예들은, 기판, 반도체층, 게이트 절연층, 게이트 전극, 층간 절연막, 소스 전극, 드레인 전극 및 패시베이션 층을 포함하는 트랜지스터를 제공할 수 있다.
반도체층은 기판 상에 배치되며, 산화물 반도체 또는 저온 폴리실리콘을 포함할 수 있다.
게이트 절연층은 반도체층 상에 배치될 수 있다.
게이트 전극은 게이트 절연층 상에 배치될 수 있다.
층간 절연막은 게이트 전극 및 반도체층 상에 배치될 수 있다.
소스 전극은 반도체층의 일단의 상부에서 반도체층과 전기적으로 연결되며, 드레인 전극은 반도체층의 타단의 상부에서 반도체층과 전기적으로 연결될 수 있다.
패시베이션 층은 상기 소스 전극 및 상기 드레인 전극 상에 배치될 수 있다.
층간 절연막 및 패시베이션 층 중 하나 이상은 수소 포집층일 수 있다.
전자장치는 패널 및 패널을 구동하기 위한 구동회로를 포함할 수 있다.
본 발명의 실시예들에 의하면, 수소를 포집할 수 있는 수소 포집층을 포함하여, 반도체층을 보호할 수 있는 패널, 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 수소 포집 능력이 향상된 수소 포집층을 가지는 패널, 트랜지스터 및 전자장치를 제공할 수 있다.
본 발명의 실시예들에 의하면, 수소 포집층을 포함하여 수소에 의한 반도체층의 열화로 인한 문턱전압(Vth) 특성의 저하를 예방할 수 있는 패널, 전자장치 및 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 3은 본 발명의 실시예들에 따른 패널이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀의 구조를 나타낸 도면이다.
도 4는 본 발명의 실시예들에 따른 패널을 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 실시예들에 따른 수소 포집층의 단면도이다.
도 6은 본 발명의 실시예들에 따른 수소 포집층에 포함되는 질화규소(SiNx)를 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 수소 포집층에 수소가 포집되는 것을 나타내는 그림이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 패널의 단면도이다.
도 12는 본 발명의 실시예들에 따른 패널의 문턱전압 특성을 나타낸 자료이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 공지된 구성이 아니더라도 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 전자장치의 개략적인 시스템 구성도이다.
본 발명의 실시예들에 따른 전자장치는 표시장치, 조명장치, 발광장치 등을 포함할 수 있다. 아래에서는, 설명의 편의를 위하여, 표시장치를 중심으로 설명한다. 하지만, 아래의 설명은 조명장치, 발광장치 등의 다른 다양한 전자장치에도 동일하게 적용될 수 있을 것이다.
본 발명의 실시예들에 따른 전자장치는, 영상을 표시하거나 빛을 출력하는 패널(PNL)과, 이러한 패널(PNL)을 구동하기 위한 구동회로를 포함할 수 있다.
패널(PNL)은, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)에 의해 정의되는 다수의 서브픽셀(SP)이 매트릭스 타입으로 배열될 수 있다.
패널(PNL)에서 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)은 서로 교차하여 배치될 수 있다. 예를 들어, 다수의 게이트 라인(GL)은 행(Row) 또는 열(Column)으로 배열될 수 있고, 다수의 데이터 라인(DL)은 열(Column) 또는 행(Row)으로 배열될 수 있다. 아래에서는, 설명의 편의를 위하여, 다수의 게이트 라인(GL)은 행(Row)으로 배치되고, 다수의 데이터 라인(DL)은 열(Column)로 배치되는 것으로 가정한다.
패널(PNL)에는, 서브픽셀 구조 등에 따라, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL) 이외에, 다른 종류의 신호배선들이 배치될 수 있다. 구동전압 배선, 기준전압 배선, 또는 공통전압 배선 등이 더 배치될 수 있다.
패널(PNL)은 LCD (Liquid Crystal Display) 패널, OLED (Organic Light Emitting Diode) 패널 등 다양한 타입의 패널일 수 있다.
패널(PNL)에 배치되는 신호배선들의 종류는, 서브픽셀 구조, 패널 타입(예: LCD 패널, OLED 패널 등) 등에 따라 달라질 수 있다. 그리고, 본 명세서에서는 신호배선은 신호가 인가되는 전극을 포함하는 개념일 수도 있다.
패널(PNL)은 화상(영상)이 표시되는 액티브 영역(A/A)과, 그 외곽 영역이고 화상이 표시되지 않는 넌-액티브 영역(N/A)을 포함할 수 있다. 여기서, 넌-액티브 영역(N/A)은 베젤 영역이라고도 한다.
액티브 영역(A/A)에는 화상 표시를 위한 다수의 서브픽셀(SP)이 배치된다.
넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되기 위한 패드부가 배치되고, 이러한 패드부와 다수의 데이터 라인(DL) 간의 연결을 위한 다수의 데이터 링크 라인이 배치될 수도 있다. 여기서, 다수의 데이터 링크 라인은 다수의 데이터 라인(DL)이 넌-액티브 영역(N/A)으로 연장된 부분들이거나, 다수의 데이터 라인(DL)과 전기적으로 연결된 별도의 패턴들일 수 있다.
또한, 넌-액티브 영역(N/A)에는 데이터 드라이버(DDR)가 전기적으로 연결되는 패드 부를 통해 게이트 드라이버(GDR)로 게이트 구동에 필요한 전압(신호)을 전달해주기 위한 게이트 구동 관련 배선들이 배치될 수 있다. 예를 들어, 게이트 구동 관련 배선들은, 클럭 신호를 전달해주기 위한 클럭 배선들, 게이트 전압(VGH, VGL)을 전달해주는 게이트 전압 배선들, 스캔신호 생성에 필요한 각종 제어신호를 전달해주는 게이트 구동 제어 신호배선들 등을 포함할 수 있다. 이러한 게이트 구동 관련 배선들은, 액티브 영역(A/A)에 배치되는 게이트 라인들(GL)과 다르게, 넌-액티브 영역(N/A)에 배치된다.
구동회로는, 다수의 데이터 라인(DL)을 구동하는 데이터 드라이버(DDR)와, 다수의 게이트 라인(GL)을 구동하는 게이트 드라이버(GDR)와, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하는 컨트롤러(CTR) 등을 포함할 수 있다.
데이터 드라이버(DDR)는 다수의 데이터 라인(DL)으로 데이터 전압을 출력함으로써 다수의 데이터 라인(DL)을 구동할 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 라인(GL)으로 스캔신호를 출력함으로써 다수의 게이트 라인(GL)을 구동할 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작에 필요한 각종 제어신호(DCS, GCS)를 공급하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)의 구동 동작을 제어할 수 있다. 또한, 컨트롤러(CTR)는 데이터 드라이버(DDR)로 영상데이터(DATA)를 공급할 수 있다.
컨트롤러(CTR)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상데이터를 데이터 드라이버(DDR)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상데이터(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
컨트롤러(CTR)는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등의 타이밍 신호를 외부 (예: 호스트 시스템)로부터 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(DDR) 및 게이트 드라이버(GDR)로 출력한다.
예를 들어, 컨트롤러(CTR)는, 게이트 드라이버(GDR)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
또한, 컨트롤러(CTR)는, 데이터 드라이버(DDR)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
컨트롤러(CTR)는, 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어장치일 수 있다.
컨트롤러(CTR)는, 데이터 드라이버(DDR)와 별도의 부품으로 구현될 수도 있고, 데이터 드라이버(DDR)와 함께 통합되어 집적회로로 구현될 수 있다.
데이터 드라이버(DDR)는, 컨트롤러(CTR)로부터 영상데이터(DATA)를 입력 받아 다수의 데이터 라인(DL)로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(DDR)는 소스 드라이버라고도 한다.
데이터 드라이버(DDR)는 다양한 인터페이스를 통해 컨트롤러(CTR)와 각종 신호를 주고받을 수 있다.
게이트 드라이버(GDR)는, 다수의 게이트 라인(GL)로 스캔신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(GDR)는 스캔 드라이버라고도 한다.
게이트 드라이버(GDR)는, 컨트롤러(CTR)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔신호를 다수의 게이트 라인(GL)로 순차적으로 공급한다.
데이터 드라이버(DDR)는, 게이트 드라이버(GDR)에 의해 특정 게이트 라인이 열리면, 컨트롤러(CTR)로부터 수신한 영상데이터(DATA)를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)로 공급한다.
데이터 드라이버(DDR)는, 패널(PNL)의 일 측(예: 상측 또는 하측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 상 측과 하 측)에 모두 위치할 수도 있다.
게이트 드라이버(GDR)는, 패널(PNL)의 일 측(예: 좌측 또는 우측)에만 위치할 수도 있고, 경우에 따라서는, 구동 방식, 패널 설계 방식 등에 따라 패널(PNL)의 양측(예: 좌 측과 우 측)에 모두 위치할 수도 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC: Source Driver Integrated Circuit)를 포함하여 구현될 수 있다.
각 소스 드라이버 집적회로(SDIC)는 시프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다. 데이터 드라이버(DDR)는, 경우에 따라서, 하나 이상의 아날로그 디지털 컨버터(ADC: Analog to Digital Converter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SDIC)는, TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결되거나 패널(PNL) 상에 직접 배치될 수도 있다. 경우에 따라서, 각 소스 드라이버 집적회로(SDIC)는 패널(PNL)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로(SDIC)는 COF (Chip On Film) 타입으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SDIC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 데이터 라인들(DL)과 전기적으로 연결될 수 있다.
게이트 드라이버(GDR)는 다수의 게이트 구동회로(GDC)를 포함할 수 있다. 여기서, 다수의 게이트 구동회로(GDC)는 다수의 게이트 라인(GL)과 각각 대응될 수 있다.
각 게이트 구동회로(GDC)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.
각 게이트 구동회로(GDC)는 TAB (Tape Automated Bonding) 타입 또는 COG (Chip On Glass) 타입으로 패널(PNL)의 본딩 패드(Bonding Pad)에 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 COF (Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 게이트 구동회로(GDC)는 회로필름 상에 실장 되어, 회로필름을 통해 패널(PNL)에서의 게이트 라인들(GL)과 전기적으로 연결될 수 있다. 또한, 각 게이트 구동회로(GDC)는 GIP (Gate In Panel) 타입으로 구현되어 패널(PNL)에 내장될 수 있다. 즉, 각 게이트 구동회로(GDC)는 패널(PNL)에 직접 형성될 수 있다.
도 2는 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 2를 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 2는 본 발명의 실시예들에 따른 전자장치의 시스템 구현 예시도이다.
도 2를 참조하면, 본 발명의 실시예들에 따른 전자장치에서, 데이터 드라이버(DDR)는 다양한 타입들(TAB, COG, COF 등) 중 COF (Chip On Film) 타입으로 구현되고, 게이트 드라이버(GDR)는 다양한 타입들(TAB, COG, COF, GIP 등) 중 GIP (Gate In Panel) 타입으로 구현될 수 있다.
데이터 드라이버(DDR)는 하나 이상의 소스 드라이버 집적회로(SDIC)로 구현될 수 있다. 도 2는 데이터 드라이버(DDR)가 다수의 소스 드라이버 집적회로(SDIC)로 구현된 경우를 예시한 것이다.
데이터 드라이버(DDR)가 COF 타입으로 구현된 경우, 데이터 드라이버(DDR)를 구현한 각 소스 드라이버 집적회로(SDIC)는, 소스 측 회로필름(SF) 상에 실장 될 수 있다.
소스 측 회로필름(SF)의 일 측은 패널(PNL)의 넌-액티브 영역(N/A)에 존재하는 패드 부 (패드들의 집합체)와 전기적으로 연결될 수 있다.
소스 측 회로필름(SF) 상에는, 소스 드라이버 집적회로(SDIC)와 패널(PNL)을 전기적으로 연결해주기 위한 배선들이 배치될 수 있다.
전자장치는, 다수의 소스 드라이버 집적회로(SDIC)와 다른 장치들 간의 회로적인 연결을 위해, 하나 이상의 소스 인쇄회로기판(SPCB)과, 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(CPCB)을 포함할 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)에는 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)의 타 측이 연결될 수 있다.
즉, 소스 드라이버 집적회로(SDIC)가 실장 된 소스 측 회로필름(SF)은, 일 측이 패널(PNL)의 넌-액티브 영역(N/A)과 전기적으로 연결되고, 타 측이 소스 인쇄회로기판(SPCB)과 전기적으로 연결될 수 있다.
컨트롤 인쇄회로기판(CPCB)에는, 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등의 동작을 제어하는 컨트롤러(CTR)가 배치될 수 있다.
또한, 컨트롤 인쇄회로기판(CPCB)에는, 패널(PNL), 데이터 드라이버(DDR) 및 게이트 드라이버(GDR) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 파워 관리 집적회로(PMIC: Power Management IC) 등이 더 배치될 수도 있다.
소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 적어도 하나의 연결 부재(CBL)를 통해 회로적으로 연결될 수 있다. 여기서, 연결 부재(CBL)는, 일 예로, 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등일 수 있다.
하나 이상의 소스 인쇄회로기판(SPCB)과 컨트롤 인쇄회로기판(CPCB)은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
게이트 드라이버(GDR)가 GIP (Gate In Panel) 타입으로 구현된 경우, 게이트 드라이버(GDR)에 포함된 다수의 게이트 구동회로(GDC)는 패널(PNL)의 넌-액티브 영역(N/A) 상에 직접 형성될 수 있다.
다수의 게이트 구동회로(GDC) 각각은 패널(PNL)에서의 액티브 영역(A/A)에 배치된 해당 게이트 라인(GL)으로 해당 스캔신호(SCAN)를 출력할 수 있다.
패널(PNL) 상에 배치된 다수의 게이트 구동회로(GDC)는, 넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들을 통해, 스캔신호 생성에 필요한 각종 신호(클럭신호, 하이 레벨 게이트 전압(VGH), 로우 레벨 게이트 전압(VGL), 스타트 신호(VST), 리셋 신호(RST) 등)를 공급받을 수 있다.
넌-액티브 영역(N/A)에 배치된 게이트 구동 관련 배선들은, 다수의 게이트 구동회로(GDC)에 가장 인접하게 배치된 소스 측 회로필름(SF)과 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 패널(PNL)이 OLED (Organic Light Emitting Diode) 패널인 경우, 서브픽셀(SP)의 구조를 나타낸 도면이다.
도 3을 참조하면, OLED 패널인 패널(110)에서의 각 서브픽셀(SP)은, 유기발광다이오드(OLED)와, 유기발광다이오드(OLED)를 구동하는 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 해당 데이터 라인(DL) 사이에 전기적으로 연결된 스위칭 트랜지스터(O-SWT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결된 스토리지 캐패시터(Cst) 등을 포함하여 구현될 수 있다.
유기발광다이오드(OLED)는 애노드 전극, 유기발광층 및 캐소드 전극 등으로 이루어질 수 있다.
도 3의 회로 예시에 따르면, 유기발광다이오드(OLED)의 애노드 전극(픽셀전극이라고도 함)은 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 유기발광다이오드(OLED)의 캐소드 전극(공통전극이라고도 함)에는 기저전압(EVSS)이 인가될 수 있다.
여기서, 기저전압(EVSS)은, 일 예로, 그라운드 전압이거나 그라운드 전압보다 높거나 낮은 전압일 수 있다. 또한, 기저전압(EVSS)은 구동상태에 따라 가변될 수 있다. 예를 들어, 영상 구동 시 기저전압(EVSS)과 센싱 구동 시 기저전압(EVSS)은 서로 다르게 설정될 수 있다.
구동 트랜지스터(DRT)는 유기발광다이오드(OLED)로 구동전류를 공급해줌으로써 유기발광다이오드(OLED)를 구동해준다.
구동 트랜지스터(DRT)는 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3) 등을 포함할 수 있다.
구동 트랜지스터(DRT)의 제1 노드(N1)는 게이트 노드일 수 있으며, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드와 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제2 노드(N2)는 소스 노드 또는 드레인 노드일 수 있으며, 유기발광다이오드(OLED)의 애노드 전극(또는 캐소드 전극)과 전기적으로 연결될 수 있다. 구동 트랜지스터(DRT)의 제3 노드(N3)는 드레인 노드 또는 소스 노드일 수 있으며, 구동전압(EVDD)이 인가될 수 있고, 구동전압(EVDD)을 공급하는 구동전압 라인(DVL: Driving Voltage Line)과 전기적으로 연결될 수 있다.
스토리지 캐패시터(Cst)는 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결되어, 영상 신호 전압에 해당하는 데이터 전압(Vdata) 또는 이에 대응되는 전압을 한 프레임 시간 (또는 정해진 시간) 동안 유지해줄 수 있다.
스위칭 트랜지스터(O-SWT)의 드레인 노드 또는 소스 노드는 해당 데이터 라인(DL)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 소스 노드 또는 드레인 노드는 구동 트랜지스터(DRT)의 제1 노드(N1)에 전기적으로 연결되고, 스위칭 트랜지스터(O-SWT)의 게이트 노드는 해당 게이트 라인과 전기적으로 연결되어 스캔신호(SCAN)를 인가 받을 수 있다.
스위칭 트랜지스터(O-SWT)는 해당 게이트 라인을 통해 스캔신호(SCAN)를 게이트 노드로 인가 받아 온-오프가 제어될 수 있다.
이러한 스위칭 트랜지스터(O-SWT)는 스캔신호(SCAN)에 의해 턴-온 되어 해당 데이터 라인(DL)으로부터 공급된 데이터 전압(Vdata)을 구동 트랜지스터(DRT)의 제1 노드(N1)로 전달해줄 수 있다.
한편, 스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재하는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스위칭 트랜지스터(O-SWT) 각각은 n 타입 트랜지스터이거나 p 타입 트랜지스터일 수 있다.
도 3에 예시된 각 서브픽셀 구조는 2T(Transistor) 1C (Capacitor) 구조로서, 설명을 위한 예시일 뿐, 1개 이상의 트랜지스터를 더 포함하거나, 경우에 따라서는, 1개 이상의 캐패시터를 더 포함할 수도 있다. 또는, 다수의 서브픽셀들 각각이 동일한 구조로 되어 있을 수도 있고, 다수의 서브픽셀들 중 일부는 다른 구조로 되어 있을 수도 있다.
도 4는 본 발명의 실시예들에 따른 패널의 단면도이다.
도 4를 참조하면, 본 발명의 실시예들에 따른 패널은 기판(SUB), 기판(SUB) 상에 배치되는 반도체층(SEM), 기판 및 반도체층 상에 위치하는 층간 절연막(ILD), 층간 절연막(ILD) 상에 위치하는 패시베이션 층(PAS), 패시베이션 층(PAS) 상에 위치하는 오버코트층(OC), 오버코트층(OC) 상에 위치하는 발광층(EL) 및 발광층(EL) 상에 위치하는 봉지층(ENC)을 포함할 수 있다.
반도체층(SEM)은, 예를 들면, 산화물 반도체 또는 저온 폴리실리콘을 포함할 수 있다.
산화물 반도체는, 예를 들면, IGZO(Indium Gallium Zinc Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 등의 N형 산화물 반도체를 포함할 수 있고, CuOx, SnOx, NiOx 등의 P형 산화물 반도체를 포함할 수 있다.
저온 폴리실리콘(Low Temperature Polycrystline Silicon)은 상대적으로 저온에서 합성된 다결정 실리콘을 의미할 수 있다.
산화물 반도체 및 저온 폴리실리콘은 우수한 전자 이동 특성을 가지는 장점이 있으나, 수소에 의한 물성 변화에 다소 취약하다는 단점이 있다. 그러나, 본 발명의 실시예들에 따른 패널은 후술할 수소 포집층으로 반도체층의 물성 저하를 예방하여 상기 문제를 해결하였다.
층간 절연막(ILD)은 기판(SUB) 및 반도체층(SEM) 상에 위치할 수 있다.
패시베이션 층(PAS)은 층간 절연막(ILD) 상에 위치할 수 있다.
오버코트층(OC)은 패시베이션 층(PAS) 상에 위치할 수 있다.
발광층(EL)은 오버코트층(OC) 상에 위치할 수 있다.
발광층(EL)은 유기물층을 포함하는 유기발광층일 수 있다. 발광층(EL)에 포함되는 유기물층은 산소 및 수분에 의해 물성이 저하될 수 있으므로, 봉지층(ENC)을 발광층(EL) 상부에 형성하여 발광층(EL)을 산소 및 수분으로부터 보호할 수 있다.
봉지층(ENC)은 발광층(EL) 상에 위치할 수 있다.
봉지층(ENC)은 수소를 포함하는 질화규소(SiNx:H) 층, 수소를 포함하는 산화규소(SiO2:H) 층 및 수소를 포함하는 산질화규소(SiON:H) 층 중 하나 이상의 보조 봉지층을 포함할 수 있다.
봉지층(ENC)은, 예를 들면, 열에 약한 유기물을 포함하는 발광층(EL)을 형성한 이후에 성막될 수 있다. 봉지층(ENC)이 열에 약한 발광층(EL)을 형성한 이후에 성막되므로, 봉지층(ENC)에 포함되는 상기 보조 봉지층은 낮은 온도에서 진행되는 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의해 성막되어야 한다. 그러나, 낮은 온도에서 PECVD를 진행하여 보조 봉지층을 성막할 경우, 보조 봉지층에는 다량의 수소가 포함되게 된다.
보조 봉지층에 포함되는 수소는 반도체층(SEM)의 특성을 저하시키는 원인으로 작용하며, 특히 반도체층이 산화물 반도체 또는 저온 폴리실리콘을 포함할 경우, 소자의 문턱전압(Vth) 특성을 열화시킬 수 있다.
상술한 수소에 의한 반도체 소자의 특성 열화를 해결하기 위하여, 층간 절연막(ILD), 패시베이션 층(PAS) 및 오버코트층(OC) 중 하나 이상은 수소 포집층(미도시)일 수 있다.
층간 절연막(ILD), 패시베이션 층(PAS) 및 오버코트층(OC) 중 하나 이상은 수소 포집층(미도시)일 경우, 봉지층(ENC)에 포함된 수소가 반도체층(SEM)에 도달하여 반도체층(SEM)의 특성을 열화시키는 것을 예방할 수 있다.
수소 포집층은 질화규소(SiNx)를 포함하는 제1 층을 포함할 수 있다.
수소 포집층은 제1 층과는 상이한 조성을 가지며, 제1 층의 일면과 접촉한 제2 층을 포함할 수 있다.
수소 포집층에 포함되는 제1 층 및 제2 층은 MOCVD(Metal-Organic Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 등의 박막 증착 제어가 가능한 박막 증착 공법을 통해 형성될 수 있다.
여기서, MOCVD (Metal-Organic Chemical Vapor Deposition) 공법은, 고온의 기판 위에 원료 가스를 유출시켜 그 표면 상에서 분해 반응을 일으켜 박막을 형성하는 화학 증착(CVD: Chemical Vapor Deposition)의 일종으로서, 원료 가스 중에 유기 금속 착물을 포함하는 경우를 말하며, 유기 금속 가스를 가열한 기판 상에 열분해 시켜 반도체 박막을 성장시키는 기술이다. MOCVD의 경우, 할로겐화물의 기체를 사용하는 CVD 보다 저온에서 조작하게 되고, 원자 오더에서의 박막 제어가 가능한 균일한 막을 얻을 수 있다.
ALD (Atomic Layer Deposition) 공법은, 반응원료를 각각 분리, 공급하여 반응가스 간 화학반응으로 형성된 입자를 기판 표면에 증착, 박막을 형성하는 증착법으로서, 하나의 반응원료가 박막이 증착되는 기판 위에 화학흡착이 일어난 후, 제2 또는 제3의 기체가 들어와 기판 위에서 다시 화학 흡착이 일어나면서 박막이 증착 되는 증착법이다.
이러한 MOCVD 또는 ALD 공법을 이용하는 경우, 일반적인 PVD (Physical Vapor Deposition) 및 일반적인 다른 CVD (Chemical Vapor Deposition) 공법에 비해, 박막 생산성이나 성장 속도는 느릴 수 있으나, 박막 도포성이 좋아, 이를 통한 미세한 박막 두께 조절이 가능하다. 즉, MOCVD 또는 ALD 공법을 이용하는 경우, 우수한 스텝 커버리지(Step Coverage) 특성을 갖는 박막을 형성할 수 있다.
또한, MOCVD 또는 ALD 공법은, 스퍼터링, PECVD 등의 다른 일반적인 공법에 비해, 두께 균일도 및 조성 균일도가 더 우수하고, 동일한 물질을 이용하여 성막할 경우 더욱 고밀도의 박막을 형성할 수 있다.
제1 층은 상술하였듯이 MOCVD 또는 ALD 공법에 의해 형성되므로, 낮은 온도에서 PECVD에 의해 형성되는 보조 봉지층보다 높은 밀도를 가지고, 두께 불균일도가 작을 수 있다.
예를 들면, PECVD 공법에 의해 SiNx를 포함하는 보조 봉지층을 형성할 경우, 박막의 밀도는 2.7g/cm3 이하이고, 박막의 두께 불균일도는 10% 이상일 수 있다. 반면, MOCVD 또는 ALD 공법에 의해 SiNx를 포함하는 제1 층(HCL1)을 형성할 경우, 박막의 밀도는 2.83g/cm3 이상이고, 박막의 두께 불균일도는 3% 이하일 수 있다.
제2 층은 상술하였듯이 MOCVD 또는 ALD 공법에 의해 형성되므로, 낮은 온도에서 PECVD에 의해 형성되는 보조 봉지층보다 높은 밀도를 가지고, 두께 불균일도가 작을 수 있다.
제2 층은 산화규소(SiO2)를 포함할 수 있다. 제2 층이 산화규소(SiO2)를 포함할 경우, 수소 포집층에 포함되는 제1 층이 계면에서 수소를 포집하는 능력이 향상될 수 있다.
예를 들면, PECVD 공법에 의해 SiO2를 포함하는 보조 봉지층을 형성할 경우, 박막의 밀도는 2.1g/cm3 이하이고, 박막의 두께 불균일도는 10% 이상일 수 있다. 반면, MOCVD 또는 ALD 공법에 의해 SiO2를 포함하는 제2 층(HCL2)을 형성할 경우, 박막의 밀도는 2.27g/cm3 이상이고, 박막의 두께 불균일도는 3%이하일 수 있다.
수소 포집층(HCL)은 제1 층(HCL1) 및 제2 층(HCL2)보다 두께가 두꺼운 제3 층(HCL3)을 포함할 수 있다.
제3 층(HCL3)은 MOCVD 및 ALD 공법에 의해 형성되는 막이 아니다. 제3 층은, 예를 들면, 공정 속도를 고려해서 PECVD 나 스퍼터링에 의해 형성된 층일 수 있고, 따라서 MOCVD 또는 ALD 공법에 의해 형성된 제1 층(HCL1) 및 제2 층(HCL2) 보다 두꺼울 수 있다.
제1 층(HCL1)의 두께(A)의 수소 포집층의 전체 두께(B)에 대한 비율(A:B)은 1:2000 내지 1:20일 수 있다. 이는 수소 포집층(HCL)이, MOCVD 및 ALD 공법에 의해 형성되지 않아 제1 층(HCL1)과 비교하였을 때 매우 두꺼운 제3 층(HCL3)을 포함하기 때문이다.
제1 층(HCL1)은 밀도가 제3 층(HLT3)의 밀도 보다 높을 수 있다. 또한, 제1 층(HCL1)은 두께 불균일도가 제3 층(HCL3)의 두께 불균일도 보다 작을 수 있다. 이는 상술하였듯이 제1 층(HCL1)이 MOCVD 또는 ALD 공법에 의해 형성되는 반면, 제3 층(HCL3)은 MOCVD 및 ALD 공법에 의해 형성되지 않기 때문이다.
제2 층(HCL2)의 두께(A)의 수소 포집층의 전체 두께(B)에 대한 비율(A:B)은 1:2000 내지 1:20일 수 있다. 이는 수소 포집층(HCL)이, MOCVD 및 ALD 공법에 의해 형성되지 않아 제2 층(HCL1)과 비교하였을 때 매우 두꺼운 제3 층(HCL3)을 포함하기 때문이다.
제2 층(HCL2)은 밀도가 제3 층(HLT3)의 밀도 보다 높을 수 있다. 또한, 제2 층(HCL2)은 두께 불균일도가 제3 층(HCL3)의 두께 불균일도 보다 작을 수 있다. 이는 상술하였듯이 제2 층(HCL2)이 MOCVD 또는 ALD 공법에 의해 형성되는 반면, 제3 층(HCL3)은 MOCVD 및 ALD 공법에 의해 형성되지 않기 때문이다.
수소 포집층(HCL)은 상술한 MOCVD 또는 ALD 공법에 의해 형성된 제1 층(HCL1) 및 제2 층(HCL2)을 포함하므로, 우수한 수소 포집 능력을 가질 수 있다.
도 5는 본 발명의 실시예들에 따른 수소 포집층의 단면도를 개략적으로 나타낸 도면이다.
도 5를 참조하면, 수소 포집층은, 적어도 두 개 이상의 제1 층(HCL1)을 포함하고, 두 개 이상의 제1 층(HCL1)들의 사이 각각에 제2 층(HCL2)이 위치할 수 있다.
수소 포집층(HCL)이 제1 층(HCL1) 및 제2 층(HCL2)을 상술한 것과 같이 포함함으로써, 수소가 포집되는 SiNx 층의 계면 면적이 넓어지는 효과가 있어 수소 포집층의 수소 포집 능력이 극대화될 수 있다. 수소가 SiNx 층의 계면에 포집되는 것에 대해서는 후술한다.
도 6은 본 발명의 실시예들에 따른 수소 포집층에 포함되는 질화규소(SiNx)를 나타내는 도면이다.
상술한 것과 같이 제1 층(HCL1)은 질화규소(SiNx)를 포함할 수 있다.
도 6을 참조하면, 질화규소(SiNx)는 SiNx로 형성된 원자층(Atomic Layer)의 상부 및 하부에 수소를 포집(trap)할 수 있다. 따라서, 질화규소(SiNx)를 포함하는 제1 층(HCL1)을 포함하는 수소 포집층(HCL)은 봉지층(ENC)에 포함된 수소가 반도체층(SEM)에 도달하는 것을 예방할 수 있다.
수소가 도 6에 도시한 것처럼 SiNx의 계면에 포집되므로, 도 5에 도시한 것과 같이 제1 층(HCL1)과 제2 층(HCL2)이 반복되어 위치할 경우, 제1 층(HCL1)에 포함되는 SiNx의 계면에 수소가 포집될 수 있어 수소 포집층의 수소 포집 능력이 극대화될 수 있다.
도 7은 본 발명의 실시예들에 따른 수소 포집층에 수소가 포집되는 것을 나타내는 도그림이다.
도 7을 참조하면, 제1 층(HCL1) 과 제2 층(HCL2)이 반복되어 위치하고, 수소가 제1 층(HCL)의 계면에 포집된 것을 알 수 있다. 따라서, 제1 층(HCL1)과 제2 층(HCL2)이 반복되어 위치할 경우, 수소 포집층의 수소 포집 능력이 극대화될 수 있다.
또한, 제1 층(HCL1) 및 제2 층(HCL2)은 도 5에 도시한 것과 같이 얇은 두께로 막을 형성할 수 있는 MOCVD 또는 ALD 공법에 의해 형성되므로, 동등한 수준의 박형화가 요구되는 패널, 전자장치 및 트랜지스터에서 제1 층(HCL1) 및 제2 층(HCL2)의 반복 횟수를 크게 하여 SiNx 계면 면적을 증가시킴으로써, 수소 포집층의 수소 포집 능력을 최대화할 수 있다.
도 5를 참조하면, 수소 포집층(HCL)은 제1 층(HCL1) 및 제2 층(HCL2)이 교대로 반복되는 영역을 포함하고, 상기 제1 층(HCL1) 및 제2 층(HCL2)이 교대로 반복되는 영역의 상부 및 하부 중 하나 이상에 배치된 제3 층(HCL3)을 하나 이상 포함할 수 있다.
도 5(a)는 제1 층(HCL1) 및 제2 층(HCL2)이 교대로 반복되는 영역의 하부에 배치된 제3 층(HCL3)을 포함하는 수소 포집층을 도시한 도면이다.
도 5(b)는 제1 층(HCL1) 및 제2 층(HCL2)이 교대로 반복되는 영역의 상부에 배치된 제3 층(HCL3)을 포함하는 수소 포집층을 도시한 도면이다.
도 5(c)는 제1 층(HCL1) 및 제2 층(HCL2)이 교대로 반복되는 영역의 상부 및 하부에 배치된 두 개의 제3 층(HCL3)을 포함하는 수소 포집층을 도시한 도면이다.
제1 층(HCL1) 및 제2 층(HCL2)이 수소 포집 능력을 극대화하기 위하여 얇은 두께로 막을 형성할 수 있는 MOCVD 또는 ALD 공법에 의해 형성되나, MOCVD 또는 ALD 공법은 상술하였듯이 공정 속도가 다소 느리다는 단점 또한 존재한다.
제3 층(HCL3)은 상술하였듯이 MOCVD 및 ALD 공법에 의해 형성되는 막이 아니므로, 제3 층(HCL3)은 제1 층(HCL1) 및 제2 층(HCL2)과는 달리 빠른 속도로 형성이 가능하다. 따라서, 본 발명의 실시예들에 따른 수소 포집층이 도 5에 도시한 것과 같이 제3 층(HCL3)을 포함함으로써, 수소 포집층이 우수한 수소 포집 능력을 가지면서도 빠른 공정에 의해 형성될 수 있다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 패널의 단면도이다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 패널의 구조를 구체적으로 한정하고 있으나, 본 발명의 실시예들의 구체적인 구조가 이에 제한되는 것은 아니다.
도 8을 참조하면, 본 발명의 실시예들에 따른 패널은 트랜지스터(TR)를 포함할 수 있다.
트랜지스터(TR)는, 기판(SUB), 반도체층(SEMa, SEMb, SEMc), 게이트 절연층(GI), 게이트 전극(G), 층간 절연막(ILD), 소스 전극(S), 드레인 전극(D), 및 패시베이션 층(PAS)을 포함할 수 있다.
반도체층(SEMa, SEMb, SEMc)에 대한 설명은, 앞서 패널의 반도체층(SEM)에 대한 부분에서 설명한 것과 동일하므로, 생략하기로 한다.
게이트 절연층(GI)은 반도체층(SEMa, SEMb, SEMc) 상에 배치될 수 있다.
게이트 전극(G)은 게이트 절연층(GI) 상에 배치될 수 있다.
층간 절연막(ILD)은 게이트 전극(G) 및 반도체층(SEMa, SEMb, SEMc) 상에 배치될 수 있다. 보다 구체적으로는, 층간 절연막(ILD)은 기판(SUB) 상에 형성된 반도체층(SEMa, SEMb, SEMc)과 반도체층(SEMa,SEMb,SEMc) 상에 형성된 게이트 절연층(GI) 및 게이트 절연층(GI) 상에 형성된 게이트 전극(G)을 덮도록 배치될 수 있다.
소스 전극(S)은 반도체층의 일단(SEMa)의 상부에서 반도체층과 전기적으로 연결되며, 드레인 전극(D)은 반도체층의 타단(SEMc)의 상부에서 반도체층과 전기적으로 연결될 수 있다.
패시베이션 층(PAS)은 소스 전극(S), 드레인 전극(D) 및 층간 절연막(ILD) 상에 배치될 수 있다.
오버코트층(OC)은 패시베이션 층(PAS) 상에 위치할 수 있다.
발광층(EL)은 오버코트층(OC) 상에 위치할 수 있으며, 픽셀 전극(PXL)에 의해 트랜지스터(TR)의 드레인 전극(D)과 전기적으로 연결될 수 있다.
층간 절연막(ILD) 및 패시베이션 층(PAS) 중 하나 이상은 수소 포집층일 수 있다.
도 8에는 수소 포집층이 구체적으로 도시되지 않았으므로, 도 9 내지 도 11을 참조하여 수소 포집층의 위치에 대해서 설명한다.
수소 포집층은, 상술하였듯이 봉지층에 포함된 수소가 반도체층에 도달하여 반도체층의 특성을 열화시키는 것을 막을 수 있는 층을 지칭한다.
도 9는 층간 절연막이 수소 포집층인 패널의 단면도이다.
도 9에 도시된 패널은 층간 절연막(미도시)이 수소 포집층(HCL)인 예시적인 패널이다. 도 9의 참조부호상에는 이해를 돕기 위하여 수소 포집층(HCL)으로 표시되었으나, 수소 포집층(HCL)은 층간 절연막(ILD)으로서 기능하며, 예를 들면, 수소 포집층(HCL)의 제3 층(HCL3)은 본 발명의 분야에서 층간 절연막(ILD)으로 기능하는 층일 수 있다.
도 9는 수소 포집층(HCL)이, 도 5(b)에 도시한 것처럼 제1 층(HCL1) 및 제2 층(HCL2)이 반복되는 영역의 상부에 제3 층(HCL3)을 포함하는 것으로 볼 수 있다. 비록 도 9 에서는 수소 포집층(HCL)이 도 5(b)에 도시한 형태인 것을 도시하였으나, 수소 포집층(HCL)이 도 5(a) 나 도 5(c)의 형태인 경우 또한 본 발명의 양태에 포함되는 것으로 이해되어야 할 것이다.
도 9에 도시한 것과 같이 층간 절연막(미도시)이 수소 포집층(HCL)인 경우, 수소 포집층(HCL)이 봉지층(ENC)의 수소가 반도체층(SEM)에 도달하여 반도체층의 소자 특성을 열화시키는 것을 예방할 수 있다.
도 9에 도시한 패널에 있어서, 예를 들면, 상술하였듯이 제1 층(HCL1) 및 제2 층(HCL)은 MOCVD 또는 ALD 공법에 의해 형성될 수 있으며, 제3 층(HCL3)은 스퍼터링 또는 PECVD 공법에 의해 형성될 수 있다.
도 10은 패시베이션 층이 수소 포집층인 패널의 단면도이다.
도 10에 도시된 패널은 패시베이션 층(미도시)이 수소 포집층(HCL)인 예시적인 패널이다. 도 10의 참조부호상에는 이해를 돕기 위하여 수소 포집층(HCL)으로 표시되었으나, 수소 포집층(HCL)은 패시베이션 층(PAS)으로서 기능하며, 예를 들면, 수소 포집층(HCL)의 제3 층(HCL3)은 본 발명의 분야에서 패시베이션 층(PAS)으로 기능하는 층일 수 있다
도 10은 수소 포집층(HCL)이, 도 5(b)에 도시한 것처럼 제1 층(HCL1) 및 제2 층(HCL2)이 반복되는 영역의 상부에 제3 층(HCL3)을 포함하는 것으로 볼 수 있다. 비록 도 10 에서는 수소 포집층(HCL)이 도 5(b)에 도시한 형태인 것을 도시하였으나, 수소 포집층(HCL)이 도 5(a) 나 도 5(c)의 형태인 경우 또한 본 발명의 양태에 포함되는 것으로 이해되어야 할 것이다.
도 10에 도시한 것과 같이 패시베이션 층(미도시)이 수소 포집층(HCL)인 경우, 수소 포집층(HCL)이 봉지층(ENC)의 수소가 반도체층(SEM)에 도달하여 반도체층의 소자 특성을 열화시키는 것을 예방할 수 있다.
도 11은 층간 절연막 및 패시베이션 층이 수소 포집층인 패널의 단면도이다.
도 11에 도시된 패널은 층간 절연막(미도시) 및 패시베이션 층(미도시) 이 수소 포집층(HCL)인 예시적인 패널이다. 도 11의 참조부호상에는 이해를 돕기 위하여 수소 포집층(HCL)으로 표시되었으나, 상기 수소 포집층(HCL)은 층간 절연막(ILD) 또는 패시베이션 층(PAS)으로서 기능하며, 예를 들면, 수소 포집층(HCL)의 제3 층(HCL3)은 본 발명의 분야에서 층간 절연막(ILD) 또는 패시베이션 층(PAS)으로 기능하는 층일 수 있다.
도 11은 수소 포집층(HCL)이, 도 5(b)에 도시한 것처럼 제1 층(HCL1) 및 제2 층(HCL2)이 반복되는 영역의 상부에 제3 층(HCL3)을 포함하는 것으로 볼 수 있다. 비록 도 11에서는 수소 포집층(HCL)이 도 5(b)에 도시한 형태인 것을 도시하였으나, 수소 포집층(HCL)이 도 5(a)나 도 5(c)의 형태인 경우 또한 본 발명의 양태에 포함되는 것으로 이해되어야 할 것이다.
또한, 상술하였듯이 오버코트층(OC) 또한 수소 포집층일 수 있으므로, 앞서 층간 절연막(ILD) 및/또는 패시베이션 층(PAS)이 수소 포집층인 경우에 대해 설명한 것과 유사하게 수소 포집층인 오버코트층(OC)인 경우, 봉지층(ENC)에 포함된 수소에 의한 반도체층(SEMa, SEMb, SEMc)의 열화를 방지할 수 있다.
도 12는 본 발명의 실시예들에 따른 패널의 문턱전압 특성을 나타낸 것이다.
도 12(a) 및 도12(b)는 도 8에 도시한 것처럼, 수소 포집층을 포함하지 않는 패널의 문턱전압 특성을 측정한 것이다. 도 12(a)는 도 8에 도시한 패널의 발광층(EL) 형성 후 봉지층(ENC)을 형성하기 전에 측정한 문턱전압 특성 그래프이고, 도 12(b)는 도 8에 도시한 패널의 봉지층(ENC)까지 형성한 후에 측정한 문턱전압 특성 그래프이다. 도 12(c)는 도 10에 도시한 패널의 봉지층(ENC) 까지 형성한 후에 측정한 문턱전압 특성 그래프이다.
도 12(a)를 참조하면, 수소를 포함하는 봉지층(ENC) 형성 전에는 반도체층의 열화가 발생하지 않아 이상적인 문턱전압 특성을 보이는 것을 알 수 있다. 도 12(b)를 참조하면, 수소를 포함하는 봉지층(ENC)을 형성한 후에는 수소에 의한 반도체층의 열화가 발생하여, 문턱전압 특성이 저하되는 것을 알 수 있다.
구체적으로 설명하자면, 도 12(b)의 데이터는 도 12(a)와 비교하여 문턱전압(VGS)의 네가티브 쉬프트(negative shift)가 발생한 것을 알 수 있다. 상기 현상은 PECVD에 의해 성막된 봉지층(ENC)에 포함된 수소에 의해 발광층(EL)의 물성이 저하된 것이 원인으로 추측된다.
도 12(c)는 도10에 도시한 것처럼 패시베이션 층(PAS)이 수소 포집층(HCL)인 경우 트랜지스터 소자의 문턱전압 특성을 측정한 것이다.
도 12(c)를 참조하면, 도 12(a)와 비교할 때 수소를 포함하는 봉지층(ENC)이 형성되었기 때문에 문턱전압 특성의 열화가 어느 정도 발생하는 것을 알 수 있다.
그러나, 수소 포집층이 형성되지 않은 도 12(b)와 비교할 때, 문턱전압(VGS)의 네가티브 쉬프트(negative shift)가 더 작게 발생한 것을 알 수 있다. 따라서, 본 발명의 실시예들에 따르면, 수소 포집층에 의해 봉지층(ENC)에 포함된 수소가 반도체층에 도달하여 트랜지스터 소자의 문턱전압 특성이 은, 기판 것을 예방할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 기판(SUB), 반도체층(SEMa, SEMb, SEMc), 게이트 절연층(GI), 게이트 전극(G), 층간 절연막(ILD), 소스 전극(S), 드레인 전극(D) 및 패시베이션 층(PAS)을 포함하는 트랜지스터(TR)를 제공할 수 있다.
트랜지스터의 반도체층(SEMa, SEMb, SEMc)에 관한 사항은, 앞서 패널의 반도체층에 대하여 설명한 것과 동일하므로, 생략하기로 한다.
게이트 절연층(GI)은 반도체층(SEMb) 상에 배치될 수 있다.
게이트 전극(G)은 게이트 절연층(GI) 상에 배치될 수 있다.
층간 절연막(ILD)은 게이트 전극(G) 및 반도체층(SEMa, SEMb, SEMc) 상에 배치될 수 있다.
소스 전극(S)은 반도체층의 일단(SEMa)의 상부에서 반도체층과 전기적으로 연결되고, 드레인 전극(D)은 반도체층의 타단(SEMc)의 상부에서 반도체층과 전기적으로 연결될 수 있다.
패시베이션 층(PAS)은 소스 전극(S), 드레인 전극(D) 및 층간 절연막(ILD) 상에 배치될 수 있다.
층간 절연막(ILD) 및 패시베이션 층(PAS) 중 하나 이상은 상술한 수소 포집층일 수 있다.
트랜지스터(TR)의 수소 포집층에 관한 설명은, 앞서 패널의 수소 포집층에 대해 설명한 것과 동일하므로, 생략하기로 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판 상에 배치되고, 산화물 반도체 또는 저온 폴리실리콘을 포함하는 반도체층;
    상기 기판 및 반도체층 상에 위치하는 층간 절연막;
    상기 층간 절연막 상에 위치하는 패시베이션 층;
    상기 패시베이션 층 상에 위치하는 오버코트층;
    상기 오버코트층 상에 위치하는 발광층; 및
    상기 발광층 상에 위치하는 봉지층을 포함하고,
    상기 봉지층은 수소를 포함하는 질화규소(SiNx:H) 층, 수소를 포함하는 산화규소(SiO2:H) 층 및 수소를 포함하는 산질화규소(SiON:H) 층 중 하나 이상의 보조 봉지층을 포함하고,
    상기 층간 절연막, 패시베이션 층 및 오버코트층 중 하나 이상은 수소 포집층이며,
    상기 수소 포집층은,
    질화규소(SiNx)를 포함하는 제1 층; 산화규소(SiO2)를 포함하며, 상기 제1 층의 일면과 접촉한 제2 층; 및 상기 제1 층 및 제2 층보다 두께가 두꺼운 제3 층을 포함하고,
    상기 제1 층의 두께(A)의 상기 수소 포집층의 전체 두께(B)에 대한 비율(A:B)이 1:2000 내지 1:20이며,
    상기 제2 층의 두께(C)의 상기 수소 포집층의 전체 두께(B)에 대한 비율(C:B)이 1:2000 내지 1:20인 패널.
  2. 제 1항에 있어서,
    상기 수소 포집층은,
    적어도 두 개 이상의 상기 제1 층을 포함하고,
    상기 두 개 이상의 제1 층들의 사이 각각에 상기 제2 층이 위치하는 패널.
  3. 제 1항에 있어서,
    상기 수소 포집층은,
    상기 제1 층 및 상기 제2 층이 교대로 반복되는 영역을 포함하고,
    상기 제1 층 및 상기 제2 층이 교대로 반복되는 영역의 상부 및 하부 중 하나 이상에 배치된 제3 층을 하나 이상 포함하는 패널.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제1 층은 두께 불균일도가 상기 보조 봉지층의 두께 불균일도 보다 작은 패널.
  6. 제 1항에 있어서,
    상기 제2 층은 두께 불균일도가 상기 보조 봉지층의 두께 불균일도 보다 작은 패널.
  7. 제 1항에 있어서,
    상기 제1 층은 두께 불균일도가 상기 제3 층의 두께 불균일도 보다 작은 패널.
  8. 제 1항에 있어서,
    상기 제2 층은 두께 불균일도가 상기 제3 층의 두께 불균일도 보다 작은 패널.
  9. 기판;
    상기 기판 상에 배치되고, 산화물 반도체 또는 저온 폴리실리콘을 포함하는 반도체층;
    상기 반도체층 상에 배치된 게이트 절연층;
    상기 게이트 절연층 상에 배치된 게이트 전극;
    상기 게이트 전극 및 상기 반도체층 상에 배치된 층간 절연막;
    상기 반도체층의 일단의 상부에서 상기 반도체층과 전기적으로 연결된 소스 전극;
    상기 반도체층의 타단의 상부에서 상기 반도체층과 전기적으로 연결된 드레인 전극; 및
    상기 소스 전극, 상기 드레인 전극 및 층간 절연막 상에 배치된 패시베이션 층을 포함하고,
    상기 층간 절연막 및 상기 패시베이션 층 중 하나 이상은 수소 포집층이고,
    상기 수소 포집층은,
    질화규소(SiNx)를 포함하는 제1 층; 산화규소(SiO2)를 포함하며, 상기 제1 층의 일면과 접촉한 제2 층; 및 상기 제1층 및 제2층보다 두께가 두꺼운 제3 층을 포함하고,
    상기 제1 층의 두께(A)의 상기 수소 포집층의 전체 두께(B)에 대한 비율(A:B)이 1:2000 내지 1:20이며,
    상기 제2 층의 두께(C)의 상기 수소 포집층의 전체 두께(B)에 대한 비율(C:B)이 1:2000 내지 1:20인 트랜지스터.
  10. 패널; 및
    상기 패널을 구동하기 위한 구동회로를 포함하고,
    상기 패널은 청구항 1항의 패널인 전자장치.
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