CN117561606A - 像素和包括其的显示装置 - Google Patents

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electrode
disposed
pixel
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light emitting
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李炫旭
高永沄
裵城槿
李太熙
许元亨
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Samsung Display Co Ltd
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Abstract

像素可以具有发射区域和非发射区域，并且可以包括：第一对准电极至第四对准电极，彼此间隔开；绝缘层，设置在第一对准电极至第四对准电极上；第一桥接图案至第四桥接图案，在非发射区域中设置在绝缘层上，并且彼此间隔开；堤，设置在第一桥接图案至第四桥接图案上，并且包括与发射区域对应的第一开口和与第一开口间隔开的第二开口；第一像素电极和第二像素电极，彼此间隔开；以及发光元件，与第一像素电极和第二像素电极电连接。第一对准电极、第一桥接图案和第一像素电极可以彼此电连接。第三对准电极、第三桥接图案和第二像素电极可以彼此电连接。

Description

像素和包括其的显示装置
技术领域
本公开的各种实施方式涉及像素和包括该像素的显示装置。
背景技术
近来，随着对信息显示的兴趣增加，已经持续开展了对显示装置的研究和开发。
发明内容
技术问题
本公开的各种实施方式涉及具有改善的可靠性的像素和包括该像素的显示装置。
技术方案
根据实施方式的像素可以具有发射区域和非发射区域并且可以包括：第一对准电极、第二对准电极、第三对准电极和第四对准电极，在发射区域中并且在非发射区域的一个区域中彼此间隔开；绝缘层，设置在第一对准电极至第四对准电极上；第一桥接图案、第二桥接图案、第三桥接图案和第四桥接图案，在非发射区域中设置在绝缘层上，并且彼此间隔开；堤，在非发射区域中设置在第一桥接图案至第四桥接图案上，并且包括与发射区域对应的第一开口和与第一开口间隔开的第二开口；第一像素电极和第二像素电极，设置在发射区域中，并且彼此间隔开；以及发光元件，设置在发射区域中，并且与第一像素电极和第二像素电极电连接。
在实施方式中，第一对准电极、第一桥接图案和第一像素电极可以彼此电连接。第三对准电极、第三桥接图案和第二像素电极可以彼此电连接。
在实施方式中，绝缘层可以包括：至少一个第一接触孔，形成为暴露第一对准电极的一部分；至少一个第二接触孔，形成为暴露第二对准电极的一部分；至少一个第三接触孔，形成为暴露第三对准电极的一部分；以及至少一个第四接触孔，形成为暴露第四对准电极的一部分。
在实施方式中，第一桥接图案可以通过第一接触孔与第一对准电极电连接。第二桥接图案可以通过第二接触孔与第二对准电极电连接。第三桥接图案可以通过第三接触孔与第三对准电极电连接。第四桥接图案可以通过第四接触孔与第四对准电极电连接。
在实施方式中，第一接触孔、第二接触孔、第三接触孔和第四接触孔可以设置在非发射区域中。第一接触孔、第二接触孔、第三接触孔和第四接触孔可以在平面图中与堤重叠。
在实施方式中，第一对准电极至第四对准电极与第一桥接图案至第四桥接图案可以包括不同的材料。
在实施方式中，第一对准电极至第四对准电极可以包括不透明导电材料，以及其中，第一桥接图案至第四桥接图案可以包括透明导电氧化物。
在实施方式中，第一像素电极可以在第二开口中直接设置在第一桥接图案上，并且与第一桥接图案电连接。此外，第二像素电极可以在第二开口中直接设置在第三桥接图案上，并且与第三桥接图案电连接。
在实施方式中，第一像素电极可以在第一开口中设置在第一对准电极上且绝缘层插置在第一像素电极和第一对准电极之间，并且第二像素电极可以在第一开口中设置在第三对准电极上且绝缘层插置在第二像素电极和第三对准电极之间。
在实施方式中，像素还可以包括：衬底；至少一个晶体管，设置在衬底上；至少一个电力线，设置在衬底上并且被配置成被供应有电源电压；钝化层，设置在晶体管和电力线上，并且包括形成为暴露晶体管的一部分的第一接触部分和形成为暴露电力线的一部分的第二接触部分；以及通孔层，包括与钝化层的第一接触部分对应的第一接触部分和与钝化层的第二接触部分对应的第二接触部分。
在实施方式中，绝缘层可以设置在通孔层上，并且包括与通孔层的第一接触部分对应的第一接触部分和与通孔层的第二接触部分对应的第二接触部分。
在实施方式中，第一接触部分和第二接触部分可以设置在非发射区域中，并且在平面图中与堤重叠。
在实施方式中，第一桥接图案通过第一接触部分与晶体管电连接，并且第三桥接图案可以通过第二接触部分与电力线电连接。
在实施方式中，像素还可以包括：颜色转换层，设置在发光元件之上，并且被配置成将从发光元件发射的第一颜色的光转换成第二颜色的光；以及滤色器，设置在颜色转换层之上，并且被配置成允许第二颜色的光选择性地穿过滤色器。
在实施方式中，像素还可以包括：中间电极，设置在与第一像素电极和第二像素电极间隔开的位置处。
根据实施方式的显示装置可以包括：衬底，包括显示区域和非显示区域；像素，设置在衬底的显示区域中；以及焊盘，设置在衬底的非显示区域中，并且与像素中的每个电连接。
在实施方式中，像素中的每个可以具有发射区域和非发射区域并且可以包括：第一对准电极、第二对准电极、第三对准电极和第四对准电极，在发射区域中并且在非发射区域的一个区域中彼此间隔开；绝缘层，设置在第一对准电极至第四对准电极上；第一桥接图案、第二桥接图案、第三桥接图案和第四桥接图案，在非发射区域中设置在绝缘层上，并且彼此间隔开；堤，在非发射区域中设置在第一桥接图案至第四桥接图案上，并且包括与发射区域对应的第一开口和与第一开口间隔开的第二开口；第一像素电极和第二像素电极，设置在发射区域中，并且彼此间隔开；以及发光元件，设置在发射区域中，并且与第一像素电极和第二像素电极电连接。
在实施方式中，第一对准电极、第一桥接图案和第一像素电极可以彼此电连接。第三对准电极、第三桥接图案和第二像素电极可以彼此电连接。
在实施方式中，绝缘层可以包括：至少一个第一接触孔，形成为暴露第一对准电极的一部分；至少一个第二接触孔，形成为暴露第二对准电极的一部分；至少一个第三接触孔，形成为暴露第三对准电极的一部分；以及至少一个第四接触孔，形成为暴露第四对准电极的一部分。
在实施方式中，第一桥接图案可以通过第一接触孔与第一对准电极电连接。第二桥接图案可以通过第二接触孔与第二对准电极电连接。第三桥接图案可以通过第三接触孔与第三对准电极电连接。第四桥接图案可以通过第四接触孔与第四对准电极电连接。
在实施方式中，第一接触孔、第二接触孔、第三接触孔和第四接触孔可以设置在非发射区域中，并且各自可以在平面图中与堤重叠。
在实施方式中，焊盘可以包括：第一焊盘电极，设置在衬底上；绝缘层，设置在第一焊盘电极上，并且包括形成为暴露第一焊盘电极的一部分的焊盘电极接触孔；以及第二焊盘电极，设置在绝缘层上，并且通过焊盘电极接触孔与第一焊盘电极电连接。第二焊盘电极可以与第一桥接图案至第四桥接图案设置在相同的层上，并且可以包括与第一桥接图案至第四桥接图案相同的材料。
在实施方式中，第一对准电极至第四对准电极与第一桥接图案至第四桥接图案可以包括不同的材料。第一对准电极至第四对准电极可以包括不透明导电材料。第一桥接图案至第四桥接图案可以包括透明导电材料。
有益效果
在本公开的实施方式中，对准电极和像素电路层的一些组件(例如，晶体管和/或电力线)可以通过由透明导电氧化物形成的桥接图案电连接，从而可以防止在对准电极和一些组件之间发生腐蚀。
此外，根据本公开的实施方式，由于对准电极和像素电极通过桥接图案电连接，因此可以防止像素电极的接触电阻增加。因此，可以更可靠地驱动发光元件，由此可以提供具有改善的可靠性的显示装置。
本公开的实施方式的效果不受前述内容的限制，并且本文中预期到其他各种效果。
附图说明
图1和图2是示意性地示出根据实施方式的发光元件的立体图。
图3是示意性地示出图1的发光元件的剖视图。
图4是示意性地示出根据实施方式的显示装置的平面图。
图5和图6是示出包括在图4中所示的每个像素中的组件的电连接关系的各种实施方式的示意性电路图。
图7是示意性地示出图4中所示的每个像素的平面图。
图8是仅示意性地示出图7的像素的一些组件的平面图。
图9是沿着图7的线II-II'截取的示意性剖视图。
图10至图14是沿着图7的线III-III'截取的示意性剖视图。
图15是沿着图7的线IV-IV'截取的示意性剖视图。
图16是沿着图4的线I-I'截取的剖视图。
图17至图26是示意性地示出制造图9中所示的像素的方法的示意性剖视图。
具体实施方式
由于本公开允许各种改变和许多实施方式，因此将在附图中示出并以书面描述详细描述特定的实施方式。然而，这不旨在将本公开限制于特定的实践模式，并且将理解，不背离本公开的精神和技术范围的所有改变、等同和替代都包含在本公开中。
在整个公开中，遍及本公开的各种附图和实施方式，相同的附图标记表示相同的部分。为了清楚地示出，附图中的元件的尺寸可以被夸大。将理解，尽管可以在本文中使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，下面讨论的第一元件可以被称作第二元件。类似地，第二元件也可以被称作第一元件。
还将理解，当在本说明书中使用时，术语“包括”、“包含”、“具有”等指定所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。此外，在诸如层、膜、区域或板的第一部分设置在第二部分上的情况下，不仅包括第一部分可以直接设置在第二部分上的情况，而且包括第三部分可以介于第一部分和第二部分之间的情况。此外，在表述诸如层、膜、区域或板的第一部分形成在第二部分上的情况下，第二部分的其上形成有第一部分的表面不限于第二部分的上表面，而是可以包括诸如第二部分的侧表面或下表面的其它表面。相反，在诸如层、膜、区域或板的第一部分在第二部分之下的情况下，不仅包括第一部分可以直接在第二部分之下的情况，而且包括第三部分可以介于第一部分和第二部分之间的情况。
将理解，当元件(例如，第一元件)被称为(可操作地或通信地)“与”另一元件(例如，第二元件)“联接”/“联接到”另一元件(例如，第二元件)或者“与”另一元件(例如，第二元件)“连接”/“连接到”另一元件(例如，第二元件)时，第一元件可以与第二元件直接联接或直接连接/直接联接到或直接连接到第二元件，或者可以经由另一元件(例如，第三元件)与第二元件联接或连接/联接到或连接到第二元件。相反，将理解，当元件(例如，第一元件)被称为“与”另一元件(例如，第二元件)“直接联接”/“直接联接到”另一元件(例如，第二元件)或者“与”另一元件(例如，第二元件)“直接连接”/“直接连接到”另一元件(例如，第二元件)时，没有其它元件(例如，第三元件)介于所述元件和所述另一元件之间。
参考附图描述本公开的实施方式和所需细节，以便详细描述本公开，使得本公开所属技术领域中的普通技术人员可以容易地实践本公开。此外，只要没有在句子中特别提及，单数形式可以包括复数形式。
图1和图2是示意性地示出根据实施方式的发光元件(或发光二极管)LD的立体图。图3是示出图1的发光元件LD的示意性剖视图。
在实施方式中，发光元件LD的类型和/或形状不限于图1至图3中所示的实施方式。
参考图1至图3，发光元件LD可以包括第一半导体层11、第二半导体层13、以及设置(或插置)在第一半导体层11和第二半导体层13之间的有源层12。例如，发光元件LD可以被实现为通过连续堆叠第一半导体层11、有源层12和第二半导体层13而形成的发射叠层(或被称为“叠层”)。
发光元件LD可以形成为在一个方向上延伸的形状。如果发光元件LD沿其延伸的方向被定义为纵向方向，则发光元件LD可以相对于纵向方向具有一端(或下端)和剩余端(或者上端或另一端)。第一半导体层11和第二半导体层13中的一个可以设置在发光元件LD的一端上，并且第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的剩余端上。例如，第一半导体层11可以设置在发光元件LD的一端上，并且第二半导体层13可以设置在发光元件LD的剩余端上。
发光元件LD可以具有各种形状。例如，如图1中所示，发光元件LD可以具有相对于纵向方向长(例如，以具有大于1的纵横比)的杆状形状、棒状形状或柱状形状。在实施方式中，发光元件LD相对于纵向方向的长度L可以大于其直径D(或截面的宽度)。然而，本公开不限于此。在实施方式中，如图2中所示，发光元件LD可以具有相对于纵向方向短(例如，以具有小于1的纵横比)的杆状形状、棒状形状或柱状形状。在实施方式中，发光元件LD可以具有其长度L和其直径D彼此相同的杆状形状、棒状形状或柱状形状。
发光元件LD可以包括被制造成具有超小型尺寸(例如，具有与微米级或纳米级对应的直径D和/或长度L)的发光二极管(LED)。
在发光元件LD相对于纵向方向长(例如，以具有大于1的纵横比)的情况下，发光元件LD的直径D可以近似在从0.5μm至6μm的范围内，并且其长度L可以近似在从1μm至10μm的范围内。然而，发光元件LD的直径D和长度L不限于此。发光元件LD的尺寸可以改变以满足向其应用发光元件LD的照明装置或自发射显示装置的条件(或设计条件)。
第一半导体层11可以包括例如至少一个n型半导体层。例如，第一半导体层11可以包括包含InAlGaN、GaN、AlGaN、InGaN、AlN和InN的任何一种半导体材料的n型半导体层，并且掺杂有诸如Si、Ge或Sn的第一导电掺杂剂(或n型掺杂剂)。然而，第一半导体层11的组成材料不限于此，并且第一半导体层11可以由各种其它材料形成。相对于发光元件LD的纵向方向，第一半导体层11可以包括接触有源层12的上表面和暴露于外部的下表面。第一半导体层11的下表面可以与发光元件LD的一端(或下端)对应。
有源层12可以设置在第一半导体层11上并且具有单量子阱结构或多量子阱结构。例如，在有源层12具有多量子阱结构的情况下，有源层12可以通过周期性地重复堆叠设置为一个单元的势垒层、应变增强层和阱层来形成。应变增强层可以具有比势垒层的晶格常数小的晶格常数，使得要施加到阱层的应变(例如，压缩应变)可以进一步增强。然而，有源层12的结构不限于前述实施方式的结构。
有源层12可以发射具有在从400nm至900nm的范围内的波长的光，并且使用双异质结构。在实施方式中，掺杂有导电掺杂剂的包覆层可以相对于发光元件LD的纵向方向形成在有源层12之上或之下。例如，包覆层可以由AlGaN层或InAlGaN层形成。在实施方式中，诸如AlGaN或InAlGaN的材料可以用于形成有源层12，并且各种其它材料可以用于形成有源层12。有源层12可以包括接触第一半导体层11的第一表面和接触第二半导体层13的第二表面。
如果将具有预定的电压或更高电压的电场施加到发光元件LD的相对端，则发光元件LD可以通过电子-空穴对在有源层12中的复合来发射光。由于发光元件LD的光发射可以基于前述原理来控制，因此发光元件LD可以用作各种发光装置以及显示装置的像素的光源(或发光源)。
第二半导体层13可以设置在有源层12的第二表面上，并且包括具有与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层13可以包括至少一个p型半导体层。例如，第二半导体层13可以包括包含InAlGaN、GaN、AlGaN、InGaN、AlN和InN的任何一种半导体材料的p型半导体层，并且掺杂有诸如Mg、Zn、Ca、Sr或Ba的第二导电掺杂剂(或p型掺杂剂)。然而，用于形成第二半导体层13的材料不限于此，并且第二半导体层13可以由各种其它材料形成。相对于发光元件LD的纵向方向，第二半导体层13可以包括与有源层12的第二表面进行接触的下表面以及暴露于外部的上表面。这里，第二半导体层13的上表面可以与发光元件LD的剩余端(或者上端或另一端)对应。
在实施方式中，第一半导体层11和第二半导体层13可以相对于发光元件LD的纵向方向具有不同的厚度。例如，第一半导体层11可以相对于发光元件LD的纵向方向具有比第二半导体层13的厚度大的厚度。因此，相比于到第一半导体层11的下表面，发光元件LD的有源层12可以设置在更靠近第二半导体层13的上表面的位置处。
尽管第一半导体层11和第二半导体层13各自由单层形成，但是本公开不限于此。在实施方式中，根据有源层12的材料，第一半导体层11和第二半导体层13各自还可以包括一个或多个层，例如包覆层和/或拉伸应变势垒减小(TSBR)层。TSBR层可以是应变减轻层，其晶格结构设置在其它半导体层之间，使得应变减轻层用作缓冲层以减小晶格常数的差。尽管TSBR层可以由诸如p-GaInP、p-AlInP或p-AlGaInP的p型半导体层形成，但是本公开不限于此。
在实施方式中，发光元件LD除了包括第一半导体层11、有源层12和第二半导体层13之外，还可以包括设置在第二半导体层13上的接触电极(在下文中，称为“第一接触电极”)。此外，在实施方式中，发光元件LD还可以包括设置在第一半导体层11的一端上的另一接触电极(在下文中，称为“第二接触电极”)。
第一接触电极和第二接触电极中的每个可以是欧姆接触电极，但是本公开不限于此。在实施方式中，第一接触电极和第二接触电极中的每个可以是肖特基接触电极。第一接触电极和第二接触电极可以包括导电材料。例如，第一接触电极和第二接触电极可以包括可单独或组合使用的诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)的不透明金属以及其氧化物或合金，但是本公开不限于此。在实施方式中，第一接触电极和第二接触电极还可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)的透明导电氧化物。
包括在第一接触电极和第二接触电极中的材料可以彼此相同或不同。第一接触电极和第二接触电极可以是基本上透明的或半透明的。因此，从发光元件LD生成的光可以穿过第一接触电极和第二接触电极，并且然后被发射到发光元件LD外部。在一些实施方式中，在从发光元件LD生成的光通过发光元件LD的相对端以外的区域而不是穿过第一接触电极和第二接触电极被发射在发光元件LD外部的情况下，第一接触电极和第二接触电极可以包括不透明金属。
在实施方式中，发光元件LD还可以包括绝缘膜14。然而，在一些实施方式中，绝缘膜14可以被省略，或者可以设置成仅覆盖第一半导体层11、有源层12和第二半导体层13中的一些。
绝缘膜14可以防止有源层12由于与除了第一半导体层11和第二半导体层13之外的导电材料进行接触而短路。此外，绝缘膜14可以最小化发光元件LD的表面缺陷，从而提高发光元件LD的寿命和其发射效率。在多个发光元件LD设置成彼此紧密接触的情况下，绝缘膜14可以防止发光元件LD之间不期望的短路。不限制是否设置绝缘膜14，只要可以防止有源层12与外部导电材料短路即可。
绝缘膜14可以设置成包围包括第一半导体层11、有源层12和第二半导体层13的发射叠层的整个外圆周表面。
尽管在前述实施方式中，绝缘膜14被描述为包围第一半导体层11、有源层12和第二半导体层13的相应的外圆周表面的全部，但是本公开不限于此。在实施方式中，在发光元件LD包括第一接触电极的情况下，绝缘膜14可以包围第一半导体层11、有源层12、第二半导体层13和第一接触电极的相应的外圆周表面的全部。在实施方式中，绝缘膜14可以不包围第一接触电极的外圆周表面的全部，或者可以仅包围第一接触电极的外圆周表面的一部分但不包围第一接触电极的外圆周表面的另一部分。此外，在实施方式中，在第一接触电极设置在发光元件LD的剩余端(或者上端或另一端)上并且第二接触电极设置在发光元件LD的一端(或下端)上的情况下，绝缘膜14可以允许第一接触电极和第二接触电极中的每个的至少一个区域暴露。
绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括从由氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化钛锶(SrTiOx)、氧化钴(CoxOy)、氧化镁(MgO)、氧化锌(ZnO)、氧化钌(RuOx)、氧化镍(NiO)、氧化钨(WOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化锆(ZrOx)、氧化镓(GaOx)、氧化钒(VxOy)、ZnO:Al、ZnO:B、InxOy:H、氧化铌(NbxOy)、氟化镁(MgFx)、氟化铝(AlFx)、铝锥聚合物膜、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)和氮化钒(VN)组成的组中选择的一种或多种绝缘材料。然而，本公开不限于此，并且具有绝缘性的各种材料可以用作绝缘膜14的材料。
绝缘膜14可以以单层的形式或包括至少双层的多层的形式设置。例如，在绝缘膜14由包括连续堆叠的第一层和第二层的双层结构形成的情况下，第一层和第二层可以由不同的材料(或物质)制成并且通过不同的工艺形成。在实施方式中，第一层和第二层可以包括相同的材料并且通过连续的工艺形成。
在实施方式中，发光元件LD可以被实现为具有核-壳结构的发光图案。在此情况下，第一半导体层11可以设置在发光元件LD的核中，例如发光元件LD的中央部分。有源层12可以设置和/或形成为包围第一半导体层11的外圆周表面。第二半导体层13可以设置和/或形成为包围有源层12。此外，发光元件LD还可以包括形成为包围第二半导体层13的至少一侧的接触电极(未示出)。在实施方式中，发光元件LD还可以包括设置在具有核-壳结构的发光图案的外圆周表面上并且具有透明绝缘材料的绝缘膜14。实现为具有核-壳结构的发光图案的发光元件LD可以以生长方式制造。
发光元件LD可以用作用于各种显示装置的发光源(或称为“光源”)。发光元件LD可以通过表面处理工艺制造。例如，发光元件LD可以进行表面处理，使得当发光元件LD与流体溶液(或溶剂)混合并且然后供应到每个像素区域(例如，每个像素的发射区域或每个子像素的发射区域)时，发光元件LD可以均匀地分布，而不会在溶液中不均匀地聚集。
包括以上所描述的发光元件LD的发光单元(或发光装置的发光部分)可以用于需要光源的各种类型的装置(包括显示装置)中。例如，在发光元件LD设置在显示面板的每个像素的像素区域中的情况下，发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于以上提及的示例。例如，发光元件LD也可以用于需要光源的诸如照明装置的其它类型的电子装置中。
图4是示意性地示出根据实施方式的显示装置DD的平面图。
在图4中，为了便于说明，侧重于在其中显示图像的显示区域DA，示意性地示出了显示装置DD，特别是设置在显示装置DD中的显示面板DP的结构。
在显示装置DD是在其至少一个表面上具有显示表面的电子装置(例如，智能电话、电视、平板个人计算机(PC)、移动电话、视频电话、电子阅读器、台式PC、膝上型PC、上网本计算机、工作站、服务器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、医疗器械、相机或可穿戴装置)的情况下，本公开可以应用于显示装置DD。
参考图1至图4，显示装置DD可以包括衬底SUB、设置在衬底SUB上并且各自包括至少一个发光元件LD的像素PXL、设置在衬底SUB上并且被配置成驱动像素PXL的驱动器以及设置成将像素PXL与驱动器电连接的线组件LP。
显示装置DD可以根据驱动发光元件LD的方法而被分类成无源矩阵类型显示装置和有源矩阵类型显示装置。例如，在显示装置DD被实现为有源矩阵类型的情况下，像素PXL中的每个可以包括被配置成控制待供应到发光元件LD的电流的量的驱动晶体管以及被配置成向驱动晶体管传输数据信号的开关晶体管。
显示装置DD可以以各种形式设置，例如，以具有两对平行边的矩形板的形式设置，但是本公开不限于此。在显示装置DD以矩形板的形式设置的情况下，两对边中的任何一对边可以比另一对边长。为了便于说明，示出了显示装置DD呈具有一对长边和一对短边的矩形形状的情况。长边沿其延伸的方向由第二方向DR2表示，短边沿其延伸的方向由第一方向DR1表示，并且衬底SUB的厚度方向由第三方向DR3表示。在以矩形平面形状设置的显示装置DD中，一个长边和一个短边彼此接触(或相交)的每个拐角可以具有圆化的形状。
衬底SUB可以包括显示区域DA和非显示区域NDA。
显示区域DA可以是其中设置有用于显示图像的像素PXL的区域。非显示区域NDA可以是其中设置有用于驱动像素PXL的驱动器和用于将像素PXL电连接到驱动器的线组件LP的区域。为了便于说明，图4仅示出了一个像素PXL，但是像素PXL可以大量地设置在衬底SUB的显示区域DA中。
非显示区域NDA可以设置在显示区域DA的至少一侧中。非显示区域NDA可以包围显示区域DA的周边(或边缘)。线组件LP和焊盘组件PDP可以设置在非显示区域NDA中。
线组件LP可以将驱动器与像素PXL电连接。线组件LP可以包括与电连接到每个像素PXL以向像素PXL提供信号的信号线(例如，扫描线、数据线和发射控制线)电连接的扇出线。此外，线组件LP可以是与连接到每个像素PXL以实时补偿像素PXL的电特性的变化的信号线(例如，控制线和感测线)电连接的扇出线。
焊盘组件PDP可以包括焊盘PD。焊盘PD可以供应(或传输)用于驱动设置在显示区域DA中的像素PXL和/或内部电路的驱动电力电压和信号。焊盘PD中的每个可以电连接到线组件LP的相应的扇出线，以向相应的像素PXL供应驱动电力电压和信号。焊盘PD可以暴露于外部并且通过诸如导电粘合剂组件的单独的连接器电连接到驱动器。
衬底SUB可以包括透明绝缘材料以允许光透射。衬底SUB可以是刚性衬底或柔性衬底。
衬底SUB的一个区域可以被提供为其中设置有像素PXL的显示区域DA，并且其另一区域可以被提供为非显示区域NDA。例如，衬底SUB可以包括包含其中设置有相应的像素PXL的多个像素区域的显示区域DA以及在显示区域DA的周边周围(或与显示区域DA相邻)设置的非显示区域NDA。
像素PXL可以在衬底SUB上设置在显示区域DA中。在实施方式中，像素PXL可以以条纹布置方式布置在显示区域DA中，但是本公开不限于此。
像素PXL中的每个可以包括被配置成响应于相应的扫描信号和相应的数据信号而被驱动的至少一个发光元件LD。发光元件LD可以具有与纳米级或微米级对应的小尺寸，并且并联电连接到与其相邻设置的发光元件LD，但是本公开不限于此。发光元件LD可以形成每个像素PXL的光源。
像素PXL中的每个可以包括由预定的信号(例如，扫描信号和数据信号)和/或预定的电源(例如，第一驱动电源和第二驱动电源)驱动的至少一个光源(例如，图1至图3中所示的发光元件LD)。然而，可以用作每个像素PXL的光源的发光元件LD的类型不限于此。
驱动器可以通过焊盘组件PDP和线组件LP向像素PXL中的每个提供预定的信号和预定的电力电压，并且因此控制像素PXL的操作。
图5和图6是示出包括在图4中所示的像素PXL中的组件的电连接关系的各种实施方式的示意性电路图。
例如，图5和图6示出了可用于有源矩阵类型显示装置中的像素PXL中所包括的组件的电连接关系的各种实施方式。然而，可应用这些实施方式的像素PXL中所包括的组件的类型不限于此。
在图5和图6中，术语“像素PXL”的定义中不仅可以涵盖包括在图4中所示的像素PXL中的组件，而且可以涵盖其中设置有这些组件的区域。
参考图1至图6，像素PXL可以包括被配置成生成具有与数据信号对应的亮度的光的发射部分EMU(本文中，也称为发射单元EMU)。此外，像素PXL可以选择性地还包括被配置成驱动发射单元EMU的像素电路PXC。
在实施方式中，发射部分EMU可以包括在第一电力线PL1和第二电力线PL2之间电连接的多个发光元件LD，其中，第一电力线PL1电连接到第一驱动电源VDD并且向第一电力线PL1施加第一驱动电源VDD的电压，第二电力线PL2连接到第二驱动电源VSS并且向第二电力线PL2施加第二驱动电源VSS的电压。例如，发射部分EMU可以包括经由像素电路PXC和第一电力线PL1连接到第一驱动电源VDD的第一像素电极PE1、经由第二电力线PL2连接到第二驱动电源VSS的第二像素电极PE2以及在第一像素电极PE1和第二像素电极PE2之间在相同的方向上彼此并联电连接的发光元件LD。在实施方式中，第一像素电极PE1可以是阳极，并且第二像素电极PE2可以是阴极。
包括在发射部分EMU中的发光元件LD中的每个可以包括通过第一像素电极PE1电连接到第一驱动电源VDD的一端以及通过第二像素电极PE2电连接到第二驱动电源VSS的剩余端。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电势。例如，第一驱动电源VDD可以被设定为高电势电源，并且第二驱动电源VSS可以被设定为低电势电源。这里，第一驱动电源VDD和第二驱动电源VSS之间的电势差可以在像素PXL的发射周期期间被设定成等于或大于发光元件LD的阈值电压的值。
如以上所描述的，在分别被供应不同的电源(或者第一驱动电源VDD和第二驱动电源VSS)的电压的第一像素电极PE1和第二像素电极PE2之间在相同的方向上(例如，在正向方向上)彼此并联连接的发光元件LD可以形成相应的有效光源。
发射部分EMU的发光元件LD可以发射具有与通过像素电路PXC供应到其的驱动电流对应的亮度的光。例如，在每个帧周期期间，像素电路PXC可以向发射部分EMU供应与相应帧数据的灰度级值对应的驱动电流。供应到发射部分EMU的驱动电流可以被划分成流到相应的发光元件LD中的多个部分。因此，发光元件LD中的每个可以发射具有与施加到其的电流对应的亮度的光，使得发射单元EMU可以发射具有与驱动电流对应的亮度的光。
尽管已经描述了发光元件LD在第一驱动电源VDD和第二驱动电源VSS之间在相同的方向上电连接的实施方式，但是本公开不限于此。在实施方式中，发射部分EMU除了包括形成相应的有效光源的发光元件LD之外，还可以包括至少一个无效光源(例如，反向发光元件LDr)。反向发光元件LDr与形成有效光源的发光元件LD一起可以在第一像素电极PE1和第二像素电极PE2之间彼此并联电连接。这里，反向发光元件LDr可以在与发光元件LD的方向相反的方向上电连接在第一像素电极PE1和第二像素电极PE2之间。即使在第一像素电极PE1和第二像素电极PE2之间施加预定的驱动电压(例如，正向驱动电压)，反向发光元件LDr仍保持不可用。因此，电流基本上不流过反向发光元件LDr。
像素电路PXC可以电连接到像素PXL的扫描线Si和数据线Dj。像素电路PXC可以电连接到像素PXL的控制线CLi和感测线SENj。例如，在像素PXL设置在显示区域DA的第i行和第j列上的情况下，像素PXL的像素电路PXC可以电连接到显示区域DA中的第i扫描线Si、第j数据线Dj、第i控制线CLi和第j感测线SENj。
像素电路PXC可以包括第一晶体管T1至第三晶体管T3以及存储电容器Cst。
第一晶体管T1可以是被配置成控制待施加到发射部分EMU的驱动电流的驱动晶体管，并且可以电连接在第一驱动电源VDD和发射单元EMU之间。详细地，第一晶体管T1的第一端子可以通过第一电力线PL1电连接(或联接)到第一驱动电源VDD。第一晶体管T1的第二端子可以电连接到第二节点N2。第一晶体管T1的栅电极可以电连接到第一节点N1。响应于施加到第一节点N1的电压，第一晶体管T1可以控制待从第一驱动电源VDD通过第二节点N2施加到发射部分EMU的驱动电流的量。在实施方式中，第一晶体管T1的第一端子可以是漏电极，并且第一晶体管T1的第二端子可以是源电极，并且本公开不限于此。在实施方式中，第一端子可以是源电极，并且第二端子可以是漏电极。
第二晶体管T2可以是响应于扫描信号选择像素PXL并且激活像素PXL的开关晶体管，并且可以电连接在数据线Dj和第一节点N1之间。第二晶体管T2的第一端子可以电连接到数据线Dj。第二晶体管T2的第二端子可以电连接到第一节点N1。第二晶体管T2的栅电极可以电连接到扫描线Si。第二晶体管T2的第一端子和第二端子彼此不同，并且例如，如果第一端子是漏电极，则第二端子是源电极。
当从扫描线Si供应具有栅极导通电压(例如，高电平电压)的扫描信号时，第二晶体管T2可以导通以将数据线Dj与第一节点N1电连接。第一节点N1可以是第二晶体管T2的第二端子和第一晶体管T1的栅电极在该处彼此电连接的点。第二晶体管T2可以向第一晶体管T1的栅电极传输数据信号。
第三晶体管T3可以通过将第一晶体管T1电连接到感测线SENj来通过感测线SENj获得感测信号，并且使用感测信号检测像素PXL的特性(诸如，第一晶体管T1的阈值电压)。与像素PXL的特性相关的信息可以用于转换图像数据，从而可以补偿像素PXL之间的特性偏差。第三晶体管T3的第二端子可以电连接到第一晶体管T1的第二端子。第三晶体管T3的第一端子可以电连接到感测线SENj。第三晶体管T3的栅电极可以电连接到控制线CLi。此外，第三晶体管T3的第一端子可以电连接到初始化电源。第三晶体管T3可以是被配置成初始化第二节点N2的初始化晶体管，并且可以当从控制线CLi向其供应感测控制信号时被导通，使得初始化电源的电压可以被传输到第二节点N2。因此，可以初始化存储电容器Cst的电连接到第二节点N2的第二存储电极。
存储电容器Cst的第一存储电极可以电连接到第一节点N1。存储电容器Cst的第二存储电极可以电连接到第二节点N2。存储电容器Cst可以在一个帧周期期间被充入与待供应到第一节点N1的数据信号对应的数据电压。因此，存储电容器Cst可以存储与第一晶体管T1的栅电极的电压和第二节点N2的电压之间的差对应的电压。
发射部分EMU可以包括包含彼此并联电连接的发光元件LD的至少一个串联组(或级)。例如，如图5和图6中所示，发射部分EMU可以具有串联/并联组合结构。
参考图5，发射部分EMU可以包括在第一驱动电源VDD和第二驱动电源VSS之间连续连接的第一串联组SET1和第二串联组SET2。第一串联组SET1和第二串联组SET2中的每个可以包括形成相应的串联组的电极对的两个电极PE1和CTE1、CTE2和PE2以及在两个电极PE1和CTE1、CTE2和PE2之间在相同的方向上彼此并联电连接的发光元件LD。
第一串联组(或第一级)SET1可以包括第一像素电极PE1、第一中间电极CTE1以及电连接在第一像素电极PE1和第一中间电极CTE1之间的至少一个第一发光元件LD1。此外，第一串联组SET1可以包括在与第一发光元件LD1的方向相反的方向上电连接在第一像素电极PE1和第一中间电极CTE1之间的反向发光元件LDr。
第二串联组(或第二级)SET2可以包括第二中间电极CTE2、第二像素电极PE2以及电连接在第二中间电极CTE2和第二像素电极PE2之间的至少一个第二发光元件LD2。此外，第二串联组SET2可以包括在与第二发光元件LD2的方向相反的方向上电连接在第二中间电极CTE2和第二像素电极PE2之间的反向发光元件LDr。
第一中间电极CTE1和第二中间电极CTE2可以彼此电连接和/或物理连接。第一中间电极CTE1和第二中间电极CTE2可以形成将连续设置的第一串联组SET1和第二串联组SET2电连接的中间电极CTE。
在前述实施方式中，第一串联组SET1的第一像素电极PE1可以是每个像素PXL的阳极，并且第二串联组SET2的第二像素电极PE2可以是相应的像素PXL的阴极。
如以上所描述的，像素PXL的包括以串联/并联组合结构彼此连接的串联组SET1和SET2(或发光元件LD)的发射部分EMU可以响应于待向其应用发射单元EMU的产品的规格而容易地调整驱动电流/电压条件。
像素PXL的包括以串联/并联组合结构彼此电连接的串联组SET1和SET2(或者第一串联组SET1和第二串联组SET2)(或发光元件LD)的发射部分EMU与具有使得发光元件LD仅彼此并联电连接的结构的发射部分的情况相比，可以减小驱动电流。此外，像素PXL的包括以串联/并联组合结构彼此电连接的串联组SET1和SET2的发射部分EMU与具有使得发光元件LD(其数量与所述发射部分EMU的发光元件LD的数量相同)中的全部彼此串联连接的结构的发射单元的情况相比，可以减小待施加到发射部分EMU的相对端的驱动电流。像素PXL的包括以串联/并联组合结构彼此电连接的串联组SET1和SET2(或发光元件LD)的发射部分EMU与具有使得串联组(或级)中的全部发光元件LD彼此串联电连接的结构的发射部分的情况相比，可以增加包括在电极PE1和CTE1、CTE2和PE2之间的发光元件LD的数量。在此情况下，可以提高发光元件LD的光输出效率。即使在特定的串联组(或级)中出现缺陷，也可以降低可能由于缺陷而不发射光的发光元件LD的比例，从而可以减轻发光元件LD的光输出效率的降低。
尽管在前述实施方式中已经描述了包括第一串联组SET1和第二串联组SET2的发射部分EMU，但是本公开不限于此。在实施方式中，如图6中所示，发射部分EMU可以包括第一串联组SET1、第二串联组SET2、第三串联组SET3和第四串联组SET4。
参考图6，发射部分EMU可以包括在第一驱动电源VDD和第二驱动电源VSS之间彼此连续电连接的第一串联组SET1至第四串联组SET4。第一串联组SET1、第二串联组SET2、第三串联组SET3和第四串联组SET4中的每个可以包括形成相应的串联组的电极对的两个电极PE1和CTE1_1、CTE1_2和CTE2_1、CTE2_2和CTE3_1以及CTE3_2和PE2、以及在两个电极PE1和CTE1_1、CTE1_2和CTE2_1、CTE2_2和CTE3_1以及CTE3_2和PE2之间在相同的方向上彼此并联电连接的发光元件LD。
第一串联组(或第一级)SET1可以包括第一像素电极PE1、第1-1中间电极CTE1_1以及电连接在第一像素电极PE1和第1-1中间电极CTE1_1之间的至少一个第一发光元件LD1。此外，第一串联组SET1可以包括在与第一发光元件LD1的方向相反的方向上电连接在第一像素电极PE1和第1-1中间电极CTE1_1之间的反向发光元件LDr。
第二串联组(或第二级)SET2可以包括第1-2中间电极CTE1_2、第2-1中间电极CTE2_1以及电连接在第1-2中间电极CTE1_2和第2-1中间电极CTE2_1之间的至少一个第二发光元件LD2。此外，第二串联组SET2可以包括在与第二发光元件LD2的方向相反的方向上电连接在第1-2中间电极CTE1_2和第2-1中间电极CTE2_1之间的反向发光元件LDr。
第1-1中间电极CTE1_1和第1-2中间电极CTE1_2可以彼此电连接和/或物理连接。第1-1中间电极CTE1_1和第1-2中间电极CTE1_2可以形成将连续设置的第一串联组SET1和第二串联组SET2电连接的第一中间电极CTE1。
第三串联组(或第三级)SET3可以包括第2-2中间电极CTE2_2、第3-1中间电极CTE3_1以及电连接在第2-2中间电极CTE2_2和第3-1中间电极CTE3_1之间的至少一个第三发光元件LD3。此外，第三串联组SET3可以包括在与第三发光元件LD3的方向相反的方向上电连接在第2-2中间电极CTE2_2和第3-1中间电极CTE3_1之间的反向发光元件LDr。
第2-1中间电极CTE2_1和第2-2中间电极CTE2_2可以彼此电连接和/或物理连接。第2-1中间电极CTE2_1和第2-2中间电极CTE2_2可以形成将连续设置的第二串联组SET2和第三串联组SET3电连接的第二中间电极CTE2。
第四串联组(或第四级)SET4可以包括第3-2中间电极CTE3_2、第二像素电极PE2以及电连接在第3-2中间电极CTE3_2和第二像素电极PE2之间的至少一个第四发光元件LD4。此外，第四串联组SET4可以包括在与第四发光元件LD4的方向相反的方向上电连接在第3-2中间电极CTE3_2和第二像素电极PE2之间的反向发光元件LDr。
第3-1中间电极CTE3_1和第3-2中间电极CTE3_2可以彼此电连接和/或物理连接。第3-1中间电极CTE3_1和第3-2中间电极CTE3_2可以形成将连续设置的第三串联组SET3和第四串联组SET4电连接的第三中间电极CTE3。
在前述实施方式中，第一串联组SET1的第一像素电极PE1可以是发射部分EMU的阳极，并且第四串联组SET4的第二像素电极PE2可以是发射部分EMU的阴极。
尽管图5和图6示出了包括在像素电路PXC中的第一晶体管T1、第二晶体管T2和第三晶体管T3中的全部由N型晶体管形成的实施方式，但是本公开不限于此。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以被改变成P型晶体管。此外，尽管图5和图6示出了发射单元EMU电连接在像素电路PXC和第二驱动电源VSS之间的实施方式，但是发射部分EMU可以电连接在第一驱动电源VDD和像素电路PXC之间。
像素电路PXC的结构可以以各种方式改变。例如，像素电路PXC还可以包括诸如被配置成初始化第一节点N1的晶体管元件和/或被配置成控制发光元件LD的发射时间的晶体管元件的至少一个晶体管元件或者诸如用于升高第一节点N1的电压的升压电容器的其他电路元件。
可应用于本公开的像素PXL的结构不限于图5和图6中所示的实施方式，并且像素PXL可以具有各种结构。例如，像素PXL可以被配置在无源发光显示装置等中。在此情况下，像素电路PXC可以被省略，并且包括在发射部分EMU中的发光元件LD的相对端可以直接电连接到扫描线Si、数据线Dj、待向其施加第一驱动电源VDD的电压的第一电力线PL1、待向其施加第二驱动电源VSS的电压的第二电力线PL2和/或控制线。
图7是示意性地示出图4中所示的每个像素PXL的平面图。图8是仅示意性地示出图7的像素PXL的一些组件的平面图。
在图7中，为了便于说明，省略了电连接到发光元件LD的晶体管T和连接到晶体管T的信号线的图示。
在实施方式中，为了便于说明，平面图中的横向方向(或水平方向)由第一方向DR1表示，平面图中的纵向方向(或竖直方向)由第二方向DR2表示，并且衬底SUB的厚度方向由第三方向DR3表示。第一方向DR1、第二方向DR2和第三方向DR3可以分别指由第一方向DR1、第二方向DR2和第三方向DR3指示的方向。
在实施方式中，两个组件之间的术语“连接”可以包括电连接和物理连接，但是本公开不限于此。
参考图4以及图6至图8，像素PXL可以设置在衬底SUB中提供的像素区域PXA中。像素区域PXA可以包括发射区域EMA和非发射区域NEMA。
像素PXL可以包括设置在非发射区域NEMA中的堤BNK。
堤BNK可以是用于限定像素PXL和与其相邻的像素PXL的相应的像素区域PXA(或相应的发射区域EMA)(或将它们分隔开)的结构，并且例如，可以是像素限定层。
在实施方式中，堤BNK可以是用于限定在向像素PXL供应(或输入)发光元件LD的工艺期间待向其供应发光元件LD的每个发射区域EMA的像素限定层或坝结构。例如，由于像素PXL的发射区域EMA由堤BNK限定，因此可以向发射区域EMA供应(或输入)包括目标量和/或类型的发光元件LD的混合溶液(例如，油墨)。
堤BNK可以包括至少一种遮光材料和/或至少一种反射材料，从而防止光(或光线)在像素PXL和与其相邻的像素PXL之间泄漏的光泄漏缺陷。在实施方式中，堤BNK可以包括透明材料(或物质)。透明材料可以包括例如聚酰胺树脂、聚酰亚胺树脂等，但是本公开不限于此。在实施方式中，为了增强从像素PXL发射的光的效率，可以在堤BNK上设置和/或形成单独的反射材料层(或反射层)。
堤BNK可以在像素区域PXA中包括暴露设置在其之下的组件的至少一个开口OP。例如，堤BNK可以在像素区域PXA中包括暴露设置的堤BNK之下的组件的第一开口OP1和第二开口OP2。在实施方式中，像素PXL的发射区域EMA和堤BNK的第一开口OP1可以彼此对应。
在像素区域PXA中，第二开口OP2可以设置在与第一开口OP1间隔开的位置处，并且设置成与像素区域PXA的一侧(例如，像素区域PXA的下侧)相邻。
在实施方式中，第二开口OP2可以是至少一个对准电极ALE与设置于在第二方向DR2上与其相邻的像素PXL中的至少一个对准电极ALE分离的电极分离区域。
像素PXL可以包括至少设置在发射区域EMA中的像素电极PE和中间电极CTE、电连接在像素电极PE和中间电极CTE之间的发光元件LD、至少设置在非发射区域NEMA中的桥接图案BRP、设置在与像素电极PE和中间电极CTE对应的位置处的对准电极ALE、以及堤图案BNP(或图案)，其中堤图案BNP(或图案)设置在对准电极ALE之下使得每个堤图案BNP在平面图中与至少一个对准电极ALE重叠。例如，像素PXL可以包括至少设置在发射区域EMA中的第一像素电极PE1和第二像素电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3、发光元件LD、第一对准电极ALE1、第二对准电极ALE2、第三对准电极ALE3和第四对准电极ALE4以及第一堤图案BNP1、第二堤图案BNP2和第三堤图案BNP3，并且包括至少设置在非发射区域NEMA中的第一桥接图案BRP1、第二桥接图案BRP2、第三桥接图案BRP3和第四桥接图案BRP4。
像素PXL可以包括至少一对像素电极PE、中间电极CTE、桥接图案BRP、对准电极ALE和/或堤图案BNP。像素电极PE、中间电极CTE、桥接图案BRP、对准电极ALE和/或堤图案BNP中的每个的数量、形状、尺寸、布置结构等可以根据像素PXL(特别是发射部分EMU)的结构以各种方式改变。
在实施方式中，基于衬底SUB的其上设置有像素PXL的一个表面，堤图案BNP、对准电极ALE、桥接图案BRP、发光元件LD、像素电极PE和/或中间电极CTE可以按所列出的顺序设置，但是本公开不限于此。形成像素PXL的电极图案和/或绝缘图案的位置和形成顺序可以根据实施方式以各种方式改变。将在下面参考图9至图15描述像素PXL的堆叠结构的描述。
堤图案BNP可以至少设置在发射区域EMA中，并且在发射区域EMA中相对于第一方向DR1彼此间隔开，并且各自可以在第二方向DR2上延伸。
每个堤图案BNP(也称为“壁图案”、“突起图案”、“支承图案”或“图案”)可以在发射区域EMA中具有均匀的宽度。例如，在平面图中，第一堤图案BNP1、第二堤图案BNP2和第三堤图案BNP3中的每个可以在发射区域EMA中呈具有恒定宽度的棒状形状。
堤图案BNP可以具有相同的宽度或者可以具有不同的宽度。例如，第一堤图案BNP1和第三堤图案BNP3可以至少在发射区域EMA中具有相同的宽度，并且彼此面对且第二堤图案BNP2插置在它们之间。例如，第一堤图案BNP1和第三堤图案BNP3可以在发射区域EMA中基于第二堤图案BNP2彼此对称。
堤图案BNP可以在发射区域EMA中以规则的间隔布置。例如，第一堤图案BNP1、第二堤图案BNP2和第三堤图案BNP3可以在发射区域EMA中在第一方向DR1上以规则的间隔连续布置。
第一堤图案BNP1和第三堤图案BNP3中的每个可以至少在发射区域EMA中与至少一个对准电极ALE部分地重叠。例如，第一堤图案BNP1可以设置在第一对准电极ALE1之下，以与第一对准电极ALE1的一个区域重叠。第三堤图案BNP3可以设置在第四对准电极ALE4之下，以与第四对准电极ALE4的一个区域重叠。
第二堤图案BNP2可以至少在发射区域EMA中与第二对准电极ALE2和第三对准电极ALE3部分地重叠。例如，第二堤图案BNP2可以设置在第二对准电极ALE2和第三对准电极ALE3之下，以与第二对准电极ALE2的一个区域和第三对准电极ALE3的一个区域中的每个重叠。
由于堤图案BNP设置在对准电极ALE中的每个的一个区域之下，因此对准电极ALE中的每个的所述一个区域可以在形成有堤图案BNP的区域中向上突出。因此，可以在发光元件LD周围形成壁结构。例如，壁结构可以形成在发射区域EMA中并且面对发光元件LD的第一端EP1和第二端EP2。
在实施方式中，在堤图案BNP和/或对准电极ALE包括反射材料的情况下，可以在发光元件LD周围形成反射壁结构。因此，从发光元件LD发射的光可以定向在像素PXL的向上方向上(例如，在显示装置的图像显示方向上)，使得像素PXL的光效率可以被进一步改善。
对准电极ALE可以至少设置在发射区域EMA中并且在发射区域EMA中相对于第一方向DR1彼此间隔开，并且各自可以在第二方向DR2上延伸。此外，对准电极ALE可以通过去除其在堤BNK的第二开口OP2中的一部分而与在第二方向DR2上彼此相邻的像素PXL的对准电极ALE分离。
在实施方式中，对准电极ALE可以包括布置于在第一方向DR1上彼此间隔开的位置处的第一对准电极ALE1(或第一对准线)、第二对准电极ALE2(或第二对准线)、第三对准电极ALE3(或第三对准线)和第四对准电极ALE4(或第四对准线)。
第一对准电极ALE1可以至少在发射区域EMA中设置在第一堤图案BNP1上，并且与第一堤图案BNP1重叠。此外，第一对准电极ALE1可以至少在非发射区域NEMA中与第一桥接图案BRP1部分地重叠。在实施方式中，第一对准电极ALE1可以至少在非发射区域NEMA中通过接触孔CH(或第一接触孔CH)与第一桥接图案BRP1电连接。第一对准电极ALE1可以在堤BNK的第二开口OP2(或电极分离区域)中与设置于在第二方向DR2上与其相邻的像素PXL中的每个中的第一对准电极ALE1'电分离。
第二对准电极ALE2可以至少在发射区域EMA中设置在第二堤图案BNP2的一侧上，并且与第二堤图案BNP2部分地重叠。此外，第二对准电极ALE2可以至少在非发射区域NEMA中与第二桥接图案BRP2部分地重叠。在实施方式中，第二对准电极ALE2可以至少在非发射区域NEMA中通过接触孔CH(或第二接触孔CH)与第二桥接图案BRP2电连接。此外，第二对准电极ALE2可以在堤BNK的第二开口OP2(或电极分离区域)中通过第二桥接图案BRP2与设置于在第二方向DR2上与其相邻的像素PXL中的第二对准电极ALE2'电连接。这里，设置在相邻像素PXL中的第二对准电极ALE2'可以与设置在相应的像素PXL中的第三对准电极ALE3'一体地设置，并且因此与第三对准电极ALE3'电连接和/或物理连接。
第三对准电极ALE3可以至少在发射区域EMA中设置在第二堤图案BNP2的另一侧上，并且与第二堤图案BNP2部分地重叠。在实施方式中，第三对准电极ALE3可以至少在非发射区域NEMA中通过接触孔CH(或第三接触孔CH)与第三桥接图案BRP3电连接。此外，第三对准电极ALE3可以在堤BNK的第二开口OP2(或电极分离区域)中通过第三桥接图案BRP3与设置于在第二方向DR2上与其相邻的像素PXL中的第三对准电极ALE3'电连接。这里，设置在相邻像素PXL中的第三对准电极ALE3'可以与设置在相应的像素PXL中的第二对准电极ALE2'一体地设置，并且因此与第二对准电极ALE2'电连接和/或物理连接。
第四对准电极ALE4可以至少在发射区域EMA中设置在第三堤图案BNP3上，并且与第三堤图案BNP3重叠。此外，第四对准电极ALE4可以至少在非发射区域NEMA中通过接触孔CH(或第四接触孔CH)与第四桥接图案BRP4电连接。第四对准电极ALE4可以在堤BNK的第二开口OP2(或电极分离区域)中与设置于在第二方向DR2上与其相邻的像素PXL中的每个中的第四对准电极ALE4'电分离。
桥接图案BRP可以至少设置在非发射区域NEMA中并且在非发射区域NEMA中相对于第一方向DR1彼此间隔开，并且各自可以在第二方向DR2上延伸。此外，桥接图案BRP可以在堤BNK的与非发射区域NEMA的一个区域对应的第二开口OP2(或电极分离区域)中在第一方向DR1上彼此间隔开，并且各自可以在第二方向DR2上延伸。
桥接图案BRP可以包括至少在非发射区域NEMA中在第一方向DR1上彼此间隔开的第一桥接图案BRP1、第二桥接图案BRP2、第三桥接图案BRP3和第四桥接图案BRP4。
第一桥接图案BRP1可以在非发射区域NEMA中与至少一个对准电极ALE(例如，第一对准电极ALE1)部分地重叠，并且与第一对准电极ALE1电连接。第一桥接图案BRP1可以包括在第二方向DR2上布置并且彼此电连接的第1-1桥接图案BRP1_1和第1-2桥接图案BRP1_2。
第1-1桥接图案BRP1_1可以在平面图中设置在非发射区域NEMA的上端处，并且在非发射区域NEMA中与第一对准电极ALE1的至少一部分部分地重叠。例如，第1-1桥接图案BRP1_1可以在非发射区域NEMA中设置在第一对准电极ALE1的一端(例如，上端)上，并且与第一对准电极ALE1的一端部分地重叠。第1-1桥接图案BRP1_1可以在非发射区域NEMA中通过相应的接触孔CH与第一对准电极ALE1电连接。所述接触孔CH可以通过去除设置在第1-1桥接图案BRP1_1和第一对准电极ALE1的一端之间的至少一个绝缘层的一部分来形成。
在实施方式中，第1-1桥接图案BRP1_1可以在非发射区域NEMA的上端处通过第一接触部分CNT1与像素电路PXC的组件(例如，第一晶体管T1)电连接。第一接触部分CNT1可以通过去除设置在第1-1桥接图案BRP1_1和第一晶体管T1之间的至少一个绝缘层的一部分来形成。
第1-2桥接图案BRP1_2可以在平面图中设置在非发射区域NEMA的下端处。第1-2桥接图案BRP1_2可以在非发射区域NEMA中与第一对准电极ALE1的至少一部分部分地重叠。例如，第1-2桥接图案BRP1_2可以在非发射区域NEMA中设置在第一对准电极ALE1的剩余端(例如，下端)上，并且与第一对准电极ALE1的剩余端部分地重叠。
第1-2桥接图案BRP1_2的一端可以在非发射区域NEMA中通过相应的接触孔CH与第一对准电极ALE1电连接。所述接触孔CH可以通过去除设置在第1-2桥接图案BRP1_2和第一对准电极ALE1的剩余端之间的至少一个绝缘层的一部分来形成。
第1-2桥接图案BRP1_2的剩余端可以在堤BNK的第二开口OP2中通过相应的接触孔CH电连接到残留导电图案CP。残留导电图案CP在电极分离工艺(例如，用于阻断第一对准电极ALE1和设置于在第二方向DR2上与其相邻的相邻像素PXL中的第一对准电极ALE1'之间的电连接的工艺)期间可以不被去除，并且可以是设置在相邻像素PXL中的第一对准电极ALE1'的与第1-2桥接图案BRP1_2重叠的一部分。
在实施方式中，第1-2桥接图案BRP1_2可以在堤BNK的第二开口OP2中直接接触第一像素电极PE1，并且因此与第一像素电极PE1电连接。
第二桥接图案BRP2可以在非发射区域NEMA中与至少一个对准电极ALE(例如，第二对准电极ALE2)部分地重叠，并且与第二对准电极ALE2电连接。第二桥接图案BRP2可以包括在第二方向DR2上布置并且彼此电连接的第2-1桥接图案BRP2_1和第2-2桥接图案BRP2_2。
第2-1桥接图案BRP2_1可以在平面图中设置在非发射区域NEMA的上端处，并且在第一方向DR1上与第1-1桥接图案BRP1_1间隔开。第2-1桥接图案BRP2_1可以在非发射区域NEMA中与第二对准电极ALE2的至少一部分部分地重叠。例如，第2-1桥接图案BRP2_1可以在非发射区域NEMA中设置在第二对准电极ALE2的一端(例如，上端)上，并且与第二对准电极ALE2的一端部分地重叠。第2-1桥接图案BRP2_1可以在非发射区域NEMA中通过相应的接触孔CH与第二对准电极ALE2电连接。所述接触孔CH可以通过去除设置在第2-1桥接图案BRP2_1和第二对准电极ALE2的一端之间的至少一个绝缘层的一部分来形成。
第2-2桥接图案BRP2_2可以在平面图中设置在非发射区域NEMA的下端处，并且在第一方向DR1上与第1-2桥接图案BRP1_2间隔开。第2-2桥接图案BRP2_2可以在非发射区域NEMA中与第二对准电极ALE2的至少一部分部分地重叠。例如，第2-2桥接图案BRP2_2可以在非发射区域NEMA中设置在第二对准电极ALE2的剩余端(例如，下端)上，并且与第二对准电极ALE2的剩余端部分地重叠。
第2-2桥接图案BRP2_2的一端可以在非发射区域NEMA中通过相应的接触孔CH与第二对准电极ALE2电连接。所述接触孔CH可以通过去除设置在第2-2桥接图案BRP2_2和第二对准电极ALE2的剩余端之间的至少一个绝缘层的一部分来形成。
在实施方式中，第2-2桥接图案BRP2_2可以在堤BNK的第二开口OP2中通过相应的接触孔CH与在第二方向DR2上与其相邻的像素PXL的第二对准电极ALE2'电连接。
第三桥接图案BRP3可以在非发射区域NEMA中与至少一个对准电极ALE(例如，第三对准电极ALE3)部分地重叠，并且与第三对准电极ALE3电连接。第三桥接图案BRP3可以包括在第二方向DR2上布置并且彼此电连接的第3-1桥接图案BRP3_1和第3-2桥接图案BRP3_2。
第3-1桥接图案BRP3_1可以在平面图中设置在非发射区域NEMA的上端处，并且在非发射区域NEMA中在第一方向DR1上与第2-1桥接图案BRP2_1间隔开。第3-1桥接图案BRP3_1可以在非发射区域NEMA中与第三对准电极ALE3的至少一部分部分地重叠。例如，第3-1桥接图案BRP3_1可以在非发射区域NEMA中设置在第三对准电极ALE3的一端(例如，上端)上，并且与第三对准电极ALE3的一端部分地重叠。第3-1桥接图案BRP3_1可以在非发射区域NEMA中通过相应的接触孔CH与第三对准电极ALE3电连接。所述接触孔CH可以通过去除设置在第3-1桥接图案BRP3_1和第三对准电极ALE3的一端之间的至少一个绝缘层的一部分来形成。
在实施方式中，第3-1桥接图案BRP3_1可以在非发射区域NEMA的上端处通过第二接触部分CNT2与像素电路PXC的组件(例如，第二电力线PL2)电连接。第二接触部分CNT2可以通过去除设置在第3-1桥接图案BRP3_1和第二电力线PL2之间的至少一个绝缘层的一部分来形成。
第3-2桥接图案BRP3_2可以在平面图中设置在非发射区域NEMA的下端处，并且在第一方向DR1上与第2-2桥接图案BRP2_2间隔开。第3-2桥接图案BRP3_2可以在非发射区域NEMA中与第三对准电极ALE3的至少一部分部分地重叠。例如，第3-2桥接图案BRP3_2可以在非发射区域NEMA中设置在第三对准电极ALE3的剩余端(例如，下端)上，并且与第三对准电极ALE3的剩余端部分地重叠。第3-2桥接图案BRP3_2可以在非发射区域NEMA中通过相应的接触孔CH与第三对准电极ALE3电连接。所述接触孔CH可以通过去除设置在第3-2桥接图案BRP3_2和第三对准电极ALE3的剩余端之间的至少一个绝缘层的一部分来形成。
在实施方式中，第3-2桥接图案BRP3_2可以在堤BNK的第二开口OP2中直接接触第二像素电极PE2，并且因此与第二像素电极PE2电连接。第3-2桥接图案BRP3_2可以在堤BNK的第二开口OP2中通过相应的接触孔CH与设置于在第二方向DR2上与其相邻的像素PXL中的第三对准电极ALE3'电连接。
第四桥接图案BRP4可以在非发射区域NEMA中与至少一个对准电极ALE(例如，第四对准电极ALE4)部分地重叠，并且与第四对准电极ALE4电连接。第四桥接图案BRP4可以包括在第二方向DR2上布置并且彼此电连接的第4-1桥接图案BRP4_1和第4-2桥接图案BRP4_2。
第4-1桥接图案BRP4_1可以在平面图中设置在非发射区域NEMA的上端处，并且在第一方向DR1上与第3-1桥接图案BRP3_1间隔开。第4-1桥接图案BRP4_1可以在非发射区域NEMA中与第四对准电极ALE4的至少一部分部分地重叠。例如，第4-1桥接图案BRP4_1可以在非发射区域NEMA中设置在第四对准电极ALE4的一端(例如，上端)上，并且与第四对准电极ALE4的一端部分地重叠。第4-1桥接图案BRP4_1可以在非发射区域NEMA中通过相应的接触孔CH与第四对准电极ALE4电连接。所述接触孔CH可以通过去除设置在第4-1桥接图案BRP4_1和第四对准电极ALE4的一端之间的至少一个绝缘层的一部分来形成。
第4-2桥接图案BRP4_2可以在平面图中设置在非发射区域NEMA的下端处，并且在第一方向DR1上与第3-2桥接图案BRP3_2间隔开。第4-2桥接图案BRP4_2可以在非发射区域NEMA中与第四对准电极ALE4的至少一部分部分地重叠。例如，第4-2桥接图案BRP4_2可以在非发射区域NEMA中设置在第四对准电极ALE4的剩余端(例如，下端)上，并且与第四对准电极ALE4的剩余端部分地重叠。
第4-2桥接图案BRP4_2的一端可以在非发射区域NEMA中通过相应的接触孔CH与第四对准电极ALE4电连接。所述接触孔CH可以通过去除设置在第4-2桥接图案BRP4_2和第四对准电极ALE4的剩余端之间的至少一个绝缘层的一部分来形成。
第4-2桥接图案BRP4_2的剩余端可以在堤BNK的第二开口OP2中通过相应的接触孔CH电连接到残留导电图案CP。残留导电图案CP在电极分离工艺(例如，用于阻断第四对准电极ALE4和设置于在第二方向DR2上与其相邻的相邻像素PXL中的第四对准电极ALE4'之间的电连接的工艺)期间可以不被去除，并且可以是设置在相邻像素PXL中的第四对准电极ALE4'的与第4-2桥接图案BRP4_2重叠的一部分。
对准电极ALE和桥接图案BRP中的一个或者其中的另一个可以通过相应的接触部分电连接到相应的像素PXL的像素电路PXC和/或预定的电力线。例如，第一对准电极ALE1和/或第一桥接图案BRP1可以通过第一接触部分CNT1电连接到像素电路PXC和/或第一电力线PL1。第三对准电极ALE3和/或第三桥接图案BRP3可以通过第二接触部分CNT2电连接到第二电力线PL2。
在实施方式中，第一接触部分CNT1和第二接触部分CNT2可以设置在非发射区域NEMA中并且与堤BNK重叠。在实施方式中，第一接触部分CNT1可以允许像素电路PXC的一些组件暴露于外部，并且第二接触部分CNT2可以允许第二电力线PL2暴露于外部。
彼此相邻的一对对准电极ALE可以在对准发光元件LD的步骤中通过桥接图案BRP被供应有不同的信号，并且在发射区域EMA中彼此间隔开均匀的距离。此外，在至少两对对准电极ALE设置在发射区域EMA中的情况下，每对对准电极ALE可以彼此间隔开相同的距离。
第一对准电极ALE1和第二对准电极ALE2可以形成一对并且被供应有不同的对准信号，并且第三对准电极ALE3和第四对准电极ALE4可以形成一对并且被供应有不同的对准信号。在此情况下，在发射区域EMA中，第一对准电极ALE1和第二对准电极ALE2可以在第一方向DR1上彼此间隔开预定的距离，并且第三对准电极ALE3和第四对准电极ALE4也可以在第一方向DR1上彼此间隔开预定的距离。
在对准发光元件LD的步骤中，第一对准电极ALE1可以通过第一桥接图案BRP1与设置于在第二方向DR2上与其相邻的相邻像素PXL中的第一对准电极ALE1'电连接。第二对准电极ALE2可以通过第二桥接图案BRP2与设置于在第二方向DR2上与其相邻的相邻像素PXL中的第二对准电极ALE2'电连接。第三对准电极ALE3可以通过第三桥接图案BRP3与设置于在第二方向DR2上与其相邻的相邻像素PXL中的第三对准电极ALE3'电连接。第四对准电极ALE4可以通过第四桥接图案BRP4与设置于在第二方向DR2上与其相邻的相邻像素PXL中的第四对准电极ALE4'电连接。
第二对准电极ALE2和第三对准电极ALE3可以在对准发光元件LD的步骤中被供应有相同的信号。第二对准电极ALE2和第三对准电极ALE3可以在对准发光元件LD的步骤中彼此一体地或非一体地电连接。
前述对准信号可以是具有电压差和/或相位差的信号，以在对准电极ALE之间对准发光元件LD。对准信号中的至少一个可以是交流(AC)信号(或电压)，但是本公开不限于此。
像素电路PXC的其一个区域通过第一接触部分CNT1暴露的一些组件可以与设置在第一接触部分CNT1之上的第1-1桥接图案BRP1_1进行直接接触并且电连接到所述第1-1桥接图案BRP1_1。因此，通过相应的接触孔CH与第1-1桥接图案BRP1_1电连接的第一对准电极ALE1可以与像素电路PXC的一些组件电连接。此外，第一对准电极ALE1可以通过相应的接触孔CH与第1-2桥接图案BRP1_2电连接。第1-2桥接图案BRP1_2可以与直接设置在其上的第一像素电极PE1电连接。因此，像素电路PXC的所述一些组件、第1-1桥接图案BRP1_1、第一对准电极ALE1、第1-2桥接图案BRP1_2和第一像素电极PE1可以彼此电连接。在实施方式中，第一对准电极ALE1可以通过第一接触部分CNT1和第1-1桥接图案BRP1_1与像素电路PXC的所述一些组件电连接，并且通过第1-2桥接图案BRP1_2与第一像素电极PE1电连接。
其一个区域通过第二接触部分CNT2暴露的第二电力线PL2可以与设置在第二接触部分CNT2之上的第3-1桥接图案BRP3_1进行直接接触并且电连接到所述第3-1桥接图案BRP3_1。因此，通过相应的接触孔CH与第3-1桥接图案BRP3_1电连接的第三对准电极ALE3可以与第二电力线PL2电连接。此外，第三对准电极ALE3可以通过相应的接触孔CH与第3-2桥接图案BRP3_2电连接。第3-2桥接图案BRP3_2可以与直接设置在其上的第二像素电极PE2电连接。因此，第二电力线PL2、第3-1桥接图案BRP3_1、第三对准电极ALE3、第3-2桥接图案BRP3_2和第二像素电极PE2可以彼此电连接。在实施方式中，第三对准电极ALE3可以通过第二接触部分CNT2和第3-1桥接图案BRP3_1与第二电力线PL2电连接，并且通过第3-2桥接图案BRP3_2与第二像素电极PE2电连接。
尽管至少两个至数十个发光元件LD可以对准和/或设置在发射区域EMA(或像素区域PXA)中，但是发光元件LD的数量不限于此。在实施方式中，在发射区域EMA(或像素区域PXA)中对准和/或设置的发光元件LD的数量可以以各种方式改变。
发光元件LD可以包括第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4。
第一发光元件LD1可以在第一对准电极ALE1和第二对准电极ALE2之间对准，并且电连接在第一像素电极PE1和第一中间电极CTE1之间。第二发光元件LD2可以在第一对准电极ALE1和第二对准电极ALE2之间对准，并且电连接在第一中间电极CTE1和第二中间电极CTE2之间。在平面图中，第一发光元件LD1可以在第一对准电极ALE1和第二对准电极ALE2之间的区域的下端处对准，并且第二发光元件LD2可以在所述区域的上端处对准。
在实施方式中，可以设置多个第一发光元件LD1和多个第二发光元件LD2。第一发光元件LD1中的每个的第一端EP1可以电连接到第一像素电极PE1。第一发光元件LD1中的每个的第二端EP2可以电连接到第一中间电极CTE1。第二发光元件LD2中的每个的第一端EP1可以电连接到第一中间电极CTE1。第二发光元件LD2中的每个的第二端EP2可以电连接到第二中间电极CTE2。
第三发光元件LD3可以在第三对准电极ALE3和第四对准电极ALE4之间对准，并且电连接在第二中间电极CTE2和第三中间电极CTE3之间。第四发光元件LD4可以在第三对准电极ALE3和第四对准电极ALE4之间对准，并且电连接在第三中间电极CTE3和第二像素电极PE2之间。在平面图中，第三发光元件LD3可以在第三对准电极ALE3和第四对准电极ALE4之间的区域的上端处对准，并且第四发光元件LD4可以在所述区域的下端处对准。
在实施方式中，可以设置多个第三发光元件LD3和多个第四发光元件LD4。第三发光元件LD3中的每个的第一端EP1可以电连接到第二中间电极CTE2。第三发光元件LD3中的每个的第二端EP2可以电连接到第三中间电极CTE3。第四发光元件LD4中的每个的第一端EP1可以电连接到第三中间电极CTE3。第四发光元件LD4中的每个的第二端EP2可以电连接到第二像素电极PE2。
如以上所描述的，第一发光元件LD1可以设置在发射区域EMA的左下端处，第二发光元件LD2可以设置在发射区域EMA的左上端处，第三发光元件LD3可以设置在发射区域EMA的右上端处，并且第四发光元件LD4可以设置在发射区域EMA的右下端处。这里，发光元件LD的布置和/或连接结构不限于前述实施方式。在实施方式中，发光元件LD的布置和/或连接结构可以根据包括在发射部分EMU中的组件和/或串联组(或级)的数量以各种方式改变。
第一发光元件LD1可以在第一像素电极PE1和第一中间电极CTE1之间彼此并联电连接，并且形成第一串联组SET1。第二发光元件LD2可以在第一中间电极CTE1和第二中间电极CTE2之间彼此并联电连接，并且形成第二串联组SET2。第三发光元件LD3可以在第二中间电极CTE2和第三中间电极CTE3之间彼此并联电连接，并且形成第三串联组SET3。第四发光元件LD4可以在第三中间电极CTE3和第二像素电极PE2之间彼此并联电连接，并且形成第四串联组SET4。
在实施方式中，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自可以是由具有无机晶体结构的材料制成并且具有超小尺寸(例如，在从纳米级到微米级的范围内)的发光二极管。例如，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4各自可以是参考图1至图3描述的发光元件LD。
像素电极(或电极)PE和中间电极CTE可以至少设置在发射区域EMA中，并且各自可以设置在与至少一个对准电极ALE和至少一个发光元件LD对应的位置处。例如，每个像素电极PE和每个中间电极CTE可以形成在相应的对准电极ALE和相应的发光元件LD上，以与对准电极ALE和发光元件LD重叠，并且因此至少电连接到发光元件LD。
第一像素电极(或第一电极)PE1可以形成在第一对准电极ALE1的一个区域(例如，下区域)和第一发光元件LD1的相应的第一端EP1上，并且因此电连接到第一发光元件LD1的相应的第一端EP1。
第二像素电极(或第二电极)PE2可以形成在第三对准电极ALE3的一个区域(例如，下区域)和第四发光元件LD4的相应的第二端EP2上，并且因此电连接到第四发光元件LD4的相应的第二端EP2。此外，第二像素电极PE2可以经由至少一个中间电极CTE和/或发光元件LD电连接到第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。例如，第二像素电极PE2可以经由第一中间电极CTE1、第二发光元件LD2、第二中间电极CTE2、第三发光元件LD3、第三中间电极CTE3和第四发光元件LD4电连接到每个第一发光元件LD1的第二端EP2。
第一中间电极CTE1可以形成在第二对准电极ALE2的一个区域(例如，下区域)和第一发光元件LD1的相应的第二端EP2上，并且因此电连接到每个第一发光元件LD1的第二端EP2。此外，第一中间电极CTE1可以形成在第一对准电极ALE1的另一区域(例如，上区域)和第二发光元件LD2的相应的第一端EP1上，并且因此电连接到每个第二发光元件LD2的第一端EP1。第一中间电极CTE1可以是被配置成将第一串联组SET1(或第一发光元件LD1)与第二串联组SET2(或第二发光元件LD2)连接的第一连接电极。
为此，第一中间电极CTE1可以弯曲至少一次或多次。例如，第一中间电极CTE1可以在设置有至少一个第一发光元件LD1的区域和设置有至少一个第二发光元件LD2的区域之间的区域(或边界)中弯曲、折叠或曲化至少一次或多次，但是本公开不限于此。在实施方式中，第一中间电极CTE1可以以各种形状改变，只要第一中间电极CTE1可以将连续设置的第一串联组SET1和第二串联组SET2可靠地连接即可。
第一中间电极CTE1可以设置在第一像素电极PE1和第二像素电极PE2之间，并且通过发光元件LD电连接在第一像素电极PE1和第二像素电极PE2之间。例如，第一中间电极CTE1可以通过至少一个第一发光元件LD1电连接到第一像素电极PE1，并且通过至少一个第二发光元件LD2、第三发光元件LD3和/或第四发光元件LD4电连接到第二像素电极PE2。
第二中间电极CTE2可以形成在第二对准电极ALE2的另一区域(例如，上区域)和第二发光元件LD2的相应的第二端EP2上，并且因此电连接到每个第二发光元件LD2的第二端EP2。此外，第二中间电极CTE2可以形成在第四对准电极ALE4的一个区域(例如，上区域)和第三发光元件LD3的相应的第一端EP1上，并且因此电连接到每个第三发光元件LD3的第一端EP1。例如，第二中间电极CTE2可以在发射区域EMA中电连接到第二发光元件LD2的相应的第二端EP2和第三发光元件LD3的相应的第一端EP1。第二中间电极CTE2可以是被配置成将第二串联组SET2(或第二发光元件LD2)与第三串联组SET3(或第三发光元件LD3)连接的第二连接电极。
为此，第二中间电极CTE2可以弯曲至少一次或多次。例如，第二中间电极CTE2可以在设置有至少一个第二发光元件LD2的区域和设置有至少一个第三发光元件LD3的区域之间的边界(或区域)中或其周围具有弯曲的或曲化的形状，但是本公开不限于此。在实施方式中，第二中间电极CTE2可以以各种形状改变，只要第二中间电极CTE2可以将连续设置的第二串联组SET2和第三串联组SET3可靠地电连接即可。在实施方式中，第二中间电极CTE2可以仅设置在发射区域EMA中，而不延伸到非发射区域NEMA中，但是本公开不限于此。
此外，第二中间电极CTE2可以通过发光元件LD电连接在第一像素电极PE1和第二像素电极PE2之间。例如，第二中间电极CTE2可以通过至少一个第一发光元件LD1和/或第二发光元件LD2电连接到第一像素电极PE1，并且通过至少一个第三发光元件LD3和/或第四发光元件LD4电连接到第二像素电极PE2。
第三中间电极CTE3可以形成在第三对准电极ALE3的另一区域(例如，上区域)和第三发光元件LD3的相应的第二端EP2上，并且因此电连接到每个第三发光元件LD3的第二端EP2。此外，第三中间电极CTE3可以形成在第四对准电极ALE4的另一区域(例如，下区域)和第四发光元件LD4的相应的第一端EP1上，并且因此电连接到每个第四发光元件LD4的第一端EP1。例如，第三中间电极CTE3可以在发射区域EMA中电连接到第三发光元件LD3的相应的第二端EP2和第四发光元件LD4的相应的第一端EP1。第三中间电极CTE3可以是被配置成将第三串联组SET3(或第三发光元件LD3)与第四串联组SET4(或第四发光元件LD4)电连接的第三连接电极。
为此，第三中间电极CTE3可以弯曲至少一次或多次。例如，第三中间电极CTE3可以在设置有至少一个第三发光元件LD3的区域和设置有至少一个第四发光元件LD4的区域之间的区域(或边界)中弯曲、折叠或曲化，但是本公开不限于此。在实施方式中，第三中间电极CTE3可以以各种形状改变，只要第三中间电极CTE3可以将连续设置的第三串联组SET3和第四串联组SET4可靠地电连接即可。
此外，第三中间电极CTE3可以通过发光元件LD电连接在第一像素电极PE1和第二像素电极PE2之间。例如，第三中间电极CTE3可以通过至少一个第一发光元件LD1、第二发光元件LD2和/或第三发光元件LD3电连接到第一像素电极PE1，并且通过至少一个第四发光元件LD4电连接到第二像素电极PE2。
如以上所描述的，第一发光元件LD1可以通过第一中间电极CTE1与第二发光元件LD2串联电连接。第二发光元件LD2可以通过第二中间电极CTE2与第三发光元件LD3串联电连接。第三发光元件LD3可以通过第三中间电极CTE3与第四发光元件LD4串联电连接。
在像素PXL中，在每个帧周期期间，驱动电流可以途经第一发光元件LD1、第一中间电极CTE1、第二发光元件LD2、第二中间电极CTE2、第三发光元件LD3、第三中间电极CTE3和第四发光元件LD4从第一像素电极PE1流向第二像素电极PE2。
第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4可以通过第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3串联电连接在第一像素电极PE1和第二像素电极PE2之间。以此方式，在发射区域EMA中对准的发光元件LD可以以串联/并联组合结构电连接以形成像素PXL的发射单元EMU。因此，可以最小化由对准电极ALE占据的表面积(或防止对准电极ALE的数量增加)，并且还形成具有包括四个串联组SET1、SET2、SET3和SET4的串联/并联组合结构的发射单元EMU，从而可以容易地实现高分辨率和高清晰度的显示装置。
根据前述实施方式，由于第1-1桥接图案BRP1_1和像素电路PXC的一些组件通过第一接触部分CNT1彼此进行直接接触和电连接，因此可以防止由第一对准电极ALE1和像素电路PXC的一些组件(例如，由铜制成的导电图案)中的每个的材料特性导致在制造工艺期间在像素电路PXC的一些组件和第一对准电极ALE1之间可能发生的缺陷(例如，腐蚀)。此外，由于第3-1桥接图案BRP3_1和第二电力线PL2通过第二接触部分CNT2彼此进行直接接触和连接，因此可以防止由第二电力线PL2和第三对准电极ALE3中的每个的材料特性导致在制造工艺期间在第二电力线PL2和第三对准电极ALE3之间可能发生的缺陷。
根据前述实施方式，第1-2桥接图案BRP1_2和第一像素电极PE1彼此进行直接接触并且电连接。因此，由于因材料特性和/或在制造工艺期间可能发生的氧化而具有相对大电阻的第一对准电极ALE1不直接接触第一像素电极PE1，因此第一像素电极PE1的接触电阻可以不增加。此外，第3-2桥接图案BRP3_2和第二像素电极PE2彼此进行直接接触并且电连接。因此，由于因材料特性和/或在制造工艺期间可能发生的氧化而具有相对大电阻的第三对准电极ALE3不直接接触第二像素电极PE2，因此第二像素电极PE2的接触电阻可以不增加。因此，可以增强像素电极PE的可靠性，使得当向发光元件LD供应预定的信号(或电压)时，可以减轻或最小化由于信号延迟而引起的失真，由此可以更可靠地驱动发光元件LD。在此情况下，可以增强显示装置DD的可靠性。
在下文中，将主要参考图9至图15描述根据前述实施方式的像素PXL的堆叠结构。
图9是沿着图7的线II-II'截取的示意性剖视图。图10至图14是沿着图7的线III-III'截取的示意性剖视图。图15是沿着图7的线IV-IV'截取的示意性剖视图。
在实施方式的描述中，“组件被设置和/或形成在相同的层上”可以意味着这些组件通过相同的工艺形成，并且“组件被设置和/或形成在不同的层上”可以意味着这些组件通过不同的工艺形成。
图10和图12的实施方式涉及与形成像素电极PE和中间电极CTE的步骤以及与是否存在第三绝缘层INS3两者有关的不同的实施方式。例如，图10示出了在形成像素电极PE和第三绝缘层INS3之后形成中间电极CTE的实施方式。图12示出了像素电极PE和中间电极CTE形成在相同的层中的实施方式。
图11示出了图10的实施方式的关于堤图案BNP等的修改。
图13和图14示出了图10的实施方式的关于光转换图案LCP等的修改。例如，图13示出了包括光转换图案LCP的上衬底通过使用粘合剂层的粘合剂工艺设置在显示元件层DPL上的实施方式。图14示出了颜色转换层CCL和滤色器CF彼此面对且中间层CTL插置在它们之间的实施方式。
尽管图9至图15示意性地示出了像素PXL，例如，示出了每个电极由具有单层(或单膜)结构的电极形成并且每个绝缘层由具有单层(或单膜)结构的绝缘层形成，但是本公开不限于此。
此外，在图9至图15中，在剖视图中的高度方向(或竖直方向)由第三方向DR3表示。第三方向DR3可以意指由第三方向DR3指示的方向。
参考图1至图4以及图6至图15，像素PXL可以包括衬底SUB、像素电路层PCL和显示元件层DPL。像素电路层PCL和显示元件层DPL可以设置在衬底SUB的一个表面上并且彼此重叠。例如，在衬底SUB的显示区域DA中可以形成有设置在衬底SUB的一个表面上的像素电路层PCL以及设置在像素电路层PCL上的显示元件层DPL。然而，衬底SUB上的像素电路层PCL和显示元件层DPL的相对位置可以根据实施方式而改变。在像素电路层PCL和显示元件层DPL彼此分离为单独的层并且彼此重叠的情况下，可以确保足以形成像素电路PXC和发射部分EMU中的每个的布局空间。
衬底SUB可以包括透明绝缘材料以允许光透射。衬底SUB可以是刚性衬底或柔性衬底。衬底SUB与参考图4所描述的衬底SUB相同；因此，将省略其详细描述。
在像素电路层PCL的每个像素区域PXA中，可以设置用于形成相应的像素PXL的像素电路PXC的电路元件(例如，晶体管T和存储电容器Cst)以及示意性连接到电路元件的预定的信号线。此外，在显示元件层DPL的每个像素区域PXA中，可以设置形成相应的像素PXL的发射单元EMU的对准电极ALE、桥接图案BRP、发光元件LD和/或像素电极PE。
像素电路层PCL除了包括电路元件和信号线之外，可以包括至少一个绝缘层。例如，像素电路层PCL可以包括在第三方向DR3上依次堆叠的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD、钝化层PSV和通孔层VIA。
缓冲层BFL可以防止杂质扩散到包括在像素电路PXC中的晶体管T中。缓冲层BFL可以是由无机材料形成的无机绝缘层。缓冲层BFL可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。缓冲层BFL可以以单层结构或者具有至少两层或更多层的多层结构设置。在缓冲层BFL具有多层结构的情况下，各个层可以由相同的材料或不同的材料形成。根据衬底SUB的材料或工艺条件，缓冲层BFL可以被省略。
像素电路PXC可以包括被配置成控制发光元件LD的驱动电流的第一晶体管T1(或驱动晶体管)以及电连接到第一晶体管T1的第二晶体管T2(或开关晶体管)。然而，本公开不限于此。像素电路PXC除了包括第一晶体管T1和第二晶体管T2之外，还可以包括被配置成执行其它功能的电路元件。在以下实施方式中，第一晶体管T1和第二晶体管T2可以涵盖在术语“晶体管T”或“多个晶体管T”中。
晶体管T各自可以包括半导体图案SCP、栅电极GE、第一端子TE1和第二端子TE2。第一端子TE1可以是源电极或漏电极，并且第二端子TE2可以是源电极和漏电极中的另一电极。例如，在第一端子TE1是漏电极的情况下，第二端子TE2可以是源电极。
半导体图案SCP可以设置和/或形成在缓冲层BFL上。半导体图案SCP可以包括接触第一端子TE1的第一接触区域和接触第二端子TE2的第二接触区域。第一接触区域和第二接触区域之间的区域可以是沟道区域。沟道区域可以与相应的晶体管T的栅电极GE重叠。半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。例如，沟道区域可以是未掺杂有杂质的半导体图案，并且可以是本征半导体。第一接触区域和第二接触区域中的每个可以是掺杂有杂质的半导体图案。
栅电极GE可以设置和/或形成在栅极绝缘层GI上，以与半导体图案SCP的沟道区域对应。栅电极GE可以设置在栅极绝缘层GI上并且与半导体图案SCP的沟道区域重叠。栅电极GE可以具有由从由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)以及其合金组成的组中选择的一种或组合形成的单层结构，或者可以具有由钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)形成的双层或更多层结构，以降低线电阻。
栅极绝缘层GI可以是包括无机材料的无机绝缘层。例如，栅极绝缘层GI可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。然而，栅极绝缘层GI的材料不限于前述实施方式的材料。在实施方式中，栅极绝缘层GI可以由包括有机材料的有机绝缘层形成。尽管栅极绝缘层GI可以以单层结构设置，但是栅极绝缘层GI可以以具有至少两层或更多层的多层结构设置。
第一端子TE1和第二端子TE2各自可以设置和/或形成在层间绝缘层ILD上，并且可以通过依次穿过栅极绝缘层GI和层间绝缘层ILD的过孔分别接触半导体图案SCP的第一接触区域和第二接触区域。例如，第一端子TE1可以接触半导体图案SCP的第一接触区域，并且第二端子TE2可以接触半导体图案SCP的第二接触区域。第一端子TE1和第二端子TE2中的每个可以包括与栅电极GE的材料相同的材料，或者包括从作为用于形成栅电极GE的材料示例的材料中选择的一种或多种材料。
层间绝缘层ILD可以设置和/或形成在栅电极GE和栅极绝缘层GI上。层间绝缘层ILD可以包括与栅极绝缘层GI的材料相同的材料，或者可以包括从作为用于形成栅极绝缘层GI的材料示例的材料中选择的一种或多种材料。
尽管在前述实施方式中，晶体管T的第一端子TE1和第二端子TE2被描述为通过依次穿过栅极绝缘层GI和层间绝缘层ILD的过孔与半导体图案SCP电连接的单独的电极，但是本公开不限于此。在实施方式中，晶体管T中的每个的第一端子TE1可以是与相应的半导体图案SCP的沟道区域相邻的第一接触区域。晶体管T中的每个的第二端子TE2可以是与相应的半导体图案SCP的沟道区域相邻的第二接触区域。
在实施方式中，晶体管T可以是低温多晶硅薄膜晶体管，但是本公开不限于此。在实施方式中，晶体管T各自可以由氧化物半导体薄膜晶体管形成。此外，尽管在前述实施方式中已经示出了晶体管T中的每个是具有顶栅结构的薄膜晶体管的情况，但是本公开不限于此。晶体管T的结构可以以各种方式改变。
在实施方式中，与第一晶体管T1重叠的底部金属层可以设置和/或形成在衬底SUB和缓冲层BFL之间。底部金属层可以是设置在衬底SUB上的导电层中的第一导电层。尽管在附图中未直接示出，但是底部金属层可以电连接到第一晶体管T1，并且因此增加待供应到第一晶体管T1的栅电极GE的预定的电压的驱动范围。例如，底部金属层可以与第一晶体管T1的第一端子TE1和第二端子TE2中的一个电连接和/或物理连接。
像素电路层PCL可以包括设置和/或形成在层间绝缘层ILD上的电力线。例如，电力线可以包括第二电力线PL2。第二电力线PL2可以与晶体管T的第一端子TE1和第二端子TE2设置在相同的层上。第二驱动电源VSS的电压可以施加到第二电力线PL2。尽管在图9至图15中未直接示出，但是像素电路层PCL还可以包括第一电力线PL1。第一电力线PL1可以与第二电力线PL2设置在相同的层上，或者可以与第二电力线PL2设置在不同的层上。尽管在前述实施方式中第二电力线PL2已经被描述为设置和/或形成在层间绝缘层ILD上，但是本公开不限于此。在实施方式中，第二电力线PL2可以与设置在像素电路层PCL上的导电层中的任何一个导电层设置在相同的层上。换句话说，像素电路层PCL中的第二电力线PL2的位置可以以各种方式改变。
第一电力线PL1和第二电力线PL2中的每个可以包括导电材料。例如，第一电力线PL1和第二电力线PL2中的每个可以具有由从由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)以及其合金组成的组中选择的一种或组合形成的单层结构，或者可以具有由钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)形成的双层或更多层结构，以降低线电阻。例如，第一电力线PL1和第二电力线PL2中的每个可以由以钛(Ti)和铜(Cu)的次序堆叠的双层形成。
第一电力线PL1可以与显示元件层DPL的一些组件电连接。第二电力线PL2可以与显示元件层DPL的其它组件电连接。
钝化层PSV可以设置和/或形成在晶体管T和第二电力线PL2上。
钝化层(或称为“保护层”)PSV可以设置和/或形成在第一端子TE1和第二端子TE2、第二电力线PL2以及层间绝缘层ILD的整个表面上。钝化层PSV可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。钝化层PSV可以具有与层间绝缘层ILD相同的材料，但是本公开不限于此。钝化层PSV可以以单层结构或者具有至少两层或更多层的多层结构设置。
钝化层PSV可以部分地开口，以允许第一端子TE1的一部分和第二电力线PL2的一部分中的每个被暴露。例如，钝化层PSV可以包括暴露第一端子TE1的一部分的第一接触部分CNT1以及暴露第二电力线PL2的一部分的第二接触部分CNT2。
钝化层PSV可以选择性地被设置，或者可以根据实施方式被省略。
通孔层VIA可以设置和/或形成在钝化层PSV的整个表面上。
通孔层VIA可以由包括无机材料的无机层(或无机绝缘层)或包括有机材料的有机层(或有机绝缘层)形成。无机绝缘层可以包括例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。有机绝缘层可以包括例如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚亚苯基醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
在实施方式中，通孔层VIA可以包括与钝化层PSV相同的材料，但是本公开不限于此。通孔层VIA可以以单层结构或具有至少两层或更多层的多层结构设置。通孔层VIA可以部分地开口，以允许第一端子TE1的一部分和第二电力线PL2的一部分中的每个被暴露。例如，通孔层VIA可以部分地开口，以包括与钝化层PSV的第一接触部分CNT1对应的第一接触部分CNT1和与钝化层PSV的第二接触部分CNT2对应的第二接触部分CNT2。
显示元件层DPL可以设置和/或形成在通孔层VIA上。
显示元件层DPL可以包括堤图案BNP、对准电极ALE、桥接图案BRP、堤BNK、发光元件LD、像素电极PE和中间电极CTE。此外，显示元件层DPL可以包括设置在前述组件之间的至少一个或多个绝缘层。例如，显示元件层DPL可以包括第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4。在实施方式中，第三绝缘层INS3可以选择性地被设置。
堤图案BNP可以设置和/或形成在通孔层VIA上。
堤图案BNP可以设置在通孔层VIA的一个表面上。例如，堤图案BNP可以在通孔层VIA的一个表面上在第三方向DR3上突出。因此，对准电极ALE中的每个的设置在堤图案BNP上的一个区域可以在第三方向DR3(或衬底SUB的厚度方向)上突出。
堤图案BNP可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。在实施方式中，堤图案BNP可以包括具有单层结构的有机绝缘层和/或具有单层结构的无机绝缘层，但是本公开不限于此。在实施方式中，堤图案BNP可以以通过堆叠至少一个有机绝缘层和至少一个无机绝缘层形成的多层结构设置。然而，堤图案BNP的材料不限于前述实施方式。在实施方式中，堤图案BNP可以包括导电材料(或导电物质)。
堤图案BNP可以具有宽度从通孔层VIA的一个表面(例如，上表面)在第三方向DR3上向上减小的梯形截面，但是本公开不限于此。在实施方式中，如图11中所示，堤图案BNP可以包括曲化的表面，其具有宽度从通孔层VIA的一个表面在第三方向DR3上向上减小的诸如半椭圆形形状或半圆形形状(或半球形形状)的截面形状。在剖视图中，堤图案BNP的形状不限于前述示例，并且可以在可提高从发光元件LD中的每个发射的光的效率的范围内以各种方式改变。此外，在一些实施方式中，堤图案BNP中的至少一个可以被省略，或者其位置可以被改变。
在实施方式中，堤图案BNP各自可以用作反射器。例如，堤图案BNP与设置在其之上的对准电极ALE一起可以用作反射器，以将从每个发光元件LD发射的光引导在期望的方向上，使得像素PXL的光输出效率可以增强。
对准电极ALE可以设置和/或形成在堤图案BNP上。
第一对准电极ALE1可以设置和/或形成在通孔层VIA和第一堤图案BNP1上。第二对准电极ALE2可以设置和/或形成在通孔层VIA和第二堤图案BNP2上。第三对准电极ALE3可以设置和/或形成在通孔层VIA和第二堤图案BNP2上。第四对准电极ALE4可以设置和/或形成在通孔层VIA和第三堤图案BNP3上。
第一对准电极ALE1可以具有与设置在其之下的第一堤图案BNP1的倾斜度对应的形状。第二对准电极ALE2可以具有与设置在其之下的第二堤图案BNP2的倾斜度对应的形状。第三对准电极ALE3可以具有与设置在其之下的第二堤图案BNP2的倾斜度对应的形状。第四对准电极ALE4可以具有与设置在其之下的第三堤图案BNP3的倾斜度对应的形状。
对准电极ALE可以设置在相同的平面上，并且相对于第三方向DR3具有相同的厚度。此外，对准电极ALE可以通过相同的工艺同时形成。
对准电极ALE可以由具有预定的(或均匀的)反射率的材料形成，以允许从发光元件LD发射的光在显示装置DD的图像显示方向上行进。例如，对准电极ALE可以由导电材料形成。导电材料可以包括不透明金属，其具有将从发光元件LD发射的光反射在显示装置DD的图像显示方向上的优点。例如，不透明金属可以包括诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)的金属以及其合金。然而，对准电极ALE的材料不限于前述实施方式。
对准电极ALE中的每个可以设置和/或形成为具有单层结构，但是本公开不限于此。在实施方式中，对准电极ALE中的每个可以设置和/或形成为通过堆叠在金属、合金、导电氧化物和导电聚合物之中的至少两种材料而形成的多层结构。对准电极ALE中的每个可以由包括至少两个层的多层结构形成，以最小化当信号(或电压)被传输到相应的发光元件LD的相对端EP1和EP2时由信号延迟引起的失真。例如，对准电极ALE中的每个可以包括至少一个反射电极层。此外，对准电极ALE中的每个还可以选择性地包括设置在反射电极层之上和/或之下的至少一个透明电极层以及覆盖反射电极层和/或透明电极层的上部分的至少一个导电封盖层中的至少一个。
在实施方式中，对准电极ALE可以具有包括铝(Al)的单层结构。
如以上所描述的，在对准电极ALE由具有恒定反射率的导电材料形成的情况下，从发光元件LD中的每个的相对端(即，第一端EP1和第二端EP2)发射的光可以更有效地在显示装置DD的图像显示方向(或第三方向DR3)上行进。如果对准电极ALE具有与堤图案BNP的形状对应的倾斜的或曲化的表面，并且被设置成面对发光元件LD的第一端EP1和第二端EP2，则从发光元件LD中的每个的第一端EP1和第二端EP2发射的光可以由对准电极ALE反射，并且因此更可靠地在显示装置DD的图像显示方向上行进。因此，可以提高从发光元件LD发射的光的效率。
第一绝缘层INS1可以设置和/或形成在对准电极ALE上。
第一绝缘层INS1可以由包括无机材料的无机绝缘层或包括有机材料的有机绝缘层形成。第一绝缘层INS1可以由具有保护发光元件LD免受像素电路层PCL的影响的优点的无机绝缘层形成。例如，第一绝缘层INS1可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但是本公开不限于此。在实施方式中，第一绝缘层INS1可以由具有使发光元件LD的支承表面平坦化的优点的有机绝缘层形成。
第一绝缘层INS1可以设置成具有单层结构或多层结构。在第一绝缘层INS1由多层形成的情况下，第一绝缘层INS1可以具有通过交替堆叠由无机绝缘层形成并且具有不同折射率的第一层和第二层而形成的分布式布拉格反射器(DBR)结构。例如，第一绝缘层INS1可以通过交替具有低折射率的第一层和具有比第一层的折射率大的折射率的第二层而具有堆叠结构。如以上所描述的，在第一绝缘层INS1由多层形成的情况下，第一绝缘层INS1可以用作被配置成使用由于第一层和第二层之间的折射率的差而引起的相长干涉而将从发光元件LD发射的光反射在目标方向上的反射器。第一层和第二层中的每个可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、碳氧化硅(SiOxCy)、碳氮化硅(SiCxNy)、碳氧化硅(SiOxCy)、氧化铝(AlOx)、氮化铝(AlNx)、氧化铪(HfOx)、氧化锆(ZrOx)、氧化钛(TiOx)和氧化钽(TaOx)中的至少一种。
第一绝缘层INS1可以至少在非发射区域NEMA的一个区域中部分地开口，使得设置在其之下的组件可以被暴露。例如，第一绝缘层INS1可以通过至少在非发射区域NEMA中去除其一个区域而部分地开口，并且因此包括第一晶体管T1的第一端子TE1通过其暴露的第一接触部分CNT1和第二电力线PL2的一部分通过其暴露的第二接触部分CNT2。第一绝缘层INS1的第一接触部分CNT1可以与钝化层PSV和通孔层VIA中的每个的第一接触部分CNT1对应。第一绝缘层INS1的第二接触部分CNT2可以与钝化层PSV和通孔层VIA中的每个的第二接触部分CNT2对应。
第一绝缘层INS1可以至少在非发射区域NEMA的另一区域中部分地开口，使得设置在其之下的组件可以被暴露。例如，第一绝缘层INS1可以通过至少在非发射区域NEMA的相应的区域中去除其一个区域而部分地开口，并且因此包括暴露对准电极ALE的相应部分的接触孔CH。
桥接图案BRP可以设置和/或形成在第一绝缘层INS1上。
桥接图案BRP可以在非发射区域NEMA中设置在第一绝缘层INS1的一个表面上。桥接图案BRP可以在非发射区域NEMA中设置在第一绝缘层INS1上，并且与对准电极ALE部分地重叠。桥接图案BRP可以相对于第三方向DR3具有相同的厚度，并且通过相同的工艺同时形成。
桥接图案BRP可以由导电材料(或导电物质)形成。例如，桥接图案BRP可以包括透明导电材料。透明导电材料(或物质)可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)的透明导电氧化物以及诸如PEDOT(聚(3,4-亚乙基二氧噻吩))的导电聚合物。然而，桥接图案BRP的材料不限于前述材料。
在实施方式中，桥接图案BRP可以由诸如氧化铟锡(ITO)的透明导电氧化物形成。
第一桥接图案BRP1可以在非发射区域NEMA中设置在第一绝缘层INS1上，并且与第一对准电极ALE1部分地重叠。第一桥接图案BRP1可以包括第1-1桥接图案BRP1_1和第1-2桥接图案BRP1_2。
在非发射区域NEMA的一个区域中，第1-1桥接图案BRP1_1可以电连接到第一对准电极ALE1的通过穿过第一绝缘层INS1的接触孔CH暴露的一端。在非发射区域NEMA的另一区域中，第1-2桥接图案BRP1_2可以电连接到第一对准电极ALE1的通过穿过第一绝缘层INS1的接触孔CH暴露的剩余端。
第二桥接图案BRP2可以在非发射区域NEMA中设置在第一绝缘层INS1上，并且与第二对准电极ALE2部分地重叠。第二桥接图案BRP2可以包括第2-1桥接图案BRP2_1和第2-2桥接图案BRP2_2。
在非发射区域NEMA的一个区域中，第2-1桥接图案BRP2_1可以电连接到第二对准电极ALE2的通过穿过第一绝缘层INS1的接触孔CH暴露的一端。在非发射区域NEMA的另一区域中，第2-2桥接图案BRP2_2可以电连接到第二对准电极ALE2的通过穿过第一绝缘层INS1的接触孔CH暴露的剩余端。
第三桥接图案BRP3可以在非发射区域NEMA中设置在第一绝缘层INS1上，并且与第三对准电极ALE3部分地重叠。第三桥接图案BRP3可以包括第3-1桥接图案BRP3_1和第3-2桥接图案BRP3_2。
在非发射区域NEMA的一个区域中，第3-1桥接图案BRP3_1可以电连接到第三对准电极ALE3的通过穿过第一绝缘层INS1的接触孔CH暴露的一端。在非发射区域NEMA的另一区域中，第3-2桥接图案BRP3_2可以电连接到第三对准电极ALE3的通过穿过第一绝缘层INS1的接触孔CH暴露的剩余端。
第四桥接图案BRP4可以在非发射区域NEMA中设置在第一绝缘层INS1上，并且与第四对准电极ALE4部分地重叠。第四桥接图案BRP4可以包括第4-1桥接图案BRP4_1和第4-2桥接图案BRP4_2。
在非发射区域NEMA的一个区域中，第4-1桥接图案BRP4_1可以电连接到第四对准电极ALE4的通过穿过第一绝缘层INS1的接触孔CH暴露的一端。在非发射区域NEMA的另一区域中，第4-2桥接图案BRP4_2可以电连接到第四对准电极ALE4的通过穿过第一绝缘层INS1的接触孔CH暴露的剩余端。
第1-1桥接图案BRP1_1可以通过第一接触部分CNT1与第一晶体管T1电连接。第3-1桥接图案BRP3_1可以通过第二接触部分CNT2与第二电力线PL2电连接。第1-1桥接图案BRP1_1可以直接接触通过钝化层PSV、通孔层VIA和第一绝缘层INS1中的每个的第一接触部分CNT1暴露的第一端子TE1，并且通过第一端子TE1与第一晶体管T1电连接。第3-1桥接图案BRP3_1可以直接接触通过钝化层PSV、通孔层VIA和第一绝缘层INS1中的每个的第二接触部分CNT2暴露的第二电力线PL2，并且与第二电力线PL2电连接。
堤BNK可以设置和/或形成在桥接图案BRP和第一绝缘层INS1上。
堤BNK可以在相邻的像素PXL之间形成，以包围像素PXL的发射区域EMA，从而可以形成用于限定相应的像素PXL的发射区域EMA的像素限定层。在向发射区域EMA供应发光元件LD的步骤中，堤BNK可以是坝结构，该坝结构被配置成防止与发光元件LD混合的溶液被吸入到相邻的像素PXL的发射区域EMA中，或者控制溶液的量，使得恒定量的溶液被供应到每个发射区域EMA。
在实施方式中，堤BNK可以覆盖穿过第一绝缘层INS1的多个接触孔CH或与穿过第一绝缘层INS1的多个接触孔CH重叠。例如，至少在非发射区域NEMA中，堤BNK可以覆盖形成为电连接和/或物理连接第一桥接图案BRP1和第一对准电极ALE1的接触孔CH、形成为电连接和/或物理连接第二桥接图案BRP2和第二对准电极ALE2的接触孔CH、形成为电连接和/或物理连接第三桥接图案BRP3和第三对准电极ALE3的接触孔CH以及形成为电连接和/或物理连接第四桥接图案BRP4和第四对准电极ALE4的接触孔CH。
如以上所描述的，第一绝缘层INS1的接触孔CH，其为桥接图案BRP和对准电极ALE之间的连接点，可以被堤BNK覆盖并且防止被暴露于外部。因此，可以防止施加到桥接图案BRP和对准电极ALE之间的连接点的预定的信号在对准发光元件LD的步骤中影响在对准电极ALE之间形成的电场。
发光元件LD可以被供应到像素PXL的由堤BNK限定的发射区域EMA并且在所述发射区域EMA中对准。
发光元件LD可以通过喷墨印刷方案等被供应(或输入)到发射区域EMA。发光元件LD可以通过施加到对准电极ALE和桥接图案BRP中的每个的对准信号(或对准电压)而在发射区域EMA中在对准电极ALE之间对准。相同的对准信号可以施加到第一对准电极ALE1和第四对准电极ALE4。例如，接地电压可以施加到第一对准电极ALE1和第四对准电极ALE4。相同的对准信号可以施加到第二对准电极ALE2和第三对准电极ALE3。例如，AC信号可以施加到第二对准电极ALE2和第三对准电极ALE3。
在发射区域EMA中，第二绝缘层INS2可以设置和/或形成在发光元件LD上。第二绝缘层INS2可以设置和/或形成在发光元件LD上，以部分地覆盖发光元件LD中的每个的外圆周表面(或表面)或与发光元件LD中的每个的外圆周表面(或表面)重叠，使得发光元件LD中的每个的第一端EP1和第二端EP2暴露于外部。
第二绝缘层INS2可以由单层或多层形成，并且包括包含至少一种无机材料的无机绝缘层或包含至少一种有机材料的有机绝缘层。第二绝缘层INS2可以包括具有保护发光元件LD中的每个的有源层12(参见图1)免受外部氧气、水等的影响的优点的无机绝缘层。然而，本公开不限于此。根据应用发光元件LD的显示装置DD的设计条件等，第二绝缘层INS2可以由包括有机材料的有机绝缘层形成。由于第二绝缘层INS2在像素PXL的像素区域PXA(或发射区域EMA)中的发光元件LD的对准已经完成之后形成在发光元件LD上，因此可以防止发光元件LD从对准的位置移除。
在形成第二绝缘层INS2之前在第一绝缘层INS1和发光元件LD之间存在间隙(或空间)的情况下，可以在形成第二绝缘层INS2的工艺期间用第二绝缘层INS2填充该间隙。在此情况下，第二绝缘层INS2可以由具有用第二绝缘层INS2填充第一绝缘层INS1和发光元件LD之间的间隙的优点的有机绝缘层形成，但是本公开不限于此。
第三绝缘层INS3可以设置成覆盖设置在发光元件LD的第一端EP1和第二端EP2上的像素电极PE和中间电极CTE中的任何一个。例如，如图9、图10、图11、图13和图14中所示，第三绝缘层INS3可以设置在第一像素电极PE1、第二像素电极PE2和第二中间电极CTE2中的每个上，以覆盖第一像素电极PE1、第二像素电极PE2和第二中间电极CTE2中的每个。第三绝缘层INS3可以由包括无机材料的无机绝缘层或包括有机材料的有机绝缘层形成。例如，第三绝缘层INS3可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，但是本公开不限于此。第三绝缘层INS3可以由单层或多层形成。
如果第二绝缘层INS2和/或第三绝缘层INS3形成在发光元件LD之上，则可以确保发光元件LD的第一端EP1和第二端EP2之间的电稳定性。例如，彼此相邻的像素电极PE和中间电极CTE可以通过第二绝缘层INS2和/或第三绝缘层INS3彼此可靠地分离。因此，可以防止发光元件LD的第一端EP1和第二端EP2之间的短路缺陷的发生。
如图12中所示，在像素电极PE和中间电极CTE设置在相同的层上的实施方式中，可以不设置第三绝缘层INS3。
像素电极PE可以至少在发射区域EMA中设置在发光元件LD、设置在发光元件LD上的第二绝缘层INS2以及设置在对准电极ALE上的第一绝缘层INS1上。此外，像素电极PE可以至少在非发射区域NEMA中设置在一些桥接图案BRP上。
至少在发射区域EMA中，第一像素电极PE1可以设置在第一发光元件LD1的第一端EP1、设置在第一发光元件LD1上的第二绝缘层INS2以及设置在第一对准电极ALE1上的第一绝缘层INS1上。
在至少非发射区域NEMA的一个区域中(或者在堤BNK的第二开口OP2中)，第一像素电极PE1可以设置在第1-2桥接图案BRP1_2上，如图15中所示。因此，第一像素电极PE1可以直接接触第1-2桥接图案BRP1_2并且电连接到第1-2桥接图案BRP1_2。
至少在发射区域EMA中，第二像素电极PE2可以设置在第四发光元件LD4的第二端EP2、设置在第四发光元件LD4上的第二绝缘层INS2以及设置在第三对准电极ALE3上的第一绝缘层INS1上。
在至少非发射区域NEMA的一个区域中(或者在堤BNK的第二开口OP2中)，第二像素电极PE2可以设置在第3-2桥接图案BRP3_2上，如图15中所示。因此，第二像素电极PE2可以直接接触第3-2桥接图案BRP3_2并且连接到第3-2桥接图案BRP3_2。
第一像素电极PE1和第二像素电极PE2可以通过相同的工艺形成，并且设置在相同的层上。然而，本公开不限于此。在一些实施方式中，第一像素电极PE1和第二像素电极PE2可以通过不同的工艺形成，并且设置在不同的层上。
像素电极PE可以由各种透明导电材料形成。例如，像素电极PE可以包括包含氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)的各种透明导电材料(或物质)中的至少一种，并且是基本上透明的或半透明的以满足预定的透射比(或透射率)。然而，像素电极PE的材料不限于前述实施方式。在实施方式中，像素电极PE可以由各种不透明导电材料(或物质)形成。像素电极PE可以由单层或多层形成。在实施方式中，像素电极PE可以包括与桥接图案BRP相同的材料。
中间电极CTE中的至少一个可以与像素电极PE通过相同的工艺形成，并且可以与像素电极PE形成在相同的层上。其它中间电极CTE可以通过与像素电极PE的工艺不同的工艺形成，并且与像素电极PE形成在不同的层上。例如，第一中间电极CTE1和第三中间电极CTE3可以形成在第三绝缘层INS3上，并且与被第三绝缘层INS3覆盖的像素电极PE间隔开。此外，第二中间电极CTE2可以与像素电极PE通过相同的工艺形成，并且与像素电极PE设置在相同的层上。这里，本公开不限于前述实施方式。在实施方式中，第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3中的全部可以与像素电极PE通过相同的工艺形成，并且与像素电极PE设置在相同的层上。
中间电极CTE可以由各种透明导电材料形成。中间电极CTE可以包括与像素电极PE的材料相同的材料，或者可以包括从作为用于形成像素电极PE的材料示例的材料中选择的一种或多种材料。
第四绝缘层INS4可以设置和/或形成在中间电极CTE上。第四绝缘层INS4可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。例如，第四绝缘层INS4可以具有通过交替堆叠至少一个无机绝缘层和至少一个有机绝缘层而形成的结构。第四绝缘层INS4可以覆盖整个显示元件层DPL，并且防止水或湿气从外部被吸入到包括发光元件LD的显示元件层DPL中。在实施方式中，至少一个外涂层(例如，用于平坦化显示元件层DPL的上表面的层)可以进一步设置在第四绝缘层INS4之上。
在实施方式中，如图13中所示，上衬底可以进一步设置在第四绝缘层INS4上。上衬底可以设置在显示元件层DPL上，以覆盖其上设置有像素PXL的衬底SUB的显示区域DA。中间层CTL可以设置在显示元件层DPL上。
中间层CTL可以是透明粘合剂层(或透明粘结层)(例如，光学透明粘合剂层)，用于增强显示元件层DPL和上衬底之间的粘合力，但是本公开不限于此。在实施方式中，中间层CTL可以是被配置成改变从发光元件LD朝向上衬底发射的光的折射率并且增强每个像素PXL的发射亮度的折射率转换层。
上衬底可以由显示装置DD的封装衬底(或薄膜封装层)和/或窗层形成。上衬底可以包括基础层BSL和光转换图案LCP。
基础层BSL可以是刚性衬底或柔性衬底，并且对其材料或性质没有特别限制。基础层BSL可以由与衬底SUB的材料相同的材料形成，或者可以由与衬底SUB的材料不同的材料形成。
光转换图案LCP可以设置在基础层BSL的一个表面上，以面对衬底SUB上的像素PXL。光转换图案LCP可以包括颜色转换层CCL和滤色器CF。
颜色转换层CCL可以包括与特定颜色对应的颜色转换颗粒QD。滤色器CF可以允许具有特定颜色的光选择性地穿过滤色器CF。
颜色转换层CCL可以设置在基础层BSL的一个表面上以面对相应的像素PXL，并且包括将从设置在相应的像素PXL中的发光元件LD发射的第一颜色的光转换成第二颜色的光的颜色转换颗粒QD。例如，在像素PXL是红色像素(或红色子像素)的情况下，颜色转换层CCL可以包括由将从发光元件LD发射的第一颜色的光转换成第二颜色的光(例如，红光)的红色量子点形成的颜色转换颗粒QD。例如，在像素PXL是绿色像素(或绿色子像素)的情况下，相应的像素PXL的颜色转换层CCL可以包括由将从发光元件LD发射的第一颜色的光转换成第二颜色的光(例如，绿光)的绿色量子点形成的颜色转换颗粒QD。例如，在像素PXL是蓝色像素(或蓝色子像素)的情况下，相应的像素PXL的颜色转换层CCL可以包括由将从发光元件LD发射的第一颜色的光转换成第二颜色的光(例如，蓝光)的蓝色量子点形成的颜色转换颗粒QD。在实施方式中，在像素PXL是蓝色像素(或蓝色子像素)的情况下，可以设置具有光散射颗粒的光散射层，代替具有颜色转换颗粒QD的颜色转换层CCL。例如，在发光元件LD发射基于蓝色的光的情况下，像素PXL可以包括包含光散射颗粒的光散射层。根据实施方式，光散射层可以被省略。在实施方式中，在像素PXL是蓝色像素(或蓝色子像素)的情况下，可以设置透明聚合物，代替颜色转换层CCL。
滤色器CF可以允许特定颜色的光选择性地穿过滤色器CF。滤色器CF与颜色转换层CCL一起可以形成光转换图案LCP，并且包括允许由颜色转换层CCL转换的特定颜色的光选择性地穿过其的滤色器材料。滤色器CF可以包括红色滤色器、绿色滤色器和蓝色滤色器。滤色器CF可以设置在像素PXL的像素区域PXA中，以与颜色转换层CCL对应。
包括颜色转换层CCL和滤色器CF的光转换图案LCP可以与像素PXL的发射区域EMA对应。
第一光阻挡图案LBP1可以设置在相邻像素PXL的滤色器CF之间。第一光阻挡图案LBP1可以设置在基础层BSL的一个表面上，以与设置在像素PXL的像素区域PXA中的堤BNK重叠。
在实施方式中，第一光阻挡图案LBP1可以以通过将红色滤色器、绿色滤色器和蓝色滤色器中的允许不同颜色的光选择性地穿过其的至少两个滤色器重叠而形成的多层结构的形式设置。例如，第一光阻挡图案LBP1可以以包括红色滤色器、设置在红色滤色器上并且与红色滤色器重叠的绿色滤色器以及设置在绿色滤色器上并且与绿色滤色器重叠的蓝色滤色器的结构的形式设置。换句话说，第一光阻挡图案LBP1可以以通过连续堆叠红色滤色器、绿色滤色器和蓝色滤色器而形成的结构的形式设置。在此情况下，在像素区域PXA的非发射区域NEMA中，红色滤色器、绿色滤色器和蓝色滤色器可以用作用于阻挡光的透射的第一光阻挡图案LBP1。
在实施方式中，第二光阻挡图案LBP2可以设置在第一光阻挡图案LBP1上(或之下)。第一光阻挡图案LBP1和第二光阻挡图案LBP2可以包括相同的材料。第一光阻挡图案LBP1和第二光阻挡图案LBP2各自可以由黑色矩阵形成。
尽管在前述实施方式中已经描述了包括基础层BSL和光转换图案LCP的上衬底设置在像素PXL之上，但是本公开不限于此。
在实施方式中，光转换图案LCP可以形成在衬底SUB的其上设置有像素PXL的一个表面上。
在实施方式中，如图14中所示，光转换图案LCP的一些组件(例如，颜色转换层CCL)可以形成在衬底SUB的其上设置有像素PXL的一个表面上，并且光转换图案LCP的另一组件(或其它组件)(例如，滤色器CF)可以形成在基础层BSL的一个表面上，并且被设置成面对颜色转换层CCL，且中间层CTL插置在它们之间。
在此情况下，虚设堤DBNK可以设置和/或形成在堤BNK上。虚设堤DBNK可以设置在堤BNK上，并且与堤BNK一起实现坝DAM。坝DAM可以是在像素PXL中最终限定待从其发射光的发射区域EMA的结构。在实施方式中，在向发射区域EMA供应包括颜色转换颗粒QD的颜色转换层CCL的工艺期间，坝DAM可以是最终限定待向其供应颜色转换层CCL的发射区域EMA的结构。例如，由于像素PXL的发射区域EMA由坝DAM最终限定，因此可以向发射区域EMA供应(或输入)包括目标量和/或类型的颜色转换颗粒QD的颜色转换层CCL。
虚设堤DBNK可以在堤BNK上设置和/或形成在第四绝缘层INS4上。虚设堤DBNK可以包括光阻挡材料。例如，虚设堤DBNK可以是黑色矩阵。在实施方式中，虚设堤DBNK可以包括至少一种光阻挡材料和/或至少一种反射材料，并且允许从发光元件LD发射的光更可靠地在显示装置DD的图像显示方向(或第三方向DR3)上行进，从而增强发光元件LD的光输出效率。
在前述实施方式中，对准电极ALE可以不设置在非发射区域NEMA的其中设置有第一接触部分CNT1和第二接触部分CNT2的一个区域中，并且由透明导电氧化物形成的桥接图案BRP可以设置在非发射区域NEMA的一个区域中。因此，桥接图案BRP的第1-1桥接图案BRP1_1可以通过第一接触部分CNT1直接接触第一晶体管T1的第一端子TE1并且与第一端子TE1电连接。桥接图案BRP的第3-1桥接图案BRP3_1可以通过第二接触部分CNT2直接接触第二电力线PL2并且与第二电力线PL2电连接。
在像素电路层PCL中，包括第一端子TE1和第二电力线PL2的导电层可以由以钛(Ti)和铜(Cu)的次序堆叠的双层形成。如在典型的显示装置中那样，如果通过以钛和铜的次序堆叠多个层而形成的导电层与由铝形成的对准电极ALE直接接触，则当在制造工艺期间将包含羟基基团(-OH)的化学溶液(例如，显影溶液)施加到导电层和对准电极ALE之间的接触表面时，由铝形成的对准电极ALE可以被氧化。因此，对准电极ALE可以被腐蚀。当预定的信号被施加到对准电极ALE时，腐蚀可能引起由信号延迟导致的失真，从而当发光元件LD在发射区域EMA中对准或者发光元件LD被驱动时，可能发生不期望的故障。
为了减轻或最小化故障，在前述实施方式中，至少在非发射区域NEMA中，通过第一接触部分CNT1暴露的第一端子TE1可以直接接触由透明导电氧化物形成的第1-1桥接图案BRP1_1，并且通过第二接触部分CNT2暴露的第二电力线PL2可以直接接触由透明导电氧化物形成的第3-1桥接图案BRP3_1，从而可以防止第一端子TE1和第二电力线PL2各自直接接触对准电极ALE。因此，可以防止对准电极ALE被腐蚀，从而可以改善对准电极ALE的可靠性。
在前述实施方式中，至少在非发射区域NEMA中，由透明导电氧化物形成的桥接图案BRP设置在通过穿过第一绝缘层INS1的接触孔CH暴露的对准电极ALE上，从而可以防止对准电极ALE在制造工艺期间被暴露，由此可以防止对准电极ALE被氧化。因此，可以进一步改善对准电极ALE的可靠性。
此外，在前述实施方式中，至少在非发射区域NEMA中，对准电极ALE和桥接图案BRP之间的连接点(例如，第一绝缘层INS1中的接触孔CH)可以被堤BNK覆盖。因此，施加到对准电极ALE和桥接图案BRP之间的连接点的预定的信号可以被减轻或最小化，以免在对准发光元件LD的步骤中影响形成在对准电极ALE之间的电场。
此外，在前述实施方式中，在堤BNK的第二开口OP2中，第1-2桥接图案BRP1_2和第一像素电极PE1可以彼此直接接触并且电连接，并且第3-2桥接图案BRP3_2和第二像素电极PE2可以彼此直接接触并且电连接。因此，像素电极PE可以通过桥接图案BRP与对准电极ALE间接电连接，而不是与对准电极ALE直接电连接，由此像素电极PE的接触电阻可以不增加。因此，可以增强像素电极PE的可靠性，从而当向发光元件LD供应预定的信号(或电压)时，可以减轻或最小化由于信号延迟而引起的失真，由此发光元件LD可以更可靠地被驱动。
图16是沿着图4的线I-I'截取的示意性剖视图。
参考图16的下面描述将侧重于与前述实施方式的描述的不同之处，以避免重复的说明。在图16的实施方式的以下描述中未单独说明的组件与前述实施方式的组件一致。相同的附图标记将被用于表示相同的组件，并且类似的附图标记将被用于表示类似的组件。
参考图4和图16，设置在非显示区域NDA中的焊盘PD中的每个可以包括第一焊盘电极PDE1和第二焊盘电极PDE2。
第一焊盘电极PDE1可以设置和/或形成在层间绝缘层ILD上。层间绝缘层ILD可以具有与参考图9至图15描述的层间绝缘层ILD的配置相同的配置，使得其详细说明被省略。
第一焊盘电极PDE1可以设置在层间绝缘层ILD上，并且可以与参考图9至图15描述的第一端子TE1和第二电力线PL2设置在相同的层上，并且包括与第一端子TE1和第二电力线PL2相同的材料。例如，第一焊盘电极PDE1可以与包括第一端子TE1和第二电力线PL2的导电层通过相同的工艺形成。在实施方式中，第一焊盘电极PDE1可以由以钛(Ti)和铜(Cu)的次序堆叠的双层形成。
钝化层PSV可以设置和/或形成在第一焊盘电极PDE1和层间绝缘层ILD上。钝化层PSV可以是参考图9至图15描述的钝化层PSV。
钝化层PSV可以部分地开口以至少在非显示区域NDA中暴露第一焊盘电极PDE1的一部分。例如，钝化层PSV可以部分地开口以包括至少在非显示区域NDA中暴露第一焊盘电极PDE1的一部分的焊盘电极接触孔PD_CH。
至少在非显示区域NDA中，第一绝缘层INS1可以设置和/或形成在钝化层PSV的整个表面上。第一绝缘层INS1可以是参考图9至图15描述的第一绝缘层INS1。
第一绝缘层INS1可以部分地开口以至少在非显示区域NDA中暴露第一焊盘电极PDE1的一部分。例如，第一绝缘层INS1可以至少在非显示区域NDA中包括与钝化层PSV的焊盘电极接触孔PD_CH对应的焊盘电极接触孔PD_CH，并且因此部分地开口以暴露第一焊盘电极PDE1的一部分。
第二焊盘电极PDE2可以设置和/或形成在第一绝缘层INS1上。
第二焊盘电极PDE2可以设置在第一绝缘层INS1上并且与第一焊盘电极PDE1重叠。第二焊盘电极PDE2可以接触通过第一绝缘层INS1和钝化层PSV中的每个的焊盘电极接触孔PD_CH暴露的第一焊盘电极PDE1，并且电连接到第一焊盘电极PDE1。第二焊盘电极PDE2可以与参考图9至图15描述的桥接图案BRP设置在相同的层上，并且包括与桥接图案BRP的材料相同的材料。例如，第二焊盘电极PDE2可以与桥接图案BRP通过相同的工艺形成。在实施方式中，第二焊盘电极PDE2可以由诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)的透明导电氧化物形成。例如，第二焊盘电极PDE2可以由氧化铟锡形成。
第二焊盘电极PDE2可以暴露于外部并且通过导电粘合剂等电连接到驱动器。
如以上所描述的，在焊盘PD中的每个中，通过以钛和铜的次序堆叠多个层而形成并且通过焊盘电极接触孔PD_CH暴露的第一焊盘电极PDE1可以直接接触由透明导电氧化物形成的第二焊盘电极PDE2，从而可以防止第一焊盘电极PDE1直接接触由铝形成的任何导电层。由于防止了第一焊盘电极PDE1电连接到由铝形成的任何导电层，因此可以防止在制造工艺期间在导电层和第一焊盘电极PDE1之间发生腐蚀。因此，可以改善焊盘PD中的每个的可靠性。
图17至图26是示意性地示出制造图9中所示的像素PXL的方法的剖视图。
在下文中，将参考图17至图26依次描述制造根据图9中所示的实施方式的像素PXL的方法。
本文中，示出了根据剖视图依次执行制造像素PXL的步骤的情况，但是在不改变本公开的精神的情况下，可以同时执行被示出为连续执行的一些步骤，可以改变步骤的次序，可以跳过一些步骤，或者在这些步骤之间还可以包括另一步骤。
参考图17至图26的描述将侧重于与以上提及的实施方式的不同之处，以便避免冗余的描述。
参考图7至图17，在显示区域DA中在衬底SUB上形成像素电路层PCL。
像素电路层PCL可以包括缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD、第一晶体管T1、第二电力线PL2、钝化层PSV和通孔层VIA。
缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV可以是设置在非显示区域NDA中的公共层。
至少在非发射区域NEMA中，通孔层VIA可以包括暴露钝化层PSV的与第一晶体管T1的组件(或第一端子TE1)对应的一个区域的第一接触部分CNT1以及暴露钝化层PSV的与第二电力线PL2对应的另一区域的第二接触部分CNT2。
可以在非显示区域NDA中在层间绝缘层ILD上形成第一焊盘电极PDE1。第一焊盘电极PDE1可以与第一晶体管T1的第一端子TE1和第二端子TE2以及第二电力线PL2通过相同的工艺形成。钝化层PSV可以形成在第一焊盘电极PDE1上。
在显示区域DA(或像素区域PXA)中在通孔层VIA的一个表面上形成堤图案BNP。堤图案BNP可以包括在通孔层VIA的一个表面上彼此间隔开的第一堤图案BNP1、第二堤图案BNP2和第三堤图案BNP3。
参考图7至图18，在堤图案BNP和通孔层VIA上形成对准电极ALE。对准电极ALE各自可以由以钛和铜的次序堆叠的双层形成。
对准电极ALE可以至少在发射区域EMA中形成在堤图案BNP和通孔层VIA上。在实施方式中，对准电极ALE可以在发射区域EMA和非发射区域NEMA中的每个的仅一个区域中设置成不与第一接触部分CNT1和第二接触部分CNT2重叠。
对准电极ALE可以由包括诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)的金属以及其合金的不透明导电材料形成。例如，对准电极ALE可以由包括铝(Al)的不透明导电材料形成。
参考图7至图19，在将绝缘材料层(未示出)施加到对准电极ALE、堤图案BNP和通孔层VIA的整个表面之后，执行使用掩模的光刻工艺，从而形成部分地开口的第一绝缘层INS1，使得设置在其之下的一些组件被暴露。例如，第一绝缘层INS1可以在非发射区域NEMA的一个区域中部分地开口，以包括与通孔层VIA的第一接触部分CNT1对应的第一接触部分CNT1以及与通孔层VIA的第二接触部分CNT2对应的第二接触部分CNT2。此外，第一绝缘层INS1可以在非发射区域NEMA的另一区域中部分地开口，以包括暴露对准电极ALE的相应部分的接触孔CH。
在前述工艺期间，通过通孔层VIA的第一接触部分CNT1和第二接触部分CNT2中的每个暴露的钝化层PSV可以部分地开口。例如，在前述工艺的蚀刻步骤中，钝化层PSV的一部分可以与去除第一绝缘层INS1的一部分同时被去除。钝化层PSV的被去除的部分可以包括与通孔层VIA的第一接触部分CNT1对应的一个区域以及与通孔层VIA的第二接触部分CNT2对应的一个区域。在实施方式中，在形成第一绝缘层INS1的工艺期间，钝化层PSV可以部分地开口以包括与通孔层VIA的第一接触部分CNT1对应的第一接触部分CNT1以及与通孔层VIA的第二接触部分CNT2对应的第二接触部分CNT2。
在执行前述工艺之后，可以通过第一绝缘层INS1、通孔层VIA和钝化层PSV的相应的第一接触部分CNT1暴露第一端子TE1。此外，在执行前述工艺之后，可以通过第一绝缘层INS1、通孔层VIA和钝化层PSV的相应的第二接触部分CNT2暴露第二电力线PL2。
可以在非显示区域NDA中在钝化层PSV上形成第一绝缘层INS1。在非显示区域NDA中，第一绝缘层INS1可以部分地开口以包括暴露第一焊盘电极PDE1的一部分的焊盘电极接触孔PD_CH。在前述工艺期间，设置在非显示区域NDA中的钝化层PSV可以部分地开口以包括与第一绝缘层INS1的焊盘电极接触孔PD_CH对应的焊盘电极接触孔PD_CH。第一焊盘电极PDE1的一部分可以通过第一绝缘层INS1和钝化层PSV的相应的焊盘电极接触孔PD_CH暴露。
参考图7至图20，在设置在非发射区域NEMA中的第一绝缘层INS1上形成桥接图案BRP。桥接图案BRP可以由诸如氧化铟锡(ITO)和氧化铟锌(IZO)的透明导电氧化物形成。
桥接图案BRP可以通过第一绝缘层INS1的接触孔CH直接接触对准电极ALE并且与对准电极ALE电连接。
此外，桥接图案BRP的第1-1桥接图案BRP1_1可以直接接触通过第一接触部分CNT1暴露的第一端子TE1并且与第一端子TE1电连接。桥接图案BRP的第3-1桥接图案BRP3_1可以直接接触通过第二接触部分CNT2暴露的第二电力线PL2并且与第二电力线PL2电连接。
在前述工艺期间，可以在非显示区域NDA中在第一绝缘层INS1上形成第二焊盘电极PDE2。第二焊盘电极PDE2可以与桥接图案BRP通过相同的工艺形成。第二焊盘电极PDE2可以接触通过焊盘电极接触孔PD_CH暴露的第一焊盘电极PDE1并且电连接到第一焊盘电极PDE1。
参考图7至图21，在设置在非发射区域NEMA中的第一绝缘层INS1和桥接图案BRP上形成堤BNK。
堤BNK可以设置在桥接图案BRP上并且完全覆盖桥接图案BRP或与桥接图案BRP完全重叠。因此，第一绝缘层INS1的与桥接图案BRP和对准电极ALE之间的连接点对应的接触孔CH以及形成为连接桥接图案BRP和像素电路层PCL的一些组件(例如，第一端子TE1和第二电力线PL2)的第一接触部分CNT1和第二接触部分CNT2可以被堤BNK覆盖，并且因此防止被暴露于外部。
参考图7至图22，通过由桥接图案BRP将相应的对准信号施加到相应的对准电极ALE，在对准电极ALE之间形成电场。例如，通过第一桥接图案BRP1至第四桥接图案BRP4将对准信号施加到相应的第一对准电极ALE1至第四对准电极ALE4，在第一对准电极ALE1和第二对准电极ALE2之间以及在第三对准电极ALE3和第四对准电极ALE4之间分别形成电场。
此后，在形成电场之后，通过喷墨印刷方案等将包括发光元件LD的油墨输入到像素PXL的像素区域PXA。例如，可以在第一绝缘层INS1上设置至少一个喷墨喷嘴，并且可以通过喷墨喷嘴将与发光元件LD混合的油墨输入到像素PXL的像素区域PXA。将发光元件LD输入到像素区域PXA的方案不限于前述实施方式的方案。供应发光元件LD的方案可以以各种方式改变。
在发光元件LD被输入到像素区域PXA的情况下，可以在第一对准电极ALE1和第二对准电极ALE2之间以及在第三对准电极ALE3和第四对准电极ALE4之间在第一绝缘层INS1上引导发光元件LD的自对准。
在发光元件LD自对准之后，可以通过挥发方案或其它方案去除包括在油墨中的溶剂。
参考图7至图23，在发光元件LD在像素区域PXA(或发射区域EMA)中对准之后，在发光元件LD上形成绝缘图案INS2'。绝缘图案INS2'可以由包括无机材料的无机绝缘层(或无机层)或者包括有机材料的有机绝缘层(或有机层)形成，作为用于形成第二绝缘层INS2的基础材料。
绝缘图案INS2'可以允许发光元件LD的一端(或第一端)暴露，并且覆盖发光元件LD的剩余端(或第二端)。此外，绝缘图案INS2'可以覆盖第一绝缘层INS1的与发光元件LD的第二端相邻的一部分。绝缘图案INS2'可以覆盖发光元件LD中的每个的一个表面(例如，在第三方向DR3上的上表面)的至少一部分，并且允许发光元件LD中的每个的第一端暴露于外部。
在执行形成绝缘图案INS2'的工艺的同时，可以从堤BNK的第二开口OP2(其为电极分离区域)去除对准电极ALE中的一些，使得每个像素PXL可以相对于与其相邻的像素PXL被独立地或单独地驱动。
参考图7至图24，在绝缘图案INS2'和发光元件LD上形成第一像素电极PE1和第二像素电极PE2以及第二中间电极CTE2。
第一像素电极PE1可以在发射区域EMA中设置在发光元件LD中的第一发光元件LD1的第一端EP1上，并且因此与第一发光元件LD1电连接。此外，第一像素电极PE1可以在非发射区域NEMA的一个区域中(或者在堤BNK的第二开口OP2中)设置在第1-2桥接图案BRP1_2上，并且与第1-2桥接图案BRP1_2直接接触并且电连接。
第二像素电极PE2可以在发射区域EMA中设置在发光元件LD中的第四发光元件LD4的第二端EP2上，并且因此与第四发光元件LD4电连接。此外，第二像素电极PE2可以在非发射区域NEMA的一个区域中(或者在堤BNK的第二开口OP2中)设置在第3-2桥接图案BRP3_2上，并且与第3-2桥接图案BRP3_2直接接触并且电连接。
第二中间电极CTE2可以在发射区域EMA中设置在发光元件LD中的第二发光元件LD2的第二端EP2上，并且因此与第二发光元件LD2电连接。第二中间电极CTE2可以在发射区域EMA中设置在发光元件LD中的第三发光元件LD3的第一端EP1上，并且因此与第三发光元件LD3电连接。
参考图7至图25，在像素电极PE和第二中间电极CTE2上形成第三绝缘层INS3。第三绝缘层INS3可以覆盖像素电极PE和第二中间电极CTE2。可以在形成第三绝缘层INS3的工艺期间通过去除绝缘图案INS2'的一部分来形成允许发光元件LD的相对端EP1和EP2暴露的第二绝缘层INS2。
由于第三绝缘层INS3仅覆盖像素电极PE和第二中间电极CTE2，因此发光元件LD的剩余端可以从第二绝缘层INS2暴露。
参考图7至图26，在发光元件LD的暴露的第二端上形成第一中间电极CTE1和第三中间电极CTE3。
第一中间电极CTE1可以在发射区域EMA中设置在第一发光元件LD1的第二端EP2上，并且因此与第一发光元件LD1电连接。此外，第一中间电极CTE1可以在发射区域EMA中设置在第二发光元件LD2的第一端EP1上，并且因此与第二发光元件LD2电连接。
第三中间电极CTE3可以在发射区域EMA中设置在第三发光元件LD3的第二端EP2上，并且因此与第三发光元件LD3电连接。此外，第三中间电极CTE3可以在发射区域EMA中设置在第四发光元件LD4的第一端EP1上，并且因此与第四发光元件LD4电连接。
在通过以上提及的制造工艺形成的像素PXL中，像素电路层PCL的一些组件(第一晶体管T1和第二电力线PL2)和显示元件层DPL的对准电极ALE可以不彼此直接接触。由透明导电氧化物形成并且与对准电极ALE电连接的桥接图案BRP可以代替对准电极ALE，直接接触像素电路层PCL的一些组件，从而可以减轻或防止由于对准电极ALE的材料特性而可能发生的故障。
虽然以上已经描述了各种示例性实施方式，但是本领域技术人员将理解，在不背离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。
因此，本说明书中所公开的实施方式仅用于示例目的，而不是限制本公开的技术精神。本公开的范围必须由所附权利要求限定。

Claims (20)

1.一种像素，具有发射区域和非发射区域并且包括：
第一对准电极、第二对准电极、第三对准电极和第四对准电极，在所述发射区域中并且在所述非发射区域的一个区域中彼此间隔开；
绝缘层，设置在所述第一对准电极至所述第四对准电极上；
第一桥接图案、第二桥接图案、第三桥接图案和第四桥接图案，在所述非发射区域中设置在所述绝缘层上，并且彼此间隔开；
堤，在所述非发射区域中设置在所述第一桥接图案至所述第四桥接图案上，并且包括与所述发射区域对应的第一开口和与所述第一开口间隔开的第二开口；
第一像素电极和第二像素电极，设置在所述发射区域中，并且彼此间隔开；以及
发光元件，设置在所述发射区域中，并且与所述第一像素电极和所述第二像素电极电连接，
其中，所述第一对准电极、所述第一桥接图案和所述第一像素电极彼此电连接，以及
其中，所述第三对准电极、所述第三桥接图案和所述第二像素电极彼此电连接。
2.根据权利要求1所述的像素，其中，所述绝缘层包括：至少一个第一接触孔，形成为暴露所述第一对准电极的一部分；至少一个第二接触孔，形成为暴露所述第二对准电极的一部分；至少一个第三接触孔，形成为暴露所述第三对准电极的一部分；以及至少一个第四接触孔，形成为暴露所述第四对准电极的一部分。
3.根据权利要求2所述的像素，
其中，所述第一桥接图案通过所述第一接触孔与所述第一对准电极电连接，
其中，所述第二桥接图案通过所述第二接触孔与所述第二对准电极电连接，
其中，所述第三桥接图案通过所述第三接触孔与所述第三对准电极电连接，以及
其中，所述第四桥接图案通过所述第四接触孔与所述第四对准电极电连接。
4.根据权利要求3所述的像素，其中，所述第一接触孔、所述第二接触孔、所述第三接触孔和所述第四接触孔设置在所述非发射区域中。
5.根据权利要求4所述的像素，其中，所述第一接触孔、所述第二接触孔、所述第三接触孔和所述第四接触孔在平面图中与所述堤重叠。
6.根据权利要求4所述的像素，其中，所述第一对准电极至所述第四对准电极与所述第一桥接图案至所述第四桥接图案包括不同的材料。
7.根据权利要求6所述的像素，
其中，所述第一对准电极至所述第四对准电极包括不透明导电材料，以及
其中，所述第一桥接图案至所述第四桥接图案包括透明导电氧化物。
8.根据权利要求4所述的像素，
其中，所述第一像素电极在所述第二开口中直接设置在所述第一桥接图案上，并且与所述第一桥接图案电连接，以及
其中，所述第二像素电极在所述第二开口中直接设置在所述第三桥接图案上，并且与所述第三桥接图案电连接。
9.根据权利要求8所述的像素，其中，所述第一像素电极在所述第一开口中设置在所述第一对准电极上且所述绝缘层插置在所述第一像素电极和所述第一对准电极之间，并且所述第二像素电极在所述第一开口中设置在所述第三对准电极上且所述绝缘层插置在所述第二像素电极和所述第三对准电极之间。
10.根据权利要求8所述的像素，还包括：
衬底；
至少一个晶体管，设置在所述衬底上；
至少一个电力线，设置在所述衬底上并且被配置成被供应有电源电压；
钝化层，设置在所述晶体管和所述电力线上，并且包括形成为暴露所述晶体管的一部分的第一接触部分和形成为暴露所述电力线的一部分的第二接触部分；以及
通孔层，包括与所述钝化层的所述第一接触部分对应的第一接触部分和与所述钝化层的所述第二接触部分对应的第二接触部分。
11.根据权利要求10所述的像素，其中，所述绝缘层设置在所述通孔层上，并且包括与所述通孔层的所述第一接触部分对应的第一接触部分和与所述通孔层的所述第二接触部分对应的第二接触部分。
12.根据权利要求11所述的像素，其中，所述第一接触部分和所述第二接触部分设置在所述非发射区域中，并且在平面图中与所述堤重叠。
13.根据权利要求11所述的像素，其中，所述第一桥接图案通过所述第一接触部分与所述晶体管电连接，并且所述第三桥接图案通过所述第二接触部分与所述电力线电连接。
14.根据权利要求7所述的像素，还包括：
颜色转换层，设置在所述发光元件之上，并且被配置成将从所述发光元件发射的第一颜色的光转换成第二颜色的光；以及
滤色器，设置在所述颜色转换层之上，并且被配置成允许所述第二颜色的光选择性地穿过所述滤色器。
15.根据权利要求7所述的像素，还包括：中间电极，设置在与所述第一像素电极和所述第二像素电极间隔开的位置处。
16.一种显示装置，包括：
衬底，包括显示区域和非显示区域；
像素，设置在所述衬底的所述显示区域中；以及
焊盘，设置在所述衬底的所述非显示区域中，并且与所述像素中的每个电连接，
其中，所述像素中的每个具有发射区域和非发射区域并且包括：
第一对准电极、第二对准电极、第三对准电极和第四对准电极，在所述发射区域中并且在所述非发射区域的一个区域中彼此间隔开；
绝缘层，设置在所述第一对准电极至所述第四对准电极上；
第一桥接图案、第二桥接图案、第三桥接图案和第四桥接图案，在所述非发射区域中设置在所述绝缘层上，并且彼此间隔开；
堤，在所述非发射区域中设置在所述第一桥接图案至所述第四桥接图案上，并且包括与所述发射区域对应的第一开口和与所述第一开口间隔开的第二开口；
第一像素电极和第二像素电极，设置在所述发射区域中，并且彼此间隔开；以及
发光元件，设置在所述发射区域中，并且与所述第一像素电极和所述第二像素电极电连接，
其中，所述第一对准电极、所述第一桥接图案和所述第一像素电极彼此电连接，以及
其中，所述第三对准电极、所述第三桥接图案和所述第二像素电极彼此电连接。
17.根据权利要求16所述的显示装置，
其中，所述绝缘层包括：至少一个第一接触孔，形成为暴露所述第一对准电极的一部分；至少一个第二接触孔，形成为暴露所述第二对准电极的一部分；至少一个第三接触孔，形成为暴露所述第三对准电极的一部分；以及至少一个第四接触孔，形成为暴露所述第四对准电极的一部分，
其中，所述第一桥接图案通过所述第一接触孔与所述第一对准电极电连接，
其中，所述第二桥接图案通过所述第二接触孔与所述第二对准电极电连接，
其中，所述第三桥接图案通过所述第三接触孔与所述第三对准电极电连接，以及
其中，所述第四桥接图案通过所述第四接触孔与所述第四对准电极电连接。
18.根据权利要求17所述的显示装置，其中，所述第一接触孔、所述第二接触孔、所述第三接触孔和所述第四接触孔设置在所述非发射区域中，并且在平面图中与所述堤重叠。
19.根据权利要求16所述的显示装置，其中，所述焊盘包括：
第一焊盘电极，设置在所述衬底上；
所述绝缘层，设置在所述第一焊盘电极上，并且包括形成为暴露所述第一焊盘电极的一部分的焊盘电极接触孔；以及
第二焊盘电极，设置在所述绝缘层上，并且通过所述焊盘电极接触孔与所述第一焊盘电极电连接，以及
其中，所述第二焊盘电极与设置有所述第一桥接图案至所述第四桥接图案设置在相同的层上，并且包括与所述第一桥接图案至所述第四桥接图案相同的材料。
20.根据权利要求16所述的显示装置，
其中，所述第一对准电极至所述第四对准电极与所述第一桥接图案至所述第四桥接图案包括不同的材料，以及
其中，所述第一对准电极至所述第四对准电极包括不透明导电材料，以及
其中，所述第一桥接图案至所述第四桥接图案包括透明导电材料。
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