CN220569702U - 像素和显示装置 - Google Patents

像素和显示装置 Download PDF

Info

Publication number
CN220569702U
CN220569702U CN202321994064.9U CN202321994064U CN220569702U CN 220569702 U CN220569702 U CN 220569702U CN 202321994064 U CN202321994064 U CN 202321994064U CN 220569702 U CN220569702 U CN 220569702U
Authority
CN
China
Prior art keywords
region
layer
electrode
light emitting
pixel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202321994064.9U
Other languages
English (en)
Inventor
李宗璨
闵隽晳
朴浈洙
李星珍
郑雄喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Application granted granted Critical
Publication of CN220569702U publication Critical patent/CN220569702U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本公开涉及像素和显示装置。像素包括：第一导电图案、第二导电图案和第三导电图案，在衬底上并且彼此间隔开；钝化层，在第一导电图案、第二导电图案和第三导电图案中的每个上，并且暴露第一导电图案、第二导电图案和第三导电图案中的每个；通路层，在钝化层上，并且具有分别暴露第一导电图案的一个区域、第二导电图案的一个区域和第三导电图案的一个区域的第一通孔、第二通孔和第三通孔；第一对准电极和第二对准电极，在通路层上并且分别电连接到第二导电图案和第一导电图案；以及发光元件，在第一对准电极和第二对准电极上。通路层具有第一区域和比第一区域薄的第二区域，并且第二区域直接与第一通孔、第二通孔和第三通孔中的至少一个相邻。

Description

像素和显示装置
相关申请的交叉引用
本申请要求于2022年7月29日在韩国知识产权局提交的第10-2022-0094941号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用并入本文中。
技术领域
本公开的实施方式的方面涉及像素和包括该像素的显示装置。
背景技术
近来，随着对信息显示的兴趣增加，对显示装置的研究和开发在不断地进行。
实用新型内容
本公开的实施方式提供了可以提高可靠性的像素和包括该像素的显示装置。
本公开的实施方式提供了像素，该像素包括：衬底，具有发射区域和非发射区域；第一导电图案、第二导电图案和第三导电图案，在衬底上并且彼此间隔开；钝化层，在第一导电图案、第二导电图案和第三导电图案上，并且暴露第一导电图案、第二导电图案和第三导电图案中的每个；通路层，在钝化层上，并且具有暴露第一导电图案的一个区域的第一通孔、暴露第二导电图案的一个区域的第二通孔、以及暴露第三导电图案的一个区域的第三通孔；第二对准电极，在通路层上并电连接到第一导电图案；第一对准电极，在通路层上并电连接到第二导电图案；以及发光元件，在第一对准电极和第二对准电极上。通路层包括具有第一厚度的第一区域和具有小于第一厚度的第二厚度的第二区域，并且第二区域直接与第一通孔、第二通孔和第三通孔中的至少一个相邻。
通路层的第二区域可以在第一通孔和第二通孔中的每个的至少一侧周围延伸。
通路层的第二区域可以直接与第一通孔和第二通孔中的每个的至少一侧相邻。
通路层的第二区域可以面对通路层的第一区域，并且第一通孔和第二通孔中的每个在第二区域和第一区域之间，并且通路层的第二区域和通路层的第一区域可以具有不同的倾斜角度。
在通路层的第二区域和通路层的第一区域中，第一区域的倾斜角度可以大于第二区域的倾斜角度。
在平面图中，第二区域可以在第一通孔和第二通孔中的每个的至少一侧周围延伸，并且在平面图中，第一区域可以在第一通孔和第二通孔中的每个的其余部分以及第二区域周围延伸。
通路层的第二区域可以完全在第一通孔和第二通孔中的每个周围延伸。
在平面图中，第二区域可以具有在第一通孔和第二通孔中的每个周围延伸的环形形状。
在平面图中，第一区域可以在第二区域周围延伸。
第一通孔和第二通孔中的每个可以具有第一宽度，并且第二区域可以具有小于第一宽度的第二宽度。
第二区域可以与第一导电图案、第二导电图案和第三导电图案重叠。
像素还可以包括：晶体管，在衬底和钝化层之间，并且电连接到发光元件；电容器，在衬底和钝化层之间，并且包括连接到晶体管的栅电极的第一存储电极和电连接到发光元件的第二存储电极；第一电力布线，配置成接收第一驱动电源的电压；以及第二电力布线，与第一电力布线间隔开，并且配置成接收不同于第一驱动电源的第二驱动电源的电压。
第一导电图案可以包括第二电力布线，第二导电图案可以包括第二存储电极，并且第三导电图案可以包括第一电力布线。
像素还可以包括：第一绝缘层，在第一对准电极和第二对准电极与发光元件之间；第一堤部，在非发射区域中，并且具有与发射区域对应的开口；第二绝缘层，在发光元件上并暴露发光元件的第一端部和第二端部；第一电极，电连接到发光元件的第一端部；以及第二电极，与第一电极间隔开并且电连接到发光元件的第二端部。
像素还可以包括与第一电极和第二电极间隔开的中间电极。
发光元件可以包括：第一发光元件，在第一对准电极的一侧和第二对准电极之间，并且具有电连接到第一电极的第一端部和电连接到中间电极的第二端部；以及第二发光元件，在第一对准电极的另一侧和第二对准电极之间，并且具有电连接到中间电极的第一端部和电连接到第二电极的第二端部。
像素还可以包括：第二堤部，在非发射区域中在第一堤部上；颜色转换层，在发射区域中在第一发光元件和第二发光元件上，并且配置成将从第一发光元件和第二发光元件发射的第一颜色的光转换为第二颜色的光；以及滤色器，位于颜色转换层上，并且配置成选择性地透射第二颜色的光。
本公开的另一实施方式提供了显示装置，该显示装置包括：衬底，具有显示区域和非显示区域，非显示区域包括焊盘区域；多个像素，在显示区域中，并且分别具有发射区域和非发射区域；以及焊盘，在焊盘区域中并且电连接到多个像素中的每个。多个像素中的每个包括：第一导电图案、第二导电图案和第三导电图案，在衬底上彼此间隔开；钝化层，在第一导电图案、第二导电图案和第三导电图案上，并且暴露第一导电图案、第二导电图案和第三导电图案中的每个；通路层，在钝化层上，并且具有暴露第一导电图案的一个区域的第一通孔、暴露第二导电图案的一个区域的第二通孔、以及暴露第三导电图案的一个区域的第三通孔；第一对准电极和第二对准电极，在通路层上并且彼此间隔开；绝缘层，在第一对准电极和第二对准电极上；发光元件，在第一对准电极和第二对准电极之间的绝缘层上；以及第一电极和第二电极，电连接到发光元件并且彼此间隔开。通路层包括具有第一厚度的第一区域和具有比第一厚度薄的第二厚度的第二区域，第二区域直接与第一通孔、第二通孔和第三通孔中的至少一个相邻，并且通路层不在焊盘区域中。
通路层的第二区域可以在第一通孔和第二通孔中的每个的至少一侧周围延伸。
通路层的第二区域可以完全在第一通孔、第二通孔和第三通孔中的每个周围延伸。
焊盘可以包括：第一焊盘电极，在衬底上；钝化层，在第一焊盘电极上，并且包括暴露第一焊盘电极的一部分的第一焊盘电极接触孔；绝缘层，在钝化层上，并且包括与第一焊盘电极接触孔对应的第二焊盘电极接触孔；以及第二焊盘电极，在绝缘层上，并且通过第一焊盘电极接触孔和第二焊盘电极接触孔电连接到第一焊盘电极。
根据本公开的实施方式，位于通孔附近的通路层具有平滑的轮廓，使得位于通孔中的导电图案(或对准电极)不被切割，从而提高可靠性。
本公开的方面和特征不受以上描述的内容限制，并且更多的各种方面和特征在本说明书中描述和/或可以被本公开所属领域中的普通技术人员理解。
附图说明
图1示出了根据实施方式的发光元件的示意性立体图。
图2示出了图1中所示的发光元件的示意性剖视图。
图3示出了根据实施方式的显示装置的示意性顶视平面图。
图4示出了图3中所示的显示面板的示意性剖视图。
图5示出了包括在图3中所示的每个像素中的组成元件的电连接关系的示意性电路图。
图6示出了图3中所示的像素的示意性顶视平面图。
图7至图11示出了沿着图6的线II-II’截取的示意性剖视图。
图12示出了沿着图6的线III-III’截取的示意性剖视图。
图13A示出了图12的部分EA1的示意性放大图。
图13B示出了从上方观察的图13A中所示的第二导电图案和通路层的示意图。
图14A和图14B示出了图12的部分EA2的示意性放大图。
图14C示出了从上方观察的图14A中所示的第一导电图案和通路层的示意图。
图15示出了沿着图6的线IV-IV’截取的示意性剖视图。
图16A至图16C示出了图12中所示的通路层和钝化层的制造方法的步骤的示意性剖视图。
图17示出了沿着图3的线I-I’截取的示意性剖视图。
图18示出了根据实施方式的沿着图6的线III-III’截取的示意性剖视图。
图19A示出了图18的区域EA3的示意性放大图。
图19B和图19C示出了从上方观察的图19A中所示的第一导电图案和通路层的示意图。
具体实施方式
因为本公开可以进行各种修改并具有各种形式，所以下面将详细说明和描述实施方式。然而，这决不是将本公开限制于所描述的实施方式，并且应当理解为包括包含在本公开的技术范围内的所有改变，等同物和替代物。
应当理解，当元件或层被称为在另一个元件或层上，连接到另一个元件或层或与另一个元件或层“耦合”时，它可以直接在另一个元件或层上，连接到另一个元件或层或与另一个元件或层耦合，或者还可以存在一个或多个中间元件或层。当元件或层被称为“直接在另一个元件或层上”、“直接连接到”或“直接耦合到”另一个元件或层时，不存在中间元件或层。例如，当第一元件被描述为“耦合”或“连接”到第二元件时，第一元件可以直接耦合或连接到第二元件，或者第一元件可以经由一个或多个中间元件间接耦合或连接到第二元件。
在附图中，为了说明的清楚，可以夸大各种元件，层等的尺寸。相同的附图标记表示相同的元件。如本文所用，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。此外，当描述本公开的实施方案时，“可以”的使用涉及“本公开的一个或多个实施方案”。表述，例如“至少一个”，当在元素列表之前时，修改整个元素列表，并且不修改列表中的单独元素。如本文所用，术语“使用”、“使用”和“使用”可以分别被认为与术语“利用”、“利用”和“利用”同义。如本文所用，术语“基本上”、“约”和类似术语用作近似术语而不用作程度术语，并且旨在解释本领域普通技术人员将认识到的测量值或计算值的固有变化。
应当理解，尽管术语第一，第二，第三等可以在本文中用于描述各种元件，组件，区域，层和/或部分，但是这些元件，组件，区域，层和/或部分不应受到这些术语的限制。这些术语用于将一个元件，组件，区域，层或部分与另一个元件，组件，区域，层或部分区分开。因此，下面讨论的第一元件，部件，区域，层或部分可以被称为第二元件，部件，区域，层或部分，而不背离示例性实施方式的教导。
空间上相对的术语，例如“下方”、“下方”、“下部”、“上方”、“上部”等，可以在这里为了便于描述而用于描述一个元件或特征与另一个元件或特征的关系，如图中所示。应当理解，空间上相关的术语旨在包括除了图中所示的取向之外的使用或操作中的器件的不同取向。例如，如果图中的装置被翻转，则被描述为“在其它元件或特征的下方”或“在其它元件或特征的下方”的元件将被定向为“在其它元件或特征的上方”或“在其它元件或特征的上方”。因此，术语“下面”可以包括上面和下面的取向。该装置可以以其它方式定向(旋转90度或以其它定向)，并且在此使用的空间相关描述符应当相应地解释。
本文所用的术语用于描述本公开的实施方案的目的，并且不旨在限制本公开。如本文所用，单数形式“一个”和“一种”旨在也包括复数形式，除非上下文另外清楚地指示。还应当理解，术语“包括”、“包括”、“包含”和/或“包含”，当在本说明书中使用时，指定所述特征，整体，步骤，操作，元件和/或组件的存在，但不排除一个或多个其它特征，整体，步骤，操作，元件，组件和/或其组的存在或添加。
在下文中，参考附图，将更详细地描述本领域技术人员理解本公开内容的本公开的实施方式。
图1示出了根据实施方式的发光元件LD的示意性立体图，以及图2示出了图1中所示的发光元件LD的示意性剖视图。
参考图1和图2，发光元件LD可以包括第一半导体层11、第二半导体层13以及插置在第一半导体层11和第二半导体层13之间的有源层12。例如，发光元件LD可以被实现为其中第一半导体层11、有源层12和第二半导体层13依次堆叠的堆叠发光体(或堆叠图案)。然而，发光元件LD的类型和/或形状不限于图1中所示的实施方式。
发光元件LD可以具有在一个方向上延伸(例如，主要在一个方向上延伸)的形状。当发光元件LD的延伸方向是长度方向时，发光元件LD可以具有沿着长度方向彼此面对(例如，彼此相对)的第一端部(例如，第一端)EP1和第二端部(例如，第二端)EP2。第一半导体层11和第二半导体层13中的一个可以位于发光元件LD的第一端部EP1上，而第一半导体层11和第二半导体层13中的另一个可以位于发光元件LD的第二端部EP2上。例如，第二半导体层13可以位于发光元件LD的第一端部EP1上，并且第一半导体层11可以位于相应的发光元件LD的第二端部EP2上。
发光元件LD可以具有各种形状。作为示例，发光元件LD可以具有在长度方向上为长(例如，具有大于1的纵横比)的杆状形状、棒状形状或柱状形状，如图1中所示。作为另一示例，发光元件LD可以具有在长度方向上为短(例如，具有小于1的纵横比)的杆状形状、棒状形状或柱状形状。作为另一示例，发光元件LD可以具有纵横比为1的杆状形状、棒状形状或柱状形状。
例如，发光元件LD可以包括制造成具有纳米级(或纳米)至微米级(或微米)的直径D和/或长度L的超小尺寸的发光二极管(LED)。
当发光元件LD在长度方向上为长(例如，具有大于1的纵横比)时，发光元件LD的直径D可以在约0.5μm至约6μm的范围内，并且其长度L可以在约1μm至约10μm的范围内。然而，发光元件LD的直径D和长度L不限于此，并且发光元件LD的尺寸可以改变，使得发光元件LD满足发光元件LD将被应用到的照明装置或自发光显示装置的要求(或设计条件)。
例如，第一半导体层11可以包括至少一个n型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的一种的半导体材料，并且可以是掺杂有诸如Si、Ge、Sn等的第一导电掺杂剂(例如，n型掺杂剂)的n型半导体层。然而，包括在第一半导体层11中的材料不限于此，并且第一半导体层11可以由各种合适的材料制成。
有源层12设置在第一半导体层11上，并且可以形成为具有单量子阱结构或多量子阱结构。例如，当有源层12被形成为具有多量子阱结构时，有源层12可以具有其中形成一个单元的势垒层、应变增强层和阱层被周期性地和重复地堆叠的结构。然而，有源层12的结构不限于上述实施方式。
有源层12可以发射波长在约400nm至约900nm的范围内的光，并且可以具有双异质结构。在实施方式中，掺杂有导电掺杂剂的包覆层可以沿着发光元件LD的长度方向形成在有源层12上方和/或下方。例如，包覆层可以形成为AlGaN层或InAlGaN层。在一些实施方式中，诸如AlGaN和InAlGaN的材料可以用于形成有源层12，并且此外，各种合适的材料可以形成有源层12。有源层12可以具有接触第一半导体层11的第一表面和接触第二半导体层13的第二表面。
当由参考电压(例如，预定电压)或更大的电压形成的电场被施加到发光元件LD的相应端部时，随着电子-空穴对在有源层12中结合，发光元件LD发射光。通过根据该原理控制发光元件LD的光发射，除了显示装置的像素之外，发光元件LD还可以用作用于各种发光装置的光源(或发光源)。
第二半导体层13设置在有源层12的第二表面上，并且可以包括与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层13可以包括至少一个p型半导体层。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的一种的至少一种半导体材料，并且可以包括掺杂有诸如Mg、Zn、Ca、Sr和Ba的第二导电掺杂剂(例如，p型掺杂剂)的p型半导体层。然而，包括在第二半导体层13中的材料不限于此，并且第二半导体层13可以由各种合适的材料形成。
在实施方式中，第一半导体层11和第二半导体层13可以在发光元件LD的长度方向上具有彼此不同的厚度。例如，沿着发光元件LD的长度方向，第一半导体层11可以具有比第二半导体层13的厚度相对更厚的厚度。
在图1和图2中，第一半导体层11和第二半导体层13中的每个被示出为形成为一个层，但是本公开不限于此。在一些实施方式中，根据有源层12的材料，第一半导体层11和第二半导体层13中的每个可以包括一个或多个层，例如包覆层和/或拉伸应变势垒减小(TSBR)层。TSBR层可以是设置在具有不同晶格结构的半导体层之间的应变减小层，以用作缓冲器从而减小晶格常数的差异。TSBR层可以由诸如p-GaInP、p-AlInP或p-AlGaInP的p型半导体层形成，但不限于此。
在一些实施方式中，除了上述的第一半导体层11、有源层12和第二半导体层13之外，发光元件LD还可以包括设置在第二半导体层13上的接触电极(以下被称为“第一接触电极”)。在另一实施方式中，发光元件LD还可以包括设置在第一半导体层11的一端上的另一接触电极(以下被称为“第二接触电极”)。
第一接触电极和第二接触电极中的每个可以是欧姆接触电极，但不限于此。在一些实施方式中，第一接触电极和第二接触电极可以是肖特基接触电极。第一接触电极和第二接触电极可以包括导电材料。例如，第一接触电极和第二接触电极可以包括其中铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)及其氧化物或合金被单独使用或被组合使用的不透明金属，但它们不限于此。在一些实施方式中，第一接触电极和第二接触电极可以包括透明导电氧化物，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)。
包括在第一接触电极和第二接触电极中的材料可以彼此相同或不同。第一接触电极和第二接触电极可以是基本上透明的或半透明的。因此，由发光元件LD产生的光可以透射通过第一接触电极和第二接触电极中的每个，以输出到发光元件LD的外部。在一些实施方式中，当由发光元件LD产生的光不透射通过第一接触电极和第二接触电极而是通过发光元件LD的相应端部(例如，第一端部EP1和第二端部EP2)以外的区域发射到外部时，第一接触电极和第二接触电极可以包括不透明金属。
在实施方式中，发光元件LD还可以包括绝缘膜14。然而，在一些实施方式中，绝缘膜14可以被省略，或者绝缘膜14可以设置成仅覆盖第一半导体层11、有源层12和第二半导体层13中的一些(例如，部分)。
绝缘膜14可以防止当有源层12接触除了第一半导体层11和第二半导体层13之外的导电材料时可能发生的电短路。此外，绝缘膜14可以减少或最小化发光元件LD的表面缺陷，以提高发光元件LD的寿命和发光效率。此外，当多个发光元件LD紧密地设置时，绝缘膜14可以防止在发光元件LD之间可能发生的不希望的短路。只要有源层12可以不与外部导电材料短路，绝缘膜14就可以被省略。
绝缘膜14可以设置成完全围绕包括第一半导体层11、有源层12和第二半导体层13的发光堆叠结构的外周表面。
在图1和图2中描述和示出了其中绝缘膜14完全围绕第一半导体层11、有源层12和第二半导体层13的外周表面的结构，但是本公开不限于此。在一些实施方式中，当发光元件LD包括第一接触电极时，绝缘膜14可以完全围绕第一半导体层11、有源层12、第二半导体层13和第一接触电极中的每个的外周表面。此外，根据另一实施方式，绝缘膜14可以不完全围绕第一接触电极的外周表面，或者可以仅围绕第一接触电极的外周表面的一部分，并且可以不围绕第一接触电极的外周表面的其余部分。此外，在一些实施方式中，当第一接触电极设置在发光元件LD的第一端部EP1处并且第二接触电极设置在发光元件LD的第二端部EP2处时，绝缘膜14可以暴露第一接触电极和第二接触电极中的每个的至少一个区域。
绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、氧化钛(TiOx)、氧化铪(HfOx)、氧化钛锶(SrTiOx)、氧化钴(CoxOy)、氧化镁(MgO)、锌氧化物(ZnOx)、氧化钌((RuO)x)、氧化镍(NiO)、氧化钨(WOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化锆(ZrOx)、氧化镓(GaOx)、氧化钒(VxOy)、ZnO:Al、ZnO:B、InxOy:H、氧化铌(NbxOy)、氟化镁(MgFx)、氟化铝(AlFx)、铝基聚合物膜、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)和氮化钒(VN)中的一种或多种，但本公开不限于此，并且具有绝缘特性的各种合适的材料可以用作绝缘膜14的材料。锌氧化物(ZnOx)可以是氧化锌(ZnO)和/或过氧化锌(ZnO2)。
绝缘膜14可以设置为单个膜，或者可以设置为包括双膜的多膜。例如，当绝缘膜14配置为包括依次堆叠的第一层和第二层的双层时，第一层和第二层可以由不同的材料(或物质)制成并且可以通过不同的工艺形成。在一些实施方式中，第一层和第二层可以包括相同的材料，并且可以通过连续工艺形成。
在一些实施方式中，发光元件LD可以以具有核-壳结构的发光图案来实现。在这样的实施方式中，上述第一半导体层11可以位于核处，即位于发光元件LD的中间(或中心)处，以及有源层12可以围绕第一半导体层11的外周表面，并且第二半导体层13可以设置和/或形成为围绕有源层12。此外，发光元件LD还可以包括围绕第二半导体层13的至少一侧的接触电极。此外，在一些实施方式中，发光元件LD还可以包括设置在具有核-壳结构的发光图案的外周表面上的绝缘膜14，并且该绝缘膜14包括透明绝缘材料。以具有核-壳结构的发光图案实现的发光元件LD可以通过生长方法来制造。
上述发光元件LD可以用作用于各种显示装置的发光源(或光源)。发光元件LD可以通过表面处理工艺制造。例如，当多个发光元件LD与流体溶液(例如，溶剂)混合并提供给每个像素区域(例如，每个像素的发射区域或每个子像素的发射区域)时，可以对每个发光元件LD进行表面处理，使得发光元件LD可以在溶液中不均匀地聚集并且可以被均匀地喷涂。
包括上述发光元件LD的发射组件(例如，发射装置或发射单元)可以用于包括显示装置和光源的各种类型的电子装置中。例如，当多个发光元件LD设置在显示面板的每个像素的像素区域中时，发光元件LD可以用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于包括(或使用)光源的其它类型的电子装置(诸如照明装置)中。
图3示出了根据实施方式的显示装置DD的示意性顶视平面图，以及图4示出了图3中所示的显示面板DP的示意性剖视图。
在图3和图4中，为了更好地理解和易于描述，基于要在其中显示图像的显示区域DA，简要地示出了显示装置DD和设置在显示装置DD中的显示面板DP的结构。
当显示装置DD是其中显示表面被应用于其至少一个表面的诸如智能电话、电视、平板PC、移动电话、手表电话、电子书阅读器、台式PC、膝上型PC、上网本计算机、工作站、服务器、PDA、便携式多媒体播放器(PMP)、MP3播放器、医疗装置、相机或可佩戴装置的显示装置时，本公开内容可以应用于其。
参考图1至图4，显示装置DD可以根据驱动发光元件LD的方法被分类为无源矩阵型显示装置和有源矩阵型显示装置。例如，当显示装置DD被实现为有源矩阵型显示装置时，像素PXL中的每个可以包括用于控制提供给发光元件LD的电流量的驱动晶体管、用于向驱动晶体管传送数据信号的开关晶体管等。
显示面板DP(或显示装置DD)可以包括衬底SUB和设置在衬底SUB上的像素PXL。像素PXL中的每个可以包括至少一个发光元件LD。
衬底SUB可以包括透明绝缘材料以透射光。衬底SUB可以是刚性衬底或柔性衬底。
例如，刚性衬底可以是玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一种。
柔性衬底可以是包括聚合物有机材料的膜衬底和塑料衬底中的一种。例如，柔性衬底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
衬底SUB上的一个区域被设置为在其中设置像素PXL的显示区域DA，并且衬底SUB上的其余区域可以被设置为非显示区域NDA。例如，衬底SUB可以具有显示区域DA和设置在显示区域DA周围(例如，在显示区域DA的外围周围)(或者与显示区域DA相邻)的非显示区域NDA，其中显示区域DA包括其中设置有相应像素PXL的像素区域。
像素PXL中的每个可以在衬底SUB上设置在显示区域DA中。在实施方式中，像素PXL可以以条纹布置结构等布置在显示区域DA中，但是它们不限于此。
每个像素PXL可以包括位于衬底SUB上的像素电路层PCL、显示元件层DPL和光学层LCL。
在像素电路层PCL中，可以设置像素电路(例如，参见图5中的“PXC”)，该像素电路(例如，参见图5中的“PXC”)设置在衬底SUB上并且包括多个晶体管和电连接到晶体管的信号布线。例如，每个晶体管可以具有其中半导体层、栅电极、第一端子和第二端子依次堆叠且绝缘层插置在它们之间的结构。半导体层可以包括非晶硅、多晶硅、低温多晶硅、有机半导体和/或氧化物半导体。栅电极、第一端子(例如，源电极)和第二端子(例如，漏电极)可以包括铝(Al)、铜(Cu)、钛(Ti)和钼(Mo)中的一种，但本公开不限于此。此外，像素电路层PCL可以包括一个或多个绝缘层。
显示元件层DPL可以设置在像素电路层PCL上。包括用于发射光的发光元件LD的发射组件(例如，参见图5中的“EMU”)可以位于显示元件层DPL中。彼此间隔开的第一对准电极(例如，第一对准布线)和第二对准电极(例如，第二对准布线)可以设置在发射组件EMU中。发光元件LD可以设置在第一对准电极和第二对准电极之间。
光学层LCL可以设置在显示元件层DPL上。光学层LCL配置成将从发光元件LD发射的光转换为具有优异的颜色再现性的光并发射该光，从而提高每个像素PXL的光输出效率。光学层LCL可以包括颜色转换层和滤色器。光学层LCL的详细描述将在后面参考图10和图11进行描述。
每个像素PXL可以包括由相应的扫描信号和数据信号驱动的一个或多个发光元件LD。发光元件LD可以具有小到纳米级(或纳米)至微米级(或微米)的尺寸，并且可以与设置成与其相邻的发光元件LD并联连接，但不限于此。发光元件LD可以形成每个像素PXL的光源。
衬底SUB可以具有显示区域DA和非显示区域NDA。
显示区域DA可以是其中设置有用于显示图像的像素PXL的区域。非显示区域NDA可以是其中设置有用于驱动每个像素PXL的驱动器以及将每个像素PXL和驱动器连接的布线部分的一部分的区域。
非显示区域NDA可以设置成与显示区域DA相邻。非显示区域NDA可以设置在显示区域DA的至少一侧上。例如，非显示区域NDA可以围绕(例如，可以在平面图中围绕)显示区域DA的周边(或边缘)。非显示区域NDA可以设置有连接到每个像素PXL的布线部分和连接到布线部分并驱动像素PXL的驱动器。
非显示区域NDA可以是其中布线(例如，扇出线LP)、焊盘PD和/或嵌入式电路部分电连接到像素PXL以驱动像素PXL的区域。非显示区域NDA可以包括扇出区域FTA和焊盘区域PDA。
焊盘区域PDA是非显示区域NDA的其中定位有焊盘部分PDP的区域，并且可以最靠近非显示区域NDA的边缘定位。扇出区域FTA是非显示区域NDA的其中定位有作为布线部分的一部分的扇出线LP的另一区域，并且可以在非显示区域NDA中定位成与显示区域DA相邻。例如，扇出区域FTA可以是非显示区域NDA的位于焊盘区域PDA和显示区域DA之间的区域。根据实施方式，非显示区域NDA可以包括其中定位有抗静电电路的抗静电电路区域，该抗静电电路电连接到位于显示区域DA中的信号布线以防止静电产生。抗静电电路区域可以是非显示区域NDA的在显示区域DA和扇出区域FTA之间的区域。此外，在一些实施方式中，非显示区域NDA可以具有其中定位有解复用器的区域。
焊盘部分PDP可以位于焊盘区域PDA中，并且作为布线部分的一部分的扇出线LP可以位于扇出区域FTA中。
扇出线LP可以电连接到像素PXL以将从驱动器施加的信号(例如，预定信号)传送到像素PXL。扇出线LP可以位于扇出区域FTA中以电连接驱动器和像素PXL。
焊盘部分PDP可以包括多个焊盘PD。焊盘PD可以提供(例如，传送)用于驱动设置在显示区域DA中的像素PXL和/或嵌入式电路部分的驱动电源和信号。在一些实施方式中，当驱动器安装在衬底SUB的非显示区域NDA中时，焊盘部分PDP可以与驱动器的输出焊盘重叠，以接收从驱动器输出的信号。
图5示出了包括在图3中所示的像素PXL中的每个中的组成元件的电连接关系的示意性电路图。
例如，图5示出了根据实施方式的可应用于有源矩阵型的显示装置的像素PXL中包括的组成元件之间的电连接关系。然而，每个像素PXL的组成元件之间的电连接关系不限于此。
参考图1至图5，像素PXL可以包括发射组件EMU(或发射单元)，其产生具有对应于数据信号的亮度的光。此外，像素PXL还可以选择性地包括用于驱动发射组件EMU的像素电路PXC。
在一些实施方式中，发射组件EMU可以包括并联电连接在第一电力布线PL1和第二电力布线PL2之间的多个发光元件LD，其中第一电力布线PL1连接到第一驱动电源VDD以接收第一驱动电源VDD的电压，第二电力布线PL2连接到第二驱动电源VSS以接收第二驱动电源VSS的电压。例如，发射组件EMU可以包括经由像素电路PXC和第一电力布线PL1电连接到第一驱动电源VDD的第一电极PE1(也被称为“第一像素电极”)、通过第二电力布线PL2电连接到第二驱动电源VSS的第二电极PE2(也被称为“第二像素电极”)、以及在第一电极PE1和第二电极PE2之间以相同方向并联电连接的多个发光元件LD。在一个实施方式中，第一电极PE1可以是阳极，以及第二电极PE2可以是阴极。
包括在发射组件EMU中的发光元件LD中的每个可以具有通过第一电极PE1电连接到第一驱动电源VDD的一个端部(例如，第一端部EP1)和通过第二电极PE2电连接到第二驱动电源VSS的另一端部(例如，第二端部EP2)。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电位。例如，第一驱动电源VDD可以被设定为高电位电源，而第二驱动电源VSS可以被设定为低电位电源。在这样的实施方式中，第一驱动电源VDD和第二驱动电源VSS之间的电位差可以被设定为等于或高于在像素PXL的发光周期期间的发光元件LD的阈值电压。
如上所述，在提供有不同电源的电压的第一电极PE1和第二电极PE2之间以相同方向(例如，以正向方向)并联电连接的相应发光元件LD可以形成相应的有效光源。
发射组件EMU的发光元件LD可以发射亮度与通过相应像素电路PXC提供的驱动电流对应的光。例如，在每个帧周期期间，与像素电路PXC的相应帧数据的灰度值对应的驱动电流可以被提供给发射组件EMU。提供给发射组件EMU的驱动电流可以被分配成在发光元件LD中的每个中流动。因此，当每个发光元件LD发射亮度与在其中流动的电流对应的光时，发射组件EMU可以发射亮度与驱动电流对应的光。
在上述实施方式中，发光元件LD的相应端部(例如，第一端部EP1和第二端部EP2)被描述为在第一驱动电源VDD和第二驱动电源VSS之间以相同方向电连接，但是本公开不限于此。在一些实施方式中，除了形成相应有效光源的发光元件LD之外，发射组件EMU还可以包括至少一个无效光源，例如反向发光元件LDr。反向发光元件LDr与形成有效光源的发光元件LD一起并联电连接在第一电极PE1和第二电极PE2之间，但是也可以相对于发光元件LD以相反的方向连接在第一电极PE1和第二电极PE2之间。即使当在第一电极PE1和第二电极PE2之间施加驱动电压(例如，在正向方向上的驱动电压)时，反向发光元件LDr也保持非激活状态，因此电流基本上不在反向发光元件LDr中流动(或流过)。
像素电路PXC可以连接到像素PXL的扫描线Si和数据线Dj。此外，像素电路PXC可以连接到像素PXL的控制线CLi和感测线SENj。例如，当像素PXL被设置到显示区域DA的第i行和第j列时，像素PXL的像素电路PXC可以被连接到显示区域DA的第i扫描线Si、第j数据线Dj、第i控制线CLi和第j感测线SENj。
像素电路PXC可以包括第一晶体管T1、第二晶体管T2和第三晶体管T3以及存储电容器Cst。
第一晶体管T1是用于控制施加到发射组件EMU的驱动电流的驱动晶体管，并且可以电连接在第一驱动电源VDD和发射组件EMU之间。例如，第一晶体管T1的第一端子可以通过第一电力布线PL1电连接到第一驱动电源VDD，第一晶体管T1的第二端子可以电连接到第二节点N2以电连接到存储电容器Cst的第二存储电极UE，并且第一晶体管T1的栅电极可以电连接到第一节点N1。第一晶体管T1可以根据施加到第一节点N1的电压来控制通过第二节点N2从第一驱动电源VDD施加到发射组件EMU的驱动电流的量。在实施方式中，第一晶体管T1的第一端子可以是漏电极，而第一晶体管T1的第二端子可以是源电极，但是本公开不限于此。在一些实施方式中，第一晶体管T1的第一端子可以是源电极，并且其第二端子可以是漏电极。
第二晶体管T2是响应于扫描信号选择像素PXL并激活像素PXL的开关晶体管，并且可以电连接在数据线Dj和第一节点N1之间。第二晶体管T2的第一端子可以电连接到数据线Dj，第二晶体管T2的第二端子可以电连接到第一节点N1，并且第二晶体管T2的栅电极可以电连接到扫描线Si。第二晶体管T2的第一端子和第二端子是不同的端子，并且例如，当第一端子是漏电极时，第二端子可以是源电极。
当从扫描线Si提供栅极导通电压(例如，高电平电压)的扫描信号时，第二晶体管T2可以导通以电连接数据线Dj和第一节点N1。第一节点N1是第二晶体管T2的第二端子电连接到第一晶体管T1的栅电极的点，并且第二晶体管T2可以向第一晶体管T1的栅电极传送数据信号。
第三晶体管T3将第一晶体管T1电连接到感测线SENj，使得它可以通过感测线SENj获得感测信号，并且可以通过使用感测信号来检测像素PXL的除了第一晶体管T1的阈值电压之外的特性。关于像素PXL的特性的信息可以用于转换图像数据，从而可以补偿像素PXL之间的特性差异。第三晶体管T3的第二端子可以电连接到第一晶体管T1的第二端子，第三晶体管T3的第一端子可以电连接到感测线SENj，并且第三晶体管T3的栅电极可以电连接到控制线CLi。此外，第三晶体管T3的第一端子可以电连接到初始化电源。第三晶体管T3是配置成初始化第二节点N2的初始化晶体管，并且当从控制线CLi提供感测控制信号时，第三晶体管T3可以导通以将初始化电源的电压传送到第二节点N2。因此，存储电容器Cst的电连接到第二节点N2的第二存储电极UE可以被初始化。
存储电容器Cst可以包括第一存储电极LE(例如，下电极)和第二存储电极UE(例如，上电极)。存储电容器Cst的第一存储电极LE可以电连接到第一节点N1，并且存储电容器Cst的第二存储电极UE可以电连接到第二节点N2。存储电容器Cst在一个帧周期期间用与提供给第一节点N1的数据信号对应的数据电压充电。因此，存储电容器Cst可以存储与第一晶体管T1的栅电极的电压和第二节点N2的电压之间的差对应的电压。
发射组件EMU可以配置成包括至少一个串联级，该至少一个串联级包括彼此并联电连接的多个发光元件LD。在实施方式中，发射组件EMU可以配置成如图5中所示的串联并联混合结构。例如，发射组件EMU可以配置成包括第一串联级SET1和第二串联级SET2。
发射组件EMU可以包括电连接在第一驱动电源VDD和第二驱动电源VSS之间的第一串联级SET1和第二串联级SET2。第一串联级SET1和第二串联级SET2中的每个可以包括构成相应串联级的电极对的两个电极(例如，PE1和CTE1、CTE2和PE2)、以及在所述两个电极(例如，PE1和CTE1、CTE2和PE2)之间以相同方向并联电连接的多个发光元件LD。
第一串联级SET1包括第一电极PE1和第一中间电极CTE1，并且它可以包括电连接在第一电极PE1和第一中间电极CTE1之间的至少一个第一发光元件LD1。此外，第一串联级SET1可以包括在第一电极PE1和第一中间电极CTE1之间以相反方向电连接到第一发光元件LD1的反向发光元件LDr。
第二串联级SET2包括第二中间电极CTE2和第二电极PE2，并且它可以包括电连接在第二中间电极CTE2和第二电极PE2之间的至少一个第二发光元件LD2。此外，第二串联级SET2可以包括在第二中间电极CTE2和第二电极PE2之间以相反方向电连接到第二发光元件LD2的反向发光元件LDr。
第一中间电极CTE1和第二中间电极CTE2可以电连接和/或物理连接。第一中间电极CTE1和第二中间电极CTE2可以配置电连接连续的第一串联级SET1和第二串联级SET2的中间电极CTE。
在上述实施方式中，第一串联级SET1的第一电极PE1可以是每个像素PXL的阳极，并且第二串联级SET2的第二电极PE2可以是相应像素PXL的阴极。
如上所述，包括以串联-并联混合结构连接的串联级SET1和SET2(或发光元件LD)的像素PXL的发射组件EMU可以根据应用的产品规格而容易地调节驱动电流/电压条件。
与具有其中发光元件LD仅并联连接的结构的发射组件相比，包括以串联-并联混合结构连接的串联级SET1和SET2(或发光元件LD)的像素PXL的发射组件EMU可以减小驱动电流。此外，与具有其中相同数量的所有发光元件LD串联连接的结构的发射组件相比，包括以串联-并联混合结构连接的串联级SET1和SET2(或发光元件LD)的像素PXL的发射组件EMU可以减小施加到发射组件EMU的两端的驱动电压。此外，相比于具有其中所有的串联级串联连接的结构的发光单元，包括以串联-并联混合结构连接的串联级SET1和SET2(或发光元件LD)的像素PXL的发射组件EMU可以在相同数量的电极PE1、CTE1、CTE2和PE2之间包括更多数量的发光元件LD。在这样的实施方式中，可以提高发光元件LD的发光效率，并且即使在特定的串联级中出现缺陷，由于缺陷而不发射光的发光元件LD的比率也相对减小，并且因此可以减轻发光元件LD的发光效率的劣化。
在图5中，示出了其中包括在像素电路PXC中的第一晶体管T1、第二晶体管T2和第三晶体管T3全部是N型晶体管的实施方式，但是本公开不限于此。例如，上述第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以被改变为P型晶体管。此外，尽管图5公开了其中发射组件EMU电连接在像素电路PXC和第二驱动电源VSS之间的实施方式，但是发射组件EMU也可以电连接在第一驱动电源VDD和像素电路PXC之间。
像素电路PXC的结构可以进行各种改变。例如，像素电路PXC可以另外包括其它电路元件，诸如至少一个晶体管元件(诸如用于初始化第一节点N1的晶体管元件和/或用于控制发光元件LD的光发射时间的晶体管元件)或用于提高第一节点N1的电压的升压电容器。
在下文中，为了更好地理解和易于描述，平面图中的水平方向被表示为第一方向DR1，平面图中的竖直方向被表示为第二方向DR2，并且剖视图中的竖直方向被表示为第三方向DR3。
图6示出了图3中所示的像素PXL的示意性顶视平面图。
在图6中，为了便于描述，省略了电连接到发光元件LD的晶体管和电连接到晶体管的信号布线。
在以下实施方式中，不仅包括在图6中所示的像素PXL中的组成元件，而且在其中设置(或定位)该组成元件的区域被统称为像素PXL。
参考图1至图6，像素PXL可以位于设置在衬底SUB上的像素区域PXA中。像素区域PXA可以具有发射区域EMA和非发射区域NEA。
像素PXL可以包括位于非发射区域NEA中的第一堤部BNK1和位于发射区域EMA中的发光元件LD。
第一堤部BNK1可以是限定(或划分)像素PXL的像素区域PXA(或发射区域EMA)和与其相邻的像素PXL中的每个的结构，并且例如可以是像素限定膜。
在实施方式中，第一堤部BNK1可以是限定每个发射区域EMA的像素限定膜或坝结构，其中发光元件LD在向像素PXL提供(或注入或沉积)发光元件LD的工艺中应该被提供在该发射区域EMA中。例如，像素PXL的发射区域EMA被第一堤部BNK1划分，使得包括目标量和/或类型的发光元件LD的混合溶液(例如，油墨)可以被提供给发射区域EMA(或注入或沉积到发射区域EMA中)。在一些实施方式中，在向像素PXL提供颜色转换层(例如，参见图10中的“CCL”)的工艺中，第一堤部BNK1可以是限定要向其提供颜色转换层CCL的每个发射区域EMA的像素限定层。
在一些实施方式中，第一堤部BNK1可以配置成包括至少一种光阻挡材料和/或至少一种反射材料(或散射材料)，以防止在像素PXL和与其相邻的像素PXL之间发生光泄漏。在一些实施方式中，第一堤部BNK1可以包括透明材料(或物质)。透明材料可以包括例如聚酰胺树脂、聚酰亚胺树脂等，但不限于此。根据其它实施方式，反射材料层可以单独地设置和/或形成在第一堤部BNK1上，以进一步提高从像素PXL发射的光的效率。
第一堤部BNK1可以具有至少一个开口OP，该开口OP暴露位于像素区域PXA下方的组件。在实施方式中，像素PXL的发射区域EMA和第一堤部BNK1中的开口OP可以彼此对应。
电极分离区域OPA可以位于每个像素PXL的非发射区域NEA中。电极分离区域OPA可以是其中每个像素PXL中的第一对准电极ALE1与设置于在第二方向DR2上相邻的像素PXL中的第一对准电极ALE1分离的区域。
显示元件层DPL包括设置在发射区域EMA中的电极PE(例如，像素电极)、电连接到电极PE的发光元件LD、以及设置在对应于电极PE的位置处的对准电极ALE。例如，在发射区域EMA中，设置有第一电极PE1(例如，第一像素电极)、第二电极PE2(例如，第二像素电极)、发光元件LD以及第一对准电极ALE1和第二对准电极ALE2。此外，中间电极CTE可以设置在发射区域EMA中。电极PE和/或对准电极ALE的数量、形状、尺寸和布置可以根据像素PXL的结构(诸如根据发射组件EMU的变化)而进行各种变化。
在实施方式中，对准电极ALE、发光元件LD和电极PE可以基于衬底SUB的其上设置有像素PXL的一个表面依次地设置，但本公开不限于此。在一些实施方式中，配置像素PXL(或发射组件EMU)的电极图案的位置和形状顺序可以进行各种改变。稍后将参考图7至图12来描述像素PXL的堆叠结构。
对准电极ALE可以位于至少发射区域EMA中，可以在发射区域EMA中在第一方向DR1上彼此间隔开，并且可以分别在第二方向DR2上延伸。对准电极ALE可以包括布置成在第一方向DR1上彼此间隔开的第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2。
在显示装置DD的制造工艺期间，在发光元件LD被提供并且在发射区域EMA中对准之后，第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2中的至少一个可以与另一电极(例如，设置于在第二方向DR2上与每个像素PXL相邻的相邻像素PXL中的对准电极ALE)分离。作为示例，在显示装置DD的制造工艺期间，在发光元件LD被提供并且在发射区域EMA中对准之后，第一对准电极ALE1可以与设置在与相应像素PXL相邻的相邻像素PXL中的第一对准电极ALE1分离。
例如，设置在显示区域DA中的第一对准电极ALE1可以形成为在显示装置DD(或像素PXL)的制造工艺中彼此连接。例如，第一对准电极ALE1可以形成为与浮置图案FTP一体地连接，以配置第一对准布线。浮置图案FTP可以通过第三通孔(例如，第三通孔开口)VIH3电连接到像素电路层PCL的一些组件，例如第一电力布线(例如，参见图5中的“PL1”)。在发光元件LD的对准工艺中，可以通过第一电力布线PL1将第一对准信号提供给第一对准布线。在完成发光元件LD的对准工艺之后(例如，在对准发光元件LD的工艺之后)，从位于非发射区域NEA中的第三通孔VIH3的外围去除第一对准布线的一部分(例如，切割第一对准布线)，使得第一对准电极ALE1和第一电力布线PL1之间的电连接被断开。例如，通过切割位于浮置图案FTP周围的电极分离区域OPA中的第一对准布线，第一对准布线可以被分离成第一对准电极ALE1和浮置图案FTP。此外，相邻像素PXL的第一对准电极ALE1可以通过在相邻像素列之间的电极分离区域OPA中切割第一对准布线来分离。因此，位于相同像素列中的像素PXL的第一对准电极ALE1彼此电分离，从而像素PXL可以被单独地驱动。
当在平面图中观察时，第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2可以沿着第一方向DR1布置在发射区域EMA中。第二对准电极ALE2可以定位成与第一对准电极ALE1的一侧(例如，左侧)相邻，并且另一第二对准电极ALE2可以定位成与第一对准电极ALE1的另一侧(例如，右侧)相邻。
第一对准电极ALE1可以通过第二通孔(例如，第二通孔开口)VIH2电连接到像素电路PXC的一些组件(例如，存储电容器(例如，参见图5中的“Cst”))的第二存储电极(例如，参见图5中的“UE”)。第二通孔VIH2可以通过去除位于第一对准电极ALE1和第二存储电极UE之间的绝缘层的部分区域来形成。
另一第二对准电极ALE2可以通过第一通孔(例如，第一通孔开口)VIH1电连接到像素电路PXC的一些组件，例如第二电力布线PL2。第一通孔VIH1可以通过去除位于另一第二对准电极ALE2和第二电力布线PL2之间的绝缘层的部分区域来形成。
发射区域EMA中的第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2中的每个可以设置成在第一方向DR1上与相邻的对准电极ALE间隔开。第二对准电极ALE2可以与位于相邻像素PXL中的第二对准电极ALE2一体地形成。
在发光元件LD在每个像素PXL的发射区域EMA中对准之前，第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2中的每个可以接收信号(例如，对准信号和/或预定信号)，并且可以用作用于对准发光元件LD的对准布线。
第一对准电极ALE1可以在发光元件LD的对准步骤中接收第一对准信号，并且第二对准电极ALE2和另一第二对准电极ALE2可以在发光元件LD的对准步骤中接收第二对准信号。上述第一对准信号和第二对准信号可以是具有足以使发光元件LD对准在对准电极ALE之间的电压差和/或相位差的信号。第一对准信号和第二对准信号中的至少一个可以是AC信号，但不限于此。
第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2可以设置成在至少发射区域EMA中具有恒定宽度的棒形状，但它们不限于此。第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2可以在非发射区域NEA中具有或不具有曲化部分，并且在除了发射区域EMA之外的区域中的形状和/或尺寸没有特别限制，并且可以进行各种改变。
用于改变对准电极ALE的表面轮廓(或形状)以在显示装置DD的图像显示方向上引导从发光元件LD发射的光的堤部图案可以位于上述对准电极ALE的每个之下。稍后将参考图7至图12来描述这样的堤部图案。
至少两个至数十个发光元件LD可以对准和/或设置在发射区域EMA(或像素区域PXA)中，但是发光元件LD的数量不限于此。在一些实施方式中，在发射区域EMA(或像素区域PXA)中对准和/或设置的发光元件LD的数量可以进行各种改变。
发光元件LD可以分别设置在第二对准电极ALE2和第一对准电极ALE1之间以及第一对准电极ALE1和另一第二对准电极ALE2之间。当在平面图中观察时，发光元件LD中的每个可以包括第一端部EP1和第二端部EP2，它们在其长度方向(例如，第一方向DR1)上位于其相应端部处(或彼此面对)。在实施方式中，包括p型半导体层的第二半导体层(例如，参见图1中的“13”)可以位于第一端部EP1(或p型端部)处，并且包括n型半导体层的第一半导体层(例如，参见图1中的“11”)可以位于第二端部EP2(或n型端部)处。发光元件LD可以分别在第二对准电极ALE2和第一对准电极ALE1之间以及第一对准电极ALE1和另一第二对准电极ALE2之间彼此并联电连接。
发光元件LD可以设置成彼此间隔开，并且可以基本上彼此平行地对准。发光元件LD彼此间隔开的距离没有特别限制。在一些实施方式中，多个发光元件LD彼此相邻地设置以形成组，并且多个其它发光元件LD可以以彼此间隔一定距离(例如，预定距离)的状态被分组，并可以具有不均匀的密度且也可以在一个方向上对准。
发光元件LD可以通过包括喷墨印刷方法和狭缝涂布方法的各种方法注入(或提供)到像素区域PXA(或发射区域EMA)中。例如，发光元件LD可以与挥发性溶剂混合，并且然后通过喷墨印刷方法或狭缝涂布方法注入(或提供)到像素区域PXA中。在这样的实施方式中，当将相应的对准信号施加到第二对准电极ALE2、第一对准电极ALE1和另一第二对准电极ALE2中的每个时，可以分别在第二对准电极ALE2和第一对准电极ALE1之间以及在第一对准电极ALE1和另一第二对准电极ALE2之间形成电场。因此，发光元件LD可以分别在第二对准电极ALE2和第一对准电极ALE1之间以及在第一对准电极ALE1和另一第二对准电极ALE2之间对准。在发光元件LD对准之后，通过使溶剂挥发或以其它方式将其去除(或消除)，可以将发光元件LD稳定地布置在对准电极ALE之间。
在一些实施方式中，发光元件LD可以包括第一发光元件LD1和第二发光元件LD2。
第一发光元件LD1可以在第一对准电极ALE1的右侧与另一第二对准电极ALE2之间对准，以电连接到第一电极PE1和中间电极CTE。第二发光元件LD2可以在第一对准电极ALE1的左侧与第二对准电极ALE2之间对准，以电连接到中间电极CTE和第二电极PE2。
可以设置多个第一发光元件LD1和第二发光元件LD2。多个第一发光元件LD1中的每个的第一端部EP1可以电连接到第一电极PE1，并且多个第一发光元件LD1中的每个的第二端部EP2可以电连接到中间电极CTE。多个第二发光元件LD2中的每个的第一端部EP1可以电连接到中间电极CTE，并且多个第二发光元件LD2中的每个的第二端部EP2可以电连接到第二电极PE2。
多个第一发光元件LD1可以在第一电极PE1和中间电极CTE之间相互并联连接，并且多个第二发光元件LD2可以在中间电极CTE和第二电极PE2之间相互并联连接。
电极PE和中间电极CTE可以设置在像素PXL的至少发射区域EMA中，并且可以分别设置在与至少一个对准电极ALE和发光元件LD对应的位置处。例如，每个电极PE和每个中间电极CTE可以形成在每个对准电极ALE和相应的发光元件LD上，以与每个对准电极ALE和相应的发光元件LD重叠，从而电连接到至少发光元件LD。
电极PE可以包括彼此间隔开设置的第一电极PE1和第二电极PE2。
第一电极PE1(例如，“第一像素电极”或“阳极”)可以形成在第一对准电极ALE1的右侧上和第一发光元件LD1中的每个的第一端部EP1上，以电连接到第一发光元件LD1中的每个的第一端部EP1。第一电极PE1可以具有沿着其延伸方向(例如，第二方向DR2)具有恒定宽度的棒形状。
第二电极PE2(例如，“第二像素电极”或“阴极”)可以形成在第二对准电极ALE2上和第二发光元件LD2中的每个的第二端部EP2上，以电连接到第二发光元件LD2中的每个的第二端部EP2。第二电极PE2可以具有沿着其延伸方向(例如，第二方向DR2)具有恒定宽度的棒形状。
中间电极CTE可以形成在另一第二对准电极ALE2上和第一发光元件LD1中的每个的第二端部EP2上，以电连接到第一发光元件LD1中的每个的第二端部EP2。此外，中间电极CTE可以形成在第一对准电极ALE1的左侧上和第二发光元件LD2中的每个的第一端部EP1上，以电连接到第二发光元件LD2中的每个的第一端部EP1。中间电极CTE可以具有弯曲一次或多次的形状，以在平面图中观察时围绕第一电极PE1的至少一侧。
第一发光元件LD1可以通过中间电极CTE串联电连接到第二发光元件LD2。第一电极PE1和中间电极CTE可以与在其间并联电连接的第一发光元件LD1一起配置发射组件EMU的第一串联级SET1。中间电极CTE和第二电极PE2可以与在其间并联电连接的第二发光元件LD2一起配置发射组件EMU的第二串联级SET2。
在实施方式中，第一电极PE1可以通过在至少非发射区域NEA中的第一接触孔(例如，第一接触开口)CH1接触第一对准电极ALE1，以电连接和/或物理地连接到第一对准电极ALE1。第一接触孔CH1可以通过去除位于第一电极PE1和第一对准电极ALE1之间的至少一个绝缘层的一部分而形成，并且第一对准电极ALE1的一部分可以被第一接触孔CH1暴露。已经描述了作为第一电极PE1和第一对准电极ALE1之间的连接点(或接触点)的第一接触孔CH1位于非发射区域NEA中，但是本公开不限于此。在一些实施方式中，第一电极PE1和第一对准电极ALE1之间的连接点(或接触点)可以位于像素PXL的发射区域EMA中。
像素电路PXC、第一对准电极ALE1和第一电极PE1可以通过第二通孔VIH2和第一接触孔CH1电连接。在以上实施方式中，已经描述了第一对准电极ALE1和第一电极PE1通过第一接触孔CH1直接接触和连接，但是本公开不限于此。在一些实施方式中，为了防止由于第一对准电极ALE1的材料特性引起的缺陷，第一电极PE1可以与像素电路PXC直接接触，而不与第一对准电极ALE1直接接触，从而电连接到像素电路PXC。
第二电极PE2可以通过第二接触孔(例如，第二接触开口)CH2直接接触第二对准电极ALE2，以电连接和/或物理地连接到第二对准电极ALE2。第二接触孔CH2可以通过去除位于第二电极PE2和第二对准电极ALE2之间的至少一个绝缘层的一部分而形成，并且第二对准电极ALE2的一部分可以被第二接触孔CH2暴露。在一些实施方式中，作为第二电极PE2和第二对准电极ALE2之间的连接点(或接触点)的第二接触孔CH2可以位于像素PXL的发射区域EMA中。
第二电力布线PL2、第二对准电极ALE2和第二电极PE2可以通过第一通孔VIH1和第二接触孔CH2彼此电连接。
在以上实施方式中，已经描述了第二对准电极ALE2和第二电极PE2通过第二接触孔CH2直接接触和连接，但是本公开不限于此。在一些实施方式中，为了防止由于第二对准电极ALE2的材料特性引起的缺陷，第二电极PE2可以直接接触第二电力布线PL2，而不直接接触第二对准电极ALE2，从而电连接到第二电力布线PL2。
下文中，将主要参考图7至图12来描述根据本公开的实施方式的像素PXL的堆叠结构。
图7至图11示出了沿着图6的线II-II’截取的示意性剖视图，图12示出了沿着图6的线III-III’截取的示意性剖视图，图13A示出了图12的部分EA1的示意性放大图，图13B示出了从上方观察的图13A中所示的第二导电图案CP2和通路层VIA的示意图，图14A和图14B示出了图12的部分EA2的示意性放大图，图14C示出了从上方观察的图14A中所示的第一导电图案CP1和通路层VIA的示意图，以及图15示出了沿着图6的线IV-IV’截取的示意性剖视图。
图8和图9中所示的实施方式示出了图7中所示的实施方式关于电极PE和中间电极CTE的形成步骤以及第三绝缘层INS3的存在与否的变化。例如，图8示出了其中在形成第一电极PE1和第二电极PE2以及第三绝缘层INS3之后形成中间电极CTE的实施方式，而图9示出了其中通过相同工艺形成第一电极PE1和第二电极PE2以及中间电极CTE的实施方式。
图10和图11中所示的实施方式示出了图7中所示的实施方式关于光学层LCL的存在与否和位置的变化。例如，图10示出了其中包括颜色转换层CCL和滤色器CF的光学层LCL通过连续工艺位于第一电极PE1和第二电极PE2上的实施方式，而图11示出了其中包括颜色转换层CCL和滤色器CF的光学层LCL通过使用中间层CTL的粘附工艺位于显示元件层DPL上的实施方式。
在图13B和图14C中，为了更好地理解和易于描述，施加了用于识别通路层VIA的第二区域VIA_b的图案。
在关于图7至图15所描述的实施方式中，诸如通过将每个电极示出为单个膜，并且通过将每个绝缘层示出为单个膜，简化并示出了像素PXL的堆叠结构，但是本公开不限于此。
结合以下对图7至图15中所示实施方式的描述，将主要描述与上述实施方式的不同之处，以避免重复描述。
参考图1至图15，像素PXL可以包括衬底SUB、像素电路层PCL和显示元件层DPL。
像素电路层PCL和显示元件层DPL可以设置成在衬底SUB的一个表面上彼此重叠。例如，在衬底SUB的显示区域DA中，像素电路层PCL可以设置在衬底SUB的一个表面上，并且显示元件层DPL可以设置在像素电路层PCL上。然而，像素电路层PCL和显示元件层DPL在衬底SUB上的相互位置可以根据实施方式改变。当像素电路层PCL和显示元件层DPL形成为单独的层并且彼此重叠时，用于在平面图中形成像素电路PXC和发射组件EMU的相应布局空间可以被充分地保证。
衬底SUB可以包括透明绝缘材料以透射光。衬底SUB可以是刚性衬底或柔性衬底。
在像素电路层PCL的每个像素区域PXA中，可以设置配置相应像素PXL的像素电路PXC的电路元件(例如，晶体管T)以及电连接到电路元件的信号布线(例如，预定信号布线)。此外，配置相应像素PXL的发射组件EMU的对准电极ALE、发光元件LD和/或电极PE可以设置在显示元件层DPL的每个像素区域PXA中。
除了电路元件和信号布线之外，像素电路层PCL可以包括至少一个绝缘层。例如，像素电路层PCL可以包括在第三方向DR3上依次堆叠在衬底SUB上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD、钝化层PSV和通路层VIA。
缓冲层BFL可以完全设置在衬底SUB上。缓冲层BFL可以防止杂质扩散到包括在像素电路PXC中的晶体管T中。缓冲层BFL可以是包括无机材料的无机绝缘膜。缓冲层BFL可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和氧化铝(AlOx)中的至少一种。缓冲层BFL可以设置为单个膜，但是也可以设置为两个或更多个膜的多膜。当缓冲层BFL设置为多膜时，其相应的层可以由相同的材料或不同的材料制成。根据衬底SUB的材料、工艺条件等，可以省略缓冲层BFL。
栅极绝缘层GI可以完全设置在缓冲层BFL上。栅极绝缘层GI可以包括与上述缓冲层BFL相同的材料，或者可以包括来自作为缓冲层BFL的组成材料而被描述的材料中的合适的(或选择的)材料。例如，栅极绝缘层GI可以是包括无机材料的无机绝缘膜。
层间绝缘层ILD可以完全设置和/或形成在栅极绝缘层GI上。层间绝缘层ILD可以包括与缓冲层BFL的材料相同的材料，或者可以包括来自作为缓冲层BFL的组成材料而被描述的材料中的一种或多种合适的(或选择的)材料。
钝化层PSV可以完全设置和/或形成在层间绝缘层ILD上。钝化层PSV可以包括与栅极绝缘层GI的材料相同的材料，或者可以包括来自作为栅极绝缘层GI的组成材料而被描述的材料中的一种或多种合适的(或选择的)材料。
钝化层PSV可以部分地打开(例如，可以在其中具有一个或多个开口)，以暴露像素电路PXC的一些组件。例如，钝化层PSV可以具有暴露第一导电图案CP1的区域的第一开口OPN1、暴露第二导电图案CP2的区域的第二开口OPN2、以及暴露第三导电图案CP3的区域的第三开口OPN3。
通路层VIA可以完全设置和/或形成在钝化层PSV上。通路层VIA可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。无机绝缘膜可以包括例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)和氧化铝(AlOx)中的至少一种。有机绝缘膜可以是例如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
通路层VIA可以包括多个通孔(例如，通孔开口)VIH。例如，通路层VIA可以部分地打开以包括与钝化层PSV的第一开口OPN1、第二开口OPN2和第三开口OPN3对应的第一通孔VIH1、第二通孔VIH2和第三通孔VIH3。例如，通路层VIA的第一通孔VIH1可以相应地与钝化层PSV的第一开口OPN1重叠(例如，可以在第三方向DR3上对准)，通路层VIA的第二通孔VIH2可以相应地与钝化层PSV的第二开口OPN2重叠，并且通路层VIA的第三通孔VIH3可以相应地与钝化层PSV的第三开口OPN3重叠。
在实施方式中，通路层VIA可以是用于减轻(或平滑)由在像素电路层PCL中位于其之下的像素电路PXC的组件引起的台阶的平坦化层。
像素电路PXC可以包括设置在缓冲层BFL上的至少一个晶体管T。例如，像素电路PXC可以包括用于控制发光元件LD的驱动电流的第一晶体管T1(例如，驱动晶体管)和电连接到第一晶体管T1的第二晶体管T2(例如，开关晶体管)。第一晶体管T1可以是参考图5描述的第一晶体管T1，并且第二晶体管T2可以是参考图5描述的第二晶体管T2。然而，本公开不限于此，并且除了第一晶体管T1和第二晶体管T2之外，像素电路PXC还可以包括用于执行其它功能的其它电路元件。在以下实施方式中，第一晶体管T1和第二晶体管T2被统称为晶体管T或多个晶体管T。
晶体管T可以包括半导体图案SCP、与半导体图案SCP的一部分重叠的栅电极GE、以及电连接到半导体图案SCP的源电极SE和漏电极DE。
栅电极GE可以设置和/或形成在栅极绝缘层GI上。栅电极GE可以与半导体图案SCP的一部分重叠。例如，栅电极GE可以与半导体图案SCP的有源图案重叠。
半导体图案SCP可以设置和/或形成在缓冲层BFL上。例如，半导体图案SCP可以位于缓冲层BFL和栅极绝缘层GI之间。半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体层。半导体图案SCP可以包括有源图案、第一接触区域和第二接触区域。有源图案、第一接触区域和第二接触区域可以由其中未掺杂杂质或掺杂有杂质的半导体层形成。例如，第一接触区域和第二接触区域可以由掺杂有杂质的半导体层形成，并且有源图案可以由未掺杂杂质的半导体层形成。至于杂质，例如可以使用n型杂质，但本公开不限于此。
半导体图案SCP的有源图案可以是沟道区域，该沟道区域是与相应晶体管T的栅电极GE重叠的区域。半导体图案SCP的第一接触区域可以接触有源图案的一端。此外，第一接触区域可以连接到源电极SE。半导体图案SCP的第二接触区域可以接触有源图案的另一端。此外，第二接触区域可以连接到漏电极DE。
源电极SE可以设置和/或形成在层间绝缘层ILD上。源电极SE可以通过穿透栅极绝缘层GI和层间绝缘层ILD的接触孔(例如，接触开口)接触半导体图案SCP的第一接触区域。第一晶体管T1的源电极SE可以与第二导电图案CP2一体地形成，以电连接到第二导电图案CP2。第二导电图案CP2可以是参考图5描述的存储电容器Cst的第二存储电极UE。
漏电极DE可以设置和/或形成在层间绝缘层ILD上。漏电极DE可以设置成在层间绝缘层ILD上与源电极SE间隔开。漏电极DE可以通过穿透栅极绝缘层GI和层间绝缘层ILD的接触孔(例如，接触开口)接触半导体图案SCP的第二接触区域。
底部金属图案BML可以设置在晶体管T之下。
底部金属图案BML可以是位于衬底SUB和缓冲层BFL之间的第一导电层。底部金属图案BML可以电连接到晶体管T。在这样的实施方式中，可以扩大提供给晶体管T的栅电极GE的电压(例如，预定电压)的驱动范围。底部金属图案BML可以电连接到晶体管T的半导体图案SCP以稳定晶体管T的沟道区域。此外，由于底部金属图案BML电连接到晶体管T，所以可以防止底部金属图案BML浮置。
上面描述了其中晶体管T是具有顶栅结构的薄膜晶体管的实施方式作为示例，但是本公开不限于此，并且晶体管T的结构可以进行各种改变。
底部金属图案BML可以形成为具有选自由铜(Cu)、钼(Mo)、钨(W)、钕(Nd)、钛(Ti)、铝(Al)、银(Ag)及其合金组成的组中的单种材料或其混合物的单膜结构。在其它实施方式中，为了降低布线电阻，底部金属图案BML可以形成为作为低电阻材料的钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)的双膜或多膜结构。
像素电路层PCL可以包括设置在层间绝缘层ILD上的第一导电图案CP1、第二导电图案CP2和第三导电图案CP3。第一导电图案CP1、第二导电图案CP2和第三导电图案CP3可以设置成在层间绝缘层ILD上彼此间隔开。
第一导电图案CP1可以是第二驱动电源VSS的电压施加到其的第二电力布线PL2。第一导电图案CP1可以通过钝化层PSV中的第一开口OPN1和通路层VIA中的第一通孔VIH1电连接到显示元件层DPL的第二对准电极ALE2。
第二导电图案CP2可以电连接到第一晶体管T1的源电极SE。在一些实施方式中，第二导电图案CP2和源电极SE可以一体地形成。第二导电图案CP2可以通过钝化层PSV中的第二开口OPN2和通路层VIA中的第二通孔VIH2电连接到显示元件层DPL的第一对准电极ALE1。
第三导电图案CP3可以是第一驱动电源VDD的电压施加到其的第一电力布线PL1。第三导电图案CP3可以通过钝化层PSV中的第三开口OPN3和通路层VIA中的第三通孔VIH3电连接到显示元件层DPL的浮置图案FTP。
第一导电图案CP1、第二导电图案CP2和第三导电图案CP3可以形成为以钛(Ti)和铜(Cu)的顺序堆叠的双层。
通路层VIA可以设置在第一导电图案CP1、第二导电图案CP2和第三导电图案CP3上。
通路层VIA的轮廓可以防止(例如，可以形成为防止)设置在其上的电极图案(例如，对准电极ALE)被切割(或断开)。例如，通路层VIA可以根据通孔VIH的位置包括台阶区域。通路层VIA可以包括对于每个区域具有不同厚度(或高度)的阶梯结构。对于每个区域具有不同厚度(或高度)的通路层VIA可以通过使用半色调掩模等来形成。
通路层VIA可以包括具有第一厚度d1的第一区域VIA_a和具有小于(或薄于)第一厚度d1的第二厚度d2的第二区域VIA_b。通路层VIA的厚度可以从参考表面(诸如衬底SUB的一个表面)测量。通路层VIA可以在每个区域中具有平坦表面，而与设置在其之下的组件的形状无关。
第二区域VIA_b可以位于像素区域PXA中并直接与相应的通孔VIH相邻。第二区域VIA_b可以位于像素区域PXA中，并直接与第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中的每个相邻。第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中的每个可以位于导电图案上，该导电图案被配置为以钛(Ti)和铜(Cu)的顺序堆叠的双层并且具有基本上厚的厚度，例如约的厚度。第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中的每个可以暴露导电图案的一个区域。第一通孔VIH1位于第一导电图案CP1之上以暴露第一导电图案CP1的一个区域，第二通孔VIH2位于第二导电图案CP2之上以暴露第二导电图案CP2的一个区域，并且第三通孔VIH3位于第三导电图案CP3之上以暴露第三导电图案CP3的一个区域。第二区域VIA_b可以定位成直接与第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中的每个相邻，并且可以与第一导电图案CP1的一部分、第二导电图案CP2的一部分以及第三导电图案CP3的一部分重叠。
当在平面图中观察时，第二区域VIA_b可以具有完全围绕(例如，在平面图中完全围绕或完全围绕其外围延伸)相应通孔VIH的环形形状。例如，如图14C中所示，第二区域VIA_b可以具有完全围绕暴露第一导电图案CP1的一个区域的第一通孔VIH1的环形形状。此外，如图13B中所示，第二区域VIA_b可以具有完全围绕暴露第二导电图案CP2的一个区域的第二通孔VIH2的环形形状。第二区域VIA_b可以具有完全围绕暴露第三导电图案CP3的一个区域的第三通孔VIH3的环形形状。
第二区域VIA_b可以具有倾斜表面，该倾斜表面在接触相应通孔VIH的一个表面上具有直线部分。例如，围绕第一通孔VIH1的第二区域VIA_b可以具有倾斜表面，该倾斜表面在接触第一通孔VIH1的一个表面上具有直线部分，围绕第二通孔VIH2的第二区域VIA_b可以具有倾斜表面，该倾斜表面在接触第二通孔VIH2的一个表面上包括直线部分，并且围绕第三通孔VIH3的第二区域VIA_b可以具有倾斜表面，该倾斜表面在接触(例如，暴露于)第三通孔VIH3的一个表面上包括直线部分。围绕第二区域VIA_b的第一区域VIA_a可以具有倾斜表面，该倾斜表面在接触(例如，暴露于)第二区域VIA_b的一个表面上具有直线部分。
然而，本公开不限于上述实施方式，并且在一些实施方式中，围绕第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中的每个的第二区域VIA_b可以具有倾斜表面，该倾斜表面在接触相应通孔VIH的一个表面上具有曲线部分，并且围绕第二区域VIA_b的第一区域VIA_a可以具有倾斜表面，该倾斜表面在接触第二区域VIA_b的一个表面上具有曲线部分。例如，如图14B中所示，围绕第一通孔VIH1的第二区域VIA_b可以具有倾斜表面，该倾斜表面在接触第一通孔VIH1的一个表面上具有曲线部分，并且围绕第二区域VIA_b的第一区域VIA_a可以具有倾斜表面，该倾斜表面在接触第二区域VIA_b的一个表面上具有曲线部分。
在实施方式中，第二区域VIA_b的围绕第二通孔VIH2(或接触或通向第二通孔VIH2)的一个表面相对于钝化层PSV的上表面的第一倾斜角度(例如，第一角度)θ1可以基本上与第二区域VIA_b的围绕第一通孔VIH1(或接触或通向第一通孔VIH1)的一个表面相对于钝化层PSV的上表面的第二倾斜角度(例如，第二角度)θ2相同或相似。然而，本公开不限于此。
第一倾斜角度θ1和/或第二倾斜角度θ2可以基本上与第二区域VIA_b的围绕第三通孔VIH3(或接触或通向第三通孔VIH3)的一个表面相对于钝化层PSV的上表面的第三倾斜角度(例如，第三角度)θ3相同或相似，但不限于此。
在实施方式中，第二区域VIA_b的宽度可以小于相应通孔VIH的宽度。例如，围绕第一通孔VIH1的第二区域VIA_b的宽度W4可以小于第一通孔VIH1的宽度(或直径)W3，并且围绕第二通孔VIH2的第二区域VIA_b的宽度W2可以小于第二通孔VIH2的宽度(或直径)W1。例如，第一通孔VIH1的宽度W3和第二通孔VIH2的宽度W1可以分别在约3μm至约7μm的范围内，但不限于此。
第一区域VIA_a可以位于像素区域PXA中以直接与第二区域VIA_b相邻。在第一区域VIA_a和第二区域VIA_b之间的边界VIA_c处，通路层VIA可以具有台阶结构。当在平面图中观察时，第一区域VIA_a可以完全围绕第二区域VIA_b的周边(或外围)。第二区域VIA_b的周边可以是第一区域VIA_a和第二区域VIA_b之间的边界VIA_c。
由于第一通孔VIH1、第二通孔VIH2和第三通孔VIH3、完全围绕相应通孔VIH的周边并具有第二厚度d2的第二区域VIA_b以及完全围绕第二区域VIA_b的周边并具有大于(例如，厚于)第二厚度d2的第一厚度d1的第一区域VIA_a，通路层VIA可以在相应通孔VIH附近具有台阶形状。例如，由于在第一通孔VIH1附近的围绕第一通孔VIH1的周边的第二区域VIA_b以及围绕第二区域VIA_b的周边的第一区域VIA_a，通路层VIA可以具有台阶形状。此外，由于在第二通孔VIH2附近的围绕第二通孔VIH2的周边的第二区域VIA_b以及围绕第二区域VIA_b的周边的第一区域VIA_a，通路层VIA可以具有台阶形状。由于在第三通孔VIH3附近的围绕第三通孔VIH3的周边的第二区域VIA_b以及围绕第二区域VIA_b的周边的第一区域VIA_a，通路层VIA可以具有台阶形状。
如上所述，由于台阶形状，通路层VIA的轮廓在第一通孔VIH1、第二通孔VIH2和第三通孔VIH3附近可以是平滑的。
显示元件层DPL可以设置在通路层VIA上。
显示元件层DPL可以包括堤部图案BNP、对准电极ALE、第一堤部BNK1、发光元件LD、电极PE和/或中间电极CTE。
堤部图案BNP可以位于通路层VIA上。作为示例，堤部图案BNP可以在通路层VIA的一个表面上在第三方向DR3上突出。因此，对准电极ALE的设置在堤部图案BNP上的一个区域可以在第三方向DR3(例如，衬底SUB的厚度方向)上突出。
堤部图案BNP可以包括包含无机材料的无机绝缘膜或包含有机材料的有机绝缘膜。在一些实施方式中，堤部图案BNP可以包括单个膜的有机绝缘膜和/或单个膜的无机绝缘膜，但不限于此。在一些实施方式中，堤部图案BNP可以是其中一个或多个有机绝缘膜和一个或多个无机绝缘膜堆叠的多层结构。然而，堤部图案BNP的材料不限于上述示例，并且在一些实施方式中，堤部图案BNP可以包括导电材料(或物质)。
堤部图案BNP可以具有其中其宽度沿着第三方向DR3从通路层VIA的表面(例如，上表面)朝向堤部图案BNP的上部变窄的梯形剖面形状，但不限于此。在一些实施方式中，堤部图案BNP可以具有其中其宽度沿着第三方向DR3从通路层VIA的一个表面朝向堤部图案BNP的上部变窄的半椭圆形剖面形状或半圆形(或半球形)剖面形状。堤部图案BNP的剖面形状不限于上述实施方式，并且其形状可以进行各种改变，使得堤部图案BNP可以提高从发光元件LD中的每个发射的光的效率。此外，在一些实施方式中，可以省略堤部图案BNP中的至少一个，或者可以改变堤部图案BNP的位置。
堤部图案BNP可以用作反射构件。作为示例，堤部图案BNP可以与设置在其上的对准电极ALE一起用作在显示装置DD的图像显示方向上引导从每个发光元件LD发射的光的构件，以提高像素PXL的光输出效率。
对准电极ALE可以位于堤部图案BNP上。
对准电极ALE可以设置在相同的平面上，并且可以在第三方向DR3上具有相同的厚度。对准电极ALE可以在相同的工艺中同步(或同时)形成。
对准电极ALE可以由具有反射率的材料(例如，反射材料)形成，以允许从发光元件LD发射的光被引导到显示装置DD的图像显示方向(例如，前方向)上。例如，对准电极ALE可以由导电材料(或物质)制成。导电材料可以包括配置成在显示装置DD的图像显示方向上反射由发光元件LD发射的光的不透明金属。不透明金属可以包括例如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)及其合金。然而，对准电极ALE的材料不限于上述材料。在一些实施方式中，对准电极ALE也可以包括透明导电材料(或物质)。透明导电材料(或物质)可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)的导电氧化物以及诸如聚(3,4-乙撑二氧噻吩)(PEDOT)的导电聚合物。当对准电极ALE包括透明导电材料(或物质)时，可以添加由不透明金属制成的单独的导电层，以在显示装置DD的图像显示方向上反射从发光元件LD发射的光。
对准电极ALE中的每个可以设置和/或形成为单个膜，但是它们不限于此。在一些实施方式中，对准电极ALE中的每个可以设置和/或形成为其中金属、合金、导电氧化物和导电聚合物中的两种或更多种堆叠的多层膜。对准电极ALE中的每个可以形成为包括双膜或更多膜的多层膜(例如，多膜)，以减小或最小化当信号(或电压)被传送到发光元件LD中的每个的相应端部(例如，第一端部EP1和第二端部EP2)时由于信号延迟而引起的失真。例如，对准电极ALE中的每个可以形成为多膜，该多膜选择性地还包括至少一个反射电极层、设置在反射电极层上方和/或下方的至少一个透明电极层、以及覆盖反射电极层和/或透明电极层的上部的至少一个导电封盖层中的至少一个。
如上所述，当对准电极ALE由反射导电材料制成时，从发光元件LD中的每个的两个端部发射的光(即，从第一端部EP1和第二端部EP2发射的光)可以在显示装置DD的图像显示方向上行进(例如，可以被反射以在显示装置DD的图像显示方向上行进)。
第一对准电极ALE1可以通过通路层VIA中的第二通孔VIH2和钝化层PSV中的第二开口OPN2电连接到像素电路层PCL的第二导电图案CP2(或第二存储电极UE)。第二对准电极ALE2可以通过通路层VIA中的第一通孔VIH1和钝化层PSV中的第一开口OPN1电连接到像素电路层PCL的第一导电图案CP1(或第二电力布线PL2)。
第一绝缘层INS1可以设置和/或形成在对准电极ALE上。
第一绝缘层INS1可以设置在对准电极ALE和通路层VIA上。第一绝缘层INS1可以被部分地打开(例如，可以在其中具有开口)，以在至少非发射区域NEA中暴露位于其之下的组件。例如，通过从至少非发射区域NEA去除一个区域，第一绝缘层INS1可以被部分地打开，以具有暴露第一对准电极ALE1的一部分的第一接触孔CH1，以及通过从至少非发射区域NEA去除另一区域，第一绝缘层INS1可以被部分地打开，以具有暴露第二对准电极ALE2的一部分的第二接触孔CH2。
第一绝缘层INS1可以形成为由无机材料制成的无机绝缘膜。例如，第一绝缘层INS1可以形成为配置成保护发光元件LD免受像素电路层PCL的影响的无机绝缘膜。例如，第一绝缘层INS1可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和氧化铝(AlOx)的金属氧化物中的至少一种。由无机绝缘膜制成的第一绝缘层INS1可以具有与位于其之下的组件的轮廓对应的轮廓(例如，表面)。在这样的实施方式中，在发光元件LD中的每个和第一绝缘层INS1之间可以存在空的间隙(或分离空间)。在一些实施方式中，第一绝缘层INS1可以形成为由有机材料制成的有机绝缘膜。
第一绝缘层INS1可以设置为单个膜或多膜。当第一绝缘层INS1设置为多膜时，第一绝缘层INS1可以设置为其中具有不同折射率的第一膜和第二膜交替堆叠的分布式布拉格反射器(DBR)结构。
第一绝缘层INS1可以完全设置在每个像素PXL的发射区域EMA和非发射区域NEA中，但不限于此。在一些实施方式中，第一绝缘层INS1可以仅位于每个像素PXL的特定区域中，例如位于发射区域EMA中。
第一堤部BNK1可以位于第一绝缘层INS1上。
第一堤部BNK1可以在至少非发射区域NEA中设置在第一绝缘层INS1上，但不限于此。
上述第一堤部BNK1和堤部图案BNP可以通过不同的工艺形成以设置在不同的层上，但不限于此。在一些实施方式中，第一堤部BNK1和堤部图案BNP可以通过不同的工艺形成并设置在相同的层上，或者可以通过相同的工艺形成并设置在相同的层上。
在像素PXL的其中形成有第一绝缘层INS1和第一堤部BNK1的发射区域EMA中，可以提供并对准发光元件LD。例如，通过喷墨印刷方法等将发光元件LD提供(或输入)到发射区域EMA，并且可以通过施加到对准电极ALE中的每个的信号(例如，对准信号或预定信号)而形成的电场将发光元件LD对准在对准电极ALE之间。作为示例，发光元件LD可以在第一对准电极ALE1和第二对准电极ALE2之间的第一绝缘层INS1上对准。
发光元件LD可以包括第一发光元件LD1和第二发光元件LD2。
第一发光元件LD1可以布置在第一对准电极ALE1的右侧和与第一对准电极ALE1的右侧相邻的另一第二对准电极ALE2之间。第一发光元件LD1可以具有与第一对准电极ALE1重叠的第一端部EP1和与另一个(或另一)第二对准电极ALE2重叠的第二端部EP2。
第二发光元件LD2可以布置在第一对准电极ALE1的左侧和与第一对准电极ALE1的左侧相邻的第二对准电极ALE2之间。第二发光元件LD2可以具有与第一对准电极ALE1的左侧重叠的第一端部EP1和与第二对准电极ALE2重叠的第二端部EP2。
第二绝缘层INS2(或绝缘图案)可以分别设置在第一发光元件LD1和第二发光元件LD2上。第二绝缘层INS2可以位于第一发光元件LD1和第二发光元件LD2上，以部分地覆盖第一发光元件LD1和第二发光元件LD2中的每个的外周表面(例如，表面)，同时将第一发光元件LD1和第二发光元件LD2中的每个的第一端部EP1和第二端部EP2暴露于外部。
第二绝缘层INS2可以包括包含无机材料的无机绝缘膜或包含有机材料的有机绝缘膜。例如，第二绝缘层INS2可以包括配置成保护第一发光元件LD1和第二发光元件LD2中的每个的有源层12免受外部氧气和湿气的影响的无机绝缘膜。然而，本公开不限于此，并且根据第一发光元件LD1和第二发光元件LD2将被应用到的显示装置DD(或显示面板DP)的设计条件，第二绝缘层INS2可以配置成包括有机材料的有机绝缘膜。第二绝缘层INS2可以配置为单个膜或多膜。
当在形成第二绝缘层INS2之前，在第一发光元件LD1和第二发光元件LD2以及第一绝缘层INS1之间存在空的间隙时，在形成第二绝缘层INS2的工艺中，可以用第二绝缘层INS2填充该空的间隙。
通过在每个像素PXL的发射区域EMA中在对准的发光元件LD上形成第二绝缘层INS2，发光元件LD可以不偏离它们的对准位置(例如，可以不移动或者可以不与对准位置分离)。
在发光元件LD的未被第二绝缘层INS2覆盖(例如，被其暴露)的第一端部EP1和第二端部EP2上，可以形成第一电极PE1、第二电极PE2和中间电极CTE中的不同电极。例如，第一电极PE1可以形成在第一发光元件LD1的第一端部EP1上，中间电极CTE可以形成在第一发光元件LD1的第二端部EP2上，中间电极CTE可以形成在第二发光元件LD2的第一端部EP1上，以及第二电极PE2可以形成在第二发光元件LD2的第二端部EP2上。
第一电极PE1可以设置在第一对准电极ALE1的上部处以与第一对准电极ALE1的右侧重叠，并且第二电极PE2可以设置在与第一对准电极ALE1的左侧相邻的第二对准电极ALE2的上部处以与第二对准电极ALE2重叠。中间电极CTE可以设置在与第一对准电极ALE1的右侧相邻的另一第二对准电极ALE2以及第一对准电极ALE1的左侧中的每个的上部处。
第一电极PE1可以通过第一绝缘层INS1中的第一接触孔CH1电连接到第一对准电极ALE1，并且第二电极PE2可以通过第一绝缘层INS1中的第二接触孔CH2电连接到第二对准电极ALE2。
在不同的实施方式中，第一电极PE1、中间电极CTE和第二电极PE2可以形成在相同的层或不同的层上。例如，第一电极PE1、中间电极CTE和第二电极PE2的相互位置和/或形成顺序可以进行各种改变。
在图7中所示的实施方式中，可以首先在第二绝缘层INS2上形成中间电极CTE。通过直接接触第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1，中间电极CTE可以电连接在第一发光元件LD1和第二发光元件LD2之间。此后，可以在发射区域EMA中形成第三绝缘层INS3以覆盖中间电极CTE。
第三绝缘层INS3可以位于中间电极CTE上以覆盖中间电极CTE(或者不将中间电极CTE暴露于外部)，从而保护中间电极CTE。
第三绝缘层INS3可以包括由无机材料制成的无机绝缘膜或由有机材料制成的有机绝缘膜。例如，第三绝缘层INS3可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和氧化铝(AlOx)的金属氧化物中的至少一种，但不限于此。此外，第三绝缘层INS3可以形成为单层或多层。
第一电极PE1和第二电极PE2可以形成在第三绝缘层INS3上。第一电极PE1可以直接接触第一发光元件LD1的第一端部EP1。第二电极PE2可以直接接触第二发光元件LD2的第二端部EP2。
在图8中所示的实施方式中，第一电极PE1和第二电极PE2可以形成在第二绝缘层INS2上。第一电极PE1和第二电极PE2可以同步(或同时)形成或连续地形成。此后，可以形成第三绝缘层INS3以覆盖第一电极PE1和第二电极PE2，并且可以在其中形成有第三绝缘层INS3的发射区域EMA中形成中间电极CTE。
如在图7和图8中所示的实施方式中，当设置在每个发光元件LD的第一端部EP1和第二端部EP2上的电极设置在不同的层上时，因为电极可以彼此稳定地分离，所以可以确保发光元件LD的第一端部EP1和第二端部EP2之间的电稳定性(例如，电绝缘)。
在图9中所示的实施方式中，第一电极PE1、中间电极CTE和第二电极PE2可以设置在显示元件层DPL的相同层上，并且可以同步(或同时)形成或连续地形成。可以省略第三绝缘层INS3。在图9中所示的实施方式中，当设置在每个发光元件LD的第一端部EP1和第二端部EP2上的电极设置在相同的层上并且同步(或同时)形成时，可以简化像素PXL的制造工艺并且可以提高其工艺效率。
第一电极PE1、第二电极PE2和中间电极CTE中的每个可以由各种透明导电材料制成。例如，第一电极PE1、第二电极PE2和中间电极CTE中的每个可以包括包含氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化铝锌(AZO)、氧化镓锌(GZO)、氧化锌锡(ZTO)和氧化镓锡(GTO)的各种透明导电材料中的至少一种，并且可以形成为基本上透明的或半透明的，以提供透光率(例如，预定透光率)。因此，从发光元件LD的第一端部EP1和第二端部EP2发射的光可以穿过电极PE和中间电极CTE，以被发射到显示装置DD(或显示面板DP)的外部。
在一些实施方式中，至少一个外涂层(例如，用于使显示元件层DPL的上表面平坦化的层)还可以设置在第一电极PE1、中间电极CTE和第二电极PE2上。
根据另一实施方式，光学层LCL可以选择性地设置在每个像素PXL的显示元件层DPL上，例如如图10和图11中所示。例如，光学层LCL可以包括颜色转换层CCL和滤色器CF。
在图10中所示的实施方式中，光学层LCL可以包括位于发射区域EMA中的第一滤色器CF1和颜色转换层CCL以及位于非发射区域NEA中的第二堤部BNK2。
第二堤部BNK2可以在非发射区域NEA中设置和/或形成在第一堤部BNK1上。第二堤部BNK2围绕(例如，在平面图中围绕或围绕其外围延伸)像素PXL的发射区域EMA，并且可以是通过限定将要设置(或形成)颜色转换层CCL的位置来限定发射区域EMA的坝结构。
第二堤部BNK2可以包括光阻挡材料。例如，第二堤部BNK2可以是黑矩阵。在一些实施方式中，第二堤部BNK2可以包括至少一种光阻挡材料和/或反射材料，使得从颜色转换层CCL发射的光在显示装置DD的图像显示方向上行进，从而提高颜色转换层CCL的光输出效率。
颜色转换层CCL可以在由第二堤部BNK2围绕的发射区域EMA中形成在每个像素PXL的第一电极PE1、中间电极CTE和第二电极PE2上(例如，在其上部处)。
颜色转换层CCL可以包括对应于特定颜色的颜色转换颗粒QD。例如，颜色转换层CCL可以包括颜色转换颗粒QD，其配置成将从发光元件LD发射的第一颜色的光转换为具有与第一颜色的光不同颜色的第二颜色(或特定颜色)的光。
当像素PXL是红色像素(例如，红色子像素)时，像素PXL的颜色转换层CCL可以包括红色量子点的颜色转换颗粒QD，其将从发光元件LD发射的第一颜色的光转换为第二颜色的光(例如，红色的光)。
当像素PXL是绿色像素(例如，绿色子像素)时，像素PXL的颜色转换层CCL可以包括绿色量子点的颜色转换颗粒QD，其将从发光元件LD发射的第一颜色的光转换为第二颜色的光(例如，绿色的光)。
当像素PXL是蓝色像素(例如，蓝色子像素)时，像素PXL的颜色转换层CCL可以包括蓝色量子点的颜色转换颗粒QD，其将从发光元件LD发射的第一颜色的光转换为第二颜色的光(例如，蓝色的光)。当像素PXL是蓝色像素(例如，蓝色子像素)时，在一些实施方式中，可以设置包括光散射颗粒SCT的光散射层，而不是包括颜色转换颗粒QD的颜色转换层CCL。例如，当发光元件LD发射蓝光时，像素PXL可以包括包含光散射颗粒SCT的光散射层。在一些实施方式中，可以省略上述光散射层。根据另一实施方式，当像素PXL是蓝色像素(例如，蓝色子像素)时，可以设置透明聚合物而不是颜色转换层CCL。
第四绝缘层INS4可以设置在位于发射区域EMA中的颜色转换层CCL上和位于非发射区域NEA中的第二堤部BNK2上。
第四绝缘层INS4可以完全设置在其中定位有像素PXL的显示区域DA(或像素区域PXA)中，以覆盖第二堤部BNK2和颜色转换层CCL。第四绝缘层INS4可以直接设置在第二堤部BNK2和颜色转换层CCL上。
第四绝缘层INS4可以是包括无机材料的无机绝缘膜。第四绝缘层INS4可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和氧化铝(AlOx)的金属氧化物中的至少一种。第四绝缘层INS4可以完全覆盖第二堤部BNK2和颜色转换层CCL，以防止湿气等从外部流入显示元件层DPL中。
第四绝缘层INS4可以具有平坦表面，同时减轻由设置在其之下的组件引起的台阶。例如，第四绝缘层INS4可以包括包含有机材料的有机绝缘膜。第四绝缘层INS4可以是公共地提供给显示区域DA的公共层，但不限于此。
滤色器层CFL可以设置和/或形成在第四绝缘层INS4上。滤色器层CFL可以包括对应于每个像素PXL的滤色器CF。例如，滤色器层CFL可以包括设置在一个像素PXL(以下被称为“第一像素”)的颜色转换层CCL上的第一滤色器CF1、设置在与第一像素相邻的像素PXL(以下被称为“第二像素”)的颜色转换层CCL上的第二滤色器CF2、以及设置在与第二像素相邻的像素PXL(以下被称为“第三像素”)的颜色转换层CCL上的第三滤色器CF3。
第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以设置成在非发射区域NEA中彼此重叠，以用作阻挡相邻像素PXL之间的光干涉的光阻挡构件。第一滤色器CF1、第二滤色器CF2和第三滤色器CF3中的每个可以包括滤色器材料，该滤色器材料选择性地透射由相应的颜色转换层CCL转换的第二颜色的光。例如，第一滤色器CF1可以是红色滤色器，第二滤色器CF2可以是绿色滤色器，并且第三滤色器CF3可以是蓝色滤色器，但是它们不限于此。
封装层ENC可以设置和/或形成在滤色器层CFL上。
封装层ENC可以包括第五绝缘层INS5。第五绝缘层INS5可以是包括无机材料的无机绝缘膜或包括有机材料的有机绝缘膜。第五绝缘层INS5可以完全覆盖位于其之下的组件，以阻止湿气等从外部流入滤色器层CFL和显示元件层DPL中。
第五绝缘层INS5可以形成为多层。例如，第五绝缘层INS5可以包括至少两个无机绝缘膜和插置在所述至少两个无机绝缘膜之间的至少一个有机绝缘膜。然而，第五绝缘层INS5的材料和/或结构可以进行各种改变。此外，在一些实施方式中，至少一个外涂层、填充层和/或上衬底还可以设置在第五绝缘层INS5上。
在根据上述实施方式的像素PXL中，颜色转换层CCL和滤色器层CFL通过连续工艺设置在发光元件LD上，从而可以通过颜色转换层CCL和滤色器层CFL通过发射具有优异的颜色再现性的光来提高光输出效率。
在一些实施方式中，例如如图11中所示，包括颜色转换层CCL和滤色器层CFL的光学层LCL可以通过连续工艺形成在基础层BSL的一个表面上，以形成单独的衬底，例如上衬底U_SUB。上衬底U_SUB可以通过中间层CTL等与显示元件层DPL结合(例如，联接到显示元件层DPL)。
中间层CTL可以是用于增强显示元件层DPL和上衬底U_SUB之间的粘附的透明粘合层(或接合层)，例如光学透明粘合层，但不限于此。在一些实施方式中，中间层CTL可以是折射率转换层，用于通过转换从发光元件LD发射的并行进到上衬底U_SUB的光的折射率来提高像素PXL的发光亮度。在一些实施方式中，中间层CTL可以包括由具有绝缘特性和粘合特性的绝缘材料制成的填料。
上衬底U_SUB可以包括基础层BSL、滤色器层CFL、第一封盖层CPL1、第二堤部BNK2、颜色转换层CCL和第二封盖层CPL2。
基础层BSL可以是刚性衬底或柔性衬底，并且其材料或物理特性没有特别限制。基础层BSL可以由与衬底SUB相同的材料制成，或者可以由与衬底SUB不同的材料制成。
滤色器层CFL和颜色转换层CCL可以设置在基础层BSL的一个表面上，以面对显示元件层DPL。滤色器层CFL的第一滤色器CF1可以设置在基础层BSL的一个表面上，以与发射区域EMA中的颜色转换层CCL对应。滤色器层CFL的第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以设置成在非发射区域NEA中彼此重叠，以用作光阻挡构件。
第一封盖层CPL1可以设置在滤色器层CFL和颜色转换层CCL之间。
第一封盖层CPL1可以位于滤色器层CFL上以覆盖滤色器层CFL，从而保护滤色器层CFL。第一封盖层CPL1可以是包括无机材料的无机膜或包括有机材料的有机膜。
第二堤部BNK2和颜色转换层CCL可以位于第一封盖层CPL1的一个表面上。
第二堤部BNK2可以是限定像素PXL的发射区域EMA的坝结构。
第二封盖层CPL2可以完全设置在第二堤部BNK2和颜色转换层CCL上。
第二封盖层CPL2可以包括诸如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和氧化铝(AlOx)的金属氧化物中的至少一种，但不限于此。在一些实施方式中，第二封盖层CPL2可以配置为包括有机材料的有机膜。第二封盖层CPL2位于颜色转换层CCL上，以保护颜色转换层CCL免受外部湿气等的影响，从而进一步提高颜色转换层CCL的可靠性。
上述上衬底U_SUB可以通过使用中间层CTL与显示元件层DPL结合。
根据上述实施方式，通路层VIA可以在相应通孔VIH附近具有台阶形状，因为围绕相应通孔VIH(例如，第一通孔VIH1、第二通孔VIH2和第三通孔VIH3)的周边的第二区域VIA_b具有第二厚度d2，并且围绕第二区域VIA_b的周边的第一区域VIA_a具有大于(或厚于)第二厚度d2的第一厚度d1。例如，通路层VIA可以在第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中的每个的附近具有台阶结构。由于台阶结构，通路层VIA可以在第一通孔VIH1、第二通孔VIH2和第三通孔VIH3附近具有平缓轮廓。因此，可以在形成通路层VIA之后执行的后续工艺中改善台阶覆盖率。例如，在位于通路层VIA上的电极图案(例如，第一对准电极ALE1和第二对准电极ALE2)中，由于通路层VIA的平缓轮廓，可以不减小其布线的厚度，或者布线可以在第一通孔VIH1、第二通孔VIH2和第三通孔VIH3中不会断裂。因此，可以防止第一对准电极ALE1和第二对准电极ALE2的断开缺陷，并且因此可以提高像素PXL和包括该像素PXL的显示装置DD的可靠性。
在下文中，将参考图16A至图16C描述上述通路层VIA的制造方法。
图16A至图16C示出了图12中所示的通路层VIA和钝化层PSV的制造方法的步骤的示意性剖视图。
参考图12和图16A，在钝化层PSV上完全涂覆配置为有机膜的绝缘材料层VIA’。绝缘材料层VIA’可以是通路层VIA的基础材料。
参考图12、图15、图16A和图16B，可以在绝缘材料层VIA’上涂覆光敏材料，并且可以在其上执行使用半色调掩模的光刻工艺，以形成具有台阶结构的通路层VIA，该台阶结构对于每个区域具有不同的厚度。
通路层VIA可以具有暴露钝化层PSV的上表面的第一通孔VIH1、第二通孔VIH2和第三通孔VIH3、具有第二厚度d2的第二区域VIA_b、以及具有大于(或厚于)第二厚度d2的第一厚度d1的第一区域VIA_a。
参考图12、图15和图16A至图16C，执行使用通路层VIA作为蚀刻掩模的干法蚀刻工艺，使得可以部分地打开其处的上表面被第一通孔VIH1、第二通孔VIH2和第三通孔VIH3暴露的钝化层PSV，以暴露位于钝化层PSV之下的导电图案(例如，第一导电图案CP1、第二导电图案CP2和第三导电图案CP3)中的每个的一个区域。
由于上述干法蚀刻工艺，钝化层PSV可以具有与通路层VIA的第一通孔VIH1对应的第一开口OPN1、与通路层VIA的第二通孔VIH2对应的第二开口OPN2、以及与通路层VIA的第三通孔VIH3对于的第三开口OPN3。
图17示出了沿着图3的线I-I’截取的示意性剖视图。
参考图1至图17，位于非显示区域NDA中的焊盘PD中的每个可以包括第一焊盘电极PDE1和第二焊盘电极PDE2。
第一焊盘电极PDE1可以位于层间绝缘层ILD上。第一焊盘电极PDE1可以与第一导电图案CP1、第二导电图案CP2和第三导电图案CP3设置在相同的层上。例如，第一焊盘电极PDE1可以在与第一导电图案CP1、第二导电图案CP2和第三导电图案CP3相同的工艺中形成，并且位于相同的层上。在实施方式中，第一焊盘电极PDE1可以配置为以钛(Ti)和铜(Cu)的顺序堆叠的双层。
钝化层PSV可以设置在第一焊盘电极PDE1上。
钝化层PSV可以被部分地打开以暴露焊盘区域PDA中的第一焊盘电极PDE1的一部分。例如，钝化层PSV可以被部分地打开以包括第一焊盘电极接触孔(例如，第一焊盘电极接触开口)PD_CH1，该第一焊盘电极接触孔PD_CH1暴露至少焊盘区域PDA中的第一焊盘电极PDE1的一部分。
第一绝缘层INS1可以设置在钝化层PSV上。
第一绝缘层INS1可以被部分地打开，以包括与第一焊盘电极接触孔PD_CH1对应的第二焊盘电极接触孔(例如，第二焊盘电极接触开口)PD_CH2。第二焊盘电极PDE2可以设置在第一绝缘层INS1上。
第二焊盘电极PDE2可以位于第一绝缘层INS1上，以直接接触由第一焊盘电极接触孔PD_CH1和第二焊盘电极接触孔PD_CH2暴露的第一焊盘电极PDE1，从而电连接到第一焊盘电极PDE1。第二焊盘电极PDE2可以与中间电极CTE设置在相同的层上。例如，第二焊盘电极PDE2可以在与中间电极CTE相同的工艺中形成，并且位于相同的层上。通路层VIA可以不设置在第一焊盘电极PDE1和第二焊盘电极PDE2之间(或者可以被省略)。例如，通路层VIA可以不设置在焊盘区域PDA中。
第二焊盘电极PDE2可以由透明导电氧化物制成。第二焊盘电极PDE2可以暴露于外部，以通过使用导电粘合构件等电连接到驱动器。
在上述实施方式中，通过直接接触包括钛(Ti)和铜(Cu)的堆叠布置并被第一焊盘电极接触孔PD_CH1和第二焊盘电极接触孔PD_CH2暴露的第一焊盘电极PDE1、以及由透明导电氧化物制成的第二焊盘电极PDE2，能够阻止第一焊盘电极PDE1直接接触由铝制成的任何导电层。
图18示意性地示出了根据实施方式的像素PXL，并且示出了沿着图6的线III-III’截取的示意性剖视图，图19A示出了图18的区域EA3的示意性放大图，以及图19B和图19C示出了从上方观察的图19A中所示的第一导电图案CP1和通路层VIA的示意图。
在图18至图19C中，将主要描述与上述实施方式的不同之处，以避免重复描述。此外，在图18至图19C中，未具体描述的并具有与前述元件相同的附图标记的组成元件与上述实施方式中的组成元件相同或基本上相同。
在图19B和图19C中，为了更好地理解和易于描述，施加了用于识别通路层VIA的第二区域VIA_b的图案。
参考图1至图6和图18至图19C，通路层VIA可以具有第一区域VIA_a、第二区域VIA_b、第一通孔VIH1、第二通孔VIH2和第三通孔VIH3。
通路层VIA可以位于像素区域PXA中，以直接与相应的通孔VIH相邻。例如，第二区域VIA_b可以位于像素区域PXA中，以直接与第一通孔VIH1和第二通孔VIH2中的每个的至少一侧相邻。
当在平面图中观察时，第二区域VIA_b可以围绕(例如，可以围绕其延伸)相应通孔VIH的至少一侧。例如，如图19B中所示，第二区域VIA_b可以围绕暴露第一导电图案CP1的一个区域的第一通孔VIH1的至少一侧(例如，左侧)。第二区域VIA_b的宽度W6可以小于第一通孔VIH1的宽度(或直径)W5。例如，当第一通孔VIH1的宽度W5为约7μm时，第二区域VIA_b的宽度W6可以为约2μm。然而，本公开不限于此。在一些实施方式中，如图19C中所示，第二区域VIA_b可以围绕第一通孔VIH1的左侧、上侧和下侧。
当第二区域VIA_b围绕第一通孔VIH1的至少一侧时，第一区域VIA_a可以围绕第二区域VIA_b以及第一通孔VIH1的其余区域。例如，第一区域VIA_a可以围绕第二区域VIA_b，并且被打开的第一通孔VIH1的其余区域可以不被第二区域VIA_b围绕。在这样的实施方式中，当从剖面观察时，第一区域VIA_a和第二区域VIA_b可以彼此面对，其中第一通孔VIH1插置在它们之间。彼此面对且第一通孔VIH1插置在它们之间的第二区域VIA_b和第一区域VIA_a可以具有不同的倾斜角度。例如，如图19A中所示，第二区域VIA_b的与第一通孔VIH1的左侧接触(或围绕第一通孔VIH1的左侧)的一个侧表面相对于钝化层PSV的上表面的倾斜角度θ4可以小于第一区域VIA_a的与第一通孔VIH1的右侧接触(或围绕第一通孔VIH1的右侧)的一个侧表面相对于钝化层PSV的上表面的倾斜角度θ5。
由于第一通孔VIH1、围绕第一通孔VIH1的左侧的第二区域VIA_b以及围绕第二区域VIA_b的第一区域VIA_a，所以位于第一通孔VIH1的左侧附近的通路层VIA可以具有台阶形状(或平滑的台阶结构)。由于第一通孔VIH1和围绕第一通孔VIH1的第一区域VIA_a，所以位于第一通孔VIH1的右侧附近的通路层VIA可以具有陡的台阶结构。
即使当位于第一通孔VIH1的右侧附近的通路层VIA具有陡的台阶结构时，但是由于位于第一通孔VIH1的左侧附近的通路层VIA具有台阶形状，因此通路层VIA的轮廓在第一通孔VIH1的左侧附近也可以是平缓的。因此，由于通路层VIA的平缓轮廓，位于通路层VIA上的第二对准电极ALE2的厚度可以不变薄，或者布线在第一通孔VIH1中可以不断裂。
虽然已经参考本公开的实施方式示出和描述了本公开，但是本领域中的技术人员将理解的是，在不背离由所附权利要求及其等同物限定的本公开的技术范围的情况下，可以在其中进行形式和细节上的各种改变。
因此，本说明书中所公开的实施方式用于说明的目的，而不是限制本公开的技术范围。本公开的范围由所附权利要求及其等同物限定。

Claims (10)

1.一种像素，其特征在于，包括：
衬底，具有发射区域和非发射区域；
第一导电图案、第二导电图案和第三导电图案，在所述衬底上并且彼此间隔开；
钝化层，在所述第一导电图案、所述第二导电图案和所述第三导电图案上，并且暴露所述第一导电图案、所述第二导电图案和所述第三导电图案中的每个；
通路层，在所述钝化层上，并且具有暴露所述第一导电图案的一个区域的第一通孔、暴露所述第二导电图案的一个区域的第二通孔和暴露所述第三导电图案的一个区域的第三通孔，所述通路层包括具有第一厚度的第一区域和具有小于所述第一厚度的第二厚度的第二区域，所述第二区域直接与所述第一通孔、所述第二通孔和所述第三通孔中的至少一个相邻；
第二对准电极，在所述通路层上并电连接到所述第一导电图案；
第一对准电极，在所述通路层上并电连接到所述第二导电图案；以及
发光元件，在所述第一对准电极和所述第二对准电极上。
2.根据权利要求1所述的像素，其特征在于，
所述通路层的所述第二区域在所述第一通孔和所述第二通孔中的每个的至少一侧周围延伸，以及
所述通路层的所述第二区域直接与所述第一通孔和所述第二通孔中的每个的所述至少一侧相邻。
3.根据权利要求2所述的像素，其特征在于，所述通路层的所述第二区域面对所述通路层的所述第一区域，并且所述第一通孔和所述第二通孔中的每个在所述第一区域和所述第二区域之间，以及
其中，所述通路层的所述第二区域和所述通路层的所述第一区域具有不同的倾斜角度。
4.根据权利要求3所述的像素，其特征在于，在所述通路层的所述第二区域和所述通路层的所述第一区域中，所述通路层的所述第一区域的所述倾斜角度大于所述通路层的所述第二区域的所述倾斜角度。
5.根据权利要求1所述的像素，其特征在于，
所述通路层的所述第二区域完全在所述第一通孔和所述第二通孔中的每个周围延伸，
在平面图中，所述通路层的所述第二区域在所述第一通孔和所述第二通孔中的每个周围具有环形形状，以及
在平面图中，所述通路层的所述第一区域在所述通路层的所述第二区域周围延伸。
6.根据权利要求1所述的像素，其特征在于，
所述第一通孔和所述第二通孔中的每个具有第一宽度，
所述通路层的所述第二区域具有小于所述第一宽度的第二宽度，以及
所述通路层的所述第二区域与所述第一导电图案、所述第二导电图案和所述第三导电图案重叠。
7.根据权利要求1所述的像素，其特征在于，还包括：
晶体管，在所述衬底和所述钝化层之间，并且电连接到所述发光元件；
电容器，在所述衬底和所述钝化层之间，并且包括连接到所述晶体管的栅电极的第一存储电极和电连接到所述发光元件的第二存储电极；
第一电力布线，配置成接收第一驱动电源的电压；以及
第二电力布线，与所述第一电力布线间隔开，并且配置成接收不同于所述第一驱动电源的第二驱动电源的电压，
其中，所述第一导电图案包括所述第二电力布线，
其中，所述第二导电图案包括所述第二存储电极，以及
其中，所述第三导电图案包括所述第一电力布线。
8.一种显示装置，其特征在于，包括：
衬底，具有显示区域和非显示区域，所述非显示区域包括焊盘区域；
多个像素，在所述显示区域中，所述多个像素中的每个具有发射区域和非发射区域；以及
焊盘，在所述焊盘区域中并且电连接到所述多个像素中的每个，
其中，所述多个像素中的每个包括：
第一导电图案、第二导电图案和第三导电图案，在所述衬底上彼此间隔开；
钝化层，在所述第一导电图案、所述第二导电图案和所述第三导电图案上，并且暴露所述第一导电图案、所述第二导电图案和所述第三导电图案中的每个；
通路层，在所述钝化层上，并且具有暴露所述第一导电图案的一个区域的第一通孔、暴露所述第二导电图案的一个区域的第二通孔、以及暴露所述第三导电图案的一个区域的第三通孔；
第一对准电极和第二对准电极，在所述通路层上并且彼此间隔开；
绝缘层，在所述第一对准电极和所述第二对准电极上；
发光元件，在所述第一对准电极和所述第二对准电极之间的所述绝缘层上；以及
第一电极和第二电极，电连接到所述发光元件并且彼此间隔开，
其中，所述通路层包括具有第一厚度的第一区域和具有比所述第一厚度薄的第二厚度的第二区域，
其中，所述通路层的所述第二区域直接与所述第一通孔、所述第二通孔和所述第三通孔中的至少一个相邻，以及
其中，所述通路层不在所述焊盘区域中。
9.根据权利要求8所述的显示装置，其特征在于，所述通路层的所述第二区域在所述第一通孔和所述第二通孔中的每个的至少一侧周围延伸。
10.根据权利要求8所述的显示装置，其特征在于，所述通路层的所述第二区域完全在所述第一通孔、所述第二通孔和所述第三通孔中的每个周围延伸。
CN202321994064.9U 2022-07-29 2023-07-27 像素和显示装置 Active CN220569702U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0094941 2022-07-29
KR1020220094941A KR20240017272A (ko) 2022-07-29 2022-07-29 화소 및 이를 구비한 표시 장치

Publications (1)

Publication Number Publication Date
CN220569702U true CN220569702U (zh) 2024-03-08

Family

ID=89663697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202321994064.9U Active CN220569702U (zh) 2022-07-29 2023-07-27 像素和显示装置

Country Status (3)

Country Link
US (1) US20240038956A1 (zh)
KR (1) KR20240017272A (zh)
CN (1) CN220569702U (zh)

Also Published As

Publication number Publication date
US20240038956A1 (en) 2024-02-01
KR20240017272A (ko) 2024-02-07

Similar Documents

Publication Publication Date Title
CN116438656A (zh) 像素和包括该像素的显示装置
CN115707313A (zh) 显示装置和制造该显示装置的方法
CN117561606A (zh) 像素和包括其的显示装置
CN115223458A (zh) 像素及包括其的显示装置
CN116261359A (zh) 像素、包括该像素的显示装置及制造该显示装置的方法
US20230121816A1 (en) Display device and manufacturing method thereof
CN220569702U (zh) 像素和显示装置
CN115707288A (zh) 显示设备
EP4258353A1 (en) Pixel, display device having the same, and method of fabricating the display device
EP4333058A1 (en) Display device
EP4207322A1 (en) Display device and method of fabricating the same
EP4358136A1 (en) Pixel and display device having the same
CN117637795A (zh) 显示装置及其制造方法
CN115458562A (zh) 显示装置和制造该显示装置的方法
CN116895663A (zh) 像素及包括像素的显示装置
KR20230156219A (ko) 화소, 이를 포함하는 표시 장치, 및 표시 장치의 제조 방법
CN117716506A (zh) 显示装置
CN115347012A (zh) 显示装置和制造显示装置的方法
CN116632025A (zh) 像素和包括该像素的显示装置
KR20230146186A (ko) 화소 및 이를 포함한 표시 장치
CN116264241A (zh) 显示装置和制造该显示装置的方法
KR20240002279A (ko) 표시 장치
CN117995867A (zh) 显示设备和显示设备的制造方法
KR20240033728A (ko) 표시 장치 및 그의 제조 방법
CN118073506A (zh) 显示装置

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant