CN115707288A - 显示设备 - Google Patents

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layer
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朴章淳
李炫旭
郑达梭
许元亨
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Samsung Display Co Ltd
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Abstract

显示设备可以包括：衬底，包括显示区域和非显示区域；像素，设置在显示区域中；第一驱动电压线和第二驱动电压线，设置在非显示区域中并且彼此间隔开；第一扇出线，设置在非显示区域中并且电连接到第一驱动电压线；第二扇出线，设置在非显示区域中并且电连接到第二驱动电压线；第一电力线，包括从第一扇出线分支到像素中的相应一个像素的至少两个第一子电力线；以及第二电力线，包括从第二扇出线分支到像素中的相应一个像素的至少两个第二子电力线。

Description

显示设备
技术领域
本公开总体涉及显示设备。
背景技术
近来，随着对信息显示的兴趣的增加，已经持续进行对显示设备的研究和开发。
发明内容
实施方式提供了具有提高的可靠性的显示设备。
根据本公开的一方面，提供了显示设备，显示设备包括：衬底，包括显示区域和非显示区域；像素，设置在显示区域中；第一驱动电压线和第二驱动电压线，设置在非显示区域中并且彼此间隔开；第一扇出线，设置在非显示区域中并且电连接到第一驱动电压线；第二扇出线，设置在非显示区域中并且电连接到第二驱动电压线；第一电力线，包括从第一扇出线分支到像素中的相应一个像素的至少两个第一子电力线；以及第二电力线，包括从第二扇出线分支到像素中的相应一个像素的至少两个第二子电力线。
至少两个第一子电力线可以在相同的方向上延伸并且彼此间隔开，并且至少两个第二子电力线可以在相同的方向上延伸并且彼此间隔开。
至少两个第一子电力线可以包括从第一扇出线分支到像素中的相应一个像素的第(1-1)子电力线和第(1-2)子电力线，并且至少两个第二子电力线可以包括从第二扇出线分支到像素中的相应一个像素的第(2-1)子电力线和第(2-2)子电力线。
第一扇出线的数量与至少两个第一子电力线的数量的比率可以是1∶2，并且第二扇出线的数量与至少两个第二子电力线的数量的比率可以是1∶2。
第(1-1)子电力线和第(1-2)子电力线可以与第(2-1)子电力线和第(2-2)子电力线间隔开，并且与第(2-1)子电力线和第(2-2)子电力线电断开。
第(1-1)子电力线的宽度和第(1-2)子电力线的宽度可以彼此相等，并且第(2-1)子电力线的宽度和第(2-2)子电力线的宽度可以彼此相等。
第(1-1)子电力线的宽度、第(1-2)子电力线的宽度以及第(1-1)子电力线与第(1-2)子电力线之间的距离之和可以等于第一扇出线的宽度，并且第(2-1)子电力线的宽度、第(2-2)子电力线的宽度以及第(2-1)子电力线与第(2-2)子电力线之间的距离之和可以等于第二扇出线的宽度。
显示设备还可以包括：第一桥接图案，位于像素中的相应一个像素中，并且将第(1-1)子电力线和第(1-2)子电力线彼此电连接；以及第二桥接图案，位于像素中的相应一个像素中，并且将第(2-1)子电力线和第(2-2)子电力线彼此电连接。
第一桥接图案可以与第(1-1)子电力线和第(1-2)子电力线是一体的，并且第二桥接图案可以与第(2-1)子电力线和第(2-2)子电力线是一体的。
第一电力线和第二电力线中的每个可以在像素中的相应一个像素中具有网格形状。
显示设备还可以包括依次设置在衬底上的缓冲层、栅极绝缘层和层间绝缘层。第一电力线和第二电力线可以位于衬底和缓冲层之间。第一驱动电压线和第二驱动电压线可以位于层间绝缘层上。第一扇出线和第二扇出线可以位于相同的层中，并且第一电力线和第二电力线可以位于相同的层中。
第一驱动电压线可以通过依次穿透缓冲层、栅极绝缘层和层间绝缘层的接触孔电连接到第一扇出线，并且第二驱动电压线可以通过依次穿透缓冲层、栅极绝缘层和层间绝缘层的接触孔电连接到第二扇出线。
至少两个第一子电力线可以包括从第一扇出线分支到像素中的相应一个像素的第(1-1)子电力线、第(1-2)子电力线和第(1-3)子电力线，并且至少两个第二子电力线可以包括从第二扇出线分支到像素中的相应一个像素的第(2-1)子电力线、第(2-2)子电力线和第(2-3)子电力线。
第一扇出线的数量与至少两个第一子电力线的数量的比率可以是1∶3，并且第二扇出线的数量与至少两个第二子电力线的数量的比率可以是1∶3。
像素中的每个可以包括：发射区域和非发射区域；像素电路层，设置在衬底上，像素电路层包括至少一个晶体管；以及显示元件层，在像素电路层上设置在发射区域中，显示元件层包括电连接到至少一个晶体管的至少一个发光元件。
显示元件层可以包括：第一对准电极、第二对准电极、第三对准电极和第四对准电极，在像素电路层上位于发射区域中并且彼此间隔开；堤部，在像素电路层上位于非发射区域中，堤部包括与发射区域对应的开口；以及第一电极和第二电极，在像素电路层上位于发射区域中并且电连接到至少一个发光元件。
显示设备还可以包括：第一焊盘，设置在非显示区域中并且电连接到第一驱动电压线；以及第二焊盘，设置在非显示区域中并且电连接到第二驱动电压线。
根据本公开的另一方面，提供了显示设备，显示设备包括：衬底，包括显示区域和非显示区域；像素，设置在显示区域中；第一驱动电压线和第二驱动电压线，设置在非显示区域中并且彼此间隔开；第一扇出线，在非显示区域中位于第一驱动电压线和像素之间，并且电连接到第一驱动电压线；第二扇出线，在非显示区域中位于第二驱动电压线和像素之间，并且电连接到第二驱动电压线；第(1-1)子电力线，从第一扇出线延伸到像素中的相应一个像素；第(1-2)子电力线，从第一扇出线延伸到像素中的相应一个像素，并且与第(1-1)子电力线间隔开；第(2-1)子电力线，从第二扇出线延伸到像素中的相应一个像素；以及第(2-2)子电力线，从第二扇出线延伸到像素中的相应一个像素，并且与第(2-1)子电力线间隔开。
第(1-1)子电力线和第(1-2)子电力线可以与第(2-1)子电力线和第(2-2)子电力线电断开。
附图说明
现在将在下文中参考附图更全面地描述示例性实施方式；然而，它们可以以不同的形式来实现，并且不应被解释为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底的和完整的，并且将向本领域技术人员完全传达示例性实施方式的范围。
在附图中，为了说明的清楚起见，可以夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间唯一的元件，或者也可以存在一个或更多个居间的元件。相同的附图标记通篇表示相同的元件。
图1和图2是示意性地示出根据本公开的实施方式的发光元件的立体图。
图3是图1中所示的发光元件的剖视图。
图4是示意性地示出根据本公开的实施方式的显示设备的平面图。
图5和图6是示出图4中所示的像素中所包括的组件之间的电连接关系的各种实施方式的电路图。
图7是示意性地示出根据本公开的实施方式的像素的平面图。
图8至图11是沿着图7中所示的线I-I'截取的剖视图。
图12是沿着图7中所示的线II-II'截取的剖视图。
图13是沿着图7中所示的线III-III'截取的剖视图。
图14是图4中所示的部分EA的示意性放大视图。
图15是沿着图14中所示的线IV-IV'和V-V'截取的剖视图。
图16是图4中所示的部分EA的示意性放大视图。
图17是沿着图16中所示的线VI-VI'和VII-VII'截取的剖视图。
图18是示意性地示出根据本公开的实施方式的像素的平面图。
图19是图4中所示的部分EA的示意性放大视图。
具体实施方式
本公开可以应用各种变化和不同的形状，因此仅通过特定的示例详细说明。然而，实施方式不限于某些形状，而是适用于所有的变化及等同的材料和替换。为了更好地理解，包括的附图以附图被放大的方式示出。
相同的标记通篇表示相同的元件。在附图中，为了清楚起见，某些线、层、组件、元件或特征的厚度可以被夸大。将理解的是，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不背离本公开的教导的情况下，以下讨论的“第一”元件也可以被称为“第二”元件。如本文中所使用的，单数形式旨在也包括复数形式(或含义)，除非上下文另外清楚地指示。
还将理解的是，当在本说明书中使用时，术语“包括(include)”和/或“包括(include)”指定所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组的存在和/或添加。此外，诸如层、区、衬底或板的元件被放置在另一元件“上”或“上方”的表述不仅表示元件被“直接”放置在该另一元件“上”或“上方”的情况，而且还表示又一元件被插置在该元件与该另一元件之间的情况。相反，诸如层、区、衬底或板的元件被放置在另一元件“之下”或“下方”的表述不仅表示元件被“直接”放置在该另一元件“之下”或“下方”的情况，而且还表示又一元件被插置在该元件与该另一元件之间的情况。
在本说明书中，将理解的是，当元件(例如，第一元件)与另一元件(例如，第二元件)“(可操作地或通信地)联接”/“(可操作地或通信地)联接到”或“连接到”另一元件(例如，第二元件)时，该元件可以与另一元件直接联接/直接联接到另一元件，并且在该元件与另一元件之间可以存在居间的元件(例如，第三元件)。相反，将理解的是，当元件(例如，第一元件)“直接”与另一元件(例如，第二元件)“联接”/“直接联接到”或“直接连接到”另一元件(例如，第二元件)时，该元件与另一元件之间不存在居间的元件(例如，第三元件)。
如本文中所使用的，术语“约”或“近似”包括所陈述的值，并且意指在如本领域普通技术人员考虑到所讨论的测量和与特定量的测量相关联的误差(即，测量系统的限制)所确定的特定值的可接受偏差范围内。例如，“约”可以意指在一个或更多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。
将理解的是，术语“接触”、“连接到”和“联接到”可以包括物理和/或电接触、连接或联接，并且反之亦然。
短语“……中的至少一个”旨在包括“选自……的组中的至少一个”的含义，以用于其含义和解释的目的。例如，“A和B中的至少一个”可以理解为意指“A、B或者A和B”。
除非本文中另外限定或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中的技术人员通常理解的相同的含义。还将理解的是，诸如在常用词典中限定的术语应当被解释为具有与其在相关技术和本公开的上下文中的含义一致的含义，并且不应当被解释为理想的或过于正式的含义，除非在本文中清楚地如此限定。
在下文中，将参考附图详细描述本公开的实施方式和本领域技术人员理解本公开的内容所需的项目。
图1和图2是示意性地示出根据本公开的实施方式的发光元件LD的立体图。图3是图1中所示的发光元件LD的示意性剖视图。
在实施方式中，发光元件LD的种类和/或形状不限于图1至图3中所示的实施方式。
参考图1至图3，发光元件LD可以包括第一半导体层11、第二半导体层13以及插置在第一半导体层11和第二半导体层13之间的有源层12。在示例中，发光元件LD可以以其中第一半导体层11、有源层12和第二半导体层13依次堆叠的发光堆叠结构(或堆叠结构)来实现。
发光元件LD可以在一方向上延伸。当假设发光元件LD的延伸方向是长度方向时，发光元件LD可以包括在长度方向上的一个端部(或者下端部或第一端部)和另一端部(或者上端部或第二端部)。第一半导体层11和第二半导体层13中的一个可以设置在发光元件LD的一个端部处，并且第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的另一端部处。在示例中，第一半导体层11可以设置在发光元件LD的一个端部处，并且第二半导体层13可以设置在发光元件LD的另一端部处。
发光元件LD可以设置成各种形状。在示例中，发光元件LD可以具有在其长度方向上为长(例如，其纵横比大于1)的杆状形状、棒状形状、柱状形状等，如图1中所示。在实施方式中，发光元件LD在长度方向上的长度L可以大于发光元件LD的直径D(或剖面的宽度)。然而，本公开不限于此。在一些实施方式中，发光元件LD可以具有在其长度方向上为短(例如，其纵横比小于1)的杆状形状、棒状形状、柱状形状等，如图2中所示。在一些实施方式中，发光元件LD可以具有其长度L和直径D相同的杆状形状、棒状形状、柱状形状等。
发光元件LD可以包括例如发光二极管(LED)，其制造成足够小以具有纳米级至微米级的程度的直径D和/或长度L。发光元件LD的尺寸可以根据发光元件LD所应用的照明设备或自发光显示设备的要求条件(或设计条件)而改变。
第一半导体层11可以包括例如至少一个n型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且包括掺杂有诸如Si、Ge或Sn的第一导电掺杂剂(或n型掺杂剂)的n型半导体层。然而，形成(或构成)第一半导体层11的材料不限于此。第一半导体层11可以配置有各种材料。第一半导体层11可以在发光元件LD的长度方向上包括接触有源层12(或与有源层12接触)的上表面和暴露于外部的下表面。第一半导体层11的下表面可以是发光元件LD的一个端部(或下端部)。
有源层12形成在第一半导体层11上，并且可以形成为单量子阱结构或多量子阱结构。在示例中，在有源层12形成为多量子阱结构的情况下，构成一个单元的势垒层(未示出)、应变增强层和阱层可以在有源层12中周期性地和重复地堆叠。应变增强层可以具有比势垒层的晶格常数小的晶格常数，以进一步增强施加到阱层的例如压缩应变的应变。然而，有源层12的结构不限于上述实施方式。
有源层12可以发射具有约400nm至约900nm的波长的光，并且使用双异质结构。在实施方式中，掺杂有导电掺杂剂的包覆层(未示出)可以在发光元件LD的长度方向上形成在有源层12的顶部和/或底部上。在示例中，包覆层可以形成为AlGaN层或InAlGaN层。在一些实施方式中，诸如AlGaN或InAlGaN的材料可以用于形成有源层12。有源层12可以配置有各种材料。有源层12可以包括接触第一半导体层11的第一表面和接触第二半导体层13的第二表面。
在具有预定电压或更高电压的电场被施加到发光元件LD的两个端部的情况下，有源层12在电子-空穴对在有源层12中复合时发射光。通过使用这种原理来控制发光元件LD的光发射，使得发光元件LD可以用作用于各种发光设备(包括显示设备的像素)的光源(或发光源)。
第二半导体层13形成在有源层12的第二表面上，并且可以包括具有与第一半导体层11的类型不同的类型的半导体层。在示例中，第二半导体层13可以包括至少一种p型半导体材料。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且包括掺杂有诸如Mg、Zn、Ca、Sr或Ba的第二导电掺杂剂(或p型掺杂剂)的p型半导体层。然而，形成第二半导体层13的材料不限于此。第二半导体层13可以配置有各种材料(或者由各种材料形成或包括各种材料)。第二半导体层13可以在发光元件LD的长度方向上包括接触有源层12的第二表面的下表面和暴露于外部的上表面。第二半导体层13的上表面可以是发光元件LD的第二端部(或上端部)。
在实施方式中，第一半导体层11和第二半导体层13可以在发光元件LD的长度方向上具有不同的厚度。在示例中，第一半导体层11可以在发光元件LD的长度方向上具有比第二半导体层13的厚度相对厚或大的厚度。因此，发光元件LD的有源层12可以定位成与第二半导体层13的上表面而不是第一半导体层11的下表面更相邻。
尽管示出了第一半导体层11和第二半导体层13中的每个配置有一个层，但本公开不限于此。在实施方式中，根据有源层12的材料，第一半导体层11和第二半导体层13中的每个还可以包括至少一个层，例如，包覆层和/或拉伸应变势垒减小(TSBR)层。TSBR层可以是设置在具有不同晶格结构的半导体层之间的应变减小层，以执行用于减小晶格常数差的缓冲功能。TSBR层可以配置有诸如p-GaInP、p-AlInP或p-AlGaInP的p型半导体层，但本公开不限于此。
在一些实施方式中，除了以上描述的第一半导体层11、有源层12和第二半导体层13之外，发光元件LD还可以包括设置在第二半导体层13的顶部上的接触电极(未示出)(下文中称为“第一接触电极”)。在一些实施方式中，发光元件LD还可以包括设置在第一半导体层11的一端处的另一接触电极(未示出)(下文中称为“第二接触电极”)。
第一接触电极和第二接触电极中的每个可以是欧姆接触电极，但本公开不限于此。在一些实施方式中，第一接触电极和第二接触电极中的每个可以是肖特基接触电极。第一接触电极和第二接触电极可以包括导电材料。例如，第一接触电极和第二接触电极可以包括不透明金属，其包括铬(Cr)、钛(Ti)、铝(A1)、金(Au)、镍(Ni)及其任何氧化物或合金中的一种或混合物，但本公开不限于此。在一些实施方式中，第一接触电极和第二接触电极可以包括透明导电氧化物，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、锌氧化物(ZnOx)、氧化铟镓锌(IGZO)或氧化铟锡锌(ITZO)。
包括在第一接触电极和第二接触电极中的材料可以彼此相同或不同。第一接触电极和第二接触电极可以是基本上透明的或半透明的。因此，在发光元件LD中产生的光可以通过穿过第一接触电极和第二接触电极而被发射到发光元件LD的外部。在一些实施方式中，在发光元件LD中产生的光不穿过第一接触电极和第二接触电极并且通过除发光元件LD的两个端部之外的区域被发射到发光元件LD的外部的情况下，第一接触电极和第二接触电极可以包括不透明金属。
在实施方式中，发光元件LD还可以包括绝缘膜14(或者绝缘膜或层)。然而，在一些实施方式中，可以省略绝缘膜14，或者绝缘膜14设置成仅覆盖第一半导体层11、有源层12和第二半导体层13的部分(或者与第一半导体层11、有源层12和第二半导体层13的部分重叠)。
绝缘膜14可以防止在有源层12接触除了第一半导体层11和第二半导体层13之外的导电材料的情况下可能发生的电短路。绝缘膜14使发光元件LD的表面缺陷最小化，从而提高发光元件LD的寿命和光发射效率。在发光元件LD被紧密设置的情况下，绝缘膜14可以防止在发光元件LD之间可能发生的不希望的短路。是否设置绝缘膜14不受限制，只要可以防止有源层12与外部导电材料发生短路即可。
绝缘膜14可以设置成完全围绕包括第一半导体层11、有源层12和第二半导体层13的发光堆叠结构的外周的形状。
尽管在上述实施方式中描述了绝缘膜14设置成完全围绕第一半导体层11、有源层12和第二半导体层13中的每个的外周的形状的情况，但本公开不限于此。在一些实施方式中，在发光元件LD包括第一接触电极的情况下，绝缘膜14可以完全围绕第一半导体层11、有源层12、第二半导体层13和第一接触电极中的每个的外周。在一些实施方式中，绝缘膜14可以不完全围绕第一接触电极的外周，或者可以仅围绕第一接触电极的外周的一部分并且可以不围绕第一接触电极的外周的另一部分。在一些实施方式中，在第一接触电极设置在发光元件LD的另一端部(或上端部)处并且第二接触电极设置在发光元件LD的一个端部(或下端部)处的情况下，绝缘膜14可以暴露第一接触电极和第二接触电极中的每个的至少一部分。
绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括选自由硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氧化物(AlOx)、二氧化钛(TiO2)、铪氧化物(HfOx)、钛锶氧化物(SrTiOx)、钴氧化物(CoxOy)、氧化镁(MgO)、氧化锌(ZnO)、钌氧化物(RuOx)、氧化镍(NiO)、钨氧化物(WOx)、钽氧化物(TaOx)、钆氧化物(GdOx)、锆氧化物(ZrOx)、镓氧化物(GaOx)、钒氧化物(VxOy)、ZnO∶Al、ZnO∶B、InxOy∶H、铌氧化物(NbxOy)、镁氟化物(MgFx)、铝氟化物(AlFx)、铝基聚合物膜、氮化钛(TiN)、氮化钽(TaN)、铝氮化物(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)、氮化钒(VN)等构成的组中的至少一种绝缘材料。然而，本公开不限于此，并且可以使用具有绝缘性质的各种材料作为绝缘膜14的材料。
绝缘膜14可以以单层的形式设置，或者可以以包括至少两层的多层的形式设置。在示例中，在绝缘膜14可以配置为包括依次堆叠的第一层和第二层的双层的情况下，第一层和第二层可以由不同的材料(或成分)制成，并且可以通过不同的工艺形成。在一些实施方式中，第一层和第二层可以由相同的材料形成，并且可以通过连续工艺形成。
在一些实施方式中，发光元件LD可以用具有核-壳结构的发光图案来实现。第一半导体层11可以位于发光元件LD的核处，例如，在其中间(或中心)中，有源层12可以设置成和/或形成为围绕第一半导体层11的外周的形状，并且第二半导体层13可以设置成和/或形成为围绕有源层12的形状。发光元件LD还可以包括围绕第二半导体层13的至少一侧的接触电极(未示出)。在一些实施方式中，发光元件LD还可以包括绝缘膜14，其设置在具有核-壳结构的发光图案的外周上并且包括透明绝缘材料。用具有核-壳结构的发光图案实现的发光元件LD可以通过生长工艺来制造。
上述发光元件LD可以用作用于各种显示设备的发光源(或光源)。发光元件LD可以通过表面处理工艺制造。例如，在发光元件LD被混合在要提供给每个像素区域(例如，每个像素的发射区域或每个子像素的发射区域)的液体溶液(或溶剂)中的情况下，可以对每个发光元件LD进行表面处理，使得发光元件LD在溶液中不是不均匀地聚集(或聚合)，而是在溶液中均匀地分散。
包括上述发光元件LD的发光单元(或发光部分)(或发光设备)可以用于需要光源的各种类型的设备(包括显示设备)。在发光元件LD设置在显示面板的每个像素的发射区域中的情况下，发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于需要光源的其它类型的电子设备，诸如照明设备。
图4是示意性地示出根据本公开的实施方式的显示设备DD的平面图。
在图4中，为了方便起见，基于其中显示图像的显示区域DA示意性地示出了显示设备DD的结构，特别是在显示设备DD中设置的显示面板DP的结构。
在实施方式中，术语两个组件之间的“连接”可以包括电连接和物理连接两者，但本公开不限于此。
只要显示设备DD是其中显示表面被应用于其至少一个表面的电子设备(诸如，智能电话、电视、平板个人计算机(PC)、移动电话、视频电话、电子书阅读器、台式PC、膝上型PC、笔记本计算机、工作站、服务器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、医疗设备、相机或可佩戴设备)，就可以应用本公开。
参考图1至图4，显示设备DD可以包括衬底SUB、设置在衬底SUB上并且各自包括至少一个发光元件LD的像素PXL、设置在衬底SUB上并且驱动像素PXL的驱动部分以及将像素PXL电连接到驱动部分的线部分LP。
显示设备DD可以根据驱动发光元件LD的方法被分类为无源矩阵型显示设备和有源矩阵型显示设备。在示例中，在显示设备DD被实现为有源矩阵型显示设备的情况下，像素PXL中的每个可以包括用于控制提供给发光元件LD的电流量的驱动晶体管、用于将数据信号传送到驱动晶体管的开关晶体管等。
显示设备DD可以设置成各种形状。在示例中，显示设备DD可以设置成具有彼此平行的两对边的矩形板形状，但本公开不限于此。在显示设备DD设置成矩形板形状的情况下，两对边中的一对边可以设置成比另一对边长。为了方便起见，示出了显示设备DD设置成具有一对长边和一对短边的矩形形状的情况。长边的延伸方向(或水平方向)被表示为第一方向DR1，短边的延伸方向(或竖直方向)被表示为第二方向DR2，以及衬底SUB的厚度方向被表示为第三方向DR3。在设置成矩形板形状的显示设备DD中，长边和短边彼此接触(或相交)的拐角部分可以具有圆化形状。
衬底SUB可以包括透明绝缘材料，以使光能够从中透射通过。衬底SUB可以是刚性衬底或柔性衬底。
衬底SUB的区域可以设置为显示区域DA，使得像素PXL被设置在其中，并且衬底SUB的其它区域可以设置为非显示区域NDA。在示例中，衬底SUB可以包括显示区域DA和非显示区域NDA，显示区域DA包括其中设置有相应像素PXL的像素区域PXA，非显示区域NDA设置在显示区域DA的外围处(或者与显示区域DA相邻)。
像素PXL中的每个可以在衬底SUB上设置在显示区域DA中。在示例中，像素PXL中的每个可以设置在作为显示区域DA的区域的像素区域PXA中。在实施方式中，像素PXL可以在显示区域DA中布置成条状排列结构，但本公开不限于此。
每个像素PXL可以包括由相应的扫描信号和相应的数据信号驱动的至少一个发光元件LD。发光元件LD可以具有小至微米级或纳米级的程度的尺寸，并且并联电连接到与其相邻设置的发光元件。然而，本公开不限于此。发光元件LD可以形成每个像素PXL的光源。
每个像素PXL可以包括至少一个光源，例如，图1至图3中所示的发光元件LD，其由预定信号(例如，扫描信号、数据信号等)和/或电源(例如，第一驱动电源、第二驱动电源等)驱动。然而，在本公开的实施方式中，可以用作像素PXL的光源的发光元件LD的种类不限于此。
衬底SUB可以包括显示区域DA和非显示区域NDA。
显示区域DA可以是其中设置有用于显示图像的像素PXL的区域。
用于向像素PXL提供预定驱动电压的电力线可以设置在显示区域DA中。电力线可以包括第一电力线PL1和第二电力线PL2。
第一电力线PL1和第二电力线PL2可以在一方向(例如，第二方向DR2)上延伸。第一电力线PL1和第二电力线PL2可以在显示区域DA中在第一方向DR1上在至少一个像素PXL(或至少一个像素区域PXA)中以一距离布置。设置在像素PXL中的第一电力线PL1可以电连接到设置在与像素PXL相邻的另一像素PXL中的第一电力线PL1。设置在像素PXL中的第二电力线PL2可以电连接到设置在与像素PXL相邻的像素PXL中的第二电力线PL2。
第一电力线PL1可以公共地电连接到在与其延伸方向相同的方向上依次布置的像素PXL。在示例中，第一电力线PL1可以在第二方向DR2上延伸，以公共地电连接到在第二方向DR2上依次布置的像素PXL。与第一电力线PL1类似，第二电力线PL2可以公共地电连接到在与其延伸方向相同的方向上依次布置的像素PXL。在示例中，第二电力线PL2可以在第二方向DR2上延伸，以公共地电连接到在第二方向DR2上依次布置的像素PXL。
在实施方式中，第一电力线PL1可以包括至少两个第一子电力线。在示例中，第一电力线PL1可以包括第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2。
第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以在像素区域PXA中彼此相邻地定位，并且设置成彼此间隔开。第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以从线部分LP的第一扇出线LP1朝向显示区域DA(或像素区域PXA)分支。在示例中，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以从第一扇出线LP1分支到像素PXL中的相应像素PXL。第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2和第一扇出线LP1可以彼此电连接和/或物理连接。
第二电力线PL2可以包括至少两个第二子电力线。在示例中，第二电力线PL2可以包括第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以在像素区域PXA中彼此相邻地定位，并且设置成彼此间隔开。第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以从线部分LP的第二扇出线LP2朝向显示区域DA(或像素区域PXA)分支。
在示例中，第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以从第二扇出线LP2分支到像素PXL中的相应像素PXL。第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2和第二扇出线LP2可以彼此电连接和/或物理连接。
非显示区域NDA可以是其中设置有电连接到像素PXL的线(例如，扇出线)、焊盘和/或内置电路以驱动像素PXL的区域。在示例中，线部分LP、第一驱动电压线DVL1、第二驱动电压线DVL2和焊盘部分PDP可以设置在非显示区域NDA中。
非显示区域NDA可以设置在显示区域DA的至少一侧处。非显示区域NDA可以围绕显示区域DA的周边(或边缘)。
线部分LP可以将驱动部分与像素PXL彼此电连接。线部分LP可以包括电连接到信号线(例如，扫描线、数据线、发射控制线等)的扇出线，其中信号线向每个像素PXL提供信号并且电连接到每个像素PXL。线部分LP可以包括电连接到信号线(例如，控制线、感测线等)的扇出线，其中信号线电连接到每个像素PXL以便补偿每个像素PXL的电特性变化。在实施方式中，线部分LP可以包括电连接到与每个像素PXL电连接的电力线的扇出线。
线部分LP可以包括第一扇出线LP1和第二扇出线LP2。第一扇出线LP1和第二扇出线LP2可以在一方向(例如，第二方向DR2)上延伸。第一扇出线LP1和第二扇出线LP2可以在非显示区域NDA中在第一方向DR1上以一距离布置。
第一扇出线LP1可以物理连接到和/或电连接到设置在像素PXL中的第一电力线PL1，以将从驱动部分施加的信号(例如，第一电源)传送到第一电力线PL1。第二扇出线LP2可以物理连接到和/或电连接到设置在像素PXL中的第二电力线PL2，以将从驱动部分施加的信号(例如，第二电源)传送到第二电力线PL2。
焊盘部分PDP可以包括焊盘PD。焊盘PD可以提供用于驱动设置在显示区域DA中的像素PXL和/或内置电路的驱动电源和信号。在一些实施方式中，在驱动部分安装在衬底SUB的非显示区域NDA中的情况下，焊盘部分PDP可以被施加有从驱动部分输出的信号，同时与驱动部分的输出焊盘重叠。
焊盘PD中的每个可以电连接到线部分LP的相应扇出线，以向相应的像素PXL提供驱动电源和信号。焊盘PD可以暴露于外部，以通过单独的连接构件(诸如，导电粘合构件)电连接到驱动部分。
焊盘PD中的至少一个可以是第一电力焊盘PD1。第一电力焊盘PD1可以电连接到第一驱动电压线DVL1。第一电力焊盘PD1可以向第一驱动电压线DVL1提供第一驱动电源(或第一电源)的电压5
焊盘PD中的至少另一个可以是第二电力焊盘PD2。第二电力焊盘PD2可以电连接到第二驱动电压线DVL2。第二电力焊盘PD2可以向第二驱动电压线DVL2提供第二驱动电源(或第二电源)的电压。
驱动部分可以位于焊盘部分PDP上。驱动部分可以包括电连接到包括在焊盘部分PDP中的焊盘PD的输入/输出焊盘。驱动部分可以接收从印刷电路板输出的驱动信号，并基于接收到的驱动信号输出要提供给像素PXL的信号和驱动电源的电压。上述信号和驱动电源的电压可以通过输入/输出焊盘中的一些提供给相应的焊盘PD。驱动部分可以包括电连接到第一电力焊盘PD1和第二电力焊盘PD2中的每个的电源焊盘，以在显示设备DD的驱动期间向第一电力焊盘PD1和第二电力焊盘PD2提供驱动电源的电压。
第一驱动电压线DVL1可以位于非显示区域NDA的设置在线部分LP的一侧和焊盘部分PDP之间的部分中。第一驱动电压线DVL1可以电连接到焊盘部分PDP的第一电力焊盘PD1。第一驱动电压线DVL1可以与第一电力焊盘PD1一体地或非一体地设置。第一驱动电源的电压可以提供给第一驱动电压线DVL1。第一驱动电压线DVL1可以通过单独的连接构件(例如，接触孔等)电连接到第一扇出线LP1。
第二驱动电压线DVL2可以位于非显示区域NDA的位于线部分LP的一侧和焊盘部分PDP之间的区域中。第二驱动电压线DVL2可以电连接到焊盘部分PDP的第二电力焊盘PD2。第二驱动电压线DVL2可以与第二电力焊盘PD2一体地或非一体地设置。第二驱动电压线DVL2可以通过单独的连接构件(例如，接触孔等)电连接到第二扇出线LP2。
第一驱动电压线DVL1和第二驱动电压线DVL2可以设置在非显示区域NDA中，以彼此间隔开并且彼此电断开(或电分离)。
第一驱动电压线DVL1和第二驱动电压线DVL2中的每个可以设置成板形状，以位于非显示区域NDA的区域中。在平面图中，第一驱动电压线DVL1可以位于非显示区域NDA的位于衬底SUB的左下端部处的部分中，并且第二驱动电压线DVL2可以位于非显示区域NDA的位于衬底SUB的右下端部处的部分中。然而，本公开不限于此。
在实施方式中，显示区域DA可以包括对应于第一驱动电压线DVL1的第一区域A1和对应于第二驱动电压线DVL2的第二区域A2。第一像素PXL1可以位于第一区域A1中，并且第二像素PXL2可以位于第二区域A2中。
第一像素PXL1可以是其中设置有从电连接到第一驱动电压线DVL1的第一扇出线LP1分支到第一区域A1的第一电力线PL1的像素PXL。定位成与第一电力线PL1相邻的第二电力线PL2可以设置在其中设置有第一像素PXL1的第一像素区域PXA1中。第二电力线PL2可以位于第一区域A1中并且电连接到位于第二区域A2中的第二电力线PL2。
第二像素PXL2可以是其中设置有从电连接到第二驱动电压线DVL2的第二扇出线LP2分支到第二区域A2的第二电力线PL2的像素PXL。定位成与第二电力线PL2相邻的第一电力线PL1可以设置在其中设置有第二像素PXL2的第二像素区域PXA2中。第一电力线PL1可以位于第二区域A2中并且电连接到位于第一区域A1中的第一电力线PL1。
在实施方式中，第一扇出线LP1可以位于非显示区域NDA的对应于第一区域A1的区域中。第一扇出线LP1可以直接电连接到设置在第一像素PXL1中的第一电力线PL1(或者电连接到第一像素PXL1)。传送到第一驱动电压线DVL1的第一驱动电源的电压可以传送到第一扇出线LP1，以提供给位于第一区域A1中的第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2。
第二扇出线LP2可以位于非显示区域NDA的对应于第二区域A2的部分中。第二扇出线LP2可以直接电连接到设置在第二像素PXL2中的第二电力线PL2(或者电连接到第二像素PXL2)。传送到第二驱动电压线DVL2的第二驱动电源的电压可以传送到第二扇出线LP2，以提供给位于第二区域A2中的第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。
以下将参考图14详细描述第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2、第一扇出线LP1、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2以及第二扇出线LP2。
图5和图6是示出图4中所示的像素PXL中所包括的组件之间的电连接关系的各种实施方式的等效电路的示意图。
例如，图5和图6示出了可应用于有源矩阵型显示设备的像素PXL中所包括的组件之间的电连接关系的各种实施方式。然而，可应用于本公开的实施方式的像素PXL中所包括的组件的种类不限于此。
在图5和图6中，像素PXL不仅全面地包括图4中所示的像素PXL中所包括的组件，而且还包括其中设置有组件的区域。
参考图1至图6，像素PXL可以包括发光部分EMU(或发光部分)，其产生具有对应于数据信号的亮度的光。像素PXL还可以选择性地包括用于驱动发光部分EMU的像素电路PXC。
在一些实施方式中，发光部分EMU可以包括并联电连接在第一电力线PL1和第二电力线PL2之间的发光元件LD，第一电力线PL1电连接到第一驱动电源VDD(或第一电源)以被施加第一驱动电源VDD的电压，第二电力线PL2电连接到第二驱动电源VSS(或第二电源)以被施加第二驱动电源VSS的电压。例如，发光部分EMU可以包括经由像素电路PXC和第一电力线PL1电连接到第一驱动电源VDD的第一像素电极PE1(或第一电极)、通过第二电力线PL2电连接到第二驱动电源VSS的第二像素电极PE2(或第二电极)以及在第一像素电极PE1和第二像素电极PE2之间以相同的方向并联电连接的发光元件LD。在实施方式中，第一像素电极PE1可以是阳极，并且第二像素电极PE2可以是阴极。
包括在发光部分EMU中的发光元件LD中的每个可以包括通过第一像素电极PE1电连接到第一驱动电源VDD的一个端部(或第一端部)以及通过第二像素电极PE2电连接到第二驱动电源VSS的另一端部(或第二端部)。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电位。在示例中，第一驱动电源VDD可以设置为高电位电源，并且第二驱动电源VSS可以设置为低电位电源。在像素PXL的发射时段期间，第一驱动电源VDD和第二驱动电源VSS之间的电位差可以设置为等于或高于发光元件LD的阈值电压。
如上所述，在被提供具有不同电位的电压的第一像素电极PE1和第二像素电极PE2之间以相同的方向(例如，正向方向)并联电连接的发光元件LD可以分别形成有效光源。
发光部分EMU的发光元件LD中的每个可以发射具有与通过相应的像素电路PXC提供的驱动电流对应的亮度的光。例如，像素电路PXC可以在每个帧周期期间向发光部分EMU提供与相应帧数据的灰度级值对应的驱动电流。提供给发光部分EMU的驱动电流可以被分配并且流过发光元件LD中的每个。因此，在每个发光元件LD发射具有对应于从中流过的电流的亮度的光的同时，发光部分EMU可以发射具有对应于驱动电流的亮度的光。
在上文中，已经描述了其中发光元件LD的两个端部在第一驱动电源VDD和第二驱动电源VSS之间以相同的方向电连接的实施方式，但本公开不限于此。在一些实施方式中，除了形成相应有效光源的发光元件LD之外，发光部分EMU还可以包括至少一个无效光源，例如反向发光元件LDr。反向发光元件LDr与形成有效光源的发光元件LD一起并联电连接在第一像素电极PE1和第二像素电极PE2之间，并且可以在第一像素电极PE1和第二像素电极PE2之间以与发光元件LD电连接的方向相反的方向电连接。尽管预定的驱动电压(例如，正向驱动电压)被施加在第一像素电极PE1和第二像素电极PE2之间，但反向发光元件LDr保持未激活状态，并且因此，基本上没有电流流过反向发光元件LDr。
像素电路PXC可以电连接到像素PXL的扫描线Si和数据线Dj。像素电路PXC可以电连接到像素PXL的控制线CLi和感测线SENj。在示例中，在像素PXL设置在显示区域DA的第i行和第j列上的情况下，像素PXL的像素电路PXC可以电连接到显示区域DA的扫描线Si、数据线Dj、控制线CLi和感测线SENj。
像素电路PXC可以包括第一晶体管T1至第三晶体管T3以及存储电容器Cst。
第一晶体管T1是用于控制施加到发光部分EMU的驱动电流的驱动晶体管，并且可以电连接在第一驱动电源VDD和发光部分EMU之间。具体地，第一晶体管T1的第一端子可以通过第一电力线PL1电连接(或联接)到第一驱动电源VDD，第一晶体管T1的第二端子可以电连接到第二节点N2，并且第一晶体管T1的栅电极可以电连接到第一节点N1。第一晶体管T1可以根据施加到第一节点N1的电压来控制通过第二节点N2从第一驱动电源VDD施加到发光部分EMU的驱动电流量。在实施方式中，第一晶体管T1的第一端子可以是漏电极，并且第一晶体管T1的第二端子可以是源电极。然而，本公开不限于此。在一些实施方式中，第一端子可以是源电极，并且第二端子可以是漏电极。
第二晶体管T2是响应于扫描信号而选择像素PXL并激活像素PXL的开关晶体管，并且可以电连接在数据线Dj和第一节点N1之间。第二晶体管T2的第一端子可以电连接到数据线Dj，第二晶体管T2的第二端子可以电连接到第一节点N1，并且第二晶体管T2的栅电极可以电连接到扫描线Si。第二晶体管T2的第一端子和第二端子是不同的端子。例如，在第一端子是漏电极的情况下，第二端子可以是源电极。
在从扫描线Si提供具有栅极导通电压(例如，高电平电压)的扫描信号的情况下，第二晶体管T2可以导通，以将数据线Dj与第一节点N1彼此电连接。第一节点N1是第二晶体管T2的第二端子与第一晶体管T1的栅电极彼此电连接的点，并且第二晶体管T2可以将数据信号传送到第一晶体管T1的栅电极。
第三晶体管T3将第一晶体管T1电连接到感测线SENj，以通过感测线SENj获取感测信号，并通过使用感测信号检测像素PXL的特性(包括第一晶体管T1的阈值电压)等。关于像素PXL的特性的信息可以用于转换图像数据，使得可以补偿像素PXL之间的特性偏差。第三晶体管T3的第二端子可以电连接到第一晶体管T1的第二端子，第三晶体管T3的第一端子可以电连接到感测线SENj，并且第三晶体管T3的栅电极可以电连接到控制线CLi。第三晶体管T3的第一端子可以电连接到初始化电源。第三晶体管T3是能够初始化第二节点N2的初始化晶体管。在从控制线CLi提供感测控制信号的情况下，第三晶体管T3可以导通，以将初始化电源的电压传送到第二节点N2。因此，可以初始化存储电容器Cst的电连接到第二节点N2的第二存储电极。
存储电容器Cst的第一存储电极可以电连接到第一节点N1，并且存储电容器Cst的第二存储电极可以电连接到第二节点N2。存储电容器Cst在帧周期期间利用与提供给第一节点N1的数据信号对应的数据电压进行充电。因此，存储电容器Cst可以存储与第一晶体管T1的栅电极的电压和第二节点N2的电压之间的差对应的电压。
发光部分EMU可以配置成包括包括彼此并联电连接的发光元件LD的至少一个串联级(或级)。在示例中，发光部分EMU可以以如图5和图6中所示的串联-并联混合结构配置。
首先，参考图5，发光部分EMU可以包括依次电连接在第一驱动电源VDD和第二驱动电源VSS之间的第一串联级SET1和第二串联级SET2。第一串联级SET1和第二串联级SET2中的每个可以包括构成相应串联级的电极对的两个电极PE1和CTE1或者CTE2和PE2以及在两个电极PE1和CTE1或者CTE2和PE2之间以相同的方向并联电连接的发光元件LD。
第一串联级SET1(或第一级)包括第一像素电极PE1和第一中间电极CTE1，并且可以包括电连接在第一像素电极PE1和第一中间电极CTE1之间的至少一个第一发光元件LD1。第一串联级SET1可以包括反向发光元件LDr，其在第一像素电极PE1和第一中间电极CTE1之间以与第一发光元件LD1电连接的方向相反的方向电连接到第一发光元件LD1。
第二串联级SET2(或第二级)包括第二中间电极CTE2和第二像素电极PE2，并且可以包括电连接在第二中间电极CTE2和第二像素电极PE2之间的至少一个第二发光元件LD2。第二串联级SET2可以包括反向发光元件LDr，其在第二中间电极CTE2和第二像素电极PE2之间以与第二发光元件LD2电连接的方向相反的方向电连接到第二发光元件LD2。
第一中间电极CTE1和第二中间电极CTE2可以彼此电连接和/或物理连接。连续的第一中间电极CTE1和第二中间电极CTE2可以构成将第一串联级SET1电连接到第二串联级SET2的中间电极CTE。
在上述实施方式中，第一串联级SET1的第一像素电极PE1可以是每个像素PXL的阳极，并且第二串联级SET2的第二像素电极PE2可以是相应像素PXL的阴极。
如上所述，像素PXL的包括以串联-并联混合结构电连接的串联级SET1和SET2(或发光元件LD)的发光部分EMU可以容易地控制驱动电流/电压条件以适于应用发光部分EMU的产品的规格。
与具有其中发光元件LD仅并联电连接的结构的发光部分EMU相比，像素PXL的包括以串联-并联混合结构电连接的串联级SET1和SET2(或发光元件LD)的发光部分EMU可以减小驱动电流。与具有其中相同数量的发光元件LD仅串联电连接的结构的发光部分EMU相比，像素PXL的包括以串联-并联混合结构电连接的串联级SET1和SET2的发光部分EMU可以降低施加到发光部分EMU的两端的驱动电压。此外，与具有其中串联级(或级)全部串联电连接的结构的发光部分EMU相比，像素PXL的包括以串联-并联混合结构电连接的串联级SET1和SET2(或发光元件LD)的发光部分EMU可以在相同数量的电极PE1、CTE1、CTE2和PE2之间包括更多数量的发光元件LD。因此，可以提高发光元件LD的光发射效率，并且即使在特定的串联级(或级)中发生故障的情况下，也可以相对降低由于故障而不发射光的发光元件LD的比率。因此，可以降低发光元件LD的光发射效率的劣化。
尽管已经在上述实施方式中描述了包括第一串联级SET1和第二串联级SET2的发光部分EMU，但本公开不限于此。在一些实施方式中，如图6中所示，发光部分EMU可以包括第一串联级SET1、第二串联级SET2、第三串联级SET3和第四串联级SET4。
参考图6，发光部分EMU可以包括依次电连接在第一驱动电源VDD和第二驱动电源VSS之间的第一串联级SET1、第二串联级SET2、第三串联级SET3和第四串联级SET4。第一串联级SET1、第二串联级SET2、第三串联级SET3和第四串联级SET4中的每个可以包括构成相应串联级的电极对的两个电极PE1和CTE1_1、CTE1_2和CTE2_1、CTE2_2和CTE3_1或者CTE3_2和PE2以及以相同的方向并联电连接在两个电极PE1和CTE1_1、CTE1_2和CTE2_1、CTE2_2和CTE3_1或者CTE3_2和PE2之间的发光元件LD。
第一串联级SET1(或第一级)包括第一像素电极PE1和第(1-1)中间电极CTE1_1，并且可以包括电连接在第一像素电极PE1和第(1-1)中间电极CTE1_1之间的至少一个第一发光元件LD1。第一串联级SET1可以包括反向发光元件LDr，其在第一像素电极PE1和第(1-1)中间电极CTE1_1之间以与第一发光元件LD1电连接的方向相反的方向电连接。
第二串联级SET2(或第二级)包括第(1-2)中间电极CTE1_2和第(2-1)中间电极CTE2_1，并且可以包括电连接在第(1-2)中间电极CTE1_2和第(2-1)中间电极CTE2_1之间的至少一个第二发光元件LD2。第二串联级SET2可以包括反向发光元件LDr，其在第(1-2)中间电极CTE1_2和第(2-1)中间电极CTE2_1之间以与第二发光元件LD2电连接的方向相反的方向电连接。
第(1-1)中间电极CTE1_1和第(1-2)中间电极CTE1_2可以彼此电连接和/或物理连接。连续的第(1-1)中间电极CTE1_1和第(1-2)中间电极CTE1_2可以构成将第一串联级SET1电连接到第二串联级SET2的第一中间电极CTE1。
第三串联级SET3(或第三级)包括第(2-2)中间电极CTE2_2和第(3-1)中间电极CTE3_1，并且可以包括电连接在第(2-2)中间电极CTE2_2和第(3-1)中间电极CTE3_1之间的至少一个第三发光元件LD3。第三串联级SET3可以包括反向发光元件LDr，其在第(2-2)中间电极CTE2_2和第(3-1)中间电极CTE3_1之间以与第三发光元件LD3电连接的方向相反的方向电连接。
第(2-1)中间电极CTE2_1和第(2-2)中间电极CTE2_2可以彼此电连接和/或物理连接。连续的第(2-1)中间电极CTE2_1和第(2-2)中间电极CTE2_2可以构成将第二串联级SET2电连接到第三串联级SET3的第二中间电极CTE2。
第四串联级SET4(或第四级)包括第(3-2)中间电极CTE3_2和第二像素电极PE2，并且可以包括电连接在第(3-2)中间电极CTE3_2和第二像素电极PE2之间的至少一个第四发光元件LD4。第四串联级SET4可以包括反向发光元件LDr，其在第(3-2)中间电极CTE3_2和第二像素电极PE2之间以与第四发光元件LD4电连接的方向相反的方向电连接。
第(3-1)中间电极CTE3_1和第(3-2)中间电极CTE3_2可以彼此电连接和/或物理连接。连续的第(3-1)中间电极CTE3_1和第(3-2)中间电极CTE3_2可以构成将第三串联级SET3电连接到第四串联级SET4的第三中间电极CTE3。
在上述实施方式中，第一串联级SET1的第一像素电极PE1可以是发光部分EMU的阳极，并且第四串联级SET4的第二像素电极PE2可以是发光部分EMU的阴极。
尽管在图5和图6中示出了其中包括在像素电路PXC中的所有第一晶体管T1、第二晶体管T2和第三晶体管T3是N型晶体管的实施方式，但本公开不限于此。例如，第一晶体管T1、第二晶体管T2和第三晶体管T3中的至少一个可以用P型晶体管代替。此外，尽管在图5和图6中示出了其中发光部分EMU电连接在像素电路PXC和第二驱动电源VSS之间的实施方式，但发光部分EMU可以电连接在第一驱动电源VDD和像素电路PXC之间。
像素电路PXC的结构可以进行各种修改和实现。在示例中，像素电路PXC还可以附加地包括至少一个晶体管元件(诸如，用于初始化第一节点N1的晶体管元件和/或用于控制发光元件LD的发光时间的晶体管元件)或其它电路元件(诸如，用于提高第一节点N1的电压的升压电容器)。
应用于本公开的像素PXL的结构不限于图5和图6中所示的实施方式，且相应的像素PXL可以具有各种结构。例如，每个像素PXL可以以无源型发光显示设备等配置。像素电路PXC可以被省略，并且包括在发光部分EMU中的发光元件LD的两个端部可以直接电连接到扫描线Si、数据线Dj、控制线、被施加第一驱动电源VDD的第一电力线PLl和/或被施加第二驱动电源VSS的第二电力线PL2。
图7是示意性地示出根据本公开的实施方式的像素PXL的平面图。
在图7中，为了方便起见，将省略对电连接到发光元件LD的晶体管的说明。此外，在图7中，为了方便起见，仅示出了连接到像素PXL的信号线中的第一电力线PL1和第二电力线PL2。
在实施方式中，为了便于描述，平面上的横向方向(或水平方向)被表示为第一方向DR1，平面上的纵向方向(或竖直方向)被表示为第二方向DR2，并且衬底SUB在剖面上的厚度方向被表示为第三方向DR3。
在实施方式中，术语两个组件之间的“连接”可以包括电连接和物理连接两者，但本公开不限于此。
参考图4、图6和图7，像素PXL可以在衬底SUB上位于像素区域PXA中。像素区域PXA可以包括发射区域EMA和非发射区域NEMA。
像素PXL可以包括位于非发射区域NEMA中的堤部BNK。
堤部BNK是限定(或划分)像素PXL和与其相邻的像素PXL中的每个的像素区域PXA(或发射区域EMA)的结构，并且可以是例如像素限定层。
在实施方式中，堤部BNK可以是像素限定层或坝结构，其在向像素PXL提供(或输入)发光元件LD的工艺中限定要被提供发光元件LD的每个发射区域EMA。在示例中，像素PXL的发射区域EMA由堤部BNK划分，使得可以向发射区域EMA提供(或输入)包括所需量和/或所需种类的发光元件LD的混合液(例如，油墨)。
堤部BNK包括至少一种光阻挡材料和/或至少一种反射材料，以防止其中光(或光束)在像素PXL和与其相邻的像素PXL之间泄漏的光泄漏缺陷。在一些实施方式中，堤部BNK可以包括透明材料(或物质)。在示例中，透明材料可以包括聚酰胺树脂、聚酰亚胺树脂等，但本公开不限于此。在实施方式中，反射材料层(或反射层)可以单独设置和/或形成在堤部BNK上，以便进一步提高从像素PXL发射的光的效率。
堤部BNK可以包括在像素区域PXA中暴露位于其下方的组件的至少一个开口OP。在示例中，堤部BNK可以包括暴露位于堤部BNK下方的组件的第一开口OP1和第二开口OP2。在实施方式中，像素PXL的发射区域EMA和堤部BNK的第一开口OP1可以彼此对应。
在像素区域PXA中，第二开口OP2定位成与第一开口OP1间隔开，并且可以定位成与像素区域PXA的一侧(例如，下侧)相邻。在实施方式中，第二开口OP2可以是其中至少一个对准电极ALE与设置于在第二方向DR2上与其相邻的像素PXL中的至少一个对准电极ALE分离的电极分离区域。
像素PXL可以包括至少设置在发射区域EMA中的像素电极PE和中间电极CTE、电连接在像素电极PE和中间电极CTE之间的发光元件LD、设置在对应于像素电极PE和中间电极CTE的位置处的对准电极ALE以及设置在对准电极ALE的底部上的堤部图案BNP，使得堤部图案BNP中的每个与至少一个对准电极ALE重叠。在示例中，像素PXL可以包括至少设置在发射区域EMA中的第一像素电极PE1和第二像素电极PE2、第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3、发光元件LD、第一对准电极ALE1、第二对准电极ALE2、第三对准电极ALE3和第四对准电极ALE4以及第一堤部图案BNP1、第二堤部图案BNP2和第三堤部图案BNP3。
像素PXL可以包括至少一对像素电极PE、至少一对中间电极CTE、至少一对对准电极ALE和/或至少一对堤部图案BNP。像素电极PE、中间电极CTE、对准电极ALE和堤部图案BNP中的每个的数量、形状、尺寸和布置结构可以根据像素PXL(特别是发光部分EMU)的结构而不同地改变。
在实施方式中，堤部图案BNP、对准电极ALE、发光元件LD、像素电极PE和/或中间电极CTE可以相对于衬底SUB的其上设置有像素PXL的表面依次设置，但本公开不限于此。在一些实施方式中，构成像素PXL的电极图案和/或绝缘层的位置和形成顺序可以不同地改变。以下将参考图8至图13描述像素PXL的堆叠结构。
堤部图案BNP可以至少设置在发射区域EMA中，在发射区域EMA中在第一方向DR1上彼此间隔开，并且各自在第二方向DR2上延伸。
每个堤部图案BNP(也称为“壁图案”、“突出图案”、“支承图案”或“图案”)可以在发射区域EMA中具有均匀的宽度。在示例中，当在平面上(或在平面图中)观察时，在发射区域EMA中，第一堤部图案BNP1、第二堤部图案BNP2和第三堤部图案BNP3中的每个可以具有在相应堤部图案延伸的方向上具有恒定的宽度的棒状形状。
堤部图案BNP可以具有彼此相等或不同的宽度。例如，第一堤部图案BNP1和第三堤部图案BNP3可以至少在发射区域EMA中在第一方向DR1上具有相同的宽度并且彼此面对，且第二堤部图案BNP2插置在第一堤部图案BNP1和第三堤部图案BNP3之间。在示例中，第一堤部图案BNP1和第三堤部图案BNP3可以在发射区域EMA中相对于第二堤部图案BNP2彼此对称地形成。
堤部图案BNP可以在发射区域EMA中以均匀的距离布置。例如，第一堤部图案BNP1、第二堤部图案BNP2和第三堤部图案BNP3可以在发射区域EMA中在第一方向DR1上以恒定的距离依次布置。
第一堤部图案BNP1和第三堤部图案BNP3中的每个可以至少在发射区域EMA中与至少一个对准电极ALE部分地重叠。例如，第一堤部图案BNP1可以位于第一对准电极ALE1的底部上以与第一对准电极ALE1的一部分重叠，并且第三堤部图案BNP3可以位于第四对准电极ALE4的底部上以与第四对准电极ALE4的一部分重叠。
第二堤部图案BNP2可以至少在发射区域EMA中与第二对准电极ALE2和第三对准电极ALE3部分地重叠。例如，第二堤部图案BNP2可以设置在第二对准电极ALE2和第三对准电极ALE3的底部上，以与第二对准电极ALE2的一部分和第三对准电极ALE3的一部分中的每个重叠。
由于堤部图案BNP在发射区域EMA中设置在对准电极ALE中的每个的一部分的底部上，因此对准电极ALE中的每个的一部分可以在其中形成有堤部图案BNP的区域中在像素PXL的向上方向上突出。因此，可以在发光元件LD的外围处形成壁结构。例如，壁结构可以形成在发射区域EMA中，以面对发光元件LD的第一端部EP1和第二端部EP2。壁结构可以对应于堤部图案BNP。
在实施方式中，在堤部图案BNP和/或对准电极ALE包括反射材料的情况下，可以在发光元件LD的外围处形成反射壁结构。因此，从发光元件LD发射的光被定向在像素PXL的向上方向(例如，显示设备DD的图像显示方向)上，从而进一步提高像素PXL的光效率。
对准电极ALE可以至少位于发射区域EMA中。在发射区域EMA中，对准电极ALE可以在第一方向DR1上彼此间隔开，并且对准电极ALE中的每个可以在第二方向DR2上延伸。对准电极ALE的部分可以在堤部BNK的第二开口OP2中被去除，使得对准电极ALE与设置于在第二方向DR2上与像素PXL相邻的像素PXL中的对准电极ALE分离。
在实施方式中，对准电极ALE可以包括布置成在第一方向DR1上彼此间隔开的第一对准电极ALE1(或第一对准线)、第二对准电极ALE2(或第二对准线)、第三对准电极ALE3(或第三对准线)和第四对准电极ALE4(或第四对准线)。
第一对准电极ALE1可以位于第一堤部图案BNP1上并且与第一堤部图案BNP1重叠。第一对准电极ALE1可以在堤部BNK的第二开口OP2(或电极分离区域)中与设置于在第二方向DR2上与像素PXL相邻的相邻像素PXL中的第一对准电极ALE1分离。
第二对准电极ALE2可以位于第二堤部图案BNP2的一侧表面上，并且与第二堤部图案BNP2部分地重叠。第二对准电极ALE2可以在堤部BNK的第二开口OP2(或电极分离区域)中电连接到设置于在第二方向DR2上与像素PXL相邻的相邻像素PXL中的第二对准电极ALE2。第二对准电极ALE2可以与设置在相应像素PXL中的第三对准电极ALE3一体地形成，以电连接和/或物理连接到第三对准电极ALE3。
第三对准电极ALE3可以位于第二堤部图案BNP2的另一侧表面(或另一个侧表面)上并且与第二堤部图案BNP2部分地重叠。第三对准电极ALE3可以在堤部BNK的第二开口OP2(或电极分离区域)中电连接到设置于在第二方向DR2上与像素PXL相邻的相邻像素PXL中的第三对准电极ALE3。第三对准电极ALE3可以与设置在相应像素PXL中的第二对准电极ALE2一体地形成，以电连接和/或物理连接到第二对准电极ALE2。
第四对准电极ALE4可以位于第三堤部图案BNP3上并且与第三堤部图案BNP3重叠。第四对准电极ALE4可以在堤部BNK的第二开口OP2(或电极分离区域)中与设置于在第二方向DR2上与像素PXL相邻的相邻像素PXL中的第四对准电极ALE4分离。
在实施方式中，第一对准电极ALE1可以通过在非发射区域NEMA的上端部处的第一接触部分CNT1电连接到像素电路PXC和/或第一电力线PL1。第一接触部分CNT1可以通过去除位于第一对准电极ALE1和像素电路PXC的组件之间的至少一个绝缘层的一部分来形成。第一对准电极ALE1可以通过在堤部BNK的第二开口OP2中的第一接触孔CH1电连接到第一像素电极PE1。第一接触孔CH1可以通过去除位于第一对准电极ALE1和第一像素电极PE1之间的至少一个绝缘层的一部分来形成。
第三对准电极ALE3可以通过在非发射区域NEMA的上端部处的第二接触部分CNT2电连接到第(2-1)子电力线PL2_1。第二接触部分CNT2可以通过去除位于第三对准电极ALE3和第(2-1)子电力线PL2_1之间的至少一个绝缘层的一部分来形成。第三对准电极ALE3可以通过堤部BNK的第二开口OP2中的第二接触孔CH2电连接到第二像素电极PE2。第二接触孔CH2可以通过去除位于第三对准电极ALE3和第二像素电极PE2之间的至少一个绝缘层的一部分来形成。
第一接触部分CNT1和第二接触部分CNT2可以位于非发射区域NEMA中以与堤部BNK重叠。然而，本公开不限于此。在一些实施方式中，第一接触部分CNT1和第二接触部分CNT2可以位于作为电极分离区域的第二开口OP2中。
第一接触孔CH1和第二接触孔CH2可以位于堤部BNK的第二开口OP2中，但本公开不限于此。在一些实施方式中，第一接触孔CH1和第二接触孔CH2可以位于发射区域EMA中。
彼此相邻的一对对准电极ALE可以在发光元件LD的对准工艺中被提供不同的信号，并且在发射区域EMA中以均匀的距离彼此间隔开。当假设至少两对对准电极ALE设置在发射区域EMA中时，每对对准电极ALE可以以相同的距离彼此间隔开。
第一对准电极ALE1和第二对准电极ALE2可以形成一对并且被提供不同的对准信号，并且第三对准电极ALE3和第四对准电极ALE4可以形成一对并且被提供不同的对准信号。在发射区域EMA中，第一对准电极ALE1和第二对准电极ALE2可以在第一方向DR1上以恒定的距离彼此间隔开，并且第三对准电极ALE3和第四对准电极ALE4也可以在第一方向DR1上以恒定的距离彼此间隔开。
在对准发光元件LD的工艺中，第二对准电极ALE2和第三对准电极ALE3可以被提供相同的信号。
上述对准信号可以是具有电压差和/或相位差的信号，电压差和/或相位差达到发光元件LD可以在对准电极ALE之间对准的程度。对准信号中的至少一个可以是交流(AC)信号(或电压)，但本公开不限于此。
第一对准电极ALE1可以电连接到像素电路PXC的组件和第一像素电极PE1中的每个。第一对准电极ALEl可以通过第一接触部分CNTl电连接到像素电路PXC的组件，并且通过第一接触孔CH1电连接到第一像素电极PE1。
第三对准电极ALE3可以电连接到第二电力线PL2和第二像素电极PE2中的每个。第三对准电极ALE3可以通过第二接触部分CNT2电连接到第二电力线PL2，并且通过第二接触孔CH2电连接到第二像素电极PE2。
至少两个发光元件LD可以对准和/或设置在像素区域PXA中，但发光元件LD的数量不限于此。在一些实施方式中，对准和/或设置在发射区域EMA(或像素区域PXA)中的发光元件LD的数量可以不同地改变。
发光元件LD可以包括第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4。
第一发光元件LD1可以在第一对准电极ALEl和第二对准电极ALE2之间对准，以电连接在第一像素电极PE1和第一中间电极CTE1之间，并且第二发光元件LD2可以在第一对准电极ALE1和第二对准电极ALE2之间对准，以电连接在第一中间电极CTE1和第二中间电极CTE2之间。在平面图中，第一发光元件LD1可以在第一对准电极ALE1和第二对准电极ALE2之间的区域中的下端处对准，并且第二发光元件LD2可以在该区域中的上端处对准。
在实施方式中，第一发光元件LD1和第二发光元件LD2中的每个可以设置成多个。第一发光元件LD1中的每个的第一端部EP1可以电连接到第一像素电极PE1，并且第一发光元件LD1中的每个的第二端部EP2可以电连接到第一中间电极CTE1。第二发光元件LD2中的每个的第一端部EP1可以电连接到第一中间电极CTE1，并且第二发光元件LD2中的每个的第二端部EP2可以电连接到第二中间电极CTE2。
第三发光元件LD3可以在第三对准电极ALE3和第四对准电极ALE4之间对准，以电连接在第二中间电极CTE2和第三中间电极CTE3之间，并且第四发光元件LD4可以在第三对准电极ALE3和第四对准电极ALE4之间对准，以电连接在第三中间电极CTE3和第二像素电极PE2之间。在平面图中，第三发光元件LD3可以在第三对准电极ALE3和第四对准电极ALE4之间的区域中的上端处对准，并且第四发光元件LD4可以在该区域中的下端处对准。
在实施方式中，第三发光元件LD3和第四发光元件LD4中的每个可以设置成多个。第三发光元件LD3中的每个的第一端部EP1可以电连接到第二中间电极CTE2，并且第三发光元件LD3中的每个的第二端部EP2可以电连接到第三中间电极CTE3。第四发光元件LD4中的每个的第一端部EP1可以电连接到第三中间电极CTE3，并且第四发光元件LD4中的每个的第二端部EP2可以电连接到第二像素电极PE2。
如上所述，第一发光元件LD1可以位于发射区域EMA的左下端处，第二发光元件LD2可以位于发射区域EMA的左上端处，第三发光元件LD3可以位于发射区域EMA的右上端处，并且第四发光元件LD4可以位于发射区域EMA的右下端处。然而，发光元件LD的布置和/或连接结构不限于上述实施方式。在一些实施方式中，发光元件LD的布置和/或连接结构可以根据包括在发光部分EMU中的组件和/或串联级(或级)的数量而不同地改变。
第一发光元件LD1可以在第一像素电极PE1和第一中间电极CTE1之间彼此并联电连接，并且构成第一串联级SET1。第二发光元件LD2可以在第一中间电极CTE1和第二中间电极CTE2之间彼此并联电连接，并且构成第二串联级SET2。第三发光元件LD3可以在第二中间电极CTE2和第三中间电极CTE3之间彼此并联电连接，并且构成第三串联级SET3。第四发光元件LD4可以在第三中间电极CTE3和第二像素电极PE2之间彼此并联电连接，并且构成第四串联级SET4。
在一些实施方式中，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4中的每个可以是具有超小型尺寸(例如，小至纳米级至微米级的程度的尺寸)的发光二极管，其通过使用具有无机晶体结构的材料制造。例如，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4中的每个可以是参考图1至图3描述的发光元件LD。
像素电极PE和中间电极CTE可以至少设置在发射区域EMA中，并且分别设置在对应于至少一个对准电极ALE和至少一个发光元件LD的位置处。例如，每个像素电极PE和每个中间电极CTE可以形成在每个对准电极ALE和相应的发光元件LD上，以与对准电极ALE和相应的发光元件LD重叠。因此，像素电极PE和中间电极CTE可以至少电连接到发光元件LD。
第一像素电极PE1(或第一电极)可以形成在第一对准电极ALE1的一部分(例如，下端部)和第一发光元件LD1中的每个的第一端部EP1上，以电连接到第一发光元件LD1中的每个的第一端部EP1。
第二像素电极PE2(或第二电极)可以形成在第三对准电极ALE3的一部分(例如，下端部)和第四发光元件LD4中的每个的第二端部EP2上，以电连接到第四发光元件LD4中的每个的第二端部EP2。第二像素电极PE2可以经由至少一个中间电极CTE和/或至少一个发光元件LD电连接到第一发光元件LD1、第二发光元件LD2和第三发光元件LD3。在示例中，第二像素电极PE2可以经由第一中间电极CTE1、第二发光元件LD2、第二中间电极CTE2、第三发光元件LD3、第三中间电极CTE3和第四发光元件LD4电连接到第一发光元件LD1中的每个的第二端部EP2。
第一中间电极CTE1可以形成在第二对准电极ALE2的一部分(例如，下端部)和第一发光元件LD1中的每个的第二端部EP2上，以电连接到第一发光元件LD1中的每个的第二端部EP2。第一中间电极CTE1可以形成在第一对准电极ALE1的另一部分(例如，上端部)和第二发光元件LD2中的每个的第一端部EP1上，以电连接到第二发光元件LD2中的每个的第一端部EP1。上述第一中间电极CTE1可以是将第一串联级SET1(或第一发光元件LD1)和第二串联级SET2(或第二发光元件LD2)彼此电连接的第一桥接电极。
为此，第一中间电极CTE1可以具有弯曲至少一次的形状。在示例中，第一中间电极CTE1可以具有在其中布置有至少一个第一发光元件LD1的区域与其中布置有至少一个第二发光元件LD2的区域之间(例如，在这些区域之间的边界处)弯曲、翘曲或曲化至少一次的形状，但本公开不限于此。在一些实施方式中，第一中间电极CTE1可以在其中连续的第一串联级SETl和第二串联级SET2彼此稳定地电连接的范围内以各种形状修改。
第一中间电极CTE1可以位于第一像素电极PE1和第二像素电极PE2之间，并且通过发光元件LD电连接在第一像素电极PE1和第二像素电极PE2之间。例如，第一中间电极CTE1可以通过至少一个第一发光元件LD1电连接到第一像素电极PE1，并且通过至少一个第二发光元件LD2、至少一个第三发光元件LD3和/或至少一个第四发光元件LD4电连接到第二像素电极PE2。
第二中间电极CTE2可以形成在第二对准电极ALE2的另一部分(例如，上端部)以及第二发光元件LD2中的每个的第二端部EP2上，以电连接到第二发光元件LD2中的每个的第二端部EP2。第二中间电极CTE2可以形成在第四对准电极ALE4的一部分(例如，上端部)和第三发光元件LD3中的每个的第一端部EP1上，以电连接到第三发光元件LD3中的每个的第一端部EPl。例如，第二中间电极CTE2可以在发射区域EMA中电连接到第二发光元件LD2中的每个的第二端部EP2和第三发光元件LD3中的每个的第一端部EP1。上述第二中间电极CTE2可以是将第二串联级SET2(或第二发光元件LD2)和第三串联级SET3(或第三发光元件LD3)彼此电连接的第二桥接电极。
为此，第二中间电极CTE2可以具有弯曲至少一次的形状。例如，第二中间电极CTE2可以具有在其中布置有至少一个第二发光元件LD2的区域与其中布置有至少一个第三发光元件LD3的区域之间的边界处(或者在这些区域之间)或在其外围处弯曲、翘曲或曲化的形状，但本公开不限于此。在一些实施方式中，第二中间电极CTE2可以在其中连续的第二串联级SET2和第三串联级SET3彼此稳定地电连接的范围内以各种形状修改。在实施方式中，第二中间电极CTE2不延伸到堤部BNK的作为电极分离区域的第二开口OP2，而是可以仅位于发射区域EMA中。然而，本公开不限于此。
第二中间电极CTE2可以通过发光元件LD电连接在第一像素电极PE1和第二像素电极PE2之间。例如，第二中间电极CTE2可以通过至少一个第一发光元件LD1和/或至少一个第二发光元件LD2电连接到第一像素电极PE1，并且通过至少一个第三发光元件LD3和/或至少一个第四发光元件LD4电连接到第二像素电极PE2。
第三中间电极CTE3可以形成在第三对准电极ALE3的另一部分(例如，上端部)和第三发光元件LD3中的每个的第二端部EP2上，以电连接到第三发光元件LD3中的每个的第二端部EP2。第三中间电极CTE3可以形成在第四对准电极ALE4的另一部分(例如，下端部)和第四发光元件LD4中的每个的第一端部EP1上，以电连接到第四发光元件LD4中的每个的第一端部EP1。例如，第三中间电极CTE3可以在发射区域EMA中电连接到第三发光元件LD3中的每个的第二端部EP2和第四发光元件LD4中的每个的第一端部EP1。上述第三中间电极CTE3可以是将第三串联级SET3(或第三发光元件LD3)和第四串联级SET4(或第四发光元件LD4)彼此电连接的第三桥接电极。
为此，第三中间电极CTE3可以具有弯曲至少一次的形状。例如，第三中间电极CTE3可以具有在其中布置有至少一个第三发光元件LD3的区域与其中布置有至少一个第四发光元件LD4的区域之间(或者在这些区域之间的边界处)弯曲、翘曲或曲化的形状，但本公开不限于此。在一些实施方式中，第三中间电极CTE3可以在其中连续的第三串联级SET3和第四串联级SET4彼此稳定地电连接的范围内以各种形状修改。
第三中间电极CTE3可以通过发光元件LD电连接在第一像素电极PE1和第二像素电极PE2之间。例如，第三中间电极CTE3可以通过至少一个第一发光元件LD1、至少一个第二发光元件LD2和/或至少一个第三发光元件LD3电连接到第一像素电极PE1，并且可以通过至少一个第四发光元件LD4电连接到第二像素电极PE2。
如上所述，第一发光元件LD1可以通过第一中间电极CTE1与第二发光元件LD2串联电连接，第二发光元件LD2可以通过第二中间电极CTE2与第三发光元件LD3串联电连接，并且第三发光元件LD3可以通过第三中间电极CTE3与第四发光元件LD4串联电连接。
在像素PXL中，驱动电流可以在每个帧周期期间经由第一发光元件LD1、第一中间电极CTE1、第二发光元件LD2、第二中间电极CTE2、第三发光元件LD3、第三中间电极CTE3和第四发光元件LD4从第一像素电极PE1流到第二像素电极PE2。
第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4可以通过在第一像素电极PE1和第二像素电极PE2之间的第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3彼此串联电连接。以这种方式，在发射区域EMA中对准的发光元件LD以串联-并联混合结构电连接，以形成像素PXL的发光部分EMU。因此，发光部分EMU可以配置成包括四个串联级SET1、SET2、SET3和SET4的串联-并联混合结构，同时最小化由对准电极ALE占据的面积(或者不增加对准电极ALE的数量)。因此，可以容易地实现具有高分辨率和高清晰度的显示设备DD。
第一电力线PL1和第二电力线PL2可以位于其中设置有像素PXL的像素区域PXA中。
第一电力线PL1可以在一方向(例如，第二方向DR2)上延伸。第一驱动电源VDD的电压可以施加到第一电力线PL1。第一电力线PL1可以设置在衬底SUB和堤部图案BNP之间，并且与堤部BNK重叠。第一电力线PL1可以是参考图4描述的第一电力线PL1。
第二电力线PL2可以在与第一电力线PL1的延伸方向相同的方向(例如，第二方向DR2)上延伸，并且设置成与第一电力线PL1间隔开。第二驱动电源VSS的电压可以施加到第二电力线PL2。第二电力线PL2可以设置在衬底SUB和堤部图案BNP之间，并且与对准电极ALE部分地重叠。第二电力线PL2可以是参考图4描述的第二电力线PL2。
在实施方式中，第一电力线PL1和第二电力线PL2中的每个可以包括至少两个子电力线。在示例中，第一电力线PL1可以包括第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2，并且第二电力线PL2可以包括第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。
在像素区域PXA中，第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2、第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以在第一方向DR1上依次布置。
第(2-1)子电力线PL2_1可以具有棒状形状，其位于衬底SUB上并且在像素区域PXA中在其延伸方向(例如，第二方向DR2)上具有恒定的宽度，但本公开不限于此。在一些实施方式中，第(2-1)子电力线PL2_1可以具有弯曲至少一次的形状，或者具有在延伸方向上不具有恒定的宽度的形状。第(2-1)子电力线PL2_1可以在其中第(2-1)子电力线PL2_1对形成在其顶部上的组件(例如，绝缘层或被施加预定信号的导电图案)没有影响的范围内进行各种修改。第(2-1)子电力线PL2_1可以通过第二接触部分CNT2电连接和/或物理连接到第三对准电极ALE3。
第(2-2)子电力线PL2_2可以具有棒状形状，其定位成在衬底SUB上在第一方向DR1上与第(2-1)子电力线PL2_1间隔开，并且在其延伸方向(例如，第二方向DR2)上具有恒定的宽度，但本公开不限于此。在一些实施方式中，第(2-2)子电力线PL2_2可以具有弯曲至少一次的形状，或者具有在延伸方向上不具有恒定的宽度的形状。
在其中设置有第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2的像素PXL是第二像素PXL2的情况下，第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以直接电连接到位于衬底SUB的非显示区域NDA中的第二扇出线LP2，以直接被提供来自第二扇出线LP2的第二驱动电源VSS的电压。在实施方式中，第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以从第二扇出线LP2分支到其中设置有第二像素PXL2的第二像素区域PXA2。因此，第二扇出线LP2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以彼此电连接和/或物理连接。
在其中设置有第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2的像素PXL是第一像素PXL1的情况下，第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以电连接到设置在第二像素PXL2中的第二电力线PL2，以便被提供来自第二电力线PL2的第二驱动电源VSS的电压。
第(2-1)子电力线PL2_1可以在第一方向DR1上与第(2-2)子电力线PL2_2以一距离间隔开。第(2-1)子电力线PL2_1的线宽和第(2-2)子电力线PL2_2的线宽可以彼此相等，但本公开不限于此。在一些实施方式中，第(2-1)子电力线PL2_1的线宽和第(2-2)子电力线PL2_2的线宽可以彼此不同。第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2之间的距离可以等于或不同于第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个的线宽。
第(1-1)子电力线PL1_1可以具有棒状形状，其定位成在衬底SUB上在第一方向DR1上与第(2-2)子电力线PL2_2间隔开，并且在其延伸方向(例如，第二方向DR2)上具有恒定的宽度，但本公开不限于此。在一些实施方式中，第(1-1)子电力线PL1_1可以具有弯曲至少一次的形状，或者具有在延伸方向上具有变化的宽度的形状。
第(1-2)子电力线PL1_2可以具有棒状形状，其定位成在衬底SUB上在第一方向DR1上与第(1-1)子电力线PL1_1间隔开，并且在其延伸方向(例如，第二方向DR2)上具有恒定的宽度，但本公开不限于此。在一些实施方式中，第(1-2)子电力线PL1_2可以具有弯曲至少一次的形状，或者具有在延伸方向上具有变化的宽度的形状。
尽管在附图中未示出，但第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以电连接到第一对准电极ALE1。
在其中设置有第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2的像素PXL是第一像素PXL1的情况下，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以直接电连接到位于衬底SUB的非显示区域NDA中的第一扇出线LP1，以直接被提供来自第一扇出线LP1的第一驱动电源VDD的电压。第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以从第一扇出线LP1分支到其中设置有第一像素PXLl的第一像素区域PXA1。因此，第一扇出线LP1、第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以彼此电连接和/或物理连接。
在其中设置有第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2的像素PXL是第二像素PXL2的情况下，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以电连接到设置在第一像素PXL1中的第一电力线PL1，以被提供来自第一电力线PL1的第一驱动电源VDD的电压。
第(1-1)子电力线PL1_1可以在第一方向DR1上与第(1-2)子电力线PL1_2以一距离间隔开。第(1-1)子电力线PL1_1的线宽和第(1-2)子电力线PL1_2的线宽可以彼此相等，但本公开不限于此。在一些实施方式中，第(1-1)子电力线PL1_1的线宽和第(1-2)子电力线PL1_2的线宽可以彼此不同。第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2之间的距离可以等于或不同于第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2中的每个的线宽。
配置有第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2的第一电力线PL1以及配置有第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2的第二电力线PL2可以在第一方向DR1上以一距离彼此间隔开以彼此电断开。在示例中，第(1-1)子电力线PL1_1和第(2-1)子电力线PL2_1可以彼此相邻并且设置在衬底SUB上，以在第一方向DR1上以一距离彼此间隔开，并且彼此电断开。
第一电力线PL1和第二电力线PL2之间的距离可以大于第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个的线宽，但本公开不限于此。在一些实施方式中，第一电力线PL1和第二电力线PL2之间的距离可以在其中第一电力线PL1和第二电力线PL2彼此完全电断开的范围内进行各种改变。
在上述实施方式中，位于像素区域PXA中的第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个可以设计成具有有意窄的线宽。例如，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2中的每个可以设计成具有比第一扇出线LP1的线宽小的线宽。第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个可以设计成具有比第二扇出线LP2的线宽小的线宽。将第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个设计成具有窄的线宽是出于防止位于第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2上的绝缘层的缺陷的目的。这将在以下参考图8至图13详细描述。
在下文中，将参考图8至图13来描述根据上述实施方式的像素PXL的堆叠结构。
图8至图11是沿着图7中所示的线I-I'截取的示意性剖视图。图12是沿着图7中所示的线II-II'截取的示意性剖视图。图13是沿着图7中所示的线III-III'截取的示意性剖视图。
在实施方式的描述中，术语“形成和/或设置在相同的层中”可以意指通过相同的工艺形成，并且术语“形成和/或设置在不同的层中”可以意指通过不同的工艺形成。
图8和图9中所示的实施方式表示与形成像素电极PE和中间电极CTE的工艺以及是否存在第三绝缘层INS3有关的不同实施方式。例如，图8中示出了其中在形成像素电极PE和第三绝缘层INS3之后形成中间电极CTE中的一些组件CTE1和CTE3的实施方式，并且图9中示出了其中像素电极PE和中间电极CTE形成在相同的层中的实施方式。
图10和图11示出了与光转换图案LCP等有关的图8中所示实施方式的修改实施方式。例如，图10中示出了其中包括光转换图案LCP的上衬底通过使用粘合层的粘合工艺而位于显示元件层DPL上的实施方式，并且图11中示出了其中颜色转换层CCL和滤色器CF彼此面对且中间层CTL插置在它们之间的实施方式。
在图8至图13中，简化并示出了像素PXL。例如，每个电极被示为具有单层(或单膜)的电极，并且每个绝缘层被示出为设置为单层(或单膜)的绝缘层，但本公开不限于此。
此外，在图8至图13中，剖面上的纵向方向(或竖直方向)被表示为第三方向DR3。
参考图1至图4以及图6至图13，像素PXL可以包括衬底SUB、像素电路层PCL和显示元件层DPL。像素电路层PCL和显示元件层DPL可以设置在衬底SUB的一个表面上以彼此重叠。在示例中，衬底SUB的显示区域DA可以包括设置在衬底SUB的一个表面上的像素电路层PCL和设置在像素电路层PCL上的显示元件层DPL。然而，在一些实施方式中，像素电路层PCL和显示元件层DPL在衬底SUB上的相互位置可以改变。在像素电路层PCL和显示元件层DPL在其彼此分离的层中彼此重叠的情况下，用于形成像素电路PXC和发光部分EMU的每个布局空间可以在平面上充分地固定。
衬底SUB可以包括透明绝缘材料，以使光能够从中透射通过。衬底SUB可以是刚性衬底或柔性衬底。
刚性衬底可以是例如玻璃衬底、石英衬底、玻璃陶瓷衬底和结晶玻璃衬底中的一种。
柔性衬底可以是包括聚合物有机材料的膜衬底和塑料衬底中的一种。例如，柔性衬底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
绝缘层和导电层可以设置在衬底SUB上。绝缘层可以包括例如缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD、钝化层PSV以及第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4。导电层可以设置和/或形成在上述绝缘层之间。导电层可以包括例如设置在衬底SUB上的第一导电层、设置在栅极绝缘层GI上的第二导电层、设置在层间绝缘层ILD上的第三导电层、设置在钝化层PSV上的第四导电层以及设置在第二绝缘层INS2上的第五导电层。然而，设置在衬底SUB上的绝缘层和导电层不限于上述实施方式。在一些实施方式中，衬底SUB上还可以设置有除了这些绝缘层和这些导电层之外的另一绝缘层和另一导电层。
构成相应像素PXL的像素电路PXC的电路元件(例如，晶体管T和存储电容器Cst)和电连接到电路元件的信号线(例如，第一电力线PL1和第二电力线PL2)可以设置在像素电路层PCL的每个像素区域PXA中。构成相应像素PXL的发光部分EMU的对准电极ALE、发光元件LD和/或像素电极PE可以设置在显示元件层DPL的每个像素区域PXA中。
第一电力线PL1和第二电力线PL2可以设置和/或形成在衬底SUB上。第一驱动电源VDD的电压可以施加到第一电力线PL1，并且第二驱动电源VSS的电压可以施加到第二电力线PL2。
第一电力线PL1和第二电力线PL2中的每个可以包括导电材料(或物质)。在示例中，第一电力线PL1和第二电力线PL2中的每个可以形成为包括选自由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)及其任何合金或其混合物组成的组中的至少一种的单层，或者形成为包括作为低电阻材料的钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)的双层或多层结构，以便降低布线电阻。在示例中，第一电力线PL1和第二电力线PL2中的每个可以配置为其中钛(Ti)/铜(Cu)依次堆叠的双层。
第一电力线PL1可以电连接到显示元件层DPL的组件(例如，第一对准电极ALE1)，并且第二电力线PL2可以电连接到显示元件层DPL的另一组件(例如，第三对准电极ALE3)。
第一电力线PL1包括彼此电连接的第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2，并且第二电力线PL2可以包括彼此电连接的第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以构成位于衬底SUB和缓冲层BFL之间的第一导电层。
第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个可以位于衬底SUB上以与相邻的子电力线间隔开。在示例中，第(2-1)子电力线PL2_1可以位于衬底SUB上以与第(2-2)子电力线PL2_2间隔开，第(2-2)子电力线PL2_2可以位于衬底SUB上以与第(2-1)子电力线PL2_1和第(1-1)子电力线PL1_1中的每个间隔开，第(1-1)子电力线PL1_1可以位于衬底SUB上以与第(2-2)子电力线PL2_2和第(1-2)子电力线PL1_2中的每个间隔开，并且第(1-2)子电力线PL1_2可以位于衬底SUB上以与第(1-1)子电力线PL1_1间隔开。
缓冲层BFL可以设置和/或形成在衬底SUB以及第一电力线PL1和第二电力线PL2上。
缓冲层BFL可以防止杂质扩散到包括在像素电路PXC中的晶体管T中。缓冲层BFL可以是包括无机材料的无机绝缘层。缓冲层BFL可以包括例如硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。缓冲层BFL可以设置为单层，或者设置成包括至少两层的多层。在缓冲层BFL设置成多层的情况下，层可以由相同的材料形成或由不同的材料形成。根据衬底SUB的材料和工艺条件，缓冲层BFL可以被省略。在实施方式中，缓冲层BFL可以被部分地开口以包括暴露第(2-1)子电力线PL2_1的一部分的第二接触部分CNT2。
像素电路PXC可以包括用于控制位于缓冲层BFL上的发光元件LD的驱动电流的第一晶体管T1(或驱动晶体管)和电连接到第一晶体管T1的第二晶体管T2(或开关晶体管)。然而，本公开不限于此，并且除了第一晶体管T1和第二晶体管T2之外，像素电路PXC还可以包括用于执行其它功能的电路元件。在以下实施方式中，在第一晶体管T1和第二晶体管T2被包括性地指定的情况下，第一晶体管T1和第二晶体管T2中的每个或者第一晶体管T1和第二晶体管T2两者被称为晶体管T或多个晶体管T。
晶体管T中的每个可以包括半导体图案SCP、栅电极GE、第一端子TE1和第二端子TE2。第一端子TE1可以是源电极和漏电极中的一个，并且第二端子TE2可以是源电极和漏电极中的另一个。在示例中，在第一端子TE1是漏电极的情况下，第二端子TE2可以是源电极。
半导体图案SCP可以设置和/或形成在缓冲层BFL上。半导体图案SCP可以包括接触第一端子TE1的第一接触区和与第二端子TE2接触的第二接触区。第一接触区和第二接触区之间的区可以是沟道区。沟道区可以与相应晶体管T的栅电极GE重叠。半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。沟道区是未掺杂杂质的半导体图案，并且可以是本征半导体。第一接触区和第二接触区中的每个可以是掺杂有杂质的半导体图案。
栅电极GE可以构成设置和/或形成在栅极绝缘层GI上以与半导体图案SCP的沟道区对应的第二导电层。栅电极GE可以设置在栅极绝缘层GI上，以与半导体图案SCP的沟道区重叠。栅电极GE可以形成为包括选自由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)及其任何合金或其混合物组成的组中的至少一种的单层，或者形成为包括作为低电阻材料的钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)或银(Ag)的双层或多层结构，以便降低布线电阻的。
栅极绝缘层GI可以是包括无机材料的无机绝缘层。在示例中，栅极绝缘层GI可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。然而，栅极绝缘层GI的材料不限于上述实施方式。在一些实施方式中，栅极绝缘层GI可以是包括有机材料的有机绝缘层。栅极绝缘层GI可以设置为单层，或者可以设置为包括至少两层的多层。在实施方式中，栅极绝缘层GI可以包括与缓冲层BFL的第二接触部分CNT2对应的第二接触部分CNT2，并且被部分地开口以暴露第(2-1)子电力线PL2_1。
第一端子TE1和第二端子TE2可以构成设置和/或形成在层间绝缘层ILD上的第三导电层。第一端子TE1和第二端子TE2可以通过依次穿透栅极绝缘层GI和层间绝缘层ILD的接触孔分别接触半导体图案SCP的第一接触区和第二接触区。在示例中，第一端子TE1可以接触半导体图案SCP的第一接触区，并且第二端子TE2可以接触半导体图案SCP的第二接触区。第一端子TE1和第二端子TE2以及栅电极GE中的每个可以包括相同的材料。在另一示例中，第一端子TE1和第二端子TE2中的每个可以包括选自可以用于形成栅电极GE的材料(例如，如本文中所描述的可以用于形成栅电极GE的材料)中的至少一种。
层间绝缘层ILD可以设置和/或形成在栅电极GE和栅极绝缘层GI上。层间绝缘层ILD和栅极绝缘层GI可以包括相同的材料。在另一示例中，层间绝缘层ILD可以包括选自可以用于形成栅极绝缘层GI的材料(例如，如本文中所描述的可以用于形成栅极绝缘层GI的材料)中的至少一种。在实施方式中，层间绝缘层ILD可以包括与栅极绝缘层GI的第二接触部分CNT2对应的第二接触部分CNT2，并且被部分地开口以暴露第(2-1)子电力线PL2_1的一部分。
尽管已经描述了晶体管T中的每个的第一端子TE1和第二端子TE2是通过依次穿透栅极绝缘层GI和层间绝缘层ILD的接触孔电连接到半导体图案SCP的单独电极，但本公开不限于此。在一些实施方式中，晶体管T中的每个的第一端子TE1可以是与相应半导体图案SCP的沟道区相邻的第一接触区，并且晶体管T中的每个的第二端子TE2可以是与相应半导体图案SCP的沟道区相邻的第二接触区。作为驱动晶体管的第一晶体管T1的第一端子TE1可以通过单独的连接装置(诸如，桥接电极)电连接到发光元件LD。
在实施方式中，晶体管T可以用低温多晶硅(LTPS)薄膜晶体管来实现，但本公开不限于此。在一些实施方式中，晶体管T可以用氧化物半导体薄膜晶体管来实现。在上述实施方式中，已经描述了晶体管T用具有顶栅结构的薄膜晶体管来实现的情况作为示例。然而，本公开不限于此，并且晶体管T的结构可以进行各种修改。
在一些实施方式中，与第一晶体管T1重叠的底部金属层可以设置和/或形成在衬底SUB和缓冲层BFL之间。底部金属层可以是设置在衬底SUB上的导电层中的第一导电层，并且底部金属层以及第一电力线PL1和第二电力线PL2可以设置在相同的层中且包括相同的材料。尽管在附图中没有直接示出，但底部金属层可以电连接到第一晶体管T1，以使提供给第一晶体管T1的栅电极GE的预定电压的驱动范围变宽。在示例中，底部金属层可以电连接和/或物理连接到第一晶体管T1的第一端子TE1和第二端子TE2中的一个。
尽管在附图中没有直接示出，但层间绝缘层ILD上可以设置和/或形成有电力图案。电力图案可以电连接到第一电力线PL1和第一晶体管T1中的每个。在示例中，电力图案可以是用于将第一晶体管T1和第一电力线PL1彼此电连接的连接装置。
钝化层PSV可以设置和/或形成在晶体管T和层间绝缘层ILD上。
钝化层PSV(也称为“保护层”或“过孔层”)可以是包括无机材料的无机层(或无机绝缘层)或包括有机材料的有机层(或有机绝缘层)。无机绝缘层可以包括例如硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种。例如，有机绝缘层可以包括聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
钝化层PSV和层间绝缘层ILD可以包括相同的材料，但本公开不限于此。钝化层PSV可以设置为单层，或者可以设置为包括至少两层的多层。钝化层PSV可以被部分地开口以包括暴露第一晶体管T1的第一端子TE1的第一接触部分CNT1和暴露第(2-1)子电力线PL2_1的一部分的第二接触部分CNT2。钝化层PSV的第二接触部分CNT2可以对应于层间绝缘层ILD的第二接触部分CNT2。
显示元件层DPL可以设置和/或形成在钝化层PSV上。
显示元件层DPL可以包括堤部图案BNP、对准电极ALE、堤部BNK、发光元件LD、像素电极PE和中间电极CTE。显示元件层DPL可以包括位于上述组件之间的至少一个绝缘层。在示例中，显示元件层DPL可以包括第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4。在一些实施方式中，第三绝缘层INS3可以选择性地设置。
堤部图案BNP可以设置和/或形成在钝化层PSV上。
堤部图案BNP可以设置在钝化层PSV的一个表面上。在示例中，堤部图案BNP可以在钝化层PSV的一个表面上在第三方向DR3上突出。因此，对准电极ALE的设置在堤部图案BNP上的部分可以在第三方向DR3(或衬底SUB的厚度方向)上突出。
堤部图案BNP可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。在一些实施方式中，堤部图案BNP可以包括设置为单层的有机绝缘层和/或设置为单层的无机绝缘层，但本公开不限于此。在一些实施方式中，堤部图案BNP可以以其中至少一个有机绝缘层和至少一个无机绝缘层堆叠的多层的形式设置。然而，堤部图案BNP的材料不限于上述实施方式。在一些实施方式中，堤部图案BNP可以包括导电材料(或物质)。
堤部图案BNP可以具有梯形形状的部分，其宽度在第三方向DR3上从钝化层PSV的一个表面(例如，上表面)朝向其顶部变窄，但本公开不限于此。在一些实施方式中，堤部图案BNP可以包括具有半椭圆形状、半圆形形状(或半球形形状)等的剖面的曲化表面，其宽度在第三方向DR3上从钝化层PSV的一个表面朝向其顶部变窄。在剖视图中，堤部图案BNP的形状不限于上述实施方式，并且可以在其中可以提高从发光元件LD中的每个发射的光的效率的范围内进行各种改变。在一些实施方式中，堤部图案BNP中的至少一个可以被省略，或者堤部图案BNP中的至少一个的位置可以被改变。
在实施方式中，堤部图案BNP可以用作反射构件。在示例中，堤部图案BNP连同设置在其顶部上的对准电极ALE可以用作反射构件，该反射构件在期望的方向上引导从每个发光元件LD发射的光，从而提高像素PXL的光发射效率。
对准电极ALE可以设置和/或形成在堤部图案BNP和钝化层PSV上。对准电极ALE可以构成第四导电层。
第一对准电极ALE1可以设置和/或形成在钝化层PSV和第一堤部图案BNP1上。第二对准电极ALE2可以设置和/或形成在钝化层PSV和第二堤部图案BNP2上。第三对准电极ALE3可以设置和/或形成在钝化层PSV和第二堤部图案BNP2上。第四对准电极ALE4可以设置和/或形成在钝化层PSV和第三堤部图案BNP3上。
第一对准电极ALE1可以具有对应于位于其底部上的第一堤部图案BNP1的梯度的形状，第二对准电极ALE2可以具有对应于位于其底部上的第二堤部图案BNP2的梯度的形状，第三对准电极ALE3可以具有对应于位于其底部上的第二堤部图案BNP2的梯度的形状，并且第四对准电极ALE4可以具有对应于位于其底部上的第三堤部图案BNP3的梯度的形状。
对准电极ALE可以设置在相同的平面上，并且在第三方向DR3上具有相同的厚度。对准电极ALE可以通过相同的工艺同时形成。
对准电极ALE可以由具有一定水平(或均匀的)反射率的材料制成，以便允许从发光元件LD发射的光在显示设备DD的图像显示方向上前进。在示例中，对准电极ALE可以由导电材料制成。导电材料(或物质)可以包括不透明金属，其有利于在显示设备DD的图像显示方向上反射从发光元件LD发射的光。不透明金属可以包括例如诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)及其合金的金属。然而，对准电极ALE的材料不限于上述实施方式。
对准电极ALE中的每个可以设置和/或形成为单层，但本公开不限于此。在一些实施方式中，对准电极ALE中的每个可以设置和/或形成为其中金属、合金、导电氧化物和导电聚合物中的至少两种材料堆叠的多层。对准电极ALE中的每个可以形成为具有至少两层的多层，以便最小化在信号(或电压)被传送到发光元件LD中的每个的两个端部EP1和EP2的情况下由信号延迟引起的失真。在示例中，对准电极ALE中的每个可以包括至少一个反射电极层。对准电极ALE中的每个还可以选择性地包括设置在反射电极层的顶部和/或底部上的至少一个透明电极层和覆盖透明电极层的顶部的至少一个导电封盖层中的至少一种。
如上所述，在对准电极ALE由具有恒定反射率的导电材料制成的情况下，对准电极ALE使得从发光元件LD中的每个的两个端部(例如，第一端部EP1和第二端部EP2)发射的光能够在显示设备DD的图像显示方向(或第三方向DR3)上进一步前进。在对准电极ALE设置成面对发光元件LD的第一端部EP1和第二端部EP2同时具有对应于堤部图案BNP的形状的倾斜或曲化表面的情况下，从发光元件LD中的每个的第一端部EP1和第二端部EP2发射的光被对准电极ALE反射以在显示设备DD的图像显示方向上进一步前进。因此，可以提高从发光元件LD发射的光的效率。
第一绝缘层INS1可以遍及对准电极ALE设置和/或形成。
第一绝缘层INS1可以被部分地开口以至少在非发射区域NEMA中暴露位于其底部上的组件。在示例中，第一绝缘层INS1可以被部分地开口以包括第一接触孔CH1和第二接触孔CH2，第一接触孔CH1由于第一绝缘层INS1的一部分至少在非发射区域NEMA(或堤部BNK的第二开口OP2)中被去除而暴露第一对准电极ALE1的一部分，第二接触孔CH2由于第一绝缘层INS1的另一部分在非发射区域NEMA(或堤部BNK的第二开口OP2)中被去除而暴露第三对准电极ALE3的一部分。
第一绝缘层INS1可以包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。第一绝缘层INS1可以配置为有利于保护发光元件LD免受像素电路层PCL影响的无机绝缘层。在示例中，第一绝缘层INS1可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种，但本公开不限于此。在一些实施方式中，第一绝缘层INS1可以配置为有利于使发光元件LD的支承表面平坦化的有机绝缘层。
第一绝缘层INS1可以设置为单层或多层。在第一绝缘层INS1设置为多层的情况下，第一绝缘层INS1可以设置成其中配置为具有不同折射率的无机绝缘层的第一层和第二层交替堆叠的分布式布拉格反射器(DBR)。在示例中，第一绝缘层INS1可以设置成其中具有低折射率的第一层和具有比第一层的折射率高的折射率的第二层交替堆叠的结构。如上所述，在第一绝缘层INS1设置为多层的情况下，第一绝缘层INS1可以用作反射构件，其通过使用由第一层和第二层之间的折射率差引起的相长干涉而在期望的方向上反射从发光元件LD发射的光。第一层和第二层中的每个可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、硅碳氧化物(SiOxCy)、硅碳氮化物(SiCxNy)、铝氧化物(AlOx)、铝氮化物(AlNx)、铪氧化物(HfOx)、锆氧化物(ZrOx)、钛氧化物(TiOx)和钽氧化物(TaOx)中的至少一种。
堤部BNK可以设置和/或形成在第一绝缘层INS1上。
堤部BNK可以形成在其它像素PXL之间，以围绕像素PXL的发射区域EMA。因此，堤部BNK可以形成划分相应像素PXL的发射区域EMA的像素限定层。堤部BNK可以用作坝结构，其在向发射区域EMA形成发光元件LD的工艺中防止其中混合有发光元件LD的溶液被引入到相邻像素PXL的发射区域EMA，或者控制恒定量的溶液被提供给每个发射区域EMA。
发光元件LD可以在其中形成有第一绝缘层INS1的像素PXL的发射区域EMA中提供并对准。在示例中，通过喷墨印刷工艺等向发射区域EMA提供(或输入)发光元件LD，并且可以通过施加到对准电极ALE中的每个的预定对准电压(或对准信号)在对准电极ALE之间对准发光元件LD。相同的对准信号可以施加到第一对准电极ALE1和第四对准电极ALE4。在示例中，接地电压可以施加到第一对准电极ALE1和第四对准电极ALE4。相同的对准信号可以施加到第二对准电极ALE2和第三对准电极ALE3。在示例中，AC信号可以施加到第二对准电极ALE2和第三对准电极ALE3。
第二绝缘层INS2可以在发射区域EMA中设置和/或形成在发光元件LD上。第二绝缘层INS2设置和/或形成在发光元件LD上，以部分地覆盖发光元件LD中的每个的外周表面(或表面)，并且将发光元件LD中的每个的第一端部EP1和第二端部EP2暴露于外部。
第二绝缘层INS2可以配置为单层或多层，并且包括包括至少一种无机材料的无机绝缘层或包括至少一种有机材料的有机绝缘层。第二绝缘层INS2可以包括无机绝缘层，其有利于保护发光元件LD中的每个的有源层12(参见图1)免受外部氧气、湿气等的影响。然而，本公开不限于此。根据发光元件LD所应用的显示设备的设计条件，第二绝缘层INS2可以配置为包括有机材料的有机绝缘层。在完成发光元件LD在像素PXL的像素区域PXA(或发射区域EMA)中的对准之后，第二绝缘层INS2形成在发光元件LD上，使得可以防止发光元件LD从在其处对准发光元件LD的位置分离。
在形成第二绝缘层INS2之前在第一绝缘层INS1和发光元件LD之间存在空的间隙(或空间)的情况下，在形成第二绝缘层INS2的工艺中，可以用第二绝缘层INS2来填充该空的间隙。第二绝缘层INS2可以配置为有机绝缘层，其有利于填充第一绝缘层INS1和发光元件LD之间的空的间隙，但本公开不限于此。
第三绝缘层INS3可以设置成覆盖设置在发光元件LD的第一端部EP1和第二端部EP2上的像素电极PE中的任一个和中间电极CTE中的至少一个(或者与设置在发光元件LD的第一端部EP1和第二端部EP2上的像素电极PE中的任一个和中间电极CTE中的至少一个重叠)。在示例中，如图8、图10和图11中所示，第三绝缘层INS3可以设置在第一像素电极PE1和第二像素电极PE2上，以覆盖第一像素电极PE1和第二像素电极PE2中的每个。第三绝缘层INS3可以包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。在示例中，第三绝缘层INS3可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种，但本公开不限于此。第三绝缘层INS3可以形成为单层或多层。
在第二绝缘层INS2和/或第三绝缘层INS3形成在发光元件LD的顶部上的情况下，可以确保发光元件LD的第一端部EP1和第二端部EP2之间的电稳定性。例如，彼此相邻的像素电极PE和中间电极CTE可以通过第二绝缘层INS2和/或第三绝缘层INS3彼此稳定地分离。因此，可以防止在发光元件LD的第一端部EP1和第二端部EP2之间发生短路缺陷。
如图9中所示，在其中像素电极PE和中间电极CTE设置在相同的层中的实施方式中，可以不设置第三绝缘层INS3。
像素电极PE可以至少在发射区域EMA中设置在发光元件LD、发光元件LD上的第二绝缘层INS2以及对准电极ALE上的第一绝缘层INS1上。在实施方式中，像素电极PE可以构成设置和/或形成在第二绝缘层INS2上的第五导电层。
第一像素电极PE1可以至少在发射区域EMA中设置在第一发光元件LDl的第一端部EP1、第一发光元件LD1上的第二绝缘层INS2以及第一对准电极ALE1上的第一绝缘层INS1上。第一像素电极PE1可以至少在非发射区域NEMA(或堤部BNK的第二开口OP2)中设置在由第一接触孔CH1暴露的第一对准电极ALE1上。第一像素电极PE1可以通过第一接触孔CHl电连接到第一对准电极ALE1，同时直接接触第一对准电极ALEl。
第二像素电极PE2可以至少在发射区域EMA中设置在第四发光元件LD4的第二端部EP2、第四发光元件LD4上的第二绝缘层INS2以及第三对准电极ALE3上的第一绝缘层INS1上。第二像素电极PE2可以至少在非发射区域NEMA(或堤部BNK的第二开口OP2)中设置在由第二接触孔CH2暴露的第三对准电极ALE3上。第二像素电极PE2可以通过第二接触孔CH2电连接到第三对准电极ALE3，同时直接接触第三对准电极ALE3。
第一像素电极PE1和第二像素电极PE2可以通过相同的工艺形成以设置在相同的层中。然而，本公开不限于此。在一些实施方式中，第一像素电极PE1和第二像素电极PE2可以通过不同的工艺形成以设置在不同的层中。
像素电极PE可以由各种透明导电材料制成。在示例中，像素电极PE可以包括包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)、氧化铟锡锌(ITZO)等的各种透明导电材料(或物质)中的至少一种，并且基本上透明或半透明以满足预定的透射率(或透光率)。然而，像素电极PE的材料不限于上述实施方式。在一些实施方式中，像素电极PE可以由各种不透明导电材料(或物质)制成。像素电极PE可以形成为单层或多层。
中间电极CTE中的至少一个和像素电极PE可以通过相同的工艺形成以形成在相同的层中，并且中间电极CTE中的另一个和像素电极PE可以通过不同的工艺形成以形成在不同的层中。在示例中，第一中间电极CTE1和第三中间电极CTE3可以形成在第三绝缘层INS3上，以与被第三绝缘层INS3覆盖的像素电极PE间隔开。第二中间电极CTE2和像素电极PE可以通过相同的工艺形成以设置在相同的层中。然而，本公开不限于上述实施方式。在一些实施方式中，如图9中所示，所有的第一中间电极CTE1、第二中间电极CTE2和第三中间电极CTE3以及像素电极PE可以通过相同的工艺形成以设置在相同的层中。
中间电极CTE可以由各种透明导电材料制成。中间电极CTE和像素电极PE可以包括相同的材料。在另一示例中，中间电极CTE可以包括选自可以用于形成像素电极PE的材料(例如，如本文中所描述的可以用于形成像素电极PE的材料)中的至少一种材料。
第四绝缘层INS4可以遍及中间电极CTE设置和/或形成。第四绝缘层INS4可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。在示例中，第四绝缘层INS4可以具有其中至少一个无机绝缘层和至少一个有机绝缘层交替堆叠的结构。第四绝缘层INS4完全覆盖显示元件层DPL(或者与显示元件层DPL重叠)，以阻止湿气、水分等从外部引入到包括发光元件LD的显示元件层DPL中。在一些实施方式中，第四绝缘层INS4的顶部上还可以设置有至少一个外涂层(例如，使显示元件层DPL的顶表面平坦化的层)。
在一些实施方式中，如图10中所示，第四绝缘层INS4上还可以设置有上衬底。上衬底可以设置在显示元件层DPL上，以覆盖衬底SUB的其上设置有像素PXL的显示区域DA。显示元件层DPL上可以设置有中间层CTL。
中间层CTL可以是透明粘合层(或粘附层)，例如用于增强显示元件层DPL和上衬底之间的粘附性的光学透明粘合剂，但本公开不限于此。在一些实施方式中，中间层CTL可以是用于转换从发光元件LD发射并朝向上衬底前进的光的折射率的折射率转换层，从而提高每个像素PXL的光发射亮度。
上衬底可以配置为显示设备DD的封装衬底(或薄膜封装层)和/或窗构件。上衬底可以包括基础层BSL、光转换图案LCP和光阻挡图案LBP。
基础层BSL可以是刚性衬底或柔性衬底，并且基础层BSL的材料或物理性质没有特别限制。基础层BSL和衬底SUB可以由相同的材料或不同的材料制成(或者包括相同的材料或不同的材料)。
光转换图案LCP可以设置在基础层BSL的表面上，以面对衬底SUB的像素PXL。光转换图案LCP可以包括颜色转换层CCL和滤色器CF。
颜色转换层CCL可以包括对应于特定颜色的颜色转换颗粒QD。滤色器CF可以允许特定颜色的光选择性地从中透射通过。在一些实施方式中，颜色转换层CCL可以包括散射材料。
颜色转换层CCL可以设置在基础层BSL的一个表面上以面对像素PXL，并且包括用于将从设置在相应像素PXL中的发光元件LD发射的第一颜色的光转换为第二颜色的光的颜色转换颗粒QD。在示例中，在像素PXL是红色像素(或红色子像素)的情况下，相应像素PXL的颜色转换层CCL可以包括将从发光元件LD发射的第一颜色的光转换为第二颜色的光(例如，红色的光)的红色量子点的颜色转换颗粒QD。在另一示例中，在像素PXL是绿色像素(或绿色子像素)的情况下，相应像素PXL的颜色转换层CCL可以包括将从发光元件LD发射的第一颜色的光转换为第二颜色的光(例如，绿色的光)的绿色量子点的颜色转换颗粒QD。在又一示例中，在像素PXL是蓝色像素(或蓝色子像素)的情况下，相应像素PXL的颜色转换层CCL可以包括将从发光元件LD发射的第一颜色的光转换为第二颜色的光(例如，蓝色的光)的蓝色量子点的颜色转换颗粒QD。在一些实施方式中，在像素PXL是蓝色像素(或蓝色子像素)的情况下，可以提供包括光散射颗粒的光散射层，而不是包括颜色转换颗粒QD的颜色转换层CCL。在示例中，在发光元件LD发射蓝色系列光的情况下，像素PXL可以包括包括光散射颗粒的光散射层。在一些实施方式中，可以省略上述光散射层。在一些实施方式中，在像素PXL是蓝色像素(或蓝色子像素)的情况下，可以提供透明聚合物而不是颜色转换层CCL。
滤色器CF可以允许特定颜色的光选择性地从中透射通过。滤色器CF与颜色转换层CCL一起形成光转换图案LCP，并且可以包括用于允许由颜色转换层CCL转换的特定颜色的光选择性地从中透射通过的滤色器材料。滤色器CF可以包括红色滤色器、绿色滤色器和蓝色滤色器。上述滤色器CF可以设置在基础层BSL的一个表面上，以对应于颜色转换层CCL。
包括颜色转换层CCL和滤色器CF的光转换图案LCP可以对应于像素PXL的发射区域EMA。
第一封盖层CPL1可以设置和/或形成在滤色器CF和颜色转换层CCL之间。
第一封盖层CPL1覆盖滤色器CF(或者与滤色器CF重叠)，同时定位成遍及滤色器CF以保护滤色器CF。第一封盖层CPL1可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。
光阻挡图案LBP可以设置成与光转换图案LCP相邻。在实施方式中，光阻挡图案LBP可以设置在基础层BSL的一个表面上，以对应于像素PXL的非发射区域NEMA。光阻挡图案LBP可以对应于显示元件层DPL的堤部BNK。
光阻挡图案LBP可以包括第一光阻挡图案LBP1和第二光阻挡图案LBP2。
第一光阻挡图案LBP1可以定位在基础层BSL的一个表面上并且定位成与滤色器CF相邻。
在一些实施方式中，第一光阻挡图案LBP1可以以其中红色滤色器、绿色滤色器和蓝色滤色器中的允许不同颜色的光束选择性地从中透射通过的至少两个滤色器彼此重叠的多层的形式设置。在示例中，第一光阻挡图案LBP1可以包括红色滤色器、位于红色滤色器上以与红色滤色器重叠的绿色滤色器以及位于绿色滤色器上以与绿色滤色器重叠的蓝色滤色器。例如，第一光阻挡图案LBP1可以以其中红色滤色器、绿色滤色器和蓝色滤色器依次堆叠的结构的形式设置。红色滤色器、绿色滤色器和蓝色滤色器可以用作阻挡像素区域PXA的非发射区域NEMA中的光的透射的第一光阻挡图案LBP1。
在一些实施方式中，第一封盖层CPL1可以设置和/或形成在第一光阻挡图案LBP1上。第一封盖层CPL1可以完全位于第一光阻挡图案LBP1和滤色器CF上。
第二光阻挡图案LBP2可以设置和/或形成在第一封盖层CPL1的一个表面上，以对应于第一光阻挡图案LBP1。第二光阻挡图案LBP2可以是黑色矩阵。第一光阻挡图案LBP1和第二光阻挡图案LBP2可以包括相同的材料。在实施方式中，第二光阻挡图案LBP2可以是最终限定像素PXL的发射区域EMA的结构。在示例中，第二光阻挡图案LBP2可以是在提供包括颜色转换颗粒QD的颜色转换层CCL的工艺中最终限定要被提供颜色转换层CCL的发射区域EMA的坝结构。
第二封盖层CPL2可以完全设置和/或形成在颜色转换层CCL和第二光阻挡图案LBP2上。
第二封盖层CPL2可以包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)和诸如铝氧化物(AlOx)的金属氧化物中的至少一种，但本公开不限于此。在一些实施方式中，第二封盖层CPL2可以配置为包括有机材料的有机层(或有机绝缘层)。第二封盖层CPL2可以位于颜色转换层CCL上，以保护颜色转换层CCL免受外部湿气、水分等的影响，从而进一步提高颜色转换层CCL的可靠性。
上述上衬底可以联接(或连接)到显示元件层DPL，同时位于中间层CTL上。为此，中间层CTL可以包括用于增强显示元件层DPL和上衬底之间的粘附性的透明粘合层(或粘附层)。
在根据上述实施方式的显示设备DD中，光转换图案LCP设置在发光元件LD上，使得具有期望的颜色再现性的光通过光转换图案LCP发射，从而提高光发射效率。
在上述实施方式中，已经描述了包括基础层BSL和光转换图案LCP的上衬底位于显示元件层DPL的顶部上。然而，本公开不限于此。
在一些实施方式中，光转换图案LCP可以形成在衬底SUB的其上设置有显示元件层DPL的一个表面上。
在实施方式中，如图11中所示，光转换图案LCP的组件(例如，颜色转换层CCL)可以形成在衬底SUB的其上设置有像素PXL的一个表面上，并且光转换图案LCP的另一组件(或另一个组件)(例如，滤色器CF)可以形成在基础层BSL的一个表面上，使得滤色器CF和颜色转换层CCL彼此面对，且中间层CTL插置在滤色器CF和颜色转换层CCL之间。
堤部BNK上可以设置和/或形成有虚设堤部DBNK。虚设堤部DBNK可以在堤部BNK上位于第四绝缘层INS4上。因此，虚设堤部DBNK与堤部BNK一起可以形成坝部分DAM(或坝结构)。坝部分DAM可以是像素PXL中最终限定其中发射光的发射区域EMA的结构。在实施方式中，坝部分DAM可以是在向像素区域PXA提供包括颜色转换颗粒QD的颜色转换层CCL的工艺中最终限定其中要被提供颜色转换层CCL的发射区域EMA的结构。在示例中，像素PXL的发射区域EMA最终由坝部分DAM限定，使得可以向发射区域EMA提供(或输入)包括所需量和/或所需种类的颜色转换颗粒QD的颜色转换层CCL。
虚设堤部DBNK可以在第四绝缘层INS4上设置和/或形成在堤部BNK上。虚设堤部DBNK可以包括光阻挡材料。在示例中，虚设堤部DBNK可以是黑色矩阵。在一些实施方式中，虚设堤部DBNK可以配置成包括至少一种光阻挡材料和/或至少一种反射材料，以允许从发光元件LD发射的光在显示设备DD的图像显示方向(或第三方向DR3)上进一步前进，从而提高发光元件LD的光发射效率。
在图11中所示的实施方式中，颜色转换层CCL可以设置和/或形成在第四绝缘层INS4上，以填充由坝部分DAM围绕的部分。
中间层CTL可以位于颜色转换层CCL上。中间层CTL可以是至少一个绝缘层，但本公开不限于此。在一些实施方式中，中间层CTL可以是参考图10描述的中间层CTL。包括滤色器CF和光阻挡图案LBP的基础层BSL可以设置和/或形成在中间层CTL上。
滤色器CF和光阻挡图案LBP可以设置在基础层BSL的一个表面上，以面对颜色转换层CCL和堤部BNK，且中间层CTL插置在滤色器CF和光阻挡图案LBP与颜色转换层CCL和堤部BNK之间。在示例中，滤色器CF可以面对颜色转换层CCL，且中间层CTL插置在滤色器CF与颜色转换层CCL之间，并且光阻挡图案LBP可以面对堤部BNK，且中间层CTL插置在光阻挡图案LBP与堤部BNK之间。
光阻挡图案LBP可以对应于像素PXL的非发射区域NEMA，并且滤色器CF可以对应于像素PXL的发射区域EMA。
光阻挡图案LBP可以包括用于防止其中光(或光束)在像素PXL和与其相邻的像素PXL之间泄漏的光泄漏缺陷的光阻挡材料。光阻挡图案LBP可以是黑色矩阵。光阻挡图案LBP可以防止从相应的相邻像素PXL发射的光束的混合。光阻挡图案LBP可以是对应于参考图10描述的第一光阻挡图案LBP1的组件。
尽管已经描述了颜色转换层CCL和滤色器CF彼此面对且中间层CTL插置在颜色转换层CCL与滤色器CF之间的情况，但本公开不限于此。在一些实施方式中，包括颜色转换层CCL和滤色器CF的光转换图案LCP可以形成在衬底SUB的其上设置有显示元件层DPL的一个表面上。
在上述实施方式中，设置在像素区域PXA中的至少两个子电力线可以电连接和/或物理连接到扇出线。在示例中，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以电连接和/或物理连接到第一扇出线LP1，并且第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以电连接和/或物理连接到第二扇出线LP2。
第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个可以设计成具有有意窄的线宽。在示例中，第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2、第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个可以设计成具有在制造工艺中存在的具有各种尺寸的颗粒不附接到其顶部的程度的线宽。
在现有的显示设备中，在被施加第一驱动电源VDD的电压的第一电力线和被施加第二驱动电源VSS的电压的第二电力线设置在像素区域中的情况下，第一电力线和第二电力线中的每个可以设计成具有相对宽的线宽，以便防止所施加的电压的信号延迟。在形成第一电力线和第二电力线的工艺期间产生的具有各种尺寸的颗粒可以附接到具有宽的线宽的第一电力线和第二电力线。在形成第一电力线和第二电力线之后执行的清洁工艺中，附接到第一电力线和第二电力线的颗粒不容易被去除，并且即使在颗粒被去除的情况下，颗粒中的一部分也可以保留在第一电力线和第二电力线上。
保留在第一电力线和第二电力线上的颗粒不完全被包括无机材料的绝缘层覆盖，而是可以于在第一电力线和第二电力线上形成绝缘层的工艺中被分离。在这种情况下，可以在绝缘层中形成非预期的通孔(或孔)，并且在执行后续工艺的同时，在位于绝缘层下方的第一电力线和第二电力线中可能出现缺陷。
为了防止上述缺陷，在本公开的实施方式中，被施加第一驱动电源VDD的电压的第一电力线PL1可以在像素区域PXA中被分成第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2，被施加第二驱动电源VSS的电压的第二电力线PL2可以在像素区域PXA中被分成第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2，并且子电力线中的每个可以设计成具有窄到在制造工艺期间产生的颗粒不附接到其的程度的线宽。
因此，在上述实施方式中，可以防止在第一电力线PL1和第二电力线PL2上形成的绝缘层(例如，缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD)中的缺陷(例如，裂纹等)。
在上述实施方式中，第一电力线PL1和第二电力线PL2被稳定地保护，使得可以提高第一电力线PL1和第二电力线PL2的可靠性以及显示设备DD的显示质量。
在下文中，将参考图14至图19更详细地描述位于非显示区域NDA中的第一扇出线LP1和第二扇出线LP2以及位于像素区域PXA中的第一电力线PL1和第二电力线PL2。
图14是图4中所示的部分EA的示意性放大视图。图15是沿着图14中所示的线IV-IV'和V-V'截取的剖视图。
如图14和图15中所示，将主要描述与上述实施方式的不同之处，以避免冗余。
参考图4、图14和图15，第一电力线PL1和第二电力线PL2可以设置在衬底SUB的显示区域DA中。第一电力线PL1可以设置在位于第一区域A1中的第一像素PXL1中，并且第二电力线PL2可以设置在位于第二区域A2中的第二像素PXL2中。
第一电力线PL1可以电连接和/或物理连接到位于衬底SUB的非显示区域NDA中的第一扇出线LPl。第一电力线PLl可以包括从第一扇出线LP1分支到第一区域A1的第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2。第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以与第一扇出线LP1是一体的。
第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以设置在第一区域A1(或像素区域PXA)的衬底SUB上，从而以第一距离d1彼此间隔开。第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以与第一扇出线LP1是一体的，以电连接和/或物理连接到第一扇出线LP1。第(1-1)子电力线PL1_1在第一方向DR1上的线宽W3和第(1-2)子电力线PL1_2在第一方向DRl上的线宽W4可以彼此相等或不同。
第一扇出线LP1可以位于非显示区域NDA中并且与第一驱动电压线DVL1部分地重叠。第一扇出线LP1可以电连接和/或物理连接到第一驱动电压线DVL1。在实施方式中，第一扇出线LP1可以形成位于衬底SUB和缓冲层BFL之间的第一导电层。
第一驱动电压线DVL1可以在非显示区域NDA中定位成与焊盘部分PDP相邻，并且被提供来自焊盘部分PDP的第一电力焊盘PD1的第一驱动电源VDD的电压。第一驱动电压线DVL1可以在非显示区域NDA中与第一扇出线LP1部分地重叠，并且通过接触孔CH电连接到第一扇出线LP1。
第一驱动电压线DVLl可以形成设置和/或形成在层间绝缘层ILD上的第三导电层。第一驱动电压线DVL1可以通过依次穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的相应接触孔CH电连接和/或物理连接到第一扇出线LP1。第一驱动电压线DVL1可以通过第一扇出线LP1向第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2提供从第一电力焊盘PD1传送的第一驱动电源VDD的电压。
第一扇出线LPl可以在第一方向DRl上具有恒定的线宽W1。第(1-1)子电力线PL1_1的线宽W3和第(1-2)子电力线PL1_2的线宽W4中的每个可以等于第一扇出线LP1的线宽W1，或者大于或小于第一扇出线LP1的线宽W1。在示例中，第(1-1)子电力线PL1_1在第一方向DR1上的线宽W3和第(1-2)子电力线PL1_2在第一方向DR1上的线宽W4中的每个可以小于第一扇出线LP1在第一方向DR1上的线宽W1，但本公开不限于此。
为了方便起见，已经示出了第一扇出线LP1在第一方向DR1上的线宽W1等于第(1-1)子电力线PL1_1在第一方向DR1上的线宽W3、第(1-2)子电力线PL1_2在第一方向DR1上的线宽W4以及第(1-1)子电力线PL1_1与第(1-2)子电力线PL1_2之间的距离d1之和。然而，本公开不限于此。
第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2中的每个可以设计成具有窄到在制造工艺中存在的具有各种尺寸的颗粒不附接到其顶部的程度的线宽。
从位于非显示区域NDA中的第一扇出线LP1分支到显示区域DA的第一电力线PL1的数量可以是至少两个。在示例中，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2中的两个可以从位于非显示区域NDA中的第一扇出线LP1分支到显示区域DA。在实施方式中，第一扇出线LP1的数量与第一电力线PL1的数量的比率可以是1：2，其中第一扇出线LP1和第一电力线PL1一体地形成(或彼此是一体的)以彼此电连接和/或物理连接，从而向其施加相同的信号(例如，第一驱动电源VDD的电压)。
第二电力线PL2可以电连接和/或物理连接到位于衬底SUB的非显示区域NDA中的第二扇出线LP2。第二电力线PL2可以包括从第二扇出线LP2分支到第二区域A2的第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以与第二扇出线LP2是一体的。
第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以设置在第二区域A2(或像素区域PXA)的衬底SUB上，从而以第二距离d2彼此间隔开。第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以与第二扇出线LP2是一体的，以电连接和/或物理连接到第二扇出线LP2。第(2-1)子电力线PL2_1在第一方向DR1上的线宽W5和第(2-2)子电力线PL2_2在第一方向DR1上的线宽W6可以彼此相等或不同。
第二扇出线LP2可以位于非显示区域NDA中并且与第二驱动电压线DVL2部分地重叠。第二扇出线LP2可以电连接和/或物理连接到第二驱动电压线DVL2。在实施方式中，第二扇出线LP2可以形成位于衬底SUB和缓冲层BFL之间的第一导电层。
第二驱动电压线DVL2可以在非显示区域NDA中定位成与焊盘部分PDP相邻，并且被提供来自焊盘部分PDP的第二电力焊盘PD2的第二驱动电源VSS的电压。第二驱动电压线DVL2可以在非显示区域NDA中与第二扇出线LP2重叠，并且通过接触孔CH电连接到第二扇出线LP2。
第二驱动电压线DVL2可以形成设置和/或形成在层间绝缘层ILD上的第三导电层。第二驱动电压线DVL2可以通过依次穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的相应接触孔CH电连接和/或物理连接到第二扇出线LP2。第二驱动电压线DVL2可以通过第二扇出线LP2向第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2提供从第二电力焊盘PD2传送的第二驱动电源VSS的电压。
第二扇出线LP2可以在第一方向DR1上具有恒定的线宽W2。第(2-1)子电力线PL2_1的线宽W5和第(2-2)子电力线PL2_2的线宽W6中的每个可以等于第二扇出线LP2的线宽W2，或者大于或小于第二扇出线LP2的线宽W2。在示例中，第(2-1)子电力线PL2_1在第一方向DR1上的线宽W5和第(2-2)子电力线PL2_2在第一方向DR1上的线宽W6中的每个可以小于第二扇出线LP2在第一方向DR1上的线宽W2，但本公开不限于此。
为了方便起见，已经示出了第二扇出线LP2在第一方向DR1上的线宽W2等于第(2-1)子电力线PL2_1在第一方向DR1上的线宽W5、第(2-2)子电力线PL2_2在第一方向DR1上的线宽W6以及第(2-1)子电力线PL2_1与第(2-2)子电力线PL2_2之间的距离d2之和。然而，本公开不限于此。
第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个可以设计成具有窄到在制造工艺中存在的具有不同尺寸的颗粒不附接到其顶部的程度的线宽。
从位于非显示区域NDA中的第二扇出线LP2分支到显示区域DA的第二电力线PL2的数量可以是至少两个。在示例中，第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的两个可以从位于非显示区域NDA中的第二扇出线LP2分支到显示区域DA。在实施方式中，第二扇出线LP2的数量与第二电力线PL2的数量的比率可以是1∶2，其中第二扇出线LP2和第二电力线PL2一体地形成以彼此电连接和/或物理连接，使得向其施加相同的信号(例如，第二驱动电源VSS的电压)。
钝化层PSV、第一绝缘层INS1、第三绝缘层INS3和第四绝缘层INS4可以设置和/或形成在第一驱动电压线DVL1和第二驱动电压线DVL2上。第三绝缘层INS3可以选择性地设置。
如上所述，第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2中的每个设计成具有窄的线宽，使得在形成第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2的工艺中产生的颗粒不附接到第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2。因此，可以防止位于第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2上的缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD中的每个中的缺陷。
类似地，第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2中的每个设计成具有窄的线宽，使得在形成第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2的工艺中产生的颗粒不附接到第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。因此，可以防止位于第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2上的缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD中的每个中的缺陷。
图16是图4中所示的部分EA的示意性放大视图。图17是沿着图16中所示的线VI-VI'和VII-VII'截取的示意性剖视图。图18是示意性地示出根据本公开的实施方式的像素PXL的平面图。
图18示出了与包括第一桥接图案BRP1的第一电力线PL1和包括第二桥接图案BRP2的第二电力线PL2有关的图7中所示的实施方式的修改实施方式。
如图16至图18中所示，将主要描述与上述实施方式的不同之处，以避免冗余。
参考图4和图16至图18，第一电力线PL1和第二电力线PL2可以设置在衬底SUB的显示区域DA中。
第一电力线PL1可以包括第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2和第一桥接图案BRP1。
第一桥接图案BRP1可以位于第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2之间，以电连接到第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2。第一桥接图案BRP1的一端(或第一端)可以电连接到第(1-1)子电力线PL1_1，并且第一桥接图案BRP1的另一端(或第二端)可以电连接到第(1-2)子电力线PL1_2。第一桥接图案BRP1可以与第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2是一体的，并且电连接到第一扇出线LP1。在实施方式中，第一桥接图案BRP1可以设置成多个。
在显示区域DA中，包括第(1-1)子电力线PL1_1、第一桥接图案BRP1和第(1-2)子电力线PL1_2的第一电力线PL1可以具有网格形状(或结构)。第一驱动电源VDD的电压被提供给具有网格形状的第一电力线PL1，以被均匀地提供给显示设备DD的每个像素PXL。因此，显示设备DD可以在整个显示区域DA中提供均匀的亮度。
为了方便起见，已经示出了第一扇出线LP1在第一方向DR1上的线宽等于第(1-1)子电力线PL1_1在第一方向DR1上的线宽、第一桥接图案BRP1在第一方向DR1上的宽度以及第(1-2)子电力线PL1_2在第一方向DR1上的线宽之和。然而，本公开不限于此。
第二电力线PL2可以包括第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2和第二桥接图案BRP2。
第二桥接图案BRP2可以位于第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2之间，以电连接到第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2。第二桥接图案BRP2的一端(或第一端)可以电连接到第(2-1)子电力线PL2_1，并且第二桥接图案BRP2的另一端(或第二端)可以电连接到第(2-2)子电力线PL2_2。第二桥接图案BRP2可以与第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2是一体的，并且电连接到第二扇出线LP2。在实施方式中，第二桥接图案BRP2可以设置成多个。
在显示区域DA中，包括第(2-1)子电力线PL2_1、第二桥接图案BRP2和第(2-2)子电力线PL2_2的第二电力线PL2可以具有网格形状(或结构)。第二驱动电源VSS的电压被提供给具有网格形状的第二电力线PL2，以被均匀地提供给显示设备DD的每个像素PXL。因此，显示设备DD可以在整个显示区域DA中提供均匀的亮度。
为了方便起见，已经示出了第二扇出线LP2在第一方向DR1上的线宽等于第(2-1)子电力线PL2_1在第一方向DR1上的线宽、第二桥接图案BRP2在第一方向DR1上的线宽和第(2-2)子电力线PL2_2在第一方向DR1上的线宽之和。然而，本公开不限于此。
图19是图4中所示的部分EA的示意性放大视图。
在图19中，将主要描述与上述实施方式的不同之处，以避免冗余。
参考图4和图19，第一电力线PL1和第二电力线PL2可以设置在衬底SUB的显示区域DA中。
第一电力线PL1可以包括从第一扇出线LP1分支到显示区域DA的第一区域A1的第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2和第(1-3)子电力线PL1_3。第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2和第(1-3)子电力线PL1_3可以与第一扇出线LP1是一体的，以电连接和/或物理连接到第一扇出线LP1。
第(1-1)子电力线PL1_1和第(1-2)子电力线PL1_2可以在衬底SUB上设置成在第一方向DR1上以第一距离d1彼此间隔开。第(1-2)子电力线PL1_2和第(1-3)子电力线PL1_3可以在衬底SUB上设置成在第一方向DR1上以第二距离d2彼此间隔开。
第(1-1)子电力线PL1_1在第一方向DR1上的线宽W3、第(1-2)子电力线PL1_2在第一方向DR1上的线宽W4以及第(1-3)子电力线PL1_3在第一方向DR1上的线宽W5可以彼此相等或不同。第(1-1)子电力线PL1_1的线宽W3、第(1-2)子电力线PL1_2的线宽W4和第(1-3)子电力线PL1_3的线宽W5中的每个可以等于第一扇出线LP1的线宽W1，或者大于或小于第一扇出线LP1的线宽W1。在示例中，第(1-1)子电力线PL1_1在第一方向DR1上的线宽W3、第(1-2)子电力线PL1_2在第一方向DR1上的线宽W4和第(1-3)子电力线PL1_3在第一方向DR1上的线宽W5中的每个可以小于第一扇出线LP1在第一方向DR1上的线宽W1，但本公开不限于此。
为了方便起见，已经示出了第一扇出线LP1在第一方向DR1上的线宽W1等于第(1-1)子电力线PL1_1在第一方向DR1上的线宽W3、第(1-2)子电力线PL1_2在第一方向DR1上的线宽W4、第(1-1)子电力线PL1_1与第(1-2)子电力线PL1_2之间的距离d1、第(1-3)子电力线PL1_3在第一方向DR1上的线宽W5以及第(1-2)子电力线PL1_2与第(1-3)子电力线PL1_3之间的距离d2之和。然而，本公开不限于此。
第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2和第(1-3)子电力线PL1_3中的每个可以设计成具有窄到在制造工艺中存在的具有各种尺寸的颗粒不附接到其顶部的程度的线宽。
从位于非显示区域NDA中的第一扇出线LP1分支到显示区域DA的第一电力线PL1的数量可以是至少三个。第(1-1)子电力线PL1_1、第(1-2)子电力线PL1_2和第(1-3)子电力线PL1_3中的三个可以从位于非显示区域NDA中的第一扇出线LP1分支到显示区域DA。在实施方式中，第一扇出线LP1的数量与第一电力线PL1的数量的比率可以是1∶3，其中第一扇出线LP1和第一电力线PL1一体地形成以彼此电连接和/或物理连接，使得向其施加相同的信号(例如，第一驱动电源VDD的电压)。
第二电力线PL2可以包括从第二扇出线LP2分支到显示区域DA的第二区域A2的第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2和第(2-3)子电力线PL2_3。第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2和第(2-3)子电力线PL2_3可以与第二扇出线LP2是一体的，以电连接和/或物理连接到第二扇出线LP2。
第(2-1)子电力线PL2_1和第(2-2)子电力线PL2_2可以在衬底SUB上设置成在第一方向DR1上以第三距离d3彼此间隔开。第(2-2)子电力线PL2_2和第(2-3)子电力线PL2_3可以在衬底SUB上设置成在第一方向DR1上以第四距离d4彼此间隔开。
第(2-1)子电力线PL2_1在第一方向DR1上的线宽W6、第(2-2)子电力线PL2_2在第一方向DR1上的线宽W7以及第(2-3)子电力线PL2_3在第一方向DR1上的线宽W8可以彼此相等或不同。第(2-1)子电力线PL2_1的线宽W6、第(2-2)子电力线PL2_2的线宽W7和第(2-3)子电力线PL2_3的线宽W8中的每个可以等于第二扇出线LP2的线宽W2，或者大于或小于第二扇出线LP2的线宽W2。在示例中，第(2-1)子电力线PL2_1在第一方向DR1上的线宽W6、第(2-2)子电力线PL2_2在第一方向DR1上的线宽W7和第(2-3)子电力线PL2_3在第一方向DR1上的线宽W8中的每个可以小于第二扇出线LP2在第一方向DR1上的线宽W2，但本公开不限于此。
为了方便起见，已经示出了第二扇出线LP2在第一方向DR1上的线宽W2等于第(2-1)子电力线PL2_1在第一方向DR1上的线宽W6、第(2-2)子电力线PL2_2在第一方向DR1上的线宽W7、第(2-1)子电力线PL2_1与第(2-2)子电力线PL2_2之间的距离d3、第(2-3)子电力线PL2_3在第一方向DR1上的线宽W8以及第(2-2)子电力线PL2_2与第(2-3)子电力线PL2_3之间的距离d4之和。然而，本公开不限于此。
第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2和第(2-3)子电力线PL2_3中的每个可以设计成具有窄到在制造工艺中存在的具有各种尺寸的颗粒不附接到其顶部的程度的线宽。
从位于非显示区域NDA中的第二扇出线LP2分支到显示区域DA的第二电力线PL2的数量可以是至少三个。第(2-1)子电力线PL2_1、第(2-2)子电力线PL2_2和第(2-3)子电力线PL2_3中的三个可以从位于非显示区域NDA中的第二扇出线LP2分支到显示区域DA。在实施方式中，第二扇出线LP2的数量与第二电力线PL2的数量的比率可以是约1∶3，其中第二扇出线LP2和第二电力线PL2一体地形成以彼此电连接和/或物理连接，使得向其施加相同的信号(例如，第二驱动电源VSS的电压)。
根据本公开，可以通过减小在非显示区域中分支到显示区域(或像素区域)的子电力线的线宽来防止在形成子电力线的工艺中产生的颗粒附接到子电力线上。
根据本公开，可以防止形成在子电力线上的绝缘层(例如，无机层或无机绝缘层)的裂纹等，从而提高子电力线的可靠性。
此外，根据本公开，可以提高显示设备的显示质量。
在本文中已经公开了示例性实施方式，并且尽管使用了特定的术语，但这些术语被使用并且将仅以一般的和描述性意义进行解释，而不是为了限制的目的。在一些情况下，如对着本申请的提交而对本领域普通技术人员将显而易见的是，结合特定实施方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的特征、特性和/或元件组合使用，除非另外特别说明。因此，本领域技术人员将理解的是，在不背离本公开的范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.显示设备，包括：
衬底，包括显示区域和非显示区域；
像素，设置在所述显示区域中；
第一驱动电压线和第二驱动电压线，设置在所述非显示区域中并且彼此间隔开；
第一扇出线，设置在所述非显示区域中并且电连接到所述第一驱动电压线；
第二扇出线，设置在所述非显示区域中并且电连接到所述第二驱动电压线；
第一电力线，包括从所述第一扇出线分支到所述像素中的相应一个像素的至少两个第一子电力线；以及
第二电力线，包括从所述第二扇出线分支到所述像素中的相应一个像素的至少两个第二子电力线。
2.根据权利要求1所述的显示设备，其中，
所述至少两个第一子电力线在相同的方向上延伸并且彼此间隔开，以及
所述至少两个第二子电力线在相同的方向上延伸并且彼此间隔开。
3.根据权利要求2所述的显示设备，其中，
所述至少两个第一子电力线包括从所述第一扇出线分支到所述像素中的相应一个像素的第(1-1)子电力线和第(1-2)子电力线，以及
所述至少两个第二子电力线包括从所述第二扇出线分支到所述像素中的相应一个像素的第(2-1)子电力线和第(2-2)子电力线。
4.根据权利要求3所述的显示设备，其中，
所述第一扇出线的数量与所述至少两个第一子电力线的数量的比率为1∶2，以及
所述第二扇出线的数量与所述至少两个第二子电力线的数量的比率为1∶2。
5.根据权利要求3所述的显示设备，其中，所述第(1-1)子电力线和所述第(1-2)子电力线与所述第(2-1)子电力线和所述第(2-2)子电力线间隔开，并且与所述第(2-1)子电力线和所述第(2-2)子电力线电断开。
6.根据权利要求3所述的显示设备，其中，
所述第(1-1)子电力线的宽度和所述第(1-2)子电力线的宽度彼此相等，以及
所述第(2-1)子电力线的宽度和所述第(2-2)子电力线的宽度彼此相等。
7.根据权利要求6所述的显示设备，其中，
所述第(1-1)子电力线的所述宽度、所述第(1-2)子电力线的所述宽度以及所述第(1-1)子电力线与所述第(1-2)子电力线之间的距离之和等于所述第一扇出线的宽度，以及
所述第(2-1)子电力线的所述宽度、所述第(2-2)子电力线的所述宽度以及所述第(2-1)子电力线与所述第(2-2)子电力线之间的距离之和等于所述第二扇出线的宽度。
8.根据权利要求6所述的显示设备，还包括：
第一桥接图案，位于所述像素中的相应一个像素中，并且将所述第(1-1)子电力线和所述第(1-2)子电力线彼此电连接；以及
第二桥接图案，位于所述像素中的相应一个像素中，并且将所述第(2-1)子电力线和所述第(2-2)子电力线彼此电连接。
9.根据权利要求8所述的显示设备，其中，
所述第一桥接图案与所述第(1-1)子电力线和所述第(1-2)子电力线是一体的，以及
所述第二桥接图案与所述第(2-1)子电力线和所述第(2-2)子电力线是一体的。
10.根据权利要求9所述的显示设备，其中，所述第一电力线和所述第二电力线中的每个在所述像素中的相应一个像素中具有网格形状。
11.根据权利要求3所述的显示设备，还包括：
缓冲层；
栅极绝缘层；以及
层间绝缘层，其中，
所述缓冲层、所述栅极绝缘层和所述层间绝缘层依次设置在所述衬底上，
所述第一电力线和所述第二电力线位于所述衬底和所述缓冲层之间，
所述第一驱动电压线和所述第二驱动电压线位于所述层间绝缘层上，以及
所述第一扇出线和所述第二扇出线位于相同的层中，并且所述第一电力线和所述第二电力线位于相同的层中。
12.根据权利要求11所述的显示设备，其中，
所述第一驱动电压线通过依次穿透所述缓冲层、所述栅极绝缘层和所述层间绝缘层的接触孔电连接到所述第一扇出线，以及
所述第二驱动电压线通过依次穿透所述缓冲层、所述栅极绝缘层和所述层间绝缘层的接触孔电连接到所述第二扇出线。
13.根据权利要求2所述的显示设备，其中，
所述至少两个第一子电力线包括从所述第一扇出线分支到所述像素中的相应一个像素的第(1-1)子电力线、第(1-2)子电力线和第(1-3)子电力线，以及
所述至少两个第二子电力线包括从所述第二扇出线分支到所述像素中的相应一个像素的第(2-1)子电力线、第(2-2)子电力线和第(2-3)子电力线。
14.根据权利要求13所述的显示设备，其中，
所述第一扇出线的数量与所述至少两个第一子电力线的数量的比率为1∶3，以及
所述第二扇出线的数量与所述至少两个第二子电力线的数量的比率是1∶3。
15.根据权利要求3所述的显示设备，其中，所述像素中的每个包括：
发射区域和非发射区域；
像素电路层，设置在所述衬底上，所述像素电路层包括至少一个晶体管；以及
显示元件层，在所述像素电路层上设置在所述发射区域中，所述显示元件层包括电连接到所述至少一个晶体管的至少一个发光元件。
16.根据权利要求15所述的显示设备，其中，所述显示元件层包括：
第一对准电极、第二对准电极、第三对准电极和第四对准电极，在所述像素电路层上位于所述发射区域中并且彼此间隔开；
堤部，在所述像素电路层上位于所述非发射区域中，所述堤部包括与所述发射区域对应的开口；以及
第一电极和第二电极，在所述像素电路层上位于所述发射区域中并且电连接到所述至少一个发光元件。
17.根据权利要求1所述的显示设备，还包括：
第一焊盘，设置在所述非显示区域中并且电连接到所述第一驱动电压线；以及
第二焊盘，设置在所述非显示区域中并且电连接到所述第二驱动电压线。
18.根据权利要求17所述的显示设备，其中，
所述第一驱动电压线被提供来自所述第一焊盘的第一电源，
所述第二驱动电压线被提供来自所述第二焊盘的第二电源，
所述第一电源为高电位驱动电源，以及
所述第二电源为低电位驱动电源。
19.显示设备，包括：
衬底，包括显示区域和非显示区域；
像素，设置在所述显示区域中；
第一驱动电压线和第二驱动电压线，设置在所述非显示区域中并且彼此间隔开；
第一扇出线，在所述非显示区域中位于所述第一驱动电压线和所述像素之间，并且电连接到所述第一驱动电压线；
第二扇出线，在所述非显示区域中位于所述第二驱动电压线和所述像素之间，并且电连接到所述第二驱动电压线；
第(1-1)子电力线，从所述第一扇出线延伸到所述像素中的相应一个像素；
第(1-2)子电力线，从所述第一扇出线延伸到所述像素中的相应一个像素，并且与所述第(1-1)子电力线间隔开；
第(2-1)子电力线，从所述第二扇出线延伸到所述像素中的相应一个像素；以及
第(2-2)子电力线，从所述第二扇出线延伸到所述像素中的相应一个像素，并且与所述第(2-1)子电力线间隔开。
20.根据权利要求19所述的显示设备，其中，所述第(1-1)子电力线和所述第(1-2)子电力线与所述第(2-1)子电力线和所述第(2-2)子电力线电断开。
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* Cited by examiner, † Cited by third party
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US20220165983A1 (en) * 2020-11-20 2022-05-26 Samsung Display Co., Ltd. Display device and method of manufacturing the same

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