KR20230041904A - 표시 장치 - Google Patents

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박도영
김인우
채종철
권창우
김경배
김대철
박종환
조용태
최국현
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판; 상기 표시 영역에 배치되며, 각각의 발광부들을 포함하는 화소들; 상기 화소들의 사이에 배치되는 제1 도전 패턴; 및 상기 비표시 영역에 배치되며, 상기 제1 도전 패턴에 전기적으로 연결되는 전원선을 포함할 수 있다. 상기 발광부들 각각은, 발광 소자, 상기 발광 소자의 제1 단부 상에 배치된 제1 화소 전극, 및 상기 발광 소자의 제2 단부 상에 배치된 제2 화소 전극을 포함할 수 있다. 상기 제1 도전 패턴 및 상기 제2 화소 전극은 서로 동일한 층에 배치될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 정전기 방전으로부터 화소들을 보호할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역 및 비표시 영역을 포함하는 기판; 상기 표시 영역에 배치되며, 각각의 발광부들을 포함하는 화소들; 상기 화소들의 사이에 배치되는 제1 도전 패턴; 및 상기 비표시 영역에 배치되며, 상기 제1 도전 패턴에 전기적으로 연결되는 전원선을 포함할 수 있다. 상기 발광부들 각각은, 발광 소자, 상기 발광 소자의 제1 단부 상에 배치된 제1 화소 전극, 및 상기 발광 소자의 제2 단부 상에 배치된 제2 화소 전극을 포함할 수 있다. 상기 제1 도전 패턴 및 상기 제2 화소 전극은 서로 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 도전 패턴은, 상기 표시 영역에서 제1 방향으로 연장된 제1 패턴부들, 및 상기 표시 영역에서 제2 방향으로 연장된 제2 패턴부들을 포함할 수 있다.
일 실시예에서, 상기 제1 도전 패턴은, 상기 비표시 영역에 배치되며 상기 제1 패턴부들 및 상기 제2 패턴부들에 연결되는 제3 패턴부를 더 포함할 수 있다.
일 실시예에서, 상기 제3 패턴부는, 평면 상에서 보았을 때 상기 표시 영역을 완전히 둘러쌀 수 있다.
일 실시예에서, 상기 제1 도전 패턴은, 상기 전원선과 중첩되도록 상기 비표시 영역으로 연장될 수 있고, 상기 전원선에 직접적으로 연결될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 전원선에 전기적으로 연결되는 제1 패드를 더 포함할 수 있다. 상기 제1 도전 패턴은, 상기 전원선에 직접적으로 연결되지 않고 상기 제1 패드에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 도전 패턴 및 상기 발광부들의 제2 화소 전극들은, 서로 분리된 개별 패턴들일 수 있다.
일 실시예에서, 상기 전원선은, 상기 발광부들의 제2 화소 전극들에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 도전 패턴 및 상기 발광부들의 제2 화소 전극들은, 서로 일체로 형성될 수 있다.
일 실시예에서, 상기 발광부들의 제1 화소 전극들은, 상기 제1 도전 패턴 및 상기 발광부들의 제2 화소 전극들과 상이한 층에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 도전 패턴과 중첩되며 상기 제1 도전 패턴에 전기적으로 연결되는 제2 도전 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 제2 도전 패턴 및 상기 발광부들의 제1 화소 전극들은, 서로 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 제1 도전 패턴은, 상기 표시 영역에서 각각 제1 방향 및 제2 방향으로 연장된 제1 패턴부들 및 제2 패턴부들을 포함한 메쉬 형상의 패턴일 수 있다. 상기 제2 도전 패턴은, 상기 제1 패턴부들과 중첩되는 제3 패턴부들 및 상기 제2 패턴부들과 중첩되는 제4 패턴부들을 포함한 메쉬 형상의 패턴일 수 있다.
일 실시예에서, 상기 제2 도전 패턴 및 상기 발광부들의 제1 화소 전극들은, 서로 분리된 개별 패턴들일 수 있다.
일 실시예에서, 상기 화소들은, 상기 각각의 발광부들에 전기적으로 연결되는 각각의 화소 회로들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 기판의 일면 상에 배치되며, 상기 전원선 및 상기 화소들의 화소 회로들을 포함하는 회로층; 및 상기 회로층 상에 배치되며, 상기 제1 도전 패턴 및 상기 화소들의 발광부들을 포함하는 표시층을 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 표시층 상에 배치된 컬러 필터층 및 봉지층을 더 포함할 수 있다.
일 실시예에서, 상기 컬러 필터층 및 상기 봉지층은, 상기 회로층 및 상기 표시층이 제공된 상기 기판의 일면 상에 직접적으로 형성될 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 발광 소자와 상기 발광 소자에 전기적으로 연결된 화소 전극들을 포함한 각각의 발광부들을 포함하는 화소들; 및 상기 발광부들을 둘러싸도록 상기 화소들의 주변에 배치되는 메쉬 형상의 도전 패턴을 포함할 수 있다. 상기 도전 패턴은, 상기 화소 전극들 중 적어도 하나와 동일한 층에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 도전 패턴에 전기적으로 연결된 전원선을 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는, 화소들의 발광부들과 함께 표시층에 제공된 도전 패턴을 포함할 수 있다. 본 발명의 실시예들에 따르면, 정전기 발생 시 상기 도전 패턴을 통해 전하를 신속하게 방전시킬 수 있다. 이에 따라, 정전기 방전에 의한 화소들의 손상 및/또는 구동 불량을 방지 또는 저감할 수 있다.
일 실시예에서, 상기 도전 패턴은, 제2 전원선에 전기적으로 연결될 수 있다. 이에 따라, 제2 화소 전원의 전압 강하를 방지 또는 저감할 수 있고, 제2 화소 전원의 전압 강하에 따른 화소들의 휘도 편차를 방지 또는 저감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도들이다.
도 6은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 7은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도이다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도들이다.
도 12 내지 도 14는 각각 본 발명의 일 실시예에 의한 표시 영역의 표시층을 나타내는 평면도들이다.
도 15는 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도이다.
도 16은 본 발명의 일 실시예에 의한 표시 영역의 표시층을 나타내는 평면도이다.
도 17은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에서 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예들에 한정되지는 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면 전반에서, 서로 동일 또는 유사한 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 부호를 사용하였다. 도면을 참조하여 본 발명의 실시예들을 설명함에 있어서, 서로 동일 또는 유사한 요소들에 대한 중복적인 설명은 생략하거나, 간소화하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결"이라 함은 물리적 및/또는 전기적인 연결을 포괄적으로 의미할 수 있다. 또한, 이는 직접적인 연결 및 간접적인 연결을 포괄적으로 의미할 수 있고, 일체형 연결 및 비일체형 연결을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도이다. 도 2는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 단면도이다. 예를 들어, 도 1은 본 발명의 일 실시예에 의한 표시 장치의 광원으로서 이용될 수 있는 발광 소자(LD)의 일 예를 나타내고, 도 2는 도 1의 Ⅰ~Ⅰ'선에 따른 발광 소자(LD)의 단면에 대한 일 예를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 일 방향(일 예로, 길이 방향)을 따라 순차적으로 배치 및/또는 적층된 제1 반도체층(SCL1), 활성층(ACT)("발광층"이라고도 함) 및 제2 반도체층(SCL2)과, 상기 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)의 외주면(일 예로, 옆면)을 감싸는 절연 피막(INF)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는, 제2 반도체층(SCL2) 상에 배치된 전극층(ETL)을 더 포함할 수 있다. 이 경우, 절연 피막(INF)은 전극층(ETL)의 외주면을 적어도 부분적으로 감싸거나 감싸지 않을 수 있다. 실시예에 따라서는 발광 소자(LD)가 제1 반도체층(SCL1)의 일면(일 예로, 하부면) 상에 배치된 다른 전극층을 더 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 로드(rod) 형상으로 제공될 수 있다. 본 발명의 실시예를 설명함에 있어서, 로드 형상이라 함은 원 기둥 형상 또는 다각 기둥 형상 등을 비롯한 다양한 형태의 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포함할 수 있고, 그 단면의 형상이 특별히 한정되지는 않는다. 일 실시예에서, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는, 서로 대향하는 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 예를 들어, 발광 소자(LD)는 길이 방향(또는, 두께 방향)의 양단에서 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)는, 발광 소자(LD)의 제1 밑면(일 예로, 상부면) 및/또는 그 주변 영역을 포함할 수 있다. 발광 소자(LD)의 제2 단부(EP2)는, 발광 소자(LD)의 제2 밑면(일 예로, 하부면) 및/또는 그 주변 영역을 포함할 수 있다.
제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)은, 발광 소자(LD)의 제2 단부(EP2)로부터 제1 단부(EP1)의 방향으로, 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 전극층(ETL)(또는, 제2 반도체층(SCL2)) 배치될 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(SCL1)(또는, 제1 반도체층(SCL1)에 인접하며 제1 반도체층(SCL1)에 전기적으로 연결되는 다른 전극층)이 배치될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 도펀트를 포함한 제1 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형의 도펀트를 포함한 N형 반도체층일 수 있다.
실시예에 따라, 제1 반도체층(SCL1)은 질화물계 반도체 물질 또는 인화물계 반도체 물질을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은, GaN, AlGaN, InGaN, AlInGaN, AlN 및 InN 중 적어도 하나의 물질을 포함한 질화물계 반도체 물질, 또는 GaP, GaInP, AlGaP, AlGaInP, AlP 및 InP 중 적어도 하나의 물질을 포함한 인화물계 반도체 물질을 포함할 수 있다. 일 실시예에서, 제1 반도체층(SCL1)은 Si, Ge, Sn 등과 같은 N형의 도펀트를 포함할 수 있다. 제1 반도체층(SCL1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질을 사용하여 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치될 수 있다. 활성층(ACT)은 단일 또는 다중의 양자 우물(QW: Quantum Well) 구조를 포함할 수 있다. 발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 재결합할 수 있고, 이에 따라 빛이 방출될 수 있다.
실시예에 따라, 활성층(ACT)은 가시광선 파장 대역의 빛, 일 예로 대략 400nm 내지 900nm 파장 대역의 빛을 방출할 수 있다. 예를 들어, 활성층(ACT)은, 대략 450nm 내지 480nm 범위의 파장을 가지는 청색의 빛, 대략 480nm 내지 560nm 범위의 파장을 가지는 녹색의 빛, 또는 대략 620nm 내지 750nm 범위의 파장을 가지는 적색의 빛을 방출할 수 있다. 이외에도 활성층(ACT)에서 생성되는 빛의 색 및/또는 파장 대역은 변경될 수 있다.
실시예에 따라, 활성층(ACT)은 질화물계 반도체 물질 또는 인화물계 반도체 물질을 포함할 수 있다. 일 예로, 활성층(ACT)은, GaN, AlGaN, InGaN, InGaAlN, AlN, InN, 및 AlInN 중 적어도 하나의 물질을 포함한 질화물계 반도체 물질, 또는 GaP, GaInP, AlGaP, AlGaInP, AlP 및 InP 중 적어도 하나의 물질을 포함한 인화물계 반도체 물질을 포함할 수 있다. 이외에도 다양한 물질을 사용하여 활성층(ACT)을 형성할 수 있다.
실시예에 따라, 활성층(ACT)은, 빛의 색(또는, 파장 대역)에 관여하는 원소를 포함할 수 있고, 상기 원소의 함량 및/또는 조성비를 조절함에 의해 활성층(ACT)에서 생성되는 빛의 색을 제어할 수 있다. 일 예로, 활성층(ACT)은, GaN층과 InGaN층이 서로 교번적으로 및/또는 반복적으로 적층된 구조의 다중 층으로 형성될 수 있고, InGaN층에 포함되는 인듐(In)의 함량 및/또는 조성비에 대응하는 색의 빛을 방출할 수 있다. 따라서, 활성층(ACT)에 포함되는 인듐(In)의 함량 및/또는 조성비를 조절함에 의해 원하는 색의 발광 소자(LD)를 제조할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치될 수 있다. 제2 반도체층(SCL2)은 제2 도전형의 도펀트를 포함한 제2 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형의 도펀트를 포함한 P형 반도체층일 수 있다.
실시예에 따라, 제2 반도체층(SCL2)은 질화물계 반도체 물질 또는 인화물계 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은, GaN, AlGaN, InGaN, AlInGaN, AlN 및 InN 중 적어도 하나의 물질을 포함한 질화물계 반도체 물질, 또는 GaP, GaInP, AlGaP, AlGaInP, AlP 및 InP 중 적어도 하나의 물질을 포함한 인화물계 반도체 물질을 포함할 수 있다. 일 실시예에서, 제2 반도체층(SCL2)은 Mg 등과 같은 P형의 도펀트를 포함할 수 있다. 이외에도 다양한 물질을 사용하여 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 서로 동일한 반도체 물질을 포함하되, 서로 다른 도전형의 도펀트를 포함할 수 있다. 다른 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 서로 다른 반도체 물질을 포함하며, 서로 다른 도전형의 도펀트를 포함할 수 있다.
실시예에 따라, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이 방향에서 서로 다른 길이(또는, 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 활성층(ACT)은 제2 단부(EP2)(일 예로, N형 단부)보다 제1 단부(EP1)(일 예로, P형 단부)에 더 가깝게 위치할 수 있다.
전극층(ETL)은 제2 반도체층(SCL2) 상에 배치될 수 있다. 전극층(ETL)은, 제2 반도체층(SCL2)을 보호하며 상기 제2 반도체층(SCL2)을 적어도 하나의 회로 소자, 전극 및/또는 배선 등에 원활히 연결하기 위한 전극일 수 있다. 예를 들어, 전극층(ETL)은 오믹(Ohmic) 컨택 전극 또는 쇼트키(Schottky) 컨택 전극일 수 있다.
실시예에 따라, 전극층(ETL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(ETL)은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 또는 구리(Cu) 등의 금속, 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질 등을 단독 또는 혼합하여 형성될 수 있다. 이외에도 다양한 도전 물질을 사용하여 전극층(ETL)을 형성할 수 있다.
실시예에 따라, 전극층(ETL)은 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(ETL)을 투과하여 발광 소자(LD)의 제1 단부(EP1)로부터 방출될 수 있다.
절연 피막(INF)은 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 및 전극층(ETL)의 측면을 감싸도록 발광 소자(LD)의 표면에 제공될 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있고, 발광 소자(LD)를 통한 쇼트 결함을 방지할 수 있다.
절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)에서, 각각 전극층(ETL)(또는, 제2 반도체층(SCL2)) 및 제1 반도체층(SCL1)(또는, 발광 소자(LD)의 제2 단부(EP2)에 제공된 다른 전극층)을 노출할 수 있다. 예를 들어, 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 대응하는 두 밑면들(일 예로, 발광 소자(LD)의 상부면 및 하부면)에는 제공되지 않을 수 있다. 이에 따라, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 각각 적어도 하나의 전극, 배선 및/또는 도전 패턴 등에 연결하여 발광 소자(LD)에 전기적 신호(일 예로, 구동 전원 및/또는 신호)를 인가할 수 있다.
발광 소자(LD)의 표면에 절연 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)이 서로 인접하여 있는 경우에도 상기 발광 소자들(LD)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 잉크)에 혼합하여 각각의 발광 영역(일 예로, 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록, 소수성 재료를 이용하여 발광 소자들(LD)을 표면 처리할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 빛이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy) (일 예로, Al2O3), 및 타이타늄 산화물(TixOy)(일 예로, TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
절연 피막(INF)은 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 절연 피막(INF)은 이중막으로 이루어질 수 있다.
실시예에 따라, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 적어도 하나의 단부에 대응하는 부분에서 일부 식각(또는, 제거)될 수 있다. 일 예로, 절연 피막(INF)은 발광 소자(LD)의 제1 단부(EP1)에서 라운드진 형태를 가지도록 식각될 수 있으나, 절연 피막(INF)의 형상이 이에 한정되지는 않는다.
실시예에 따라, 발광 소자(LD)는 나노미터 내지 마이크로미터 범위의 작은 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노미터 내지 마이크로미터 범위의 직경(D)(또는, 횡단면의 폭) 및/또는 길이(L)를 가질 수 있다. 일 예로, 발광 소자(LD)는 대략 수십 나노미터 내지 수십 마이크로미터 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기는 변경될 수 있다.
발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 실시예에 따라 변경될 수 있다. 예를 들어, 발광 소자(LD)의 구조, 형상, 크기 및/또는 종류는 발광 소자(LD)를 이용한 발광 장치의 설계 조건이나 확보하고자 하는 발광 특성 등에 따라 다양하게 변경될 수 있다.
발광 소자(LD)를 포함한 발광 장치는, 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 장치의 화소에 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 화소의 광원으로 이용할 수 있다. 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다. 도 3에서는 표시 영역(DA)을 포함한 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 간략하게 도시하기로 한다. 표시 장치(DD)는 화소들(PXL)을 구동하기 위한 구동 회로(일 예로, 주사 구동부, 데이터 구동부, 및 타이밍 제어부 등을 포함한 구동 회로)를 더 포함할 수 있다. 일 실시예에서, 구동 회로의 적어도 일 부분은 표시 패널(DP)의 내부에 형성 및/또는 배치될 수 있다. 다른 실시예에서, 구동 회로는 표시 패널(DP)의 외부에 제공될 수 있다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는, 기판(SUB)과, 상기 기판(SUB) 상에 제공된 화소들(PXL)을 포함할 수 있다.
기판(SUB) 및 이를 포함한 표시 장치(DD)는, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 배치되는 영역으로서, 화소들(PXL)에 의해 영상이 표시되는 영역일 수 있다. 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
기판(SUB) 및 이를 포함한 표시 패널(DP)은, 다양한 형상으로 제공될 수 있다. 예를 들어, 기판(SUB) 및 표시 장치(DD)는, 평면 상에서 보았을 때 실질적으로 사각 형상을 가지는 판 형태로 제공될 수 있고, 각지거나 둥근 코너 부분을 포함할 수 있다. 기판(SUB) 및 표시 장치(DD)의 형상은 변경될 수 있다. 일 예로, 기판(SUB) 및 표시 장치(DD)는, 평면 상에서 보았을 때 육각형 또는 팔각형 등과 같은 다른 다각 형상을 가지거나 원형 또는 타원형 등과 같이 곡선형의 둘레를 포함하는 형상을 가질 수도 있다.
도 3에서는 표시 장치(DD)가 사각 형상의 판 형태를 가지는 것으로 도시하기로 한다. 또한, 표시 장치(DD)의 세로 방향(일 예로, 열 방향 또는 수직 방향)을 제1 방향(DR1)으로, 표시 장치(DD)의 가로 방향(일 예로, 행 방향 또는 수평 방향)을 제2 방향(DR2)으로, 표시 장치(DD)의 두께 방향(일 예로, 높이 방향)을 제3 방향(DR3)으로 표시하기로 한다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 일 예로, 표시 영역(DA)은 직사각형, 원형, 타원형, 또는 이외의 다른 형상을 가질 수 있다. 일 실시예에서, 표시 영역(DA)은 표시 장치(DD)의 형상에 부합되는 형상을 가질 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다.
실시예에 따라, 각각의 화소(PXL)는 복수의 서브 화소들(SPX)을 포함할 수 있다. 예를 들어, 화소(PXL)는 서로 인접한 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
실시예에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 서로 다른 색의 빛을 방출할 수 있다. 예를 들어, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 적색, 녹색 및 청색의 빛을 방출할 수 있다. 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)의 개수, 종류 및/또는 배열 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
각각의 서브 화소(SPX)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 서브 화소(SPX)는 도 1 및 도 2의 실시예에 의한 발광 소자(LD), 일 예로, 대략 나노미터 내지 마이크로미터 범위의 크기를 가지는 로드 형상의 발광 소자(LD)를 포함하는 발광부를 포함할 수 있다. 각각의 서브 화소(SPX)에 제공되는 발광 소자(LD)의 종류, 크기, 구조 및/또는 개수 등은 실시예에 따라 변경될 수 있다.
일 실시예에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 각각 제1 색의 발광 소자(LD), 제2 색의 발광 소자(LD) 및 제3 색의 발광 소자(LD)를 광원으로 구비할 수 있다. 이에 따라, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
다른 실시예에서, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는, 서로 동일한 색의 빛을 방출하는 발광 소자들(LD)을 포함할 수 있고, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및/또는 제3 서브 화소(SPX3)의 발광 영역에는, 파장 변환 입자들(일 예로, 퀀텀 닷(QD)과 같이 빛의 색 및/또는 파장을 변환하는 입자들)을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 각각 제1 색의 빛, 제2 색의 빛 및 제3 색의 빛을 방출할 수 있다.
일 예로, 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)는 청색 발광 소자들을 포함하되, 제1 서브 화소(SPX1)의 발광 영역에는 제1 색의 파장 변환 입자들(일 예로, 적색 퀀텀 닷)을 포함한 광 변환층이 배치될 수 있고, 제2 서브 화소(SPX2)의 발광 영역에는 제2 색의 파장 변환 입자들(일 예로, 녹색 퀀텀 닷)을 포함한 광 변환층이 배치될 수 있다. 이에 따라, 제1 서브 화소(SPX1)는 제1 색의 빛(일 예로, 적색 빛)을 방출할 수 있고, 제2 서브 화소(SPX2)는 제2 색의 빛(일 예로, 녹색 빛)을 방출할 수 있다.
서브 화소들(SPX) 및 이를 포함하는 화소들(PXL)은 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 서브 화소들(SPX) 및 이를 포함하는 화소들(PXL)은 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
비표시 영역(NA)에는 표시 영역(DA)의 화소들(PXL)에 전기적으로 연결되는 배선들, 내장 회로부 및/또는 패드들(PAD)이 배치될 수 있다.
상기 배선들은, 화소들(PXL)로 적어도 하나의 화소 전원을 전달하기 위한 적어도 하나의 전원선(PL)(일 예로, 표시 영역(DA) 내부의 전원선에 전기적으로 연결되는 버스 배선)을 포함할 수 있다. 예를 들어, 상기 적어도 하나의 전원선(PL)은, 화소들(PXL)로 제2 화소 전원의 전압을 전달하기 위하여 표시 영역(DA)에 배치되는 제2 전원선(일 예로, 도 6의 제2 전원선(PL2))에 전기적으로 연결되는 제2 버스 배선(PL2_B)을 포함할 수 있다. 또한, 상기 적어도 하나의 전원선(PL)은, 화소들(PXL)로 제1 화소 전원의 전압을 전달하기 위하여 표시 영역(DA)에 배치되는 제1 전원선(일 예로, 도 6의 제1 전원선(PL1))에 전기적으로 연결되는 제1 버스 배선을 더 포함할 수 있다.
상기 패드들(PAD)은, 상기 적어도 하나의 전원선(PL)에 전기적으로 연결되는 적어도 하나의 전원 패드를 포함할 수 있다. 예를 들어, 상기 패드들(PAD)은, 제2 버스 배선(PL2_B)에 전기적으로 연결되는 적어도 하나의 제1 패드(PAD1)(일 예로, 표시 장치(DD)의 하단 양 가장자리 영역에 배치된 복수의 제1 패드들(PAD1))을 포함할 수 있다. 상기 패드들(PAD)은, 비표시 영역(NA)에 배치된 다른 전원선(일 예로, 제1 버스 배선)에 연결되는 적어도 하나의 다른 전원 패드, 및/또는 표시 영역(DA)의 신호선들(일 예로, 주사선들 및 데이터선들을 비롯하여 화소들(PXL)에 연결되는 각종 신호선들)에 연결되는 신호 패드들을 더 포함할 수 있다.
일 실시예에서, 비표시 영역(NA)은 좁은 폭을 가질 수 있다. 일 예로, 비표시 영역(NA)은 대략 100㎛ 이하의 폭을 가질 수 있다. 이에 따라, 표시 장치(DD)는 베젤리스 표시 장치로 구현될 수 있다.
일 실시예에서, 배선들, 내장 회로부 및/또는 패드들(PAD)은 표시 패널(DP)의 외곽 변들 중 어느 일 변에 대응하는 비표시 영역(NA)의 일 부분에만 배치될 수 있다. 예를 들어, 표시 장치(DD)는, 표시 패널(DP)의 배선들, 내장 회로부 및/또는 패드들(PAD)이 표시 영역(DA)의 하단(또는, 상단)에 위치한 어느 일 변의 비표시 영역(NA)에만 배치되며 표시 패널(DP)의 나머지 비표시 영역(NA)에는 배선들, 내장 회로부 및 패드들(PAD)이 배치되지 않는 단변 구동형 표시 장치(Single Side Driving Display)일 수 있다. 이 경우, 비표시 영역(NA)의 면적을 축소 또는 최소화할 수 있다. 또한 복수의 표시 장치들(DD)을 이용하여 타일링 표시 장치를 구성할 때, 인접한 표시 장치들(DD)의 사이에서 경계가 시인되는 것을 방지 또는 저감할 수 있다. 이에 따라, 심리스 타일링 표시 장치를 구성할 수 있다.
도 4 및 도 5는 각각 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도들이다. 예를 들어, 도 4 및 도 5는 서로 다른 구조의 발광부들(EMU)을 포함한 서브 화소들(SPX)을 나타낸다.
도 4 또는 도 5에 도시된 각각의 서브 화소(SPX)는 도 3의 표시 영역(DA)에 배치된 서브 화소들(SPX) 중 어느 하나일 수 있다. 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4 및 도 5를 참조하면, 서브 화소(SPX)는, 주사선(SL)("제1 주사선"이라고도 함), 데이터선(DL), 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결될 수 있다. 또한, 서브 화소(SPX)는 적어도 하나의 다른 전원선 및/또는 신호선에 더 연결될 수도 있다. 예를 들어, 서브 화소(SPX)는 센싱선(SENL)("초기화 전원선"이라고도 함) 및/또는 제어선(SSL)("제2 주사선"이라고도 함)에 더 연결될 수 있다.
서브 화소(SPX)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 또한, 서브 화소(SPX)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는, 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 전원선(PL1)과 발광부(EMU)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 화소 전원(VDD)의 전압이 인가되는 제1 전원선(PL1), 및 발광부(EMU)에 전기적으로 연결될 수 있다.
화소 회로(PXC)는, 제2 주사 신호가 공급되는 제어선(SSL), 및 표시 기간 또는 센싱 기간에 대응하여 레퍼런스 전원(또는, 초기화 전원) 또는 센싱 회로에 연결되는 센싱선(SENL)에 선택적으로 더 연결될 수 있다. 일 실시예에서, 제2 주사 신호는 제1 주사 신호와 동일하거나 상이한 신호일 수 있다. 제2 주사 신호가 제1 주사 신호와 동일한 신호인 경우, 제어선(SSL)은 주사선(SL)과 통합될 수도 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)가 서로 전기적으로 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 서브 화소(SPX)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("백 게이트 전극" 또는 "제2 게이트 전극"이라고도 함)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴(일 예로, 도 7의 반도체 패턴(SCP))의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제1 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있고, 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2)의 사이에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압 또는 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 레퍼런스 전압(또는, 초기화 전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 일 실시예에서, 제2 노드(N2)의 전압은 센싱선(SENL)을 통해 센싱 회로로 전달될 수 있고, 구동 회로(일 예로, 타이밍 제어부)에 제공되어 서브 화소들(SPX)의 특성 편차를 보상하는 등에 이용될 수 있다.
도 4 및 도 5에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 서브 화소(SPX)의 구조 및 구동 방식은 실시예에 따라 다양하게 변경될 수 있다.
발광부(EMU)는, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 연결된, 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 화소 전원(VDD)에 전기적으로 연결된 제1 단부(EP1), 및 제2 전원선(PL2)을 통해 제2 화소 전원(VSS)에 전기적으로 연결된 제2 단부(EP2)를 포함한 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
실시예에 따라, 제1 화소 전원(VDD)은 고전위 화소 전원일 수 있고, 제2 화소 전원(VSS)은 저전위 화소 전원일 수 있다. 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 전위 차는 발광 소자들(LD)의 문턱 전압 이상일 수 있다.
실시예에 따라, 제1 단부(EP1)는 발광 소자(LD)의 P형 단부일 수 있고, 제2 단부(EP2)는 발광 소자(LD)의 N형 단부일 수 있다. 예를 들어, 발광 소자(LD)는 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 전기적으로 연결될 수 있다.
제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)는 해당 서브 화소(SPX)의 유효 광원을 구성할 수 있다. 예를 들어, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)는, 각각의 프레임 기간 동안 화소 회로(PXC)로부터 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다.
일 실시예에서, 발광부(EMU)는, 도 4에 도시된 바와 같이, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 발광부(EMU)는, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 도 5에 도시된 바와 같이, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에 서로 직-병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 일 예로, 발광부(EMU)는, 제1 및 제2 직렬 단들을 포함할 수 있고, 제1 직렬 단에 배치 및/또는 연결된 적어도 하나의 제1 발광 소자(LD1)와 제2 직렬 단에 배치 및/또는 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 발광부(EMU)를 구성하는 발광 소자들(LD)의 연결 구조는 실시예에 따라 변경될 수 있다. 예를 들어, 상기 복수의 발광 소자들(LD)은, 제1 화소 전원(VDD)과 제2 화소 전원(VSS)의 사이에서 서로 직렬로만 연결되거나, 서로 병렬로만 연결될 수도 있다. 서브 화소(SPX)의 유효 광원을 구성하는 발광 소자(들)(LD)의 개수, 종류, 및/또는 연결 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는 로드 형상의 무기 발광 소자일 수 있다. 또한, 각각의 발광 소자(LD)는 나노미터 내지 마이크로미터 범위의 크기를 가지는 초소형의 발광 소자일 수 있다. 다만, 발광 소자(LD)의 종류, 물질, 구조, 크기 및/또는 형상 등은 실시예에 따라 다양하게 변경될 수 있다.
도 6은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 도 6에서는 제1 방향(DR1)을 따라 표시 영역(DA)에 순차적으로 배치된 제1 화소(PXL1) 및 제2 화소(PXL2)를 중심으로, 표시 영역(DA)의 구조를 개략적으로 도시하기로 한다. 예를 들어, 제1 화소(PXL1)는 표시 영역(DA)의 제n(n은 자연수) 수평 라인(일 예로, n번째 화소 행) 및 제m(m은 자연수) 수직 라인(일 예로, m번째 화소 열)에 배치될 수 있고, 제2 화소(PXL2)는, 표시 영역(DA)의 제n+1 수평 라인(일 예로, n+1번째 화소 행) 및 제m 수직 라인에 배치될 수 있다. 즉, 제1 화소(PXL1) 및 제2 화소(PXL2)는 표시 영역(DA)에서 동일한 수직 라인 상에 배치될 수 있고, 제1 방향(DR1)을 따라 상하로 서로 인접할 수 있다.
도 3 내지 도 6을 참조하면, 표시 영역(DA)은 제1 화소(PXL1) 및 제2 화소(PXL2)를 포함한 복수의 화소들(PXL)과, 상기 화소들(PXL)에 연결된 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 제1 전원선(PL1) 및 제2 전원선(PL2)을 포함할 수 있다. 일 실시예에서, 각 수평 라인의 제어선(SSL)은 해당 수평 라인의 주사선(SL)과 통합될 수 있으나, 이에 한정되지는 않는다.
주사선들(SL)은 각각의 수평 라인마다 형성될 수 있다. 각각의 주사선(SL)은, 해당 수평 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다.
일 실시예에서, 각각의 주사선(SL)은, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 서브 주사선들을 포함할 수 있다. 예를 들어, 제n 주사선(SLn)은, 표시 영역(DA)의 제n 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 제1 서브 주사선(SLn_H), 및 상기 제1 서브 주사선(SLn_H)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 상기 제1 서브 주사선(SLn_H)에 연결된 제2 서브 주사선(SLn_V)을 포함할 수 있다. 유사하게, 제n+1 주사선(SLn+1)은, 표시 영역(DA)의 제n+1 수평 라인에 배치되며 제2 방향(DR2)을 따라 연장된 제1 서브 주사선(SLn+1_H), 및 상기 제1 서브 주사선(SLn+1_H)과 교차하도록 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장되며 상기 제1 서브 주사선(SLn+1_H)에 연결된 제2 서브 주사선(SLn+1_V)을 포함할 수 있다.
주사선들(SL)을 메쉬 형상의 배선으로 형성하게 되면, 패드들(PAD) 및/또는 구동 회로(일 예로, 주사 구동부)의 위치를 자유롭게 변경할 수 있다. 예를 들어, 표시 장치(DD)가 단변 구동형 표시 장치일 경우에도 수평 라인 단위로 화소들(PXL)에 각각의 주사 신호를 공급할 수 있다.
데이터선들(DL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장될 수 있고, 각각의 수직 라인마다 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 데이터선들(DL)은 인접한 두 개의 수직 라인들마다 형성될 수 있고, 상기 두 개의 수직 라인들이 데이터선들(DL)을 공유할 수도 있다. 이 경우, 상기 두 개의 수직 라인들의 화소들(PXL)에 연결되는 주사선들(SL)을 분리함으로써, 상기 화소들(PXL)에 데이터 신호가 입력되는 시간을 분할할 수 있다.
각각의 데이터선(DL)은, 해당 수직 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다. 또한, 각각의 데이터선(DL)은, 각 화소(PXL)를 구성하는 서브 화소들(SPX)에 개별적으로 연결되는 복수의 서브 데이터선들을 포함할 수 있다. 예를 들어, 제m 데이터선(DLm)은, 제m 수직 라인에 배치된 화소들(PXL)의 제1 서브 화소들(SPX1)에 연결되는 제1 서브 데이터선(D1), 상기 제m 수직 라인에 배치된 화소들(PXL)의 제2 서브 화소들(SPX2)에 연결되는 제2 서브 데이터선(D2), 및 상기 제m 수직 라인에 배치된 화소들(PXL)의 제3 서브 화소들(SPX3)에 연결되는 제3 서브 데이터선(D3)을 포함할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 개별적으로 데이터 신호를 공급할 수 있다.
센싱선들(SENL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장될 수 있고, 적어도 하나의 수직 라인마다 형성될 수 있다. 일 실시예에서, 센싱선들(SENL)은 각각의 수직 라인마다 형성될 수 있고, 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)에 공통으로 연결될 수 있다. 이 경우, 각 화소(PXL)의 특성을 개별적으로 검출할 수 있다. 다른 실시예에서, 센싱선들(SENL)은 복수의 수직 라인들이 공유하도록 형성될 수 있다. 이 경우, 복수의 화소들(PXL)을 포함한 블록 단위로 화소들(PXL)의 특성을 검출할 수 있다.
제1 전원선(PL1) 및 제2 전원선(PL2)은 표시 영역(DA)의 화소들(PXL)에 공통으로 연결될 수 있다. 예를 들어, 제1 전원선(PL1)은 서브 화소들(SPX)의 화소 회로들(PXC)에 공통으로 연결될 수 있고, 제2 전원선(PL2)은 서브 화소들(SPX)의 발광부들(EMU)에 공통으로 연결될 수 있다.
일 실시예에서, 제1 전원선(PL1)은 비표시 영역(NA)에 배치된 제1 버스 배선에 연결될 수 있고, 상기 제1 버스 배선을 통해 적어도 하나의 패드(PAD)에 연결될 수 있다. 일 실시예에서, 제2 전원선(PL2)은 비표시 영역(NA)에 배치된 제2 버스 배선(PL2_B)에 연결될 수 있고, 상기 제2 버스 배선(PL2_B)을 통해 적어도 하나의 패드(PAD)(일 예로, 적어도 하나의 제1 패드(PAD1))에 연결될 수 있다.
실시예에 따라, 제1 전원선(PL1) 및 제2 전원선(PL2)은 각각 메쉬 형상의 배선으로 형성될 수 있다. 이에 따라, 제1 화소 전원(VDD) 및 제2 화소 전원(VSS)의 전압 강하(IR drop)를 방지 또는 최소화할 수 있고, 화소들(PXL)에 균일한 레벨의 제1 화소 전원(VDD) 및 제2 화소 전원(VSS)을 전달할 수 있다.
예를 들어, 제1 전원선(PL1)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 적어도 하나의 제1-1 서브 전원선(PL1_V), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제1-1 서브 전원선(PL1_V)에 연결된 적어도 하나의 제1-2 서브 전원선(PL1_H)을 포함할 수 있다. 적어도 하나의 제1-1 서브 전원선(PL1_V) 및 적어도 하나의 제1-2 서브 전원선(PL1_H)은 서로 교차할 수 있고, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
유사하게, 제2 전원선(PL2)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 적어도 하나의 제2-1 서브 전원선(PL2_V), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제2-1 서브 전원선(PL2_V)에 연결된 적어도 하나의 제2-2 서브 전원선(PL2_H)을 포함할 수 있다. 적어도 하나의 제2-1 서브 전원선(PL2_V) 및 적어도 하나의 제2-2 서브 전원선(PL2_H)은 서로 교차할 수 있고, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
일 실시예에서, 제1-1 서브 전원선(PL1_V) 및 제2-1 서브 전원선(PL2_V)은 적어도 하나의 수직 라인마다 형성될 수 있다. 예를 들어, 제1-1 서브 전원선(PL1_V) 및 제2-1 서브 전원선(PL2_V)은, 각각의 수직 라인마다 형성될 수 있고, 해당 수직 라인의 화소 열에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다. 제1-1 서브 전원선(PL1_V) 및 제2-1 서브 전원선(PL2_V)의 개수 및/또는 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)은 하나의 수평 라인 또는 복수의 수평 라인들마다 형성될 수 있다. 예를 들어, 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)은, 각각의 수평 라인에 배치된 화소들(PXL)을 사이에 두고 제1 방향(DR1)을 따라 표시 영역(DA)에 서로 교번적으로 배열될 수 있다. 일 예로, 제1-2 서브 전원선(PL1_H)은 홀수 번째 수평 라인에 위치한 화소 행의 상단 영역에 위치할 수 있고, 제2-2 서브 전원선(PL2_H)은 짝수 번째 수평 라인에 위치한 화소 행의 상단 영역에 위치할 수 있다. 서로 인접한 한 쌍의 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)은 각 수평 라인의 화소 행에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다. 제1-2 서브 전원선(PL1_H) 및 제2-2 서브 전원선(PL2_H)의 개수 및/또는 위치 등은 실시예에 따라 다양하게 변경될 수 있다.
각각의 화소(PXL)는 복수의 서브 화소들(SPX)을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
각각의 서브 화소(SPX)는 각각의 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제1 화소 회로(PXC1) 및 제1 발광부(EMU1)를 포함할 수 있고, 제2 서브 화소(SPX2)는 제2 화소 회로(PXC2) 및 제2 발광부(EMU2)를 포함할 수 있다. 제3 서브 화소(SPX3)는 제3 화소 회로(PXC3) 및 제3 발광부(EMU3)를 포함할 수 있다.
각 화소(PXL)의 화소 회로들(PXC)과 발광부들(EMU)은 서로 다른 층에 배치될 수 있고, 서로 중첩될 수 있다. 예를 들어, 화소 회로들(PXC)은 각각의 화소(PXL)가 배치된 화소 영역(PXA)의 회로층(일 예로, 도 7의 회로층(PCL))에 배치될 수 있다. 그리고, 발광부들(EMU)은, 해당 화소(PXL)의 화소 회로들(PXC), 및/또는 적어도 하나의 배선(일 예로, 적어도 하나의 주사선(SL), 센싱선(SENL), 데이터선(DL), 제1 전원선(PL1), 및/또는 제2 전원선(PL2))과 중첩되도록 각 화소 영역(PXA)의 표시층(일 예로, 도 7의 표시층(DPL))에 배치될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각각의 화소 영역(PXA)에서 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은, 상기 제1 화소(PXL1)가 제공된 제1 화소 영역(PXA1)에서 소정의 순서로 제1 방향(DR1)을 따라 배열될 수 있다. 유사하게, 제2 화소(PXL2)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은, 상기 제2 화소(PXL2)가 제공된 제2 화소 영역(PXA2)에서 소정의 순서로 제1 방향(DR1)을 따라 배열될 수 있다.
일 실시예에서, 제3 화소 회로(PXC3)는 제1 방향(DR1)에서 각 화소 영역(PXA)의 중앙에 위치할 수 있고, 제1 및 제2 화소 회로들(PXC1, PXC2)은 제1 방향(DR1)에서 제3 화소 회로(PXC3)의 양측에 배치될 수 있다. 다만, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 위치 및/또는 배열 순서는 실시예에 따라 변경될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 제1 전원선(PL1) 및 해당 수평 라인의 주사선(SL)에 공통으로 연결될 수 있고, 해당 수직 라인의 서로 다른 서브 데이터선들에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 제1 서브 데이터선(D1)에 연결될 수 있고, 제2 화소 회로(PXC2)는 제2 서브 데이터선(D2)에 연결될 수 있다. 제3 화소 회로(PXC3)는 제3 서브 데이터선(D3)에 연결될 수 있다.
일 실시예에서, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 센싱선(SENL)에 더 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 해당 수직 라인의 센싱선(SENL)에 공통으로 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 각각의 제1 컨택홀(일 예로, 도 7 및/또는 도 12의 제1 컨택홀(CH1))을 통해 각각 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)에 전기적으로 연결될 수 있다. 또한, 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 제2 컨택홀(일 예로, 도 12의 제2 컨택홀(CH2))을 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 각각의 화소 영역(PXA)에서 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 상기 제1 화소(PXL1)가 제공된 제1 화소 영역(PXA1)에서 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 유사하게, 제2 화소(PXL2)의 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은, 상기 제2 화소(PXL2)가 제공된 제2 화소 영역(PXA2)에서 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)의 일 영역(또는, 일 부분)에 대응하는 각각의 발광 영역들을 가질 수 있고, 이에 따라, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역들은 제2 방향(DR2)을 따라 순차적으로 배열될 수 있다. 이 경우, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)의 발광 영역들을 기준으로, 제1, 제2 및 제3 서브 화소들(SPX1, SPX2, SPX3)은 제2 방향(DR2)을 따라 배열된 것으로 볼 수 있다.
제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)은 적어도 하나의 신호선 및/또는 적어도 하나의 전원선과 중첩되거나, 중첩되지 않을 수 있다. 예를 들어, 각 화소(PXL)의 제3 발광부(EMU3)는 해당 수직 라인의 제3 서브 데이터선(D3), 제2-1 서브 전원선(PL2_V), 및/또는 제2 서브 주사선(SLn_V)과 중첩될 수 있다.
도 6에서는 서브 화소들(SPX)의 화소 회로들(PXC)과 발광부들(EMU)이 각각의 화소 영역(PXA)에서 서로 다른 방향을 따라 배열되는 실시예를 개시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소 회로들(PXC)과 발광부들(EMU)의 위치 및/또는 배열 방향 등은 실시예에 따라 다양하게 변경될 수 있다.
도 7은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 7은 도 5의 실시예에서와 같이 제1 및 제2 발광 소자들(LD1, LD2)을 포함한 직-병렬 구조의 발광부(EMU)를 포함하는 하나의 서브 화소(SPX)를 중심으로 표시 영역(DA)의 단면을 개략적으로 나타낸다.
표시 영역(DA)에 배치되는 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 서브 화소들(SPX)을 구성하는 회로 소자들 및 상기 회로 소자들에 포함된 전극들의 크기, 위치 및/또는 형상 등은 서브 화소(SPX)별로 상이할 수도 있다. 예를 들어, 평면 상에서 보았을 때, 제1 서브 화소(SPX1)의 제1 트랜지스터(M1)는 제2 서브 화소(SPX2)의 제1 트랜지스터(M1)와 상이한 형상을 가질 수 있다.
도 1 내지 도 7을 참조하면, 표시 장치(DD)는, 기판(SUB), 회로층(PCL)("화소 회로층"이라고도 함), 및 표시층(DPL)("표시 소자층"이라고도 함)을 포함할 수 있다. 회로층(PCL) 및 표시층(DPL)은 기판(SUB) 상에 서로 중첩되도록 제공될 수 있다. 일 예로, 회로층(PCL) 및 표시층(DPL)은 기판(SUB)의 일면 상에 순차적으로 배치될 수 있다.
표시 장치(DD)는, 표시층(DPL) 상에 배치된 컬러 필터층(CFL) 및/또는 봉지층(ENC)(또는, 보호층)을 더 포함할 수 있다. 일 실시예에서, 컬러 필터층(CFL) 및 봉지층(ENC)은, 회로층(PCL) 및 표시층(DPL)이 제공된 기판(SUB)의 일면 상에 직접적으로 형성될 수 있다. 이에 따라, 표시 장치(DD)의 두께를 축소할 수 있다.
기판(SUB)은 단단하거나 유연한 재질의 기판 또는 필름일 수 있다. 일 실시예에서, 기판(SUB)은 적어도 하나의 절연 물질을 포함할 수 있고, 단일 층 또는 다중 층의 구조를 가질 수 있다.
회로층(PCL)은 기판(SUB)의 일면 상에 제공될 수 있다. 회로층(PCL)은, 각 화소(PXL)의 화소 회로들(PXC)을 포함할 수 있다. 예를 들어, 회로층(PCL)의 각 화소 영역(PXA)에는 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)을 구성하는 회로 소자들(일 예로, 트랜지스터들(M) 및 커패시터들(Cst))이 형성될 수 있다. 도 7에서는 표시 영역(DA)의 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))의 단면을 개략적으로 도시하기로 한다.
또한, 회로층(PCL)은, 화소들(PXL)에 연결되는 신호선들 및 전원선들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 포함할 수 있다. 또한, 회로층(PCL)은 비표시 영역(NA)에 배치된 적어도 하나의 전원선(PL)을 더 포함할 수 있다. 일 예로, 회로층(PCL)의 비표시 영역(NA)에는 도 3의 제2 버스 배선(PL2_B)이 배치될 수 있고, 상기 도 3의 제2 버스 배선(PL2_B)은 표시 영역(DA)에 배치된 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
도 7에서는 회로층(PCL)에 배치될 수 있는 배선들의 일 예로서, 표시 영역(DA)에 배치되며 하부 금속층(BML)과 동일한 층에 위치된 배선들(LI)을 예시적으로 도시하기로 한다. 각각의 배선(LI)은, 서브 화소들(SPX)에 연결되는 신호선들 및 전원선들 중 어느 하나일 수 있다. 실시예에 따라, 회로층(PCL)의 다른 층에도 적어도 하나의 신호선 및/또는 전원선이 배치될 수 있다.
회로층(PCL)은 복수의 절연층들을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로층(PCL)은, 기판(SUB) 상에 배치되며 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 기판(SUB)과 버퍼층(BFL)의 사이에 배치되며, 서브 화소들(SPX)에 포함된 제1 트랜지스터들(M1)의 하부 금속층들(BML)을 포함할 수 있다. 각각의 하부 금속층(BML)은, 이에 대응하는 제1 트랜지스터(M1)의 반도체 패턴(SCP)과 중첩될 수 있다.
제1 도전층은 적어도 하나의 배선(LI)을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제1 도전층은, 제2 서브 주사선들(일 예로, 도 6의 제n 주사선(SLn) 및 제n+1 주사선(SLn+1)의 제2 서브 주사선들(SLn_V, SLn+1_V)), 제1-1 서브 전원선들(PL1_V), 센싱선들(SENL), 데이터선들(DL), 및 제2-1 서브 전원선들(PL2_V)을 포함할 수 있다.
제1 도전층을 포함한 기판(SUB)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 트랜지스터들(M)의 반도체 패턴들(SCP)을 포함할 수 있다. 각각의 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 트랜지스터들(M)의 게이트 전극들(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극 및/또는 브릿지 패턴들 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선(일 예로, 제2 서브 주사선들)이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 그리고, 제1 층간 절연층(ILD1) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 트랜지스터들(M)의 소스 전극들(SE) 및 드레인 전극들(DE)을 포함할 수 있다. 각각의 소스 전극(SE)은 적어도 하나의 컨택홀을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 일 영역(일 예로, 소스 영역)에 연결될 수 있고, 각각의 드레인 전극(DE)은 적어도 하나의 다른 컨택홀을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 다른 일 영역(일 예로, 드레인 영역)에 연결될 수 있다.
제3 도전층은 화소 회로들(PXC)에 구비되는 커패시터들(Cst) 각각의 일 전극, 소정의 배선들, 및/또는 브릿지 패턴들을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들을 포함할 수 있다. 일 예로, 제3 도전층은, 제1 서브 주사선들(일 예로, 도 6의 제n 주사선(SLn), 제n+1 주사선(SLn+1) 및 제n+2 주사선(SLn+2)의 제1 서브 주사선들(SLn_H, SLn+1_H, SLn+2_H), 제1-2 서브 전원선들(PL1_H), 및 제2-2 서브 전원선들(PL2_H))을 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 전원선 및/또는 신호선(일 예로, 제2 서브 주사선들)이 다중 층으로 구성될 경우, 제3 도전층은 상기 적어도 하나의 전원선 및/또는 신호선을 구성하는 적어도 하나의 도전 패턴을 더 포함할 수 있다.
일 실시예에서, 회로층(PCL)은, 제3 도전층 상에 배치되는 제2 층간 절연층(ILD2) 및 제4 도전층을 더 포함할 수 있다. 예를 들어, 제3 도전층 상에는 제2 층간 절연층(ILD2)이 배치될 수 있고, 제2 층간 절연층(ILD2) 상에는 제4 도전층이 배치될 수 있다.
제4 도전층은 적어도 하나의 브릿지 패턴 및/또는 배선을 포함할 수 있다. 예를 들어, 제4 도전층은 각 서브 화소(SPX)의 화소 회로(PXC)에 제공된 적어도 하나의 회로 소자(일 예로, 제1 트랜지스터(M1))와, 상기 서브 화소(SPX)의 발광부(EMU)에 제공된 제1 정렬 전극(ALE1)을 서로 전기적으로 연결하기 위한 각각의 브릿지 패턴(BRP)을 포함할 수 있다. 예를 들어, 각각의 브릿지 패턴(BRP)은 제2 층간 절연층(ILD2)을 관통하는 컨택홀을 통해 제1 트랜지스터(M1)의 소스 전극(SE)에 전기적으로 연결될 수 있다. 또한, 각각의 브릿지 패턴(BRP)은 패시베이션층(PSV)에 형성된 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 발광부(EMU)에 제공된 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 도 7에서는 화소 회로(PXC)와 발광부(EMU) 사이의 연결 부분을 나타내기 위하여, 발광 영역(EA)의 내부에 제1 컨택홀(CH1)을 개략적으로 도시하였으나, 제1 컨택홀(CH1)의 위치는 화소 회로(PXC) 및 발광부(EMU)의 구조 및/또는 상호 배치 관계 등에 따라 변경될 수 있다. 일 예로, 제1 컨택홀(CH1)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치될 수 있다.
일 실시예에서, 제4 도전층은, 비표시 영역(NA)에 배치된 적어도 하나의 배선을 더 포함할 수 있다. 예를 들어, 제4 도전층은 비표시 영역(NA)에 배치된 제2 버스 배선(PL2_B)을 포함할 수 있다.
제1 내지 제4 도전층들을 구성하는 각각의 전극, 도전 패턴 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제4 도전층들을 구성하는 각각의 전극, 도전 패턴 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속, 또는 이외의 다른 도전 물질을 포함할 수 있다.
제4 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함할 수 있고, 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부들(EMU)을 포함할 수 있다. 예를 들어, 표시층(DPL)의 각 화소 영역(PXA)에는 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)을 구성하는 발광 소자들(LD) 및 이에 연결되는 화소 전극들(일 예로, 각각의 발광부(EMU)에 제공된 적어도 한 쌍의 정렬 전극들(ALE) 및 적어도 한 쌍의 컨택 전극들(CNE))이 형성될 수 있다.
도 7에서는 표시 영역(DA)의 표시층(DPL)에 배치될 수 있는 발광부(EMU)의 일 예로서, 도 5의 실시예에서와 같이 제1 발광 소자(LD1) 및 제2 발광 소자(LD2)를 포함한 발광부(EMU)의 단면을 도시하기로 한다. 일 예로, 표시층(DPL)은, 각 서브 화소(SPX)의 발광 영역(EA)에 배치되어 해당 서브 화소(SPX)의 발광부(EMU)를 구성하는, 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 및 제2 발광 소자들(LD1, LD2), 및 제1, 제2 및 제3 컨택 전극들(CNE1, CNE2, CNE3)을 포함할 수 있다.
또한, 표시층(DPL)은, 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 순차적으로 배치된, 절연층들 및/또는 절연 패턴들을 더 포함할 수 있다. 예를 들어, 표시층(DPL)은, 회로층(PCL) 상에 순차적으로 배치된 뱅크 패턴들(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3) 및 제4 절연층(INS4)을 포함할 수 있다. 또한, 표시층(DPL)은, 제2 뱅크(BNK2) 및 광 변환층(CCL)을 선택적으로 더 포함할 수 있다.
뱅크 패턴들(BNP)("패턴들" 또는 "월(wall) 패턴들"이라고도 함)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 일 실시예에서, 뱅크 패턴들(BNP)은 정렬 전극들(ALE) 각각의 일 부분과 중첩되도록 정렬 전극들(ALE)의 하부에 개별적으로 배치되는 분리형 패턴들로 형성될 수 있다. 또는, 뱅크 패턴들(BNP)은, 서브 화소들(SPX)의 발광 영역들(EA)에서 정렬 전극들(ALE) 사이의 영역들(일 예로, 각각의 발광 소자 배열 영역들)에 대응하는 개구부 또는 오목부를 가지며, 표시 영역(DA)에서 전체적으로 연결되는 일체형 패턴으로 형성될 수도 있다.
뱅크 패턴들(BNP)에 의해 정렬 전극들(ALE)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴들(BNP) 및 정렬 전극들(ALE)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 서브 화소들(SPX)의 광 효율을 향상시킬 수 있다.
뱅크 패턴들(BNP)은 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있고, 단일 층 또는 다중 층의 구조를 가질 수 있다. 뱅크 패턴들(BNP) 상에는, 발광부들(EMU)의 정렬 전극들(ALE)(일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2))이 형성될 수 있다.
정렬 전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 정렬 전극들(ALE)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함하거나, 카본나노튜브(Carbon Nano Tube), 그래핀(graphene), 또는 이외의 다른 도전 물질을 포함할 수 있다.
일 실시예에서, 서브 화소들(SPX) 각각의 발광 영역(EA)에는 적어도 하나의 제1 정렬 전극(ALE1) 및 적어도 하나의 제2 정렬 전극(ALE2)이 배치될 수 있다. 예를 들어, 발광 영역(EA)의 중앙에 하나의 제1 정렬 전극(ALE1)이 배치되고, 상기 제1 정렬 전극(ALE1)의 양측에 두 개의 제2 정렬 전극들(ALE2)이 배치될 수 있다. 상기 제2 정렬 전극들(ALE2)은 일체 또는 비일체로 서로 연결될 수 있고, 서로 동일한 신호 또는 전원을 공급받을 수 있다. 각각의 발광 영역(EA)에 배치되는 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각의 개수, 형상, 크기, 및/또는 위치는 실시예에 따라 다양하게 변경될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있고, 단일 층 또는 다중 층의 전극으로 구성될 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 제1 및 제2 정렬 전극들(ALE1, ALE2)을 서로 다른 컨택 전극들(CNE)(일 예로, 제1 및 제3 컨택 전극들(CNE1, CNE3))에 연결하기 위한 컨택홀들(일 예로, 도 12의 제3 및 제4 컨택홀들(CH4))을 포함할 수 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 정렬 전극들(ALE1, ALE2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 정렬 전극들(ALE1, ALE2)과 발광 소자들(LD)이 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
제1 및 제2 정렬 전극들(ALE1, ALE2) 및 제1 절연층(INS1)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 서브 화소들(SPX)의 발광 영역들(EA)에 대응하는 개구부들을 가질 수 있고, 상기 서브 화소들(SPX)의 발광 영역들(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 이에 따라, 발광 소자들(LD)이 공급될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 각각의 제1 정렬 전극(ALE1)(또는, 서브 화소들(SPX) 각각의 제1 정렬 전극(ALE1)으로 분리되기 이전의 제1 정렬 배선) 및 각각의 제2 정렬 전극(ALE2)(또는, 서브 화소들(SPX) 각각의 제2 정렬 전극(ALE2)으로 분리되기 이전의 제2 정렬 배선)에 인가된 제1 및 제2 정렬 신호들에 의해 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬될 수 있다. 예를 들어, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)은, 제1 단부들(EP1)이 제1 정렬 전극(ALE1)을 향하고, 제2 단부들(EP2)이 제2 정렬 전극들(ALE2)을 향하도록 제2 방향(DR2) 또는 사선 방향 등으로 배열될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)이 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2)은, 해당 서브 화소(SPX)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에만 국부적으로 배치될 수 있다. 다른 실시예에서, 제2 절연층(INS2)은, 다수의 화소 영역들을 포함한 표시 영역(DA)에 전면적으로 형성될 수 있고, 발광 소자들(LD) 각각의 제1 단부(EP1) 및 제2 단부(EP2)에 대응하는 영역들을 비롯하여 필요에 따라 부분적으로 개구될 수 있다. 발광 소자들(LD)의 상부에 제2 절연층(INS2)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy) 및 포토 레지스트 물질 중 적어도 하나의 절연 물질, 또는 이외의 다른 절연 물질을 포함할 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는, 서로 다른 컨택 전극들(CNE)이 배치 및/또는 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에는 제2 컨택 전극(CNE2)("제1 화소 전극"이라고도 함)의 일 부분이 배치될 수 있다. 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 제2 컨택 전극(CNE2)의 다른 부분이 배치되고, 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제3 컨택 전극(CNE3)("제2 화소 전극"이라고도 함)이 배치될 수 있다.
도 7에서는, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 제2 컨택 전극(CNE2)과, 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 제2 컨택 전극(CNE2)이 서로 분리된 것으로 도시되었지만, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 제2 컨택 전극(CNE2)과 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 제2 컨택 전극(CNE2)은 서로 일체 또는 비일체로 연결되어, 하나의 제2 컨택 전극(CNE2)을 구성할 수 있다. 예를 들어, 평면 상에서 보았을 때, 제1 발광 소자(LD1)의 제2 단부(EP2) 상에 배치된 제2 컨택 전극(CNE2)과 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 배치된 제2 컨택 전극(CNE2)은 일체로 연결될 수 있다. 제2 컨택 전극(CNE2)은, 제1 발광 소자(LD1)를 통해 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있고, 제2 발광 소자(LD2)를 통해 제3 컨택 전극(CNE3)에 전기적으로 연결될 수 있다.
또한, 도 7에서는, 제1 정렬 전극(ALE1)과 제1 컨택 전극(CNE1)이 서로 분리된 것으로 도시되었지만, 제1 정렬 전극(ALE1)과 제1 컨택 전극(CNE1)은 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 전기적으로 연결될 수 있다. 유사하게, 도 7에서는, 제2 정렬 전극들(ALE2)과 제3 컨택 전극(CNE3)이 서로 분리된 것으로 도시되었지만, 제2 정렬 전극들(ALE2)과 제3 컨택 전극(CNE3)은 적어도 하나의 컨택홀(또는, 컨택부)을 통해 서로 전기적으로 연결될 수 있다.
각 서브 화소(SPX)의 제1 정렬 전극(ALE1) 및/또는 제1 컨택 전극(CNE1)은, 적어도 하나의 컨택홀(일 예로, 제1 컨택홀(CH1))을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 연결될 수 있고, 각 서브 화소(SPX)의 제2 정렬 전극들(ALE2) 및/또는 제3 컨택 전극(CNE3)은 적어도 하나의 다른 컨택홀을 통해 제2 전원선(PL2)에 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 상부에 배치될 수 있다. 제3 컨택 전극(CNE3)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및/또는 제3 컨택 전극(CNE3)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제2 절연층(INS2) 상에 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)이 먼저 형성될 수 있다. 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은 동시에 또는 순차적으로 형성될 수 있다. 이후, 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)을 덮도록 제3 절연층(INS3)이 형성될 수 있고, 상기 제3 절연층(INS3)이 형성된 각각의 발광 영역(EA)에 제2 컨택 전극(CNE2)이 형성될 수 있다.
다른 실시예에서, 제2 절연층(INS2) 상에 제2 컨택 전극(CNE2)이 먼저 형성될 수 있다. 이후, 적어도 제2 컨택 전극(CNE2)을 덮도록 각각의 발광 영역(EA)에 제3 절연층(INS3)이 형성될 수 있고, 상기 제3 절연층(INS3)이 형성된 각각의 발광 영역(EA)에 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)이 형성될 수 있다. 제1 컨택 전극(CNE1) 및 제3 컨택 전극(CNE3)은 동시에 또는 순차적으로 형성될 수 있다.
각 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 상에 배치되는 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2), 또는 제2 및 제3 컨택 전극들(CNE2, CNE3))을 서로 다른 층에 배치할 경우, 상기 컨택 전극들(CNE)을 안정적으로 분리하고 쇼트 결함을 방지할 수 있다.
또 다른 실시예에서, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2) 및 제3 컨택 전극(CNE3)은 표시층(DPL)의 동일한 층에 배치될 수 있고, 동시에 또는 순차적으로 형성될 수 있다. 이 경우, 제3 절연층(INS3)은 생략될 수 있다. 컨택 전극들(CNE)을 동일 층에 동시 형성할 경우, 화소 공정을 간소화하고 제조 효율을 높일 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부(EP1) 상에 직접적으로 형성되어 제1 발광 소자(LD1)의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1) 상에 직접적으로 형성되어, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자(LD2)의 제2 단부(EP2) 상에 직접적으로 형성되어 제2 발광 소자(LD2)의 제2 단부(EP2)에 전기적으로 연결될 수 있다.
한편, 도 4의 실시예에서와 같이 각각의 서브 화소(SPX)가 병렬 구조의 발광부(EMU)를 포함할 경우, 상기 서브 화소(SPX)는, 각각 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2) 상에 배치된 한 쌍의 컨택 전극들(CNE)만을 포함할 수도 있다.
컨택 전극들(CNE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 컨택 전극들(CNE)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명한 도전 물질을 포함할 수 있다. 예를 들어, 컨택 전극들(CNE)은, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 및 In2O3(Indium Oxide) 중 적어도 하나의 도전 물질, 또는 다른 투명 도전 물질을 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 발광 소자들(LD)의 상부에 제공된 광 변환층(CCL) 및 제2 뱅크(BNK2)를 더 포함할 수 있다. 광 변환층(CCL)은, 발광 소자들(LD)이 배치된 각각의 발광 영역(EA)에 배치될 수 있고, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치될 수 있다.
제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은, 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 파장 변환 입자들(또는 컬러 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다. 일 예로, 각각의 발광부(EMU) 상에는, 적어도 한 종류의 퀀텀 닷(QD)(일 예로, 적색, 녹색 및/또는 청색 퀀텀 닷)을 포함하는 파장 변환 입자들, 및/또는 광 산란 입자들(SCT)을 포함한 각각의 광 변환층(CCL)이 제공될 수 있다.
예를 들어, 어느 하나의 서브 화소(SPX)가 적색(또는, 녹색)의 서브 화소로 설정되고, 상기 서브 화소(SPX)의 발광부(EMU)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광부(EMU) 상에는, 청색의 빛을 적색(또는, 녹색)의 빛으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷(QD)을 포함한 광 변환층(CCL)이 배치될 수 있다. 또한, 광 변환층(CCL)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
서브 화소들(SPX)의 발광부들(EMU) 및/또는 광 변환층들(CCL)을 포함한 기판(SUB)의 일면 상에는 제4 절연층(INS4)이 형성될 수 있다.
제4 절연층(INS4)은 유기 및/또는 무기 절연막을 포함할 수 있고, 표시층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제4 절연층(INS4)은 발광부들(EMU) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층(CFL)이 배치될 수 있다.
컬러 필터층(CFL)은 서브 화소들(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터층(CFL)은, 제1 서브 화소(SPX1)의 제1 발광부(EMU1) 상에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2)의 제2 발광부(EMU2) 상에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3)의 제3 발광부(EMU3) 상에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치되어, 비발광 영역(NEA)에서 빛이 투과하는 것을 차단할 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 각각 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3)(특히, 상기 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3) 각각의 발광 영역(EA))의 상부에 서로 분리되어 형성되고, 상기 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 및/또는 무기 절연막을 포함할 수 있다. 제5 절연층(INS5)은 회로층(PCL), 표시층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 표시 영역(DA)에 전면적으로 형성될 수 있다.
제5 절연층(INS5)은, 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 제5 절연층(INS5)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 또는 산화 알루미늄(AlxOy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
도 8 내지 도 11은 각각 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도들이다. 예를 들어, 도 8 내지 도 11은 도 3의 표시 장치(DD)에 대한 서로 다른 변경 실시예들을 나타낸다. 도 8 내지 도 11의 실시예들을 설명함에 있어서, 앞서 설명한 실시예들과 유사 또는 동일하거나, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 3 내지 도 11을 참조하면, 표시 장치(DD)는, 서브 화소들(SPX) 및/또는 화소들(PXL)의 사이에 배치되도록 적어도 표시 영역(DA)에 제공된 제1 도전 패턴(CDP1)을 더 포함할 수 있다. 일 실시예에서, 제1 도전 패턴(CDP1)은, 비표시 영역(NA)에 배치된 적어도 하나의 전원선(PL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은, 비표시 영역(NA)에 배치된 제2 버스 배선(PL2_B)에 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP1)은 다양한 형상, 크기 및/또는 구조를 가질 수 있고, 제2 버스 배선(PL2_B)에 직접적으로 또는 간접적으로 연결될 수 있다. 이에 따라, 표시 장치(DD)에서 정전기가 발생할 시, 제1 도전 패턴(CDP1)을 통해 전하가 신속하게 방전될 수 있다. 이에 따라, 정전기 방전에 의한 화소들(PXL)의 손상을 방지 또는 저감할 수 있다.
도 8 및 도 9를 참조하면, 제1 도전 패턴(CDP1)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 제1 패턴부들(PT1) 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장된 제2 패턴부들(PT2)을 포함한, 메쉬 형상의 패턴일 수 있다. 제1 패턴부들(PT1) 및 제2 패턴부들(PT2)은 서로 일체로 연결 및/또는 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
일 실시예에서, 제1 패턴부들(PT1)은 도 8에 도시된 바와 같이 화소들(PXL)의 간격에 상응하는 간격으로 화소들(PXL)의 사이에 배치될 수 있다. 다른 실시예에서, 제1 패턴부들(PT1)은 도 9에 도시된 바와 같이 서브 화소들(SPX)의 간격(일 예로, 서브 화소들(SPX)의 발광부들(EMU)의 간격)에 상응하는 간격으로 서브 화소들(SPX)의 사이(일 예로, 서브 화소들(SPX)의 발광부들(EMU)의 사이)에 배치될 수 있다. 제1 패턴부들(PT1)의 간격, 위치 및/또는 형상 등은 실시예에 따라 다양하게 변경될 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1)은, 제2 버스 배선(PL2_B)과 중첩되도록 비표시 영역(NA)으로 연장될 수 있고, 적어도 하나의 컨택부(CNT)(일 예로, 각각 적어도 하나의 컨택홀 및/또는 비아홀을 포함한 다수의 컨택부들(CNT))를 통해 제2 버스 배선(PL2_B)에 직접적으로 연결될 수 있다. 예를 들어, 제1 패턴부들(PT1) 및 제2 패턴부들(PT2)은 비표시 영역(NA)으로 연장될 수 있고, 제1 패턴부들(PT1) 및 제2 패턴부들(PT2)은, 각각의 양 단부들에서 각각의 컨택부들(CNT)을 통해 제2 버스 배선(PL2_B)에 직접적으로 연결될 수 있다.
도 10 및 도 11을 참조하면, 제1 도전 패턴(CDP1)은, 비표시 영역(NA)에 배치되며 제1 패턴부들(PT1) 및 제2 패턴부들(PT2)에 연결된 제3 패턴부(PT3)를 더 포함할 수 있다. 제3 패턴부(PT3)는, 제1 패턴부들(PT1) 및/또는 제2 패턴부들(PT2)과 일체로 연결 및/또는 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
일 실시예에서, 제3 패턴부(PT3)는, 평면 상에서 보았을 때 표시 영역(DA)을 완전히 둘러쌀 수 있다. 이에 따라, 화소들(PXL)을 효과적으로 보호할 수 있다.
제1 도전 패턴(CDP1)은, 제2 버스 배선(PL2_B)에 직접적으로 연결되거나, 적어도 하나의 라우팅 배선(RL) 및/또는 적어도 하나의 제1 패드(PAD1)를 통해 제2 버스 배선(PL2_B)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 도전 패턴(CDP1)의 제3 패턴부(PT3)는, 도 10에 도시된 바와 같이 제2 버스 배선(PL2_B)과 중첩될 수 있고 다수의 컨택부들(CNT)을 통해 제2 버스 배선(PL2_B)에 직접적으로 연결될 수 있다. 다른 실시예에서, 제1 도전 패턴(CDP1)의 제3 패턴부(PT3)는, 도 10에 도시된 바와 같이 제2 버스 배선(PL2_B)에 직접적으로 연결되지 않고, 상기 제2 버스 배선(PL2_B)에 전기적으로 연결되는 적어도 하나의 제1 패드(PAD1) 및/또는 상기 제1 패드(PAD1)에 연결된 적어도 하나의 라우팅 배선(RL)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1)은 화소들(PXL)의 발광부들(EMU)에 제공된 적어도 일부의 화소 전극들과 동일한 층에 배치될 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은, 각각의 발광부들(EMU)을 구성하는 발광 소자들(LD) 및 화소 전극들(일 예로, 정렬 전극들(ALE) 및 컨택 전극들(CNE))과 함께 표시층(DPL)에 배치될 수 있고, 화소들(PXL)의 제1 및 제3 컨택 전극들(CNE1, CNE3)과 동일한 층에 배치될 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1)은 화소들(PXL)의 제1 및 제3 컨택 전극들(CNE1, CNE3)과 동시에 형성될 수 있고, 이에 따라 별도의 공정 단계를 추가하지 않고도 제1 도전 패턴(CDP1)을 형성할 수 있다. 또한, 회로층(PCL)보다 상부에 배치되는 표시층(DPL)에 제1 도전 패턴(CDP1)을 배치함으로써, 표시 장치(DD)의 상부면에서 발생할 수 있는 정전기로부터 화소들(PXL)을 효과적으로 보호할 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1)은 각각의 발광부들(EMU)에 제공된 화소 전극들로부터 분리된 개별 패턴으로 형성될 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은 발광부들(EMU)에 제공된 적어도 일부의 컨택 전극들(CNE)(일 예로, 제1 및 제3 컨택 전극들(CNE1, CNE3))과 동일한 층에 배치되되, 발광부들(EMU)의 컨택 전극들(CNE)로부터 분리된 개별 패턴으로 형성될 수 있다.
다른 실시예에서, 제1 도전 패턴(CDP1)은 발광부들(EMU)에 제공된 적어도 일부의 컨택 전극들(CNE)(일 예로, 제1 컨택 전극들(CNE1) 및/또는 제3 컨택 전극들(CNE3))과 동일한 층에 배치될 수 있고, 상기 컨택 전극들(CNE) 중 제2 전원선(PL2)에 전기적으로 연결되는 컨택 전극들(일 예로, 발광부들(EMU)의 제3 컨택 전극들(CNE3))과 일체로 연결 및/또는 형성될 수 있다.
도 12 내지 도 14는 각각 본 발명의 일 실시예에 의한 표시 영역(DA)의 표시층(DPL)을 나타내는 평면도들이다. 도 12 내지 도 14는 도 6의 제1 화소(PXL1) 및 제2 화소(PXL2)가 배치된 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)을 중심으로, 표시층(DPL)의 구조에 대한 서로 다른 실시예들을 나타낸다. 예를 들어, 도 12 내지 도 14는 제2 전원선(PL2)에 전기적으로 연결되는 화소 전극들(일 예로, 화소들(PXL)의 제3 컨택 전극들(CNE3))과 제1 도전 패턴(CDP1)의 연결 여부 및/또는 연결 구조와 관련하여 서로 다른 실시예들을 나타낸다.
도 15는 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 15는 도 7의 실시예에 대한 변경 실시예로서, 도 12의 Ⅱ~Ⅱ'선에 대응하는 표시 영역(DA)의 단면을 개략적으로 나타낸다.
도 12 내지 도 15의 실시예들을 설명함에 있어서, 앞서 설명한 실시예들과 유사 또는 동일하거나, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 12 내지 도 15를 참조하면, 각각의 발광부(EMU)는, 적어도 한 쌍의 정렬 전극들(ALE)(일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)), 적어도 하나의 발광 소자(LD)(일 예로, 제1 및 제2 발광 소자들(LD1, LD2)), 및 적어도 한 쌍의 컨택 전극들(CNE)(일 예로, 제1, 제2, 및 제3 컨택 전극들(CNE1, CNE2, CNE3))을 포함할 수 있다.
일 실시예에서, 발광부(EMU)는, 발광 영역(EA)의 중앙에 위치한 제1 정렬 전극(ALE1), 및 상기 제1 정렬 전극(ALE1)의 양측에 위치한 복수의 제2 정렬 전극들(ALE2)을 포함할 수 있다. 일 실시예에서, 제1 정렬 전극(ALE1)의 좌측에 위치한 제2 정렬 전극(ALE2)은 해당 서브 화소(SPX)의 좌측에 인접한 이웃 서브 화소(SPX)의 제2 정렬 전극(ALE2)(일 예로, 상기 이웃 서브 화소(SPX)에서 제1 정렬 전극(ALE1)의 우측에 위치한 제2 정렬 전극(ALE2))과 일체로 연결될 수 있다. 유사하게, 제1 정렬 전극(ALE1)의 우측에 위치한 제2 정렬 전극(ALE2)은 해당 서브 화소(SPX)의 우측에 인접한 이웃 서브 화소(SPX)의 제2 정렬 전극(ALE2)(일 예로, 상기 이웃 서브 화소(SPX)에서 제1 정렬 전극(ALE1)의 좌측에 위치한 제2 정렬 전극(ALE2))과 일체로 연결될 수 있다. 또한, 표시 영역(DA)에 배치된 제2 정렬 전극들(ALE2)은 표시 영역(DA)의 내부 및/또는 그 주변에서 서로 일체 또는 비일체로 연결될 수 있다.
서브 화소들(SPX) 각각의 제1 정렬 전극(ALE1)은, 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 연결될 수 있고, 각각의 제3 컨택홀(CH3)을 통해 해당 서브 화소(SPX)의 제1 컨택 전극(CNE1)에 연결될 수 있다. 이에 따라, 각 서브 화소(SPX)의 화소 회로(PXC)가 발광부(EMU)의 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다.
한편, 표시 영역(DA)에 제공된 제1 정렬 전극들(ALE1)은, 화소 제조 공정에서 먼저 서로 연결되도록 형성될 수 있다. 예를 들어, 제1 정렬 전극들(ALE1)은 플로팅 패턴들(FPT)과 일체로 연결되도록 형성되어 제1 정렬 배선을 구성할 수 있다. 플로팅 패턴들(FPT)은 제5 컨택홀들(CH5)을 통해 회로층(PCL)의 제1 전원선(PL1)(일 예로, 제1-2 서브 전원선들(PL1_H))에 전기적으로 연결될 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 전원선(PL1)을 통해 제1 정렬 배선에 제1 정렬 신호를 공급할 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후에는, 제5 컨택홀들(CH5)의 주변에서 제1 정렬 배선을 끊어, 제1 정렬 전극들(ALE1)과 제1 전원선(PL1) 사이의 연결을 끊을 수 있다. 예를 들어, 플로팅 패턴들(FPT)의 주변(일 예로, 플로팅 패턴들(FPT)의 상단 및 하단 영역들)에 위치한 단선 영역들(OPA)("오픈 영역들" 또는 "식각 영역들"이라고도 함)에서 제1 정렬 배선을 끊음으로써, 상기 제1 정렬 배선을 제1 정렬 전극들(ALE1)과 플로팅 패턴들(FPT)로 분리할 수 있다. 또한, 이웃한 화소 행들의 사이에서 제1 정렬 배선을 끊어 이웃한 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)을 분리할 수 있다. 이에 따라, 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)이 서로 분리되어, 서브 화소들(SPX)을 개별적으로 구동할 수 있게 된다.
서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은, 각각의 제1 정렬 전극(ALE1)으로부터 이격되어 상기 제1 정렬 전극(ALE1)의 주변에 위치할 수 있다. 서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은 서로 일체 또는 비일체로 연결될 수 있고, 제2 전원선(PL2)에 공통으로 연결될 수 있다. 일 예로, 제1 방향(DR1) 및/또는 제2 방향(DR2)을 따라 이웃한 서브 화소들(SPX)의 제2 정렬 전극들(ALE2)은 서로 일체로 연결될 수 있다.
제2 정렬 전극들(ALE2)은 제2 컨택홀들(CH2)을 통해 제2 전원선(PL2)(일 예로, 제2-2 서브 전원선들(PL2_H))에 연결될 수 있다. 제2 정렬 전극들(ALE2)은, 발광 소자들(LD)의 정렬 공정에서 제2 전원선(PL2)을 통해 제2 정렬 신호를 공급받을 수 있다. 제1 정렬 신호와 제2 정렬 신호는 서로 다른 파형, 전위 및/또는 위상을 가질 수 있다. 이에 따라, 제1 정렬 배선과 제2 정렬 전극들(ALE2)(또는, 상기 제2 정렬 전극들(ALE2)에 의해 형성된 제2 정렬 배선)의 사이에 전계가 형성되어, 제1 정렬 배선과 제2 정렬 전극들(ALE2)의 사이에 발광 소자들(LD)이 정렬할 수 있게 된다.
표시 장치(DD)의 실 구동 시에는 제2 전원선(PL2)을 통해 제2 정렬 전극들(ALE2)로 제2 화소 전원(VSS)을 공급할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 구동 전류가 흐를 수 있다.
제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2)은 발광부들(EMU)의 발광 영역들(EA)에서 각각이 제1 방향(DR1)을 따라 연장될 수 있고, 제2 방향(DR2)을 따라 서로 이격될 수 있다. 제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2)의 형상, 크기, 개수, 위치, 및/또는 이들의 상호 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 정렬 전극들(ALE1) 및 제2 정렬 전극들(ALE2) 등이 배치된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 서브 화소들(SPX)의 발광 영역들(EA)에 대응하는 개구부들을 포함할 수 있고, 평면 상에서 보았을 때 상기 발광 영역들(EA)을 둘러쌀 수 있다. 제1 뱅크(BNK1)는, 제1 정렬 배선을 각각의 제1 정렬 전극들(ALE1)로 분리하기 위하여 제1 정렬 배선이 끊기는 영역들(일 예로, 플로팅 패턴들(FPT) 주변의 단선 영역들(OPA), 및 이웃한 화소 행들 사이의 영역) 및 그 주변 영역에서도 개구될 수 있다.
발광 소자들(LD)은 각각의 발광 영역(EA)에서 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배치 및/또는 정렬될 수 있다. 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 배치 및/또는 정렬된다고 함은, 평면 상에서 보았을 때, 발광 소자들(LD) 각각의 적어도 일 부분이 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이의 영역에 위치함을 의미할 수 있다. 또한, 각각의 발광 소자(LD)는 그 주변에 위치한 제1 정렬 전극(ALE1) 및/또는 제2 정렬 전극(ALE2)과 중첩되거나 중첩되지 않을 수 있다.
일 실시예에서, 발광 소자들(LD)은 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 통해 각각의 발광 영역(EA)에 공급될 수 있다. 발광 소자들(LD)이 각각의 발광 영역(EA)에 공급된 상태에서 서브 화소들(SPX)의 제1 및 제2 정렬 전극들(ALE1, ALE2)(또는, 제1 및 제2 정렬 배선들)에 각각 제1 및 제2 정렬 신호들을 인가하면, 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 건조 공정 등을 통해 용매를 제거할 수 있다.
일 실시예에서, 발광 소자들(LD)은, 제1 정렬 전극(ALE1)과 어느 하나의 제2 정렬 전극(ALE2)(일 예로, 제1 정렬 전극(ALE1)의 우측에 위치한 제2 정렬 전극(ALE2))의 사이에 정렬된 제1 발광 소자들(LD1)과, 제1 정렬 전극(ALE1)과 다른 하나의 제2 정렬 전극(ALE2)(일 예로, 제1 정렬 전극(ALE1)의 좌측에 위치한 제2 정렬 전극(ALE2))의 사이에 정렬된 제2 발광 소자들(LD2)을 포함할 수 있다. 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있고, 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에는 제2 컨택 전극(CNE2)의 일 부분이 배치될 수 있다. 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에는 제2 컨택 전극(CNE2)의 다른 부분이 배치될 수 있고, 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에는 제3 컨택 전극(CNE3)이 배치될 수 있다.
각각의 제1 컨택 전극(CNE1)은, 해당 발광 영역(EA)에 정렬된 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결되도록 상기 제1 단부들(EP1) 상에 배치될 수 있고, 각각의 제3 컨택홀(CH3)을 통해 각각의 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있다. 또한, 각각의 제1 컨택 전극(CNE1)은 각각의 제1 정렬 전극(ALE1)을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 전기적으로 연결될 수 있고, 상기 화소 회로(PXC)를 통해 제1 전원선(PL1)(일 예로, 제1-2 서브 전원선(PL1_H))에 전기적으로 연결될 수 있다. 일 실시예에서, 각각의 제1 컨택 전극(CNE1)은 해당 서브 화소(SPX)의 발광부(EMU)에 제공되는 애노드 전극일 수 있다.
일 실시예에서, 서브 화소들(SPX)의 제3 컨택홀들(CH3)은 발광 영역(EA)의 외부에 배치될 수 있고, 제1 뱅크(BNK1)와 중첩되지 않는 영역에 형성될 수 있다. 이에 따라, 제1 뱅크(BNK1)에 의한 단차가 발생하는 영역을 회피해 비교적 평탄한 영역 상에 제3 컨택홀들(CH3)을 용이하게 형성할 수 있다.
각각의 제2 컨택 전극(CNE2)은, 해당 발광 영역(EA)에 정렬된 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결되도록 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 배치될 수 있다. 또한, 각각의 제2 컨택 전극(CNE2)은, 제1 및 제2 발광 소자들(LD1, LD2)을 통해 제1 및 제3 컨택 전극들(CNE1, CNE3)에 전기적으로 연결될 수 있다.
각각의 제3 컨택 전극(CNE3)은, 해당 발광 영역(EA)에 정렬된 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결되도록 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 배치될 수 있고, 각각의 제4 컨택홀(CH4)을 통해 각각의 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있다. 또한, 각각의 제3 컨택 전극(CNE3)은 각각의 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)(일 예로, 제2-2 서브 전원선(PL2_H))에 전기적으로 연결될 수 있다. 일 실시예에서, 각각의 제3 컨택 전극(CNE3)은 해당 서브 화소(SPX)의 발광부(EMU)에 제공되는 캐소드 전극일 수 있다.
일 실시예에서, 서브 화소들(SPX)의 제4 컨택홀들(CH4)은 발광 영역(EA)의 외부에 배치될 수 있고, 제1 뱅크(BNK1)와 중첩되지 않는 영역에 형성될 수 있다. 이 경우, 제1 뱅크(BNK1)에 의한 단차가 발생하는 영역을 회피해 비교적 평탄한 영역 상에 제4 컨택홀들(CH4)을 용이하게 형성할 수 있다.
발광부들(EMU)의 주변에는 제1 도전 패턴(CDP1)이 배치될 수 있다. 제1 도전 패턴(CDP1)은 화소들(PXL)의 발광부들(EMU)의 사이에 배치될 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은, 평면 상에서 보았을 때, 서브 화소들(SPX) 각각의 발광부(EMU)를 둘러싸거나, 화소들(PXL) 각각의 발광부들(EMU)(일 예로, 각 화소(PXL)의 제1, 제2 및 제3 발광부들(EMU1, EMU2, EMU3))을 둘러쌀 수 있다.
제1 도전 패턴(CDP1)은 각각의 발광부(EMU)에 제공된 컨택 전극들(CNE) 중 적어도 하나와 동일한 층에 배치될 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은 발광부들(EMU)의 제1 및 제3 컨택 전극들(CNE1, CNE3)과 동일한 층에 배치될 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1)은 화소들(PXL)의 발광부들(EMU)에 직접적으로 연결되지 않을 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제1 도전 패턴(CDP1) 및 컨택 전극들(CNE)은 서로 분리될 수 있고, 각각의 개별 패턴들로 형성될 수 있다.
다른 실시예에서, 제1 도전 패턴(CDP1)은 도 13 및 도 14에 도시된 바와 같이 화소들(PXL)의 제3 컨택 전극들(CNE3)과 직접적으로 연결될 수 있다. 예를 들어, 도 13의 실시예에서와 같이 제1 도전 패턴(CDP1)과 제3 컨택 전극들(CNE3)의 사이에는 제1 연결부들(CNP1)이 제공될 수 있고, 제1 도전 패턴(CDP1), 제3 컨택 전극들(CNE3) 및 제1 연결부들(CNP1)은 서로 일체로 연결 및/또는 형성될 수 있다. 이 경우, 제1 연결부들(CNP1)은, 제1 도전 패턴(CDP1) 및/또는 제3 컨택 전극들(CNE3)의 일 부분으로도 볼 수 있다.
일 실시예에서, 적어도 하나의 제3 컨택 전극(CNE3)은, 적어도 두 개의 연결부들(CNP)을 통해 제1 도전 패턴(CDP1)에 연결될 수 있다. 예를 들어, 제3 컨택 전극들(CNE3) 각각의 서로 다른 단부들에는 각각 제1 연결부(CNP1) 및 제2 연결부(CNP2)가 제공될 수 있고, 제1 도전 패턴(CDP1), 제3 컨택 전극들(CNE3), 제1 연결부들(CNP1) 및 제2 연결부들(CNP2)은 서로 일체로 연결 및/또는 형성될 수 있다. 이 경우, 제1 연결부들(CNP1) 및 제2 연결부들(CNP2)은, 제1 도전 패턴(CDP1) 및/또는 제3 컨택 전극들(CNE3)의 일 부분으로도 볼 수 있다.
각각 적어도 두 개의 연결부들(CNP)을 통해 제3 컨택 전극들(CNE3)을 제1 도전 패턴(CDP1)에 연결할 경우, 제3 컨택 전극들(CNE3)을 제1 도전 패턴(CDP1) 및 제2 전원선(PL2)에 보다 안정적으로 연결할 수 있다. 이에 따라, 화소들(PXL)의 암점 불량을 방지 또는 저감할 수 있다.
도 16은 본 발명의 일 실시예에 의한 표시 영역(DA)의 표시층(DPL)을 나타내는 평면도이다. 예를 들어, 도 16은 도 6의 제1 화소(PXL1) 및 제2 화소(PXL2)가 배치된 제1 화소 영역(PXA1) 및 제2 화소 영역(PXA2)을 중심으로, 표시층(DPL)의 구조에 대한 일 실시예를 나타낸다. 도 16에서는 도 14의 실시예에 대한 변경 실시예를 나타내기로 하나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 도 16의 실시예에 따른 구조는, 도 12 또는 도 13의 실시예에도 적용될 수 있다.
도 17은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 단면도이다. 예를 들어, 도 17은 도 15의 실시예에 대한 변경 실시예로서, 도 16의 Ⅲ~Ⅲ'선에 대응하는 표시 영역(DA)의 단면을 개략적으로 도시한 것이다.
도 16 및 도 17의 실시예를 설명함에 있어서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 표시 장치(DD)는, 서로 다른 층에 배치된 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)을 포함한 다중 층의 도전 패턴(CDP)을 포함할 수 있다. 제2 도전 패턴(CDP2)은, 제1 도전 패턴(CDP1)과 중첩될 수 있고, 제6 컨택홀들(CH6)을 통해 제1 도전 패턴(CDP1)에 전기적으로 연결될 수 있다. 이에 따라, 도전 패턴(CDP)의 저항을 낮출 수 있다.
일 실시예에서, 제2 도전 패턴(CDP2)은, 화소들(PXL)의 발광부들(EMU) 각각에 제공된 컨택 전극들(CNE) 중 적어도 하나와 동일한 층에 배치될 수 있다. 예를 들어, 제2 도전 패턴(CDP2)은 발광부들(EMU)의 제2 컨택 전극들(CNE2)을 형성하는 공정에서 상기 제2 컨택 전극들(CNE2)과 동시에 동일한 층에 형성될 수 있다. 도 17에서는 각각의 제2 컨택 전극(CNE2)이 제3 절연층(INS3)보다 낮은 높이에 배치되는 것으로 도시되었지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제2 컨택 전극들(CNE2)은 제1 및 제3 컨택 전극들(CNE1, CNE3) 및 제3 절연층(INS3)이 형성된 이후에 형성될 수 있고, 제2 컨택 전극들(CNE2)의 일 부분은 제3 절연층(INS3)의 상부에 배치될 수도 있다.
제2 도전 패턴(CDP2)은 제2 컨택 전극들(CNE2)과 함께 형성될 수 있고, 제2 컨택 전극들(CNE2)로부터 이격되어 형성될 수 있다. 예를 들어, 제2 도전 패턴(CDP2) 및 제2 컨택 전극들(CNE2)은 서로 분리된 개별 패턴들로 형성될 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1) 및 제2 도전 패턴(CDP2)은 서로 대응하는 형상 및/또는 크기를 가질 수 있고, 메쉬 형상의 패턴들로 형성될 수 있다. 예를 들어, 제1 도전 패턴(CDP1)은, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 제1 패턴부들(PT1) 및 제2 패턴부들(PT2)을 포함한 메쉬 형상의 패턴일 수 있다. 유사하게, 제2 도전 패턴(CDP2)은, 표시 영역(DA)에서 각각 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 제3 패턴부들(PT3) 및 제4 패턴부들(PT4)을 포함한 메쉬 형상의 패턴일 수 있다. 제3 패턴부들(PT3)은 제1 패턴부들(PT1)과 중첩될 수 있고, 제4 패턴부들(PT4)은 제2 패턴부들(PT2)과 중첩될 수 있다.
전술한 바와 같은 본 발명의 다양한 실시예들에 따르면, 표시 장치(DD)는, 화소들(PXL)의 발광부들(EMU)과 함께 표시층(DPL)에 제공된 단일 층 또는 다중 층의 도전 패턴(CDP)(일 예로, 제1 도전 패턴(CDP1) 및/또는 제2 도전 패턴(CDP2))을 포함할 수 있다. 제1 도전 패턴(CDP1) 및/또는 제2 도전 패턴(CDP2)은 화소들(PXL) 및/또는 서브 화소들(SPX)의 사이(일 예로, 화소들(PXL) 및/또는 서브 화소들(SPX)의 발광부들(EMU)의 사이)에 배치될 수 있고, 메쉬 형상의 패턴으로 형성될 수 있다.
실시예들에 따르면, 정전기 발생 시 제1 도전 패턴(CDP1) 및/또는 제2 도전 패턴(CDP2)을 통해 정전기의 방전 패스(path)를 형성하여 전하를 신속하게 방전시킬 수 있다. 이에 따라, 화소들(PXL)을 효과적으로 보호할 수 있고, 정전기 방전에 의한 화소들(PXL)의 손상 및/또는 구동 불량을 방지할 수 있다.
실시예들에 따르면, 컬러 필터층(CFL) 및 봉지층(ENC)이, 화소들(PXL)의 발광부들(EMU)이 제공된 기판(SUB)의 일면 상에 직접적으로 형성되어 상기 발광부들(EMU)로 정전기가 유입되기 쉬운 구조의 표시 장치(DD)에서도, 제1 도전 패턴(CDP1) 및/또는 제2 도전 패턴(CDP2)을 통해 전하를 신속하게 방전시킬 수 있다. 이에 따라, 정전기 방전에 의한 화소들(PXL)의 손상 및/또는 구동 불량을 효과적으로 방지할 수 있다. 또한, 제1 도전 패턴(CDP1) 및/또는 제2 도전 패턴(CDP2)은 컨택 전극들(CNE) 사이의 쉴드 전극으로 작용할 수 있다. 이에 따라, 고해상도의 표시 장치(DD)에서도 화소들(PXL)의 동작 특성을 안정화할 수 있다.
일 실시예에서, 제1 도전 패턴(CDP1) 및/또는 제2 도전 패턴(CDP2)은 제2 전원선(PL2)에 전기적으로 연결될 수 있고, 제2 전원선(PL2)의 저항을 낮출 수 있다. 이에 따라, 제2 화소 전원(VSS)의 전압 강하를 방지 또는 저감할 수 있고, 제2 화소 전원(VSS)의 전압 강하에 따른 화소들(PXL)의 휘도 편차를 방지 또는 저감할 수 있다.
이상에서는 전술한 실시예들을 참조하여 본 발명을 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE1: 제1 정렬 전극 ALE2: 제2 정렬 전극
CDP1: 제1 도전 패턴 CDP2: 제2 도전 패턴
CFL: 컬러 필터층 CNE1: 제1 컨택 전극
CNE2: 제2 컨택 전극 CNE3: 제3 컨택 전극
DA: 표시 영역 DD: 표시 장치
DPL: 표시층 EA: 발광 영역
EMU: 발광부 ENC: 봉지층
EP1: 제1 단부 EP2: 제2 단부
LD: 발광 소자 NA: 비표시 영역
PAD1: 제1 패드 PCL: 회로층
PL: 전원선 PL1: 제1 전원선
PL2: 제2 전원선 PL2_B: 제2 버스 배선
PT1: 제1 패턴부 PT2: 제2 패턴부
PT3: 제3 패턴부 PT4: 제4 패턴부
PXC: 화소 회로 PXL: 화소
SPX: 서브 화소 SUB: 기판

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 기판;
    상기 표시 영역에 배치되며, 각각의 발광부들을 포함하는 화소들;
    상기 화소들의 사이에 배치되는 제1 도전 패턴; 및
    상기 비표시 영역에 배치되며, 상기 제1 도전 패턴에 전기적으로 연결되는 전원선을 포함하며,
    상기 발광부들 각각은, 발광 소자, 상기 발광 소자의 제1 단부 상에 배치된 제1 화소 전극, 및 상기 발광 소자의 제2 단부 상에 배치된 제2 화소 전극을 포함하고,
    상기 제1 도전 패턴 및 상기 제2 화소 전극은, 서로 동일한 층에 배치되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 도전 패턴은, 상기 표시 영역에서 제1 방향으로 연장된 제1 패턴부들, 및 상기 표시 영역에서 제2 방향으로 연장된 제2 패턴부들을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 도전 패턴은, 상기 비표시 영역에 배치되며 상기 제1 패턴부들 및 상기 제2 패턴부들에 연결되는 제3 패턴부를 더 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 패턴부는, 평면 상에서 보았을 때 상기 표시 영역을 완전히 둘러싸는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 도전 패턴은, 상기 전원선과 중첩되도록 상기 비표시 영역으로 연장되며, 상기 전원선에 직접적으로 연결되는, 표시 장치.
  6. 제1 항에 있어서,
    상기 전원선에 전기적으로 연결되는 제1 패드를 더 포함하며,
    상기 제1 도전 패턴은, 상기 전원선에 직접적으로 연결되지 않고 상기 제1 패드에 전기적으로 연결되는, 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 도전 패턴 및 상기 발광부들의 제2 화소 전극들은, 서로 분리된 개별 패턴들인, 표시 장치.
  8. 제1 항에 있어서,
    상기 전원선은, 상기 발광부들의 제2 화소 전극들에 전기적으로 연결되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 도전 패턴 및 상기 발광부들의 제2 화소 전극들은, 서로 일체로 형성되는, 표시 장치.
  10. 제1 항에 있어서,
    상기 발광부들의 제1 화소 전극들은, 상기 제1 도전 패턴 및 상기 발광부들의 제2 화소 전극들과 상이한 층에 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 도전 패턴과 중첩되며 상기 제1 도전 패턴에 전기적으로 연결되는 제2 도전 패턴을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 도전 패턴 및 상기 발광부들의 제1 화소 전극들은, 서로 동일한 층에 배치되는, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 도전 패턴은, 상기 표시 영역에서 각각 제1 방향 및 제2 방향으로 연장된 제1 패턴부들 및 제2 패턴부들을 포함한 메쉬 형상의 패턴이고,
    상기 제2 도전 패턴은, 상기 제1 패턴부들과 중첩되는 제3 패턴부들 및 상기 제2 패턴부들과 중첩되는 제4 패턴부들을 포함한 메쉬 형상의 패턴인, 표시 장치.
  14. 제11 항에 있어서,
    상기 제2 도전 패턴 및 상기 발광부들의 제1 화소 전극들은, 서로 분리된 개별 패턴들인, 표시 장치.
  15. 제1 항에 있어서,
    상기 화소들은, 상기 각각의 발광부들에 전기적으로 연결되는 각각의 화소 회로들을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 기판의 일면 상에 배치되며, 상기 전원선 및 상기 화소들의 화소 회로들을 포함하는 회로층; 및
    상기 회로층 상에 배치되며, 상기 제1 도전 패턴 및 상기 화소들의 발광부들을 포함하는 표시층을 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 표시층 상에 배치된 컬러 필터층 및 봉지층을 더 포함하는, 표시 장치.
  18. 제17 항에 있어서,
    상기 컬러 필터층 및 상기 봉지층은, 상기 회로층 및 상기 표시층이 제공된 상기 기판의 일면 상에 직접적으로 형성된, 표시 장치.
  19. 발광 소자와 상기 발광 소자에 전기적으로 연결된 화소 전극들을 포함한 각각의 발광부들을 포함하는 화소들; 및
    상기 발광부들을 둘러싸도록 상기 화소들의 주변에 배치되는 메쉬 형상의 도전 패턴을 포함하며,
    상기 도전 패턴은, 상기 화소 전극들 중 적어도 하나와 동일한 층에 배치되는, 표시 장치.
  20. 제19 항에 있어서,
    상기 도전 패턴에 전기적으로 연결된 전원선을 더 포함하는, 표시 장치.
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KR20200084964A (ko) * 2019-01-03 2020-07-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102580167B1 (ko) * 2019-01-09 2023-09-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
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