KR20230104406A - 표시 장치 - Google Patents

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KR20230104406A
KR20230104406A KR1020210193793A KR20210193793A KR20230104406A KR 20230104406 A KR20230104406 A KR 20230104406A KR 1020210193793 A KR1020210193793 A KR 1020210193793A KR 20210193793 A KR20210193793 A KR 20210193793A KR 20230104406 A KR20230104406 A KR 20230104406A
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disposed
pixel
wires
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KR1020210193793A
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손선권
신동희
차나현
채종철
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의한 표시 장치는, 제1 방향에서 제1 영역, 제2 영역 및 제3 영역을 포함한 표시 영역; 상기 표시 영역에 배치되며, 각각 상기 제1 방향 및 제2 방향으로 연장된 제1 신호선들 및 제2 신호선들; 상기 표시 영역에 배치되며, 상기 제1 신호선들 및 상기 제2 신호선들에 연결된 화소들; 상기 제2 방향에서 상기 제2 영역의 일 측에 위치한 제1 패드 영역; 상기 제2 영역에 배치되며, 상기 제2 영역으로부터 상기 제1 패드 영역으로 연결된 제1 배선들; 및 상기 표시 영역에 배치되며, 상기 제1 영역에 위치한 제2 신호선들을 상기 제1 배선들에 연결하는 브릿지들을 포함할 수 있다. 상기 제1 영역은, 상기 제1 영역에 위치한 서로 다른 제2 신호선들을 포함한 제1 화소 열들을 포함할 수 있고, 상기 제2 영역은, 상기 제2 영역에 위치한 서로 다른 제2 신호선들 및 서로 다른 제1 배선들을 포함한 제2 화소 열들을 포함할 수 있다. 상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율에 대응하는 개수의 상기 제1 배선들을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예들은 표시 장치에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 기술적 과제는 비표시 영역을 축소할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향에서 제1 영역, 제2 영역 및 제3 영역을 포함한 표시 영역; 상기 표시 영역에 배치되며, 상기 제1 방향으로 연장된 제1 신호선들; 상기 표시 영역에 배치되며, 제2 방향으로 연장된 제2 신호선들; 상기 표시 영역에 배치되며, 상기 제1 신호선들 및 상기 제2 신호선들에 연결된 화소들; 상기 제2 방향에서 상기 제2 영역의 일 측에 위치한 제1 패드 영역; 상기 제2 영역에 배치되며, 상기 제2 영역으로부터 상기 제1 패드 영역으로 연결된 제1 배선들; 및 상기 표시 영역에 배치되며, 상기 제2 신호선들 중 상기 제1 영역에 위치한 제2 신호선들을 상기 제1 배선들에 연결하는 브릿지들을 포함할 수 있다. 상기 제1 영역은, 상기 제2 신호선들 중 상기 제1 영역에 위치한 서로 다른 제2 신호선들을 포함한 제1 화소 열들을 포함할 수 있다. 상기 제2 영역은, 상기 제2 신호선들 중 상기 제2 영역에 위치한 서로 다른 제2 신호선들 및 상기 제1 배선들 중 서로 다른 제1 배선들을 포함한 제2 화소 열들을 포함할 수 있다. 상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율에 대응하는 개수의 상기 제1 배선들을 포함할 수 있다.
일 실시예에서, 상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수 및 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수에 비례하는 개수의 상기 제1 배선들을 포함할 수 있다.
일 실시예에서, 상기 제2 화소 열들 각각은, 상기 제2 화소 열들의 개수에 반비례하는 개수의 상기 제1 배선들을 포함할 수 있다.
일 실시예에서, 상기 제2 화소 열들 각각은, 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수와 동일한 개수의 상기 제1 배선들을 포함할 수 있다. 상기 제2 영역은, 상기 제1 영역에 배치된 상기 제1 화소 열들의 개수와 동일한 개수의 상기 제2 화소 열들을 포함할 수 있다.
일 실시예에서, 상기 제2 화소 열들 각각은, 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수의 1/K(K는 2 이상의 양의 정수)에 해당하는 개수의 상기 제1 배선들을 포함할 수 있다. 상기 제2 영역은, 상기 제1 화소 열들의 개수의 K배에 해당하는 개수의 상기 제2 화소 열들을 포함할 수 있다.
일 실시예에서, 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수와 상기 제2 화소 열들 각각에 배치된 상기 제1 배선들의 개수의 비율은 N:M(N, M은 각각 2 이상의 양의 정수)일 수 있다. 상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율은, M:N일 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 방향에서 상기 제1 영역의 일 측에 위치한 패드-프리 영역을 더 포함할 수 있다.
일 실시예에서, 상기 제1 배선들은, 상기 제2 영역으로부터 상기 제2 방향으로 연장되어 상기 제1 패드 영역으로 연결될 수 있다. 상기 제2 신호선들 중 상기 제2 영역에 위치한 상기 제2 신호선들은, 상기 제2 영역으로부터 상기 제2 방향으로 연장되어 상기 제1 패드 영역으로 연결될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 패드 영역에 위치하며, 상기 제1 배선들 및 상기 브릿지들을 통해 상기 제1 영역에 위치한 상기 제2 신호선들에 전기적으로 연결된 제1 패드들; 및 상기 제1 패드 영역에 위치하며, 상기 제2 영역에 위치한 상기 제2 신호선들에 전기적으로 연결된 제2 패드들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 방향에서 상기 제3 영역의 일 측에 위치한 제2 패드 영역을 더 포함할 수 있다. 상기 제2 신호선들 중 상기 제3 영역에 위치한 제2 신호선들은, 상기 제3 영역으로부터 상기 제2 방향으로 연장되어 상기 제2 패드 영역으로 연결될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제3 영역에 배치되며, 상기 제3 영역으로부터 상기 제2 방향으로 연장되어 상기 제2 패드 영역으로 연결된 제2 배선들을 더 포함할 수 있다. 상기 제2 배선들은, 상기 제3 영역에서 상기 제1 신호선들에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 패드 영역에 위치하며, 상기 제2 배선들을 통해 상기 제1 신호선들에 전기적으로 연결된 제3 패드들; 및 상기 제2 패드 영역에 위치하며, 상기 제3 영역에 위치한 상기 제2 신호선들에 전기적으로 연결된 제4 패드들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 영역은, 상기 제3 영역의 주변에 위치한 제4 영역을 더 포함할 수 있다. 상기 표시 장치는, 상기 제2 방향에서 상기 제4 영역의 일 측에 위치한 제3 패드 영역을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 표시 영역에 배치되며, 상기 화소들에 연결된 전원선; 상기 제4 영역에 배치되어 상기 전원선에 연결되며, 상기 제4 영역으로부터 상기 제2 방향으로 연장되어 상기 제3 패드 영역으로 연결된, 제3 배선; 상기 제3 패드 영역에 위치하며, 상기 제3 배선을 통해 상기 전원선에 전기적으로 연결된, 제5 패드들; 및 상기 제3 패드 영역에 위치하며, 상기 제2 신호선들 중 상기 제4 영역에 위치한 제2 신호선들에 전기적으로 연결된 제6 패드들을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 표시 영역에서 상기 제2 방향으로 연장되며 상기 전원선에 연결된 더미 배선을 더 포함할 수 있다.
일 실시예에서, 상기 제1 배선들 각각은, 상기 제2 화소 열들 중 상기 제1 방향에서 서로 이웃한 제2 화소 열들에 배치된 화소들의 화소 회로들의 사이, 또는 상기 제2 영역의 첫 번째 또는 마지막 제2 화소 열에 배치된 화소들의 화소 회로들의 주변에 배치될 수 있다.
일 실시예에서, 상기 브릿지들은, 상기 제2 방향에서 서로 이웃한 두 화소 행들의 사이에 배치될 수 있다.
일 실시예에서, 상기 제1 영역은, 상기 제1 방향에서 상기 표시 영역의 양 가장자리에 위치할 수 있다. 상기 제2 영역은, 상기 제1 방향에서 상기 제1 영역에 바로 인접할 수 있다. 상기 제3 영역은, 상기 제1 방향에서 상기 표시 영역의 중앙에 위치할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 패드 영역, 및 상기 제1 패드 영역에 인접하며 상기 제2 방향에서 상기 제3 영역의 일 측에 위치한 제2 패드 영역을 포함한 패드 영역; 및 상기 제1 방향에서 상기 패드 영역의 양측에 위치하며 상기 제2 방향에서 상기 제1 영역의 일 측에 위치한 패드-프리 영역을 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 제1 방향을 따라 배치된 블록들을 포함하는 표시 패널, 및 상기 블록들 각각의 패드 영역들 상에 위치하며 상기 제1 방향을 따라 배치된 구동 회로들을 포함할 수 있다. 상기 블록들 각각은, 상기 제1 방향을 따라 제1 영역 및 제2 영역을 포함한 영역들로 구획되며, 상기 제1 방향으로 연장된 제1 신호선들, 제2 방향으로 연장된 제2 신호선들, 및 상기 제1 신호선들 및 상기 제2 신호선들에 연결된 화소들을 포함한, 표시 영역; 상기 제2 방향에서 각각 상기 제1 영역 및 상기 제2 영역의 일 측에 위치한, 패드-프리 영역 및 패드 영역; 상기 제2 영역에 배치되며, 상기 제2 영역으로부터 상기 패드 영역으로 연결된, 제1 배선들; 및 상기 제2 신호선들 중 상기 제1 영역에 위치한 제2 신호선들을 상기 제1 배선들에 연결하는 브릿지들을 포함할 수 있다. 상기 제1 영역은, 상기 제2 신호선들 중 상기 제1 영역에 위치한 서로 다른 제2 신호선들을 포함한 제1 화소 열들을 포함할 수 있다. 상기 제2 영역은, 상기 제2 신호선들 중 상기 제2 영역에 위치한 서로 다른 제2 신호선들 및 상기 제1 배선들 중 서로 다른 제1 배선들을 포함한 제2 화소 열들을 포함할 수 있다. 상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율에 대응하는 개수의 상기 제1 배선들을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치에 의하면, 표시 영역과 패드 영역의 사이에서 배선들을 일 방향으로 균일하게 형성하며, 상기 배선들의 길이를 저감 또는 최소화할 수 있다. 이에 따라, 표시 장치의 비표시 영역을 축소할 수 있다.
또한, 표시 패널의 각 블록, 또는 표시 패널의 가장자리에 위치한 제1 영역의 제2 신호선들을, 인접한 제2 영역의 제1 연결 배선들에 연결하여 각각의 패드들에 전기적으로 연결할 수 있다. 이에 따라, 상기 제1 영역에 대응하는 패드-프리 영역을 확보할 수 있고, 구동 회로들 사이의 간격을 충분히 확보할 수 있다.
실시예들에서, 제1 영역의 제1 화소 열들에 할당되는 제2 영역의 제2 화소 열들의 개수 및/또는 그 비율을 조절함으로써, 각각의 제2 화소 열에 배치되는 제1 연결 배선들의 개수, 및/또는 패드-프리 영역의 폭을 적절하게 조절할 수 있다. 이에 따라, 표시 장치의 설계 조건 등에 따라, 각각의 화소 열에 형성되는 추가 배선들의 개수 및/또는 구동 회로들 사이의 간격 등을 적절하게 및/또는 용이하게 조절할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 의한 서브 화소를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 의한 표시 영역을 나타내는 평면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 영역을 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 영역의 회로부를 나타내는 평면도이다.
도 6 내지 도 8은 본 발명의 실시예들에 의한 표시 패널을 나타내는 평면도들이다.
도 9 내지 도 11은 본 발명의 실시예들에 의한 표시 영역을 나타내는 평면도들이다.
도 12 내지 도 14는 본 발명의 실시예들에 의한 제1 그룹의 제2 신호선들, 제1 연결 배선들 및 제1 패드들 사이의 연결 구조를 나타내는 평면도들이다.
도 15는 본 발명의 일 실시예에 의한 제1 영역의 회로부를 나타내는 평면도이다.
도 16 및 도 17은 본 발명의 실시예들에 의한 제2 영역의 회로부를 나타내는 평면도들이다.
도 18은 본 발명의 일 실시예에 의한 제3 영역의 회로부를 나타내는 평면도이다.
도 19는 본 발명의 일 실시예에 의한 제4 영역의 회로부를 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에서 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예들에 한정되지는 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면 전반에서, 서로 동일 또는 유사한 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 부호를 사용하였다. 본 발명의 실시예들을 설명함에 있어서, 서로 동일 또는 유사한 요소들에 대한 중복적인 설명은 생략하거나, 간소화하기로 한다.
본 발명의 실시예들을 설명함에 있어서, "연결"이라 함은 물리적인 연결 및 전기적인 연결을 포괄적으로 의미할 수 있다. 또한, "연결"이라 함은 직접적인 연결 및 간접적인 연결을 포괄적으로 의미할 수 있고, 일체형 연결 및 비일체형 연결을 포괄적으로 의미할 수 있다.
도 1은 본 발명의 일 실시예에 의한 표시 장치(DD)를 나타내는 평면도이다.
도 1을 참조하면, 표시 장치(DD)는, 화소들(PXL)을 포함하는 표시 패널(DPN), 및 상기 표시 패널(DPN)에 연결된 적어도 하나의 구동 회로(DIC)를 포함할 수 있다. 일 실시예에서, 표시 장치(DD)는 두 개 이상의 구동 회로들(DIC)을 포함할 수 있다.
표시 패널(DPN)은, 화소들(PXL)이 배치된 표시 영역(DA), 및 상기 표시 영역(DA)의 주변에 위치한 비표시 영역(NA)을 포함할 수 있다. 비표시 영역(NA)에는 화소들(PXL)에 전기적으로 연결되는 배선들 및/또는 패드들이 배치될 수 있다. 일 실시예에서, 비표시 영역(NA)은, 표시 패널(DPN)의 가장자리에 배치될 수 있고, 표시 영역(DA)을 둘러쌀 수 있다.
화소들(PXL)은 적어도 일 방향을 따라 표시 영역(DA)에 배열될 수 있다. 예를 들어, 화소들(PXL)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 표시 영역(DA)에 규칙적으로 배열될 수 있다. 일 실시예에서, 제1 방향(DR1)은 표시 영역(DA)의 수평 방향(또는, 가로 방향)일 수 있고, 제2 방향(DR2)은 표시 영역(DA)의 수직 방향(또는, 세로 방향)일 수 있다.
각각의 화소(PXL)는 서브 화소(일 예로, 도 2의 서브 화소(SPX))를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는 서로 다른 색의 빛을 방출하는 서브 화소들(SPX)을 포함할 수 있다.
구동 회로(DIC)(일 예로, 구동 집적회로)는, 표시 패널(DPN)의 패드 영역(PA) 상에 배치되어 상기 패드 영역(PA)에 제공된 패드들에 전기적으로 연결될 수 있다. 구동 회로(DIC)는 상기 패드들을 통해 표시 패널(DPN)로 구동 신호들을 공급할 수 있다.
구동 회로(DIC)는, 회로 기판(CB) 및 집적 회로(IC)를 포함할 수 있다. 회로 기판(CB)은, 연성 인쇄　회로　기판(FPCB: Flexible Print Circuit Board), 고분자 필름, 또는 다른 형태의 기판 또는 필름일 수 있다. 일 실시예에서, 구동 회로(DIC)는 탭(TAB: Tape Automated Bonding)-IC의 형태로 패드 영역(PA) 상에 부착될 수 있다. 탭-IC는, 고분자 필름에 칩 형태의 집적　회로(IC)가 실장된 테이프 캐리어 패키지(Tape Carrier Package, TCP), 및 연성 인쇄　회로　기판에 칩 형태의 집적　회로(IC)가 실장된 칩 온 필름(Chip on Film, COF)을 포함할 수 있다. 구동 회로(DIC)는 다른 형태 또는 구조로 제공될 수도 있다.
집적 회로(IC)는 화소들(PXL)을 구동하기 위한 구동부들을 포함할 수 있다. 예를 들어, 구동 회로(DIC)는, 화소들(PXL)(또는, 상기 화소들(PXL)을 구성하는 서브 화소들(SPX))의 주사선들 및/또는 제어선들로 각각의 주사 신호들 및/또는 제어 신호들을 공급하기 위한 주사 구동부("게이트 구동부"라고도 함), 및 상기 화소들(PXL)의 데이터선들로 각각의 데이터 신호들을 공급하기 위한 데이터 구동부("소스 구동부"라고도 함)를 포함할 수 있다. 일 실시예에서, 데이터 구동부는 화소들(PXL)의 특성을 센싱하기 위한 센싱 회로를 포함할 수 있다. 다른 실시예에서, 표시 장치(DD)는 데이터 구동부와 분리된 별개의 센싱 회로를 포함할 수 있다.
일 실시예에서, 표시 패널(DPN)은 두 개 이상의 블록들(또는, 서브 영역들)(BLK)로 구획될 수 있고, 표시 장치(DD)는 상기 블록들(BLK)에 대응하는 두 개 이상의 구동 회로들(DIC)을 포함할 수 있다. 예를 들어, 표시 패널(DPN)은 제1 방향(DR1)을 따라 배치된 블록들(BLK)을 포함할 수 있고, 표시 장치(DD)는 각각의 블록들(BLK)에 대응하도록 표시 패널(DPN)의 패드 영역들(PA) 상에 제1 방향(DR1)을 따라 배치된 구동 회로들(DIC)을 포함할 수 있다. 각각의 구동 회로(DIC)는 해당 블록(BLK)에 위치한 화소들(PXL)에 전기적으로 연결되어, 상기 화소들(PXL)로 구동 신호들을 공급할 수 있다.
표시 장치(DD)는 추가적인 구동 요소를 더 포함할 수 있다. 예를 들어, 표시 장치(DD)는, 집적 회로들(IC)에 전기적으로 연결되는 타이밍 제어부, 및 화소들(PXL) 및 집적 회로들(IC)에 전기적으로 연결되는 전원전압 생성부를 더 포함할 수 있다. 일 실시예에서, 타이밍 제어부 및 전원전압 생성부는, 구동 회로들(DIC)에 전기적으로 연결된 별개의 회로 기판에 실장 및/또는 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
일 실시예에서, 구동 회로들(DIC)은 표시 영역(DA)의 어느 일 변에 인접하도록 표시 패널(DPN)의 일 가장자리 영역 상에만 배치될 수 있다. 예를 들어, 구동 회로들(DIC)은 표시 패널(DPN)의 하단 가장자리 영역(또는, 상단 가장자리 영역)에 대응하는 비표시 영역(NA)의 일 부분(일 예로, 패드 영역들(PA) 및 그 주변 영역에 해당하는 부분) 상에만 배치될 수 있다. 이 경우, 표시 장치(DD)는 표시 패널(DPN)의 하단 가장자리 영역(또는, 상단 가장자리 영역)에 배치된 패드들 및 상기 패드들에 전기적으로 연결된 구동 회로들(DIC)을 통해 상기 표시 패널(DPN)로 구동 신호들을 공급하는 단변 구동형(Single Side Driving) 표시 장치일 수 있다. 단변 구동형 표시 장치의 경우, 표시 패널(DPN)의 비표시 영역(NA) 중 표시 영역(DA)의 다른 변들에 접하는 나머지 영역들(일 예로, 표시 패널(DPN)의 상단 가장자리 영역, 좌측 가장자리 영역 및 우측 가장자리 영역) 상에는 구동 회로들(DIC)(또는, 구동 회로들(DIC)과의 연결을 위한 패드들)이 배치되지 않을 수 있다. 이에 따라, 상기 비표시 영역(NA)의 나머지 영역들에서, 상기 비표시 영역(NA)의 폭 및/또는 면적을 축소 또는 최소화할 수 있다.
도 2는 본 발명의 일 실시예에 의한 서브 화소(SPX)를 나타내는 회로도이다. 예를 들어, 도 2는 도 1의 화소(PXL)에 포함될 수 있는 하나의 서브 화소(SPX)를 나타낸다. 일 실시예에서, 각각의 화소(PXL)에 포함되는 서브 화소들(SPX)은 실질적으로 서로 동일 또는 유사한 회로적 구성을 가질 수 있다. 또한, 표시 영역(DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사하게 구성될 수 있다.
도 1 및 도 2를 참조하면, 서브 화소(SPX)는, 구동 신호들이 공급되는 신호선들에 연결될 수 있다. 예를 들어, 서브 화소(SPX)는, 적어도 하나의 제1 신호선(HSGL), 및 적어도 하나의 제2 신호선(VSGL)에 전기적으로 연결될 수 있다.
제1 신호선(HSGL)은 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 신호선(일 예로, 수평 신호선)일 수 있고, 제1 방향(DR1)을 따라 동일한 화소 행(row)에 배치된 적어도 두 개의 서브 화소들(SPX)이 동일한 제1 신호선(HSGL)에 공통으로 연결될 수 있다. 제1 신호선(HSGL)은 주사선(SL)을 포함할 수 있다. 일 실시예에서, 제1 신호선(HSGL)은, 주사선(SL)과 분리된 별도의 제어선(SSL)을 포함할 수 있다. 다른 실시예에서, 제어선(SSL)은 주사선(SL)과 통합될 수 있다.
제2 신호선(VSGL)은 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 신호선(일 예로, 수직 신호선)일 수 있고, 제2 방향(DR2)을 따라 동일한 화소 열(column)에 배치된 적어도 두 개의 서브 화소들(SPX)이 동일한 제2 신호선(VSGL)에 공통으로 연결될 수 있다. 제2 신호선(VSGL)은 데이터선(DL)(또는, 해당 서브 화소(SPX)에 대응하는 서브 데이터선)을 포함할 수 있다. 일 실시예에서, 제2 신호선(VSGL)은, 데이터선(DL)과 분리된 별도의 센싱선(SENL)(또는, 초기화 전원선)을 더 포함할 수 있다. 센싱선(SENL)은, 표시 기간 또는 센싱 기간에 대응하여 초기화 전원(또는, 레퍼런스 전원) 또는 센싱 회로에 연결될 수 있다.
서브 화소(SPX)는 전원전압들이 공급되는 전원선들(PL)에도 연결될 수 있다. 예를 들어, 서브 화소(SPX)는, 제1 전원전압(VDD)이 공급되는 제1 전원선(PL1), 및 제2 전원전압(VSS)이 공급되는 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
서브 화소(SPX)는 각각의 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMP)를 포함할 수 있다. 서브 화소(SPX)는 발광부(EMP)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 주사선(SL) 및 데이터선(DL)에 연결될 수 있고, 제1 전원선(PL1)과 발광부(EMP)의 사이에 연결될 수 있다. 예를 들어, 화소 회로(PXC)는, 제1 주사 신호가 공급되는 주사선(SL), 데이터 신호가 공급되는 데이터선(DL), 제1 전원전압(VDD)이 공급되는 제1 전원선(PL1), 및 발광부(EMP)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원선(PL1)과 제2 노드(N2)의 사이에 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMP)가 서로 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는, 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMP)의 제1 전극(ELT1)(일 예로, 애노드 전극)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMP)로 공급되는 구동 전류를 제어할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 서브 화소(SPX)의 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)(또는, 백 게이트 전극)을 더 포함할 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 연결될 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 연결될 수 있다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제1 주사 신호가 공급되는 경우에 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 연결할 수 있다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급될 수 있다. 상기 데이터 신호는 게이트-온 전압의 제1 주사 신호가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 제2 트랜지스터(M2)는 각각의 데이터 신호를 서브 화소(SPX)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
커패시터(Cst)의 일 전극은 제1 노드(N1)에 연결될 수 있고, 커패시터(Cst)의 다른 전극은 제2 노드(N2)에 연결될 수 있다. 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 센싱선(SENL)의 사이에 연결될 수 있다. 제3 트랜지스터(M3)의 게이트 전극은 제어선(SSL)(또는, 주사선(SL))에 연결될 수 있다. 제3 트랜지스터(M3)는 제어선(SSL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 제2 주사 신호(또는, 제1 주사 신호)가 공급될 때 턴-온되어, 센싱선(SENL)으로 공급되는 초기화 전원전압(또는, 레퍼런스 전원전압)을 제2 노드(N2)로 전달하거나, 제2 노드(N2)의 전압을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 센싱 회로로 전달된 제2 노드(N2)의 전압은, 타이밍 제어부에 제공되어 화소들(PXL)(또는, 서브 화소들(SPX))의 특성 편차를 보상하는 등에 이용될 수 있다.
도 2에서는 화소 회로(PXC)에 포함되는 트랜지스터들(M)을 모두 N형 트랜지스터들로 도시하였으나, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터일 수도 있다. 또한, 서브 화소(SPX)의 구조 및 구동 방식은 실시예들에 따라 변경될 수 있다.
발광부(EMP)는, 제1 전원선(PL1)과 제2 전원선(PL2)의 사이에 연결된, 제1 전극(ELT1)("제1 화소 전극"이라고도 함), 제2 전극(ELT2)("제2 화소 전극"이라고도 함) 및 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(EMP)는, 화소 회로(PXC)를 통해 제1 전원선(PL1)에 전기적으로 연결된 제1 전극(ELT1), 제2 전원선(PL2)에 전기적으로 연결된 제2 전극(ELT2), 및 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
제1 전원전압(VDD)과 제2 전원전압(VSS)은 서로 다른 전압 레벨을 가질 수 있다. 일 예로, 제1 전원전압(VDD)은 하이 레벨의 전원전압일 수 있고, 제2 전원전압(VSS)은 로우 레벨의 전원전압일 수 있다.
일 실시예에서, 발광부(EMP)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 발광 소자들(LD)은, 제1 전극(ELT1)에 연결된 제1 단부들(EP1)(일 예로, P형 단부들) 및 제2 전극(ELT2)에 연결된 제2 단부들(EP2)(일 예로, N형 단부들)을 포함할 수 있다.
다른 실시예에서, 서브 화소(SPX)는, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직렬로만 연결된 발광 소자들(LD)을 포함하거나, 상기 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)만을 포함할 수도 있다. 또 다른 실시예에서, 발광부(EMP)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 직-병렬로 연결된 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMP)의 구조는 실시예들에 따라 다양하게 변경될 수 있다.
발광부(EMP)에 제공되는 발광 소자(LD)의 종류, 구조, 형상, 크기 및/또는 개수는 실시예들에 따라 변경될 수 있다. 예를 들어, 각각의 발광 소자(LD)는 유기 발광 다이오드 또는 무기 발광 다이오드일 수 있다. 또한, 각각의 발광 소자(LD)는, 실시예들에 따라 다양한 구조, 형상 및/또는 크기로 제조될 수 있고, 각각의 발광부(EMP)에는 단일의 발광 소자(LD)가 제공되거나 복수의 발광 소자들(LD)이 제공될 수 있다.
도 3은 본 발명의 일 실시예에 의한 표시 영역(DA)을 나타내는 평면도이다. 도 3에서는 하나의 화소(PXL)가 배치되는 화소 영역(PXA)을 중심으로, 표시 영역(DA)의 구조를 개략적으로 도시하기로 한다.
화소 영역(PXA)은 해당 화소(PXL)를 구성하는 서브 화소들(SPX)의 화소 회로들(PXC)이 배치되는 영역(일 예로, 도 5의 화소 회로 영역(PXCA)) 및 상기 서브 화소들(SPX)의 발광부들(EMP)이 배치되는 영역을 포함할 수 있다. 일 실시예에서, 화소 영역(PXA)은 해당 화소(PXL)의 주변에 위치한 배선들의 일 부분들을 더 포함할 수 있다. 예를 들어, 화소들(PXL)의 주변에 위치하는 배선들의 적어도 일부는 상기 화소들(PXL)이 배치되는 화소 영역(PXA)을 지날 수 있다. 도 3에서는 표시 영역(DA)의 제i(i는 자연수) 수평 라인(일 예로, i번째 화소 행) 및 제j(j는 자연수) 수직 라인(일 예로, j번째 화소 열)에 배치된 화소(PXL) 및 상기 화소(PXL)의 주변에 배치된 배선들의 일 부분들을 도시하기로 한다.
도 1 내지 도 3을 참조하면, 표시 영역(DA)은 화소들(PXL)과, 상기 화소들(PXL)에 연결된 배선들을 포함할 수 있다. 상기 배선들은, 제1 신호선들(HSGL)(일 예로, 주사선들(SL)), 제2 신호선들(VSGL)(일 예로, 데이터선들(DL) 및 센싱선들(SENL)), 및 전원선들(PL)(일 예로, 제1 전원선(PL1) 및 제2 전원선(PL2))을 포함할 수 있다. 일 실시예에서, 각 수평 라인의 제어선(SSL)은 해당 수평 라인의 주사선(SL)과 통합될 수 있다.
주사선들(SL)은 표시 영역(DA)에서 제1 방향(DR1)을 따라 연장될 수 있고, 각각의 수직 라인마다 형성될 수 있다. 예를 들어, 표시 영역(DA)의 제i 수평 라인에는 제i 주사선(SLi)이 배치될 수 있고, 표시 영역(DA)의 제i+1 수평 라인에는 제i+1 주사선(SLi+1)이 배치될 수 있다. 각각의 주사선(SL)은, 해당 수평 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다.
데이터선들(DL)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있고, 각각의 수직 라인마다 형성될 수 있다. 예를 들어, 표시 영역(DA)의 제j 수직 라인에는 제j 데이터선(DLj)이 배치될 수 있다. 다만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 데이터선들(DL)은 인접한 적어도 두 개의 수직 라인들마다 형성되며, 상기 적어도 두 개의 수직 라인들이 데이터선들(DL)을 공유할 수도 있다. 이 경우, 상기 적어도 두 개의 수직 라인들의 화소들(PXL)에 연결되는 주사선들(SL)을 분리함으로써, 상기 화소들(PXL)에 데이터 신호가 입력되는 시간을 분할할 수 있다.
각각의 데이터선(DL)은, 해당 수직 라인에 배치된 서브 화소들(SPX)의 화소 회로들(PXC)에 연결될 수 있다. 또한, 각각의 데이터선(DL)은, 각 화소(PXL)를 구성하는 서브 화소들(SPX)에 개별적으로 연결되는 서브 데이터선들을 포함할 수 있다. 예를 들어, 제j 데이터선(DLj)은, 제j 수직 라인에 배치된 화소들(PXL)의 제1 서브 화소들(SPX1)에 연결되는 제1 서브 데이터선(D1), 상기 제j 수직 라인에 배치된 화소들(PXL)의 제2 서브 화소들(SPX2)에 연결되는 제2 서브 데이터선(D2), 및 상기 제j 수직 라인에 배치된 화소들(PXL)의 제3 서브 화소들(SPX3)에 연결되는 제3 서브 데이터선(D3)을 포함할 수 있다. 이에 따라, 각각의 서브 화소(SPX)에 개별적으로 데이터 신호를 공급할 수 있다.
센싱선들(SENL)은 표시 영역(DA)에서 제2 방향(DR2)을 따라 연장될 수 있고, 적어도 하나의 수직 라인마다 형성될 수 있다. 일 실시예에서, 센싱선들(SENL)은 각각의 수직 라인마다 형성되며 각각의 화소(PXL)를 구성하는 서브 화소들(SPX)에 공통으로 연결될 수 있다. 이 경우, 각 화소(PXL)의 특성을 개별적으로 검출할 수 있다. 다른 실시예에서, 적어도 두 개의 수직 라인들에 형성된 화소들(PXL)이 하나의 센싱선(SENL)을 공유할 수 있고, 상기 화소들(PXL)을 포함한 화소 그룹 단위로 화소들(PXL)의 특성을 검출할 수 있다.
제1 전원선(PL1) 및 제2 전원선(PL2)은 표시 영역(DA)의 화소들(PXL)에 공통으로 연결될 수 있다. 예를 들어, 제1 전원선(PL1)은 서브 화소들(SPX)의 화소 회로들(PXC)에 공통으로 연결될 수 있고, 제2 전원선(PL2)은 서브 화소들(SPX)의 발광부들(EMP)에 공통으로 연결될 수 있다.
일 실시예에서, 제1 전원선(PL1) 및 제2 전원선(PL2)은 각각 메쉬 형태로 형성될 수 있다. 이에 따라, 제1 전원전압(VDD) 및 제2 전원전압(VSS)의 전압 강하(IR drop)를 방지 또는 최소화할 수 있고, 화소들(PXL)에 균일한 레벨의 제1 전원전압(VDD) 및 제2 전원전압(VSS)을 전달할 수 있다.
예를 들어, 제1 전원선(PL1)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 제1 수평 전원선(HPL1), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제1 수평 전원선(HPL1)에 연결된 제1 수직 전원선(VPL1)을 포함할 수 있다. 일 실시예에서, 표시 영역(DA)에는 다수의 제1 수평 전원선들(HPL1) 및 제1 수직 전원선들(VPL1)이 배치될 수 있다. 제1 수평 전원선들(HPL1) 및 제1 수직 전원선들(VPL1)은 서로 교차할 수 있고, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
유사하게, 제2 전원선(PL2)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 제2 수평 전원선(HPL2), 및 상기 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 제2 수평 전원선(HPL2)에 연결된 제2 수직 전원선(VPL2)을 포함할 수 있다. 일 실시예에서, 표시 영역(DA)에는 다수의 제2 수평 전원선들(HPL2) 및 제2 수직 전원선들(VPL2)이 배치될 수 있다. 제2 수평 전원선들(HPL2) 및 제2 수직 전원선들(VPL2)은 서로 교차할 수 있고, 모든 교차 지점들 또는 일부의 교차 지점들에서 서로 연결될 수 있다.
일 실시예에서, 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)은 하나의 수평 라인 또는 적어도 두 개의 수평 라인들마다 형성될 수 있다. 예를 들어, 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)은, 각각의 수평 라인에 배치된 화소들(PXL)을 사이에 두고 제2 방향(DR2)을 따라 표시 영역(DA)에 서로 교번적으로 배열될 수 있다. 일 예로, 제1 수평 전원선들(HPL1)은 홀수 번째 수평 라인들마다 형성될 수 있고, 제2 수평 전원선들(HPL2)은 짝수 번째 수평 라인들마다 형성될 수 있다. 서로 인접한 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)은 각 수평 라인의 화소 행에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다.
일 실시예에서, 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)은 적어도 하나의 수직 라인마다 형성될 수 있다. 예를 들어, 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)은 각각의 수직 라인마다 형성될 수 있고, 해당 수직 라인의 화소 열에 배열된 화소 회로들(PXC)을 사이에 두고 서로 이격될 수 있다. 전원선들(PL)의 구조, 개수 및/또는 위치 등은 실시예들에 따라 다양하게 변경될 수 있다.
각각의 화소(PXL)는 서브 화소들(SPX)을 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다.
각각의 서브 화소(SPX)는 화소 회로(PXC) 및 발광부(EMP)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPX1)는 제1 화소 회로(PXC1) 및 제1 발광부(EMP1)를 포함할 수 있고, 제2 서브 화소(SPX2)는 제2 화소 회로(PXC2) 및 제2 발광부(EMP2)를 포함할 수 있다. 제3 서브 화소(SPX3)는 제3 화소 회로(PXC3) 및 제3 발광부(EMP3)를 포함할 수 있다.
일 실시예에서, 각 화소(PXL)의 화소 회로들(PXC)과 발광부들(EMP)은 서로 다른 층에 배치될 수 있고, 서로 중첩될 수 있다. 예를 들어, 화소 회로들(PXC)은 각각의 화소(PXL)가 배치된 화소 영역(PXA)의 회로부(일 예로, 도 4의 회로부(PCL))("화소 회로부" 또는 "회로층"이라고도 함)에 배치될 수 있다. 발광부들(EMP)은, 해당 화소(PXL)의 화소 회로들(PXC), 및/또는 적어도 하나의 배선(일 예로, 주사선(SL), 센싱선(SENL), 데이터선(DL)(또는, 서브 데이터선), 제1 전원선(PL1), 및/또는 제2 전원선(PL2))과 중첩되도록 각 화소 영역(PXA)의 표시부(일 예로, 도 4의 표시부(DPL))("광원부" 또는 "표시층"이라고도 함)에 배치될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 각각의 화소 영역(PXA)에서 제2 방향(DR2)을 따라 배열될 수 있다. 예를 들어, 화소(PXL)의 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은, 상기 화소(PXL)가 제공된 화소 영역(PXA)에서 미리 정해진 순서로 제2 방향(DR2)을 따라 배열될 수 있다.
일 실시예에서, 제3 화소 회로(PXC3)는 제2 방향(DR2)에서 각 화소 영역(PXA)의 중앙에 위치할 수 있고, 제1 및 제2 화소 회로들(PXC1, PXC2)은 제2 방향(DR2)에서 제3 화소 회로(PXC3)의 양측에 배치될 수 있다. 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)의 위치 및/또는 배열 순서는 실시예들에 따라 변경될 수 있다.
제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 제1 전원선(PL1) 및 해당 수평 라인의 주사선(SL)(일 예로, 제i 주사선(SLi))에 공통으로 연결될 수 있고, 해당 수직 라인의 서로 다른 서브 데이터선들에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 제1 서브 데이터선(D1)에 연결될 수 있고, 제2 화소 회로(PXC2)는 제2 서브 데이터선(D2)에 연결될 수 있다. 제3 화소 회로(PXC3)는 제3 서브 데이터선(D3)에 연결될 수 있다.
일 실시예에서, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 센싱선(SENL)에 더 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)은 해당 수직 라인에 형성된 센싱선(SENL)에 공통으로 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)은 각각의 화소 회로(PXC)와 제2 전원선(PL2)의 사이에 연결될 수 있다. 예를 들어, 제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)은, 각각의 제1 컨택홀(일 예로, 도 4 및 도 5의 제1 컨택홀(CH1))을 통해 각각 제1, 제2 및 제3 화소 회로들(PXC1, PXC2, PXC3)에 연결될 수 있다. 또한, 제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)은 각각의 제2 컨택홀(일 예로, 도 4 및 도 5의 제2 컨택홀(CH2))을 통해 인접한 제2 수평 전원선(HPL2)에 연결될 수 있다.
제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)은 각각의 화소 영역(PXA)에서 제1 방향(DR1)을 따라 배열될 수 있다. 예를 들어, 제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)은, 해당 화소(PXL)가 제공된 화소 영역(PXA)에서 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다.
제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)은 적어도 하나의 배선(일 예로, 주사선(SL), 데이터선(DL), 센싱선(SENL), 제1 전원선(PL1) 및/또는 제2 전원선(PL2))과 중첩되거나, 중첩되지 않을 수 있다. 제1, 제2 및 제3 발광부들(EMP1, EMP2, EMP3)의 위치 및/또는 배열 순서는 실시예들에 따라 변경될 수 있다.
도 3의 실시예에서는 서브 화소들(SPX)의 화소 회로들(PXC)과 발광부들(EMP)이 각각의 화소(PXL)가 제공된 화소 영역(PXA)에서 서로 다른 방향을 따라 배열되는 실시예를 개시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 화소 회로들(PXC)과 발광부들(EMP)의 위치, 배열 방향 및/또는 중첩 여부 등은 실시예들에 따라 다양하게 변경될 수 있다.
각 화소 영역(PXA)의 주변, 및/또는 그의 일 부분에는, 추가적인 배선들이 배치될 수 있는 배선 공간(또는, 배선 영역)(LA)이 제공될 수 있다. 예를 들어, 화소 회로들(PXC) 및 배선들이 배치되는 회로부에서, 각 화소 영역(PXA)의 좌우에는 제1 배선 공간들(LA1)이 제공될 수 있고, 각 화소 영역(PXA)의 상하에는 제2 배선 공간들(LA2)이 제공될 수 있다.
일 실시예에서, 각각의 제1 배선 공간(LA1)은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장된 세로 배선 공간일 수 있다. 예를 들어, 각각의 제1 배선 공간(LA1)은, 표시 영역(DA)의 첫 번째 화소 열 또는 마지막 화소 열에 배치된 화소 회로들(PXC)의 주변에 위치하거나, 표시 영역(DA)에서 서로 인접한 두 화소 열들의 화소 회로들(PXC)의 사이에 위치할 수 있고, 제2 방향(DR2)으로 연장될 수 있다.
일 실시예에서, 각각의 제2 배선 공간(LA2)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장된 가로 배선 공간일 수 있다. 예를 들어, 각각의 제2 배선 공간(LA2)은, 표시 영역(DA)의 첫 번째 화소 행 또는 마지막 화소 행에 배치된 화소 회로들(PXC)의 주변에 위치하거나, 표시 영역(DA)에서 서로 인접한 두 화소 행들의 화소 회로들(PXC)의 사이에 위치할 수 있고, 제1 방향(DR1)으로 연장될 수 있다.
배선 공간들(LA)에는 추가적인 배선들이 제공될 수 있다. 예를 들어, 배선 공간들(LA)에는, 연결 배선들, 브릿지들, 및/또는 더미 배선들이 제공될 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
도 4는 본 발명의 일 실시예에 의한 표시 영역(DA)을 개략적으로 나타내는 단면도이다. 예를 들어, 도 4에서는 하나의 서브 화소(SPX)를 중심으로 하나의 화소 영역(PXA)에 대한 단면을 개략적으로 나타낸다.
도 1 내지 도 4를 참조하면, 표시 영역(DA)을 포함하는 표시 패널(DPN)은, 베이스 층(BSL), 회로부(또는, 회로층)(PCL) 및 표시부(또는, 표시층)(DPL)을 포함할 수 있다. 회로부(PCL) 및 표시부(DPL)는 베이스 층(BSL) 상에 서로 중첩되도록 제공될 수 있다. 일 예로, 회로부(PCL) 및 표시부(DPL)는 베이스 층(BSL)의 일면 상에 순차적으로 배치될 수 있다.
표시 장치(DD)는, 표시부(DPL) 상에 배치된 컬러 필터부(또는, 컬러 필터층)(CFL) 및/또는 봉지부(또는, 봉지층)(ENC)를 더 포함할 수 있다. 일 실시예에서, 컬러 필터부(CFL) 및/또는 봉지부(ENC)는, 회로부(PCL) 및 표시부(DPL)가 형성된 베이스 층(BSL)의 일면 상에 직접적으로 형성될 수 있으나, 실시예들이 이에 한정되지는 않는다.
베이스 층(BSL)은 표시 패널(DPN)을 형성하기 위한 부재로서, 단단하거나 유연한 재질의 기판 또는 필름일 수 있다. 베이스 층(BSL)은 단일 층 또는 다중 층의 구조를 가질 수 있고, 그 물질이 특별히 한정되지는 않는다.
회로부(PCL)는 베이스 층(BSL)의 일면 상에 제공될 수 있다.
회로부(PCL)는, 각각의 화소 회로(PXC)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 회로부(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로들(PXC)을 구성하는 회로 소자들(일 예로, 트랜지스터들(M) 및 커패시터(Cst))이 형성될 수 있다. 도 4에서는 회로부(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 각각의 화소 회로(PXC)에 구비된 어느 하나의 트랜지스터(M)(일 예로, 하부 금속층(BML)을 포함한 제1 트랜지스터(M1))를 도시하기로 한다.
회로부(PCL)는, 화소들(PXL)에 연결되는 배선들을 더 포함할 수 있다. 예를 들어, 회로부(PCL)는 화소들(PXL)에 연결되는 주사선들(SL), 제어선들(SSL), 데이터선들(DL), 센싱선들(SENL), 제1 전원선(PL1) 및/또는 제2 전원선(PL2)을 포함할 수 있다. 도 4에서는, 회로부(PCL)에 배치될 수 있는 배선들의 일 예로서, 하부 금속층(BML)과 동일한 층(일 예로, 제1 도전층)에 위치한 제1 수직 전원선(VPL1) 및 제2 신호선들(VSGL)(일 예로, 데이터선(DL) 및 센싱선(SENL)), 및 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 층(일 예로, 제3 도전층)에 위치한 제2 수평 전원선(HPL2)을 개략적으로 도시하기로 한다.
회로부(PCL)는 절연층들을 더 포함할 수 있다. 예를 들어, 회로부(PCL)는 베이스 층(BSL)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 패시베이션층(PSV)을 포함할 수 있다.
회로부(PCL)는, 베이스 층(BSL) 상에 배치되며 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치될 수 있고, 각각의 화소 회로(PXC)에 구비된 제1 트랜지스터(M1)의 하부 금속층(BML)을 포함할 수 있다. 제1 트랜지스터(M1)의 하부 금속층(BML)은, 상기 제1 트랜지스터(M1)의 게이트 전극(GE) 및 반도체 패턴(SCP)과 중첩될 수 있다.
제1 도전층은 배선들을 더 포함할 수 있다. 예를 들어, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되는 배선들 중 적어도 일부의 배선들(또는, 상기 배선들의 일 부분들)을 포함할 수 있다. 일 예로, 제1 도전층은, 제1 수직 전원선들(VPL1), 제2 신호선들(VSGL) 및 제2 수직 전원선들(VPL2)을 포함할 수 있다. 일 실시예에서, 제1 도전층은, 표시 영역(DA)에서 제2 방향(DR2)으로 연장되며 각각의 제1 배선 공간들(LA1)에 배치되는 추가적인 배선들(일 예로, 도 6 내지 도 8의 제1 연결 배선들(CLI1), 제2 연결 배선들(CLI2), 제3 연결 배선들(CLI3) 및/또는 더미 배선들(DLI))을 더 포함할 수 있다.
제1 도전층을 포함한 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP)을 포함할 수 있다. 반도체 패턴(SCP)은 해당 트랜지스터(M)의 게이트 전극(GE)과 중첩되는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 일 전극 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 추가적으로, 표시 영역(DA)에 배치되는 적어도 하나의 배선이 다중 층으로 구성될 경우, 제2 도전층은 상기 적어도 하나의 배선을 구성하는 도전 패턴을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 각각의 컨택홀들(CH)을 통해 해당 트랜지스터(M)에 포함된 반도체 패턴(SCP)의 서로 다른 영역들(일 예로, 각각 소스 영역 및 드레인 영역)에 연결될 수 있다.
제3 도전층은 화소 회로(PXC)에 구비되는 커패시터(Cst)의 다른 일 전극, 배선들, 및/또는 브릿지 패턴 등을 더 포함할 수 있다. 예를 들어, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되는 배선들 중 적어도 일부의 배선들(또는, 상기 배선들의 일 부분들)을 포함할 수 있다. 일 예로, 제3 도전층은, 제1 신호선들(HSGL)(일 예로, 주사선들(SL)), 제1 수평 전원선들(HPL1), 및 제2 수평 전원선들(HPL2)을 포함할 수 있다. 일 실시예에서, 제3 도전층은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장되며 각각의 제2 배선 공간들(LA2)에 배치되는 추가적인 배선들, 도전 패턴들 및/또는 브릿지들(일 예로, 도 6 내지 도 8의 브릿지들(BRP))을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 전극, 배선, 도전 패턴, 및/또는 브릿지는, 도전 물질을 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속, 또는 이외의 다른 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층일 수 있고, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함할 수 있고, 표시 영역(DA)에 전면적으로 배치되어 회로부(PCL)의 표면을 평탄화할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 무기 절연층 및 유기 절연층을 포함한 다중 층일 수 있다.
패시베이션층(PSV) 상에는 표시부(DPL)가 배치될 수 있다.
표시부(DPL)는, 각 화소(PXL)의 발광부(EMP)를 포함할 수 있다. 예를 들어, 표시부(DPL)는, 각 화소(PXL)의 발광 영역(EA)에 배치된 정렬 전극들(ALE), 적어도 하나의 발광 소자(LD), 및 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 각각의 발광부(EMP)는 적어도 두 개의 발광 소자들(LD)을 포함할 수 있다.
또한, 표시부(DPL)는, 회로부(PCL)가 형성된 베이스 층(BSL)의 일면 상에 순차적으로 배치된, 절연 패턴들 및/또는 절연층들을 더 포함할 수 있다. 예를 들어, 표시부(DPL)는, 제1 절연층(또는, 뱅크 패턴)(INS1), 제2 절연층(INS2), 제1 뱅크(BNK1), 제3 절연층(INS3) 및 제4 절연층(INS4)을 포함할 수 있다. 일 실시예에서, 표시부(DPL)는, 제2 뱅크(BNK2), 광 변환층(CCL) 및/또는 제5 절연층(INS5)을 더 포함할 수 있다.
제1 절연층(INS1)은 패시베이션층(PSV) 상에 배치될 수 있고, 정렬 전극들(ALE) 각각의 일 부분과 중첩될 수 있다. 제1 절연층(INS1)은 각 서브 화소(SPX)의 발광 영역(EA)에 위치한 발광 소자 배열 영역(일 예로, 발광 소자들(LD)이 배열되는 영역)에 대응하는 개구부 또는 오목부를 가질 수 있다. 예를 들어, 제1 절연층(INS1)은 각 서브 화소(SPX)의 발광 영역(EA)에 배치된 발광 소자들(LD)을 둘러싸도록 상기 발광 소자들(LD)이 배치된 영역을 둘러쌀 수 있고, 정렬 전극들(ALE) 각각의 일 부분과 중첩되도록 상기 정렬 전극들(ALE)의 하부에 배치될 수 있다. 다른 실시예에서, 제1 절연층(INS1)은 정렬 전극들(ALE) 각각의 일 부분과 중첩되도록 상기 정렬 전극들(ALE)의 하부에 개별적으로 배치되는 분리형의 절연 패턴들로 형성될 수도 있다.
제1 절연층(INS1)에 의해, 정렬 전극들(ALE)이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제1 방향(DR1) 및 제2 방향(DR2)에 의해 형성되는 평면과 교차하는 제3 방향(DR3))으로 돌출될 수 있다. 제1 절연층(INS1)과 그 상부의 정렬 전극들(ALE)은, 발광 소자들(LD)의 주변에서 반사성의 돌출 패턴을 형성할 수 있다. 이에 따라, 서브 화소들(SPX)의 광 효율을 향상시킬 수 있다.
제1 절연층(INS1)은 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있고, 단일 층 또는 다중 층일 수 있다. 제1 절연층(INS1) 상에는, 정렬 전극들(ALE)이 배치될 수 있다.
정렬 전극들(ALE)은, 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함할 수 있다. 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)은 서로 인접할 수 있고, 서로 분리될 수 있다. 제1 정렬 전극(ALE1)은 발광 소자(들)(LD)의 제1 단부(들)(EP1)의 주변에 배치될 수 있고, 제2 정렬 전극(ALE2)은 발광 소자(들)(LD)의 제2 단부(들)(EP2)의 주변에 배치될 수 있다.
일 실시예에서, 제1 정렬 전극(ALE1)은 해당 서브 화소(SPX)의 화소 회로(PXC)에 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 제1 트랜지스터(M1)에 전기적으로 연결될 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2)은 제2 전원선(PL2)에 연결될 수 있다. 예를 들어, 제2 정렬 전극(ALE2)은 제2 컨택홀(CH2)을 통해 해당 서브 화소(SPX)의 주변에 위치한 제2 수평 전원선(HPL2)에 전기적으로 연결될 수 있다.
각각의 정렬 전극(ALE)은 도전 물질을 포함할 수 있다. 일 예로, 각각의 정렬 전극(ALE)은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 정렬 전극들(ALE)은 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 다른 도전 물질을 포함할 수도 있다. 즉, 정렬 전극들(ALE)은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있다. 또한, 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
각각의 정렬 전극(ALE)은 단일 층 또는 다중 층일 수 있다. 일 예로, 각각의 정렬 전극(ALE)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있고, 단일 층 또는 다중 층의 전극으로 구성될 수 있다.
정렬 전극들(ALE) 상에는 제2 절연층(INS2)이 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2)은 각각의 정렬 전극들(ALE)을 각각의 화소 전극들(ELT)에 연결하기 위해 개구된 개구부들(또는, 컨택홀들)을 포함할 수 있다.
제2 절연층(INS2)은 단일 층 또는 다중 층일 수 있고, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE)이 제2 절연층(INS2)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE)과 발광 소자(들)(LD)가 부적절하게 연결되어 쇼트 결함이 발생하는 것을 방지할 수 있다.
정렬 전극들(ALE) 및 제2 절연층(INS2)이 형성된 표시 영역(DA)에는 제1 뱅크(BNK1)가 배치될 수 있다. 제1 뱅크(BNK1)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 비발광 영역(NEA)에 형성될 수 있다. 제1 뱅크(BNK1)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)(일 예로, 각 서브 화소(SPX)의 발광 영역(EA))에는 적어도 하나의 발광 소자(LD)가 제공될 수 있다. 예를 들어, 각각의 발광 영역(EA)에는 다수의 발광 소자들(LD)이 제공될 수 있다. 발광 소자들(LD) 각각은 특정 색의 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 일 실시예에서, 발광 소자들(LD)은 용액 내에 분사된 형태로 마련되어 각각의 서브 화소(SPX)(또는, 각각의 화소(PXL))에 제공될 수 있다. 발광 소자들(LD)은 정렬 전극들(ALE)(또는, 각 화소(PXL)의 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들)에 인가되는 정렬 신호들에 의해 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 예를 들어, 각각의 서브 화소(SPX)가 서로 인접한 제1 정렬 전극(ALE1) 및 제2 정렬 전극(ALE2)을 포함한다고 할 때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)의 사이에 발광 소자들(LD)이 정렬될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 질화물계 또는 인화물계 반도체를 성장시킨 구조로 이루어진 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 무기 발광 다이오드일 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 봉(rod) 형상을 가지며 수 나노미터 내지 수백 마이크로미터 범위의 크기를 가진 초소형의 무기 발광 다이오드일 수 있으나, 실시예들이 이에 한정되지는 않는다.
일 실시예에서, 각각의 발광 소자(LD)는 일 방향(일 예로, 제1 단부(EP1)로부터 제2 단부(EP2)의 방향)으로 순차적으로 배치된 제1 반도체층(SCL1)(일 예로, P형 반도체층), 활성층(ACT), 및 제2 반도체층(SCL2)(일 예로, N형 반도체층)을 포함한 발광 적층체를 포함할 수 있다. 또한, 각각의 발광 소자(LD)는 상기 발광 적층체의 외주면(일 예로, 원기둥 또는 다각기둥 등의 형상을 가지는 봉의 측면)을 감싸는 절연 피막(INF)을 더 포함할 수 있다. 절연 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 제공되지 않거나, 상기 제1 및 제2 단부들(EP1, EP2)의 일 부분을 노출하는 개구부를 포함할 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는 제1 단부(EP1) 및/또는 제2 단부(EP2)에 위치한 적어도 하나의 전극층(ETL)을 더 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는 제1 단부(EP1)에 위치하며 제1 반도체층(SCL1)에 전기적으로 연결된 전극층(ETL)을 더 포함할 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(SCL1)은 P형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은, 질화물계 또는 인화물계 반도체 물질을 포함하며 Mg 등과 같은 제1 도전형의 도펀트(또는 P형 도펀트)가 도핑된 P형 반도체층을 포함할 수 있다.
활성층(ACT)은 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 실시예에 따라, 질화물계 또는 인화물계 반도체 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있고, 이 외에 다른 물질로 활성층(ACT)을 형성할 수도 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류 및/또는 형상 등에 따라 변경될 수 있다. 일 실시예에서, 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
제2 반도체층(SCL2)은 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 N형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은, 질화물계 또는 인화물계 반도체 물질을 포함하며 Si, Ge, Sn 등과 같은 제2 도전형의 도펀트(또는 N형 도펀트)가 도핑된 N형 반도체층일 수 있다.
전극층(ETL)은 투명 도전 물질을 포함할 수 있고, 실질적으로 투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 빛이 전극층(ETL)을 투과할 수 있다.
절연 피막(INF)은 투명한 절연 물질을 포함할 수 있고, 단일막 또는 다중막으로 구성될 수 있다. 이에 따라, 활성층(ACT)에서 생성되는 광이 절연 피막(INF)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 예를 들어, 절연 피막(INF)은, 실리콘 산화물(SiOx)(일 예로, SiO2), 실리콘 질화물(SiNx)(일 예로, Si3N4), 알루미늄 산화물(AlxOy)(일 예로, Al2O3), 및 타이타늄 산화물(TixOy)(일 예로, TiO2) 중 적어도 하나의 절연 물질, 또는 다른 절연 물질을 포함할 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제3 절연층(INS3)이 배치될 수 있다. 일 실시예에서, 제3 절연층(INS3)은, 해당 서브 화소(SPX)의 발광 영역(EA)에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 중앙 부분을 포함한 일 부분 상에 국부적으로 배치될 수 있다. 다른 실시예에서, 제3 절연층(INS3)은, 표시 영역(DA)에 전면적으로 형성될 수 있고, 발광 소자들(LD)의 제1 단부들(EP1) 및 제2 단부들(EP2)을 노출하는 컨택홀들을 포함할 수 있다. 발광 소자들(LD)의 상부에 제3 절연층(INS3)을 형성하게 되면, 발광 소자들(LD)을 안정적으로 고정할 수 있다. 또 다른 실시예에서는, 서브 화소들(SPX)(또는, 표시 영역(DA))이, 제3 절연층(INS3)을 포함하지 않을 수도 있다.
제3 절연층(INS3)은, 단일 층 또는 다중 층일 수 있고, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(INS3)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트 물질 등을 비롯한 다양한 종류의 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다.
제3 절연층(INS3)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는, 서로 다른 화소 전극들(ELT)이 배치 및/또는 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부들(EP1) 상에는 제1 전극(ELT1)의 일 부분이 배치될 수 있고, 발광 소자(LD)의 제2 단부들(EP2) 상에는 제2 전극(ELT2)의 일 부분이 배치될 수 있다. 제1 전극(ELT1)은 발광 소자들(LD)의 제1 단부들(EP1)에 전기적으로 연결될 수 있고, 제2 전극(ELT2)은 발광 소자들(LD)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제1 전극(ELT1)은 제1 정렬 전극(ALE1)의 일 부분과 중첩되도록 상기 제1 정렬 전극(ALE1)의 상부에 배치될 수 있다. 일 실시예에서, 제1 전극(ELT1)은, 적어도 하나의 컨택부(일 예로, 제1 정렬 전극(ALE1) 상에서 제2 절연층(INS2)에 형성된 적어도 하나의 개구부)를 통해 제1 정렬 전극(ALE1)에 전기적으로 연결될 수 있고, 상기 제1 정렬 전극(ALE1)을 통해 해당 서브 화소(SPX)의 화소 회로(PXC)에 전기적으로 연결될 수 있다. 다른 실시예에서, 제1 전극(ELT1)은, 제1 정렬 전극(ALE1)을 통하지 않고, 해당 서브 화소(SPX)의 화소 회로(PXC) 또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다.
제2 전극(ELT2)은 제2 정렬 전극(ALE2)의 일 부분과 중첩되도록 상기 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다. 일 실시예에서, 제2 전극(ELT2)은, 적어도 하나의 컨택부(일 예로, 제2 정렬 전극(ALE2) 상에서 제2 절연층(INS2)에 형성된 적어도 하나의 개구부)를 통해 제2 정렬 전극(ALE2)에 전기적으로 연결될 수 있고, 상기 제2 정렬 전극(ALE2)을 통해 제2 전원선(PL2)(일 예로, 제2 수평 전원선(HPL2))에 전기적으로 연결될 수 있다. 다른 실시예에서, 제2 전극(ELT2)은, 제2 정렬 전극(ALE2)을 통하지 않고, 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 서로 동일한 층에 배치될 수 있고, 서로 동시에 형성되거나 순차적으로 형성될 수 있다. 다른 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 적어도 하나의 절연층 또는 절연 패턴을 사이에 개재하고 서로 다른 층에 배치될 수 있고, 순차적으로 형성될 수 있다. 화소 전극들(ELT)의 상호 위치, 및/또는 형성 순서 등은 실시예들에 따라 변경될 수 있다.
한편, 각각의 서브 화소(SPX)가 적어도 2단의 직렬 단들을 포함한 직렬 구조 또는 직-병렬 구조의 발광부(EMP)를 포함할 경우, 서브 화소(SPX)는 추가적인 다른 정렬 전극(ALE) 및/또는 화소 전극(ELT)을 더 포함할 수도 있다.
화소 전극들(ELT)은 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들(ELT)은, 투명 도전 물질을 포함할 수 있고, 실질적으로 투명할 수 있다. 이에 따라, 발광 소자들(LD)에서 생성된 광이 화소 전극들(ELT)을 투과할 수 있다.
화소 전극들(ELT)이 형성된 표시 영역(DA)에는 제4 절연층(INS4)이 배치될 수 있다. 일 실시예에서, 제4 절연층(INS4)은 표시 영역(DA)에 전면적으로 형성될 수 있다. 다른 실시예에서, 제4 절연층(INS4)은 각각의 화소 영역(PXA)(또는, 서브 화소 영역)에 개별적으로 형성될 수 있다.
제4 절연층(INS4)은 단일 층 또는 다중 층일 수 있고, 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 제4 절연층(INS4)은 각각의 발광부(EMP) 상에 형성될 수 있고, 상기 발광부(EMP)를 보호할 수 있다. 다른 실시예에서는, 표시 영역(DA)은, 제4 절연층(INS4)을 포함하지 않을 수도 있다.
일 실시예에서, 표시 패널(DPN)은 각 서브 화소(SPX)의 발광 영역(EA)에 배치된 광 변환층(CCL)을 포함할 수 있다. 예를 들어, 표시 패널(DPN)은 각 서브 화소(SPX)의 발광부(EMP) 상에는, 각 서브 화소(SPX)에 대응하는 광 변환층(CCL)이 제공될 수 있다.
또한, 표시 패널(DPN)은 제1 뱅크(BNK1)와 중첩되도록 비발광 영역(NEA)에 배치된 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 광 변환층(CCL)이 형성될 각각의 발광 영역(EA)을 규정(또는, 구획)할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 통합될 수도 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다.
광 변환층(CCL)은 광 변환 입자들(LCP)을 포함할 수 있다. 광 변환 입자들(LCP)은, 발광 소자들(LD)로부터 방출된 광의 파장 및/또는 색을 변환하기 위한 파장 변환 입자들(또는, 색 변환 입자들)(일 예로, 발광 소자들(LD)로부터 방출된 광을 해당 서브 화소(SPX)에 대응하는 색의 광으로 변환하는 퀀텀 닷), 및 발광 소자들(LD)로부터 방출된 광을 산란시켜 화소(PXL)의 출광 효율을 높이기 위한 광 산란 입자들 중 적어도 하나를 포함할 수 있다.
예를 들어, 서브 화소(SPX)가 적색(또는, 녹색)의 서브 화소(SPX)로 설정되고, 상기 서브 화소(SPX)의 발광부(EMP)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광 영역(EA)에 제공된 광 변환층(CCL)은, 청색의 광을 적색(또는, 녹색)의 광으로 변환하기 위한 적색(또는, 녹색)의 퀀텀 닷을 포함한 광 변환 입자들(LCP)을 포함할 수 있다. 일 실시예에서, 상기 광 변환 입자들(LCP)은 광 산란 입자들(SCT)을 더 포함할 수 있다.
다른 서브 화소(SPX)가 청색의 서브 화소로 설정되고, 상기 다른 서브 화소(SPX)의 발광부(EMP)에 청색의 발광 소자들(LD)이 제공되었을 경우, 상기 서브 화소(SPX)의 발광 영역(EA)에 제공된 광 변환층(CCL)은, 광 산란 입자들을 포함한 광 변환 입자들(LCP)을 포함할 수 있다.
서브 화소들(SPX)의 발광부들(EMP) 및/또는 광 변환층들(CCL)을 포함한 베이스 층(BSL)의 일면 상에는 제5 절연층(INS5)이 형성될 수 있다. 제5 절연층(INS5)은 단일 층 또는 다중 층일 수 있고, 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다.
일 실시예에서, 제5 절연층(INS5)은 유기 절연층을 포함할 수 있고, 표시 영역(DA)에 전면적으로 배치될 수 있다. 제5 절연층(INS5)은 표시부(DPL)의 표면을 실질적으로 평탄화할 수 있고, 서브 화소들(SPX)의 발광부들(EMP) 및/또는 광 변환층들(CCL)을 보호할 수 있다.
제5 절연층(INS5) 상에는 컬러 필터부(CFL)가 배치될 수 있다.
컬러 필터부(CFL)는 서브 화소들(SPX)의 색에 대응하는 컬러 필터들(CF)을 포함할 수 있다. 예를 들어, 컬러 필터부(CFL)는, 제1 서브 화소(SPX1)의 발광 영역(EA)에 배치된 제1 컬러 필터(CF1), 제2 서브 화소(SPX2)의 발광 영역(EA)에 배치된 제2 컬러 필터(CF2), 및 제3 서브 화소(SPX3)의 발광 영역(EA)에 배치된 제3 컬러 필터(CF3)를 포함할 수 있다. 각각의 컬러 필터(CF)는, 해당 서브 화소(SPX)의 발광부(EMP)와 중첩되도록 제5 절연층(INS5) 상에 제공될 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치될 수 있다. 다른 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 서브 화소들(SPX)의 발광 영역들(EA)에 서로 분리되어 형성될 수 있고, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)의 사이에는 별도의 차광 패턴 등이 배치될 수 있다.
컬러 필터부(CFL) 상에는 봉지부(ENC)가 배치될 수 있다. 봉지부(ENC)는 제6 절연층(INS6)을 포함할 수 있다. 제6 절연층(INS6)은 단일 층 또는 다중 층일 수 있고, 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 일 실시예에서, 제6 절연층(INS6)은, 회로부(PCL), 표시부(DPL) 및/또는 컬러 필터부(CFL)를 커버하도록 적어도 표시 영역(DA)에 전면적으로 형성될 수 있고, 표시 패널(DPN)의 표면을 평탄화할 수 있다. 다른 실시예에서, 표시 패널(DPN)은 봉지부(ENC)를 포함하지 않도록 제조될 수 있고, 상기 표시 패널(DPN) 상에 별도로 제조된 보호 필름 등이 부착될 수도 있다.
도 5는 본 발명의 일 실시예에 의한 표시 영역(DA)의 회로부(PCL)를 나타내는 평면도이다. 예를 들어, 도 5는 도 3의 화소(PXL)에 포함된 화소 회로들(PXC)이 배치되는 화소 회로 영역(PXCA)을 중심으로, 회로부(PCL)의 레이아웃 실시예를 나타내기로 한다. 본 발명의 실시예들을 설명함에 있어서, 서로 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 반복적인 설명은 생략하기로 한다.
도 1 내지 도 5를 참조하면, 회로부(PCL)는, 각 화소(PXL)의 화소 회로 영역(PXCA)에 배치된 화소 회로들(PXC)을 포함할 수 있다. 화소 회로 영역(PXCA)은 해당 화소(PXL)의 화소 영역(PXA) 내에 규정될 수 있다.
일 실시예에서, 각각의 화소 회로 영역(PXCA)은, 각각의 화소 회로들(PXC)에 대응하는 회로 영역들(SPXA)을 포함할 수 있다. 예를 들어, 각각의 화소 회로 영역(PXCA)은, 제1 화소 회로(PXC1)를 포함한 제1 회로 영역(SPXA1), 제2 화소 회로(PXC2)를 포함한 제2 회로 영역(SPXA2), 및 제3 화소 회로(PXC3)를 포함한 제3 회로 영역(SPXA3)을 포함할 수 있다.
회로부(PCL)는 화소들(PXL)에 연결된 배선들을 더 포함할 수 있다. 예를 들어, 회로부(PCL)는 주사선들(SL), 데이터선들(DL), 센싱선들(SENL), 및 제1 및 제2 전원선들(PL1, PL2)을 더 포함할 수 있다.
회로부(PCL)는, 상기 회로부(PCL)에 배치된 회로 소자들, 전극들, 도전 패턴들 및/또는 배선들을 서로 전기적으로 연결하기 위한 컨택홀들(CH)을 더 포함할 수 있다. 도 5에서는 회로부(PCL) 내 특정 요소들을 연결하기 위한 컨택홀들(CH)을 대표하여 하나의 컨택홀(CH)에만 부호를 표시하기로 한다.
회로부(PCL)는, 표시부(DPL)와의 사이에 형성된 제1 컨택홀들(CH1), 제2 컨택홀들(CH2) 및 제3 컨택홀들(CH3)을 더 포함할 수 있다.
각각의 제1 컨택홀(CH1)은 각각의 화소 회로(PXC)와 이에 대응하는 발광부(EMP)를 연결할 수 있다. 예를 들어, 각각의 제1 서브 화소(SPX1)에 형성된 제1 컨택홀(CH1)은 제1 화소 회로(PXC1)와 제1 발광부(EMP1)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다. 각각의 제2 서브 화소(SPX2)에 형성된 제1 컨택홀(CH1)은 제2 화소 회로(PXC2)와 제2 발광부(EMP2)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다. 각각의 제3 서브 화소(SPX3)에 형성된 제1 컨택홀(CH1)은 제3 화소 회로(PXC3)와 제3 발광부(EMP3)의 제1 정렬 전극(ALE1)의 사이에 형성될 수 있다.
제2 컨택홀들(CH2)은 제2 전원선(PL2)과, 발광부들(EMP)의 제2 정렬 전극들(ALE2)을 연결할 수 있다. 예를 들어, 제2 컨택홀들(CH2)은 각각의 제2 수평 전원선(HPL2)과, 상기 제2 수평 전원선(HPL2)의 주변에 위치한 발광부들(EMP)의 제2 정렬 전극들(ALE2)의 사이에 형성될 수 있다. 이에 따라, 화소들(PXL)의 제조 공정(일 예로, 발광 소자들(LD)의 정렬 공정)에서, 제2 전원선(PL2)을 통해 제2 정렬 전극들(ALE2)에 제2 정렬 신호를 공급할 수 있다.
제3 컨택홀들(CH3)은 제1 전원선(PL1)과, 표시부(DPL)의 플로팅 패턴들(미도시)을 연결할 수 있다. 예를 들어, 제3 컨택홀들(CH3)은 각각의 제1 수평 전원선(HPL1)과, 상기 제1 수평 전원선(HPL1)과 중첩되는 플로팅 패턴들의 사이에 형성될 수 있다. 플로팅 패턴들은 먼저 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)과 일체로 형성되어 상기 제1 정렬 전극들(ALE1)과 함께 제1 정렬 배선을 구성할 수 있다. 이에 따라, 발광 소자들(LD)의 정렬 공정에서, 제1 전원선(PL1)을 통해 제1 정렬 배선에 제1 정렬 신호를 공급할 수 있다. 발광 소자들(LD)의 정렬 공정이 완료된 이후에는 제3 컨택홀들(CH3)의 주변에서 제1 정렬 배선을 끊어, 플로팅 패턴들을 서브 화소들(SPX)의 제1 정렬 전극들(ALE1)로부터 분리할 수 있다. 이에 따라, 서브 화소들(SPX)을 개별적으로 구동할 수 있게 된다.
각각의 화소 회로(PXC)는, 각각의 회로 영역(SPXA)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 제1 화소 회로(PXC1)는 해당 화소 영역(PXA)의 제1 회로 영역(SPXA1)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 제2 화소 회로(PXC2)는 해당 화소 영역(PXA)의 제2 회로 영역(SPXA2)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다. 제3 화소 회로(PXC3)는 해당 화소 영역(PXA)의 제3 회로 영역(SPXA3)에 배치된 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
각각의 제1 트랜지스터(M1)는 제1 반도체 패턴(SCP1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함할 수 있다. 일 실시예에서, 각각의 제1 트랜지스터(M1)는 제1 게이트 전극(GE1)과 중첩되는 하부 금속층(BML)을 더 포함할 수 있다.
제1 반도체 패턴(SCP1)은, 제1 게이트 전극(GE1) 및 하부 금속층(BML)과 중첩될 수 있고, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다. 예를 들어, 제1 반도체 패턴(SCP1)의 양 단부들은 각각의 컨택홀들(CH)을 통해 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 연결될 수 있다.
제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 제1 게이트 전극(GE1)은, 커패시터(Cst)의 하부 전극(LE)과 일체일 수 있고, 적어도 하나의 컨택홀(CH)을 통해 제2 소스 전극(SE2)에 연결될 수 있다.
제1 소스 전극(SE1)은, 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)에 연결될 수 있다. 예를 들어, 제1 소스 전극(SE1)은, 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)과 일체일 수 있다. 또한, 제1 소스 전극(SE1)은 각각의 제1 컨택홀(CH1)을 통해 해당 서브 화소(SPX)의 발광부(EMP)에 형성된 제1 전극(ELT1)에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제1 소스 전극(SE1), 커패시터(Cst)의 상부 전극(UE) 및 제3 소스 전극(SE3)은, 제1 화소 회로(PXC1)와 제1 발광부(EMP1)를 연결하는 제1 컨택홀(CH1)을 통해 제1 발광부(EMP1)의 제1 정렬 전극(ALE1)에 연결될 수 있고, 상기 제1 정렬 전극(ALE1)을 통해 제1 발광부(EMP1)의 제1 전극(ELT1)에 연결될 수 있다.
제1 드레인 전극(DE1)은 제1 전원선(PL1)에 연결될 수 있다. 예를 들어, 제1 드레인 전극(DE1)은 적어도 하나의 컨택홀(CH)을 통해 제1 수직 전원선(VPL1)에 연결될 수 있다.
하부 금속층(BML)은 제1 반도체 패턴(SCP1) 및 제1 게이트 전극(GE1)과 중첩될 수 있고, 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 하부 금속층(BML)은 적어도 하나의 컨택홀(CH)을 통해 제1 소스 전극(SE1)에 연결될 수 있다.
각각의 제2 트랜지스터(M2)는 제2 반도체 패턴(SCP2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함할 수 있다.
제2 반도체 패턴(SCP2)은, 제2 게이트 전극(GE2)과 중첩될 수 있고, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다. 예를 들어, 제2 반도체 패턴(SCP2)의 양 단부들은 각각의 컨택홀들(CH)을 통해 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)에 연결될 수 있다.
제2 게이트 전극(GE2)은, 주사선(SL)에 연결될 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 적어도 하나의 컨택홀(CH)을 통해 각각의 주사선(SL)(일 예로, 제i 주사선(SLi))에 연결될 수 있다.
제2 소스 전극(SE2)은, 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 연결될 수 있다. 예를 들어, 제2 소스 전극(SE2)은 적어도 하나의 컨택홀(CH)을 통해 커패시터(Cst)의 하부 전극(LE) 및 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 전극(DE2)은, 해당 서브 화소(SPX)의 서브 데이터선에 연결될 수 있다. 예를 들어, 제1 화소 회로(PXC1)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제1 서브 데이터선(D1)에 연결될 수 있다. 제2 화소 회로(PXC2)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제2 서브 데이터선(D2)에 연결될 수 있다. 제3 화소 회로(PXC3)의 제2 드레인 전극(DE2)은 적어도 하나의 컨택홀(CH)을 통해 제3 서브 데이터선(D3)에 연결될 수 있다.
각각의 제3 트랜지스터(M3)는 제3 반도체 패턴(SCP3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)을 포함할 수 있다.
제3 반도체 패턴(SCP3)은, 제3 게이트 전극(GE3)과 중첩될 수 있고, 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다. 예를 들어, 제3 반도체 패턴(SCP3)의 양 단부들은 각각의 컨택홀들(CH)을 통해 제3 소스 전극(SE3) 및 제3 드레인 전극(DE3)에 연결될 수 있다.
제3 게이트 전극(GE3)은, 각각의 주사선(SL)에 연결되거나, 주사선(SL)과 분리된 별도의 제어선(SSL)에 연결될 수도 있다. 일 실시예에서, 제3 게이트 전극(GE3)은 제2 게이트 전극(GE2)과 일체일 수 있고, 적어도 하나의 컨택홀(CH)을 통해 각각의 주사선(SL)에 연결될 수 있다.
제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)에 연결될 수 있다. 예를 들어, 제3 소스 전극(SE3)은, 커패시터(Cst)의 상부 전극(UE) 및 제1 소스 전극(SE1)과 일체일 수 있다.
제3 드레인 전극(DE3)은, 센싱선(SENL)에 연결될 수 있다. 예를 들어, 제3 드레인 전극(DE3)은 적어도 하나의 컨택홀(CH)을 통해 센싱선(SENL)에 연결될 수 있다.
커패시터(Cst)는 하부 전극(LE) 및 상부 전극(UE)을 포함할 수 있다.
커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 하부 전극(LE)은 제1 게이트 전극(GE1) 및 제2 소스 전극(SE2)과 일체일 수 있다.
커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)에 연결될 수 있다. 예를 들어, 커패시터(Cst)의 상부 전극(UE)은 제1 소스 전극(SE1) 및 제3 소스 전극(SE3)과 일체일 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 하부 금속층들(BML), 및 제2 방향(DR2)으로 연장된 적어도 일부의 배선들은 회로부(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 하부 금속층들(BML), 및 제2 신호선들(VSGL)(일 예로, 센싱선들(SENL), 데이터선들(DL)), 제1 수직 전원선들(VPL1) 및 제2 수직 전원선들(VPL2)은 회로부(PCL)의 제1 도전층에 배치될 수 있고, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 반도체 패턴들(SCP)은, 회로부(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 반도체 패턴들(SCP)은, 회로부(PCL)의 반도체층에 배치될 수 있고, 동시에 형성될 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 게이트 전극들(GE), 및 커패시터들(Cst)의 하부 전극들(LE)은, 회로부(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 게이트 전극들(GE) 및 커패시터들(Cst)의 하부 전극들(LE)은, 회로부(PCL)의 제2 도전층(일 예로, 게이트층)에 배치될 수 있고, 동시에 형성될 수 있다. 일 실시예에서, 제1 방향(DR1) 또는 제2 방향(DR2)으로 연장된 적어도 하나의 배선이 다중 층으로 형성될 때, 상기 적어도 하나의 배선은 회로부(PCL)의 제2 도전층에 배치된 도전 패턴(또는, 서브 배선)을 선택적으로 포함할 수 있다.
일 실시예에서, 표시 영역(DA)에 제공된 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 및/또는 제1 방향(DR1)으로 연장된 적어도 일부의 배선들은, 회로부(PCL)의 동일한 층에 배치될 수 있다. 예를 들어, 소스 전극들(SE), 드레인 전극들(DE), 커패시터들(Cst)의 상부 전극들(UE), 제1 수평 전원선들(HPL1), 및 제2 수평 전원선들(HPL2)은, 회로부(PCL)의 제3 도전층(일 예로, 소스-드레인층)에 배치될 수 있다. 일 실시예에서, 제2 방향(DR2)으로 연장된 적어도 하나의 배선이 다중 층으로 형성될 때, 상기 적어도 하나의 배선은 회로부(PCL)의 제3 도전층에 배치된 도전 패턴(또는, 서브 배선)을 선택적으로 포함할 수 있다.
상술한 실시예에 따르면, 회로부(PCL)의 회로 소자들 및 배선들을 효율적으로 배치함으로써, 각각의 화소 회로(PXC)가 차지하는 면적을 축소할 수 있다. 이에 따라, 상술한 실시예에 의한 화소(PXL)는 고해상도의 표시 장치(DD)에서와 같이 개별 화소 영역(PXA)의 면적이 협소한 고해상도의 표시 장치(DD) 등에 유용하게 적용될 수 있다. 또한, 상술한 실시예에 따르면, 추가적인 배선들을 형성하기 위한 배선 공간들(LA)을 적절하게 확보할 수 있다.
실시예들에서, 각각의 화소 회로 영역(PXCA)의 주변에는 배선 공간들(LA)이 제공될 수 있다. 예를 들어, 각각의 화소 회로 영역(PXCA)의 좌우에는 제1 배선 공간들(LA1)이 제공될 수 있고, 각각의 화소 회로 영역(PXCA)의 상하에는 제2 배선 공간들(LA2)이 제공될 수 있다.
일 실시예에서, 상기 배선 공간들(LA)에는, 표시 영역(DA)의 제1 신호선들(HSGL) 및/또는 표시 영역(DA)의 일 부분에 위치한 제2 신호선들(VSGL)을 패드 영역(PA)의 패드들(일 예로, 도 6 내지 도 8의 패드들(P))에 연결하기 위한 연결 배선들(일 예로, 도 6 내지 도 8의 연결 배선들(CLI)) 및 브릿지들(일 예로, 도 6 내지 도 8의 브릿지들(BRP))이 배치될 수 있다. 또한, 상기 배선 공간들(LA)에는, 더미 배선들(일 예로, 도 6 내지 도 8의 더미 배선들(DLI))이 선택적으로 배치될 수 있다. 일 실시예에서, 각각의 더미 배선(DLI)은 전원선(PL)(일 예로, 제1 전원선(PL1) 또는 제2 전원선(PL2))에 연결될 수 있고, 상기 전원선(PL)의 일 부분을 구성할 수 있다. 이에 따라, 전원전압의 전압 강하를 저감 또는 최소화할 수 있고, 표시 장치(DD)의 화질을 개선할 수 있다.
도 6 내지 도 8은 본 발명의 실시예들에 의한 표시 패널(DPN)을 나타내는 평면도들이다. 예를 들어, 도 6 내지 도 8은 도 1에 도시된 표시 패널(DPN)의 한 블록(BLK)에 대한 배선 구조에 대한 서로 다른 실시예들을 나타낸다.
일부 실시예들에서, 표시 패널(DPN)은 실질적으로 서로 유사 또는 동일한 구조를 가지는 블록들(BLK)을 포함할 수 있다. 예를 들어, 표시 패널(DPN)에서, 제1 방향(DR1)을 따라 도 6의 배선 구조가 반복될 수 있다. 다른 실시예들에서, 표시 장치(DD)는 단일의 블록(BLK) 및 단일의 패드 영역(PA)을 포함할 수 있고, 도 6의 한 블록(BLK)은 표시 패널(DPN)의 전체 영역에 대응할 수 있다.
먼저 도 1 내지 도 6을 참조하면, 표시 패널(DPN)의 각 블록(BLK)(또는, 표시 패널(DPN))은, 표시 영역(DA) 및 패드 영역(PA)을 포함할 수 있다. 패드 영역(PA)은 표시 영역(DA)의 일 변에 인접하도록 각 블록(BLK)의 일 가장자리에 배치될 수 있다. 예를 들어, 패드 영역(PA)은, 각 블록(BLK)의 하측 가장자리에 위치한 비표시 영역(NA)에 배치될 수 있고, 제2 방향(DR2)에서 표시 영역(DA)의 일 측에 위치할 수 있다.
표시 영역(DA)은 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함할 수 있다. 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)은 제1 방향(DR1)을 기준으로 구획될 수 있고, 상기 제1 방향(DR1)에서 각각의 구간들에 대응하는 영역들일 수 있다. 예를 들어, 표시 영역(DA)은 제1 방향(DR1)에서 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3)을 포함할 수 있다. 제1 영역(A1), 제2 영역(A2) 및 제3 영역(A3) 각각은, 적어도 두 개의 화소 열들을 포함할 수 있고, 제1 방향(DR1)에서 정해진 폭(일 예로, 영역별로 미리 설정된 화소 열들의 개수에 대응하는 폭)을 가질 수 있다.
일 실시예에서, 표시 영역(DA)은 제3 영역(A3)의 주변에 위치한 제4 영역(A4)을 더 포함할 수 있다. 예를 들어, 제4 영역(A4)은 제2 영역(A2)과 제3 영역(A3)의 사이에 위치할 수 있다. 제4 영역(A4)은 적어도 하나의 화소 열을 포함할 수 있고, 제1 방향(DR1)에서 정해진 폭(일 예로, 미리 설정된 화소 열들의 개수에 대응하는 폭)을 가질 수 있다.
실시예들에서, 각 블록(BLK)은 적어도 두 개의 제1 영역들(A1), 제2 영역들(A2) 및/또는 제4 영역들(A4)을 포함할 수 있다. 예를 들어, 제1 방향(DR1)을 기준으로, 각 블록(BLK)의 표시 영역(DA)(또는, 전체 표시 영역(DA))의 중앙에 제3 영역(A3)이 위치할 수 있고, 상기 제3 영역(A3)의 양 측에 각각 하나씩의 제1 영역(A1), 제2 영역(A2) 및/또는 제4 영역(A4)이 위치할 수 있다.
제1 영역(A1)은, 제1 방향(DR1)에서 각 블록(BLK)의 표시 영역(DA)(또는, 전체 표시 영역(DA))의 양 가장자리에 위치할 수 있다. 제2 영역(A2)은 제1 영역(A1)과 제3 영역(A3)의 사이에 위치할 수 있다. 예를 들어, 제2 영역(A2)은, 제1 방향(DR1)에서 제1 영역(A1)에 바로 인접한 영역일 수 있다. 제4 영역(A4)은 제1 영역(A1)과 제3 영역(A3)의 사이에 위치할 수 있다. 예를 들어, 제4 영역(A4)은 제2 영역(A2)과 제3 영역(A3)의 사이에 위치할 수 있고, 제4 영역(A4)의 위치는 변경될 수 있다.
표시 영역(DA)에는, 제1 신호선들(HSGL), 제2 신호선들(VSGL), 연결 배선들(CLI) 및 브릿지들(BRP)이 배치될 수 있다. 일 실시예에서, 표시 영역(DA)에는 더미 배선들(DLI)이 더 배치될 수 있다.
제1 영역(A1)은 제2 방향(DR2)으로 연장되는 더미 배선들(DLI)을 포함하거나, 상기 더미 배선들(DLI)을 포함하지 않을 수 있다. 예를 들어, 더미 배선들(DLI)은 제1 영역(A1)에 선택적으로 배치될 수 있다. 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)은 제2 방향(DR2)으로 연장되는 서로 다른 연결 배선들(CLI)을 포함할 수 있다. 예를 들어, 제2 영역(A2)은 제1 연결 배선들(CLI1)("제1 배선들"이라고도 함)을 포함할 수 있고, 제3 영역(A3)은 제2 연결 배선들(CLI2)("제2 배선들"이라고도 함)을 포함할 수 있다. 제4 영역(A4)은 적어도 하나의 제3 연결 배선(CLI3)("제3 배선"이라고도 함)을 포함할 수 있다.
제1 신호선들(HSGL)은 제1 방향(DR1)으로 연장될 수 있고, 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 제1 신호선들(HSGL)은 제1 영역(A1), 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에 공통으로 형성될 수 있다. 예를 들어, 제1 신호선들(HSGL)은, 표시 영역(DA)에서 제1 방향(DR1)으로 연장될 수 있고, 표시 패널(DPN)의 블록들(BLK)에 공통으로 형성될 수 있다.
제1 신호선들(HSGL)은 각각의 화소 행들에 위치한 화소들(PXL)에 전기적으로 연결될 수 있다. 예를 들어, 제i 화소 행에 위치한 적어도 하나의 제1 신호선(HSGL)(일 예로, 제i 주사선(SLi))은 상기 제i 화소 행에 위치한 화소들(PXL)에 공통으로 연결될 수 있다.
제1 신호선들(HSGL)은, 적어도 한 블록(BLK)의 제3 영역(A3)에서 각각의 제2 연결 배선들(CLI2)에 전기적으로 연결될 수 있고, 상기 각각의 제2 연결 배선들(CLI2)을 통해 각각의 패드들(P)(일 예로, 각각의 제3 패드들(P3))에 전기적으로 연결될 수 있다. 예를 들어, 각각의 제1 신호선(HSGL)은 적어도 한 블록(BLK)의 제3 영역(A3)에 위치한 적어도 하나의 제2 연결 배선(CLI2)을 통해 적어도 하나의 제3 패드(P3)에 전기적으로 연결될 수 있다.
도 6에서는, 표시 영역(DA)에 배치된 제1 신호선들(HSGL) 모두가 한 블록(BLK)의 제3 영역(A3)에 제공된 제2 연결 배선들(CLI2)에 연결되는 것으로 도시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제1 신호선들(HSGL)은 적어도 두 개의 그룹들로 나뉠 수 있고, 서로 다른 그룹들에 포함된 제1 신호선들(HSGL)은 서로 다른 블록들(BLK)에 제공된 제2 연결 배선들(CLI2) 및 제3 패드들(P3)에 전기적으로 연결될 수 있다. 또한, 각 그룹의 제1 신호선들(HSGL)은, 하나의 블록(BLK)에 제공된 제2 연결 배선들(CLI2) 및 제3 패드들(P3)에 전기적으로 연결되거나, 두 개 이상의 블록들(BLK)에 제공된 제2 연결 배선들(CLI2) 및 제3 패드들(P3)에 전기적으로 연결될 수 있다.
제2 신호선들(VSGL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제2 신호선들(VSGL)은, 제1 영역(A1)에 위치한 제1 그룹의 제2 신호선들(VSGL1), 제2 영역(A2)에 위치한 제2 그룹의 제2 신호선들(VSGL2), 제3 영역(A3)에 위치한 제3 그룹의 제2 신호선들(VSGL3), 제4 영역(A4)에 위치한 제4 그룹의 제2 신호선들(VSGL4)을 포함할 수 있다.
제1 그룹의 제2 신호선들(VSGL1)은 제1 영역(A1)에서 제2 방향(DR2)으로 연장될 수 있고, 상기 제1 영역(A1)에 위치한 각각의 화소 열들에 배치될 수 있다. 제1 그룹의 제2 신호선들(VSGL1) 각각은 제1 영역(A1)의 해당 화소 열들에 배치된 화소들(PXL)에 전기적으로 연결될 수 있다.
제1 그룹의 제2 신호선들(VSGL1)은 각각의 브릿지들(BRP)을 통해 제2 영역(A2)에 위치한 각각의 제1 연결 배선들(CLI1)에 전기적으로 연결될 수 있다. 제1 그룹의 제2 신호선들(VSGL1)은 각각의 제1 연결 배선들(CLI1)을 통해 각각의 패드들(P)(일 예로, 각각의 제1 패드들(P1))에 전기적으로 연결될 수 있다. 예를 들어, 제1 그룹의 제2 신호선들(VSGL1) 각각은 해당 블록(BLK)의 제2 영역(A2)에 위치한 해당 제1 연결 배선(CLI1)을 통해 해당 제1 패드(P1)에 전기적으로 연결될 수 있다.
제2 그룹의 제2 신호선들(VSGL2), 제3 그룹의 제2 신호선들(VSGL3) 및 제4 그룹의 제2 신호선들(VSGL4)은, 각각 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에서 제2 방향(DR2)으로 연장될 수 있고, 상기 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에 위치한 각각의 화소 열들에 배치될 수 있다. 제2 그룹의 제2 신호선들(VSGL2), 제3 그룹의 제2 신호선들(VSGL3) 및 제4 그룹의 제2 신호선들(VSGL4)은, 각각 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)으로부터 패드 영역(PA)으로 연결될 수 있고, 상기 패드 영역(PA)에 배치된 각각의 패드들(P)에 전기적으로 연결될 수 있다. 예를 들어, 제2 그룹의 제2 신호선들(VSGL2)은, 제2 영역(A2)으로부터 제2 방향(DR2)으로 연장되어 제1 패드 영역(PA1)으로 연결될 수 있고, 상기 제1 패드 영역(PA1)에 배치된 각각의 제2 패드들(P2)에 전기적으로 연결될 수 있다. 제3 그룹의 제2 신호선들(VSGL3)은, 제3 영역(A3)으로부터 제2 방향(DR2)으로 연장되어 제2 패드 영역(PA2)으로 연결될 수 있고, 상기 제2 패드 영역(PA2)에 배치된 각각의 제4 패드들(P4)에 전기적으로 연결될 수 있다. 제4 그룹의 제2 신호선들(VSGL4)은, 제4 영역(A4)으로부터 제2 방향(DR2)으로 연장되어 제3 패드 영역(PA3)으로 연결될 수 있고, 상기 제3 패드 영역(PA3)에 배치된 각각의 제6 패드들(P6)에 전기적으로 연결될 수 있다.
연결 배선들(CLI)은, 제1 연결 배선들(CLI1) 및 제2 연결 배선들(CLI2)을 포함할 수 있다. 일 실시예에서, 연결 배선들(CLI)은, 적어도 하나의 제3 연결 배선(CLI3)을 더 포함할 수 있다. 예를 들어, 연결 배선들(CLI)은, 제3 영역(A3)의 양측에 위치한 두 개의 제4 영역들(A4) 각각에 하나 이상씩 배치된 제3 연결 배선들(CLI3)을 포함할 수 있다.
제1 연결 배선들(CLI1), 제2 연결 배선들(CLI2) 및 제3 연결 배선들(CLI3)은, 각각 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에서 제2 방향(DR2)으로 연장될 수 있고, 상기 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에 위치한 각각의 화소 열들에 배치될 수 있다. 제1 연결 배선들(CLI1), 제2 연결 배선들(CLI2) 및 제3 연결 배선들(CLI3)은, 표시 영역(DA)으로부터 패드 영역(PA)으로 연결될 수 있고, 상기 패드 영역(PA)에 배치된 각각의 패드들(P)에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 배선들(CLI1)은, 제2 영역(A2)으로부터 제2 방향(DR2)으로 연장되어 제1 패드 영역(PA1)으로 연결될 수 있고, 상기 제1 패드 영역(PA1)에 배치된 각각의 제1 패드들(P1)에 전기적으로 연결될 수 있다. 제2 연결 배선들(CLI2)은, 제3 영역(A3)으로부터 제2 방향(DR2)으로 연장되어 제2 패드 영역(PA2)으로 연결될 수 있고, 상기 제2 패드 영역(PA2)에 배치된 각각의 제3 패드들(P3)에 전기적으로 연결될 수 있다. 제3 연결 배선들(CLI3)은, 제4 영역(A4)으로부터 제2 방향(DR2)으로 연장되어 제3 패드 영역(PA3)으로 연결될 수 있고, 상기 제3 패드 영역(PA3)에 배치된 각각의 제5 패드들(P5)에 전기적으로 연결될 수 있다. 각각의 제3 연결 배선(CLI3)은, 제4 영역(A4)에서 어느 하나의 전원선(PL)(일 예로, 제1 전원선(PL1), 제2 전원선(PL2), 또는 다른 전원선(일 예로, 초기화 전원선, 접지 전원선, 또는 레퍼런스 전원선))에 전기적으로 연결될 수 있다.
더미 배선들(DLI)은, 제1 영역(A1)에서 제2 방향(DR2)으로 연장될 수 있고, 패드 영역(PA)으로는 연장되지 않을 수 있다. 예를 들어, 더미 배선들(DLI)은, 제1 영역(A1)에 위치한 각각의 화소 열들에 배치될 수 있고, 표시 영역(DA)과 비표시 영역(NA)의 경계, 또는 그 주변에서 끊길 수 있다.
일 실시예에서, 더미 배선들(DLI) 중 적어도 일부는, 표시 영역(DA)의 내부에 위치한 신호선들(일 예로, 제1 신호선들(HSGL) 및 제2 신호선들(VSGL)) 및 전원선들(PL)(일 예로, 제1 전원선(PL1) 및 제2 전원선(PL2)) 중 적어도 하나의 배선에 전기적으로 연결될 수 있고, 상기 적어도 하나의 배선의 서브 배선을 구성할 수 있다. 예를 들어, 더미 배선들(DLI) 중 적어도 일부는 제2 전원선(PL2)에 연결될 수 있고, 상기 제2 전원선(PL2)의 서브 배선을 구성할 수 있다. 일 실시예에서, 더미 배선들(DLI) 중 다른 일부는 제1 전원선(PL1)에 연결될 수 있고, 상기 제1 전원선(PL1)의 서브 배선을 구성할 수 있다. 이에 따라, 제2 전원전압(VSS) 및/또는 제1 전원전압(VDD)의 전압 강하를 저감 또는 최소화하고, 표시 장치(DD)의 화질을 개선할 수 있다.
브릿지들(BRP)은 표시 영역(DA)에 배치될 수 있고, 상기 표시 영역(DA)에서 제1 방향(DR1)으로 연장될 수 있다. 예를 들어, 브릿지들(BRP)은 제1 영역(A1) 및 제2 영역(A2)에 배치될 수 있고, 제1 영역(A1)과 제2 영역(A2)의 경계를 지날 수 있다. 브릿지들(BRP)은 제1 그룹의 제2 신호선들(VSGL1)을 각각의 제1 연결 배선들(CLI1)에 전기적으로 연결할 수 있다.
패드 영역(PA)은 제2 방향(DR2)에서 표시 영역(DA)의 일 측에 위치할 수 있다. 예를 들어, 패드 영역(PA)은, 제2 방향(DR2)에서 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에 인접하도록 표시 영역(DA)의 주변에 위치할 수 있다. 패드 영역(PA)은, 각각 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에 대응하는, 제1 패드 영역(PA1), 제2 패드 영역(PA2) 및 제3 패드 영역(PA3)을 포함할 수 있다.
제1 패드 영역(PA1)은 제2 방향(DR2)에서 제2 영역(A2)의 일 측에 위치할 수 있다. 제1 패드 영역(PA1)은, 제1 연결 배선들(CLI1) 및 브릿지들(BRP)을 통해 제1 그룹의 제2 신호선들(VSGL1)에 전기적으로 연결되는 제1 패드들(P1), 및 제2 그룹의 제2 신호선들(VSGL2)에 전기적으로 연결되는 제2 패드들(P2)을 포함할 수 있다.
제1 패드들(P1)을 통해, 구동 회로(DIC)와 제1 그룹의 제2 신호선들(VSGL1)이 전기적으로 연결될 수 있다. 이에 따라, 구동 회로(DIC)로부터 공급되는 제1 영역(A1)의 제2 구동 신호들(일 예로, 제1 영역(A1)의 화소들(PXL)에 대응하는 데이터 신호들) 및/또는 초기화 전원전압이 제1 영역(A1)의 화소들(PXL)로 전달될 수 있다. 또한, 제1 영역(A1)의 화소들(PXL)의 특성에 대응하는 센싱 신호들이 상기 제1 영역(A1)의 화소들(PXL)로부터 구동 회로(DIC)로 전달될 수 있다.
제2 패드들(P2)을 통해, 구동 회로(DIC)와 제2 그룹의 제2 신호선들(VSGL2)이 전기적으로 연결될 수 있다. 이에 따라, 구동 회로(DIC)로부터 공급되는 제2 영역(A2)의 제2 구동 신호들(일 예로, 제2 영역(A2)의 화소들(PXL)에 대응하는 데이터 신호들) 및/또는 초기화 전원전압이 제2 영역(A2)의 화소들(PXL)로 전달될 수 있다. 또한, 제2 영역(A2)의 화소들(PXL)의 특성에 대응하는 센싱 신호들이 상기 제2 영역(A2)의 화소들(PXL)로부터 구동 회로(DIC)로 전달될 수 있다.
제2 패드 영역(PA2)은, 제1 패드 영역(PA1)에 인접하며, 제2 방향(DR2)에서 제3 영역(A3)의 일 측에 위치할 수 있다. 제2 패드 영역(PA2)은, 제2 연결 배선들(CLI2)을 통해 제1 신호선들(HSGL)에 전기적으로 연결되는 제3 패드들(P3), 및 제3 그룹의 제2 신호선들(VSGL3)에 전기적으로 연결되는 제4 패드들(P4)을 포함할 수 있다.
제3 패드들(P3)을 통해, 구동 회로(DIC)와 제1 신호선들(HSGL)이 전기적으로 연결될 수 있다. 이에 따라, 구동 회로(DIC)로부터 공급되는 제1 구동 신호들(일 예로, 주사 신호들)이 각각의 화소 행들에 위치한 화소들(PXL)로 전달될 수 있다.
제4 패드들(P4)을 통해, 구동 회로(DIC)와 제3 그룹의 제2 신호선들(VSGL3)이 전기적으로 연결될 수 있다. 이에 따라, 구동 회로(DIC)로부터 공급되는 제3 영역(A3)의 제2 구동 신호들(일 예로, 제3 영역(A3)의 화소들(PXL)에 대응하는 데이터 신호들) 및/또는 초기화 전원전압이 제3 영역(A3)의 화소들(PXL)로 전달될 수 있다. 또한, 제3 영역(A3)의 화소들(PXL)의 특성에 대응하는 센싱 신호들이 상기 제3 영역(A3)의 화소들(PXL)로부터 구동 회로(DIC)로 전달될 수 있다.
제3 패드 영역(PA3)은 제2 방향(DR2)에서 제4 영역(A4)의 일 측에 위치할 수 있다. 제3 패드 영역(PA3)은, 제3 연결 배선들(CLI3)을 통해 전원선들(PL)에 전기적으로 연결되는 제5 패드들(P5), 및 제4 그룹의 제2 신호선들(VSGL4)에 전기적으로 연결되는 제6 패드들(P6)을 포함할 수 있다.
제5 패드들(P5)을 통해, 구동 회로(DIC) 및/또는 전원 생성부와, 전원선들(PL)(일 예로, 제1 전원선(PL1) 및 제2 전원선(PL2))이 전기적으로 연결될 수 있다. 이에 따라, 구동 회로(DIC) 및/또는 전원 생성부로부터 공급되는 전원 전압들(일 예로, 제1 전원전압(VDD) 및 제2 전원전압(VSS))이 각각의 전원선들(PL)을 통해 화소들(PXL)로 전달될 수 있다.
제6 패드들(P6)을 통해, 구동 회로(DIC)와 제4 그룹의 제2 신호선들(VSGL4)이 전기적으로 연결될 수 있다. 이에 따라, 구동 회로(DIC)로부터 공급되는 제4 영역(A4)의 제2 구동 신호들(일 예로, 제4 영역(A4)의 화소들(PXL)에 대응하는 데이터 신호들) 및/또는 초기화 전원전압이 제4 영역(A4)의 화소들(PXL)로 전달될 수 있다. 또한, 제4 영역(A4)의 화소들(PXL)의 특성에 대응하는 센싱 신호들이 상기 제4 영역(A4)의 화소들(PXL)로부터 구동 회로(DIC)로 전달될 수 있다.
패드 영역(PA)의 주변에는, 제1 영역(A1)에 대응하는 패드-프리 영역(PFA)이 위치할 수 있다. 예를 들어, 패드-프리 영역(PFA)은, 제1 방향(DR1)에서 패드 영역(PA)의 양측에 위치할 수 있고, 제2 방향(DR2)에서 제1 영역(A1)의 일 측에 위치할 수 있다. 패드-프리 영역(PFA)에는 패드들(P)이 제공되지 않을 수 있다. 실시예들에서, 제1 영역(A1) 및/또는 패드-프리 영역(PFA)의 폭(일 예로, 제1 방향(DR1)에서의 폭)을 조절함에 의해, 구동 회로들(DIC) 사이의 거리 및/또는 간격을 조절할 수 있다.
일 실시예에서, 패드 영역(PA)의 주변에는, 정전기 방지 회로가 제공될 수 있다. 예를 들어, 패드 영역(PA)과 표시 영역(DA)의 사이에는 정전기 방지 회로의 회로 소자들(일 예로, 다이오드들)이 배치될 수 있다.
도 7을 참조하면, 연결 배선들(CLI) 중 적어도 일부는, 필요한 부분만큼만 표시 영역(DA)에 배치 및/또는 형성될 수 있고, 상기 연결 배선들(CLI)의 나머지 부분은 제거될 수 있다. 예를 들어, 각각의 제1 연결 배선(CLI1)은 이에 대응하는 브릿지(BRP)와의 연결에 필요한 부분만 형성될 수 있고, 나머지 부분은 제거될 수 있다. 각각의 제2 연결 배선(CLI2)은 이에 대응하는 제1 신호선(HSGL)과의 연결에 필요한 부분만 형성될 수 있고, 나머지 부분은 제거될 수 있다. 일 실시예에서, 각각의 제3 연결 배선(CLI3)은 전원선(PL)과의 연결에 필요한 부분을 지나서도 제2 방향(DR2)으로 연장되어 있을 수 있다. 다른 실시예에서, 각각의 제3 연결 배선(CLI3)은 이에 대응하는 전원선(PL)과의 연결에 필요한 부분만 형성될 수 있고, 나머지 부분은 제거될 수 있다.
도 8을 참조하면, 연결 배선들(CLI) 중 적어도 일부는, 필요한 부분만큼만 표시 영역(DA)에 배치 및/또는 형성될 수 있고, 각각의 신호선들 및/또는 전원선들(PL)의 연결에 필요한 부분을 지나 끊길 수 있다. 이에 따라, 상기 연결 배선들(CLI)로부터 분리된 나머지 부분들은, 각각의 더미 배선들(또는, 더미 패턴들)(DLI)의 형태로 표시 영역(DA)(일 예로, 제2 영역(A2) 및 제3 영역(A3))에 남을 수 있다. 상기 더미 배선들(DLI) 중 적어도 일부는, 표시 영역(DA)의 내부에 위치한 신호선들(일 예로, 제1 신호선들(HSGL) 및 제2 신호선들(VSGL)) 및 전원선들(PL)(일 예로, 제1 전원선(PL1) 및 제2 전원선(PL2)) 중 적어도 하나의 배선에 전기적으로 연결될 수 있고, 상기 적어도 하나의 배선의 서브 배선을 구성할 수 있다. 예를 들어, 제2 영역(A2), 제3 영역(A3) 및/또는 제4 영역(A4)의 더미 배선들(DLI) 중 적어도 일부는 제2 전원선(PL2)에 연결되어 상기 제2 전원선(PL2)의 서브 배선을 구성할 수 있다. 일 실시예에서, 제2 영역(A2), 제3 영역(A3) 및/또는 제4 영역(A4)의 더미 배선들(DLI) 중 다른 일부는 제1 전원선(PL1)에 연결되어 상기 제1 전원선(PL1)의 서브 배선을 구성할 수 있다. 이에 따라, 제2 전원전압(VSS) 및/또는 제1 전원전압(VDD)의 전압 강하를 저감 또는 최소화하고, 표시 장치(DD)의 화질을 개선할 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 의한 표시 영역(DA)을 나타내는 평면도들이다. 예를 들어, 도 9 내지 도 11은, 제1 방향(DR1) 및 제2 방향(DR2)을 따라 서로 인접한 네 개의 화소들(PXL)(일 예로, 각각, 제i 주사선(SLi) 및 제j 데이터선(DLj), 제i 주사선(SLi+1) 및 제j+1 데이터선(DLj+1), 제i+1 주사선(SLi+1) 및 제j 데이터선(DLj), 제i+1 주사선(SLi+1) 및 제j+1 데이터선(DLj+1)에 연결된 화소들(PXL))을 중심으로, 표시 영역(DA)의 배선 구조에 대한 서로 다른 실시예들을 나타낸다.
도 1 내지 도 11을 참조하면, 제1 방향(DR1)에서, 각 화소 열(COL)의 양측에는 제1 배선 공간(LA1)이 제공될 수 있다. 예를 들어, 제1 방향(DR1)에서, 표시 영역(DA)의 양 가장자리 영역에 위치한 첫 번째 및 마지막 화소 열들 및/또는 상기 첫 번째 및 마지막 화소 열들의 주변, 및 제1 방향(DR1)에서 인접한 두 화소 열들(COL)에 배치된 화소들(PXL)의 사이 및/또는 그 주변에는 제1 배선 공간들(LA1)이 배치될 수 있다. 각각의 제1 배선 공간(LA1)은 표시 영역(DA)에서 제2 방향(DR2)으로 연장될 수 있다.
제1 배선 공간들(LA1) 중 적어도 일부는, 적어도 하나의 연결 배선(CLI) 및/또는 더미 배선(DLI)을 포함할 수 있다. 예를 들어, 제1 영역(A1)에 위치한 각 화소 열(COL)의 제1 배선 공간(LA1)은, 적어도 하나의 더미 배선(DLI)을 포함하거나, 상기 더미 배선(DLI)을 포함하지 않을 수 있다. 제2 영역(A2)에 위치한 각 화소 열(COL)의 제1 배선 공간(LA1)은, 적어도 하나의 제1 연결 배선(CLI1)을 포함할 수 있다. 제3 영역(A3)에 위치한 각 화소 열(COL)의 제1 배선 공간(LA1)은, 적어도 하나의 제2 연결 배선(CLI2)을 포함할 수 있다. 제4 영역(A4)에 위치한 각 화소 열(COL)의 제1 배선 공간(LA1)은, 적어도 하나의 제3 연결 배선(CLI3)을 포함할 수 있다.
각 화소 열(COL)의 제1 배선 공간(LA1)에 배치되는 연결 배선(들)(CLI) 및/또는 더미 배선(들)(DLI)의 개수, 크기(일 예로, 각 배선의 폭), 및/또는 위치는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 각 화소 열(COL)의 제1 배선 공간(LA1)에는, 도 9에 도시된 바와 같이 네 개의 연결 배선들(CLI)(또는, 더미 배선들(DLI))이 배치되거나, 도 10에 도시된 바와 같이 두 개의 연결 배선들(CLI)(또는, 더미 배선들(DLI))이 배치되거나, 도 11에 도시된 바와 같이 세 개의 연결 배선들(CLI)(또는, 더미 배선들(DLI))이 배치될 수 있다. 제1 영역(A1), 제2 영역(A2), 제3 영역(A3) 및/또는 제4 영역(A4)의 각 화소 열(COL)에 배치되는 연결 배선(들)(CLI) 및/또는 더미 배선(들)(DLI)의 개수는 서로 동일하거나, 상이할 수 있다. 일부 실시예들에서, 적어도 일부의 제1 배선 공간들(LA1)에는 연결 배선들(CLI) 및 더미 배선들(DLI)이 함께 배치될 수 있다. 예를 들어, 각각의 제1 배선 공간(LA1)이 네 개의 배선들이 형성된다고 할 때, 상기 네 개의 배선들 중 적어도 하나의 연결 배선(들)(CLI)일 수 있고, 나머지는 더미 배선(들)(DLI)일 수 있다.
제2 방향(DR2)에서, 각 화소 행(RW)의 양측에는 제2 배선 공간들(LA2)이 제공될 수 있다. 예를 들어, 제2 방향(DR2)에서, 표시 영역(DA)의 양 가장자리 영역에 위치한 첫 번째 및 마지막 화소 행들 및/또는 상기 첫 번째 및 마지막 화소 행들의 주변, 및 제2 방향(DR2)에서 인접한 두 화소 행들(RW)의 사이에는 제2 배선 공간들(LA2)이 배치될 수 있다. 각각의 제2 배선 공간(LA2)은 표시 영역(DA)에서 제1 방향(DR1)으로 연장될 수 있다.
제2 배선 공간들(LA2) 중 적어도 일부는, 적어도 하나의 브릿지(또는, 도전 패턴)(BRP)를 포함할 수 있다. 예를 들어, 제2 배선 공간들(LA2) 중 적어도 일부에는, 제1 그룹의 제2 신호선들(VSGL1)을 각각의 제1 연결 배선들(CLI1)에 연결하기 위한 브릿지들(BRP)이 배치될 수 있다. 일부 실시예들에서, 브릿지들(BRP)은, 제1 그룹의 제2 신호선들(VSGL1) 및 제1 연결 배선들(CLI1)을 적절하게 연결하기에 필요한 개수 및/또는 길이만큼 제공될 수 있고, 일부 화소 행들(RW)의 주변에만 배치될 수 있다.
각각의 화소 행(RW)에 배치되는 브릿지(들)(BRP)의 개수, 크기(일 예로, 각 브릿지(BRP)의 폭 및/또는 길이), 및/또는 위치는 실시예들에 따라 다양하게 변경될 수 있다. 예를 들어, 도 9 내지 도 11에 도시된 바와 같이 표시 영역(DA)에 배치된 적어도 일부의 화소 행들(RW)의 사이에는 각각 두 개의 브릿지들(BRP)이 배치될 수 있으나, 실시예들이 이에 한정되지는 않는다. 브릿지들(BRP)의 개수, 크기, 및/또는 위치는, 화소 행들(RW)의 사이에 확보될 수 있는 제2 배선 공간들(LA2)의 크기(일 예로, 제2 방향(DR2)에서의 폭) 등을 비롯한 표시 패널(DPN)의 설계 조건에 따라 다양하게 변경될 수 있다.
도 12 내지 도 14는 본 발명의 실시예들에 의한 제1 그룹의 제2 신호선들(VSGL1), 제1 연결 배선들(CLI1) 및 제1 패드들(P1) 사이의 연결 구조를 나타내는 평면도들이다. 예를 들어, 도 12 내지 도 14는, 제1 영역(A1)의 각 화소 열(들)(이하, "제1 화소 열(들)(COL1)"이라 함) 및 상기 제1 화소 열(들)(COL1)에 대응하는, 제2 영역(A2)의 화소 열(들)(이하, "제2 화소 열(들)(COL2)"이라 함)을 나타낸다. 도 12 내지 도 14는, 각각의 제2 화소 열(COL2)에 배치되는 제1 연결 배선들(CLI1)의 개수, 및 이에 따라 각각의 제1 화소 열(COL1)에 할당되는 제2 화소 열(COL2)의 개수(또는, 비율)와 관련하여 서로 다른 실시예들을 나타낸다.
도 1 내지 도 14를 참조하면, 제1 영역(A1)은, 상기 제1 영역(A1)에 위치한 제2 신호선들(일 예로, 제1 그룹의 제2 신호선들)(VSGL1) 중 서로 다른 제2 신호선들(VGLS1)을 포함한 제1 화소 열들(COL1)을 포함할 수 있다. 예를 들어, 각각의 제1 화소 열(COL1)은, 해당 제1 화소 열(COL1)의 화소들(PXL)에 연결된, 센싱선(SENL), 제1 서브 데이터선(D1), 제2 서브 데이터선(D2) 및 제3 서브 데이터선(D3)을 포함한 네 개의 제2 신호선들(VSGL1)을 포함할 수 있다. 일 실시예에서, 각각의 제1 화소 열(COL1)은, 적어도 하나의 더미 배선(DLI)을 더 포함할 수 있다.
제2 영역(A2)은, 상기 제2 영역(A2)에 위치한 제2 신호선들(일 예로, 제2 그룹의 제2 신호선들)(VSGL2) 중 서로 다른 제2 신호선들(VGLS2), 및 서로 다른 제1 연결 배선들(CLI1)을 포함한, 제2 화소 열들(COL2)을 포함할 수 있다. 예를 들어, 각각의 제2 화소 열(COL2)은, 해당 제2 화소 열(COL2)의 화소들(PXL)에 연결된, 센싱선(SENL), 제1 서브 데이터선(D1), 제2 서브 데이터선(D2) 및 제3 서브 데이터선(D3)을 포함한 네 개의 제2 신호선들(VSGL2)을 포함할 수 있고, 상기 제2 신호선들(VSGL2) 외에 적어도 하나의 제1 연결 배선(CLI1)을 더 포함할 수 있다.
제2 화소 열들(COL2) 각각은, 제1 영역(A1)에 배치된 제1 화소 열들(COL1)의 개수와 제2 영역(A2)에 배치되는 제2 화소 열들(COL2)의 개수의 비율에 대응하는 개수의 제1 연결 배선(들)(CLI1)을 포함할 수 있다. 예를 들어, 제2 영역(A2)에는 제1 영역(A1)의 제2 신호선들(VSGL1)을 각각의 제1 패드들(P1)에 연결하기 위해 필요한 제1 연결 배선들(CLI)의 개수에 대응하는 개수(일 예로, 제1 영역(A1)의 제2 신호선들(VSGL1)의 개수와 동일한 개수, 또는 그의 배수)의 제1 연결 배선들(CLI1)이 배치될 수 있고, 상기 제1 연결 배선들(CLI1)은 제2 화소 열들(COL2)에 나뉘어 배치될 수 있다. 이에 따라, 제2 화소 열들(COL2) 각각은, 제1 화소 열들(COL1)의 개수와 제2 화소 열들(COL2)의 개수의 비율에 따라 할당된 개수의 제1 연결 배선(들)(CLI1)을 포함할 수 있다.
예를 들어, 제2 화소 열들(COL2) 각각은, 제1 화소 열들(COL1)의 개수, 및 상기 제1 화소 열들(COL1) 각각에 배치된 제2 신호선들(VSGL1)의 개수에 비례하는 개수의 제1 연결 배선(들)(CLI1)을 포함할 수 있다. 또한, 제2 화소 열들(COL2) 각각은, 제2 영역(A2)에 배치되는 제2 화소 열들(COL2)의 개수에 반비례하는 개수의 제1 연결 배선(들)(CLI1)을 포함할 수 있다. 각각의 제2 화소 열(COL2)에 배치되는 제1 연결 배선(들)(CLI1)의 개수, 및 각각의 제1 화소 열(COL1)에 할당되는 제2 화소 열(COL2)의 개수 및/또는 그 비율은 실시예들에 따라 다양하게 변경될 수 있다.
도 12를 참조하면, 각각의 제2 화소 열(COL2)은, 각각의 제1 화소 열(COL1)에 배치된 제2 신호선들(VSGL1)의 개수와 동일한 개수의 제1 연결 배선들(CLI1)을 포함할 수 있고, 제2 영역(A2)은 제1 영역(A1)에 배치된 제1 화소 열들(COL1)의 개수와 동일한 개수의 제2 화소 열들(COL2)을 포함할 수 있다. 각각의 제2 화소 열(COL2)에 배치된 제1 연결 배선들(CLI1)은 어느 하나의 제1 화소 열(COL1)에 할당될 수 있다. 예를 들어, 제1 화소 열들(COL1)과 제2 화소 열들(COL2)은 1:1의 비율로 매칭될 수 있고, 각각의 제1 화소 열(COL1)에 배치된 제2 신호선들(VSGL1)은 각각의 제2 화소 열(COL2)에 배치된 제1 연결 배선들(CLI1)과 1:1로 연결될 수 있다. 예를 들어, 각각의 제1 화소 열(COL1)은 네 개의 제2 신호선들(VSGL1)을 포함할 수 있고, 각각의 제2 화소 열(COL2)은, 각각의 브릿지들(BRP)을 통해, 이에 대응하는 제1 화소 열(COL1)의 제2 신호선들(VSGL1)에 연결되는 네 개의 제1 연결 배선들(CLI1)을 포함할 수 있다.
도 13을 참조하면, 각각의 제2 화소 열(COL2)은, 각각의 제1 화소 열(COL1)에 배치된 제2 신호선들(VSGL1)의 개수의 1/K(K는 2 이상의 양의 정수)에 해당하는 개수의 제1 연결 배선들(CLI1)을 포함할 수 있고, 제2 영역(A2)은 제1 영역(A1)에 배치된 제1 화소 열들(COL1)의 개수의 K배에 해당하는 개수의 제2 화소 열들(COL2)을 포함할 수 있다. K개의 제2 화소 열들(COL2)에 배치된 제1 연결 배선들(CLI1)은, 어느 하나의 제1 화소 열(COL1)에 할당될 수 있다. 예를 들어, 제1 화소 열들(COL1)과 제2 화소 열들(COL2)은 1:2의 비율로 매칭될 수 있고, 각각의 제1 화소 열들(COL1)에 배치된 제2 신호선들(VSGL1)은 두 개의 제2 화소 열들(COL2)에 배치된 제1 연결 배선들(CLI1)과 1:1로 연결될 수 있다. 예를 들어, 각각의 제1 화소 열(COL1)은 네 개의 제2 신호선들(VSGL1)을 포함할 수 있고, 각각의 제2 화소 열(COL2)은 두 개의 제1 연결 배선들(CLI1)을 포함할 수 있다. 하나의 제1 화소 열(COL1)에 대응하는 두 개의 제2 화소 열들(COL2)에 제공된 네 개의 제1 연결 배선들(CLI1)은, 각각의 브릿지들(BRP)을 통해, 이에 대응하는 제1 화소 열(COL1)의 제2 신호선들(VSGL1)에 연결될 수 있다.
도 14를 참조하면, 각각의 제1 화소 열(COL1)에 배치된 제2 신호선들(VSGL1)의 개수와 각각의 제2 화소 열(COL2)에 배치된 제1 연결 배선들(CLI1)의 개수의 비율은 N:M(N, M은 각각 2 이상의 양의 정수)일 수 있고, 제1 영역(A1)에 배치된 제1 화소 열들(COL1)의 개수와 제2 영역(A2)에 배치된 제2 화소 열들(COL2)의 개수의 비율은 M:N일 수 있다. 예를 들어, 각각의 제1 화소 열(COL1)은 네 개의 제2 신호선들(VSGL1)을 포함할 수 있고, 각각의 제2 화소 열(COL2)은 세 개의 제1 연결 배선들(CLI1)을 포함할 수 있다. 이 경우, 제2 영역(A2)은, 제1 영역(A1)에 배치된 제1 화소 열들(COL1)의 개수의 4/3배(또는, 그의 배수)에 해당하는 개수의 제2 화소 열들(COL2)을 포함할 수 있다.
N개의 제2 화소 열들(COL2)에 배치된 제1 연결 배선들(CLI1)은, M개의 제1 화소 열들(COL1)에 할당될 수 있다. 예를 들어, 제1 화소 열들(COL1)과 제2 화소 열들(COL2)은 3:4의 비율로 매칭될 수 있고, 세 개의 제1 화소 열들(COL1)에 배치된 열두 개의 제2 신호선들(VSGL1)은 네 개의 제2 화소 열들(COL2)에 배치된 열두 개의 제1 연결 배선들(CLI1)과 1:1로 연결될 수 있다.
일부 실시예들에서, 표시 장치(DD)는, 도 1에 도시된 바와 같이 다수의 블록들(BLK) 및 이에 대응하는 24개의 구동 회로들(DIC)을 포함할 수 있다. 예를 들어, 표시 장치(DD)는, 7680개의 화소 열들(COL) 및 4320개의 화소 행들(RW)을 포함하는 고해상도의 표시 장치(DD)일 수 있고, 24개의 블록들(BLK) 및 이에 대응하는 24개의 구동 회로들(DIC)을 포함할 수 있다.
일부 실시예들에서, 각각의 블록(BLK)에 제공된 제3 영역(A3)의 각 화소 열(COL)마다 2개의 제2 연결 배선들(CLI2)이 배치될 수 있고, 각각의 제1 신호선(HSGL)은 3개의 블록들(BLK)에 나뉘어 배치된 3개의 제2 연결 배선들(CLI2)에 연결될 수 있다. 이 경우, 각 블록(BLK)의 제3 영역(A3)에는 4320/24/2*3에 해당하는 270개의 화소 열들(COL)이 배치될 수 있다.
24개의 블록들(BLK) 각각에 7680/24에 해당하는 320개의 화소 열들(COL)이 배치되고, 각 블록(BLK)의 제3 영역(A3)에 270개의 화소 열들(COL)이 배치될 경우, 제3 영역(A3)의 좌측에 위치한 제1 영역(A1), 제2 영역(A2) 및 제4 영역(A4)과, 상기 제3 영역(A3)의 우측에 위치한 제1 영역(A1), 제2 영역(A2) 및 제4 영역(A4)에는, 각각 (320-270)/2에 해당하는 25개의 화소 열들(COL)이 배치될 수 있다.
상기 실시예들 중, 도 12에 대응하는 실시예 1, 도 13에 대응하는 실시예 2, 및 도 14에 대응하는 실시예 3에 대하여, 각각의 제1 영역(A1), 제2 영역(A2), 제3 영역(A3) 및 제4 영역(A4)에 할당되는 화소 열들(COL)의 개수는 아래의 표 1과 같을 수 있다.
제1 영역
(A1)		 제2 영역
(A2)		 제4 영역
(A4)		 제3 영역
(A3)		 제4 영역
(A4)		 제2 영역
(A2)		 제1 영역
(A1)
실시예 1 12 12 1 270 1 12 12
실시예 2 8 16 1 270 1 16 8
실시예 3 9 12 4 270 4 12 9
예를 들어, 도 12에서와 같이 제1 영역(A1)과 제2 영역(A2)에 1:1의 비율로 제1 화소 열들(COL1) 및 제2 화소 열들(COL2)을 배치할 경우, 제3 영역(A3)의 좌측에 위치한 제1 영역(A1)과 제2 영역(A2)에 각각 12개씩의 제1 화소 열들(COL1) 및 제2 화소 열들(COL2)을 배치하고, 제3 영역(A3)의 좌측에 위치한 제4 영역(A4)에는 하나의 화소 열(COL)을 배치할 수 있다. 제3 영역(A3)의 우측에 위치한 제1 영역(A1)과 제2 영역(A2)에도 각각 12개씩의 제1 화소 열들(COL1) 및 제2 화소 열들(COL2)을 배치하고, 제3 영역(A3)의 우측에 위치한 제4 영역(A4)에는 하나의 화소 열(COL)을 배치할 수 있다. 이에 따라, 제3 영역(A3)의 좌측 및 우측에 각각 25개씩의 화소 열들(COL)을 배치할 수 있다.
도 13에서와 같이 제1 영역(A1)과 제2 영역(A2)에 1:2의 비율로 제1 화소 열들(COL1) 및 제2 화소 열들(COL2)을 배치할 경우, 제3 영역(A3)의 좌측에 위치한 제1 영역(A1)과 제2 영역(A2)에 각각 8개의 제1 화소 열들(COL1) 및 16개의 제2 화소 열들(COL2)을 배치하고, 제3 영역(A3)의 좌측에 위치한 제4 영역(A4)에는 하나의 화소 열(COL)을 배치할 수 있다. 제3 영역(A3)의 우측에 위치한 제1 영역(A1)과 제2 영역(A2)에도 각각 8개의 제1 화소 열들(COL1) 및 16개의 제2 화소 열들(COL2)을 배치하고, 제3 영역(A3)의 우측에 위치한 제4 영역(A4)에는 하나의 화소 열(COL)을 배치할 수 있다. 이에 따라, 제3 영역(A3)의 좌측 및 우측에 각각 25개씩의 화소 열들(COL)을 배치할 수 있다.
도 14에서와 같이 제1 영역(A1)과 제2 영역(A2)에 3:4의 비율로 제1 화소 열들(COL1) 및 제2 화소 열들(COL2)을 배치할 경우, 제3 영역(A3)의 좌측에 위치한 제1 영역(A1)과 제2 영역(A2)에 각각 9개의 제1 화소 열들(COL1) 및 12개의 제2 화소 열들(COL2)을 배치하고, 제3 영역(A3)의 좌측에 위치한 제4 영역(A4)에는 4개의 화소 열들(COL)을 배치할 수 있다. 제3 영역(A3)의 우측에 위치한 제1 영역(A1)과 제2 영역(A2)에도 각각 9개의 제1 화소 열들(COL1) 및 12개의 제2 화소 열들(COL2)을 배치하고, 제3 영역(A3)의 우측에 위치한 제4 영역(A4)에는 4개의 화소 열들(COL)을 배치할 수 있다. 이에 따라, 제3 영역(A3)의 좌측 및 우측에 각각 25개씩의 화소 열들(COL)을 배치할 수 있다.
상술한 실시예들 외에도, 화소들(PXL) 및 표시 장치(DD)의 구조, 및/또는 이에 따른 설계 조건 등에 따라, 제1 영역(A1), 제2 영역(A2), 제3 영역(A3) 및/또는 제4 영역(A4)에 배치되는 화소 열들(COL)에 개수 및/또는 그 비율을 적절하게 조절할 수 있다.
도 15는 본 발명의 일 실시예에 의한 제1 영역(A1)의 회로부(PCL)를 나타내는 평면도이다. 예를 들어, 도 15는 도 5에서와 같이 하나의 화소 회로 영역(PXCA) 및 그 주변의 배선 영역들(LA)을 중심으로, 제1 영역(A1)의 회로부(PCL)에 대한 레이아웃 실시예를 나타내기로 한다.
도 1 내지 도 15를 참조하면, 제1 영역(A1)의 제1 배선 공간들(LA1)에는, 더미 배선들(DLI)이 배치될 수 있다. 더미 배선들(DLI)은 제2 방향(DR2)으로 연장될 수 있고, 상기 제2 방향(DR2)으로 연장된 신호선들 및/또는 전원선들(PL)과 동일한 층에 배치될 수 있다. 예를 들어, 더미 배선들(DLI)은 제2 신호선들(VSGL), 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)과 함께, 회로부(PCL)의 제1 도전층에 배치될 수 있다. 일 실시예에서, 더미 배선들(DLI)은, 다중 층의 배선들일 수 있고, 다른 층(일 예로, 회로부(PCL)의 제2 도전층 및/또는 제3 도전층)에 배치된 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 영역(A1)의 제2 배선 공간들(LA2) 중 적어도 일부에는, 브릿지들(BRP)이 배치될 수 있다. 예를 들어, 브릿지들(BRP)은 제2 방향(DR2)에서 서로 이웃한 두 화소 행들(RW)의 사이에 배치될 수 있다. 브릿지들(BRP)은 제1 영역(A1)에서 각각의 컨택홀들(CH)을 통해 각각의 제2 신호선들(VSGL)에 전기적으로 연결될 수 있다. 브릿지들(BRP)은, 제1 방향(DR1)으로 연장될 수 있고, 상기 제1 방향(DR1)으로 연장된 신호선들 및/또는 전원선들(PL)과 동일한 층에 배치될 수 있다. 예를 들어, 브릿지들(BRP)은, 제1 신호선들(HSGL), 제1 수평 전원선(HPL1) 및 제2 수평 전원선(HPL2)과 함께, 회로부(PCL)의 제3 도전층에 배치될 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 의한 제2 영역(A2)의 회로부(PCL)를 나타내는 평면도들이다.
도 1 내지 도 17을 참조하면, 제2 영역(A2)의 제1 배선 공간들(LA1)에는, 제1 연결 배선들(CLI1)이 배치될 수 있다. 예를 들어, 제1 연결 배선들(CLI1) 각각은, 제2 영역(A2)의 제2 화소 열들(COL2) 중 제1 방향(DR1)에서 서로 이웃한 제2 화소 열들(COL2)에 배치된 화소들(PXL)의 화소 회로들(PXC)의 사이에 위치한 제1 배선 공간(LA1), 또는 제2 영역(A2)의 첫 번째 또는 마지막 제2 화소 열(COL2)에 배치된 화소들(PXL)의 화소 회로들(PXC)의 주변(일 예로, 상기 화소 회로들(PXC)의 좌측 또는 우측)에 위치한 제1 배선 공간(LA1)에 배치될 수 있다.
제1 연결 배선들(CLI1)은 제2 방향(DR2)으로 연장될 수 있고, 상기 제2 방향(DR2)으로 연장된 신호선들 및/또는 전원선들(PL)과 동일한 층에 배치될 수 있다. 예를 들어, 제1 연결 배선들(CLI1)은 제2 신호선들(VSGL), 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)과 함께, 회로부(PCL)의 제1 도전층에 배치될 수 있다. 일 실시예에서, 제1 연결 배선들(CLI1)은, 다중 층의 배선들일 수 있고, 다른 층(일 예로, 회로부(PCL)의 제2 도전층 및/또는 제3 도전층)에 배치된 적어도 하나의 도전 패턴을 더 포함할 수 있다. 제1 연결 배선들(CLI1)은 제2 영역(A2)에서 각각의 컨택홀들(CH)을 통해 각각의 브릿지들(BRP)에 전기적으로 연결될 수 있다.
일 실시예에서, 제2 영역(A2)의 제1 배선 공간들(LA1)에는, 더미 배선들(DLI)이 더 배치될 수 있다. 예를 들어, 각각의 제1 연결 배선들(CLI1)은 각각의 컨택홀들(CH)을 지나 끊길 수 있고, 상기 제1 연결 배선들(CLI1)과 분리된 더미 배선들(DLI)이 제2 영역(A2)에 더 배치될 수 있다. 일 실시예에서, 제1 연결 배선들(CLI1)과 더미 배선들(DLI)은 회로부(PCL)의 동일한 층(일 예로, 제1 도전층)에 배치될 수 있다. 일 실시예에서, 제2 영역(A2)에 배치된 더미 배선들(DLI)은, 다중 층의 배선들일 수 있고, 다른 층(일 예로, 회로부(PCL)의 제2 도전층 및/또는 제3 도전층)에 배치된 적어도 하나의 도전 패턴을 더 포함할 수 있다.
제1 연결 배선들(CLI1)과 더미 배선들(DLI)은, 서로 동일한 폭을 가지거나, 서로 다른 폭을 가질 수 있다. 일 실시예에서, 제1 연결 배선들(CLI1)과 더미 배선들(DLI)은, 도 16에 도시된 바와 같이 실질적으로 서로 동일한 폭을 가질 수 있고, 각각의 제1 연결 배선(CLI1)에 대응하는 각각의 더미 배선(DLI)은 제2 방향(DR2) 상에서 일직선 상에 위치할 수 있다. 다른 실시예에서, 제1 연결 배선들(CLI1)과 더미 배선들(DLI)은, 도 17에 도시된 바와 같이 서로 다른 폭을 가질 수 있고, 각각의 제1 배선 공간(LA1)에는 서로 다른 개수의 제1 연결 배선들(CLI1) 및 더미 배선(들)(DLI)이 배치될 수 있다. 예를 들어, 각각의 더미 배선(DLI)은, 각각의 제1 연결 배선(CLI1)보다 큰 폭을 가질 수 있다. 일 실시예에서, 제2 영역(A2)에 배치된 더미 배선들(DLI) 중 적어도 일부는, 전원선(PL)에 연결될 수 있다.
도 18은 본 발명의 일 실시예에 의한 제3 영역(A3)의 회로부(PCL)를 나타내는 평면도이다.
도 1 내지 도 18을 참조하면, 제3 영역(A3)의 제1 배선 공간들(LA1)에는, 제2 연결 배선들(CLI2)이 배치될 수 있다. 제2 연결 배선들(CLI2)은 제2 방향(DR2)으로 연장될 수 있고, 상기 제2 방향(DR2)으로 연장된 신호선들 및/또는 전원선들(PL)과 동일한 층에 배치될 수 있다. 예를 들어, 제2 연결 배선들(CLI2)은 제2 신호선들(VSGL), 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)과 함께, 회로부(PCL)의 제1 도전층에 배치될 수 있다. 일 실시예에서, 제2 연결 배선들(CLI2)은, 다중 층의 배선들일 수 있고, 다른 층(일 예로, 회로부(PCL)의 제2 도전층 및/또는 제3 도전층)에 배치된 적어도 하나의 도전 패턴을 더 포함할 수 있다. 제2 연결 배선들(CLI2)은 제3 영역(A3)에서 각각의 컨택홀들(CH)을 통해 제1 신호선들(HSGL)(일 예로, 각각의 주사선들(SL))에 전기적으로 연결될 수 있다.
일 실시예에서, 제3 영역(A3)의 제1 배선 공간들(LA1)에는, 더미 배선들(DLI)(일 예로, 도 8의 제3 영역(A3)에 배치된 더미 배선들(DLI))이 더 배치될 수 있다. 예를 들어, 각각의 제2 연결 배선들(CLI2)은 각각의 컨택홀들(CH)을 지나 끊길 수 있고, 상기 제2 연결 배선들(CLI2)과 분리된 더미 배선들(DLI)이 제3 영역(A3)에 더 배치될 수 있다.
도 19는 본 발명의 일 실시예에 의한 제4 영역(A4)의 회로부(PCL)를 나타내는 평면도이다.
도 1 내지 도 19를 참조하면, 제4 영역(A4)의 제1 배선 공간들(LA1)에는, 제3 연결 배선들(CLI3)이 배치될 수 있다. 제3 연결 배선들(CLI3)은 제2 방향(DR2)으로 연장될 수 있고, 상기 제2 방향(DR2)으로 연장된 신호선들 및/또는 전원선들(PL)과 동일한 층에 배치될 수 있다. 예를 들어, 제3 연결 배선들(CLI3)은 제2 신호선들(VSGL), 제1 수직 전원선(VPL1) 및 제2 수직 전원선(VPL2)과 함께, 회로부(PCL)의 제1 도전층에 배치될 수 있다. 일 실시예에서, 제3 연결 배선들(CLI3)은, 다중 층의 배선들일 수 있고, 다른 층(일 예로, 회로부(PCL)의 제2 도전층 및/또는 제3 도전층)에 배치된 적어도 하나의 도전 패턴을 더 포함할 수 있다.
일 실시예에서, 제3 연결 배선들(CLI3)은 제4 영역(A4)에서 각각의 컨택홀들(CH)을 통해 적어도 하나의 전원선(PL)(일 예로, 제2 수평 전원선(HPL2))에 전기적으로 연결될 수 있다. 다른 실시예에서, 제3 연결 배선들(CLI3)은 제4 영역(A4)에서 인접한 적어도 하나의 전원선(PL)(일 예로, 제2 수직 전원선(VPL2))과 일체로 형성될 수 있다.
도 19에서는 제4 영역(A4)의 제1 배선 공간들(LA1) 각각에 두 개 이상의 제3 연결 배선들(CLI3)이 배치되는 실시예를 개시하였지만, 실시예들이 이에 한정되지는 않는다. 예를 들어, 제4 영역(A4)의 제1 배선 공간들(LA1) 각각에는 단일의 제3 연결 배선(CLI3)이 배치될 수도 있다.
실시예들에서, 제1 영역(A1), 제2 영역(A2), 제3 영역(A3) 및/또는 제4 영역(A4)의 제1 배선 공간들(LA1) 각각에 배치되는 연결 배선들(CLI) 및/또는 더미 배선들(DLI)의 개수는, 서로 동일하거나 상이할 수 있다.
본 발명의 실시예들에 따른 표시 장치(DD)에 의하면, 각 블록(BLK)(또는, 표시 패널(DPN))의 표시 영역(DA)과 패드 영역(PA)의 사이에 연결되는 배선들(일 예로, 연결 배선들(CLI), 및 제1 영역(A1)의 제2 신호선들(VSGL1)을 제외한 나머지 제2 신호선들(VSGL))을 제2 방향(DR2)을 따라 균일하게 형성할 수 있다. 일 실시예에서, 제2 방향(DR2)은 상기 표시 영역(DA)과 패드 영역(PA) 사이의 최단 거리에 대응하는 방향일 수 있다. 이에 따라, 상기 배선들의 길이를 저감 또는 최소화할 수 있고, 표시 장치의 비표시 영역을 축소 또는 최소화할 수 있다.
또한, 제1 방향(DR1)에서 각 블록(BLK)(또는, 표시 패널(DPN))의 가장자리에 위치한 제1 영역(A1)의 제2 신호선들(VSGL1)을 상기 제1 영역(A1)에 인접한 제2 영역(A2)에 제공된 제1 연결 배선들(CLI1)에 연결하여 각각의 제1 패드들(P1)에 전기적으로 연결할 수 있다. 이에 따라, 제1 영역(A1)에 대응하는 패드-프리 영역(PFA)을 확보할 수 있고, 구동 회로들(DIC)(일 예로, 탭-ICs) 사이의 간격을 충분히 확보할 수 있다.
실시예들에서, 제1 영역(A1)의 제1 화소 열들(COL1)에 할당되는 제2 영역(A2)의 제2 화소 열들(COL2)의 개수 및/또는 그 비율을 조절함으로써, 각각의 제2 화소 열(COL2)에 배치되는 제1 연결 배선들(CLI1)의 개수, 및/또는 패드-프리 영역(PFA)의 폭을 조절할 수 있다. 이에 따라, 표시 영역(DA)에서 확보할 수 있는 배선 공간들(LA) 및/또는 구동 회로들(DIC)의 사이에 확보되어야 할 최소 간격을 비롯한 다양한 설계 조건들에 따라, 제1 영역(A1)과 제2 영역(A2)의 비율(일 예로, 폭 및/또는 면적의 비율), 패드-프리 영역(PFA)의 폭, 및/또는 각 화소 열(COL)에 형성되는 추가 배선들(연결 배선들(CLI), 더미 배선들(DLI), 및/또는 추가적인 전원선들(PL))의 개수 및/또는 배치 구조 등을 적절하게 및/또는 용이하게 조절할 수 있다. 또한, 상기 추가 배선들을 형성하기 위한 별도의 공정을 추가하지 않고도, 각각의 화소들(PXL) 및 이에 연결되는 배선들을 형성하는 과정에서 상기 추가 배선들을 형성함으로써, 공정의 효율을 높일 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
이상에서는 전술한 실시예들을 참조하여 본 발명을 구체적으로 기술되었으나, 상기 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
A1: 제1 영역 A2: 제2 영역
A3: 제3 영역 A4: 제4 영역
BRP: 브릿지 CLI1: 제1 연결 배선
CLI2: 제2 연결 배선 CLI3: 제3 연결 배선
COL1: 제1 화소 열 COL2: 제2 화소 열
DA: 표시 영역 DD: 표시 장치
DIC: 구동 회로 DLI: 더미 배선
DPN: 표시 패널 HSGL: 제1 신호선
LA1: 제1 배선 공간 LA2: 제2 배선 공간
P1: 제1 패드 P2: 제2 패드
P3: 제3 패드 P4: 제4 패드
P5: 제5 패드 P6: 제6 패드
PA1: 제1 패드 영역 PA2: 제2 패드 영역
PA3: 제3 패드 영역 PFA: 패드-프리 영역
PXL: 화소 SPX: 서브 화소
VSGL: 제2 신호선

Claims (20)

  1. 제1 방향에서 제1 영역, 제2 영역 및 제3 영역을 포함한 표시 영역;
    상기 표시 영역에 배치되며, 상기 제1 방향으로 연장된 제1 신호선들;
    상기 표시 영역에 배치되며, 제2 방향으로 연장된 제2 신호선들;
    상기 표시 영역에 배치되며, 상기 제1 신호선들 및 상기 제2 신호선들에 연결된 화소들;
    상기 제2 방향에서 상기 제2 영역의 일 측에 위치한 제1 패드 영역;
    상기 제2 영역에 배치되며, 상기 제2 영역으로부터 상기 제1 패드 영역으로 연결된 제1 배선들; 및
    상기 표시 영역에 배치되며, 상기 제2 신호선들 중 상기 제1 영역에 위치한 제2 신호선들을 상기 제1 배선들에 연결하는 브릿지들을 포함하며,
    상기 제1 영역은, 상기 제2 신호선들 중 상기 제1 영역에 위치한 서로 다른 제2 신호선들을 포함한 제1 화소 열들을 포함하고,
    상기 제2 영역은, 상기 제2 신호선들 중 상기 제2 영역에 위치한 서로 다른 제2 신호선들 및 상기 제1 배선들 중 서로 다른 제1 배선들을 포함한 제2 화소 열들을 포함하며,
    상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율에 대응하는 개수의 상기 제1 배선들을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수 및 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수에 비례하는 개수의 상기 제1 배선들을 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 화소 열들 각각은, 상기 제2 화소 열들의 개수에 반비례하는 개수의 상기 제1 배선들을 포함하는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 화소 열들 각각은, 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수와 동일한 개수의 상기 제1 배선들을 포함하고,
    상기 제2 영역은, 상기 제1 영역에 배치된 상기 제1 화소 열들의 개수와 동일한 개수의 상기 제2 화소 열들을 포함하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 제2 화소 열들 각각은, 상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수의 1/K(K는 2 이상의 양의 정수)에 해당하는 개수의 상기 제1 배선들을 포함하고,
    상기 제2 영역은, 상기 제1 화소 열들의 개수의 K배에 해당하는 개수의 상기 제2 화소 열들을 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 화소 열들 각각에 배치된 상기 제2 신호선들의 개수와 상기 제2 화소 열들 각각에 배치된 상기 제1 배선들의 개수의 비율은 N:M(N, M은 각각 2 이상의 양의 정수)이고,
    상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율은, M:N인, 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 방향에서 상기 제1 영역의 일 측에 위치한 패드-프리 영역을 더 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 배선들은, 상기 제2 영역으로부터 상기 제2 방향으로 연장되어 상기 제1 패드 영역으로 연결되고,
    상기 제2 신호선들 중 상기 제2 영역에 위치한 상기 제2 신호선들은, 상기 제2 영역으로부터 상기 제2 방향으로 연장되어 상기 제1 패드 영역으로 연결되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 패드 영역에 위치하며, 상기 제1 배선들 및 상기 브릿지들을 통해 상기 제1 영역에 위치한 상기 제2 신호선들에 전기적으로 연결된 제1 패드들; 및
    상기 제1 패드 영역에 위치하며, 상기 제2 영역에 위치한 상기 제2 신호선들에 전기적으로 연결된 제2 패드들을 더 포함하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 방향에서 상기 제3 영역의 일 측에 위치한 제2 패드 영역을 더 포함하며,
    상기 제2 신호선들 중 상기 제3 영역에 위치한 제2 신호선들은, 상기 제3 영역으로부터 상기 제2 방향으로 연장되어 상기 제2 패드 영역으로 연결되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 영역에 배치되며, 상기 제3 영역으로부터 상기 제2 방향으로 연장되어 상기 제2 패드 영역으로 연결된 제2 배선들을 더 포함하고,
    상기 제2 배선들은, 상기 제3 영역에서 상기 제1 신호선들에 전기적으로 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제2 패드 영역에 위치하며, 상기 제2 배선들을 통해 상기 제1 신호선들에 전기적으로 연결된 제3 패드들; 및
    상기 제2 패드 영역에 위치하며, 상기 제3 영역에 위치한 상기 제2 신호선들에 전기적으로 연결된 제4 패드들을 더 포함하는, 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 영역은, 상기 제3 영역의 주변에 위치한 제4 영역을 더 포함하고,
    상기 제2 방향에서 상기 제4 영역의 일 측에 위치한 제3 패드 영역을 더 포함하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 표시 영역에 배치되며, 상기 화소들에 연결된 전원선;
    상기 제4 영역에 배치되어 상기 전원선에 연결되며, 상기 제4 영역으로부터 상기 제2 방향으로 연장되어 상기 제3 패드 영역으로 연결된, 제3 배선;
    상기 제3 패드 영역에 위치하며, 상기 제3 배선을 통해 상기 전원선에 전기적으로 연결된, 제5 패드들; 및
    상기 제3 패드 영역에 위치하며, 상기 제2 신호선들 중 상기 제4 영역에 위치한 제2 신호선들에 전기적으로 연결된 제6 패드들을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 표시 영역에서 상기 제2 방향으로 연장되며 상기 전원선에 연결된 더미 배선을 더 포함하는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 배선들 각각은, 상기 제2 화소 열들 중 상기 제1 방향에서 서로 이웃한 제2 화소 열들에 배치된 화소들의 화소 회로들의 사이, 또는 상기 제2 영역의 첫 번째 또는 마지막 제2 화소 열에 배치된 화소들의 화소 회로들의 주변에 배치되는, 표시 장치.
  17. 제1 항에 있어서,
    상기 브릿지들은, 상기 제2 방향에서 서로 이웃한 두 화소 행들의 사이에 배치되는, 표시 장치.
  18. 제1 항에 있어서,
    상기 제1 영역은, 상기 제1 방향에서 상기 표시 영역의 양 가장자리에 위치하고,
    상기 제2 영역은, 상기 제1 방향에서 상기 제1 영역에 바로 인접하며,
    상기 제3 영역은, 상기 제1 방향에서 상기 표시 영역의 중앙에 위치하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 패드 영역, 및 상기 제1 패드 영역에 인접하며 상기 제2 방향에서 상기 제3 영역의 일 측에 위치한 제2 패드 영역을 포함한 패드 영역; 및
    상기 제1 방향에서 상기 패드 영역의 양측에 위치하며 상기 제2 방향에서 상기 제1 영역의 일 측에 위치한 패드-프리 영역을 더 포함하는, 표시 장치.
  20. 제1 방향을 따라 배치된 블록들을 포함하는 표시 패널, 및
    상기 블록들 각각의 패드 영역들 상에 위치하며 상기 제1 방향을 따라 배치된 구동 회로들을 포함하며,
    상기 블록들 각각은,
    상기 제1 방향을 따라 제1 영역 및 제2 영역을 포함한 영역들로 구획되며, 상기 제1 방향으로 연장된 제1 신호선들, 제2 방향으로 연장된 제2 신호선들, 및 상기 제1 신호선들 및 상기 제2 신호선들에 연결된 화소들을 포함한, 표시 영역;
    상기 제2 방향에서 각각 상기 제1 영역 및 상기 제2 영역의 일 측에 위치한, 패드-프리 영역 및 패드 영역;
    상기 제2 영역에 배치되며, 상기 제2 영역으로부터 상기 패드 영역으로 연결된, 제1 배선들; 및
    상기 제2 신호선들 중 상기 제1 영역에 위치한 제2 신호선들을 상기 제1 배선들에 연결하는 브릿지들을 포함하고,
    상기 제1 영역은, 상기 제2 신호선들 중 상기 제1 영역에 위치한 서로 다른 제2 신호선들을 포함한 제1 화소 열들을 포함하고,
    상기 제2 영역은, 상기 제2 신호선들 중 상기 제2 영역에 위치한 서로 다른 제2 신호선들 및 상기 제1 배선들 중 서로 다른 제1 배선들을 포함한 제2 화소 열들을 포함하며,
    상기 제2 화소 열들 각각은, 상기 제1 화소 열들의 개수와 상기 제2 화소 열들의 개수의 비율에 대응하는 개수의 상기 제1 배선들을 포함하는, 표시 장치.
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