KR20240007865A - 표시 장치 - Google Patents

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이지혜
김경배
표기현
홍성철
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 제1 방향으로 배열되며, 제1 색, 제2 색, 및 제3 색을 각각 발광하는 제1 부화소, 제2 부화소, 및 제3 부화소를 포함하는 화소; 제1 방향과 교차하는 제2 방향으로 연장되며, 제1 부화소에 중첩하고, 제1 전원을 전달하는 제1 수직 전원선; 제2 방향으로 연장되며, 제2 부화소에 중첩하고, 제2 전원을 전달하는 제2 수직 전원선; 제2 방향으로 연장되며, 제3 부화소에 중첩하고, 제3 전원을 전달하는 제3 수직 전원선; 제1 방향으로 연장되고, 제1 컨택홀을 통해 제1 수직 전원선과 연결되는 제1 수평 전원선; 제1 방향으로 연장되고, 제2 컨택홀을 통해 제2 수직 전원선과 연결되는 제2 수평 전원선; 및 제1 방향으로 연장되고, 제3 컨택홀을 통해 제3 수직 전원선과 연결되는 제3 수평 전원선을 포함한다. 제1 전원, 제2 전원, 및 제3 전원의 전압이 모두 상이하다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 휴대 단말기에 관한 것으로서, 더욱 상세하게는 플렉서블 디스플레이 장치를 이용한 휴대 단말기에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 정렬 전극 하부의 통일된 전원선 배치 디자인을 갖는 부화소들을 포함하고, 부화소들 각각을 지나가는 수직 전원선들로 서로 다른 전원의 전압들을 공급하는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 제1 화소행과 제2 화소행 사이에 제1 수평 전원선이 배치되고, 상기 제2 화소행과 제3 화소행 사이에 제2 수평 전원선 및 제3 수평 전원선이 배치되는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 제1 방향으로 배열되며, 제1 색, 제2 색, 및 제3 색을 각각 발광하는 제1 부화소, 제2 부화소, 및 제3 부화소를 포함하는 화소; 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 부화소에 중첩하고, 제1 전원을 전달하는 제1 수직 전원선; 상기 제2 방향으로 연장되며, 상기 제2 부화소에 중첩하고, 제2 전원을 전달하는 제2 수직 전원선; 상기 제2 방향으로 연장되며, 상기 제3 부화소에 중첩하고, 제3 전원을 전달하는 제3 수직 전원선; 상기 제1 방향으로 연장되고, 제1 컨택홀을 통해 상기 제1 수직 전원선과 연결되는 제1 수평 전원선; 상기 제1 방향으로 연장되고, 제2 컨택홀을 통해 상기 제2 수직 전원선과 연결되는 제2 수평 전원선; 및 상기 제1 방향으로 연장되고, 제3 컨택홀을 통해 상기 제3 수직 전원선과 연결되는 제3 수평 전원선을 포함할 수 있다. 상기 제1 전원, 상기 제2 전원, 및 상기 제3 전원의 전압이 모두 상이할 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 부화소들 각각은, 상기 제1 내지 제3 수직 전원선들 및 상기 제1 내지 제3 수평 전원선들 상에 배치되고, 상기 제1 방향으로 배열되며, 상기 제2 방향으로 연장되는 정렬 전극들; 및 평면 상에서 볼 때, 인접한 정렬 전극들 사이에 배치되며, 상기 제2 방향으로 배열되는 발광 소자들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 수직 전원선과 상기 제2 수직 전원선 사이의 상기 제1 방향으로의 간격은 상기 제2 수직 전원선과 상기 제3 수직 전원선의 상기 제1 방향으로의 간격과 동일할 수 있다.
일 실시예에 의하면, 상기 제1 수직 전원선, 상기 제2 수직 전원선, 및 상기 제3 수직 전원선의 평면 형상들은 동일할 수 있다.
일 실시예에 의하면, 상호 인접한 제1 화소행과 제2 화소행 사이에 상기 제1 수평 전원선이 배치될 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 부화소들 각각은, 상기 발광 소자들을 구동하는 화소 회로를 포함하고, 상기 화소 회로는, 상기 제1 수평 전원선에 전기적으로 연결되는 제1 전극, 상기 발광 소자들에 전기적으로 연결되는 제2 전극을 포함하고, 데이터 신호에 기초하여 구동 전류를 생성하는 제1 트랜지스터; 상기 제1 트랜지스터의 게이트 전극과 상기 데이터 신호를 제공하는 데이터선 사이에 전기적으로 연결되며, 상기 제1 방향으로 연장되는 주사선에 연결된 게이트 전극을 포함하는 제2 트랜지스터; 상기 제3 수평 전원선과 상기 제1 트랜지스터의 상기 제2 전극 사이에 전기적으로 연결되며, 상기 주사선에 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 상기 제2 전극 사이에 연결되는 스토리지 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 화소행의 상기 화소 회로와 상기 제2 화소행의 상기 화소 회로는 제1 수평 전원선을 기준으로 대칭이고, 상기 제1 화소행과 상기 제2 화소행 사이에는 상기 제2 수평 전원선, 상기 제3 수평 전원선, 및 상기 주사선이 배치되지 않을 수 있다.
일 실시예에 의하면, 상기 제1 화소행의 상기 제1 트랜지스터의 상기 제1 전극과 상기 제2 화소행의 상기 제1 트랜지스터의 상기 제1 전극은 일체로 형성되고, 제4 컨택홀을 통해 상기 제1 수평 전원선에 공통으로 연결될 수 있다.
일 실시예에 의하면, 상호 인접한 상기 제2 화소행과 제3 화소행 사이에 상기 제2 수평 전원선이 배치될 수 있다.
일 실시예에 의하면, 상기 제2 화소행의 상기 화소 회로와 상기 제3 화소행의 상기 화소 회로는 제2 수평 전원선을 기준으로 대칭이고, 상기 제2 화소행과 상기 제3 화소행 사이에는 상기 제1 수평 전원선이 배치되지 않을 수 있다.
일 실시예에 의하면, 상기 제2 화소행과 제3 화소행 사이에 상기 제2 화소행의 주사선, 및 상기 제3 화소행의 주사선이 더 배치될 수 있다.
일 실시예에 의하면, 상기 제2 화소행과 제3 화소행 사이에 상기 제2 화소행에 연결되는 상기 제3 수평 전원선, 및 상기 제3 화소행에 연결되는 상기 제3 수평 전원선이 더 배치될 수 있다.
일 실시예에 의하면, 상기 제1 수직 전원선, 상기 제2 수직 전원선, 및 상기 제3 수직 전원선은 각각 상기 화소 내에 하나씩 배치될 수 있다.
일 실시예에 의하면, 상기 정렬 전극들 사이의 상기 제1 방향으로의 간격들은 동일할 수 있다.
본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따른 표시 장치는, 제1 방향으로 배열되며, 제1 색, 제2 색, 및 제3 색을 각각 발광하는 제1 부화소, 제2 부화소, 및 제3 부화소를 포함하는 화소; 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 부화소에 중첩하고, 제1 전원을 전달하는 제1 수직 전원선; 상기 제2 방향으로 연장되며, 상기 제2 부화소에 중첩하고, 제2 전원을 전달하는 제2 수직 전원선; 상기 제2 방향으로 연장되며, 상기 제3 부화소에 중첩하고, 제3 전원을 전달하는 제3 수직 전원선; 상기 제1 방향으로 연장되고, 제1 컨택홀을 통해 상기 제1 수직 전원선과 연결되는 제1 수평 전원선; 상기 제1 방향으로 연장되고, 제2 컨택홀을 통해 상기 제2 수직 전원선과 연결되는 제2 수평 전원선; 및 상기 제1 방향으로 연장되고, 제3 컨택홀을 통해 상기 제3 수직 전원선과 연결되는 제3 수평 전원선을 포함할 수 있다. 상호 인접한 제1 화소행과 제2 화소행 사이에 상기 제1 수평 전원선이 배치되고, 상호 인접한 상기 제2 화소행과 제3 화소행 사이에 상기 제2 수평 전원선 및 상기 제3 수평 전원선이 배치될 수 있다.
일 실시예에 의하면, 상기 제1 내지 제3 부화소들 각각은, 상기 제1 내지 제3 전원들에 기초하여 구동 전류를 생성하는 트랜지스터들을 포함하는 화소 회로층; 및 상기 화소 회로층 상에 배치되며, 발광 소자들을 포함하는 표시 소자층을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 화소행의 상기 화소 회로와 상기 제2 화소행의 상기 화소 회로는 제1 수평 전원선을 기준으로 대칭이고, 상기 제2 화소행의 상기 화소 회로와 상기 제3 화소행의 상기 화소 회로는 상기 제2 수평 전원선을 기준으로 대칭일 수 있다.
일 실시예에 의하면, 상기 표시 소자층은, 상기 화소 회로층과 상기 발광 소자들 사이에 배치되고, 상기 제1 방향으로 배열되며, 상기 제2 방향으로 연장되는 정렬 전극들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 전원, 상기 제2 전원, 및 상기 제3 전원의 전압이 모두 상이할 수 있다.
일 실시예에 의하면, 상기 제1 수직 전원선과 상기 제2 수직 전원선 사이의 상기 제1 방향으로의 간격은 상기 제2 수직 전원선과 상기 제3 수직 전원선의 상기 제1 방향으로의 간격과 동일할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 제1 전원, 제2 전원, 및 제3 전원을 각각 전달하며 제2 방향으로 연장되는 수직 전원선들이 화소 내에 하나씩만 배치됨으로써 부화소들 내에서의 배선 수가 감소되며, 화소 회로층의 디자인이 단순화될 수 있다. 또한, 부화소들의 화소 회로층의 평면 및 단면 레이아웃이 통일될 수 있다. 따라서, 정렬 전극들에 의해 형성되는 전계들의 부화소들 간 편차가 최소화 또는 저감되며, 부화소들 간 발광 소자들의 정렬 편차가 최소화될 수 있다.
또한, 수평 전원선들(예를 들어, 제1 수평 전원선 또는 제2 수평 전원선)을 기준으로 화소 회로층의 평면 형상이 대칭되도록 설계됨으로써, 금속 배선들의 집적도가 낮아질 수 있다. 따라서, 표시 장치의 수율 및 해상도가 증가될 수 있다.
다만, 본 발명의 효과는 상술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4는 도 3의 표시 장치에 포함되는 부화소의 일 예를 나타내는 회로도이다.
도 5 및 도 6은 도 3의 표시 장치에 포함되는 화소에 연결되는 신호선들의 일 예를 개략적으로 나타내는 도면들이다.
도 7은 도 3의 표시 장치의 표시 영역의 화소 회로층의 일 예를 나타내는 개략적인 레이아웃 도면이다.
도 8은 도 3의 표시 장치에 포함되는 정렬 전극들 및 발광 소자들의 일 예를 나타내는 개략적인 평면도이다.
도 9는 도 3의 표시 장치에 포함되는 표시 소자층의 일 예를 나타내는 개략적인 평면도이다.
도 10은 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 개략적인 단면도이다.
도 11은 도 7 및 도 8의 I-I'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 12는 도 7의 II-II'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 13은 도 7의 III-III'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 14는 도 7 및 도 8의 IV-IV'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 15는 도 3의 표시 장치의 표시 영역의 화소 회로층의 다른 일 예를 나타내는 개략적인 레이아웃 도면이다.
도 16은 도 3의 표시 장치의 표시 영역의 화소 회로층의 또 다른 일 예를 나타내는 개략적인 레이아웃 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 발광 소자를 개략적으로 나타내는 사시도이고, 도 2는 도 1의 발광 소자의 일 예를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현될 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
일 실시예에서, 활성층(12)에서 방출되는 광의 파장에 따라 발광 소자(LD)의 색(또는, 출광색)이 결정될 수 있다. 이러한 발광 소자(LD)의 색은 이에 대응하는 화소의 색을 결정할 수 있다. 예를 들어, 발광 소자(LD)는 적색 광, 녹색 광, 또는 청색 광을 방출할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면의 적어도 일부를 둘러쌀 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자(LD)들을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 부화소의 발광 영역)에 공급할 때, 상기 발광 소자(LD)들이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
다만, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 표시 장치에 적용되는 발광 소자(LD)가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자는 플립 칩(flip chip) 타입의 마이크로 발광 다이오드 또는 유기 발광층을 포함하는 유기 발광 소자일 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 1, 도 2, 및 도 3을 참조하면, 표시 장치(DD)는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 화소(PX), 기판(SUB) 상에 제공되며 화소(PX)를 구동하는 구동부, 및 화소(PX)와 구동부를 연결하는 배선부를 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소(PX)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PX)들을 구동하기 위한 구동부 및 화소(PX)들과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다.
배선부는 구동부와 화소(PX)를 전기적으로 연결할 수 있다. 배선부는 화소(PX)에 신호를 제공하며 화소(PX) 각각에 연결된 신호선들, 일 예로, 주사선, 데이터선 등과 연결된 팬아웃선을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
화소(PX)는 제1 방향(DR1) 및 제2 방향(DR2)으로 배열될 수 있다. 화소(PX)는 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)를 포함할 수 있다. 일 실시예에서, 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)는 각각 적색, 녹색, 및 청색 중 하나의 색으로 발광할 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)는 각각 적색, 녹색, 및 청색이 아닌 다른 색으로 발광할 수도 있다.
제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3) 각각은 대응되는 주사 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3) 각각의 광원을 구성할 수 있다.
도 4는 도 3의 표시 장치에 포함되는 부화소의 일 예를 나타내는 회로도이다.
이하의 실시예에서는, 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)를 포괄하여 명명할 때에는 부화소(SPX)라고 한다.
도 1, 도 2, 도 3, 및 도 4를 참조하면,부화소(SPX)는 화소 회로(PXC) 및 발광부(EMU)를 포함할 수 있다.
실시예에 따라, 발광부(EMU)는 제1 전원(VDD)에 접속하여 제1 전원(VDD)의 전압이 인가되는 제1 전원선(PL1)과 제2 전원(VSS)에 접속하여 제2 전원(VSS)의 전압이 인가되는 제2 전원선(PL2) 사이에 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 예를 들어, 발광부(EMU)는, 병렬 연결된 발광 소자(LD)들을 포함하는 적어도 하나의 직렬단(또는, 스테이지)을 포함할 수 있다. 예를 들어, 발광부(EMU)는 발광 소자(LD)들의 직/병렬 혼합 구조를 가질 수 있다.
일 실시에예서, 발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS) 사이에 직렬 연결되는 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 제1 및 제2 전원들(VDD, VSS)의 전위차는 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다. 제1 전원(VDD)의 전압은 제1 전원선(PL1)을 통해 제공되고, 제2 전원(VSS)의 전압은 제2 전원선(PL2)을 통해 제공될 수 있다.
제1 직렬단(SET1)은 제1 화소 전극(PE1)과 연결 전극(CTE) 사이에 연결된 제1 발광 소자(LD1)들을 포함할 수 있다. 또한, 제1 직렬단(SET1)은 제1 화소 전극(PE1)과 연결 전극(CTE) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수도 있다.
제2 직렬단(SET2)은 연결 전극(CTE)과 제2 화소 전극(PE2) 사이에 연결된 제2 발광 소자(LD2)들을 포함할 수 있다. 또한, 제2 직렬단(SET2)은 연결 전극(CTE)과 제2 화소 전극(PE2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수도 있다.
상술한 실시예에서, 제1 직렬단(SET1)의 제1 화소 전극(PE1)이 부화소(SPX)의 애노드이고, 제2 직렬단(SET2)의 제2 화소 전극(PE2)이 부화소(SPX)의 캐소드일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 직렬단들(SET1, SET2)을 포함한 부화소(SPX)의 발광부(EMU)는 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 도 6의 직/병렬 혼합 구조의 발광부(EMU)는 발광 소자(LD)들을 병렬로만 연결한 구조의 발광부에 비하여 구동 전류를 감소시킬 수 있다. 또한, 도 6의 직/병렬 혼합 구조의 발광부(EMU)는 동일한 개수의 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광부에 비하여 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 따라서, 발광부(EMU)의 출광 효율이 개선될 수 있다. 다만, 이는 예시적인 것으로서, 직렬단들(SET1, SET2)의 개수가 이에 한정되는 것은 아니다.
화소 회로(PXC)는 부화소(SPX)의 주사선(Si, 단, i는 양의 정수) 및 데이터선(Dj, 단, j는 양의 정수)에 접속될 수 있다. 또한, 화소 회로(PXC)는 제3 전원선(PL3)에 더 접속될 수 있다. 일 예로, 부화소(SPX)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 부화소(SPX)의 화소 회로(PXC)는 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다.
일 실시예에서, 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 내지 T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 제1 전원선(PL1)과 발광부(EMU, 예를 들어, 발광 소자(LD)들) 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극은 제1 전원선(PL1)에 연결되고, 제1 트랜지스터(T1)의 제2 전극은 제2 노드(N2)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다.
제2 트랜지스터(T2)는 주사 신호에 응답하여 부화소(SPX)를 선택하고, 부화소(SPX)를 활성화하는 스위칭 트랜지스터일 수 있다. 제2 트랜지스터(T2)는 i번째 데이터선(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 i번째 주사선(Si)에 연결될 수 있다.
제2 트랜지스터(T2)는 i번째 주사선(Si)으로 공급되는 주사 신호에 의해 턴-온되고, 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제3 전원선(PL3)과 제1 트랜지스터(T1)의 제2 전극(예를 들어, 제2 노드(N2)) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 주사선(Si)에 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 게이트 전극과 제3 트랜지스터(T3)의 게이트 전극은 i번째 주사선(Si)에 공통으로 연결될 수 있다.
제3 전원선(PL3)은 제3 전원(Vint, 예를 들어, 초기화 전원)의 전압을 제공할 수 있다. 예를 들어, 제3 전원선(PL3)은 모든 부화소(SPX)들에 공통으로 연결될 수 있다. 제3 전원(Vint)의 전압은 제1 전원(VDD)의 전압 및 제2 전원(VSS)의 전압과 다를 수 있다.
제3 트랜지스터(T3)가 턴-온되면, 제3 전원(Vint)의 전압이 제2 노드(N2)에 제공될 수 있다. 데이터 신호가 부화소(SPX)에 공급될 때 제2 노드(N2)로 제3 전원(Vint)의 전압이 공급됨으로써, 스토리지 커패시터(Cst)에는 데이터 신호와 제3 전원(Vint)의 차이에 상응하는 전압이 저장될 수 있다. 따라서, 부화소(SPX)의 안정적인 구동이 가능하다.
이와 같이, 제2 트랜지스터(T2)와 제3 트랜지스터(T3)가 주사선(예를 들어, i번째 주사선(Si))을 공유하고, 전체 부화소들이 제3 전원선(PL3)을 공유함으로써 화소 회로 레이아웃이 단순화될 수 있으며, 고해상도 구현이 가능할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전할 수 있다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 화소 회로(PXC)에 포함된 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3)이 모두 N타입 트랜지스터인 실시예를 개시하였으나, 이에 한정되지는 않는다. 예를 들어, 상술한 제1, 제2, 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 화소 회로(PXC)의 구조는 공지된 다양한 구조로 변형될 수 있다.
도 5 및 도 6은 도 3의 표시 장치에 포함되는 화소에 연결되는 신호선들의 일 예를 개략적으로 나타내는 도면들이다.
도 3, 도 4, 도 5, 및 도 6을 참조하면, 표시 장치(DD)는 화소들(PX1, PX2, PX3)을 각각 포함하는 화소행들(P_ROWi, P_ROW(i+1), P_ROW(i+2), 단, i는 양의 정수)을 포함할 수 있다.
제1 화소(PX1)는 i번째 화소행(P_ROWi)에 배치될 수 있다. i번째 화소행(P_ROWi)에서 제1 화소(PX1)의 배치가 제1 방향(DR1)으로 반복될 수 있다. 제2 화소(PX2)는 i+1번째 화소행(P_ROW(i+1))에 배치될 수 있다. i+1번째 화소행(P_ROW(i+1))에서 제2 화소(PX2)의 배치가 제1 방향(DR1)으로 반복될 수 있다. 제3 화소(PX3)는 i+2번째 화소행(P_ROW(i+2))에 배치될 수 있다. i+2번째 화소행(P_ROW(i+2))에서 제3 화소(PX3)의 배치가 제1 방향(DR1)으로 반복될 수 있다.
이하, 설명의 편의를 위해, i번째 화소행(P_ROWi), i+1번째 화소행(P_ROW(i+1)), 및 i+2번째 화소행(P_ROW(i+2))은 각각 제1 화소행(P_ROWi), 제2 화소행(P_ROW(i+1)), 및 제3 화소행(P_ROW(i+2))으로 설명하기로 한다.
제1 화소(PX1)는 제1 방향(DR1)으로 배열되는 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)를 포함할 수 있다. 제2 화소(PX2)는 제1 방향(DR1)으로 배열되는 제1 부화소(SPX1'), 제2 부화소(SPX2'), 및 제3 부화소(SPX3')를 포함할 수 있다. 제3 화소(PX3)는 제1 방향(DR1)으로 배열되는 제1 부화소(SPX1"), 제2 부화소(SPX2"), 및 제3 부화소(SPX3")를 포함할 수 있다.
제1 화소(PX1)의 부화소들(SPX1, SPX2, SPX3)은 i번째 주사선(Si)에 연결될 수 있다. 제2 화소(PX2)의 부화소들(SPX1', SPX2', SPX3')은 i+1번째 주사선(Si+1)에 연결될 수 있다. 제3 화소(PX3)의 부화소들(SPX1", SPX2", SPX3")은 i+2번째 주사선(Si+2)에 연결될 수 있다. 주사선들(Si, Si+1, Si+2)은 각각 제1 방향(DR1)으로 연장될 수 있다.
제1 부화소들(SPX1, SPX1', SPX1")은 제1 데이터선(D1)에 연결될 수 있다. 제2 부화소들(SPX2, SPX2', SPX2")은 제2 데이터선(D2)에 연결될 수 있다. 제3 부화소들(SPX3, SPX3', SPX3")은 제3 데이터선(D3)에 연결될 수 있다. 데이터선들(D1, D2, D3)은 각각 제2 방향(DR2)으로 연장될 수 있다.
일 실시예에서, 제1 전원(VDD)을 전달하는 제1 전원선(PL1)은 제1 수직 전원선(VPL1) 및 제1 수평 전원선들(HPL1_1, HPL1_2)을 포함할 수 있다. 제1 수직 전원선(VPL1)은 제2 방향(DR2, 예를 들어, 수직 방향)으로 연장될 수 있다.
일 실시예에서, 제1 수직 전원선(VPL1)은 제1 부화소들(SPX1, SPX1', SPX1")에 중첩할 수 있다. 제1 수직 전원선(VPL1)은 컨택홀들을 통해 제1 수평 전원선들(HPL1_1, HPL1_2)과 연결될 수 있다.
첫번째 제1 수평 전원선(HPL1_1)은 제1 화소행(P_ROWi)과 제2 화소행(P_ROW(i+1))의 사이에서 제1 방향(DR1)으로 연장될 수 있다. 제1 화소(PX1)와 제2 화소(PX2)는 첫번째 제1 수평 전원선(HPL1_1)에 공통으로 연결될 수 있다. 따라서, 도 6에 도시된 바와 같이, 제2 화소행(P_ROW(i+1))과 제3 화소행(P_ROW(i+2)) 사이에는 제1 전원(VDD)을 전달하는 수평 전원선이 배치되지 않는다. 예를 들어, 두번째 제2 수평 전원선(HPL1_2)은 제3 화소행(P_ROW(i+2))의 하측(예를 들어, 제3 화소행(P_ROW(i+2))과 제4 화소행의 사이)에 배치될 수 있다.
예를 들어, 수평 전원선들은 홀수 번째 화소행들의 하측에 배치될 수 있다.
일 실시예에서, 제2 전원(VSS)을 전달하는 제2 전원선(PL2)은 제2 수직 전원선(VPL2) 및 제2 수평 전원선들(HPL2_1, HPL2_2)을 포함할 수 있다. 제2 수직 전원선(VPL2)은 제2 방향(DR2)으로 연장될 수 있다. 제1 수직 전원선(VPL1)과 제2 수직 전원선(VPL2)의 연장 형상(배선 폭 및 두께 등)은 실질적으로 동일할 수 있다.
일 실시예에서, 제2 수직 전원선(VPL2)은 제2 부화소들(SPX2, SPX2', SPX2")에 중첩할 수 있다. 제2 수직 전원선(VPL2)은 컨택홀들을 통해 제2 수평 전원선들(HPL2_1, HPL2_2)과 연결될 수 있다.
첫번째 제2 수평 전원선(HPL2_1)은 제1 화소행(P_ROWi)의 상측에서 제1 방향(DR1)으로 연장될 수 있다. 두번째 제2 수평 전원선(HPL2_2)은 제2 화소행(P_ROW(i+1))과 제3 화소행(P_ROW(i+2)) 사이에 배치될 수 있다. 일 실시예에서, 제2 화소(PX2)와 제3 화소(PX3)는 두번째 제2 수평 전원선(HPL2_2)에 공통으로 연결될 수 있다.
따라서, 도 5에 도시된 바와 같이, 제1 화소행(P_ROWi)과 제2 화소행(P_ROW(i+1)) 사이에는 제2 전원(VSS)을 전달하는 수평 전원선이 배치되지 않는다. 예를 들어, 제2 수평 전원선들은 짝수 번째 화소행들의 하측에 배치될 수 있다.
일 실시예에서, 제3 전원(Vint)을 전달하는 제3 전원선(PL3)은 제3 수직 전원선(VPL3) 및 제3 수평 전원선들(HPL3_1, HPL3_2, HPL3_3)을 포함할 수 있다. 제3 수직 전원선(VPL3)은 제2 방향(DR2)으로 연장될 수 있다. 예를 들어, 제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 및 제3 수직 전원선(VPL3)의 연장 형상(배선 폭 및 두께 등)은 실질적으로 동일할 수 있다.
일 실시예에서, 제3 수직 전원선(VPL3)은 제3 부화소들(SPX3, SPX3', SPX3")에 중첩할 수 있다. 제3 수직 전원선(VPL3)은 컨택홀들을 통해 제3 수평 전원선들(HPL3_1, HPL3_2, HPL3_3)과 연결될 수 있다.
첫번째 제3 수평 전원선(HPL3_1)은 제1 화소행((P_ROWi)의 상측에서 제1 방향(DR1)으로 연장될 수 있다. 두번째 제2 수평 전원선(HPL2_2) 및 세번째 제3 수평 전원선(HPL3_2)은 제2 화소행(P_ROW(i+1))과 제3 화소행(P_ROW(i+2)) 사이에 배치될 수 있다.
따라서, 도 5에 도시된 바와 같이, 제1 화소행(P_ROWi)과 제2 화소행(P_ROW(i+1)) 사이에는 제3 전원(Vint)을 전달하는 수평 전원선이 배치되지 않는다. 예를 들어, 제3 수평 전원선들은 짝수 번째 화소행들의 하측에 배치될 수 있다.
일 실시예에서, 도 5에 도시된 바와 같이, 제1 화소행(P_ROWi)과 제2 화소행(P_ROW(i+1))의 화소 회로들 및 이에 관련된 신호선들은 첫번째 제1 수평 전원선(HPL1_1)을 기준으로 대칭일 수 있다. 제1 화소(PX1)의 부화소들(SPX1, SPX2, SPX3)의 화소 회로들의 레이아웃 구조는 실질적으로 동일할 수 있다. 제2 화소(PX2)의 부화소들(SPX1', SPX2', SPX3')의 화소 회로들의 레이아웃 구조는 실질적으로 동일할 수 있다. 제1 화소(PX1)의 부화소들(SPX1, SPX2, SPX3)의 화소 회로들과 제2 화소(PX2)의 부화소들(SPX1', SPX2', SPX3')의 화소 회로들은 첫번째 제1 수평 전원선(HPL1_1)을 기준으로 대칭되는 형상을 가질 수 있다.
일 실시예에서, 도 6에 도시된 바와 같이, 제2 화소행(P_ROW(i+1))과 제3 화소행(P_ROW(i+2))의 화소 회로들 및 이에 관련된 신호선들은 두 번째 제2 수평 전원선(HPL2_2)을 기준으로 대칭일 수 있다. 제2 화소(PX2)의 부화소들(SPX1', SPX2', SPX3')의 화소 회로들과 제3 화소(PX3)의 부화소들(SPX1", SPX2", SPX3")의 화소 회로들은 두번째 제2 수평 전원선(HPL2_2)을 기준으로 대칭되는 형상을 가질 수 있다.
또한, 두번째 제3 수평 전원선(HPL3_2)과 세번째 제3 수평 전원선(HPL3_3)은 두번째 제2 수평 전원선(HPL2_2)을 기준으로 대칭하여 배치되고, i+1번째 주사선(Si+1)과 i+2번째 주사선(Si+2) 또한 두번째 제2 수평 전원선(HPL2_2)을 기준으로 대칭하여 배치될 수 있다. 예를 들어, 제2 화소행(P_ROW(i+1))과 제3 화소행(P_ROW(i+2)) 사이에 제2 방향(DR2)에 대하여 순차적으로 i+1번째 주사선(Si+1), 두번째 제3 수평 전원선(HPL3_2), 두번째 제2 수평 전원선(HPL2_2), 세번째 제3 수평 전원선(HPL3_3), 및 i+2번째 주사선(Si+2)이 배열될 수 있다.
도 5 및 도 6에는 제1 내지 제3 수직 전원선들(VPL1, VPL2, VPL3)이 제1 방향(DR1)으로 순차 배열되는 것으로 도시되었으나, 이는 예시적인 것으로서, 수직 전원선들의 배열 순서가 이에 한정되는 것은 아니다.
이와 같이, 제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(Vint)를 각각 전달하는 수직 전원선들(VPL1, VPL2, VPL3)이 화소(PX1, PX2, PX3) 내에 하나씩만 배치됨으로써 표시 장치(DD)의 백플레인 디자인이 단순화될 수 있다. 또한, 수평 전원선들(예를 들어, HPL1_1, HPL2_2)을 기준으로 백플레인 평면 형상이 대칭되도록 설계됨으로써, 금속 배선들의 집적도가 낮아질 수 있다. 따라서, 표시 장치(DD)의 수율 및 해상도가 증가될 수 있다.
도 7은 도 3의 표시 장치의 표시 영역의 화소 회로층의 일 예를 나타내는 개략적인 레이아웃 도면이다.
도 7에는 도 5의 제1 화소(PX1) 및 제2 화소(PX2)의 화소 회로(PXC, 예를 들어, 화소 회로층(PCL) 또는 백플레인 구조물)들을 중심으로 레이아웃이 도시된다.
도 3, 도 4, 도 5, 도 6, 및 도 7을 참조하면, 제1 화소(PX1)는 제1 부화소(SPX1) 제2 부화소(SPX2), 및 제2 부화소(SPX3)를 포함하고, 제2 화소(PX2)는 제1 부화소(SPX1'), 제2 부화소(SPX2'), 및 제3 부화소(SPX3')를 포함할 수 있다.
부화소들(SPX1, SPX2, SPX3, SPX1', SXP2', SPX3')은 상호 동일하거나 유사한 구성을 가지므로, 공통된 구성에 대해서는 제1 부화소(SPX1)를 기준으로 설명하고, 중복되는 설명은 생략하기로 한다. 또한, 도 7에서 부화소들(SPX1, SPX2, SPX3, SPX1', SXP2', SPX3')을 정의하는 영역은 내부의 트랜지스터들, 데이터선, 및 수직 전원선을 기준으로 임의로 구획하였으나, 이는 설명의 편의를 위한 것이며, 부화소들이 도 7에 도시된 것과 같이 구분되어야만 하는 것은 아니다.
주사선들(Si, Si+1, Si+2)은 제1 방향(DR1)으로 연장되고, 데이터선들(D1, D2, D3)은 제2 방향(DR2)으로 연장될 수 있다.
제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 및 제3 수직 전원선(VPL3)은 제2 방향(DR2)으로 연장될 수 있다. 상호 인접한 수직 전원선들 사이의 제1 방향(DR1)으로의 간격들은 실질적으로 동일할 수 있다. 예를 들어, 제1 수직 전원선(VPL1)과 제2 수직 전원선(VPL2) 사이의 간격과 제2 수직 전원선(VPL2)과 제3 수직 전원선(VPL3) 사이의 간격은 실질적으로 동일할 수 있다.
또한, 제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 및 제3 수직 전원선(VPL3)의 평면 형상은 실질적으로 동일할 수 있다.
제1 수직 전원선(VPL1)은 제1 화소들(SPX1, SPX1')에 중첩하고, 제2 방향(DR2)으로 연장될 수 있다. 제2 수직 전원선(VPL2)은 제2 화소들(SPX2, SPX2')에 중첩하고, 제2 방향(DR2)으로 연장될 수 있다. 제3 수직 전원선(VPL3)은 제3 화소들(SPX3, SPX3')에 중첩하고, 제2 방향(DR2)으로 연장될 수 있다.
제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 제3 수직 전원선(VPL3), 및 데이터선들(D1, D2, D3)은 동일한 물질을 포함하며, 동일한 공정을 통해 동일한 층에 배치될 수 있다. 예를 들어, 제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 제3 수직 전원선(VPL3), 및 데이터선들(D1, D2, D3)은 제1 도전층에 형성될 수 있다.
제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 제3 수직 전원선(VPL3), 및 데이터선들(D1, D2, D3)을 포함하는 제1 도전층 상에 제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2), 및 제3 액티브 패턴(ACT3)을 포함하는 반도체층이 배치될 수 있다.
제1 액티브 패턴(ACT1), 제2 액티브 패턴(ACT2), 및 제3 액티브 패턴(ACT3)은 동일한 물질을 포함하며, 동일한 공정을 통해 동일한 층에 배치될 수 있다.
제1 액티브 패턴(ACT1)은 제1 트랜지스터(T1)의 채널 영역, 소스 영역, 및 드레인 영역을 포함할 수 있다. 일 실시예에서, 제1 화소(PX1)의 제1 부화소(SPX1)와 제2 화소(PX2)의 제1 부화소(SPX1')는 제1 액티브 패턴(ACT1)을 공유할 수 있다. 예를 들어, 제1 부화소(SPX1)의 제1 영역(예를 들어, 드레인 영역 또는 제1 전극)과 제1 부화소(SPX1')의 제1 영역(예를 들어, 드레인 영역 또는 제1 전극)은 일체로 형성되고, 제4 컨택홀(CH4)을 통해 제1 수평 전원선(HPL1)에 연결될 수 있다.
제1 액티브 패턴(ACT1)의 제2 영역(또는, 소스 영역)은 스토리지 커패시터(Cst)의 상부 전극(UE)과 연결될 수 있다.
제1 액티브 패턴(ACT1)의 채널 영역은 제1 게이트 전극(GE1)과 중첩할 수 있다. 제1 게이트 전극(GE1, 예를 들어, 제1 트랜지스터(T1)의 게이트 전극)은 스토리지 커패시터(Cst)의 하부 전극(LE)과 일체로 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 트랜지스터(T2)의 채널 영역, 소스 영역, 및 드레인 영역을 포함할 수 있다. 제2 액티브 패턴(ACT2)의 드레인 영역(또는, 소스 영역)은 컨택홀을 통해 제1 데이터선(D1)에 연결될 수 있다. 제2 액티브 패턴(ACT2)의 소스 영역(또는, 드레인 영역)은 컨택홀을 통해 브리지 패턴(BRP)에 연결될 수 있다. 브리지 패턴(BRP)은 다른 컨택홀을 통해 스토리지 커패시터(Cst)의 하부 전극(LE)에 연결될 수 있다.
제2 트랜지스터(T2)의 채널 영역은 제2 게이트 전극(GE2, 예를 들어, 제2 트랜지스터(T2)의 게이트 전극)에 중첩할 수 있다.
제3 액티브 패턴(ACT3)은 제3 트랜지스터(T3)의 채널 영역, 소스 영역, 및 드레인 영역을 포함할 수 있다. 제3 액티브 패턴(ACT3)의 드레인 영역(또는, 소스 영역)은 컨택홀(예를 들어, CH5, CH5a, 또는 CH5b)을 통해 첫번째 제3 수평 전원선(HPL3_1)에 연결될 수 있다. 제2 액티브 패턴(ACT2)의 소스 영역(또는, 드레인 영역)은 컨택홀을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결될 수 있다.
제3 트랜지스터(T3)의 채널 영역은 제3 게이트 전극(GE3, 예를 들어, 제3 트랜지스터(T3)의 게이트 전극)에 중첩할 수 있다.
제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 스토리지 커패시터(Cst)의 하부 전극(LE)은 동일한 물질을 포함하며, 동일한 공정을 통해 동일한 층에 배치될 수 있다. 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 스토리지 커패시터(Cst)의 하부 전극(LE)은 반도체층 상에 형성될 수 있다. 예를 들어, 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3), 및 스토리지 커패시터(Cst)의 하부 전극(LE)은 제2 도전층으로 형성될 수 있다.
제1 게이트 전극(GE1)과 하부 전극(LE)은 일체로 형성될 수 있다. 제1 게이트 전극(GE1)은 제1 액티브 패턴(ACT1)의 채널 영역에 중첩할 수 있다. 제1 게이트 전극(GE1)과 하부 전극(LE)은 브리지 패턴(BRP)을 통해 제2 액티브 패턴(ACT2)에 연결될 수 있다.
제2 게이트 전극(GE2)은 제2 액티브 패턴(ACT2)의 채널 영역에 중첩할 수 있다. 제2 게이트 전극(GE2)은 컨택홀을 통해 i번째 주사선(Si)에 연결될 수 있다.
제3 게이트 전극(GE3)은 제3 액티브 패턴(ACT3)의 채널 영역에 중첩할 수 있다. 제3 게이트 전극(GE3)은 컨택홀을 통해 i번째 주사선(Si)에 연결될 수 있다.
수평 전원선들(HPL1, HPL2_1, HPL3_1, HPL2_2, HPL3_2), 주사선들(Si, Si+1), 스토리지 커패시터(Cst)의 상부 전극(UE), 및 브리지 패턴(BRP)은 동일한 물질을 포함하며, 동일한 공정을 통해 동일한 층에 배치될 수 있다. 수평 전원선들(HPL1, HPL2_1, HPL3_1, HPL2_2, HPL3_2), 주사선들(Si, Si+1), 스토리지 커패시터(Cst)의 상부 전극(UE), 및 브리지 패턴(BRP)은 제3 도전층으로서 제2 도전층 상에 형성될 수 있다.
스토리지 커패시터(Cst)의 상부 전극(UE)은 하부 전극(LE)과 중첩할 수 있다. 상부 전극(UE)은 컨택홀들을 통해 제1 액티브 패턴(ACT1) 및 제3 액티브 패턴(ACT3)에 연결될 수 있다.
브리지 패턴(BRP)은 컨택홀들을 통해 제2 액티브 패턴(ACT2)과 하부 전극(LE)에 연결될 수 있다.
수평 전원선들(HPL1, HPL2_1, HPL3_1, HPL2_2, HPL3_2) 및 주사선들(Si, Si+1)은 제1 방향(DR1)으로 연장될 수 있다.
일 실시예에서, 제1 수평 전원선(HPL1)은 제1 화소(PX1)와 제2 화소(PX2) 사이에 배치될 수 있다. 제1 수평 전원선(HPL1)은 제1 컨택홀(CH1)을 통해 제1 수직 전원선(VPL1)과 연결될 수 있다. 따라서, 제4 컨택홀(CH4)을 통해 제1 트랜지스터(T1)에 제1 전원(VDD)이 공급될 수 있다.
일 실시예에서, 제1 수평 전원선(HPL1)을 기준으로 제1 화소(PX1)의 화소 회로(PXC)들과 제2 화소(PX2)의 화소 회로(PXC)들은 상호 대칭하도록 배치될 수 있다. 따라서, 제1 화소(PX1)의 제1 트랜지스터(T1)들과 제2 화소(PX2)의 제1 트랜지스터(T1)들은 제1 수평 전원선(HPL1)을 공유할 수 있다. 또한, 제1 수평 전원선(HPL1)을 기준으로 수평 방향으로 연장되는 신호선들(예를 들어, 제2 및 제3 수평선들(HPL2_1, HPL3_1, HPL2_2, HPL3_2) 및 주사선들(Si, Si+1))이 대칭될 수 있다.
첫번째 제2 수평 전원선(HPL2_1)은 제1 화소(PX1)의 상측에 배치될 수 있다. 첫번째 제2 수평 전원선(HPL2_1)은 제2 컨택홀(CH2)을 통해 제2 수직 전원선(VPL2)에 연결될 수 있다. 첫번째 제2 수평 전원선(HPL2_1)은 상부에 배치되는 발광부(EMU)의 제2 화소 전극(PE2)에 연결될 수 있다.
두번째 제2 수평 전원선(HPL2_2)은 제2 화소(PX2)의 하측에 배치될 수 있다. 두번째 제2 수평 전원선(HPL2_2) 또한 컨택홀을 통해 제2 수직 전원선(VPL2)에 연결될 수 있다.
첫번째 제3 수평 전원선(HPL3_1)은 제1 화소(PX1)의 상측에 배치될 수 있다. 첫번째 제3 수평 전원선(HPL3_1)은 제3 컨택홀(CH3)을 통해 제3 수직 전원선(VPL3)에 연결될 수 있다. 첫번째 제3 수평 전원선(HPL3_1)은 제1 화소(PX1)의 제3 트랜지스터(T3, 예를 들어, 제3 액티브 패턴(ACT3))들에 연결될 수 있다.
두번째 제3 수평 전원선(HPL3_2)은 제2 화소(PX2)의 하측에 배치될 수 있다. 두번째 제3 수평 전원선(HPL3_2) 또한 컨택홀을 통해 제2 화소(PX2)의 제3 트랜지스터(T3, 예를 들어, 제3 액티브 패턴(ACT3))들에 연결될 수 있다.
i번째 주사선(Si)은 제1 화소(PX1)의 상측에 배치될 수 있다. i번째 주사선(Si)은 컨택홀을 통해 제1 화소(PX)의 제2 게이트 전극(GE2)들 및 제3 게이트 전극(GE3)들에 연결될 수 있다.
i+1번째 주사선(Si+1)은 제2 화소(PX2)의 하측에 배치될 수 있다. i+1번째 주사선(Si+1)은 컨택홀을 통해 제2 화소(P2)의 제2 게이트 전극(GE2)들 및 제3 게이트 전극(GE3)들에 연결될 수 있다.
한편, 제3 화소행의 화소는 제1 화소(PX1)와 실질적으로 동일한 형상을 가질 수 있다. 제4 화소행의 화소는 제2 화소(PX2)와 실질적으로 동일한 형상을 가질 수 있다.
이와 같이, 화소(PX1, PX2)에서 제2 방향(DR2)으로 연장되는 3개의 수직 전원선들(VPL1, VPL2, VPL3)은 각기 다른 전원들(VDD, VSS, Vint)을 화소(PX1, PX2)들에 공급할 수 있다. 또한, 수직 전원선들(VPL1, VPL2, VPL3) 사이의 간격 및 형상이 실질적으로 동일할 수 있다. 따라서, 부화소들(SPX1, SPX2, SPX3)의 화소 회로층(PCL)의 디자인(예를 들어, 평면 디자인)이 단순화될 수 있고, 부화소들(SPX1, SPX2, SPX3)의 화소 회로층(PCL)의 평면 레이아웃이 통일되면서 부화소들(SPX1, SPX2, SPX3)의 화소 회로층(PCL)의 상면 단차가 실질적으로 동일할 수 있다. 또한, 일부 수평 전원선들 기준으로 화소(PX1, PX2)들이 대칭 설계됨으로써 도전 패턴의 집적도가 감소되고, 고해상도가 구현될 수 있다.
도 8은 도 3의 표시 장치에 포함되는 정렬 전극들 및 발광 소자들의 일 예를 나타내는 개략적인 평면도이고, 도 9는 도 3의 표시 장치에 포함되는 표시 소자층의 일 예를 나타내는 개략적인 평면도이다.
도 4, 도 5, 도 7, 도 8, 및 도 9를 참조하면, 표시 소자층(DPL)은 정렬 전극들(ALE), 발광 소자(LD), 및 화소 전극들(PE)을 포함할 수 있다.
도 8 및 도 9에서는 설명의 편의를 위해 정렬 전극들(ALE), 발광 소자(LD), 및 화소 전극들(PE)의 평면 형상이 단순화되었고, 표시 소자층(DPL)의 일부 구성들의 도시가 생략되었다. 또한, 도 8 및 도 9에는 제1 화소(PX1)에 대응하는 표시 소자층(DPL)의 일부만이 도시된다.
정렬 전극들(ALE)은 제조 공정 중 발광 소자(LD)들을 정렬하기 위해 배치될 수 있다. 정렬 전극들(ALE)은 제1 방향(DR1)으로 동일 간격으로 이격하여 배열될 수 있다. 정렬 전극들(ALE)은 제2 방향(DR2)으로 연장될 수 있다. 발광 소자(LD)의 정렬 공정에서 상호 인접한 정렬 전극들에서 서로 다른 정렬 신호가 인가될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)으로 제1 정렬 신호가 공급되고, 제2 정렬 전극(ALE2)으로 제2 정렬 신호가 공급될 수 있다. 제1 정렬 신호 및 제2 정렬 신호는 각각 교류 신호 또는 그라운드 신호일 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이(또는, 상에)에 전계가 형성되면 발광 소자들(LD)은 전계에 기초하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 상에 정렬될 수 있다. 예를 들어, 발광 소자(LD)들은 상기 전계에 따른 힘(예를 들어, DEP(dielectrophoresis) 힘)에 의해 이동(또는 회전)되어 정렬 전극 상에 정렬(또는 배치)될 수 있다.
제1 정렬 전극(ALE1), 제2 정렬 전극(ALE2), 및 제3 정렬 전극(ALE3)은 제1 부화소(SPX1)에 포함될 수 있다. 실시예에 따라, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 제1 발광 소자(LD1)들이 정렬되고, 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3) 사이에 제2 발광 소자(LD2)들이 정렬될 수 있다.
제3 정렬 전극(ALE3)은 제1 부화소(SPX1) 및 제2 부화소(SPX2) 모두에 걸쳐 형성될 수 있다. 따라서, 제3 정렬 전극(ALE3), 제4 정렬 전극(ALE4), 및 제5 정렬 전극(ALE5)은 제2 부화소(SPX2)에 포함될 수 있다. 제5 정렬 전극(ALE5)은 제2 부화소(SPX2) 및 제3 부화소(SPX3) 모두에 걸쳐 형성될 수 있다. 따라서, 제5 정렬 전극(ALE5), 제6 정렬 전극(ALE6), 및 제7 정렬 전극(ALE7)은 제3 부화소(SPX3)에 포함될 수 있다. 일 실시예에서, 제1, 제3, 제5, 및 제7 정렬 전극들(ALE1, ALE3, ALE5, ALE7)은 동일한 형상의 개구를 포함할 수 있다. 다만, 이는 예시적인 것으로서 정렬 전극들(ALE)의 형상이 이에 한정되는 것은 아니다.
발광 소자(LD)들의 정렬 공정에 있어서, 정렬 전극들(ALE) 하부의 도전층, 컨택홀 등의 유무에 따라 화소 회로층(PCL)의 적층 단차가 발생될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 하부의 화소 회로층(PCL)의 적층 단차와 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 하부의 화소 회로층(PCL)의 적층 단차가 상이하면, 이러한 위치별 단차에 의해 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 실제 간격이 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이의 실제 간격이 달라질 수 있다. 이에 따라, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 전계와 제3 정렬 전극(ALE3)과 제4 정렬 전극(ALE4) 사이의 전계가 상이하게 형성될 수 있다. 이러한 전계의 차이에 의해 제1 부화소(SPX1)와 제2 부화소(SPX2)에서의 발광 소자(LD)들의 정렬 형태가 달라지고(예를 들어, 발광 소자(LD)들의 편심, 편향 등이 유발됨), 정렬도 편차가 발생될 수 있다. 이러한 부화소들(SPX1, SPX2, SPX3) 간의 발광 소자(LD)들의 정렬도 편차 및 불량은 표시 품질을 저하시킬 수 있다.
이러한 부화소들 간의 발광 소자들의 정렬 편차를 최소화하기 위해, 도 7에 도시된 바와 같이, 본 발명의 실시예들에 따른 표시 장치(DD)는 화소 회로층(PCL)의 배선 구조를 단순화하면서 동일 화소에 포함되는 부화소들(SPX1, SPX2, SPX3)의 화소 회로층(PCL)의 평면 레이아웃을 통일시키는 화소 회로층(PCL) 구조를 포함할 수 있다.
정렬 전극들(ALE)의 하부 구성이 부화소들(SPX1, SPX2, SPX3) 모두에서 통일되므로, 정렬 전극들(ALE)에 의해 형성되는 전계들의 부화소들(SPX1, SPX2, SPX3)간 편차가 최소화 또는 저감될 수 있다.
일 실시예에서, 제2 정렬 전극(ALE2)은 제6 컨택홀(CH6)을 통해 스토리지 커패시터(Cst)의 상부 전극(UE)과 연결될 수 있다. 따라서, 제2 정렬 전극(ALE2)은 제1 트랜지스터(T1)의 제1 전극과 전기적으로 연결될 수 있다.
제1 정렬 전극(ALE1)은 제7 컨택홀(CH7)을 통해 첫번째 제2 수평 전원선(HPL2_1)과 연결될 수 있다. 이에 따라, 제1 정렬 전극(ALE1)으로 제2 전원(VSS)의 전압이 공급될 수 있다.
도 9에 도시된 바와 같이, 정렬 전극들(ALE) 및 발광 소자(LD)들 상에는 화소 전극들(PE)이 배치될 수 있다. 화소 전극들(PE)은 제1 화소 전극(PE1), 제2 화소 전극(PE2), 및 연결 전극(CTE)을 포함할 수 있다.
제1, 제2, 및 제3 부화소들(SPX1, SPX2, SPX3)에서의 화소 전극들(PE)의 배치는 실질적으로 동일하므로, 제1 부화소(SPX1)의 화소 전극들(PE)을 중심으로 설명하기로 한다.
제1 화소 전극(PE1)은 제2 정렬 전극(ALE2)의 일부와 중첩할 수 있다. 제1 화소 전극(PE1)은 제1 발광 소자(LD1)들 각각의 제1 단부(EP1)에 연결될 수 있다.
일 실시예에서, 제1 화소 전극(PE1)은 제9 컨택홀(CH9)을 통해 제2 정렬 전극(ALE2)과 연결될 수 있다. 따라서, 제1 화소 전극(PE1)은 제9 컨택홀(CH9), 제2 정렬 전극(ALE2), 및 제6 컨택홀(CH6)을 통해 제1 트랜지스터(T1) 및 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결될 수 있다. 다만 이는 예시적인 것으로서, 제1 화소 전극(PE1)은 제2 정렬 전극(ALE2)을 경유하지 않고 컨택홀을 통해 제1 트랜지스터(T1) 및 스토리지 커패시터(Cst)의 상부 전극(UE)에 연결될 수도 있다.
연결 전극(CTE)은 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3)의 일부에 중첩할 수 있다. 예를 들어, 연결 전극(CTE)은 제1 화소 전극(PE1)의 일부를 감싸는 형상을 가질 수 있다.
일 실시예에서, 연결 전극(CTE)은 제1 발광 소자(LD1)의 제2 단부(EP2)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제1 단부(EP1)에 전기적으로 연결될 수 있다.
제2 화소 전극(PE2)은 제1 정렬 전극(ALE1)과 중첩할 수 있다. 제2 화소 전극(PE2)은 제2 발광 소자(LD2)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
일 실시예에서, 제2 화소 전극(PE2)은 제8 컨택홀(CH8)을 통해 제1 정렬 전극(ALE1)에 연결될 수 있다. 제1 정렬 전극(ALE1)은 제7 컨택홀(CH7)을 통해 첫번째 제2 수평 전원선(HPL2_1)에 연결되므로, 제2 화소 전극(PE2)으로 제2 전원(VSS)의 전압이 공급될 수 있다. 다만, 이는 예시적인 것으로서, 제2 화소 전극(PE2)은 제1 정렬 전극(ALE1)과의 연결 없이 컨택홀을 통해 첫번째 제2 수평 전원선(HPL2_1)에 직접 연결될 수도 있다.
또한, 도 8및 도 9의 정렬 전극들(ALE) 및 화소 전극들(PE)의 배치는 예시적인 것으로서, 이에 한정되는 것은 아니다.
도 10은 도 3의 표시 장치에 포함되는 화소의 일 예를 나타내는 개략적인 단면도이다.
도 3, 도 7, 도 8, 도 9, 및 도 10을 참조하면, 화소(PX)는 기판(SUB), 화소 회로층(PCL), 표시 소자층(DPL), 컬러 필터층(CFL), 및 봉지층(ENC)을 포함할 수 있다.
화소(PX)는 제1 방향(DR1)에 따라 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)를 포함할 수 있다. 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)는 각각 비발광 영역(NEA)에 의해 구분될 수 있다.
기판(SUB)은 단단한(rigid) 기판이거나, 유연한(flexible) 필름 형태의 기판일 수 있다. 제1 기판(SUB1)은 단일 층 또는 다중 층의 기판 또는 필름일 수 있다.
화소 회로층(PCL)은 제1, 제2, 및 제3 부화소들(SPX1, SPX2, SPX3) 각각의 화소 회로(PXC)를 포함할 수 있다. 도 10에서는 설명의 편의 상 개념적으로 제1 트랜지스터(T1)가 도시된다. 제1 트랜지스터(T1)의 드레인 전극(DE1)은 제1 컨택홀(도 7의 CH1)을 통해 제1 수평 전원선(HPL1)과 연결될 수 있다. 또한, 제1 트랜지스터(T1)의 소스 전극(SE1)은 제6 컨택홀(CH6)을 통해 제2 정렬 전극(ALE2)과 연결되고, 제2 정렬 전극(ALE2)을 통해 제1 화소 전극(PE1)과 연결될 수 있다.
화소 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제1 기판(SUB1)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 및/또는 패시베이션층(PSV)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 배치되며, 하부 금속층(BML)을 포함한 제1 도전층을 포함할 수 있다. 일 예로, 하부 금속층(BML)인 제1 도전층은, 기판(SUB)과 버퍼층(BFL)의 사이에 배치되며, 도 7에 도시된 데이터선들(D1, D2, D3) 및 수직 전원선들(VPL1, VPL2, VPL3)을 포함할 수 있다. 도 10에는 하부 금속층(BML)이 제1 액티브 패턴(ACT1)에 중첩하는 것으로 도시되었으나, 이는 예시적인 것으로서, 이에 한정되는 것은 아니다.
제1 도전층을 포함한 기판(SUB)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 액티브 패턴들(ACT1, ACT2, ACT3)을 포함할 수 있다. 예를 들어, 제1 반도체 패턴(ACT1)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩하는 채널 영역, 채널 영역의 양측에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층 상에는 게이트 절연층(GI)이 배치될 수 있다. 그리고, 게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 게이트 전극들(GE1, GE2, GE3) 및 스토리지 커패시터(Cst)의 하부 전극(LE)을 포함할 수 있다.
제2 도전층 상에는 층간 절연층(ILD)이 배치될 수 있다. 그리고, 층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 트랜지스터들(T1, T2, T3)의 소스 전극들 및 드레인 전극들을 포함할 수 있다. 예를 들어, 제1 트랜지스터(T1)의 소스 전극(SE1)은 컨택홀을 통해 제1 액티브 패턴(ACT1)의 소스 영역에 연결될 수 있고, 제1 트랜지스터(T1)의 드레인 전극(DE1)은 컨택홀을 통해 제1 액티브 패턴(ACT1)의 드레인 영역에 연결될 수 있다.
제3 도전층은 스토리지 커패시터(Cst)의 상부 전극(UE), 주사선들(Si, Si+1), 및 수평 전원선들(SHPL1, HPL2_1, HPL2_2, HPL3_1, HPL3_2)을 더 포함할 수 있다.
제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 내지 제3 도전층들을 구성하는 각각의 도전 패턴, 전극 및/또는 배선은, 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으며, 이외에도 다양한 종류의 도전 물질을 포함할 수 있다.
제3 도전층 상에는 패시베이션층(PSV)이 배치될 수 있다. 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은 단일 층 또는 다중 층으로 구성될 수 있고, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및 패시베이션층(PSV) 각각은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다. 일 실시예에서, 패시베이션층(PSV)은 유기 절연층을 포함하며, 화소 회로층(PCL)의 표면을 평탄화할 수 있다.
패시베이션층(PSV) 상에는 표시 소자층(DPL)이 배치될 수 있다.
표시 소자층(DPL)은, 부화소들(SPX1, SPX2, SPX3)의 발광부(EMU)들을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 발광부(EMU)에 포함된 정렬 전극들(ALE), 발광 소자들(LD) 및 화소 전극들(PE)을 포함할 수 있다.
표시 소자층(DPL)은 뱅크 패턴(BNP), 제1 절연층(INS1), 제1 뱅크(BNK1), 제2 절연층(INS2), 제3 절연층(INS3) 및 제4 절연층(INS4)을 포함할 수 있다. 표시 소자층(DPL)은 제2 뱅크(BNK2) 및 광 변환층(CCL)을 더 포함할 수 있다.
뱅크 패턴(BNP)은 패시베이션층(PSV) 상에 제공될 수 있다. 뱅크 패턴(BNP)은 정렬 전극들(ALE)과 중첩될 수 있고, 제1 방향(DR1)으로 이격하여 배열될 수 있다.
뱅크 패턴(BNP)에 의해 정렬 전극들(ALE) 각각의 일 부분이 발광 소자들(LD)의 주변에서 상부 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 뱅크 패턴(BNP)과 그 상부의 정렬 전극들(ALE)에 의해, 발광 소자들(LD)의 주변에 반사성의 돌출 패턴이 형성되며, 화소(PX)의 광 효율이 향상될 수 있다.
뱅크 패턴(BNP)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 뱅크 패턴(BNP) 상에는, 정렬 전극들(ALE)(예를 들어, 제1, 제2 및 제3 정렬 전극들(ALE1, ALE2, ALE3))이 형성될 수 있다.
정렬 전극들(ALE)은 적어도 하나의 도전 물질을 포함할 수 있다. 또한, 정렬 전극들(ALE)은 서로 동일하거나 상이한 도전 물질을 포함할 수 있다.
정렬 전극들(ALE) 각각은 단일 층 또는 다중 층으로 구성될 수 있다. 일 예로, 정렬 전극들(ALE)은 반사성의 도전 물질(일 예로, 금속)을 포함한 반사 전극층을 포함할 수 있다. 또한, 정렬 전극들(ALE)은, 반사 전극층의 상부 및/또는 하부에 배치되는 투명 전극층과, 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
정렬 전극들(ALE) 상에는 제1 절연층(INS1)이 배치될 수 있다. 일 실시예에서, 제1 절연층(INS1)은 제1 및 제3 정렬 전극들(ALE1, ALE3)을 각각 제1 및 제2 화소 전극들(PE1, PE2)에 전기적으로 연결하기 위한 컨택홀들(일 예로, 도 9의 제8 및 제9 컨택홀들(CH8, CH9))을 포함할 수도 있다. 다른 실시예에서, 제1 절연층(INS1)은 정렬 전극들(ALE)이 형성된 표시 영역(DA) 상에 전면적으로 형성되되, 제1 및 제3 정렬 전극들(ALE1, ALE3) 각각의 일 부분을 노출하는 개구부들을 포함할 수 있다. 또 다른 실시예에서, 제1 절연층(INS1)은 발광 소자들(LD)이 배열된 영역의 하부에만 국부적으로 배치될 수도 있다.
제1 절연층(INS1)은 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy)을 비롯한 적어도 한 종류의 무기 절연 물질을 포함할 수 있다.
정렬 전극들(ALE)이 제1 절연층(INS1)에 의해 커버됨에 따라, 후속 공정에서 정렬 전극들(ALE)이 손상되는 것을 방지할 수 있다. 또한, 정렬 전극들(ALE)의 전기적 안정성을 확보할 수 있다.
정렬 전극들(ALE) 및 제1 절연층(INS1) 상에 제1 뱅크(BNK1)가 배치될 수 있다. 일 실시예에서, 제1 뱅크(BNK1)는 각각의 발광 영역(EA)에 대응하는 개구를 포함하며, 부화소들(SPX1, SPX2, SPX3) 각각의 발광 영역(EA)을 둘러쌀 수 있다.
제1 뱅크(BNK1)에 의해 둘러싸인 각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급될 수 있다. 발광 소자들(LD)은 정렬 전극들(ALE)에 인가된 정렬 신호들에 의해 정렬 전극들(ALE)의 사이에 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD)은 서로 동일한 제1 색의 발광 소자들일 수 있다. 예를 들어, 발광 소자들(LD)은 모두 청색의 빛을 방출하는 청색 발광 소자들일 수 있다.
제1 부화소(SPX1)가 적색 부화소인 경우, 제1 부화소(SPX1)의 발광 소자들(LD) 상에는 적색의 제1 광 변환 입자(QDr, 예를 들어, 적색 퀀텀 닷)을 포함하는 제1 광 변환층(CCL1)이 배치될 수 있다.
제2 부화소(SPX2)가 녹색 부화소인 경우, 제2 부화소(SPX2)의 발광 소자들(LD) 상에는 녹색의 제2 광 변환 입자(QDg, 예를 들어, 녹색 퀀텀 닷)을 포함하는 제2 광 변환층(CCL2)이 배치될 수 있다.
제3 부화소(SPX3)가 청색 부화소인 경우, 제3 부화소(SPX3)의 발광 소자들(LD) 상에는 광 산란 입자들(SCT)이 배치될 수 있다.
발광 소자들(LD)의 일 부분 상에는, 제2 절연층(INS2)(또는, "절연 패턴"이라고도 함)이 배치될 수 있다. 일 실시예에서, 제2 절연층(INS2)은, 한 쌍의 정렬 전극들(ALE)의 사이에 정렬된 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD)의 일 부분 상에 국부적으로 배치될 수 있다.
제2 절연층(INS2)은 발광 소자들(LD)을 안정적으로 고정하고, 인접한 화소 전극들(PE) 사이의 단락을 방지할 수 있다.
제2 절연층(INS2)은, 단일 층 또는 다중 층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlxOy), 포토 레지스트 물질 등을 비롯한 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에는, 화소 전극들(PE)이 형성될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1) 상에는 제1 화소 전극(PE1)이 배치될 수 있고, 제1 발광 소자(LD1)의 제2 단부(EP2) 및 제2 발광 소자(LD2)의 제1 단부(EP1) 상에는 연결 전극(CTE)이 배치될 수 있다. 제2 발광 소자(LD2)의 제2 단부(EP2) 상에는 제2 화소 전극(PE2)이 배치될 수 있다. (도 9 및 도 10 참조)
화소 전극들(PE)은 서로 동일 또는 상이한 층에 형성될 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 제2 절연층(INS2) 상에 연결 전극(CTE)이 먼저 형성된 후, 연결 전극(CTE)을 덮는 제3 절연층(INS3)이 형성되고, 제3 절연층(INS3) 상에 제1 및 제2 화소 전극들(PE1, PE2)이 형성될 수 있다. 다만, 이는 예시적인 것으로서, 제1 화소 전극(PE1), 제2 화소 전극(PE2) 및 연결 전극(CTE)의 상호 위치, 및/또는 형성 순서는 실시예에 따라 다양하게 변경될 수 있다.
화소 전극들(PE)은 적어도 하나의 도전 물질을 포함할 수 있다. 일 실시예에서, 화소 전극들(PE)은, 발광 소자들(LD)로부터 방출된 광이 투과할 수 있도록 투명 도전 물질을 포함할 수 있다.
광 변환층들(CCL)은, 발광 소자들(LD)의 상부에 위치하도록 각각의 발광 영역(EA)에 제공될 수 있다. 광 변환층들(CCL)은 부화소들(SPX1, SPX2, SPX3) 각각의 발광 색에 대응하여 서브 발광 광 변환 입자들(QDr, QDg) 및/또는 광 산란 입자들(SCT) 중 적어도 하나를 포함할 수 있다.
또한, 표시 영역(DA)에는, 각각의 발광 영역(EA)에 대응하는 개구를 갖는 제2 뱅크(BNK2)를 더 포함할 수 있다. 제2 뱅크(BNK2)는 각각의 광 변환층들(CCL)이 형성될 각각의 발광 영역(EA)을 규정 및/또는 구획할 수 있다.
제2 뱅크(BNK2)는 블랙 매트릭스 물질 등을 비롯한 차광성 및/또는 반사성의 물질을 포함할 수 있다. 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일 또는 상이한 물질을 포함할 수 있다. 제2 뱅크(BNK2)에 중첩하는 부분은 비발광 영역(NEA)일 수 있다.
광 변환층(CCL)은 발광 소자들(LD)로부터 방출된 빛의 파장 및/또는 색을 변환하는 광 변환 입자들(QD)(또는, 파장 및/또는 색 변환 입자들), 및/또는 발광 소자들(LD)로부터 방출된 빛을 산란시켜 출광 효율을 높이는 광 산란 입자들(SCT)을 포함할 수 있다.
앞서 설명된 바와 같이, 제1 광 변환층(CCL1)은 제1 광 변환 입자(QDr)를 포함할 수 있다. 제1 광 변환층(CCL1) 상에는 적색의 빛을 선택적으로 투과시키는 제1 컬러 필터(CF1)(일 예로, 적색 컬러 필터)가 배치될 수 있다. 이에 따라, 제1 부화소(SPX1)는 적색 광을 방출할 수 있다. 일 실시예에서, 제1 광 변환층(CCL1)은 광 산란 입자들(SCT)을 더 포함할 수 있다. 이에 따라, 제1 부화소(SPX1)의 광 효율을 높일 수 있다.
제2 광 변환층(CCL2)은 제2 광 변환 입자(QDg)를 포함할 수 있다. 제2 광 변환층(CCL2) 상에는 녹색의 빛을 선택적으로 투과시키는 제2 컬러 필터(CF2)(일 예로, 녹색 컬러 필터)가 배치될 수 있다. 이에 따라, 제2 부화소(SPX2)는 녹색 광을 방출할 수 있다. 일 실시예에서, 제2 광 변환층(CCL2)은 광 산란 입자들(SCT)을 더 포함할 수 있다. 이에 따라, 제2 부화소(SPX2)의 광 효율을 높일 수 있다.
제3 광 변환층(CCL3)은 광 산란 입자들(SCT)을 포함할 수 있다. 제3 광 변환층(CCL3) 상에는 청색의 빛을 선택적으로 투과시키는 제3 컬러 필터(CF3)(일 예로, 청색 컬러 필터)가 배치될 수 있다. 이에 따라, 제3 부화소(SPX3)는 청색 광을 방출할 수 있다.
광 변환층들(CCL)과 컬러 필터들(CF)의 사이에는 제4 절연층(INS4)이 제공될 수 있다. 일 실시예에서, 제4 절연층(INS4)은 유기 및/또는 무기 절연막을 포함하며, 표시 소자층(DPL)의 표면을 실질적으로 평탄화할 수 있다. 제4 절연층(INS4)은 발광부(EMU) 및 광 변환층들(CCL)을 보호할 수 있다.
제4 절연층(INS4) 상에는 앞서 설명된 컬러 필터층(CFL)이 배치될 수 있다.
일 실시예에서, 제1, 제2 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩하고, 부화소들(SPX1, SPX2, SPX3) 사이의 광 간섭을 차단할 수 있다.
컬러 필터층(CFL) 상에는 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 제5 절연층(INS5)을 포함한 적어도 하나의 유기 및/또는 무기 절연막을 포함할 수 있다. 제5 절연층(INS5)은 화소 회로층(PCL), 표시 소자층(DPL) 및/또는 컬러 필터층(CFL)을 커버하도록, 전면적으로 형성될 수 있다.
도 11은 도 7 및 도 8의 I-I'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 7, 도 8, 및 도 11을 참조하면, 제1 부화소(SPX1)에 있어서, 제1 트랜지스터(T1)는 제6 컨택홀(CH6)을 통해 제2 정렬 전극(ALE2)과 전기적으로 연결될 수 있다.
제1, 제2, 및 제3 정렬 전극들(ALE1, ALE2, ALE3)의 일부는 뱅크 패턴(BNP) 상에 형성될 수 있다.
앞서 설명된 바와 같이, 기판(SUB) 상에 제1 데이터선(D1)과 제1 수직 전원선(VPL1)이 배치되고, 버퍼층(BFL) 상에 제1 액티브층(ACT1)이 배치될 수 있다. 게이트 절연층(GI) 상에는 제1 액티브층(ACT1)에 중첩하는 제1 게이트 전극(GE1)이 배치될 수 있다.
층간 절연층(ILD) 상에 스토리지 커패시터(Cst)의 상부 전극(UE) 및 제1 수평 전원선(HPL1)이 배치될 수 있다. 스토리지 커패시터(Cst)의 상부 전극(UE)은 제1 트랜지스터(T1)의 소스 전극으로서 컨택홀(CH11)을 통해 제1 액티브 패턴(ACT1)의 소스 영역에 연결될 수 있다.
제1 수평 전원선(HPL1)은 제1 트랜지스터(T1)의 드레인 전극으로서 제12 컨택홀(CH12)을 통해 제1 액티브 패턴(ACT1)의 드레인 영역에 연결될 수 있다.
일 실시예에서, 제1, 제2, 및 제3 부화소(SPX1, SPX2, SPX3)에 있어서, 제1 수직 전원선(VPL1)과 제1 수평 전원선(HPL1)은 제1 컨택홀(CH1)을 통해서만 연결될 수 있다. 따라서, 화소 회로층(PCL)의 배선 및 회로 소자 디자인이 단순화될 수 있다.
도 12는 도 7의 II-II'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 12에서는 도 7 내지 도 11을 참조하여 설명된 내용과 중복되는 내용의 반복은 생략하기로 한다.
도 7, 도 8, 및 도 12를 참조하면, 제2 부화소(SPX2)에 있어서, 제2 부화소(SPX2)의 제3 트랜지스터(T3)는 제5 컨택홀(CH5a)을 통해 첫번째 제3 수평 전원선(HPL3_1, 이하, 제3 수평 전원선)과 전기적으로 연결될 수 있다.
제2 전원(VSS)을 전달하는 제2 수직 전원선(VPL2)은 기판(SUB) 상에 배치될 수 있다.
첫번째 제2 수평 전원선(HPL2_1, 이하, 제2 수평 전원선)은 제2 컨택홀(CH2)을 통해 제2 수직 전원선(VPL2)에 연결될 수 있다.
제3 수평 전원선(HPL3_1)은 제5 컨택홀(CH5a)을 통해 제2 부화소(SPX2)의 제3 액티브 패턴(ACT3)의 일 영역(예를 들어, 드레인 영역)에 연결될 수 있다. 따라서, 제2 수평 전원선(HPL2_1)과 제3 수평 전원선(HPL3_1)의 단락 없이 각각이 제2 전원(VSS) 및 제3 전원(Vint)을 전달할 수 있다.
일 실시예에서, 제1, 제2, 및 제3 부화소(SPX1, SPX2, SPX3)에 있어서, 제2 수직 전원선(VPL2)과 제2 수평 전원선(HPL2_1)은 제2 컨택홀(CH2)을 통해서만 연결될 수 있다. 따라서, 화소 회로층(PCL)의 배선 및 회로 소자 디자인이 단순화될 수 있다.
도 13은 도 7의 III-III'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 13에서는 도 7 내지 도 12를 참조하여 설명된 내용과 중복되는 내용의 반복은 생략하기로 한다.
도 13을 참조하면, 제3 수평 전원선(HPL3_1)은 제3 컨택홀(CH3)을 통해 제3 수직 전원선(VPL3)과 연결될 수 있다.
또한, 제3 수평 전원선(HPL3_1)은 제5 컨택홀(CH5)을 통해 제3 부화소(SPX3)의 제3 액티브 패턴(ACT3)의 일 영역(예를 들어, 드레인 영역)에 연결될 수 있다. 따라서, 제2 수평 전원선(HPL2_1)과 제3 수평 전원선(HPL3_1)의 단락 없이 각각이 제2 전원(VSS) 및 제3 전원(Vint)을 전달할 수 있다.
일 실시예에서, 제1, 제2, 및 제3 부화소(SPX1, SPX2, SPX3)에 있어서, 제3 수직 전원선(VPL3)과 제3 수평 전원선(HPL3_1)은 제3 컨택홀(CH3)을 통해서만 연결될 수 있다. 따라서, 화소 회로층(PCL)의 배선 및 회로 소자 디자인이 단순화될 수 있다.
도 14는 도 7 및 도 8의 IV-IV'선을 따른 일 예를 나타내는 개략적인 단면도이다.
도 14에 있어서, 설명의 편의를 위해 정렬 전극들(ALE)이 배치되는 뱅크 패턴(BNP) 등의 도시는 생략하기로 한다.
도 7, 도 8, 도 10, 및 도 14를 참조하면, 화소(PX)는 패시베이션층(PSV) 상에 배치되는 제1 내지 제7 정렬 전극들(ALE1 내지 ALE7)을 포함할 수 있다.
인접한 정렬 전극들(ALE) 사이의 간격들은 제1 간격(W1)으로서 실질적으로 동일할 수 있다. 또한, 정렬 전극들(ALE)의 제1 방향(DR1)으로의 폭들 및 두께들 또한 실질적으로 동일할 수 있다. 제1 부화소(SPX1)와 제2 부화소(SPX2) 사이의 제1 간격(W1)은, 도 8에 도시된 바와 같이, 제3 정렬 전극(ALE3)의 개구의 제1 방향(DR1)으로의 폭일 수 있다.
일 실시예에서, 제1 부화소(SPX1), 제2 부화소(SPX2), 및 제3 부화소(SPX3)의 화소 회로층의 평면 및 단면 디자인은 실질적으로 동일할 수 있다. 즉, 각 부화소들(SPX1, SPX2, SPX3)의 화소 회로층(PCL)의 동일한 위치에 동일한 구성(도전층 등)이 배치될 수 있다. 예를 들어, 제1 스토리지 커패시터(Cst1)를 구성하는 제1 상부 전극(UE1) 및 제1 하부 전극(LE1), 제2 스토리지 커패시터(Cst2)를 구성하는 제2 상부 전극(UE2) 및 제2 하부 전극(LE2), 및 제3 스토리지 커패시터(Cst3)를 구성하는 제3 상부 전극(UE3) 및 제3 하부 전극(LE3)은 각각의 부화소들(SPX1, SPX2, SPX3)에 대하여 동일한 형상 및 배치 위치를 가질 수 있다.
이와 마찬가지로, 데이터선들(D1, D2, D3) 및 수직 전원선들(VPL1, VPL2, VPL3)은 부화소들(SPX1, SPX2, SPX3)에 대하여 동일한 위치 관계를 가질 수 있다. 일 실시예에서, 제1 수직 전원선(VPL1)과 제2 수직 전원선(VPL2) 사이의 간격 및 제2 수직 전원선(VPL2)과 제3 수직 전원선(VPL3) 사이의 간격은 모두 제2 간격(W2)으로 실질적으로 동일할 수 있다.
제1 데이터선(D1)과 제1 수직 전원선(VPL1) 사이의 간격, 제2 데이터선(D2)과 제2 수직 전원선(VPL2) 사이의 간격, 및 제3 데이터선(D3)과 제3 수직 전원선(VPL3) 사이의 간격은 모두 제3 간격(W3)으로 실질적으로 동일할 수 있다.
따라서, 부화소들(SPX1, SPX2, SPX3)의 화소 회로층(PCL)의 평면 및 단면 구조는 모두 동일할 수 있다. 이에 따라, 부화소들(SPX1, SPX2, SPX3)의 정렬 전극들(ALE) 사의 전계들의 편차가 최소화될 수 있으며, 부화소들(SPX1, SPX2, SPX3) 간 발광 소자(LD)들의 정렬 편차가 최소화될 수 있다.
도 14에는 화소 회로층(PCL)의 도전층들이 정렬 전극들(ALE) 사이의 개구 영역까지 연장되는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 평면 상에서 볼 때, 제1 수직 전원선(VPL1)은 제2 정렬 전극(ALE2)과 제3 정렬 전극(ALE3) 사이의 개구까지 차지하는 형상을 가질 수 있다. 다만, 이는 예시적인 것으로서, 정렬 전극들(ALE) 사이에 실제 형성되는 전계를 고려하여 소정의 영역에서 정렬 전극들(ALE) 사이의 공간에 하부 도전층들이 중첩하지 않도록 화소 회로층(PCL)의 설계가 변형될 수도 있다.
도 15는 도 3의 표시 장치의 표시 영역의 화소 회로층의 다른 일 예를 나타내는 개략적인 레이아웃 도면이다.
도 15에서는 도 7을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 3 및 도 15를 참조하면, 제1 화소(PX1)는 제1 부화소(SPX1) 제2 부화소(SPX2), 및 제2 부화소(SPX3)를 포함하고, 제2 화소(PX2)는 제1 부화소(SPX1'), 제2 부화소(SPX2'), 및 제3 부화소(SPX3')를 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 제2 방향으로 연장되는 수직 주사선들(VSC1, VSC2, VSC3)을 더 포함할 수 있다. 실시예에 따라, 수직 주사선들(VSC1, VSC2, VSC3)은 데이터선들(D1, D2, D3)과 동일한 물질을 포함하며, 동일한 공정을 통해 동일한 층에 배치될 수 있다.
수직 주사선들(VSC1, VSC2, VSC3)은 단변 구동(Single Side Sriving; SSD) 구조의 패널에 적용될 수 있다. 단변 구동 구조는 내로우 베젤을 구현하기 위해 주사 구동부와 데이터 구동부를 표시 패널의 일 측변에 함께 배치하는 구조이다.
수직 주사선들(VSC1, VSC2, VSC3) 각각은 서로 다른 주사선들과 연결될 수 있다. 예를 들어, 제1 수직 주사선(VSC1)은 도 15에 도시되지 않은 부분에서 컨택홀을 통해 임의의 주사선과 연결될 수 있다. 제2 수직 주사선(VSC2)은 도 15에 도시되지 않은 부분에서 제1 수직 주사선(VSC1)이 연결된 주사선이 아닌 주사선에 컨택홀을 통해 연결될 수 있다. 제3 수직 주사선(VSC3)은 도 15에 도시되지 않은 부분에서 제1 수직 주사선(VSC1)이 연결된 주사선 및 제2 수직 주사선(VSC2)이 연결된 주사선이 아닌 주사선에 컨택홀을 통해 연결될 수 있다.
도 16은 도 3의 표시 장치의 표시 영역의 화소 회로층의 또 다른 일 예를 나타내는 개략적인 레이아웃 도면이다.
도 16에서는 도 7을 참조하여 설명한 구성 요소들에 대해 동일한 참조 부호들을 사용하며, 이러한 구성 요소들에 대한 중복되는 설명은 생략하기로 한다.
도 3 및 도 16을 참조하면, 제1 화소(PX1)는 제1 부화소(SPX1) 제2 부화소(SPX2), 및 제2 부화소(SPX3)를 포함하고, 제2 화소(PX2)는 제1 부화소(SPX1'), 제2 부화소(SPX2'), 및 제3 부화소(SPX3')를 포함할 수 있다.
일 실시예에서, 표시 장치(DD)는 제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 및 제3 수직 전원선(VPL3) 상에 각각 배치되는 보조 전극(AUE)을 더 포함할 수 있다. 일 실시예에서, 보조 전극(AUE)은 수평 전원선들(HPL1, HPL2_1, HPL2_2, HPL3_1, HPL3_2)과 동일한 물질을 포함하며, 동일한 공정을 통해 동일한 층에 배치될 수 있다.
보조 전극(AUE)은 제1 수직 전원선(VPL1), 제2 수직 전원선(VPL2), 및 제3 수직 전원선(VPL3) 각각에 중첩할 수 있다. 제1 부화소(SPX1)에 배치되는 보조 전극(AUE)은 적어도 하나의 컨택홀을 통해 제1 수직 전원선(VPL1)에 연결될 수 있다. 제2 부화소(SPX2)에 배치되는 보조 전극(AUE)은 적어도 하나의 컨택홀을 통해 제2 수직 전원선(VPL2)에 연결될 수 있다. 제3 부화소(SPX3)에 배치되는 보조 전극(AUE)은 적어도 하나의 컨택홀을 통해 제3 수직 전원선(VPL3)에 연결될 수 있다.
따라서, 수직 전원선들(VPL1, VPL2, VPL3) 각각에서의 배선 저항이 저감될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(DD)는 제1 전원(VDD), 제2 전원(VSS), 및 제3 전원(Vint)을 각각 전달하며 제2 방향(DR2)으로 연장되는 수직 전원선들(VPL1, VPL2, VPL3)이 화소 내에 하나씩만 배치됨으로써 부화소들(SPX1, SPX2, SPX3) 내에서의 배선 수가 감소되며, 화소 회로층(PCL)의 디자인이 단순화될 수 있다. 또한, 표시 장치(DD)의 부화소들의 화소 회로층(PCL)의 평면 및 단면 레이아웃이 통일될 수 있다. 따라서, 정렬 전극들(ALE)에 의해 형성되는 전계들의 부화소들(SPX1, SPX2, SPX3) 간 편차가 최소화 또는 저감되며, 부화소들(SPX1, SPX2, SPX3) 간 발광 소자(LD)들의 정렬 편차가 최소화될 수 있다.
또한, 수평 전원선들(예를 들어, 제1 수평 전원선 또는 제2 수평 전원선)을 기준으로 화소 회로층(PCL)의 평면 형상이 대칭되도록 설계됨으로써, 금속 배선들의 집적도가 낮아질 수 있다. 따라서, 표시 장치(DD)의 수율 및 해상도가 증가될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD: 표시 장치 PX, PX1, PX2: 화소
SPX1, SPX2, SPX3: 부화소 VPL1, VPL2, VPL3: 수직 전원선
HPL1, HPL2_1, HPL2_2, HPL3_1, HPL3_2: 수평 전원선
ALE: 정렬 전극 LD: 발광 소자
PXC: 화소 회로 T1, T2, T3: 트랜지스터
Cst: 스토리지 커패시터 Si, Si+1, Si+2: 주사선

Claims (20)

  1. 제1 방향으로 배열되며, 제1 색, 제2 색, 및 제3 색을 각각 발광하는 제1 부화소, 제2 부화소, 및 제3 부화소를 포함하는 화소;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 부화소에 중첩하고, 제1 전원을 전달하는 제1 수직 전원선;
    상기 제2 방향으로 연장되며, 상기 제2 부화소에 중첩하고, 제2 전원을 전달하는 제2 수직 전원선;
    상기 제2 방향으로 연장되며, 상기 제3 부화소에 중첩하고, 제3 전원을 전달하는 제3 수직 전원선;
    상기 제1 방향으로 연장되고, 제1 컨택홀을 통해 상기 제1 수직 전원선과 연결되는 제1 수평 전원선;
    상기 제1 방향으로 연장되고, 제2 컨택홀을 통해 상기 제2 수직 전원선과 연결되는 제2 수평 전원선; 및
    상기 제1 방향으로 연장되고, 제3 컨택홀을 통해 상기 제3 수직 전원선과 연결되는 제3 수평 전원선을 포함하고,
    상기 제1 전원, 상기 제2 전원, 및 상기 제3 전원의 전압이 모두 상이한, 표시 장치.
  2. 제 1 항에 있어서, 상기 제1 내지 제3 부화소들 각각은,
    상기 제1 내지 제3 수직 전원선들 및 상기 제1 내지 제3 수평 전원선들 상에 배치되고, 상기 제1 방향으로 배열되며, 상기 제2 방향으로 연장되는 정렬 전극들; 및
    평면 상에서 볼 때, 인접한 정렬 전극들 사이에 배치되며, 상기 제2 방향으로 배열되는 발광 소자들을 포함하는, 표시 장치.
  3. 제 2 항에 있어서, 상기 제1 수직 전원선과 상기 제2 수직 전원선 사이의 상기 제1 방향으로의 간격은 상기 제2 수직 전원선과 상기 제3 수직 전원선의 상기 제1 방향으로의 간격과 동일한, 표시 장치.
  4. 제 2 항에 있어서, 상기 제1 수직 전원선, 상기 제2 수직 전원선, 및 상기 제3 수직 전원선의 평면 형상들은 동일한, 표시 장치.
  5. 제 2 항에 있어서, 상호 인접한 제1 화소행과 제2 화소행 사이에 상기 제1 수평 전원선이 배치되는, 표시 장치.
  6. 제 5 항에 있어서, 상기 제1 내지 제3 부화소들 각각은, 상기 발광 소자들을 구동하는 화소 회로를 포함하고,
    상기 화소 회로는,
    상기 제1 수평 전원선에 전기적으로 연결되는 제1 전극, 상기 발광 소자들에 전기적으로 연결되는 제2 전극을 포함하고, 데이터 신호에 기초하여 구동 전류를 생성하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 데이터 신호를 제공하는 데이터선 사이에 전기적으로 연결되며, 상기 제1 방향으로 연장되는 주사선에 연결된 게이트 전극을 포함하는 제2 트랜지스터;
    상기 제3 수평 전원선과 상기 제1 트랜지스터의 상기 제2 전극 사이에 전기적으로 연결되며, 상기 주사선에 연결된 게이트 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 상기 제2 전극 사이에 연결되는 스토리지 커패시터를 더 포함하는, 표시 장치.
  7. 제 6 항에 있어서, 상기 제1 화소행의 상기 화소 회로와 상기 제2 화소행의 상기 화소 회로는 제1 수평 전원선을 기준으로 대칭이고,
    상기 제1 화소행과 상기 제2 화소행 사이에는 상기 제2 수평 전원선, 상기 제3 수평 전원선, 및 상기 주사선이 배치되지 않는, 표시 장치.
  8. 제 6 항에 있어서, 상기 제1 화소행의 상기 제1 트랜지스터의 상기 제1 전극과 상기 제2 화소행의 상기 제1 트랜지스터의 상기 제1 전극은 일체로 형성되고, 제4 컨택홀을 통해 상기 제1 수평 전원선에 공통으로 연결되는, 표시 장치.
  9. 제 6 항에 있어서, 상호 인접한 상기 제2 화소행과 제3 화소행 사이에 상기 제2 수평 전원선이 배치되는, 표시 장치.
  10. 제 9 항에 있어서, 상기 제2 화소행의 상기 화소 회로와 상기 제3 화소행의 상기 화소 회로는 제2 수평 전원선을 기준으로 대칭이고,
    상기 제2 화소행과 상기 제3 화소행 사이에는 상기 제1 수평 전원선이 배치되지 않는, 표시 장치.
  11. 제 9 항에 있어서, 상기 제2 화소행과 제3 화소행 사이에 상기 제2 화소행의 주사선, 및 상기 제3 화소행의 주사선이 더 배치되는, 표시 장치.
  12. 제 9 항에 있어서, 상기 제2 화소행과 제3 화소행 사이에 상기 제2 화소행에 연결되는 상기 제3 수평 전원선, 및 상기 제3 화소행에 연결되는 상기 제3 수평 전원선이 더 배치되는, 표시 장치.
  13. 제 9 항에 있어서, 상기 제1 수직 전원선, 상기 제2 수직 전원선, 및 상기 제3 수직 전원선은 각각 상기 화소 내에 하나씩 배치되는, 표시 장치.
  14. 제 2 항에 있어서, 상기 정렬 전극들 사이의 상기 제1 방향으로의 간격들은 동일한, 표시 장치.
  15. 제1 방향으로 배열되며, 제1 색, 제2 색, 및 제3 색을 각각 발광하는 제1 부화소, 제2 부화소, 및 제3 부화소를 포함하는 화소;
    상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 부화소에 중첩하고, 제1 전원을 전달하는 제1 수직 전원선;
    상기 제2 방향으로 연장되며, 상기 제2 부화소에 중첩하고, 제2 전원을 전달하는 제2 수직 전원선;
    상기 제2 방향으로 연장되며, 상기 제3 부화소에 중첩하고, 제3 전원을 전달하는 제3 수직 전원선;
    상기 제1 방향으로 연장되고, 제1 컨택홀을 통해 상기 제1 수직 전원선과 연결되는 제1 수평 전원선;
    상기 제1 방향으로 연장되고, 제2 컨택홀을 통해 상기 제2 수직 전원선과 연결되는 제2 수평 전원선; 및
    상기 제1 방향으로 연장되고, 제3 컨택홀을 통해 상기 제3 수직 전원선과 연결되는 제3 수평 전원선을 포함하고,
    상호 인접한 제1 화소행과 제2 화소행 사이에 상기 제1 수평 전원선이 배치되고,
    상호 인접한 상기 제2 화소행과 제3 화소행 사이에 상기 제2 수평 전원선 및 상기 제3 수평 전원선이 배치되는, 표시 장치.
  16. 제 15 항에 있어서, 상기 제1 내지 제3 부화소들 각각은,
    상기 제1 내지 제3 전원들에 기초하여 구동 전류를 생성하는 트랜지스터들을 포함하는 화소 회로층; 및
    상기 화소 회로층 상에 배치되며, 발광 소자들을 포함하는 표시 소자층을 포함하는, 표시 장치.
  17. 제 16 항에 있어서, 상기 제1 화소행의 상기 화소 회로와 상기 제2 화소행의 상기 화소 회로는 제1 수평 전원선을 기준으로 대칭이고,
    상기 제2 화소행의 상기 화소 회로와 상기 제3 화소행의 상기 화소 회로는 상기 제2 수평 전원선을 기준으로 대칭인, 표시 장치.
  18. 제 16 항에 있어서, 상기 표시 소자층은,
    상기 화소 회로층과 상기 발광 소자들 사이에 배치되고, 상기 제1 방향으로 배열되며, 상기 제2 방향으로 연장되는 정렬 전극들을 포함하는, 표시 장치.
  19. 제 18 항에 있어서, 상기 제1 전원, 상기 제2 전원, 및 상기 제3 전원의 전압이 모두 상이한, 표시 장치.
  20. 제 18 항에 있어서, 상기 제1 수직 전원선과 상기 제2 수직 전원선 사이의 상기 제1 방향으로의 간격은 상기 제2 수직 전원선과 상기 제3 수직 전원선의 상기 제1 방향으로의 간격과 동일한, 표시 장치.
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