CN116419631A - 显示设备 - Google Patents

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CN116419631A CN202211724707.8A CN202211724707A CN116419631A CN 116419631 A CN116419631 A CN 116419631A CN 202211724707 A CN202211724707 A CN 202211724707A CN 116419631 A CN116419631 A CN 116419631A
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孙宣权
申东熹
车娜贤
蔡锺哲
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Samsung Display Co Ltd
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Abstract

本申请涉及显示设备。显示设备可以包括：显示区域，包括第一区域至第三区域；第一信号线和第二信号线，在显示区域中；像素，连接到第一信号线和第二信号线；第一焊盘区域，在第二区域的一侧处；第一线，在第二区域中并且从第二区域连接到第一焊盘区域；以及桥接部，在显示区域中并且将第一区域中的第二信号线连接到第一线。第一区域可以包括第一像素列，第一像素列包括第一区域中的不同的第二信号线。第二区域可以包括第二像素列，第二像素列包括第二区域中的不同的第二信号线以及不同的第一线。第二像素列中的每一个可以包括与第一像素列的数量和第二像素列的数量的比例对应的数量的第一线。

Description

显示设备
相关申请的交叉引用
本申请要求于2021年12月31日在韩国知识产权局(KIPO)提交的第10-2021-0193793号韩国专利申请的优先权和权益，所述韩国专利申请的全部公开内容通过引用并入本文中。
技术领域
本公开的实施方式涉及显示设备。
背景技术
最近，对信息显示的兴趣正在增加。因此，不断地进行显示设备的研究和开发。
发明内容
本公开的一个或多个实施方式的方面针对能够减小非显示区域的显示设备。
本公开的方面和特征不限于上述方面和特征，并且本领域技术人员将从以下描述清楚地理解未描述的其他技术方面和特征。
根据本公开的一个或多个实施方式，显示设备可以包括：显示区域，在第一方向上包括第一区域、第二区域和第三区域；第一信号线，在显示区域中并且在第一方向上延伸；第二信号线，在显示区域中并且在第二方向上延伸；像素，在显示区域中并且连接到第一信号线和第二信号线；第一焊盘区域，在第二方向上在第二区域的一侧处；第一线，在第二区域中并且从第二区域连接到第一焊盘区域；以及桥接部，在显示区域中并且将第二信号线中的在第一区域中的第二信号线连接到第一线。第一区域可以包括第一像素列，第一像素列包括第二信号线中的在第一区域中的不同的第二信号线。第二区域可以包括第二像素列，第二像素列包括第二信号线中的在第二区域中的不同的第二信号线以及第一线中的不同的第一线。第二像素列中的每一个可以包括与第一像素列的数量和第二像素列的数量的比例对应的数量的第一线。
在实施方式中，第二像素列中的每一个可以包括与第一像素列的数量和第一像素列中的每一个中的第二信号线的数量成比例的数量的第一线。
在实施方式中，第二像素列中的每一个可以包括与第二像素列的数量成反比的数量的第一线。
在实施方式中，第二像素列中的每一个可以包括与第一像素列中的每一个中的第二信号线的数量相同的数量的第一线。第二区域可以包括与第一区域中的第一像素列的数量相同的数量的第二像素列。
在实施方式中，第二像素列中的每一个可以包括与第一像素列中的每一个中的第二信号线的数量的1/K对应的数量的第一线。K是大于或等于2的正整数。第二区域可以包括与第一像素列的数量的K倍对应的数量的第二像素列。
在实施方式中，第一像素列中的每一个中的第二信号线的数量与第二像素列中的每一个中的第一线的数量的比例可以是N：M。N和M中的每一个是大于或等于2的正整数。第一像素列的数量与第二像素列的数量的比例可以是M：N。
在实施方式中，显示设备还可以包括在第二方向上在第一区域的一侧的无焊盘区域。
在实施方式中，第一线可以从第二区域在第二方向上延伸并且连接到第一焊盘区域。第二信号线中的在第二区域中的第二信号线可以从第二区域在第二方向上延伸并且可以连接到第一焊盘区域。
在实施方式中，显示设备还可以包括：第一焊盘，在第一焊盘区域中并且通过第一线和桥接部电连接到第一区域中的第二信号线；以及第二焊盘，在第一焊盘区域中并且电连接到第二区域中的第二信号线。
在实施方式中，显示设备还可以包括在第二方向上在第三区域的一侧处的第二焊盘区域。第二信号线中的在第三区域中的第二信号线可以从第三区域在第二方向上延伸并且可以连接到第二焊盘区域。
在实施方式中，显示设备还可以包括：第二线，在第三区域中，从第三区域在第二方向上延伸，并且连接到第二焊盘区域。第二线可以电连接到第三区域中的第一信号线。
在实施方式中，显示设备还可以包括：第三焊盘，在第二焊盘区域中并且通过第二线电连接到第一信号线；以及第四焊盘，在第二焊盘区域中并且电连接到第三区域中的第二信号线。
在实施方式中，显示设备还可以包括：第四区域，在第三区域周围；以及第三焊盘区域，在第二方向上在第四区域的一侧处。
在实施方式中，显示设备还可以包括：电力线，在显示区域中并且连接到像素；第三线，在第四区域中，连接到电力线，从第四区域在第二方向上延伸，并且连接到第三焊盘区域；第五焊盘，在第三焊盘区域中并且通过第三线电连接到电力线；以及第六焊盘，在第三焊盘区域中并且电连接到第二信号线中的在第四区域中的第二信号线。
在实施方式中，显示设备还可以包括在第二方向上延伸并且连接到显示区域中的电力线的虚设线。
在实施方式中，第一线中的每一个可以在第二像素列中的在第一方向上彼此相邻的第二像素列中的像素的像素电路之间，或者在第二区域的第一个第二像素列或最后一个第二像素列中的像素的像素电路周围。
在实施方式中，桥接部可以在沿第二方向彼此相邻的两个像素行之间。
在实施方式中，第一区域可以在第一方向上在显示区域的两个边缘处。第二区域可以在第一方向上与第一区域直接相邻。第三区域可以在第一方向上在显示区域的中央处。
在实施方式中，显示设备还可以包括：焊盘区域，包括第一焊盘区域和第二焊盘区域，第二焊盘区域与第一焊盘区域相邻并且在第二方向上在第三区域的一侧处；以及无焊盘区域，在第一方向上在焊盘区域的两侧处并且在第二方向上在第一区域的一侧处。
根据本公开的实施方式，显示设备可以包括：显示面板，包括布置在第一方向上的块；以及驱动电路，在块中的每一个的焊盘区域上并且沿着第一方向布置。块中的每一个可以包括：显示区域，包括沿着第一方向的第一区域和第二区域，并且包括在第一方向上延伸的第一信号线、在第二方向上延伸的第二信号线以及连接到第一信号线和第二信号线的像素；无焊盘区域和焊盘区域，分别在第二方向上在第一区域和第二区域的一侧处；第一线，在第二区域中并且从第二区域连接到焊盘区域；以及桥接部，将第二信号线中的在第一区域中的第二信号线连接到第一线。第一区域可以包括第一像素列，第一像素列包括第二信号线中的在第一区域中的不同的第二信号线。第二区域可以包括第二像素列，第二像素列包括第二信号线中的在第二区域中的不同的第二信号线以及第一线中的不同的第一线。第二像素列中的每一个包括与第一像素列的数量和第二像素列的数量的比例对应的数量的第一线。
一个或多个实施方式的细节包括在详细描述和附图中。
依据根据本公开的一个或多个实施方式的显示设备，线可以在显示区域和焊盘区域之间均匀地形成在一个方向上，并且线的长度可以减小或最小化。因此，可以减小显示设备的非显示区域。
在一个或多个实施方式中，通过将第二信号线连接到相邻第二区域的第一连接线，位于显示面板的每个块或显示面板的边缘中的第一区域的第二信号线可以连接(例如，电连接)到焊盘中的每一个。因此，可以确保与第一区域对应的无焊盘区域，并且可以充分确保驱动电路之间的距离。
在一个或多个实施方式中，通过调整分配给第一区域的第一像素列的第二区域的第二像素列的数量和/或比例，可以适当地调整设置在每个第二像素列中的第一连接线的数量和/或无焊盘区域的宽度。因此，可以根据显示设备的设计条件等适当地和/或容易地调整形成在每个像素列中的附加线的数量、驱动电路之间的距离等。
根据本公开的实施方式的特征和方面不受上述内容的限制，并且各种附加特征和方面包括在本说明书中。
附图说明
通过参考附图更详细地描述本公开的实施方式，本公开的以上和其他特征和方面将变得更加清楚，在附图中：
图1是示出根据本公开的一个或多个实施方式的显示设备的平面图；
图2是示出根据本公开的一个或多个实施方式的子像素的电路图；
图3是示出根据本公开的一个或多个实施方式的显示区域的平面图；
图4是示意性地示出根据本公开的一个或多个实施方式的显示区域的剖视图；
图5是示出根据本公开的一个或多个实施方式的显示区域的电路单元的平面图；
图6至图8是示出根据本公开的实施方式的显示面板的平面图；
图9至图11是示出根据本公开的实施方式的显示区域的平面图；
图12至图14是示出根据本公开的实施方式的第一组的第二信号线、第一连接线和第一焊盘之间的连接结构的平面图；
图15是示出根据本公开的一个或多个实施方式的第一区域的电路单元的平面图；
图16和图17是示出根据本公开的实施方式的第二区域的电路单元的平面图；
图18是示出根据本公开的一个或多个实施方式的第三区域的电路单元的平面图；以及
图19是示出根据本公开的一个或多个实施方式的第四区域的电路单元的平面图。
具体实施方式
现在将参考附图更全面地描述本公开，在附图中示出了本公开的实施方式。
本文中所使用的术语仅出于描述特定实施方式的目的，并且不旨在限制本文中所描述的实施方式。
本公开可以以各种方式修改并且可以具有各种形式，并且将在附图中示出并且在本文中更详细地描述具体实施方式。在以下描述中，除非上下文清楚地包括单数，否则单数形式还包括复数形式。
同时，本公开不限于以下公开的实施方式，并且应当理解，本公开包括包含在本公开的精神和范围内的所有修改、等同和替代。此外，下面公开的实施方式中的每一个可以单独实现或者与其他实施方式中的至少一个组合实现。
在所有附图中，相同的附图标记用于彼此相同或相似的配置，即使彼此相同或相似的配置是在不同的附图中示出的。在描述本公开的实施方式时，将省略或简化彼此相同或相似的配置的冗余描述。
在描述本公开的实施方式时，术语“连接”可以包含地指物理连接和电连接。在一个或多个实施方式中，“连接”可以包含地指直接连接和间接连接，并且可以包含地指整体连接和非整体连接。
将进一步理解，当在本说明书中使用时，术语“包括(includes)”、“包括(including)”、“包含(comprises)”和/或“包含”(comprising)指定所陈述的特征、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他特征、步骤、操作、元件、组件和/或其群组的存在或添加。
如本文中所使用的，当位于一列表的元素之后时，诸如“…中的至少一个”、“...中的一个”以及“从…中选择”的表述修饰整个列表的元素而不修饰该列表中的个别元素。
如本文中所使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有组合。
此外，当描述本公开的实施方式时，“可”的使用是指“本公开的一个或多个实施方式”。
应当理解，当元件被称为“在”另一元件“上”、“连接到”或“联接到”另一元件时，它可以直接在另一元件上、直接连接到或直接联接到另一元件，或者还可以存在一个或多个居间元件。当元件被称为“直接在”另一元件“上”、“直接连接到”或“直接联接到”另一元件时，不存在居间元件。
在附图中，为了清楚起见，可以夸大和/或简化元件、层和区域的相对尺寸。为了易于描述，可以在本文中使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”、“底部”、“顶部”等来描述如图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。应当理解，除了图中描绘的定向之外，空间相对术语旨在包含设备在使用或操作中的不同定向。例如，如果图中的设备被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将随之被定向在其他元件或特征“上方”或“之上”。因此，术语“下方”可以包含上方和下方两种定向。设备可以另外定向(旋转90度或处于其他定向)，并且本文中使用的空间相对描述语应相应地进行解释。
如本文中所使用的，术语“基本上”、“约”和类似术语用作近似术语而不用作程度术语，并且旨在为本领域普通技术人员将认识到的测量值或计算值的固有偏差留有余量。
尽管可以使用术语第一、第二等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件也可以被称为第一元件。
除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。术语，诸如在常用词典中定义的那些术语，应该被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且不应该以理想化或过于正式的意义来解释，除非在本文中明确地如此定义。
图1是示出根据本公开的一个或多个实施方式的显示设备DD的平面图。
参考图1，显示设备DD可以包括具有像素PXL的显示面板DPN和连接到显示面板DPN的至少一个驱动电路DIC。在一个或多个实施方式中，显示设备DD可以包括两个或更多个驱动电路DIC。
显示面板DPN可以包括其中设置有像素PXL的显示区域DA以及位于显示区域DA周围的非显示区域NA。连接(例如，电连接)到像素PXL的线和/或焊盘可以设置在非显示区域NA中。在一个或多个实施方式中，非显示区域NA可以设置在显示面板DPN的边缘处并且可以围绕显示区域DA。
像素PXL可以沿着至少一个方向布置在显示区域DA中。例如，像素PXL可以沿着第一方向DR1和第二方向DR2规则地布置在显示区域DA中。在一个或多个实施方式中，第一方向DR1可以是显示区域DA的水平方向或横向方向，并且第二方向DR2可以是显示区域DA的垂直方向或纵向方向。
每个像素PXL可以包括子像素(例如，图2的子像素SPX)。例如，每个像素PXL可以包括发射不同颜色的光的子像素SPX。
驱动电路DIC(例如，驱动集成电路)可以设置在显示面板DPN的焊盘区域PA上，并且可以连接(例如，电连接)到设置在焊盘区域PA中的焊盘。驱动电路DIC可以通过焊盘向显示面板DPN提供驱动信号。
驱动电路DIC可以包括电路板CB和集成电路IC。电路板CB可以是柔性印刷电路板(FPCB)、聚合物膜或其他类型的衬底或膜。在一个或多个实施方式中，驱动电路DIC可以以载带自动结合(TAB)-IC的形式附接在焊盘区域PA上。TAB-IC可以包括其中芯片型集成电路IC安装在聚合物膜上的载带封装(TCP)以及其中芯片型集成电路IC安装在FPCB上的膜上芯片(COF)。驱动电路DIC可以以另一种形式或结构设置。
集成电路IC可以包括用于驱动像素PXL的驱动器。例如，驱动电路DIC可以包括用于向像素PXL(例如，配置像素PXL的子像素SPX)的扫描线和/或控制线提供相应的扫描信号和/或控制信号的扫描驱动器(也称为“栅驱动器”)以及用于向像素PXL的数据线提供相应的数据信号的数据驱动器(也称为“源驱动器”)。在一个或多个实施方式中，数据驱动器可以包括用于感测像素PXL的特性的感测电路。在一个或多个实施方式中，显示设备DD可以包括与数据驱动器分离的单独的感测电路。
在一个或多个实施方式中，显示面板DPN可以分隔成两个或更多个块(或子区域)BLK，并且显示设备DD可以包括与块BLK对应的两个或更多个驱动电路DIC。例如，显示面板DPN可以包括沿着第一方向DR1设置的块BLK，并且显示设备DD可以包括沿着第一方向DR1设置在显示面板DPN的焊盘区域PA上以与相应的块BLK对应的驱动电路DIC。相应的驱动电路DIC可以连接(例如，电连接)到位于相应块BLK中的像素PXL，并且可以向像素PXL提供驱动信号。
显示设备DD还可以包括附加的驱动元件。例如，显示设备DD还可以包括连接(例如，电连接)到集成电路IC的时序控制器以及连接(例如，电连接)到像素PXL和集成电路IC的电源电压发生器。在一个或多个实施方式中，时序控制器和电源电压发生器可以安装和/或形成在连接(例如，电连接)到驱动电路DIC的单独电路板上，但是本公开不限于此。
在一个或多个实施方式中，驱动电路DIC可以仅设置在显示面板DPN的一个边缘区域上，以与显示区域DA的任何一侧相邻。例如，驱动电路DIC可以仅设置在显示面板DPN的与下边缘区域或上边缘区域对应的非显示区域NA的部分(例如，与焊盘区域PA对应的部分和焊盘区域PA周围的区域)上。在这种情况下，显示设备DD可以是单侧驱动显示设备，其通过设置在显示面板DPN的下边缘区域或上边缘区域中的焊盘以及连接(例如，电连接)到焊盘的驱动电路DIC向显示面板DPN提供驱动信号。在单侧驱动显示设备的情况下，驱动电路DIC和/或用于连接到驱动电路DIC的焊盘可以不设置在与显示面板DPN的非显示区域NA中的与显示区域DA的其他侧接触的剩余区域(例如，显示面板DPN的上边缘区域、左边缘区域和右边缘区域)上。因此，在非显示区域NA的剩余区域中，可以减小或最小化非显示区域NA的宽度和/或面积。
图2是示出根据本公开的一个或多个实施方式的子像素SPX的电路图。例如，图2示出了可以包括在图1的像素PXL中的一个子像素SPX。在一个或多个实施方式中，包括在每个像素PXL中的子像素SPX可以具有彼此基本上相同或相似的电路配置。在一个或多个实施方式中，设置在显示区域DA中的像素PXL可以配置为彼此基本上相同或相似。
参考图1和图2，子像素SPX可以连接到被提供有驱动信号的信号线。例如，子像素SPX可以连接(例如，电连接)到至少一个第一信号线HSGL和至少一个第二信号线VSGL。
第一信号线HSGL可以是在显示区域DA中在第一方向DR1上延伸的信号线(例如，水平信号线)，并且沿着第一方向DR1设置在相同像素行中的至少两个子像素SPX可以公共连接到相同的第一信号线HSGL。第一信号线HSGL可以包括扫描线SL。在一个或多个实施方式中，第一信号线HSGL可以包括与扫描线SL分离的单独的控制线SSL。在一个或多个实施方式中，控制线SSL可以与扫描线SL一体。
第二信号线VSGL可以是在显示区域DA中在第二方向DR2上延伸的信号线(例如，垂直信号线)，并且沿着第二方向DR2设置在相同像素列中的至少两个子像素SPX可以公共连接到相同的第二信号线VSGL。第二信号线VSGL可以包括数据线DL(例如，对应于相应子像素SPX的子数据线)。在一个或多个实施方式中，第二信号线VSGL还可以包括与数据线DL分离的单独的感测线SENL(或初始化电力线)。感测线SENL可以与显示周期或感测周期对应地连接到初始化电源(或参考电源)或感测电路。
子像素SPX还可以连接到包括第一电力线PL1和第二电力线PL2的电力线PL，电源电压被提供给第一电力线PL1和第二电力线PL2。例如，子像素SPX可以连接(例如，电连接)到被提供第一电源电压VDD的第一电力线PL1和被提供第二电源电压VSS的第二电力线PL2。
子像素SPX可以包括用于产生与每个数据信号对应的亮度的光的发光单元EMP。子像素SPX还可以包括用于驱动发光单元EMP的像素电路PXC。
像素电路PXC可以连接到扫描线SL和数据线DL，并且可以连接在第一电力线PL1和发光单元EMP之间。例如，像素电路PXC可以连接(例如，电连接)到被提供有第一扫描信号的扫描线SL、被提供有数据信号的数据线DL、被提供有第一电源电压VDD的第一电力线PL1以及发光单元EMP的第一电极ELT1。
像素电路PXC可以包括至少一个晶体管M(例如，第一晶体管M1、第二晶体管M2或第三晶体管M3)和电容器Cst。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。
第一晶体管M1可以连接在第一电力线PL1和第二节点N2之间。第二节点N2可以是像素电路PXC和发光单元EMP彼此连接的节点。例如，第二节点N2可以是第一晶体管M1的一个电极(例如，源电极)和发光单元EMP的第一电极ELT1(例如，阳极电极)所连接到的节点。第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1可以响应于第一节点N1的电压来控制提供给发光单元EMP的驱动电流。例如，第一晶体管M1可以是子像素SPX的驱动晶体管。
在一个或多个实施方式中，第一晶体管M1还可以包括底部金属层BML(例如，背栅电极)。在一个或多个实施方式中，底部金属层BML可以连接到第一晶体管M1的一个电极(例如，源电极)。
在其中第一晶体管M1包括底部金属层BML的一个或多个实施方式中，可以应用反向偏置技术(或同步技术)，其用于通过向第一晶体管M1的底部金属层BML施加反向偏置电压而在负方向上或正方向上移动第一晶体管M1的阈值电压。在一个或多个实施方式中，当底部金属层BML设置在配置第一晶体管M1的沟道的半导体图案之下时，可以通过阻挡入射到半导体图案上的光来使第一晶体管M1的操作特性稳定。
第二晶体管M2可以连接在数据线DL和第一节点N1之间。第二晶体管M2的栅电极可以连接到扫描线SL。当从扫描线SL提供栅极导通电压(例如，高电平电压)的第一扫描信号时，第二晶体管M2可以导通以连接数据线DL和第一节点N1。
对于每个帧周期，相应帧的数据信号可以提供到数据线DL。在提供栅极导通电压的第一扫描信号的周期期间，数据信号可以通过第二晶体管M2传输到第一节点N1。例如，第二晶体管M2可以是用于将每个数据信号传输到子像素SPX的开关晶体管。
电容器Cst的一个电极可以连接到第一节点N1，并且电容器Cst的另一电极可以连接到第二节点N2。电容器Cst可以充入与在每个帧周期期间提供给第一节点N1的数据信号对应的电压。
第三晶体管M3可以连接在第二节点N2和感测线SENL之间。第三晶体管M3的栅电极可以连接到控制线SSL(或扫描线SL)。当从控制线SSL提供栅极导通电压(例如，高电平电压)的第二扫描信号(或第一扫描信号)时，第三晶体管M3可以导通以将提供给感测线SENL的初始化电源电压(或参考电源电压)传输到第二节点N2，或者将第二节点N2的电压传输到感测线SENL。通过感测线SENL传输到感测电路的第二节点N2的电压可以提供给控制器，并且可以用于补偿像素PXL(例如，子像素SPX)的特性偏差。
在图2中，包括在像素电路PXC中的所有晶体管M是N型晶体管，但本公开不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以是P型晶体管。此外，子像素SPX的结构和驱动方法可以根据实施方式以任何合适的方式各种改变。
发光单元EMP可以包括第一电极ELT1(也称为“第一像素电极”)、第二电极ELT2(也称为“第二像素电极”)以及连接在第一电力线PL1和第二电力线PL2之间的至少一个发光元件LD。例如，发光单元EMP可以包括通过像素电路PXC连接(例如，电连接)到第一电力线PL1的第一电极ELT1、连接(例如，电连接)到第二电力线PL2的第二电极ELT2以及连接(例如，电连接)在第一电极ELT1和第二电极ELT2之间的至少一个发光元件LD。
第一电源电压VDD和第二电源电压VSS可以具有不同的电压电平。例如，第一电源电压VDD可以是高电平的电源电压，并且第二电源电压VSS可以是低电平的电源电压。
在一个或多个实施方式中，发光单元EMP可以包括在正向方向上并联连接在第一电极ELT1和第二电极ELT2之间的发光元件LD。发光元件LD可以包括连接到第一电极ELT1的第一端EP1(例如，P型端)和连接到第二电极ELT2的第二端EP2(例如，N型端)。
在一个或多个实施方式中，子像素SPX可以包括仅串联连接在第一电极ELT1和第二电极ELT2之间的发光元件LD，或者可以包括在正向方向上连接在第一电极ELT1和第二电极ELT2之间的仅单个发光元件LD。在一个或多个实施方式中，发光单元EMP可以包括串联和/或并联连接在第一电极ELT1和第二电极ELT2之间的发光元件LD。例如，发光单元EMP的结构可以根据实施方式以任何合适的方式各种改变。
设置在发光单元EMP中的发光元件LD的类型、结构、形状、尺寸和/或数量可以根据实施方式改变。例如，每个发光元件LD可以是有机发光二极管或无机发光二极管。在一个或多个实施方式中，每个发光元件LD可以制造成各种合适的结构、形状和/或尺寸，并且单个发光元件LD可以设置在每个发光单元EMP中，或者多个发光元件LD可以设置在每个发光单元EMP中。
图3是示出根据本公开的一个或多个实施方式的显示区域DA的平面图。图3基于其中设置有一个像素PXL的像素区域PXA示意性地示出了显示区域DA的结构。
像素区域PXA可以包括其中设置有配置相应像素PXL的子像素SPX的像素电路PXC的区域(例如，图5的像素电路区域PXCA)以及其中设置有子像素SPX的发光单元EMP的区域。子像素SPX可以包括像素区域PXA中的第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。在一个或多个实施方式中，像素区域PXA还可以包括位于相应像素PXL周围的线的部分。例如，位于像素PXL周围的线的至少一部分可以穿过其中设置有像素PXL的像素区域PXA。图3示出了设置在显示区域DA的第i(i是自然数)水平线(例如，第i像素行)和第j(j是自然数)垂直线(例如，第j像素列)上的像素PXL以及设置在像素PXL周围的线的部分。
参考图1至图3，显示区域DA可以包括像素PXL和连接到像素PXL的线。线可以包括第一信号线HSGL(例如，扫描线SL)、第二信号线VSGL(例如，数据线DL和感测线SENL)以及电力线PL(例如，第一电力线PL1和第二电力线PL2)。在一个或多个实施方式中，每个水平线的控制线SSL可以与相应水平线的扫描线SL一体。
扫描线SL可以在显示区域DA中沿着第一方向DR1延伸，并且可以针对每个垂直线形成。例如，第i扫描线SLi可以设置在显示区域DA的第i水平线上，并且第(i+1)扫描线SLi+1可以设置在显示区域DA的第(i+1)水平线上。每个扫描线SL可以连接到设置在相应水平线上的子像素SPX的像素电路PXC。
数据线DL可以在显示区域DA中沿着第二方向DR2延伸，并且可以针对每个垂直线形成。例如，第j数据线DLj可以设置在显示区域DA的第j垂直线上。然而，本公开不限于此。例如，数据线DL可以针对至少两个相邻的垂直线而形成，并且至少两个垂直线可以共享数据线DL。在这种情况下，通过分离连接到至少两个垂直线的像素PXL的扫描线SL，可以划分将数据信号输入到像素PXL的时间段。
每个数据线DL可以连接到设置在相应垂直线上的子像素SPX的像素电路PXC。在一个或多个实施方式中，每个数据线DL可以包括单独连接到配置每个像素PXL的子像素SPX的子数据线。例如，第j数据线DLj可以包括连接到设置在第j垂直线上的像素PXL的第一子像素SPX1的第一子数据线D1、连接到设置在第j垂直线上的像素PXL的第二子像素SPX2的第二子数据线D2以及连接到设置在第j垂直线上的像素PXL的第三子像素SPX3的第三子数据线D3。因此，数据信号可以被单独地提供给每个子像素SPX。
感测线SENL可以在显示区域DA中沿着第二方向DR2延伸，并且可以针对至少一个垂直线而形成。在一个或多个实施方式中，感测线SENL可以针对每个垂直线形成，并且可以公共连接到配置每个像素PXL的子像素SPX。在这种情况下，可以单独检测每个像素PXL的特性。在一个或多个实施方式中，形成在至少两个垂直线上的像素PXL可以共享一个感测线SENL，并且可以以包括像素PXL的像素组单元来检测像素PXL的特性。
第一电力线PL1和第二电力线PL2可以公共连接到显示区域DA的像素PXL。例如，第一电力线PL1可以公共连接到子像素SPX的像素电路PXC，并且第二电力线PL2可以公共连接到子像素SPX的发光单元EMP。
在一个或多个实施方式中，第一电力线PL1和第二电力线PL2中的每一个可以形成为网状形状。因此，可以防止、降低或最小化第一电源电压VDD和第二电源电压VSS的电压降(IR降)，并且均匀电平的第一电源电压VDD和第二电源电压VSS可以传输到像素PXL。
例如，第一电力线PL1可以包括在显示区域DA中在第一方向DR1上延伸的第一水平电力线HPL1以及在显示区域DA中在第二方向DR2上延伸并连接到第一水平电力线HPL1的第一垂直电力线VPL1。在一个或多个实施方式中，多个第一水平电力线HPL1和第一垂直电力线VPL1可以设置在显示区域DA中。第一水平电力线HPL1和第一垂直电力线VPL1可以彼此交叉，并且可以在全部交叉点或一些交叉点处彼此连接。
类似地，第二电力线PL2可以包括在显示区域DA中在第一方向DR1上延伸的第二水平电力线HPL2和在显示区域DA中在第二方向DR2上延伸并连接到第二水平电力线HPL2的第二垂直电力线VPL2。在一个或多个实施方式中，多个第二水平电力线HPL2和第二垂直电力线VPL2可以设置在显示区域DA中。第二水平电力线HPL2和第二垂直电力线VPL2可以彼此交叉，并且可以在全部交叉点或一些交叉点处彼此连接。
在一个或多个实施方式中，第一水平电力线HPL1和第二水平电力线HPL2可以针对每一个水平线或至少两个水平线形成。例如，第一水平电力线HPL1和第二水平电力线HPL2可以在显示区域DA中沿着第二方向DR2交替地布置，且设置在每个水平线上的像素PXL插置在其之间。例如，第一水平电力线HPL1可以针对每个奇数编号的水平线而形成，并且第二水平电力线HPL2可以针对每个偶数编号的水平线而形成。彼此相邻的第一水平电力线HPL1和第二水平电力线HPL2可以彼此隔开，且布置在每个水平线的像素行中的像素电路PXC插置在其之间。
在一个或多个实施方式中，第一垂直电力线VPL1和第二垂直电力线VPL2可以针对至少一个垂直线形成。例如，第一垂直电力线VPL1和第二垂直电力线VPL2可以针对每个垂直线而形成，并且可以彼此隔开，且布置在相应垂直线的像素列中的像素电路PXC插置在其之间。电力线PL的结构、数量、位置等可以根据实施方式以任何合适的方式各种改变。
每个像素PXL可以包括子像素SPX。例如，每个像素PXL可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。
每个子像素SPX可以包括像素电路PXC和发光单元EMP。例如，第一子像素SPX1可以包括第一像素电路PXC1和第一发光单元EMP1，第二子像素SPX2可以包括第二像素电路PXC2和第二发光单元EMP2，并且第三子像素SPX3可以包括第三像素电路PXC3和第三发光单元EMP3。
在一个或多个实施方式中，每个像素PXL的像素电路PXC和发光单元EMP可以设置在不同的层上或不同的层处，并且可以彼此重叠。例如，像素电路PXC可以设置在其中设置有每个像素PXL的像素区域PXA的电路单元(例如，图4的电路单元PCL)(也称为“像素电路单元”或“电路层”)中。发光单元EMP可以设置在每个像素区域PXA的显示单元(例如，图4的显示单元DPL)(也称为“光源单元”或“显示层”)中，以与相应像素PXL的像素电路PXC和/或至少一条线(例如，扫描线SL、感测线SENL、数据线DL(例如，子数据线)、第一电力线PL1和/或第二电力线PL2)重叠。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以沿着第二方向DR2布置在每个像素区域PXA中。例如，像素PXL的第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以沿着第二方向DR2以适当的顺序(例如，预定的顺序)布置在其中设置有像素PXL的像素区域PXA中。
在一个或多个实施方式中，第三像素电路PXC3可以在第二方向DR2上位于每个像素区域PXA的中央处，并且第一像素电路PXC1和第二像素电路PXC2可以在第二方向DR2上设置在第三像素电路PXC3的相对侧上或相对侧处。第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3的位置和/或布置顺序可以根据实施方式而改变。
第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以公共连接到相应水平线的第一电力线PL1和扫描线SL(例如，第i扫描线SLi)，并且可以连接到相应垂直线的不同子数据线。例如，第一像素电路PXC1可以连接到第一子数据线D1，第二像素电路PXC2可以连接到第二子数据线D2，并且第三像素电路PXC3可以连接到第三子数据线D3。
在一个或多个实施方式中，第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3还可以连接到感测线SENL。例如，第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3可以公共连接到形成在相应垂直线上的感测线SENL。
第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3可以连接在每个像素电路PXC和第二电力线PL2之间。例如，第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3可以通过每个第一接触孔(例如，图4和图5的第一接触孔CH1)分别连接到第一像素电路PXC1、第二像素电路PXC2和第三像素电路PXC3。在一个或多个实施方式中，第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3可以通过每个第二接触孔(例如，图4和图5的第二接触孔CH2)连接到相邻的第二水平电力线HPL2。
第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3可以在每个像素区域PXA中沿着第一方向DR1布置。例如，第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3可以在其中设置有相应像素PXL的像素区域PXA中沿着第一方向DR1顺序地布置。
第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3可以与至少一个线(例如，扫描线SL、数据线DL、感测线SENL、第一电力线PL1和/或第二电力线PL2)重叠或不重叠。第一发光单元EMP1、第二发光单元EMP2和第三发光单元EMP3的位置和/或布置顺序可以根据实施方式而改变。
在图3的实施方式中，子像素SPX的像素电路PXC和发光单元EMP在其中设置有每个像素PXL的像素区域PXA中沿着不同的方向布置，但是本公开不限于此。例如，像素电路PXC和发光单元EMP的位置、布置方向、重叠与否等可以根据实施方式以任何合适的方式各种改变。
其中可以设置附加线的线空间(或线区域)LA可以设置在每个像素区域PXA的外围和/或其一部分中。例如，在其中设置有像素电路PXC和线的电路单元PCL中，第一线空间LA1可以设置在每个像素区域PXA的左侧和右侧上，并且第二线空间LA2可以设置在每个像素区域PXA的上方和下方。
在一个或多个实施方式中，每个第一线空间LA1可以是在显示区域DA中在第二方向DR2上延伸的垂直线空间。例如，每个第一线空间LA1可以位于设置在显示区域DA的第一像素列或最后一个像素列中的像素电路PXC周围，或者可以设置在显示区域DA中的两个相邻像素列的像素电路PXC之间并且可以在第二方向DR2上延伸。
在一个或多个实施方式中，每个第二线空间LA2可以是在显示区域DA中在第一方向DR1上延伸的水平线空间。例如，第二线空间LA2中的每一个可以位于设置在显示区域DA的第一像素行或最后一个像素行中的像素电路PXC周围，或者可以位于显示区域DA中的两个相邻像素行的像素电路PXC之间并且可以在第一方向DR1上延伸。
附加线可以设置在线空间LA中。例如，连接线、桥接部和/或虚设线可以设置在线空间LA中。下面提供其更详细的描述。
图4是示意性地示出根据本公开的一个或多个实施方式的显示区域DA的剖视图。例如，图4基于一个子像素SPX示意性地示出了一个像素区域PXA的截面。
参考图1至图4，包括显示区域DA的显示面板DPN可以包括基础层BSL、电路单元(或电路层)PCL和显示单元(或显示层)DPL。电路单元PCL和显示单元DPL可以设置成在基础层BSL上彼此重叠。例如，电路单元PCL和显示单元DPL可以顺序地设置在基础层BSL的一个表面上。
显示设备DD还可以包括设置在显示单元DPL上的滤色器单元(或滤色器层)CFL和/或封装单元(或封装层)ENC。在一个或多个实施方式中，滤色器单元CFL和/或封装单元ENC可以直接形成在基础层BSL的其上形成电路单元PCL和显示单元DPL的一个表面上，但本公开不限于此。
基础层BSL可以是用于形成显示面板DPN的构件，并且可以是刚性或柔性材料的衬底或膜。基础层BSL可以具有单层或多层结构，并且其材料不受特别限制。
电路单元PCL可以设置在基础层BSL的一个表面上。
电路单元PCL可以包括配置每个像素电路PXC的电路元件。例如，在电路单元PCL的每个像素区域PXA中，可以形成配置相应像素PXL的像素电路PXC的电路元件(例如，晶体管M和电容器Cst)。图4示出了设置在每个像素电路PXC中的任何一个晶体管(例如，包括底部金属层BML的第一晶体管M1)作为可以设置在电路单元PCL中的电路元件的示例。
电路单元PCL还可以包括连接到像素PXL的线。例如，电路单元PCL可以包括连接到像素PXL的扫描线SL、控制线SSL、数据线DL、感测线SENL、第一电力线PL1和/或第二电力线PL2。图4示意性地示出了位于与底部金属层BML相同的层(例如，第一导电层)上或相同的层处的第一垂直电力线VPL1和第二信号线VSGL(例如，数据线DL和感测线SENL)以及位于与晶体管M的源电极SE和漏电极DE相同的层(例如，第三导电层)上或相同的层处的第二水平电力线HPL2作为可以设置在电路单元PCL中的线的示例。
电路单元PCL还可以包括绝缘层。例如，电路单元PCL可以包括顺序设置在基础层BSL的一个表面上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和/或钝化层PSV。
电路单元PCL可以包括设置在基础层BSL上并包括第一晶体管M1的底部金属层BML的第一导电层。例如，第一导电层可以设置在基础层BSL和缓冲层BFL之间，并且可以包括设置在每个像素电路PXC中的第一晶体管M1的底部金属层BML。第一晶体管M1的底部金属层BML可以与第一晶体管M1的栅电极GE和半导体图案SCP重叠。
第一导电层还可以包括线。例如，第一导电层可以包括在显示区域DA中在第二方向DR2上延伸的线中的至少一些(例如，线的一部分)。例如，第一导电层可以包括第一垂直电力线VPL1、第二信号线VSGL和第二垂直电力线VPL2。在一个或多个实施方式中，第一导电层可以包括在显示区域DA中在第二方向DR2上延伸并设置在第一线空间LA1中的每一个中的附加线(例如，图6至图8的第一连接线CLI1、第二连接线CLI2、第三连接线CLI3和/或虚设线DLI)。
缓冲层BFL可以设置在基础层BSL的一个表面(包括第一导电层)上。缓冲层BFL可以防止或基本上防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管M的半导体图案SCP。半导体图案SCP可以包括与相应晶体管M的栅电极GE重叠的沟道区域以及设置在沟道区域的相对侧上或相对侧处的第一导电区域和第二导电区域(例如，源极区域和漏极区域)。
栅极绝缘层GI可以设置在半导体层上。第二导电层可以设置在栅极绝缘层GI上。
第二导电层可以包括每个晶体管M的栅电极GE。在一个或多个实施方式中，第二导电层还可以包括设置在像素电路PXC中的电容器Cst的一个电极、桥接图案等。另外，当设置在显示区域DA中的至少一个线由多个层配置时，第二导电层还可以包括配置所述至少一个线的导电图案。
层间绝缘层ILD可以设置在第二导电层上。第三导电层可以设置在层间绝缘层ILD上。
第三导电层可以包括每个晶体管M的源电极SE和漏电极DE。源电极SE和漏电极DE可以通过相应的接触孔CH连接到包括在相应的晶体管M中的半导体图案SCP的不同区域(例如，分别为源极区域和漏极区域)。
第三导电层还可以包括设置在像素电路PXC中的电容器Cst的电极、线、桥接图案等。例如，第三导电层可以包括在显示区域DA中在第一方向DR1上延伸的至少一些线(例如，线的一部分)。例如，第三导电层可以包括第一信号线HSGL(例如，扫描线SL)、第一水平电力线HPL1和第二水平电力线HPL2。在一个或多个实施方式中，第三导电层还可以包括在显示区域DA中在第一方向DR1上延伸并设置在第二线空间LA2中的每一个中的附加线、导电图案和/或桥接部(例如，图6至图8的桥接部BRP)。
通过包括导电材料，配置第一导电层至第三导电层的每个电极、线、导电图案和/或桥接部可以具有导电性(例如，可以是导电的)，并且其配置材料不受特别限制。例如，配置第一导电层至第三导电层的每个导电图案、电极和/或线可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属或其他导电材料。
钝化层PSV可以设置在第三导电层上。缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV中的每一个可以是单层或多层，并且可以包括无机绝缘材料和/或有机绝缘材料。在一个或多个实施方式中，缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD中的每一个可以包括各种合适类型的无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)。在一个或多个实施方式中，钝化层PSV可以包括有机绝缘层，并且可以设置(例如，完全设置)在显示区域DA中，以使电路单元PCL的表面平坦化。在一个或多个实施方式中，钝化层PSV可以是包括无机绝缘层和有机绝缘层的多层。
显示单元DPL可以设置在钝化层PSV上。
显示单元DPL可以包括每个像素PXL的发光单元EMP。例如，显示单元DPL可以包括设置在每个像素PXL的发射区域EA中的对准电极ALE、至少一个发光元件LD和像素电极ELT。在一个或多个实施方式中，每个发光单元EMP可以包括至少两个发光元件LD。
在一个或多个实施方式中，显示单元DPL还可以包括顺序设置在基础层BSL的其上形成电路单元PCL的一个表面上的绝缘图案和/或绝缘层。例如，显示单元DPL可以包括第一绝缘层(或堤图案)INS1、第二绝缘层INS2、第一堤BNK1、第三绝缘层INS3和第四绝缘层INS4。在一个或多个实施方式中，显示单元DPL还可以包括第二堤BNK2、光转换层CCL和/或第五绝缘层INS5。
第一绝缘层INS1可以设置在钝化层PSV上，并且可以与对准电极ALE中的每一个的一部分重叠。第一绝缘层INS1可以具有与位于每个子像素SPX的发射区域EA中的发光元件布置区域(例如，其中布置有发光元件LD的区域)对应的开口或凹陷。例如，第一绝缘层INS1可以围绕其中设置有发光元件LD的区域，以围绕设置在每个子像素SPX的发射区域EA中的发光元件LD，第一绝缘层INS1可以设置在对准电极ALE之下，以与对准电极ALE中的每一个的一部分重叠。在一个或多个实施方式中，第一绝缘层INS1可以由单独设置在对准电极ALE之下的分离的绝缘图案形成以与对准电极ALE中的每一个的一部分重叠。
对准电极ALE可以围绕发光元件LD在向上方向(例如，与由第一方向DR1和第二方向DR2形成的平面相交的第三方向DR3)上突出。第一绝缘层INS1和其上的对准电极ALE可以形成围绕发光元件LD的反射突起图案。因此，可以改善子像素SPX的光效率。
第一绝缘层INS1可以包括无机绝缘材料和/或有机绝缘材料，并且可以是单层或多层。对准电极ALE可以设置在第一绝缘层INS1上。
对准电极ALE可以包括第一对准电极ALE1和第二对准电极ALE2。第一对准电极ALE1和第二对准电极ALE2可以彼此相邻并且可以彼此分离。第一对准电极ALE1可以设置在发光元件LD的第一端EP1周围，并且第二对准电极ALE2可以设置在发光元件LD的第二端EP2周围。
在一个或多个实施方式中，第一对准电极ALE1可以连接到相应子像素SPX的像素电路PXC。例如，第一对准电极ALE1可以通过第一接触孔CH1连接(例如，电连接)到相应子像素SPX的第一晶体管M1。
在一个或多个实施方式中，第二对准电极ALE2可以连接到第二电力线PL2。例如，第二对准电极ALE2可以通过第二接触孔CH2连接(例如，电连接)到位于相应子像素SPX周围的第二水平电力线HPL2。
每个对准电极ALE可以包括至少一种金属、导电氧化物和导电聚合物中的至少一种导电材料，其中，至少一种金属为包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)的各种合适的金属材料或其合金，导电氧化物诸如为氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、掺杂铝的氧化锌(AZO)、掺杂镓的氧化锌(GZO)、锌锡氧化物(ZTO)、镓锡氧化物(GTO)和掺杂氟的氧化锡(FTO)，导电聚合物诸如为PEDOT，但不限于此。例如，对准电极ALE可以包括其他导电材料，诸如碳纳米管或石墨烯。例如，通过包括各种合适的导电材料中的至少一种，对准电极ALE可以具有导电性(例如，可以是导电的)。在一个或多个实施方式中，对准电极ALE可以包括相同或不同的导电材料。
每个对准电极ALE可以是单层或多层。例如，每个对准电极ALE可以包括具有反射导电材料(例如，金属)的反射电极层，并且可以配置为单层或多层的电极。
第二绝缘层INS2可以设置在对准电极ALE上。在一个或多个实施方式中，第二绝缘层INS2可以包括开口(或接触孔)，以将对准电极ALE中的每一个连接到像素电极ELT中的每一个。
第二绝缘层INS2可以是单层或多层，并且可以包括无机绝缘材料和/或有机绝缘材料。在一个或多个实施方式中，第二绝缘层INS2可以包括至少一种类型的无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)。
当对准电极ALE被第二绝缘层INS2覆盖时，可以防止或基本上防止对准电极ALE在随后的工艺中被损坏。在一个或多个实施方式中，可以防止或基本上防止由于对准电极ALE和发光元件LD之间的不适当连接而发生短路缺陷。
第一堤BNK1可以设置在其中形成有对准电极ALE和第二绝缘层INS2的显示区域DA中。第一堤BNK1可以形成在非发射区域NEA中，以围绕每个像素PXL的发射区域EA。第一堤BNK1可以包括光阻挡材料，光阻挡材料包括黑矩阵材料和/或反射材料。
至少一个发光元件LD可以设置在由第一堤BNK1围绕的每个发射区域EA(例如，每个子像素SPX的发射区域EA)中。例如，多个发光元件LD可以设置在每个发射区域EA中。发光元件LD中的每一个可以发射特定颜色(例如，红色、蓝色或绿色)的光和/或白光。在一个或多个实施方式中，发光元件LD可以以喷射到溶液中的形式提供并提供给每个像素PXL(例如，每个子像素SPX)。发光元件LD可以通过施加到对准电极ALE(或者在被分离成每个像素PXL的对准电极ALE之前的对准线)的对准信号而在对准电极ALE之间(例如，在对准电极ALE之间对准)。例如，当每个子像素SPX包括彼此相邻的第一对准电极ALE1和第二对准电极ALE2时，发光元件LD可以在第一对准电极ALE1和第二对准电极ALE2之间(例如，在第一对准电极ALE1和第二对准电极ALE2之间对准)。在一个或多个实施方式中，发光元件LD可以在第一方向DR1上在对准电极ALE中的相邻的对准电极ALE(例如，第一对准电极ALE1和第二对准电极ALE2)之间。
在一个或多个实施方式中，每个发光元件LD可以是小至微米级或纳米级的超小无机发光二极管，其以其中生长氮化物基或磷化物基半导体的结构形成。在一个或多个实施方式中，每个发光元件LD可以是具有杆形状并且具有几纳米至几百微米的范围内的尺寸的超小无机发光二极管，但是本公开不限于此。
在一个或多个实施方式中，每个发光元件LD可以包括发射叠层，发射叠层包括在一个方向(例如，从第一端EP1到第二端EP2的方向)上顺序设置的第一半导体层SCL1(例如，P型半导体层)、有源层ACT和第二半导体层SCL2(例如，N型半导体层)。在一个或多个实施方式中，每个发光元件LD还可以包括围绕发射叠层的外周表面(例如，具有圆柱体、多边形圆柱体等的形状的杆的侧表面)的绝缘膜INF。绝缘膜INF可以不设置在发光元件LD的第一端EP1和第二端EP2上，或者可以包括暴露第一端EP1和第二端EP2的一部分的开口。
在一个或多个实施方式中，每个发光元件LD还可以包括位于第一端EP1和/或第二端EP2处的至少一个电极层ETL。例如，每个发光元件LD还可以包括位于第一端EP1处并且连接(例如，电连接)到第一半导体层SCL1的电极层ETL。
第一半导体层SCL1可以包括第一导电类型的半导体层。例如，第一半导体层SCL1可以包括P型半导体层。例如，第一半导体层SCL1可以包括具有氮化物基或磷化物基的半导体材料并且掺杂有第一导电类型的掺杂剂(例如，P型掺杂剂)(诸如镁(Mg))的P型半导体层。
有源层ACT可以形成为单量子阱结构或多量子阱结构。根据一个或多个实施方式，可以使用氮化物基或磷化物基的半导体材料来形成有源层ACT，并且各种合适的其他材料可以形成有源层ACT。有源层ACT的位置可以根据发光元件LD的类型、形状等改变。在一个或多个实施方式中，有源层ACT可以发射波长为400nm至900nm的光，并且可以使用双异质结构。
第二半导体层SCL2可以包括与第一半导体层SCL1的类型不同的类型的半导体层。例如，第二半导体层SCL2可以包括N型半导体层。例如，第二半导体层SCL2可以是包括氮化物基或磷化物基的半导体材料并且掺杂有第二导电类型的掺杂剂(例如，N型掺杂剂)(诸如硅(Si)、锗(Ge)或锡(Sn))的N型半导体层。
电极层ETL可以包括透明导电材料并且可以是基本上透明的。因此，由发光元件LD产生的光可以穿过电极层ETL。
绝缘膜INF可以包括透明绝缘材料，并且可以由单层或多层配置。因此，在有源层ACT中产生的光可以穿过绝缘膜INF并且可以发射到发光元件LD的外部。例如，绝缘膜INF可以包括氧化硅(SiOx)(例如，SiO2)、氮化硅(SiNx)(例如，Si3N4)、氧化铝(AlxOy)(例如，Al2O3)和氧化钛(TixOy)(例如，TiO2)中的至少一种绝缘材料，或者可以包括另一绝缘材料。
第三绝缘层INS3可以设置在发光元件LD的一部分上。在一个或多个实施方式中，第三绝缘层INS3可以局部地设置在发光元件LD的包括中央部分的部分上，以暴露在相应子像素SPX的发射区域EA中对准的发光元件LD的第一端EP1和第二端EP2。在一个或多个实施方式中，第三绝缘层INS3可以完全形成在显示区域DA中，并且可以包括暴露发光元件LD的第一端EP1和第二端EP2的接触孔。当在发光元件LD上形成第三绝缘层INS3时，发光元件LD可以稳定地固定。在一个或多个实施方式中，子像素SPX或显示区域DA可以不包括第三绝缘层INS3。
第三绝缘层INS3可以是单层或多层，并且可以包括无机绝缘材料和/或有机绝缘材料。例如，第三绝缘层INS3可以包括各种合适类型的有机绝缘材料和/或无机绝缘材料，包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)、氧化铝(AlxOy)、光刻胶材料等。
在发光元件LD的未被第三绝缘层INS3覆盖的两端上(例如，在第一端EP1和第二端EP2上)，可以设置和/或形成不同的像素电极ELT。例如，第一电极ELT1的一部分可以设置在发光元件LD的第一端EP1上，并且第二电极ELT2的一部分可以设置在发光元件LD的第二端EP2上。第一电极ELT1可以连接(例如，电连接)到发光元件LD的第一端EP1，并且第二电极ELT2可以连接(例如，电连接)到发光元件LD的第二端EP2。
第一电极ELT1可以设置在第一对准电极ALE1上，以与第一对准电极ALE1的一部分重叠。在一个或多个实施方式中，第一电极ELT1可以通过至少一个接触单元(例如，在第一对准电极ALE1上的第二绝缘层INS2中形成的至少一个开口)连接(例如，电连接)到第一对准电极ALE1，并且可以通过第一对准电极ALE1连接(例如，电连接)到相应的子像素SPX的像素电路PXC。在一个或多个实施方式中，第一电极ELT1可以连接(例如，电连接)到相应子像素SPX的像素电路PXC或第一电力线PL1，而不经过第一对准电极ALE1。
第二电极ELT2可以设置在第二对准电极ALE2上，以与第二对准电极ALE2的一部分重叠。在一个或多个实施方式中，第二电极ELT2可以通过至少一个接触单元(例如，在第二对准电极ALE2上的第二绝缘层INS2中形成的至少一个开口)连接(例如，电连接)到第二对准电极ALE2，并且可以通过第二对准电极ALE2连接(例如，电连接)到第二电力线PL2(例如，第二水平电力线HPL2)。在一个或多个实施方式中，第二电极ELT2可以连接(例如，电连接)到第二电力线PL2，而不经过第二对准电极ALE2。
在一个或多个实施方式中，第一电极ELT1和第二电极ELT2可以设置在相同的层上或相同的层处，并且可以同时(例如，并行)或顺序地形成。在一个或多个实施方式中，第一电极ELT1和第二电极ELT2可以设置在不同的层上或不同的层处，且至少一个绝缘层或绝缘图案插置在其之间，并且第一电极ELT1和第二电极ELT2可以顺序地形成。像素电极ELT的相互位置、形成顺序等可以根据实施方式而改变。
在一个或多个实施方式中，当每个子像素SPX包括串联结构或包括至少两个串联级的串联-并联结构的发光单元EMP时，子像素SPX还可以包括附加的另一对准电极ALE和/或像素电极ELT。
像素电极ELT可以包括导电材料。在一个或多个实施方式中，像素电极ELT可以包括透明导电材料并且可以是基本上透明的。因此，由发光元件LD产生的光可以穿过像素电极ELT。
第四绝缘层INS4可以设置在其中形成有像素电极ELT的显示区域DA中。在一个或多个实施方式中，第四绝缘层INS4可以完全形成在显示区域DA中。在一个或多个实施方式中，第四绝缘层INS4可以在每个像素区域PXA(例如，子像素区域)中单独地形成。
第四绝缘层INS4可以是单层或多层，并且可以包括无机绝缘材料和/或有机绝缘材料。第四绝缘层INS4可以形成在每个发光单元EMP上，并且可以保护发光单元EMP。在一个或多个实施方式中，显示区域DA可以不包括第四绝缘层INS4。
在一个或多个实施方式中，显示面板DPN可以包括设置在每个子像素SPX的发射区域EA中的光转换层CCL。例如，在显示面板DPN中，与每个子像素SPX对应的光转换层CCL可以设置在每个子像素SPX的发光单元EMP上。
在一个或多个实施方式中，显示面板DPN还可以包括设置在非发射区域NEA中以与第一堤BNK1重叠的第二堤BNK2。第二堤BNK2可以限定或分隔其中待形成光转换层CCL的每个发射区域EA。在一个或多个实施方式中，第二堤BNK2可以与第一堤BNK1一体。
第二堤BNK2可以包括光阻挡材料，光阻挡材料包括黑矩阵材料和/或反射材料。第二堤BNK2可以包括与第一堤BNK1的材料相同或不同的材料。
光转换层CCL可以包括光转换颗粒LCP。光转换颗粒LCP可以包括用于转换从发光元件LD发射的光的波长和/或颜色的波长转换颗粒(或颜色转换颗粒)(例如，将从发光元件LD发射的光转换为对应于相应子像素SPX的颜色的光的量子点)和用于通过散射从发光元件LD发射的光来提高像素PXL的光输出效率的光散射颗粒中的至少一个。
例如，当子像素SPX设置为红色或绿色子像素SPX并且蓝色发光元件LD设置在子像素SPX的发光单元EMP中时，设置在子像素SPX的发射区域EA中的光转换层CCL可以包括具有用于将蓝光转换为红光或绿光的红色量子点或绿色量子点的光转换颗粒LCP。在一个或多个实施方式中，光转换颗粒LCP还可以包括光散射颗粒。
当另一子像素SPX设置为蓝色子像素SPX并且蓝色发光元件LD设置在另一子像素SPX的发光单元EMP中时，设置在子像素SPX的发射区域EA中的光转换层CCL可以包括具有光散射颗粒的光转换颗粒LCP。
第五绝缘层INS5可以形成在子像素SPX的基础层BSL的一个表面(包括发光单元EMP和/或光转换层CCL)上。第五绝缘层INS5可以是单层或多层，并且可以包括有机绝缘材料和/或无机绝缘材料。
在一个或多个实施方式中，第五绝缘层INS5可以包括有机绝缘层，并且可以设置(例如，完全设置)在显示区域DA中。第五绝缘层INS5可基本上平坦化显示单元DPL的表面并保护子像素SPX的发光单元EMP和/或光转换层CCL。
滤色器单元CFL可以设置在第五绝缘层INS5上。
滤色器单元CFL可以包括与子像素SPX的颜色对应的滤色器CF。例如，滤色器单元CFL可以包括设置在第一子像素SPX1的发射区域EA中的第一滤色器CF1、设置在第二子像素SPX2的发射区域EA中的第二滤色器CF2以及设置在第三子像素SPX3的发射区域EA中的第三滤色器CF3。每个滤色器CF可以设置在第五绝缘层INS5上，以与相应的子像素SPX的发光单元EMP重叠。
在一个或多个实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以设置成在非发射区域NEA中彼此重叠。在一个或多个实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以形成为在子像素SPX的发射区域EA中彼此分离，并且单独的光阻挡图案等可以设置在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间。
封装单元ENC可以设置在滤色器单元CFL上。封装单元ENC可以包括第六绝缘层INS6。第六绝缘层INS6可以是单层或多层，并且可以包括有机绝缘材料和/或无机绝缘材料。在一个或多个实施方式中，第六绝缘层INS6可以至少完全形成在显示区域DA中以覆盖电路单元PCL、显示单元DPL和/或滤色器单元CFL，并且可以平坦化显示面板DPN的表面。在一个或多个实施方式中，显示面板DPN可以制造成不包括封装单元ENC，并且单独制造的保护膜等可以附接到显示面板DPN。
图5是示出根据本公开的一个或多个实施方式的显示区域DA的电路单元PCL的平面图。例如，图5基于其中设置有图3的像素PXL中所包括的像素电路PXC的像素电路区域PXCA示出了电路单元PCL的布局实施方式。在描述本公开的实施方式时，相同的附图标记被赋予彼此相似或相同的配置，并且可以不提供其重复的描述。
参考图1至图5，电路单元PCL可以包括设置在每个像素PXL的像素电路区域PXCA中的像素电路PXC。像素电路区域PXCA可以限定在相应像素PXL的像素区域PXA中。
在一个或多个实施方式中，每个像素电路区域PXCA可以包括对应于像素电路PXC中的每一个的电路区域SPXA。例如，每个像素电路区域PXCA可以包括第一电路区域SPXA1、第二电路区域SPXA2和第三电路区域SPXA3，第一电路区域SPXA1包括第一像素电路PXC1，第二电路区域SPXA2包括第二像素电路PXC2，第三电路区域SPXA3包括第三像素电路PXC3。
电路单元PCL还可以包括连接到像素PXL的线。例如，电路单元PCL还可以包括扫描线SL、数据线DL、感测线SENL以及第一电力线PL1和第二电力线PL2。
电路单元PCL还可以包括用于将设置在电路单元PCL中的电路元件、电极、导电图案和/或线彼此连接(例如，电连接)的接触孔CH。在图5中，符号被示出为仅一个接触孔CH，其代表用于连接电路单元PCL中的特定元件的接触孔CH。
电路单元PCL还可以包括形成在电路单元PCL和显示单元DPL之间的第一接触孔CH1、第二接触孔CH2和第三接触孔CH3。
每个第一接触孔CH1可以连接每个像素电路PXC和与之对应的发光单元EMP。例如，形成在每个第一子像素SPX1中的第一接触孔CH1可以形成在第一像素电路PXC1和第一发光单元EMP1的第一对准电极ALE1之间。形成在每个第二子像素SPX2中的第一接触孔CH1可以形成在第二像素电路PXC2和第二发光单元EMP2的第一对准电极ALE1之间。形成在每个第三子像素SPX3中的第一接触孔CH1可以形成在第三像素电路PXC3和第三发光单元EMP3的第一对准电极ALE1之间。
第二接触孔CH2可以连接第二电力线PL2和发光单元EMP的第二对准电极ALE2。例如，第二接触孔CH2可以形成在第二水平电力线HPL2中的每一个与位于第二水平电力线HPL2周围的发光单元EMP的第二对准电极ALE2之间。因此，在像素PXL的制造工艺(例如，发光元件LD的对准工艺)中，第二对准信号可以通过第二电力线PL2施加到第二对准电极ALE2。
第三接触孔CH3可以连接第一电力线PL1和显示单元DPL的浮置图案。例如，第三接触孔CH3可以形成在第一水平电力线HPL1中的每一个和与第一水平电力线HPL1重叠的浮置图案之间。浮置图案可首先与子像素SPX的第一对准电极ALE1一体形成，以与第一对准电极ALE1一起配置第一对准线。因此，在发光元件LD的对准工艺中，第一对准信号可以通过第一电力线PL1提供给第一对准线。在完成发光元件LD的对准工艺之后，第一对准线可以在第三接触孔CH3周围断开连接，以将浮置图案与子像素SPX的第一对准电极ALE1分离。因此，子像素SPX可以被单独驱动。
每个像素电路PXC可以包括设置在每个电路区域SPXA中的第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。例如，第一像素电路PXC1可以包括设置在相应像素区域PXA的第一电路区域SPXA1中的第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。第二像素电路PXC2可以包括设置在相应像素区域PXA的第二电路区域SPXA2中的第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。第三像素电路PXC3可以包括设置在相应像素区域PXA的第三电路区域SPXA3中的第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。
第一晶体管M1中的每一个可以包括第一半导体图案SCP1、第一栅电极GE1、第一源电极SE1和第一漏电极DE1。在一个或多个实施方式中，每个第一晶体管M1还可以包括与第一栅电极GE1重叠的底部金属层BML。
第一半导体图案SCP1可以与第一栅电极GE1和底部金属层BML重叠，并且可以连接到第一源电极SE1和第一漏电极DE1。例如，第一半导体图案SCP1的两端可以通过相应的接触孔CH连接到第一源电极SE1和第一漏电极DE1。
第一栅电极GE1可以连接到电容器Cst的下电极LE和第二源电极SE2。例如，第一栅电极GE1可以与电容器Cst的下电极LE一体，并且可以通过至少一个接触孔CH连接到第二源电极SE2。
第一源电极SE1可以连接到电容器Cst的上电极UE和第三源电极SE3。例如，第一源电极SE1可以与电容器Cst的上电极UE和第三源电极SE3一体。在一个或多个实施方式中，第一源电极SE1可以通过每个第一接触孔CH1连接到形成在相应子像素SPX的发光单元EMP中的第一电极ELT1。例如，第一像素电路PXC1的第一源电极SE1、电容器Cst的上电极UE和第三源电极SE3可以通过连接第一像素电路PXC1和第一发光单元EMP1的第一接触孔CH1连接到第一发光单元EMP1的第一对准电极ALE1，并且可以通过第一对准电极ALE1连接到第一发光单元EMP1的第一电极ELT1。
第一漏电极DE1可以连接到第一电力线PL1。例如，第一漏电极DE1可以通过至少一个接触孔CH连接到第一垂直电力线VPL1。
底部金属层BML可以与第一半导体图案SCP1和第一栅电极GE1重叠，并且可以连接到第一源电极SE1。例如，底部金属层BML可以通过至少一个接触孔CH连接到第一源电极SE1。
每个第二晶体管M2可以包括第二半导体图案SCP2、第二栅电极GE2、第二源电极SE2和第二漏电极DE2。
第二半导体图案SCP2可以与第二栅电极GE2重叠，并且可以连接到第二源电极SE2和第二漏电极DE2。例如，第二半导体图案SCP2的两端可以通过相应的接触孔CH连接到第二源电极SE2和第二漏电极DE2。
第二栅电极GE2可以连接到扫描线SL。例如，第二栅电极GE2可以通过至少一个接触孔CH连接到每个扫描线SL(例如，第i扫描线SLi)。
第二源电极SE2可以连接到电容器Cst的下电极LE和第一栅电极GE1。例如，第二源电极SE2可以通过至少一个接触孔CH连接到电容器Cst的下电极LE和第一栅电极GE1。
第二漏电极DE2可以连接到相应子像素SPX的子数据线。例如，第一像素电路PXC1的第二漏电极DE2可以通过至少一个接触孔CH连接到第一子数据线D1。第二像素电路PXC2的第二漏电极DE2可以通过至少一个接触孔CH连接到第二子数据线D2。第三像素电路PXC3的第二漏电极DE2可以通过至少一个接触孔CH连接到第三子数据线D3。
每个第三晶体管M3可以包括第三半导体图案SCP3、第三栅电极GE3、第三源电极SE3和第三漏电极DE3。
第三半导体图案SCP3可以与第三栅电极GE3重叠，并且可以连接到第三源电极SE3和第三漏电极DE3。例如，第三半导体图案SCP3的两端可以通过相应的接触孔CH连接到第三源电极SE3和第三漏电极DE3。
第三栅电极GE3可以连接到每个扫描线SL，或者可以连接到与扫描线SL分离的单独的控制线SSL。在一个或多个实施方式中，第三栅电极GE3可以与第二栅电极GE2一体，并且可以通过至少一个接触孔CH连接到每个扫描线SL。
第三源电极SE3可以连接到电容器Cst的上电极UE和第一源电极SE1。例如，第三源电极SE3可以与电容器Cst的上电极UE和第一源电极SE1一体。
第三漏电极DE3可以连接到感测线SENL。例如，第三漏电极DE3可以通过至少一个接触孔CH连接到感测线SENL。
电容器Cst可以包括下电极LE和上电极UE。
电容器Cst的下电极LE可以连接到第一栅电极GE1和第二源电极SE2。例如，电容器Cst的下电极LE可以与第一栅电极GE1和第二源电极SE2一体。
电容器Cst的上电极UE可以连接到第一源电极SE1和第三源电极SE3。例如，电容器Cst的上电极UE可以与第一源电极SE1和第三源电极SE3一体。
在一个或多个实施方式中，设置在显示区域DA中的底部金属层BML和在第二方向DR2上延伸的至少一些线可以设置在电路单元PCL的相同的层上或相同的层处。例如，底部金属层BML、第二信号线VSGL(例如，感测线SENL和数据线DL)、第一垂直电力线VPL1和第二垂直电力线VPL2可以设置在电路单元PCL的第一导电层上，并且可以同时(例如，并行)形成。
在一个或多个实施方式中，设置在显示区域DA中的半导体图案SCP可以设置在电路单元PCL的相同的层上或相同的层处。例如，半导体图案SCP可以设置在电路单元PCL的半导体层上，并且可以同时(例如，并行)形成。
在一个或多个实施方式中，设置在显示区域DA中的栅电极GE和电容器Cst的下电极LE可以设置在电路单元PCL的相同的层上或相同的层处。例如，栅电极GE和电容器Cst的下电极LE可以设置在电路单元PCL的第二导电层(例如，栅极层)上，并且可以同时(例如，并行)形成。在一个或多个实施方式中，当在第一方向DR1或第二方向DR2上延伸的至少一个线形成为多个层时，该至少一个线可以选择性地包括设置在电路单元PCL的第二导电层上的导电图案(例如，子线)。
在一个或多个实施方式中，设置在显示区域DA中的源电极SE、漏电极DE、电容器Cst的上电极UE和/或在第一方向DR1上延伸的一些线可以设置在电路单元PCL的相同的层上或相同的层处。例如，源电极SE、漏电极DE、电容器Cst的上电极UE、第一水平电力线HPL1和第二水平电力线HPL2可以设置在电路单元PCL的第三导电层(例如，源-漏层)上。在一个或多个实施方式中，当在第二方向DR2上延伸的至少一个线形成为多个层时，该至少一个线可以选择性地包括设置在电路单元PCL的第三导电层上的导电图案(例如，子线)。
根据上述实施方式，通过有效地设置电路单元PCL的电路元件和线，可以减小由每个像素电路PXC占据的面积。因此，根据上述实施方式的像素PXL可以有效地应用于其中各个像素区域PXA的面积小的高分辨率显示设备DD中，如在高分辨率显示设备DD中那样。在一个或多个实施方式中，根据上述实施方式，可以适当地确保用于形成附加线的线空间LA。
在一个或多个实施方式中，线空间LA可以设置在每个像素电路区域PXCA周围。例如，第一线空间LA1可以设置在每个像素电路区域PXCA的左侧和右侧上，并且第二线空间LA2可以设置在每个像素电路区域PXCA的上方和下方。
在一个或多个实施方式中，在线空间LA中，可以设置用于将显示区域DA的第一信号线HSGL和/或位于显示区域DA的一部分处的第二信号线VSGL连接到焊盘(例如，图6至图8的焊盘P)的连接线(例如，图6至图8的连接线CLI)和桥接部(例如，图6至图8的桥接部BRP)。在一个或多个实施方式中，虚设线(例如，图6至图8的虚设线DLI)可以选择性地设置在线空间LA中。在一个或多个实施方式中，每个虚设线DLI可以连接到电力线PL(例如，第一电力线PL1或第二电力线PL2)，并且可以配置电力线PL的一部分。因此，可以减小或最小化电源电压的电压降，并且可以改善显示设备DD的图像质量。
图6至图8是示出根据本公开的实施方式的显示面板DPN的平面图。例如，针对图1中所示的显示面板DPN的一个块BLK，图6至图8示出了线结构的不同实施方式。
在一个或多个实施方式中，显示面板DPN可以包括具有彼此基本上相似或相同的结构的块BLK。例如，在显示面板DPN中，图6的线结构可以沿着第一方向DR1重复。在一个或多个实施方式中，显示设备DD可以包括单个块BLK和单个焊盘区域PA，并且图6的一个块BLK可以对应于显示面板DPN的整个区域。
首先，参考图1至图6，显示面板DPN或显示面板DPN的每个块BLK可以包括显示区域DA和焊盘区域PA。焊盘区域PA可以设置在每个块BLK的一个边缘处，以与显示区域DA的一侧相邻。例如，焊盘区域PA可以设置在位于每个块BLK的下边缘处的非显示区域NA中，并且可以在第二方向DR2上位于显示区域DA的一侧处。
显示区域DA可以包括第一区域A1、第二区域A2和第三区域A3。第一区域A1、第二区域A2和第三区域A3可以基于第一方向DR1来划分，并且可以是对应于第一方向DR1上的各个部分的区域。例如，显示区域DA可以包括第一方向DR1上的第一区域A1、第二区域A2和第三区域A3。第一区域A1、第二区域A2和第三区域A3中的每一个可以包括至少两个像素列，并且具有第一方向DR1上的预定宽度(例如，与针对每个区域预设的像素列的数量对应的宽度)。
在一个或多个实施方式中，显示区域DA还可以包括位于第三区域A3周围的第四区域A4。例如，第四区域A4可以位于第二区域A2和第三区域A3之间。第四区域A4可以包括至少一个像素列，并且可以具有第一方向DR1上的预定宽度(例如，与预设像素列的数量对应的宽度)。
在一个或多个实施方式中，每个块BLK可以包括至少两个第一区域A1、第二区域A2和/或第四区域A4。例如，基于第一方向DR1，第三区域A3可以位于每个块BLK的显示区域DA(例如，整个显示区域DA)的中央处。一个第一区域A1、一个第二区域A2和/或一个第四区域A4可以位于第三区域A3的两侧上。例如，第一区域A1、第二区域A2和/或第四区域A4可以在第三区域A3的第一侧上或第一侧处，并且另一第一区域A1、另一第二区域A2和/或另一第四区域A4可以在第三区域A3的与第一侧相对的第二侧上或第二侧处。
第一区域A1可以在第一方向DR1上位于每个块BLK的显示区域DA(例如，整个显示区域DA)的两个边缘(例如，相对的边缘)处。第二区域A2可以位于第一区域A1和第三区域A3之间。例如，第二区域A2可以是在第一方向DR1上与第一区域A1直接相邻的区域。第四区域A4可以位于第一区域A1和第三区域A3之间。例如，第四区域A4可以位于第二区域A2和第三区域A3之间。然而，本公开不限于此。例如，第四区域A4的位置可以以任何适当的方式改变。
在显示区域DA中，可以设置第一信号线HSGL、第二信号线VSGL、连接线CLI和桥接部BRP。在一个或多个实施方式中，虚设线DLI可以进一步设置在显示区域DA中。
第一区域A1可以包括在第二方向DR2上延伸的虚设线DLI，或者可以不包括虚设线DLI。例如，虚设线DLI可以选择性地设置在第一区域A1中。第二区域A2、第三区域A3和第四区域A4可以包括在第二方向DR2上延伸的不同的连接线CLI。例如，第二区域A2可以包括第一连接线CLI1(也称为“第一线”)，并且第三区域A3可以包括第二连接线CLI2(也称为“第二线”)。第四区域A4可以包括至少一个第三连接线CLI3(也称为“第三线”)。
第一信号线HSGL可以在第一方向DR1上延伸，并且可以沿着与第一方向DR1交叉的第二方向DR2布置。第一信号线HSGL可以公共形成在第一区域A1、第二区域A2、第三区域A3和第四区域A4中。例如，第一信号线HSGL可以在显示区域DA中在第一方向DR1上延伸，并且可以公共形成在显示面板DPN的块BLK中。
第一信号线HSGL可以连接(例如，电连接)到位于相应像素行中的像素PXL。例如，位于第i像素行中的至少一个第一信号线HSGL(例如，第i扫描线SLi)可以公共连接到位于第i像素行中的像素PXL。
第一信号线HSGL可以连接(例如，电连接)到至少一个块BLK的第三区域A3中的相应第二连接线CLI2，并且可以通过相应第二连接线CLI2连接(例如，电连接)到相应焊盘P(例如，相应第三焊盘P3)。例如，每个第一信号线HSGL可以通过位于至少一个块BLK的第三区域A3中的至少一个第二连接线CLI2连接(例如，电连接)到至少一个第三焊盘P3。
在图6中，设置在显示区域DA中的第一信号线HSGL中的全部连接到设置在一个块BLK的第三区域A3中的第二连接线CLI2，但是本公开不限于此。例如，第一信号线HSGL可以划分成至少两个组，并且包括在不同组中的第一信号线HSGL可以连接(例如，电连接)到设置在不同块BLK中的第二连接线CLI2和第三焊盘P3。在一个或多个实施方式中，每组的第一信号线HSGL可以连接(例如，电连接)到设置在一个块BLK中的第二连接线CLI2和第三焊盘P3，或者可以连接(例如，电连接)到设置在两个或更多个块BLK中的第二连接线CLI2和第三焊盘P3。
第二信号线VSGL可以在与第一方向DR1交叉的第二方向DR2上延伸。第二信号线VSGL可以包括位于第一区域A1中的第一组的第二信号线VSGL1、位于第二区域A2中的第二组的第二信号线VSGL2、位于第三区域A3中的第三组的第二信号线VSGL3以及位于第四区域A4中的第四组的第二信号线VSGL4。
第一组的第二信号线VSGL1可以在第一区域A1中在第二方向DR2上延伸，并且可以设置在位于第一区域A1中的相应像素列中。各个第一组的第二信号线VSGL1可以连接(例如，电连接)到设置在第一区域A1的相应像素列中的像素PXL。
第一组的第二信号线VSGL1可以通过相应桥接部BRP连接(例如，电连接)到位于第二区域A2中的相应第一连接线CLI1。第一组的第二信号线VSGL1可以通过相应第一连接线CLI1连接(例如，电连接)到相应焊盘P(例如，相应第一焊盘P1)。例如，第一组的第二信号线VSGL1中的每一个可以通过位于相应块BLK的第二区域A2中的相应的第一连接线CLI1连接(例如，电连接)到相应的第一焊盘P1。
第二组的第二信号线VSGL2、第三组的第二信号线VSGL3和第四组的第二信号线VSGL4可以分别在第二区域A2、第三区域A3和第四区域A4中在第二方向DR2上延伸，并且可以设置在位于第二区域A2、第三区域A3和第四区域A4中的相应像素列中。第二组的第二信号线VSGL2、第三组的第二信号线VSGL3和第四组的第二信号线VSGL4可以分别从第二区域A2、第三区域A3和第四区域A4连接到焊盘区域PA，并且可以连接(例如，电连接)到设置在焊盘区域PA中的相应的焊盘P。例如，第二组的第二信号线VSGL2可以从第二区域A2在第二方向DR2上延伸以连接到第一焊盘区域PA1，并且可以连接(例如，电连接)到设置在第一焊盘区域PA1中的相应的第二焊盘P2。第三组的第二信号线VSGL3可以从第三区域A3在第二方向DR2上延伸以连接到第二焊盘区域PA2，并且可以连接(例如，电连接)到设置在第二焊盘区域PA2中的相应的第四焊盘P4。第四组的第二信号线VSGL4可以从第四区域A4在第二方向DR2上延伸以连接到第三焊盘区域PA3，并且可以连接(例如，电连接)到设置在第三焊盘区域PA3中的相应的第六焊盘P6。
连接线CLI可以包括第一连接线CLI1和第二连接线CLI2。在一个或多个实施方式中，连接线CLI还可以包括至少一个第三连接线CLI3。例如，连接线CLI可以包括一个或多个第三连接线CLI3，一个或多个第三连接线CLI3设置在位于第三区域A3的相对侧上或相对侧处的两个第四区域A4中的每一个中。
第一连接线CLI1、第二连接线CLI2和第三连接线CLI3可以分别在第二区域A2、第三区域A3和第四区域A4中在第二方向DR2上延伸，并且可以设置在位于第二区域A2、第三区域A3和第四区域A4中的相应像素列中。第一连接线CLI1、第二连接线CLI2和第三连接线CLI3可以从显示区域DA连接到焊盘区域PA，并且可以连接(例如，电连接)到设置在焊盘区域PA中的相应焊盘P。例如，第一连接线CLI1可以从第二区域A2在第二方向DR2上延伸以连接到第一焊盘区域PA1，并且可以连接(例如，电连接)到设置在第一焊盘区域PA1中的相应的第一焊盘P1。第二连接线CLI2可以从第三区域A3在第二方向DR2上延伸以连接到第二焊盘区域PA2，并且可以连接(例如，电连接)到设置在第二焊盘区域PA2中的相应的第三焊盘P3。第三连接线CLI3可以从第四区域A4在第二方向DR2上延伸以连接到第三焊盘区域PA3，并且可以连接(例如，电连接)到设置在第三焊盘区域PA3中的相应的第五焊盘P5。每个第三连接线CLI3可以连接(例如，电连接)到第四区域A4中的任何一个电力线PL(例如，第一电力线PL1、第二电力线PL2或另一电力线(例如，初始化电力线、接地电力线或参考电力线))。
虚设线DLI可以在第一区域A1中在第二方向DR2上延伸，并且可以不延伸到焊盘区域PA。例如，虚设线DLI可以设置在位于第一区域A1中的相应像素列中，并且可以在显示区域DA和非显示区域NA之间的边界处或边界周围断开连接。
在一个或多个实施方式中，虚设线DLI中的至少一些可以连接(例如，电连接)到位于显示区域DA内的信号线(例如，第一信号线HSGL和第二信号线VSGL)和电力线PL(例如，第一电力线PL1和第二电力线PL2)中的至少一个线，并且可以配置该至少一个线的子线。例如，虚设线DLI的至少一部分可以连接到第二电力线PL2，并且可以配置第二电力线PL2的子线。在一个或多个实施方式中，虚设线DLI的另一部分可以连接到第一电力线PL1，并且可以配置第一电力线PL1的子线。因此，可以减小或最小化第二电源电压VSS和/或第一电源电压VDD的电压降，并且可以改善显示设备DD的图像质量。
桥接部BRP可以设置在显示区域DA中，并且可以在显示区域DA中在第一方向DR1上延伸。例如，桥接部BRP可以设置在第一区域A1和第二区域A2中，并且可以穿过第一区域A1和第二区域A2之间的边界。桥接部BRP可以将第一组的第二信号线VSGL1电连接到相应的第一连接线CLI1。
焊盘区域PA可以在第二方向DR2上位于显示区域DA的一侧处。例如，焊盘区域PA可以位于显示区域DA周围，以在第二方向DR2上与第二区域A2、第三区域A3和第四区域A4相邻。焊盘区域PA可以包括分别对应于第二区域A2、第三区域A3和第四区域A4的第一焊盘区域PA1、第二焊盘区域PA2和第三焊盘区域PA3。
第一焊盘区域PA1可以在第二方向DR2上位于第二区域A2的一侧处。第一焊盘区域PA1可以包括通过第一连接线CLI1和桥接部BRP连接(例如，电连接)到第一组的第二信号线VSGL1的第一焊盘P1和连接(例如，电连接)到第二组的第二信号线VSGL2的第二焊盘P2。
驱动电路DIC和第一组的第二信号线VSGL1可以通过第一焊盘P1彼此连接(例如，电连接)。因此，从驱动电路DIC提供的第二驱动信号(例如，对应于第一区域A1的像素PXL的数据信号)和/或第一区域A1的初始化电源电压可以传输到第一区域A1的像素PXL。在一个或多个实施方式中，与第一区域A1的像素PXL的特性对应的感测信号可以从第一区域A1的像素PXL传输到驱动电路DIC。
驱动电路DIC和第二组的第二信号线VSGL2可以通过第二焊盘P2彼此连接(例如，电连接)。因此，从驱动电路DIC提供的第二驱动信号(例如，对应于第二区域A2的像素PXL的数据信号)和/或第二区域A2的初始化电源电压可以传输到第二区域A2的像素PXL。在一个或多个实施方式中，与第二区域A2的像素PXL的特性对应的感测信号可以从第二区域A2的像素PXL传输到驱动电路DIC。
第二焊盘区域PA2可以与第一焊盘区域PA1相邻，并且可以在第二方向DR2上位于第三区域A3的一侧处。第二焊盘区域PA2可以包括通过第二连接线CLI2连接(例如，电连接)到第一信号线HSGL的第三焊盘P3和连接(例如，电连接)到第三组的第二信号线VSGL3的第四焊盘P4。
驱动电路DIC和第一信号线HSGL可以通过第三焊盘P3彼此连接(例如，电连接)。因此，从驱动电路DIC提供的第一驱动信号(例如，扫描信号)可以传输到位于相应像素行中的像素PXL。
驱动电路DIC和第三组的第二信号线VSGL3可以通过第四焊盘P4彼此连接(例如，电连接)。因此，从驱动电路DIC提供的第二驱动信号(例如，对应于第三区域A3的像素PXL的数据信号)和/或第三区域A3的初始化电源电压可以传输到第三区域A3的像素PXL。在一个或多个实施方式中，与第三区域A3的像素PXL的特性对应的感测信号可以从第三区域A3的像素PXL传输到驱动电路DIC。
第三焊盘区域PA3可以在第二方向DR2上位于第四区域A4的一侧处。第三焊盘区域PA3可以包括通过第三连接线CLI3连接(例如，电连接)到电力线PL的第五焊盘P5和连接(例如，电连接)到第四组的第二信号线VSGL4的第六焊盘P6。
驱动电路DIC和/或电力发生器以及电力线PL(例如，第一电力线PL1和第二电力线PL2)可以通过第五焊盘P5连接(例如，电连接)。因此，从驱动电路DIC和/或电力发生器提供的电源电压(例如，第一电源电压VDD和第二电源电压VSS)可以通过相应的电力线PL传输到像素PXL。
驱动电路DIC和第四组的第二信号线VSGL4可以通过第六焊盘P6彼此连接(例如，电连接)。因此，从驱动电路DIC提供的第二驱动信号(例如，对应于第四区域A4的像素PXL的数据信号)和/或第四区域A4的初始化电源电压可以传输到第四区域A4的像素PXL。在一个或多个实施方式中，与第四区域A4的像素PXL的特性对应的感测信号可以从第四区域A4的像素PXL传输到驱动电路DIC。
对应于第一区域A1的无焊盘区域PFA可以位于焊盘区域PA周围。例如，无焊盘区域PFA可以在第一方向DR1上位于焊盘区域PA的两侧(例如，相对侧)上或两侧(例如，相对侧)处，并且可以在第二方向DR2上位于第一区域A1的一侧处。焊盘P可以不设置在无焊盘区域PFA中。在一个或多个实施方式中，驱动电路DIC之间的距离和/或间隔可以通过调整第一区域A1和/或无焊盘区域PFA的宽度(例如，第一方向DR1上的宽度)来调整。
在一个或多个实施方式中，抗静电电路可以设置在焊盘区域PA周围。例如，抗静电电路的电路元件(例如，二极管)可以设置在焊盘区域PA和显示区域DA之间。
参考图7，连接线CLI中的至少一些可以设置和/或形成在显示区域DA中，并且连接线CLI的剩余部分可以被去除。例如，可以仅形成每个第一连接线CLI1的适于与和其对应的桥接部BRP连接的部分，并且可以去除每个第一连接线CLI1的剩余部分。可以仅形成每个第二连接线CLI2的适于与和其对应的第一信号线HSGL连接的部分，并且可以去除每个第二连接线CLI2的剩余部分。在一个或多个实施方式中，每个第三连接线CLI3在经过适于与电力线PL连接的部分之后还可以在第二方向DR2上延伸。在一个或多个实施方式中，可以仅形成每个第三连接线CLI3的适于与和其对应的电力线PL连接的部分，并且可以去除每个第三连接线CLI3的剩余部分。
参考图8，连接线CLI中的至少一些可以设置和/或形成在显示区域DA中，并且可以在经过适于与相应的信号线和/或电力线PL连接的部分之后断开连接。因此，与连接线CLI分离的剩余部分可以以相应的虚设线DLI(例如，虚设图案)的形式保留在显示区域DA(例如，第二区域A2和第三区域A3)中。虚设线DLI中的至少一些可以连接(例如，电连接)到位于显示区域DA内的信号线(例如，第一信号线HSGL和第二信号线VSGL)和电力线PL(例如，第一电力线PL1和第二电力线PL2)中的至少一个线，并且可以配置该至少一个线的子线。例如，第二区域A2、第三区域A3和/或第四区域A4的虚设线DLI的至少一部分可以连接到第二电力线PL2以配置第二电力线PL2的子线。在一个或多个实施方式中，第二区域A2、第三区域A3和/或第四区域A4的虚设线DLI的另一部分可以连接到第一电力线PL1以配置第一电力线PL1的子线。因此，可以减小或最小化第二电源电压VSS和/或第一电源电压VDD的电压降，并且可以改善显示设备DD的图像质量。
图9至图11是示出根据本公开的实施方式的显示区域DA的平面图。例如，图9至图11基于沿着第一方向DR1和第二方向DR2彼此相邻的四个像素PXL(例如，连接到第i扫描线SLi和第j数据线DLj、第i扫描线SLi和第(j+1)数据线DLj+1、第(i+1)扫描线SLi+1和第j数据线DLj以及第(i+1)扫描线SLi+1和第(j+1)数据线DLj+1的像素PXL)示出了显示区域DA的线结构的不同实施方式。
参考图1至图11，在第一方向DR1上，第一线空间LA1可以设置在每个像素列COL的两侧(例如，相对侧)处。例如，在第一方向DR1上，第一线空间LA1可以设置在位于显示区域DA的两个边缘区域(例如，相对的边缘区域)中或两个边缘区域(例如，相对的边缘区域)处的第一像素列和最后一个像素列中和/或第一像素列和最后一个像素列周围，并且可以设置在设置于第一方向DR1上相邻的两个像素列COL中的像素PXL之间和/或周围。每个第一线空间LA1可以在显示区域DA中在第二方向DR2上延伸。
第一线空间LA1中的至少一些可以包括至少一个连接线CLI和/或虚设线DLI。例如，位于第一区域A1中的每个像素列COL的第一线空间LA1可以包括至少一个虚设线DLI或者可以不包括虚设线DLI。位于第二区域A2中的每个像素列COL的第一线空间LA1可以包括至少一个第一连接线CLI1。位于第三区域A3中的每个像素列COL的第一线空间LA1可以包括至少一个第二连接线CLI2。位于第四区域A4中的每个像素列COL的第一线空间LA1可以包括至少一个第三连接线CLI3。
设置在每个像素列COL的第一线空间LA1中的连接线CLI和/或虚设线DLI的数量、尺寸(例如，每个线的宽度)和/或位置可以根据实施方式以任何合适的方式各种变化。例如，在每个像素列COL的第一线空间LA1中，可以如图9中所示设置四个连接线CLI(例如，虚设线DLI)，可以如图10中所示设置两个连接线CLI(例如，虚设线DLI)，或者可以如图11中所示设置三个连接线CLI(例如，虚设线DLI)。设置在第一区域A1、第二区域A2、第三区域A3和/或第四区域A4的每个像素列COL中的连接线CLI和/或虚设线DLI的数量可以彼此相同或彼此不同。在一个或多个实施方式中，连接线CLI和虚设线DLI可以一起设置在第一线空间LA1中的至少一些中。例如，当在每个第一线空间LA1中形成四个线时，四个线中的至少一个可以是连接线CLI，并且剩余的线可以是虚设线DLI。
在第二方向DR2上，第二线空间LA2可以设置在每个像素行RW的两侧(例如，相对侧)上。例如，在第二方向DR2上，第二线空间LA2可以设置在位于显示区域DA的两个边缘区域(例如，相对的边缘区域)中或两个边缘区域(例如，相对的边缘区域)处的第一像素行和最后一个像素行中和/或设置在第一像素行和最后一个像素行周围，并且可以设置在沿第二方向DR2相邻的两个像素行RW之间。每个第二线空间LA2可以在显示区域DA中在第一方向DR1上延伸。
第二线空间LA2中的至少一些可以包括至少一个桥接部(例如，导电图案)BRP。例如，用于将第一组的第二信号线VSGL1连接到相应的第一连接线CLI1的桥接部BRP可以设置在第二线空间LA2中的至少一些中。在一个或多个实施方式中，可以通过适于将第一组的第二信号线VSGL1连接(例如，适当地连接)到第一连接线CLI1的数量和/或长度来设置桥接部BRP，并且桥接部BRP可以仅设置在像素行RW中的一些周围。
设置在每个像素行RW中的桥接部BRP的数量、尺寸(例如，每个桥接部BRP的宽度和/或长度)和/或位置可以根据实施方式以任何合适的方式各种改变。例如，如图9至图11中所示，两个桥接部BRP可以分别设置在设置于显示区域DA中的像素行RW中的至少一些之间，但是本公开不限于此。桥接部BRP的数量、尺寸和/或位置可以根据显示面板DPN的设计条件以任何合适的方式各种变化，显示面板DPN的设计条件包括可以在像素行RW之间得到的第二线空间LA2的尺寸(例如，第二方向DR2上的宽度)等。
图12至图14是示出根据本公开的实施方式的第一组的第二信号线VSGL1、第一连接线CLI1和第一焊盘P1之间的连接结构的平面图。例如，图12至图14示出了第一区域A1的每个像素列(在下文中，称为“第一像素列COL1”)和对应于第一像素列COL1的第二区域A2的像素列(在下文中，称为“第二像素列COL2”)。图12至图14示出了与设置在每个第二像素列COL2中的第一连接线CLI1的数量以及根据其分配给每个第一像素列COL1的第二像素列COL2的数量或比例有关的不同实施方式。
参考图1至图14，第一区域A1可以包括第一像素列COL1，第一像素列COL1包括位于第一区域A1中的第二信号线(例如，第一组的第二信号线VSGL1)中的不同的第二信号线VSGL1。例如，每个第一像素列COL1可以包括四个第二信号线VSGL1，其包括连接到相应第一像素列COL1的像素PXL的感测线SENL、第一子数据线D1、第二子数据线D2和第三子数据线D3。在一个或多个实施方式中，每个第一像素列COL1还可以包括至少一个虚设线DLI。
第二区域A2可以包括第二像素列COL2，第二像素列COL2包括位于第二区域A2中的第二信号线(例如，第二组的第二信号线VSGL2)中的不同的第二信号线VSGL2以及不同的第一连接线CLI1。例如，每个第二像素列COL2可以包括四个第二信号线VSGL2，其包括连接到相应第二像素列COL2的像素PXL的感测线SENL、第一子数据线D1、第二子数据线D2和第三子数据线D3，并且除了第二信号线VSGL2之外，每个第二像素列COL2还可以包括至少一个第一连接线CLI1。
第二像素列COL2中的每一个可以包括与设置在第一区域A1中的第一像素列COL1的数量和设置在第二区域A2中的第二像素列COL2的数量的比例对应的数量的第一连接线CLI1。例如，在第二区域A2中，可以设置与适于将第一区域A1的第二信号线VSGL1连接到相应的第一焊盘P1的第一连接线CLI1的数量对应的数量(例如，与第一区域A1的第二信号线VSGL1的数量相同的数量或者第一区域A1的第二信号线VSGL1的数量的倍数的数量)的第一连接线CLI1，并且第一连接线CLI1可以在第二像素列COL2中划分和设置。因此，第二像素列COL2中的每一个可以包括根据第一像素列COL1的数量与第二像素列COL2的数量的比例而分配的数量的第一连接线CLI1。
例如，第二像素列COL2中的每一个可以包括与第一像素列COL1的数量和设置在相应的第一像素列COL1中的第二信号线VSGL1的数量成比例的数量的第一连接线CLI1。在一个或多个实施方式中，第二像素列COL2中的每一个可以包括与设置在第二区域A2中的第二像素列COL2的数量成反比的数量的第一连接线CLI1。设置在每个第二像素列COL2中的第一连接线CLI1的数量和分配给每个第一像素列COL1的第二像素列COL2的数量和/或其比例可以根据实施方式以任何合适的方式各种变化。
参考图12，每个第二像素列COL2可以包括与设置在每个第一像素列COL1中的第二信号线VSGL1的数量相同数量的第一连接线CLI1，并且第二区域A2可以包括与设置在第一区域A1中的第一像素列COL1的数量相同数量的第二像素列COL2。设置在每个第二像素列COL2中的第一连接线CLI1可以被分配给任何一个第一像素列COL1。例如，第一像素列COL1和第二像素列COL2可以以1:1的比例匹配，并且设置在每个第一像素列COL1中的第二信号线VSGL1可以1:1连接到设置在每个第二像素列COL2中的第一连接线CLI1。例如，每个第一像素列COL1可以包括四个第二信号线VSGL1，并且每个第二像素列COL2可以包括四个第一连接线CLI1，四个第一连接线CLI1通过相应的桥接部BRP连接到与其对应的第一像素列COL1的第二信号线VSGL1。
参考图13，每个第二像素列COL2可以包括与设置在每个第一像素列COL1中的第二信号线VSGL1的数量的1/K(K是等于或大于2的正整数)对应的数量的多个第一连接线CLI1，并且第二区域A2可以包括与设置在第一区域A1中的第一像素列COL1的数量的K倍对应的数量的第二像素列COL2。设置在K个第二像素列COL2中的第一连接线CLI1可以分配给任何一个第一像素列COL1。例如，第一像素列COL1和第二像素列COL2可以以1:2的比例匹配，并且设置在第一像素列COL1中的每一个中的第二信号线VSGL1可以1:1连接到设置在两个第二像素列COL2中的第一连接线CLI1。例如，每个第一像素列COL1可以包括四个第二信号线VSGL1，并且每个第二像素列COL2可以包括两个第一连接线CLI1。设置到与一个第一像素列COL1对应的两个第二像素列COL2的四个第一连接线CLI1可以通过相应的桥接部BRP连接到与其对应的第一像素列COL1的第二信号线VSGL1。
参考图14，设置在每个第一像素列COL1中的第二信号线VSGL1的数量与设置在每个第二像素列COL2中的第一连接线CLI1的数量的比例可以是N:M(N和M中的每一个是等于或大于2的正整数)，并且设置在第一区域A1中的第一像素列COL1的数量与设置在第二区域A2中的第二像素列COL2的数量的比例可以是M：N。例如，每个第一像素列COL1可以包括四个第二信号线VSGL1，并且每个第二像素列COL2可以包括三个第一连接线CLI1。在这种情况下，第二区域A2可以包括与设置在第一区域A1中的第一像素列COL1的数量的4/3倍(或其倍数)对应数量的第二像素列COL2。
设置在N个第二像素列COL2中的第一连接线CLI1可以分配给M个第一像素列COL1。例如，第一像素列COL1和第二像素列COL2可以以3:4的比例匹配，并且设置在三个第一像素列COL1中的十二个第二信号线VSGL1可以1:1连接到设置在四个第二像素列COL2中的十二个第一连接线CLI1。
在一个或多个实施方式中，如图1中所示，显示设备DD可以包括多个块BLK和与之对应的二十四(24)个驱动电路DIC。例如，显示设备DD可以是包括7680个像素列COL和4320个像素行RW的高分辨率显示设备DD，并且可以包括24个块BLK和与其对应的24个驱动电路DIC。
在一个或多个实施方式中，可以为设置在每个块BLK中的第三区域A3的每个像素列COL设置两个第二连接线CLI2，并且每个第一信号线HSGL可以连接到被划分并且设置在三个块BLK中的三个第二连接线CLI2。在这种情况下，与4320/24/2×3对应的270个像素列COL可以设置在每个块BLK的第三区域A3中。
当与7680/24对应的320个像素列COL设置在24个块BLK中的每一个中并且270个像素列COL设置在每个块BLK的第三区域A3中时，与(320-270)/2对应的25个像素列COL可以设置在位于第三区域A3的左侧上的第一区域A1、第二区域A2和第四区域A4以及位于第三区域A3的右侧上的第一区域A1、第二区域A2和第四区域A4中的每一个中。
在上述实施方式中，对于与图12对应的实施方式1、与图13对应的实施方式2和与图14对应的实施方式3，分配给第一区域A1、第二区域A2、第三区域A3和第四区域A4中的每一个的像素列COL的数量可以如以下表1中所示。
表1
Figure BDA0004029177970000481
例如，如图12中所示，当第一像素列COL1和第二像素列COL2以1:1的比例设置在第一区域A1和第二区域A2中时，十二个第一像素列COL1和十二个第二像素列COL2可以设置在位于第三区域A3的左侧上的第一区域A1和第二区域A2中的每一个中，并且一个像素列COL可以设置在位于第三区域A3的左侧上的第四区域A4中。十二个第一像素列COL1和十二个第二像素列COL2可以设置在位于第三区域A3的右侧上的第一区域A1和第二区域A2中的每一个中，并且一个像素列COL可以设置在位于第三区域A3的右侧上的第四区域A4中。因此，25个像素列COL可以设置在第三区域A3的左侧和右侧中的每一个上。
如图13中所示，当第一像素列COL1和第二像素列COL2以1:2的比例设置在第一区域A1和第二区域A2中时，8个第一像素列COL1和16个第二像素列COL2可以设置在位于第三区域A3的左侧上的第一区域A1和第二区域A2中的每一个中，并且一个像素列COL可以设置在位于第三区域A3的左侧上的第四区域A4中。8个第一像素列COL1和16个第二像素列COL2可以设置在位于第三区域A3的右侧上的第一区域A1和第二区域A2中的每一个中，并且一个像素列COL可以设置在位于第三区域A3的右侧上的第四区域A4中。因此，25个像素列COL可以设置在第三区域A3的左侧和右侧中的每一个上。
如图14中所示，当第一像素列COL1和第二像素列COL2以3:4的比例设置在第一区域A1和第二区域A2中时，9个第一像素列COL1和12个第二像素列COL2可以设置在位于第三区域A3的左侧上的第一区域A1和第二区域A2中的每一个中，并且4个像素列COL可以设置在位于第三区域A3的左侧上的第四区域A4中。9个第一像素列COL1和12个第二像素列COL2可以设置在位于第三区域A3的右侧上的第一区域A1和第二区域A2中的每一个中，并且4个像素列COL可以设置在位于第三区域A3的右侧上的第四区域A4中。因此，25个像素列COL可以设置在第三区域A3的左侧和右侧中的每一个上。
除了上述实施方式之外，设置在第一区域A1、第二区域A2、第三区域A3和/或第四区域A4中的像素列COL的数量和/或其比例可以根据像素PXL和显示设备DD的结构、与其对应的设计条件等来适当调整。
图15是示出根据本公开的一个或多个实施方式的第一区域A1的电路单元PCL的平面图。例如，如图15中所示，图15基于一个像素电路区域PXCA和像素电路区域PXCA周围的线区域LA示出了第一区域A1的电路单元PCL的布局实施方式。
参考图1至图15，虚设线DLI可以设置在第一区域A1的第一线空间LA1中。虚设线DLI可以在第二方向DR2上延伸，并且可以设置在与在第二方向DR2上延伸的信号线和/或电力线PL相同的层上或相同的层处。例如，虚设线DLI可以与第二信号线VSGL、第一垂直电力线VPL1和第二垂直电力线VPL2一起设置在电路单元PCL的第一导电层上。在一个或多个实施方式中，虚设线DLI可以是多个层的线，并且还可以包括设置在另一层(例如，电路单元PCL的第二导电层和/或第三导电层)上的至少一个导电层。
桥接部BRP可以设置在第一区域A1的第二线空间LA2中的至少一些中。例如，桥接部BRP可以设置在沿第二方向DR2彼此相邻的两个像素行RW之间。桥接部BRP可以通过第一区域A1中的相应接触孔CH连接(例如，电连接)到相应的第二信号线VSGL。桥接部BRP可以在第一方向DR1上延伸，并且可以设置在与在第一方向DR1上延伸的信号线和/或电力线PL相同的层上或相同的层处。例如，桥接部BRP可以与第一信号线HSGL、第一水平电力线HPL1和第二水平电力线HPL2一起设置在电路单元PCL的第三导电层上。
图16和图17是示出根据本公开的实施方式的第二区域A2的电路单元PCL的平面图。
参考图1至图17，第一连接线CLI1可以设置在第二区域A2的第一线空间LA1中。例如，第一连接线CLI1中的每一个可以设置在这样的第一线空间LA1中，该第一线空间LA1位于设置在第二区域A2的第二像素列COL2中的在第一方向DR1上彼此相邻的第二像素列COL2中的像素PXL的像素电路PXC之间，或者第一连接线CLI1中的每一个可以设置在这样的第一线空间LA1中，该第一线空间LA1位于设置在第二区域A2的第一个第二像素列COL2或最后一个第二像素列COL2中的像素PXL的像素电路PXC周围(例如，像素电路PXC的左侧或右侧)。
第一连接线CLI1可以在第二方向DR2上延伸，并且可以设置在与在第二方向DR2上延伸的信号线和/或电力线PL相同的层上或相同的层处。例如，第一连接线CLI1可以与第二信号线VSGL、第一垂直电力线VPL1和第二垂直电力线VPL2一起设置在电路单元PCL的第一导电层上。在一个或多个实施方式中，第一连接线CLI1可以是多个层的线，并且还可以包括设置在另一层(例如，电路单元PCL的第二导电层和/或第三导电层)上的至少一个导电图案。第一连接线CLI1可以通过第二区域A2中的相应接触孔CH连接(例如，电连接)到相应的桥接部BRP。
在一个或多个实施方式中，在第二区域A2的第一线空间LA1中，还可以设置虚设线DLI。例如，相应的第一连接线CLI1可以在经过相应的接触孔CH之后断开连接，并且与第一连接线CLI1分离的虚设线DLI可以进一步设置在第二区域A2中。在一个或多个实施方式中，第一连接线CLI1和虚设线DLI可以设置在电路单元PCL的相同的层(例如，第一导电层)上或相同的层(例如，第一导电层)处。在一个或多个实施方式中，设置在第二区域A2中的虚设线DLI可以是多个层的线，并且还可以包括设置在另一层(例如，电路单元PCL的第二导电层和/或第三导电线层)上的至少一个导电图案。
第一连接线CLI1和虚设线DLI可以具有相同的宽度或不同的宽度。在一个或多个实施方式中，如图16中所示，第一连接线CLI1和虚设线DLI可以具有基本上相同的宽度，并且与相应第一连接线CLI1对应的相应虚设线DLI可以位于第二方向DR2上的直线上。在一个或多个实施方式中，如图17中所示，第一连接线CLI1和虚设线DLI可以具有不同的宽度，并且不同数量的第一连接线CLI1和虚设线DLI可以设置在每个第一线空间LA1中。例如，每个虚设线DLI可以具有比每个第一连接线CLI1的宽度大的宽度。在一个或多个实施方式中，设置在第二区域A2中的虚设线DLI中的至少一些可以连接到电力线PL。
图18是示出根据本公开的一个或多个实施方式的第三区域A3的电路单元PCL的平面图。
参考图1至图18，第二连接线CLI2可以设置在第三区域A3的第一线空间LA1中。第二连接线CLI2可以在第二方向DR2上延伸，并且可以设置在与在第二方向DR2上延伸的信号线和/或电力线PL相同的层上或相同的层处。例如，第二连接线CLI2可以与第二信号线VSGL、第一垂直电力线VPL1和第二垂直电力线VPL2一起设置在电路单元PCL的第一导电层上。在一个或多个实施方式中，第二连接线CLI2可以是多个层的线，并且还可以包括设置在另一层(例如，电路单元PCL的第二导电层和/或第三导电层)上的至少一个导电图案。第二连接线CLI2可以通过第三区域A3中的相应接触孔CH连接(例如，电连接)到第一信号线HSGL(例如，相应的扫描线SL)。
在一个或多个实施方式中，在第三区域A3的第一线空间LA1中，还可以设置虚设线DLI(例如，设置在图8的第三区域A3中的虚设线DLI)。例如，第二连接线CLI2中的每一个可以在经过接触孔CH中的每一个之后断开连接，并且与第二连接线CLI2分离的虚设线DLI可以进一步设置在第三区域A3中。
图19是示出根据本公开的一个或多个实施方式的第四区域A4的电路单元PCL的平面图。
参考图1至图19，第三连接线CLI3可以设置在第四区域A4的第一线空间LA1中。第三连接线CLI3可以在第二方向DR2上延伸，并且可以设置在与在第二方向DR2上延伸的信号线和/或电力线PL相同的层上或相同的层处。例如，第三连接线CLI3可以与第二信号线VSGL、第一垂直电力线VPL1和第二垂直电力线VPL2一起设置在电路单元PCL的第一导电层上。在一个或多个实施方式中，第三连接线CLI3可以是多个层的线，并且还可以包括设置在另一层(例如，电路单元PCL的第二导电层和/或第三导电层)上的至少一个导电图案。
在一个或多个实施方式中，第三连接线CLI3可以通过第四区域A4中的相应接触孔CH连接(例如，电连接)到至少一个电力线PL(例如，第二水平电力线HPL2)。在一个或多个实施方式中，第三连接线CLI3可以与第四区域A4中的至少一个相邻电力线PL(例如，第二垂直电力线VPL2)一体地形成。
在图19中，描述了其中两个或更多个第三连接线CLI3设置在第四区域A4的第一线空间LA1中的每一个中的实施方式，但是本公开不限于此。例如，单个第三连接线CLI3可以设置在第四区域A4的第一线空间LA1中的每一个中。
在一个或多个实施方式中，设置在第一区域A1、第二区域A2、第三区域A3和/或第四区域A4的第一线空间LA1中的每一个中的连接线CLI和/或虚设线DLI的数量可以彼此相同或彼此不同。
依据根据本公开的实施方式的显示设备DD，连接在显示面板DPN的显示区域DA和焊盘区域PA之间的线(例如，除了第一区域A1的第二信号线VSGL1之外的连接线CLI和第二信号线VSGL)或显示面板DPN的每个块BLK可以沿着第二方向DR2形成(例如，均匀地形成)。在一个或多个实施方式中，第二方向DR2可以是对应于显示区域DA和焊盘区域PA之间的最短距离的方向。因此，可以减小或最小化线的长度，并且可以减小或最小化显示设备DD的非显示区域NA。
在一个或多个实施方式中，在第一方向DR1上，位于显示面板DPN或显示面板DPN的每个块BLK的边缘处的第一区域A1的第二信号线VSGL1可以连接到设置在与第一区域A1相邻的第二区域A2中的第一连接线CLI1，以连接(例如，电连接)到每个第一焊盘P1。因此，可以确保与第一区域A1对应的无焊盘区域PFA，并且可以充分确保驱动电路DIC(例如，TAB-IC)之间的距离。
在一个或多个实施方式中，可以通过调整分配给第一区域A1的第一像素列COL1的第二区域A2的第二像素列COL2的数量和/或其比例来调整设置在每个第二像素列COL2中的第一连接线CLI1的数量和/或无焊盘区域PFA的宽度。因此，根据各种设计条件(包括可以在显示区域DA中确保的线空间LA和/或驱动电路DIC之间需要确保的适当距离(例如，最小距离))，可以适当地和/或容易地调整第一区域A1和第二区域A2的比例(例如，宽度和/或面积的比例)、无焊盘区域PFA的宽度和/或形成在每个像素列COL中的附加线(例如，连接线CLI、虚设线DLI和/或附加电力线PL)的数量、设置结构等。在一个或多个实施方式中，可以通过在形成像素PXL以及连接到其的线中的每一个的工艺中形成附加线而不添加用于形成附加线的单独工艺来提高工艺效率。
根据实施方式的效果不受以上例示的内容的限制，并且本说明书中包括了更多的各种效果。
在以上内容中，参考上述实施方式具体描述了本公开，但是应当注意，上述实施方式是为了描述的目的而不是为了限制。在一个或多个实施方式中，本领域技术人员可以理解，在本公开的技术精神的范围内，各种合适的修改是可能的。
本公开的范围不限于在说明书的详细描述中描述的细节，而是应当由权利要求限定。在一个或多个实施方式中，应当理解，从权利要求及其等同概念的含义和范围得到的所有改变或修改包括在本公开的范围内。

Claims (15)

1.显示设备，包括：
显示区域，在第一方向上包括第一区域、第二区域和第三区域；
第一信号线，在所述显示区域中并且在所述第一方向上延伸；
第二信号线，在所述显示区域中并且在第二方向上延伸；
像素，在所述显示区域中并且连接到所述第一信号线和所述第二信号线；
第一焊盘区域，在所述第二方向上在所述第二区域的一侧处；
第一线，在所述第二区域中并且从所述第二区域连接到所述第一焊盘区域；以及
桥接部，在所述显示区域中并且将所述第二信号线中的在所述第一区域中的第二信号线连接到所述第一线，
其中，所述第一区域包括第一像素列，所述第一像素列包括所述第二信号线中的在所述第一区域中的不同的第二信号线，
其中，所述第二区域包括第二像素列，所述第二像素列包括所述第二信号线中的在所述第二区域中的不同的第二信号线以及所述第一线中的不同的第一线，以及
其中，所述第二像素列中的每一个包括与所述第一像素列的数量和所述第二像素列的数量的比例对应的数量的所述第一线。
2.根据权利要求1所述的显示设备，其中，所述第二像素列中的每一个包括与所述第一像素列的所述数量和所述第一像素列中的每一个中的所述第二信号线的数量成比例的所述数量的所述第一线。
3.根据权利要求2所述的显示设备，其中，所述第二像素列中的每一个包括与所述第二像素列的所述数量成反比的所述数量的所述第一线。
4.根据权利要求1所述的显示设备，其中，所述第二像素列中的每一个包括与所述第一像素列中的每一个中的所述第二信号线的数量相同的所述数量的所述第一线，以及
其中，所述第二区域包括与所述第一区域中的所述第一像素列的所述数量相同的所述数量的所述第二像素列。
5.根据权利要求1所述的显示设备，其中，所述第二像素列中的每一个包括与所述第一像素列中的每一个中的所述第二信号线的数量的1/K对应的所述数量的所述第一线，
其中，K是大于或等于2的正整数，以及
其中，所述第二区域包括与所述第一像素列的所述数量的K倍对应的所述数量的所述第二像素列。
6.根据权利要求1所述的显示设备，其中，所述第一像素列中的每一个中的所述第二信号线的数量与所述第二像素列中的每一个中的所述第一线的所述数量的比例为N：M，
其中，N和M中的每一个是大于或等于2的正整数，以及
其中，所述第一像素列的所述数量与所述第二像素列的所述数量的比例是M：N。
7.根据权利要求1所述的显示设备，还包括在所述第二方向上在所述第一区域的一侧处的无焊盘区域。
8.根据权利要求1所述的显示设备，还包括：
第一焊盘，在所述第一焊盘区域中并且通过所述第一线和所述桥接部电连接到所述第一区域中的所述第二信号线；以及
第二焊盘，在所述第一焊盘区域中并且电连接到所述第二区域中的所述第二信号线，
其中，所述第一线从所述第二区域在所述第二方向上延伸并且连接到所述第一焊盘区域，以及
其中，所述第二信号线中的在所述第二区域中的所述第二信号线从所述第二区域在所述第二方向上延伸并且连接到所述第一焊盘区域。
9.根据权利要求1所述的显示设备，还包括在所述第二方向上在所述第三区域的一侧处的第二焊盘区域，
其中，所述第二信号线中的在所述第三区域中的第二信号线从所述第三区域在所述第二方向上延伸并且连接到所述第二焊盘区域。
10.根据权利要求9所述的显示设备，还包括：
第二线，在所述第三区域中，从所述第三区域在所述第二方向上延伸，并且连接到所述第二焊盘区域；
第三焊盘，在所述第二焊盘区域中并且通过所述第二线电连接到所述第一信号线；以及
第四焊盘，在所述第二焊盘区域中并且电连接到所述第三区域中的所述第二信号线；
其中，所述第二线电连接到所述第三区域中的所述第一信号线。
11.根据权利要求1所述的显示设备，还包括：
第四区域，在所述第三区域周围；
第三焊盘区域，在所述第二方向上在所述第四区域的一侧处；
电力线，在所述显示区域中并且连接到所述像素；
第三线，在所述第四区域中，连接到所述电力线，从所述第四区域在所述第二方向上延伸，并且连接到所述第三焊盘区域；
第五焊盘，在所述第三焊盘区域中并且通过所述第三线电连接到所述电力线；
第六焊盘，在所述第三焊盘区域中并且电连接到所述第二信号线中的在所述第四区域中的第二信号线；
虚设线，在所述第二方向上延伸并且连接到所述显示区域中的所述电力线。
12.根据权利要求1所述的显示设备，其中，所述第一线中的每一个在所述第二像素列中的在所述第一方向上彼此相邻的第二像素列中的像素的像素电路之间，或者在所述第二区域的第一个第二像素列或最后一个第二像素列中的像素的像素电路周围。
13.根据权利要求1所述的显示设备，其中，所述桥接部在沿所述第二方向彼此相邻的两个像素行之间。
14.根据权利要求1所述的显示设备，还包括：
焊盘区域，包括所述第一焊盘区域和第二焊盘区域，所述第二焊盘区域与所述第一焊盘区域相邻并且在所述第二方向上在所述第三区域的一侧处；以及
无焊盘区域，在所述第一方向上在所述焊盘区域的两侧处并且在所述第二方向上在所述第一区域的一侧处，
其中，所述第一区域在所述第一方向上在所述显示区域的两个边缘处，
其中，所述第二区域在所述第一方向上与所述第一区域直接相邻，以及
其中，所述第三区域在所述第一方向上在所述显示区域的中央处。
15.显示设备，包括：
显示面板，包括布置在第一方向上的块；以及
驱动电路，在所述块中的每一个的焊盘区域上并且沿着所述第一方向布置；
其中，所述块中的每一个包括：
显示区域，包括沿着所述第一方向的第一区域和第二区域，并且包括在所述第一方向上延伸的第一信号线、在第二方向上延伸的第二信号线以及连接到所述第一信号线和所述第二信号线的像素；
无焊盘区域和所述焊盘区域，分别在所述第二方向上在所述第一区域和所述第二区域的一侧处；
第一线，在所述第二区域中并且从所述第二区域连接到所述焊盘区域；以及
桥接部，将所述第二信号线中的在所述第一区域中的第二信号线连接到所述第一线，
其中，所述第一区域包括第一像素列，所述第一像素列包括所述第二信号线中的在所述第一区域中的不同的第二信号线，
其中，所述第二区域包括第二像素列，所述第二像素列包括所述第二信号线中的在所述第二区域中的不同的第二信号线以及所述第一线中的不同的第一线，以及
其中，所述第二像素列中的每一个包括与所述第一像素列的数量和所述第二像素列的数量的比例对应的数量的所述第一线。
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