KR20220067564A - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공된다. 표시 장치는 기판, 상기 기판 상에서 제1 방향으로 서로 이격 배치된 제1 전극, 제2 전극 및 제3 전극, 상기 기판 상에서 상기 제1 내지 제3 전극과 상기 제1 방향으로 이격 배치된 리페어 라인, 상기 제3 전극과 상기 리페어 라인을 연결하는 리페어 연결부, 상기 제1 방향으로 서로 이격된 상기 제1 내지 제3 전극 상에 배치되는 복수의 발광 소자를 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로서, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 정렬 공정의 신뢰성이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에서 제1 방향으로 서로 이격 배치된 제1 전극, 제2 전극 및 제3 전극, 상기 기판 상에서 상기 제1 내지 제3 전극과 상기 제1 방향으로 이격 배치된 리페어 라인, 상기 제3 전극과 상기 리페어 라인을 연결하는 리페어 연결부, 상기 제1 방향으로 서로 이격된 상기 제1 내지 제3 전극 상에 배치되는 복수의 발광 소자를 포함한다.
상기 기판 상에 배치되는 회로 소자층을 더 포함하되, 상기 회로 소자층은 제1 전원 전압을 인가하는 제1 전압 라인 및 트랜지스터를 포함하고, 상기 제1 내지 제3 전극은 상기 회로 소자층 상에 배치될 수 있다.
상기 제1 전극은 상기 제1 전압 라인과 연결되고, 상기 제2 전극은 상기 트랜지스터와 연결될 수 있다.
상기 제3 전극은 상기 회로 소자층과 절연될 수 있다.
상기 회로 소자층은 상기 제1 전원 전압 및 상기 트랜지스터 상에 배치되는 비아층을 더 포함하고, 상기 제1 전극은 상기 비아층은 관통하는 제1 전극 컨택홀을 통해 상기 제1 전압 라인과 연결될 수 있다.
상기 제2 전극은 상기 비아층을 관통하는 제2 전극 컨택홀을 통해 상기 트랜지스터와 연결될 수 있다.
상기 기판은 발광 영역 및 상기 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격된 서브 영역을 포함하고, 상기 제1 내지 제3 전극은 상기 제2 방향으로 연장되고, 상기 리페어 라인은 상기 제2 방향으로 연장될 수 있다.
상기 제1 내지 제3 전극 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치될 수 있다.
상기 제1 내지 제3 전극은 상기 서브 영역에서 종지할 수 있다.
상기 발광 영역와 상기 서브 영역을 둘러싸는 제1 뱅크를 더 포함할 수 있다.
상기 제1 뱅크는 상기 제1 내지 제3 전극의 적어도 일부 영역을 노출하고, 상기 리페어 라인은 상부에서 완전히 덮도록 배치될 수 있다.
상기 발광 소자는 양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 배치되는 제1 발광 소자 및 양 단부가 각각 상기 제2 전극 및 상기 제3 전극 상에 배치되는 제2 발광 소자를 포함할 수 있다.
상기 발광 소자는 상기 제3 전극 및 상기 리페어 라인 사이에는 배치되지 않을 수 있다.
상기 제1 내지 제3 전극 상에 배치되는 제1 절연층을 더 포함하되, 상기 제1 절연층은 상기 서브 영역에서 상기 제1 전극의 상면의 일부를 노출하는 제1 개구부 및 상기 제2 전극의 상면의 일부를 노출하는 제2 개구부를 더 포함할 수 있다.
상기 제1 절연층 상에 배치되는 접촉 전극으로서, 상기 접촉 전극은 상기 제1 전극 상에 배치되며, 상기 제1 개구부를 통해 노출되는 상기 제1 전극과 접촉하는 제1 접촉 전극, 상기 제2 전극 상에 배치되며, 상기 제2 개구부를 통해 노출되는 제2 전극과 접촉하는 제2 접촉 전극을 포함할 수 있다.
상기 제1 절연층은 상기 제3 전극을 덮도록 배치될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 복수의 화소를 포함하되, 상기 각 화소는,
상기 기판 상에서 제1 방향으로 서로 이격 배치된 제1 전극, 제2 전극 및 제3 전극, 상기 기판 상에서 상기 제1 내지 제3 전극과 상기 제1 방향으로 이격 배치된 리페어 라인, 상기 제3 전극과 상기 리페어 라인 사이에 배치되는 리페어 연결부, 상기 제1 방향으로 서로 이격된 상기 제1 내지 제3 전극 상에 배치되는 복수의 발광 소자를 포함하되, 상기 제1 화소의 리페어 연결부는 상기 제3 전극과 상기 리페어 라인은 연결하고, 상기 복수의 화소는 제1 화소 및 제2 화소를 포함하고, 상기 제1 화소의 상기 리페어 연결부는 상기 제1 화소의 상기 리페어 라인과 상기 제1 화소의 상기 제3 전극을 연결하고,상기 제2 화소의 상기 리페어 연결부는 상기 제2 화소의 상기 리페어 라인과 상기 제2 화소의 상기 제3 전극 사이에서 절단된다.
상기 기판 상에 배치되는 회로 소자층을 더 포함하되, 상기 회로 소자층은 제1 전원 전압을 인가하는 제1 전압 라인 및 트랜지스터를 포함하고, 상기 제1 내지 제3 전극은 상기 회로 소자층 상에 배치될 수 있다.
상기 제1 전극은 상기 제1 전압 라인과 연결되고, 상기 제2 전극은 상기 트랜지스터와 연결될 수 있다.
상기 제3 전극은 상기 회로 소자층과 절연될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 실시예에 따른 표시 장치는 제1 내지 제3 전극, 리페어 라인, 및 제3 전극과 리페어 라인을 연결하는 리페어 연결부를 포함함으로써, 회로 소자층과 연결되지 않는 제3 전극에 불량이 발생하는 경우에도 제3 전극의 리페어 하여 발광 소자의 정렬 공정의 신뢰성을 향상시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치에 일 화소를 나타내는 개략적인 평면도이다.
도 5는 일 실시예에 따른 표시 장치에 일 화소를 나타내는 평면도이다.
도 6은 도 5의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다.
도 7은 도 5의 Q4-Q4'선을 따라 자른 단면도이다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 9는 일 실시예에 따른 표시 장치의 발광 영역의 일 예를 나타낸 단면도이다.
도 10 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법 중 일부를 나타내는 개략도들이다.
도 22는 일 실시예에 따른 표시 장치의 발광 영역의 다른 예를 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지 영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
이하, 표시 장치(10)를 설명하는 실시예의 도면에는 제1 방향(DR1), 제2 방향(DR2) 및 제3 방향(DR3)이 정의되어 있다. 제1 방향(DR1)과 제2 방향(DR2)은 하나의 평면 내에서 서로 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2)이 위치하는 평면에 수직한 방향일 수 있다. 제3 방향(DR3)은 제1 방향(DR1)과 제2 방향(DR2) 각각에 대해 수직을 이룬다. 표시 장치(10)를 설명하는 실시예에서 제3 방향(DR3)은 표시 장치(10)의 두께 방향(또는 표시 방향)을 나타낸다.
표시 장치(10)는 평면상 제1 방향(DR1)이 제2 방향(DR2)보다 긴 장변과 단변을 포함하는 직사각형 형상을 가질 수 있다. 평면상 표시 장치(10)의 장변과 단변이 만나는 코너부는 직각일 수 있지만, 이에 제한되지 않으며, 라운드진 곡선 형상을 가질 수도 있다. 표시 장치(10)의 형상은 예시된 것에 제한되지 않고, 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 평면상 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등 기타 다른 형상을 가질 수도 있다.
표시 장치(10)의 표시면은 두께 방향인 제3 방향(DR3)의 일 측에 배치될 수 있다. 표시 장치(10)를 설명하는 실시예들에서 다른 별도의 언급이 없는 한, "상부"는 제3 방향(DR3) 일 측으로 표시 방향을 나타내고, "상면"은 제3 방향(DR3) 일 측을 향하는 표면을 나타낸다. 또한, "하부"는 제3 방향(DR3) 타 측으로 표시 방향의 반대 방향을 나타내고, 하면은 제3 방향(DR3) 타 측을 향하는 표면을 지칭한다. 또한, "좌", "우", "상", "하"는 표시 장치(10)를 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"는 제1 방향(DR1) 일 측, "좌측"는 제1 방향(DR1) 타 측, "상측"은 제2 방향(DR2) 일 측, "하측"은 제2 방향(DR2) 타 측을 나타낸다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다.
표시 영역(DPA)의 형상은 표시 장치(10)의 형상을 추종할 수 있다. 예를 들어, 표시 영역(DPA)의 형상은 표시 장치(10)의 전반적인 형상과 유사하게 평면상 직사각형 형상을 가질 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있다. 예시적인 실시예에서, 각 화소(PX)는 무기 입자로 이루어진 복수의 발광 소자를 포함할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다.
도 2는 일 실시예에 따른 표시 장치에 포함된 배선들을 나타내는 개략적인 배치도이다.
도 2를 참조하면, 표시 장치(10)는 복수의 배선들을 포함할 수 있다. 상기 복수의 배선들은 후술하는 회로 소자층(CCL, 도 6 참조)에 포함될 수 있다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL) 및 제2 전압 라인(VSL) 등을 포함할 수 있다. 또한, 도면에 도시되지 않았으나, 표시 장치(10)는 다른 배선들이 더 배치될 수 있다.
한편, 본 명세서에서 '연결'의 의미를 어느 한 부재가 다른 부재와 상호 물리적인 접촉을 통하여 연결되는 것뿐만 아니라, 다른 부재를 통하여 연결된 것을 의미할 수도 있다. 또한, 이는 일체화된 하나의 부재로써 어느 일 부분과 다른 부분은 일체화된 부재로 인하여 상호 연결된 것으로 이해될 수 있다. 나아가, 어느 한 부재와 다른 부재의 연결은 직접 접촉된 연결에 더하여 다른 부재를 통한 전기적 연결까지 포함하는 의미로 해석될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 비표시 영역(NDA)에 배치될 수 있다. 예시적인 실시예에서, 스캔 구동부(SDR)는 표시 장치(10)의 제1 단변(도 1에서 좌변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있지만, 이에 제한되지 않고 스캔 구동부(SDR)는 표시 장치(10)의 제2 단변(도 1에서 우변)에 인접 배치되는 비표시 영역(NDA)에도 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 라인(CWL)과 연결되고, 신호 연결 라인(CWL)의 적어도 일 단부는 비표시 영역(NDA) 상에서 배선 패드(WPD_CW, 이하, '신호 연결 패드'라 칭함)를 형성하여 외부 장치와 연결될 수 있다.
데이터 라인(DTL)과 초기화 전압 라인(VIL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 초기화 전압 라인(VIL)은 제2 방향(DR2)으로 연장된 부분에 더하여 이로부터 제1 방향(DR1)으로 분지된 부분을 더 포함할 수 있다.
제1 전압 라인(VDL)과 제2 전압 라인(VSL)은 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)의 제1 방향(DR1)으로 연장되는 부분과 제2 방향(DR2)으로 연장되는 부분은 서로 다른 층에 배치된 도전층으로 이루어질 수 있다. 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 메쉬(Mesh) 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 초기화 전압 라인(VIL), 제1 전압 라인(VDL) 및 제2 전압 라인(VSL)은 적어도 하나의 배선 패드(WPD)와 전기적으로 연결될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 포함된 패드 영역(PDA)에 배치될 수 있다. 패드 영역(PDA)은 표시 장치(10)의 제1 장변(도 1에서 상변)에 인접 배치되는 비표시 영역(NDA) 및 표시 장치(10)의 제2 장변(도 1에서 하변)에 인접 배치되는 비표시 영역(NDA)에 배치될 수 있다.
일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 하 측에 위치하는 패드 영역(PDA)에 배치되고, 초기화 전압 라인(VIL)의 배선 패드(WPD_VINT, 이하, '초기화 전압 패드'라 칭함), 제1 전압 라인(VDL)의 배선 패드(WPD_VDD, 이하, '제1 전압 패드'라 칭함) 및 제2 전압 라인(VSL)의 배선 패드(WPD_VSS, 이하, '제2 전압 패드'라 칭함)는 상 측에 위치하는 패드 영역(PDA)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 초기화 전압 패드(WPD_VINT), 제1 전압 패드(WPD_VDD) 및 제2 전압 패드(WPD_VSS)가 모두 동일한 영역, 상 측에 위치하는 패드 영역(PDA)에 배치될 수도 있다. 배선 패드(WPD) 상에는 외부 장치가 실장될 수 있다. 외부 장치는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
표시 장치(10)의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 일 실시예에 따른 표시 장치(10)의 각 서브 화소(SPX)는 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조일 수 있다. 이하에서는 표시 장치(10)가 포함하는 화소 구동 회로가 3T1C 구조인 것을 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소 구조가 적용될 수도 있다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 화소(PX)는 발광 다이오드(EL), 복수의 트랜지스터(T1, T2, T3) 및 커패시터(CST)를 포함할 수 있다. 복수의 트랜지스터(T1, T2, T3)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 포함할 수 있다.
발광 다이오드(EL)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 다이오드(EL)는 제1 전극, 제2 전극 및 이들 사이에 배치된 적어도 하나의 발광 소자를 포함한다. 상기 발광 소자는 제1 전극과 제2 전극으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 다이오드(EL)의 일 단은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 단은 제1 전압 라인(VDL)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 라인(VSL)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 라인(VDL)으로부터 발광 다이오드(EL)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 다이오드(EL)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제2 소스/드레인 전극에 연결되고, 제1 트랜지스터(T1)의 소스 전극은 발광 다이오드(EL)의 제1 전극에 연결되며, 제1 트랜지스터(T1)의 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 라인(VDL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 초기화 전압 라인(VIL)을 제1 트랜지스터(T1)의 소스 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 초기화 전압 라인(VIL)에 연결되며, 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제2 및 제3 트랜지스터들(T2, T3) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 소스 전극 사이에 형성된다. 커패시터(CST)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
제1 내지 제3 트랜지스터(T1, T2, T3) 각각은 박막 트랜지스터(Thin film transistor)로 형성될 수 있다. 도 3에서는 제1 내지 제3 트랜지스터(T1, T2, T3)가 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 제1 내지 제3 트랜지스터(T1, T2, T3)가 P 타입 MOSFET으로 형성되거나, 제1 내지 제3 트랜지스터(T1, T2, T3) 중 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
도 4는 일 실시예에 따른 표시 장치에 일 화소를 나타내는 개략적인 평면도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(10)의 일 화소(PX)는 제1 뱅크(600), 복수의 전극들(210, 220, 230), 리페어 라인(240), 및 리페어 연결부(250)를 포함할 수 있다.
이하, 도 4를 참조하여 일 실시예에 따른 표시 장치(10)의 일 화소(PX)에 배치되는 제1 뱅크(600), 복수의 전극들(210, 220, 230), 리페어 라인(240)의 평면 배치에 대하여 간략하게 설명하기로 한다.
표시 장치(10)의 각 화소(PX)는 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 출사되는 영역이고, 비발광 영역은 발광 소자(ED)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역으로 정의될 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역 및 그 인접 영역을 포함할 수 있다. 또한, 발광 영역은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역을 더 포함할 수 있다.
각 화소(PX)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 서브 영역(SA)에는 발광 소자(ED)가 배치되지 않을 수 있다. 서브 영역(SA)은 일 화소(PX) 내에서 발광 영역(EMA)의 상측(또는 제2 방향(DR2) 일 측)에 배치될 수 있다. 서브 영역(SA)은 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)의 발광 영역(EMA) 사이에 배치될 수 있다.
서브 영역(SA)은 분리부(ROP)를 포함할 수 있다. 서브 영역(SA)의 분리부(ROP)는 제2 방향(DR2)을 따라 서로 이웃하는 각 화소(PX)에 포함되는 제1 내지 제3 전극(210, 220, 230)이 각각 서로 분리되는 영역일 수 있다.
제1 내지 제3 전극(210, 220, 230)은 표시 장치(10)의 제조 공정에서 제2 방향(DR2)으로 연장된 복수의 정렬 라인들(210', 220', 230', 도 10 참조)로 형성되어 발광 소자(ED)를 정렬하기 위해 화소(PX) 내에 전계를 생성하는 데에 활용될 수 있다. 발광 소자(ED)는 복수의 정렬 라인들(210', 220', 230') 상에 생성된 전계에 의해 유전영동힘을 받아 정렬될 수 있다. 발광 소자(ED)의 정렬 공정이 수행된 후, 복수의 정렬 라인들(210', 220', 230')은 서브 영역(SA)의 분리부(ROP)에서 분리되어 제1 내지 제3 전극(210, 220, 230)을 형성할 수 있다.
제1 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(600)는 각 화소(PX)의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분할 수 있다. 제1 뱅크(600)는 각 화소(PX) 내에서 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다. 즉, 각 화소(PX)의 발광 영역(EMA)과 서브 영역(SA)은 제1 뱅크(600)에 의해 정의될 수 있다.
복수의 전극들(210, 220, 230)은 제1 전극(210), 제2 전극(220) 및 제3 전극(230)을 포함할 수 있다.
제1 전극(210)은 평면상 각 화소(PX)의 좌측에 배치될 수 있다. 제1 전극(210)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 전극(210)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 제1 전극(210)은 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제1 전극(210)과 서로 분리될 수 있다.
제3 전극(230)은 제1 전극(210)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제3 전극(230)은 평면상 각 화소(PX)의 우측에 배치될 수 있다. 제3 전극(230)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 전극(230)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 제3 전극(230)은 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제3 전극(230)과 서로 분리될 수 있다.
제2 전극(220)은 제1 전극(210)과 제3 전극(230) 사이에 배치될 수 있다. 제2 전극(220)은 제1 전극(210)과 제3 전극(230) 사이에서 이들과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 전극(220)은 평면상 각 화소(PX)의 중앙에 배치될 수 있다. 제2 전극(220)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 전극(220)은 발광 영역(EMA)을 가로지르도록 배치될 수 있다. 제2 전극(220)은 평면상 제2 방향(DR2)으로 연장되되, 서브 영역(SA)의 분리부(ROP)에서 제2 방향(DR2)으로 이웃한 화소(PX)의 제2 전극(220)과 서로 분리될 수 있다.
리페어 라인(240)은 제3 전극(230)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 리페어 라인(240)은 평면상 제3 전극(230)의 우측에 배치될 수 있다. 리페어 라인(240)은 비발광 영역에 배치될 수 있다. 리페어 라인(240)은 각 화소(PX)의 제3 전극(230)과 전기적으로 연결될 수 있다. 리페어 라인(240)은 후술하는 발광 소자(ED)의 정렬 공정에서 제3 정렬 라인(230', 도 10 참조)에 불량이 발생하는 경우, 불량이 발생한 제3 정렬 라인(230')을 절단하는 리페어 공정이 수행되어도 불량이 발생한 화소와 동일한 열에 배치되는 복수의 정상 화소에 제3 정렬 라인(230')에 인가되는 정렬 신호를 전달하기 위한 배선일 수 있다.
리페어 라인(240)은 평면상 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 리페어 라인(240)은 평면상 제2 방향(DR2)으로 연장되어, 동일한 열에 배치된 복수의 화소(PX)를 가로질러 배치될 수 있다. 즉, 리페어 라인(240)은 분리되지 않고, 하나의 배선으로 동일한 열에 배치된 복수의 화소(PX)를 연결할 수 있다.
리페어 라인(240)은 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있다. 제1 뱅크(600)는 리페어 라인(240)의 상부에서 리페어 라인(240)을 완전히 덮을 수 있다. 제1 뱅크(600)가 리페어 라인(240)을 완전히 덮도록 배치됨에 따라, 복수의 발광 소자(ED)를 정렬 및 배치하는 공정에서 제3 전극(230)과 리페어 라인(240) 사이에 발광 소자(ED)가 정렬되는 것을 방지할 수 있다.
리페어 라인(240)은 리페어 연결부(250)를 통해 각 화소(PX)의 제3 전극(230)과 연결될 수 있다. 리페어 연결부(250)는 제3 전극(230)과 리페어 라인(240) 사이에서 이들을 연결할 수 있다. 리페어 연결부(250)는 각 화소(PX) 마다 배치될 수 있다. 한편, 도면에는 리페어 연결부(250)가 발광 영역(EMA)에 위치하는 제3 전극(230)의 일부 영역과 리페어 라인(240)을 연결하도록 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 리페어 연결부(250)는 서브 영역(SA)에 위치하는 제3 전극(230)의 일부 영역과 리페어 라인(240)을 연결할 수도 있다.
리페어 연결부(250)는 발광 소자(ED)의 정렬 공정에서 각 화소(PX)의 제3 정렬 라인(230')에 불량이 발생하여 리페어 공정을 통해 불량이 발생한 제3 정렬 라인(230')을 절단하여 불량이 발생한 화소와 동일한 열에 배치되는 복수의 정상 화소의 제3 정렬 라인(230')이 서로 분리됨에도 불구하고, 불량이 발생한 화소와 동일한 열에 배치되는 복수의 정상 화소의 제3 정렬 라인(230')과 리페어 라인(240)을 전기적으로 연결할 수 있다. 따라서, 서로 분리된 복수의 정상 화소의 제3 정렬 라인(230')에 정렬 신호를 인가할 수 있다.
한편, 도 4에서는 리페어 연결부(250)가 제3 전극(230)과 리페어 라인(240)을 서로 연결되도록 도시하였으나, 이에 제한되지 않는다. 예를 들어, 불량이 발생한 화소(PX)에 배치되는 리페어 연결부(250)는 불량이 발생한 화소(PX)의 제3 전극(230)과 리페어 라인(240)을 서로 분리하도록 절단되어 있을 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.
복수의 발광 소자(ED)는 복수의 전극들(210, 220, 230) 사이에 배치될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수도 있고, 발광 소자(ED)의 연장 방향은 각 전극들(210, 220, 230)의 연장 방향과 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)의 복수의 전극들(210, 220, 230)의 연장 방향에 비스듬히 배치될 수도 있다.
발광 소자(ED)는 양 단부가 제1 전극(210) 및 제2 전극(220) 상에 각각 위치하도록 제1 전극(210)과 제2 전극(220) 사이에 배치되거나, 양 단부가 제2 전극(220) 및 제3 전극(230) 상에 각각 위치하도록 제2 전극(220)과 제3 전극(230) 사이에 배치될 수 있다.
도 5는 일 실시예에 따른 표시 장치에 일 화소를 나타내는 평면도이다. 도 6은 도 5의 Q1-Q1'선, Q2-Q2'선, 및 Q3-Q3'선을 따라 자른 단면도이다. 도 7은 도 5의 Q4-Q4'선을 따라 자른 단면도이다.
도 4 내지 도 7을 참조하면, 표시 장치(10)는 기판(SUB), 기판(SUB) 상에 배치되는 회로 소자층(CCL), 회로 소자층(CCL) 상에 배치된 복수의 발광 소자(ED), 복수의 전극들, 복수의 접촉 전극 및 복수의 절연층을 포함하는 표시 소자층을 포함할 수 있다.
먼저, 도 6을 참조하여, 기판(SUB), 및 기판(SUB) 상에 배치된 회로 소자층(CCL)의 복수의 층에 대하여 설명하기로 한다.
기판(SUB)은 절연 기판일 수 있다. 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다.
하부 금속층(110)은 기판(SUB) 상에 배치될 수 있다. 하부 금속층(110)은 제1 패턴(BML)을 포함할 수 있다. 제1 패턴(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)을 보호하는 역할을 하는 차광층일 수 있다. 하부 금속층(110)은 광을 차단하는 재료를 포함할 수 있다. 예를 들어, 하부 금속층(110)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다.
제1 패턴(BML)은 하부에서 적어도 제1 트랜지스터(T1)의 액티브층(ACT1)의 채널 영역을 커버하도록 배치될 수 있고, 나아가 제1 트랜지스터(T1)의 액티브층(ACT1) 전체를 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않고, 하부 금속층(110)은 생략될 수 있다.
버퍼층(161)은 하부 금속층(110) 상에 배치될 수 있다. 버퍼층(161)은 하부 금속층(110)이 배치된 기판(SUB)의 전면을 덮도록 배치될 수 있다. 버퍼층(161)은 투습에 취약한 기판(SUB)을 통해 침투하는 수분으로부터 복수의 트랜지스터를 보호하는 역할을 할 수 있다.
반도체층(120)은 버퍼층(161) 상에 배치된다. 반도체층(120)은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 제1 트랜지스터(T1)의 액티브층(ACT1)은 상술한 바와 같이 하부 금속층(110)의 제1 패턴(BML)과 중첩하여 배치될 수 있다.
반도체층(120)은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 예시적인 실시예에서, 반도체층이 다결정 실리콘을 포함하는 경우, 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 반도체층이 다결정 실리콘을 포함하는 경우, 제1 트랜지스터(T1)의 액티브층(ACT1)은 불순물로 도핑된 복수의 도핑 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 다른 예시적인 실시예에서, 반도체층은 산화물 반도체를 포함할 수도 있다. 상기 산화물 반도체는 예를 들어, 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-아연 산화물(Indium-Gallium-Zinc Oxide, IGZO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
게이트 절연막(162)은 반도체층 상에 배치될 수 있다. 게이트 절연막(162)은 각 트랜지스터의 게이트 절연막으로 기능할 수 있다. 게이트 절연막(162)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
제1 도전층(130)은 게이트 절연막(162) 상에 배치될 수 있다. 제1 도전층(130)은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다.
제1 층간 절연막(163)은 제1 도전층(130) 상에 배치될 수 있다. 제1 층간 절연막(163)은 게이트 전극(G1)을 덮도록 배치될 수 있다. 제1 층간 절연막(163)은 제1 도전층(130)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제1 도전층(130)을 보호할 수 있다.
제2 도전층(140)은 제1 층간 절연막(163) 상에 배치될 수 있다. 제2 도전층(140)은 제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)을 포함할 수 있다. 도면에는 도시하지 않았으나, 제2 도전층(140)은 데이터 라인 또는 커패시터(CST)의 제1 전극을 더 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)은 제1 층간 절연막(163) 및 게이트 절연막(162)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 양 단부 영역과 전기적으로 연결될 수 있다. 또한, 제1 소스 전극(SE1)은 제1 층간 절연막(163), 게이트 절연막(162) 및 버퍼층(161)을 관통하는 또 다른 컨택홀을 통해 하부 금속층(110)의 제1 패턴(BML)과 전기적으로 연결될 수 있다.
제2 층간 절연막(164)은 제2 도전층(140) 상에 배치될 수 있다. 제2 층간 절연막(164)은 제2 도전층(140)과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층(140)을 보호할 수 있다.
제3 도전층(150)은 제2 층간 절연막(164) 상에 배치될 수 있다. 제3 도전층(150)은 제1 전압 라인(VDL), 제2 전압 라인(VSL), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 도면에는 도시하지 않았으나, 제3 도전층(150)은 커패시터(CST)의 제2 전극을 더 포함할 수 있고, 커패시터(CST)의 제2 전극은 제1 도전 패턴(CDP)과 전기적으로 연결될 수 있다.
제1 전압 라인(VDL)에는 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 라인(VSL)에는 제1 전압 라인(VDL)에 공급되는 고전위 전압보다 낮은 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다.
제1 전압 라인(VDL)은 제2 층간 절연막(164)을 관통하는 제1 트랜지스터(T1)의 드레인 전극(DE1)과 전기적으로 연결될 수 있다.
제2 전압 라인(VSL)은 후술하는 비아층(165)을 관통하는 제1 전극 컨택홀(CT1)을 통해 제1 전극(210)과 전기적으로 연결될 수 있다. 제2 전압 라인(VSL)에 인가된 제2 전원 전압은 제1 전극(210)에 공급될 수 있다. 제2 전압 라인(VSL)은 표시 장치(10)의 제조 공정 중, 발광 소자(ED)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수 있다.
제1 도전 패턴(CDP)은 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1 도전 패턴(CDP)은 제2 전극 컨택홀(CT2)을 통해 제2 전극(220)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 라인(VDL)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제2 전극(220)으로 전달할 수 있다.
비아층(165)은 제3 도전층(150) 상에 배치될 수 있다. 비아층(165)은 제3 도전층(150)이 배치된 제2 층간 절연막(164) 상에 배치될 수 있다. 비아층(165)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 비아층(165)은 표면 평탄화하는 기능을 수행할 수 있다.
상술한 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163) 및 제2 층간 절연막(164)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163) 및 제2 층간 절연막(164)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(161), 게이트 절연막(162), 제1 층간 절연막(163) 및 제2 층간 절연막(164)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다.
또한, 제1 도전층(130), 제2 도전층(140) 및 제3 도전층(150)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
비아층(165) 상에는 표시 소자층이 배치될 수 있다. 표시 소자층은 제1 뱅크(600), 제2 뱅크(400), 복수의 전극들(210, 220, 230), 발광 소자(ED), 복수의 접촉 전극들(710, 720, 730), 리페어 라인(240) 및 리페어 연결부(250)를 포함할 수 있다. 표시 소자층은 복수의 절연층(510, 520, 540)을 더 포함할 수 있다.
이하, 도 4 내지 도 7을 참조하여, 회로 소자층(CCL) 상에 배치된 표시 소자층의 구조에 대하여 설명하기로 한다.
제2 뱅크(400)는 발광 영역(EMA) 내에 배치될 수 있다. 제2 뱅크(400)는 발광 영역(EMA)에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 뱅크(400)는 제2 방향(DR2)으로 연장되되, 발광 영역(EMA)을 둘러싸는 제1 뱅크(600)와 이격될 수 있다. 즉, 제2 뱅크(400)의 제2 방향(DR2)으로의 길이는 제1 뱅크(600)가 둘러싸는 발광 영역(EMA)의 제2 방향(DR2)으로의 길이보다 작을 수 있다.
제2 뱅크(400)는 발광 영역(EMA) 내에서 서로 이격되어 배치된 복수의 서브 뱅크를 포함할 수 있다. 제2 뱅크(400)는 제1 서브 뱅크(410), 제2 서브 뱅크(420) 및 제3 서브 뱅크(430)를 포함할 수 있다.
제1 서브 뱅크(410)는 평면상 발광 영역(EMA)에서 좌측에 배치될 수 있다.
제3 서브 뱅크(430)는 제1 서브 뱅크(410)과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제3 서브 뱅크(430)는 평면상 발광 영역(EMA)에서 우측에 배치될 수 있다.
제2 서브 뱅크(420)는 제1 서브 뱅크(410)와 제3 서브 뱅크(430) 사이에 배치될 수 있다. 제2 서브 뱅크(420)는 제1 서브 뱅크(410)와 제3 서브 뱅크(430)의 사이에서 이들과 제1 방향(DR1)으로 이격되어 배치될 수 있다. 제2 서브 뱅크(420)는 평면상 발광 영역(EMA)에서 중앙에 배치될 수 있다.
제2 뱅크(400)는 비아층(165) 상에 직접 배치될 수 있다. 제2 뱅크(400)는 비아층(165)의 상면을 기준으로 적어도 일부가 상부(예컨대, 제3 방향(DR3) 일측)로 돌출된 구조를 가질 수 있다. 제2 뱅크(400)의 돌출된 부분은 경사진 측면을 가질 수 있다.
제2 뱅크(400)는 경사진 측면을 포함하여 발광 소자(ED: ED1, ED2)에서 방출되어 제2 뱅크(400)의 측면을 향해 진행하는 광의 진행 방향을 상부 방향(예컨대, 표시 방향)으로 바꾸는 역할을 할 수 있다. 즉, 제2 뱅크(400)는 발광 소자(ED: ED1, ED2)가 배치되는 공간을 제공함과 동시에 발광 소자(ED: ED1, ED2)로부터 방출되는 광의 진행 방향을 표시 방향으로 바꾸는 반사 격벽의 역할도 할 수 있다.
한편, 도면에서는 제2 뱅크(400)의 측면이 선형의 형상으로 경사진 것을 도시하였으나. 이에 제한되지 않는다. 예를 들어, 제2 뱅크(400)의 측면(또는 외면)은 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 제2 뱅크(400)는 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극들(210, 220, 230)은 제2 뱅크(400) 및 제2 뱅크(400)가 노출하는 비아층(190) 상에 배치될 수 있다. 구체적으로, 제1 전극(210)은 제1 서브 뱅크(410) 상에 배치되고, 제2 전극(220)은 제2 서브 뱅크(420) 상에 배치되고, 제3 전극(230)은 제3 서브 뱅크(420) 상에 배치될 수 있다.
제1 전극(210) 및 제2 전극(220)은 하부에 배치된 회로 소자층(CCL)과 연결된 제1 타입 전극일 수 있다. 제1 전극(210) 및 제2 전극(220)은 각각 비아층(165)을 관통하는 전극 컨택홀(CT1, CT2)을 통해 하부의 제3 도전층(150)의 일부 영역과 연결될 수 있다.
구체적으로, 제1 전극(210)은 비아층(165)을 관통하는 제1 전극 컨택홀(CT1)을 통해 제2 전압 라인(VSL)과 연결될 수 있다. 예를 들어, 제1 전극(210)은 비아층(165)을 관통하는 제1 전극 컨택홀(CT1)을 통해 제2 전압 라인(VSL)에 접촉할 수 있다. 제1 전극 컨택홀(CT1)은 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있으나, 제1 전극 컨택홀(CT1)의 위치는 이에 제한되지 않는다.
제2 전극(220)은 비아층(165)을 관통하는 제2 전극 컨택홀(CT2)을 통해 제1 도전 패턴(CDP)과 연결될 수 있다. 예를 들어, 제2 전극(220)은 비아층(165)을 관통하는 제2 전극 컨택홀(CT2)을 통해 제1 도전 패턴(CDP)에 접촉할 수 있다. 제2 전극 컨택홀(CT2)은 제1 전극 컨택홀(CT1)과 이격되어 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있으나, 제2 전극 컨택홀(CT2)의 위치는 이에 제한되지 않는다.
제1 전극(210)은 제2 전압 라인(VSL)과 전기적으로 연결되어 제2 전원 전압이 인가되고, 제2 전극(220)은 제1 도전 패턴(CDP)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가될 수 있다.
제1 전극(210)과 제2 전극(220)은 각 화소(PX)마다 분리되어 배치되기 때문에, 서로 다른 화소(PX)의 발광 소자(ED)들은 개별적으로 발광할 수 있다.
제3 전극(230)은 하부에 배치된 회로 소자층(CCL)과 연결되지 않는 제2 타입 전극일 수 있다. 제3 전극(230)과 회로 소자층(CCL)의 제3 도전층(150) 사이에는 비아층(165)이 개재되어 제3 전극(230)은 하부의 회로 소자층(CCL)과 전기적으로 연결되지 않을 수 있다.
이하, 제1 전극(210), 제2 전극(220) 및 제3 전극(230)의 평면 형상에 대하여 설명한다. 제1 내지 제3 전극(230)의 평면 형상은 대체로 유사한 바, 제1 전극(210)의 평면 형상을 중심으로 설명하고, 제2 전극(220) 및 제3 전극(230)의 평면 형상은 제1 전극(210)의 설명으로 대체하고 차이점을 위주로 설명하기로 한다.
제1 전극(210)은 광폭부(211, 212, 213)와 협폭부(214, 215)를 포함할 수 있다. 제1 전극(210)은 돌출부(216)를 더 포함할 수 있다.
광폭부(211, 212, 213)의 제1 방향(DR1)으로의 폭은 협폭부(214, 215)의 제1 방향(DR1)으로의 폭보다 클 수 있다. 제1 전극(210)은 대체로 광폭부(211, 212, 213)로 형성되어 있으나, 후술하는 정렬 라인들(210', 220', 230')을 형성한 후, 불량이 발생한 화소(PX)에 배치되는 정렬 라인들(210', 220', 230')을 분리하여 리페어하는 공정에서 절단이 이루어지는 영역은 협폭부(214, 215)로 형성될 수 있다.
광폭부(211, 212, 213)는 제2 방향(DR2)으로 서로 이격된 제1 광폭부(211), 제2 광폭부(212) 및 제3 광폭부(213)를 포함할 수 있다.
제1 광폭부(211)는 제2 방향(DR2)으로 연장되며, 발광 영역(EMA)으로부터 서브 영역(SA)을 가로지르도록 형성될 수 있다. 제1 전극(210)은 대체로 제1 광폭부(211)로 형성될 수 있다.
제2 광폭부(212)는 제1 광폭부(211)와 제2 방향(DR2)의 반대 방향으로 이격되어 배치될 수 있다. 예를 들어, 제2 광폭부(212)는 평면상 제1 광폭부(211)의 하측(제2 방향(DR2)의 반대 방향)에 배치될 수 있다. 제2 광폭부(212)는 일 화소(PX)에서 하측에 배치될 수 있다. 제2 광폭부(212)는 비발광 영역에 배치될 수 있다. 제2 광폭부(212)는 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있다.
제3 광폭부(213)는 제2 광폭부(212)와 제2 방향(DR2)의 반대 방향으로 이격되어 배치될 수 있다. 예를 들어, 제3 광폭부(213)는 평면상 제2 광폭부(212)의 하측에 배치되어, 일 화소(PX)의 하측(제2 방향(DR2)의 반대 방향)에 인접 배치된 다른 화소(PX)의 상측에 배치될 수 있다. 제3 광폭부(213)는 일 화소(PX)의 하측에 인접 배치된 다른 화소(PX)의 비발광 영역에 배치될 수 있다. 제3 광폭부(213)는 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있다.
협폭부(214, 215)는 제1 협폭부(214) 및 제2 협폭부(215)를 포함할 수 잇다.
제1 협폭부(214)는 제1 광폭부(211)와 제2 광폭부(212) 사이에 배치될 수 있다. 제1 협폭부(214)는 제1 광폭부(211)와 제2 광폭부(212) 사이에서 이들을 연결할 수 있다. 제1 협폭부(214)는 평면상 일 화소(PX)에서 하측에 배치될 수 있다. 제1 협폭부(214)는 비발광 영역에 배치될 수 있다. 제1 협폭부(214)는 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있다.
제2 협폭부(215)는 제2 광폭부(212)와 제3 광폭부(213) 사이에 배치될 수 있다. 제2 협폭부(215)는 제2 광폭부(212)와 제3 광폭부(213) 사이에서 이들을 연결할 수 있다. 제2 협폭부(215)는 평면상 일 화소(PX)의 하측에 인접 배치된 다른 화소(PX)의 상측에 배치될 수 있다. 제2 협폭부(215)는 일 화소(PX)의 하측에 인접 배치된 다른 화소(PX)의 비발광 영역에 배치될 수 있다. 제2 협폭부(215)는 제1 뱅크(600)와 제3 방향(DR3)으로 중첩할 수 있다.
제1 및 제2 협폭부(214, 215)의 제1 방향(DR1)으로의 폭을 제1 내지 제3 광폭부(211, 212, 213)의 제1 방향(DR1)으로의 폭보다 작게 형성함으로써, 후술하는 리페어 공정에서 정렬 라인들(210', 220', 230')과 분리하기 위해 제1 및 제2 협폭부(214, 215)를 절단하는 공정이 용이하게 수행될 수 있다. 다만, 제1 전극(210)의 평면 형상은 이에 제한되지 않고, 광폭부로만 형성될 수도 있다.
돌출부(216)는 제1 광폭부(211)로부터 좌측으로 돌출되어 형성될 수 있다. 돌출부(216)는 제1 광폭부(211)와 대향하는 제1 뱅크(600) 측으로 돌출될 수 있다. 돌출부(216)는 제1 전극 컨택홀(CT1)과 제3 방향(DR3)으로 중첩 배치될 수 있다. 돌출부(216)는 비아층(165)을 관통하는 제1 전극 컨택홀(CT1)을 통해 하부에 배치된 제2 전압 라인(VSL)과 연결될 수 있다.
제2 전극(220)은 광폭부(221, 222, 223)와 협폭부(224, 225)를 포함할 수 있다. 제2 전극(220)의 평면 형상은 돌출부를 포함하지 않는 점을 제외하고 제1 전극(210)의 평면 형상과 유사할 수 있다. 제2 전극(220)의 제1 광폭부(221)는 비아층(165)을 관통하는 제2 전극 컨택홀(CT2)을 통해 하부에 배치된 제1 도전 패턴(CDP)과 연결될 수 있다.
제3 전극(230)은 광폭부(231, 232, 233)와 협폭부(234, 235)를 포함할 수 있다. 제3 전극(230)의 평면 형상은 돌출부를 포함하지 않는 점을 제외하고 제1 전극(210)의 평면 형상과 유사할 수 있다.
제1 전극(210)은 제1 서브 뱅크(410)의 외면을 덮도록 제1 서브 뱅크(410) 상에 배치될 수 있다. 제1 전극(210)은 제1 서브 뱅크(410)의 측면에서 외측으로 연장되어, 제1 서브 뱅크(410) 및 제2 서브 뱅크(420)에 의해 노출되는 비아층(165)의 상면에도 일부 배치될 수 있다.
제2 전극(220)은 제2 서브 뱅크(420)의 외면을 덮도록 제2 서브 뱅크(420) 상에 배치될 수 있다. 제2 전극(220)은 제2 서브 뱅크(420)의 측면에서 외측으로 연장되어, 제1 내지 제3 서브 뱅크(410, 420, 430)에 의해 노출되는 비아층(165)의 상면에도 일부 배치될 수 있다.
제3 전극(230)은 제3 서브 뱅크(430)의 외면을 덮도록 제3 서브 뱅크(430) 상에 배치될 수 있다. 제2 전극(230)은 제2 서브 뱅크(430)의 측면에서 외측으로 연장되어, 제2 및 제3 서브 뱅크(420, 430)에 의해 노출되는 비아층(165)의 상면에도 일부 배치될 수 있다.
복수의 전극들(210, 220, 230)들은 발광 소자(ED)와 전기적으로 연결될 수 있다. 각 전극(210, 220 ,230)들은 후술하는 접촉 전극(710, 720, 730)을 통해 발광 소자(ED)의 양 단부와 각각 연결될 수 있고, 제3 도전층(150)으로부터 인가되는 전기 신호를 발광 소자(ED)에 전달할 수 있다. 제1 전극(210)과 제2 전극(220)에는 발광 소자(ED)들을 발광하기 위한 전기 신호가 직접 인가될 수 있고, 제3 전극(230)에는 전기 신호가 인가되지 않을 수 있다.
복수의 전극들(210, 220, 230) 각각은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 복수의 전극들(210, 220, 230)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 복수의 전극들(210, 220, 230)은 발광 소자(ED)에서 방출되어 제2 뱅크(600)의 측면으로 진행하는 광을 각 서브 화소(PX)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 복수의 전극들(210, 220, 230) 각각은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 복수의 전극들(210, 220, 230)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서, 복수의 전극들(210, 220, 230)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
리페어 라인(240)은 비아층(165)의 상에 배치될 수 있다. 리페어 라인(240)은 복수의 전극들(210, 220, 230)과 동일한 층으로 형성될 수 있다. 다만, 이에 제한되지 않고 리페어 라인(240)는 복수의 전극들(210, 220, 230)과 상이한 층으로 형성될 수도 있다.
리페어 연결부(250)는 제3 전극(230)의 제1 광폭부(231)과 리페어 라인(240) 사이에 배치되어 이들을 연결할 수 있다. 리페어 연결부(250)는 제3 서브 뱅크(430)의 일부 및 제2 뱅크(400)가 노출하는 비아층(165) 상에 배치될 수 있다. 한편, 도면에서는 리페어 연결부(250), 리페어 라인(240) 및 제3 전극(230)이 동일한 층으로 일체화되어 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 예를 들어, 리페어 라인(240) 및 제3 전극(230)은 동일한 층으로 형성되고, 리페어 연결부(250)는 다른 층으로 형성되되, 리페어 연결부(250)는 리페어 라인(240) 및 제3 전극(230)의 일부 영역과 각각 접촉하여 이들을 연결할 수도 있다.
제1 절연층(510)은 복수의 전극들(210, 220, 230), 리페어 라인(240) 및 리페어 연결부(250) 상에 배치될 수 있다. 제1 절연층(510)은 이들을 전면적으로 덮도록 배치되며, 복수의 전극들(210, 220, 230), 리페어 라인(240) 및 리페어 연결부(250)를 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(510)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(510)은 제1 전극(210) 및 제2 전극(220) 상에 배치되되, 제1 절연층(510)을 관통하여 제1 전극 및 제2 전극(220)의 적어도 일부를 노출하는 제1 개구부(OP11) 및 제2 개구부(OP12)를 포함할 수 있다. 제1 개구부(OP11)는 제1 전극(210)의 상면의 일부를 노출하고, 제2 개구부(OP12)는 제2 전극(220)의 상면의 일부를 노출할 수 있다. 제1 개구부(OP11) 및 제2 개구부(OP12)는 서브 영역(SA)에 위치할 수 있다. 제1 및 제2 전극(210, 220)은 서브 영역(SA)에서 제1 개구부(OP11) 및 제2 개구부(OP12)를 통해 후술하는 제1 및 제2 접촉 전극(710, 720)과 각각 전기적으로 연결될 수 있다.
제1 뱅크(600)는 제1 절연층(510) 상에 배치될 수 있다. 제1 뱅크(600)는 평면상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 격자형 패턴으로 배치될 수 있다. 상술한 바와 같이 제1 뱅크(600)는 리페어 라인(240)을 완전히 덮도록 배치될 수 있다.
제1 뱅크(600)는 각 화소(PX)들의 경계에 걸쳐 배치되어 이웃하는 화소(PX)들을 구분하고, 발광 영역(EMA)과 서브 영역(SA)을 구분할 수 있다. 또한, 제1 뱅크(600)는 제2 뱅크(400)보다 더 큰 높이를 갖도록 형성되고, 상기 영역들을 구분하여 표시 장치(10)의 제조 공정 중 발광 소자(ED)를 정렬하기 위한 잉크젯 프린팅 공정에서 복수의 발광 소자(ED)가 분산된 잉크가 인접한 인접한 화소(PX)로 혼합되지 않고, 발광 영역(EMA) 내에 분사되도록 할 수 있다.
발광 소자(ED)는 제1 절연층(510) 상에 배치될 수 있다. 복수의 발광 소자(ED)들은 각 전극(210, 220, 230)들이 연장된 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다.
발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층들을 포함할 수 있다. 발광 소자(ED)는 복수의 반도체층들을 포함하여 제1 내지 제3 전극(210, 220, 230) 상에 생성되는 전계의 방향에 따라 일 단부가 특정 방향을 향하도록 배향될 수 있다. 또한, 발광 소자(ED)는 발광층(도 8의 '33')을 포함하여 특정 파장대의 광을 방출할 수 있다. 각 화소(PX)에 배치된 발광 소자(ED)들은 발광층(33)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 이에 제한되지 않고, 각 화소(PX)에 배치된 발광 소자(ED)들은 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)는 제1 내지 제3 서브 뱅크(410, 420, 430) 사이에 배치될 수 있다. 발광 소자(ED)는 제1 내지 제3 서브 뱅크(410, 420, 430) 사이에서 양 단부가 각각 제1 내지 제3 전극(210, 220, 230) 상에 위치하도록 제1 절연층(510) 상에 배치될 수 있다. 발광 소자(ED)는 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 배치되거나, 양 단부가 각각 제2 전극(220) 및 제3 전극(230) 상에 배치될 수 있다.
발광 소자(ED)은 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)를 포함할 수 있다. 제1 발광 소자(ED1)는 제1 서브 뱅크(410)와 제2 서브 뱅크(420) 사이에서 양 단부가 각각 제1 전극(210) 및 제2 전극(220) 상에 놓이는 발광 소자이고, 제2 발광 소자(ED2)는 제2 서브 뱅크(420)와 제3 서브 뱅크(430) 사이에서 양 단부가 각각 제2 전극(220) 및 제3 전극(230) 상에 놓이는 발광 소자일 수 있다.
발광 소자(ED)는 복수의 반도체층들을 포함하고, 어느 한 반도체층을 기준으로 제1 단부와 그 반대편 제2 단부가 정의될 수 있다. 발광 소자(ED)는 제1 단부 및 제2 단부가 각각 특정 전극 상에 놓이도록 배치될 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 단부가 제1 전극(210) 상에 놓이고 제2 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제3 전극(230) 상에 놓이고 제2 단부가 제2 전극(220) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 정렬 공정은 후술하는 정렬 라인들에 정렬 신호를 인가하여 형성된 전계에 의한 유전영동힘을 이용하여 수행될 수 있다.
제2 절연층(520)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 제2 절연층(520)은 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되어 발광 소자(ED)의 제1 단부 및 제2 단부는 덮지 않도록 배치될 수 있다. 제2 절연층(520) 중 발광 소자(ED) 상에 배치된 부분은 평면도상 제1 절연층(510) 상에서 제1 방향(DR1)으로 연장되어 배치됨으로써 각 화소(PX) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(520)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시키는 역할을 할 수 있다.
도면에는 도시하지 않았으나, 상술한 바와 같이 제2 절연층(520)을 이루는 물질은 제1 전극(210)과 제2 전극(220) 사이, 제2 전극(220)과 제3 전극(230) 사이에 배치되며, 함몰되어 형성된 제1 절연층(510)과 발광 소자(ED) 사이의 빈 공간에 채워질 수도 있다.
제2 절연층(520)은 제1 절연층(510), 제1 및 제2 뱅크(600, 400) 상에 더 배치될 수 있다. 제2 절연층(520)은 제1 절연층(510)을 대체로 덮도록 배치되되, 발광 소자(ED)의 양 단부를 노출하도록 배치될 수 있다. 또한, 제2 절연층(520)은 서브 영역(SA)에서 제1 절연층(510)을 관통하는 제1 및 제2 개구부(OP11, OP12)와 함께 제1 전극(210) 및 제2 전극(220)의 일부를 노출할 수 있다. 이러한 제2 절연층(520)의 평면 형상은 표시 장치(10)의 제조 공정 중 제1 절연층(510) 상에 전면적으로 배치되었다가 발광 소자(ED)의 양 단부 및 제1 및 제2 전극(210, 220)의 일부를 노출하도록 제거하는 공정에 의해 형성된 것일 수 있다.
제2 절연층(520) 상에는 복수의 접촉 전극들(710, 720, 730)이 배치될 수 있다. 복수의 접촉 전극들(710, 720, 730)은 제1 접촉 전극(710), 제2 접촉 전극(720) 및 제3 접촉 전극(730)을 포함할 수 있다. 제1 내지 제3 접촉 전극(710, 720, 730)은 서로 이격되어 배치될 수 있다.
제1 접촉 전극(710)은 제1 전극(210) 상에 배치될 수 있다. 제1 접촉 전극(710)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 접촉 전극(710)은 제1 전극(210) 및 제1 발광 소자(ED1)의 제1 단부와 각각 접촉할 수 있다. 제1 접촉 전극(710)은 서브 영역(SA)에서 제1 절연층(510) 및 제2 절연층(520)이 포함하는 제1 개구부(OP11)에 의해 노출된 제1 전극(210)과 접촉할 수 있고, 발광 영역(EMA)에서 제2 절연층(520)에 의해 노출된 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 제1 발광 소자(ED1)의 제1 단부와 제1 전극(210)을 전기적으로 연결하는 역할을 할 수 있다.
제2 접촉 전극(720)은 제2 전극(210) 상에 배치될 수 있다. 제2 접촉 전극(720)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제2 접촉 전극(720)은 제2 전극(220) 및 제2 발광 소자(ED2)의 제2 단부와 각각 접촉할 수 있다. 제2 접촉 전극(720)은 서브 영역(SA)에서 제1 절연층(510) 및 제2 절연층(520)이 포함하는 제2 개구부(OP12)에 의해 노출된 제2 전극(220)과 접촉할 수 있고, 발광 영역(EMA)에서 제2 절연층(520)에 의해 노출된 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 제2 발광 소자(ED2)의 제2 단부와 제2 전극(220)을 전기적으로 연결하는 역할을 할 수 있다.
제3 접촉 전극(730)은 발광 영역(EMA)에서 제2 전극(220) 및 제3 전극(230) 상에 배치될 수 있다. 제3 접촉 전극(730)은 제1 영역(731), 제2 영역(732) 및 제3 영역(733)을 포함할 수 있다.
제3 접촉 전극(730)의 제1 영역(731)은 제2 전극(220) 상에 배치될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제2 전극(220) 상에서 제2 접촉 전극(720)과 이격되어 배치될 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제1 발광 소자(ED1)의 제2 단부와 접촉할 수 있다.
제3 접촉 전극(730)의 제2 영역(732)은 제3 전극(230) 상에 배치될 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다.
제3 접촉 전극(730)의 제3 영역(733)은 제3 접촉 전극(730)의 제1 영역(731)과 제3 접촉 전극(730)의 제2 영역(732) 사이에 배치될 수 있다. 제3 접촉 전극(730)의 제3 영역(733)은 제3 접촉 전극(730)의 제1 영역(731)과 제3 접촉 전극(730)의 제2 영역(732) 사이에서 이들을 연결할 수 있다.
제3 접촉 전극(730)의 제1 내지 제3 영역(731, 732, 733)은 서로 일체화되어 형성될 수 있다.
제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 접촉 전극(730)을 통해 상호 전기적으로 연결될 수 있다. 구체적으로, 제2 접촉 전극(720)을 통해 인가된 전기 신호는 제2 발광 소자(ED2) 및 제3 접촉 전극(730)을 통해 제1 발광 소자(ED1)로 전달될 수 있다. 하나의 화소(PX)에 배치된 제1 발광 소자(ED1)과 제2 발광 소자(ED2)는 제3 접촉 전극(730)을 통해 서로 직렬로 연결될 수 있다.
제1 접촉 전극(710)과 제3 접촉 전극(730)의 제1 영역(731)은 제1 발광 소자(ED1) 상에 배치된 제2 절연층(520) 상에서 서로 이격되어 배치될 수 있다. 또한, 제2 접촉 전극(720)과 제3 접촉 전극(730)의 제2 영역(732)은 제2 발광 소자(ED2) 상에 배치된 제2 절연층(520) 상에서 서로 이격되어 배치될 수 있다.
제1 내지 제3 접촉 전극(710, 720, 730)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 접촉 전극(710, 720, 730)은 ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다.
제1 내지 제3 접촉 전극(710, 720, 730) 상에는 제3 절연층(530)이 더 배치될 수 있다 제3 절연층(530)은 기판(SUB) 상에 전면적으로 배치되어 상에 배치된 부재들 외부 환경에 대하여 보호하는 기능을 할 수 있다.
도 8은 일 실시예에 따른 발광 소자의 개략도이다.
도 8을 참조하면, 발광 소자(ED)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(ED)의 길이는 발광 소자(ED)의 직경보다 크며, 종횡비는 6:5 내지 100:1일 수 있지만, 이에 제한되는 것은 아니다.
발광 소자(ED)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(ED)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(ED)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(ED)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(ED)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(ED)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(ED)는 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 복수의 반도체층을 포함할 수 있다. 예를 들어, 무기 발광 다이오드는 제1 도전형(예컨대, n형) 반도체층, 제2 도전형(예컨대, p형) 반도체층 및 이들 사이에 개재된 활성 반도체층을 포함할 수 있다. 활성 반도체층은 제1 도전형 반도체층과 제2 도전형 반도체층으로부터 각각 정공과 전자를 제공받으며, 활성 반도체층에 도달한 정공과 전자는 상호 결합하여 발광할 수 있다.
일 실시예에서, 상술한 반도체층들은 발광 소자(ED)의 길이 방향을 따라 순차 적층될 수 있다. 발광 소자(ED)는 도 8에 도시된 바와 같이, 길이 방향으로 순차 적층된 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)을 포함할 수 있다. 제1 반도체층(31), 소자 활성층(33), 및 제2 반도체층(32)은 각각 상술한 제1 도전형 반도체층, 활성 반도체층 및 제2 도전형 반도체층일 수 있다.
제1 반도체층(31)은 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다.
제2 반도체층(32)은 소자 활성층(33)을 사이에 두고 제1 반도체층(31)과 이격되어 배치될 수 있다. 제2 반도체층(32)은 Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전형 도펀트가 도핑되어 있을 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다.
소자 활성층(33)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 상술한 것처럼, 소자 활성층(33)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
몇몇 실시예에서, 소자 활성층(33)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다.
소자 활성층(33)에서 방출되는 광은 발광 소자(ED)의 길이 방향 외부면뿐만 아니라, 양 측면으로도 방출될 수 있다. 즉, 소자 활성층(33)에서 방출되는 광은 하나의 방향으로 출광 방향이 제한되지 않는다.
발광 소자(ED)는 제2 반도체층(32) 상에 배치된 소자 전극층(37)을 더 포함할 수 있다. 소자 전극층(37)은 제2 반도체층(32)과 접촉할 수 있다. 소자 전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있지만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다.
소자 전극층(37)은 제1 반도체층(31) 및 제2 반도체층(32)에 전기 신호를 인가하기 위해 발광 소자(ED)의 양 단부와 접촉 전극(710, 720)이 전기적으로 연결될 때, 제2 반도체층(32)과 전극 사이에 배치되어 저항을 감소시키는 역할을 할 수 있다. 소자 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 소자 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다.
발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 소자 활성층(33) 및/또는 소자 전극층(37)의 외주면을 감싸는 소자 절연막(38)을 더 포함할 수 있다. 소자 절연막(38)은 적어도 소자 활성층(33)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 소자 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 소자 절연막(38)은 절연 특성을 가진 물질들로 이루어져 소자 활성층(33)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 소자 절연막(38)은 소자 활성층(33)을 포함하여 제1 및 제2 반도체층(31, 32)의 외주면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
도 9는 일 실시예에 따른 표시 장치의 발광 영역의 일 예를 나타낸 단면도이다.
도 9를 참조하면, 발광 소자(ED)는 연장 방향이 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 발광 소자(ED)에 포함된 복수의 반도체층들은 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 예를 들어, 발광 소자(ED)의 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32)은 기판(SUB)의 상면과 평행하도록 순차 배치될 수 있다.
구체적으로, 발광 소자(ED)는 양 단부를 가로지르는 단면상 제1 반도체층(31), 소자 활성층(33), 제2 반도체층(32) 및 소자 전극층(37)이 기판(SUB1)의 상면과 수평한 방향으로 순차적으로 형성될 수 있다.
이하, 본 명세서에서 발광 소자(ED)의 제1 반도체층(31)이 위치하는 단부는 제1 단부, 그 반대편 단부((또는 제2 반도체층(32)이 위치하는 단부) 단부는)는 제2 단부로 정의될 수 있다.
제1 발광 소자(ED1)는 제1 단부가 제1 전극(210) 상에 놓이고, 제2 단부가 제2 전극(220) 상에 놓이도록 정렬될 수 있다. 제2 발광 소자(ED2)는 제1 단부가 제3 전극(230) 상에 놓이고, 제2 단부가 제2 전극(220) 상에 놓이도록 정렬될 수 있다. 다만, 이에 제한되지 않고, 제1 발광 소자(ED1)는 제1 단부가 제2 전극(220) 상에 놓이고, 제2 단부가 제1 전극(210) 상에 놓도록 정렬되고, 제2 발광 소자(ED2)는 제1 단부가 제2 전극(220) 상에 놓이고, 제2 단부가 제3 전극(230) 상에 놓도록 정렬될 수도 있다. 이와 같은 복수의 발광 소자(ED)의 정렬은 후술하는 정렬 공정에서 정렬 라인들에 인가되는 정렬 신호에 따라 결정될 수 있다.
제2 절연층(520)이 노출하는 제1 발광 소자(ED1)의 양 단부는 각각 제1 접촉 전극(710) 및 제3 접촉 전극(730)(또는 제3 접촉 전극(730)의 제1 영역(731))과 접촉할 수 있다.
제1 접촉 전극(710)은 제1 발광 소자(ED1)의 제1 단부와 접촉할 수 있다. 제1 접촉 전극(710)은 제1 발광 소자(ED1)의 제1 단부에 놓인 제1 반도체층(31)과 접촉할 수 있다.
제3 접촉 전극(730)의 제1 영역(731)은 제1 발광 소자(ED1)의 제2 단부와 접촉할 수 있다. 제3 접촉 전극(730)의 제1 영역(731)은 제1 발광 소자(ED1)의 제2 단부에 놓인 소자 전극층(37)을 통해 제2 반도체층(32)과 전기적으로 연결될 수 있다.
제2 절연층(520)이 노출하는 제2 발광 소자(ED2)의 양 단부는 각각 제2 접촉 전극(720) 및 제3 접촉 전극(730)(또는 제3 접촉 전극(730)의 제2 영역(732))과 접촉할 수 있다.
제3 접촉 전극(730)의 제2 영역(732)은 제2 발광 소자(ED2)의 제1 단부와 접촉할 수 있다. 제3 접촉 전극(730)의 제2 영역(732)은 제2 발광 소자(ED2)의 제1 단부에 놓인 제1 반도체층(31)과 접촉할 수 있다.
제2 접촉 전극(720)은 제2 발광 소자(ED2)의 제2 단부와 접촉할 수 있다. 제2 접촉 전극(720)은 제2 발광 소자(ED2)의 제2 단부에 놓인 소자 전극층(37)을 통해 제2 반도체층(32)과 전기적으로 연결될 수 있다.
제2 발광 소자(ED2)의 제2 단부는 제2 접촉 전극(720)을 통해 제2 전극(220)과 연결되고, 제2 발광 소자(ED2)의 제1 단부와 제1 발광 소자(ED1)의 제2 단부는 제3 접촉 전극(730)을 통해 직렬로 연결되며, 제1 발광 소자(ED1)의 제1 단부는 제1 접촉 전극(710)을 통해 제1 전극(210)과 연결될 수 있다. 즉, 제2 발광 소자(ED2)의 제2 단부와 제1 발광 소자(ED1)의 제1 단부가 각각 제2 접촉 전극(720)과 제1 접촉 전극(710)을 통해 제2 전극 및 제1 전극(210)으로부터 전기신호를 인가받을 수 있고, 제2 발광 소자(ED2)의 제1 단부와 제1 발광 소자(ED1)의 제2 단부가 제3 접촉 전극(730)을 통해 연결됨으로써, 상기 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 전기 신호에 따라 각각 소자 활성층(33)으로부터 광이 방출될 수 있다.
도 10 내지 도 21은 일 실시예에 따른 표시 장치의 제조 방법 중 일부를 나타내는 개략도들이다.
도 10은 표시 장치의 제조 공정 중 복수의 발광 소자를 정렬하기 위한 공정에서 이용되는 복수의 정렬 라인의 연결 관계를 도시하고 있다.
도 10을 참조하면, 상술한 바와 같이 표시 장치(10)의 표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 예를 들어, 복수의 화소(PX)는 제1 내지 제n 행 및 제1 내지 제m열(단, n, m은 각각 자연수)로 배열될 수 있다. 본 명세서에서, 행 방향은 제1 방향(DR1)이고, 열 방향은 제2 방향(DR2)으로 지칭될 수 있다.
복수의 발광 소자(ED)를 정렬하는 공정 이전에, 기판(SUB) 상에 복수의 정렬 라인(210', 220', 230') 및 리페어 라인(240)을 형성할 수 있다.
복수의 정렬 라인(210', 220', 230')은 제1 정렬 라인(210'), 제2 정렬 라인(220') 및 제3 정렬 라인(230')을 포함할 수 있다. 제1 정렬 라인(210'), 제2 정렬 라인(220') 및 제3 정렬 라인(230')은 제2 방향(DR2)을 따라 연장되며, 화소(PX)의 열 마다 배치될 수 있다. 예를 들어, 동일한 열에 위치하는 화소(PX)에는 서로 동일한 제1 내지 제3 정렬 라인(210', 220', 230')이 배치되고, 서로 다른 열에 위치하는 화소(PX)에는 서로 다른 제1 내지 제3 정렬 라인(210', 220', 230')이 배치될 수 있다.
제1 정렬 라인(210'), 제2 정렬 라인(220') 및 제3 정렬 라인(230')제1 방향(DR1)으로 서로 이격되어 배치될 수 있다. 제1 정렬 라인(210'), 제2 정렬 라인(220') 및 제3 정렬 라인(230')는 상술한 제1 전극(210), 제2 전극(220) 및 제3 전극(230)에 대응되되, 제2 방향(DR2)으로 연장되어, 제2 방향(DR2)으로 이웃하는 화소(PX)로 연결될 수 있다.
리페어 라인(240)도 복수의 정렬 라인들과 마찬가지로 제2 방향(DR2)을 따라 연장되며, 화소(PX)의 열 마다 배치될 수 있다. 예를 들어, 동일한 열에 위치하는 화소(PX)에는 서로 동일한 리페어 라인(240)이 배치되고, 서로 다른 열에 위치하는 화소(PX)에는 서로 다른 리페어 라인(240)이 배치될 수 있다.
한편, 리페어 라인(240)은 제3 정렬 라인(230')과 연결될 수 있다. 리페어 라인(240)은 리페어 연결부(250)를 통해 제3 정렬 라인(230')과 연결될 수 있다. 리페어 연결부(250)는 각 화소(PX)마다 배치되어, 리페어 라인(240)과 제3 정렬 라인(230')을 연결할 수 있다.
제1 정렬 라인(210'), 제3 정렬 라인(220') 및 리페어 라인(240)은 서로 연결될 수 있다. 제1 정렬 라인(210'), 제3 정렬 라인(220') 및 리페어 라인(240)은 서로 연결되어 동일한 정렬 신호가 인가될 수 있다. 서로 상이한 열의 화소(PX)에 배치되는 각각 제1 정렬 라인(210'), 제3 정렬 라인(220') 및 리페어 라인(240)들도 상호 연결되어, 서로 상이한 열의 제1 정렬 라인(210'), 제3 정렬 라인(220') 및 리페어 라인(240)에는 동일한 정렬 신호가 인가될 수 있다. 예를 들어, 제1 내지 제m 열의 화소들(PX)에 각각 배치되는 제1 정렬 라인(210')들, 제3 정렬 라인(220')들 및 리페어 라인(240)들은 서로 연결되어 제1 정렬 패드(82)를 통해 제1 정렬 신호가 인가될 수 있다.
서로 상이한 열의 화소(PX)에 배치되는 각각 제2 정렬 라인(220')들은 서로 연결될 수 있다. 서로 상이한 열의 화소(PX)에 배치되는 제2 정렬 라인(220')들은 상호 연결되어, 동일한 정렬 신호가 인가될 수 있다. 예를 들어, 제1 내지 제m 열의 화소들(PX)에 각각 배치되는 제2 정렬 라인(220')들은 서로 연결되어 제2 정렬 패드(81)를 통해 제2 정렬 신호가 인가될 수 있다.
제1 정렬 패드(82)를 통해 인가되는 제1 정렬 신호와 제2 정렬 패드(81)를 통해 인가되는 제2 정렬 신호에 따라, 발광 소자(ED)의 제1 단부와 제2 단부는 각각 특정 정렬 라인 상에 놓이도록 정렬될 수 있다.
리페어 연결부(250)는 복수의 화소(PX)마다 배치되어, 동일 열의 제3 정렬 라인(230')과 리페어 라인(240)을 연결할 수 있다. 후술하는 바와 같이, 리페어 연결부(250)는 불량 화소의 리페어 공정에서 제3 정렬 라인(230')을 분리함에도 불구하고, 각 행마다 배치되어 불량 화소와 동일한 열에 배치되는 정상 화소의 제3 정렬 라인(230')과 리페어 라인(240)을 연결할 수 있다. 따라서, 제3 정렬 라인(230')이 분리됨에도 불구하고 리페어 라인(240) 및 리페어 연결부(250)를 통해 정상 화소의 제3 정렬 라인(230')에 제1 정렬 신호를 전달할 수 있다.
도 11 내지 도 14는 표시 장치의 제조 공정 중 복수의 정렬 라인의 리페어 공정을 도시하고 있고, 도 16 내지 도 20은 표시 장치의 제조 공정 중 복수의 발광 소자의 정렬 공정을 도시하며, 도 21은 표시 장치의 제조 공정 중 복수의 정렬 라인들을 단선하여 복수의 전극을 형성하는 공정을 도시하고 있다.
이하, 도 6 및 도 7, 도 10을 결부하여 표시 장치(10)의 제조 방법에 대하여 설명하기로 한다.
도 11은 기판(SUB) 상에 복수의 정렬 라인들(210', 220', 230'), 리페어 라인(240) 및 복수의 리페어 연결부(250)를 형성한 일 예를 나타낸 배치도이다. 도 12는 도 11의 A 영역을 확대한 확대 평면도이다.
이하에서는 설명의 편의상 복수의 화소는 행렬 방향으로 3X3(즉 제1 내지 제3 행 및 제1 내지 제3 열)으로 배열된 것을 예시적으로 설명하기로 한다. 다만, 본 도면은 표시 장치의 제조 공정 중 복수의 정렬 라인의 리페어 방법을 설명하기 위한 도면으로서 복수의 화소의 수는 이에 제한되지 않는다.
도 11 및 도 12를 참조하면, 먼저, 기판(SUB) 상에 제1 내지 제3 서브 뱅크(410, 420, 430)를 포함하는 제2 뱅크(400)를 형성한다. 이어, 제1 내지 제3 서브 뱅크(410, 420, 430) 상에 복수의 정렬 라인들(210', 220', 230'), 리페어 라인(240) 및 복수의 리페어 연결부(250)을 형성한다.
제1 내지 제3 정렬 라인들(210', 220', 230')은 제1 내지 제3 전극(210, 220, 230)에 각각 대응되되, 제2 방향(DR2)으로 연장되어 서로 분리되지 않을 수 있다. 본 공정에서, 제1 전극(210)에 대응되는 제1 정렬 라인(210')은 각 화소(PX)의 제1 전극 컨택홀(CT1)을 통해 회로 소자층(CCL)의 제2 전압 라인(VSL)과 연결될 수 있다. 또한, 제2 전극(220)에 대응되는 제2 정렬 라인(220')은 각 화소(PX)의 제2 전극 컨택홀(CT2)을 통해 회로 소자층(CCL)의 제1 도전 패턴(CP1)과 연결될 수 있다. 이에 반하여, 제3 전극(230)에 대응되는 제3 정렬 라인(230')은 상술한 바와 같이 하부의 회로 소자층(CCL)과 연결되지 않을 수 있다.
이하, 제1 내지 제3 정렬 라인들(210', 220', 230'), 리페어 라인(240) 및 복수의 리페어 연결부(250)에 대한 구조 및 배치는 상술한 바 자세한 설명은 생략하고 표시 장치의 제조 공정을 중심으로 설명하기로 한다.
이어, 복수의 화소(PX)에 배치된 정렬 라인의 불량 검사를 수행한다. 상기 불량 검사는 이에 제한되는 것은 아니나 고해상도 카메라를 이용하여 수행될 수 있다.
예를 들어, 도 11 및 도 12에 도시된 바와 같이 2X2에 배치된 제1 불량 화소(PX22)에서 제2 열의 제1 정렬 라인(210'B)과 제2 열의 제2 정렬 라인(220'B)이 서로 단락(Short)되는 제1 불량(DF1)이 발생할 수 있다. 또한, 2X3에 배치된 제2 불량 화소(PX23)에서 제3 열의 제2 정렬 라인(220'C)과 제3 열의 제3 정렬 라인(230'C)이 서로 단락(Short)되는 제2 불량(DF2)이 발생할 수 있다.
제1 불량(DF1) 및 제2 불량(DF2)과 같이 제2 정렬 라인(220')과 제1 정렬 라인(210') 및/또는 제3 정렬 라인(230')이 서로 일체화되어 단락되는 불량이 발생하는 경우, 상술한 제1 정렬 신호와 제2 정렬 신호가 대응되는 정렬 라인에 인가되지 않을 수 있다. 이 경우, 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이 및 제2 정렬 라인(220')과 제3 정렬 라인(230') 사이에 각각 전계가 형성되지 않아 발광 소자(ED)의 정렬에 불량이 발생하여 표시 장치의 표시 품질이 저하될 수 있다. 따라서, 발광 소자(ED)의 정렬 공정의 신뢰성이 개선되지 위해서는 불량 화소의 정렬 라인들을 리페어하여 상기 제1 정렬 신호와 제2 정렬 신호가 대응되는 정렬 라인에 인가되도록 할 필요성이 있다.
이어, 복수의 정렬 라인(210', 220', 230')을 리페어 하는 공정을 수행한다.
도 13 및 도 14에 도시된 바와 같이, 리페어 방법은 불량이 발생한 정렬 라인이 제1 정렬 라인(210') 및 제2 정렬 라인(220')인 경우, 불량 화소(PX)에 배치된 제1 정렬 라인(210') 및 제2 정렬 라인(220')의 상측 및 하측에 위치하는 협폭부를 절단하여 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)와 분리할 수 있다. 또한, 불량이 발생한 정렬 라인이 제3 정렬 라인(230')인 경우, 불량 화소(PX)에 배치된 제3 정렬 라인(230')의 상측 및 하측에 위치하는 협폭부를 절단하여 제2 방향(DR2)으로 이웃하여 배치된 화소(PX)와 분리하고, 불량 화소(PX)에 배치된 연결부(250)를 절단하여 리페어 라인(240)과 분리할 수 있다. 상기 정렬 라인의 리페어를 위해 절단 공정은 레이저(Laser)를 이용하여 수행될 수 있으나, 이에 제한되지 않는다.
예를 들어, 도 12를 참조하면, 제1 불량 화소(PX22)에서 제2 열의 제1 정렬 라인(210'B)의 상측 및 하측의 협폭부(CP11, CP12)를 각각 절단하고, 제2 열의 제2 정렬 라인(220'B)의 상측 및 하측의 협폭부(CP21, CP22)를 각각 절단할 수 있다. 상기 제1 불량 화소(PX22)의 제1 정렬 라인(210'B) 및 제2 정렬 라인(220'B)의 분리 공정을 통해 도 13 및 도 14의 제1 및 제2 리페어 영역(RA1, RA2)에 도시된 바와 같이, 제1 불량 화소(PX22)의 제1 정렬 라인(210'B_1) 및 제2 정렬 라인(220'B)은 동일한 열에 배치된 다른 화소(PX12, PX32)의 정렬 라인들과 분리될 수 있다.
또한, 제2 불량 화소(PX23)에서 제3 열의 제2 정렬 라인(220'C)의 상측 및 하측의 협폭부(CP31, CP32)를 각각 절단하고, 제3 열의 제3 정렬 라인(230'C)의 상측 및 하측의 협폭부(CP41, CP42) 및 제3 열의 리페어 라인(240C)과 연결되는 리페어 연결부(250C)를 각각 절단할 수 있다. 상기 제2 불량 화소(PX23)의 제2 정렬 라인(220'C) 및 제3 정렬 라인(230'C) 및 리페어 연결부(250C)의 분리 공정을 통해 도 13 및 도 14의 제3 내지 제5 리페어 영역(RA3, RA4, RA5)에 도시된 바와 같이, 제2 불량 화소(PX23)의 제2 정렬 라인(220'C_1) 및 제3 정렬 라인(230'C_1)은 동일한 열에 배치된 다른 화소(PX13, PX23)의 정렬 라인들과 분리되고, 제3 정렬 라인(230'C_1)은 동일 열에 배치된 리페어 라인(240C)과 분리될 수 있다.
이어, 도 15에 도시된 바와 같이, 제1 내지 제3 정렬 라인(210', 220', 230') 상에 제1 뱅크(600)를 형성한다.
구체적으로, 제1 뱅크(600)는 서브 영역(SA)과 발광 영역(EMA)을 구획하도록 형성할 수 있다. 제1 뱅크(600)는 상술한 바와 같이 리페어 라인(240)을 덮도록 배치될 수 있다. 상기 제1 뱅크(600)가 리페어 라인(240)을 덮도록 배치함으로써, 복수의 발광 소자(ED)가 제3 정렬 라인(230')과 리페어 라인(240) 사이에 배치되는 것을 방지할 수 있다. 예를 들어, 리페어 라인(240)에 제1 정렬 라인(210') 및 제3 정렬 라인(230')과 동일한 제1 정렬 신호가 인가됨에도 불구하고, 발광 소자(ED)가 분산된 잉크는 상기 발광 영역(EMA)에 분사되므로 발광 소자(ED)는 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이 및 제2 정렬 라인(220')과 제3 정렬 라인(230') 사이에 정렬될 수 있다.
이어, 복수의 발광 소자(ED)가 분산된 잉크를 상기 제1 뱅크(600)에 의해 구획된 발광 영역(EMA)에 분사하고, 정렬 신호를 인가하여 복수의 발광 소자(ED)를 정렬한다.
도 16 내지 도 18을 참조하면, 제1 정렬 패드(82)를 이용하여 제1 정렬 라인(210'), 제3 정렬 라인(230') 및 리페어 라인(240)에 제1 정렬 신호를 인가하고, 제2 정렬 패드(81)를 이용하여 제2 정렬 라인(220')에는 제2 정렬 신호를 인가하여 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이 및 제3 정렬 라인(230')과 제2 정렬 라인(220') 사이에 전계(IEL)를 형성할 수 있다. 상기 전계(IEL)에 의해 복수의 발광 소자(ED)에는 유전영동힘(FE)이 작용되어 양 단부가 각각 제1 정렬 라인(210')과 제2 정렬 라인(220') 사이 및 제3 정렬 라인(230')과 제2 정렬 라인(220') 사이에 놓이도록 정렬될 수 있다.
예를 들어, 제1 내지 제3 정렬 라인(210'A, 220'A, 230'A)의 불량이 발생하지 않은 제1 열의 화소(PX11, PX21, PX31)는 제1 열의 제1 정렬 라인(210'A) 및 제1 열의 제3 정렬 라인(230'A)에 제1 정렬 패드(82)를 이용하여 제1 정렬 신호를 인가할 수 있다. 또한, 제1 열의 화소(PX11, PX21, PX31)는 제1 열의 제2 정렬 라인(220'A)에 제2 정렬 패드(81)를 이용하여 제2 정렬 신호를 인가할 수 있다. 상기 제1 열에 배치된 복수의 화소(PX11, PX21, PX31)는 제1 열의 제1 정렬 라인(210'A) 및 제1 열의 제3 정렬 라인(230'A)과 제1 열의 제2 정렬 라인(220'A) 사이에 전계(IEL)가 형성될 수 있다. 상기 전계(IEL)에 의해 제1 열에 배치된 복수의 화소(PX11, PX21, PX31)에 분사된 발광 소자(ED)는 유전영동힘(FE)을 받아 도 19 및 도 20에 도시된 바와 같이 양 단부가 각각 제1 열의 제1 정렬 라인(210'A)과 제1 열의 제2 정렬 라인(220'A) 사이 및 제1 열의 제3 정렬 라인(230'A)과 제1 열의 제2 정렬 라인(220'A) 사이에 놓이도록 정렬될 수 있다.
제1 및 제2 정렬 라인(210'B_1, 220'B_1)에는 불량이 발생하고 제3 정렬 라인(230'B)에는 불량이 발생하지 않은 제2 열의 화소(PX12, PX22, PX32)의 경우, 제1 불량 화소(PX22)에서 제1 및 제2 정렬 라인(210'B_1, 220'B_1)이 분리되어 제2 열의 제1 및 제2 정렬 라인(210'B_1, 220'B_1)은 동일한 열을 따라 서로 연결되지 않고, 제2 열의 제3 정렬 라인(230'B)은 동일한 열을 따라 서로 연결될 수 있다.
따라서, 제1 정렬 패드(82)를 이용하여 제3 정렬 라인(230'B)에 제1 정렬 신호를 인가하는 경우, 제2 열에 배치된 복수의 화소(PX12, PX22, PX32)의 제3 정렬 라인(230'B)에는 제1 정렬 신호가 인가될 수 있다. 다만, 제1 및 제2 정렬 라인(210'B_1, 220'B_1)이 동일한 열에 배치되는 복수의 화소와 분리됨에 따라 상기 제1 및 제2 정렬 패드(82, 81)를 이용한 정렬 신호는 전달되지 않을 수 있다.
한편, 도 17 및 도 18을 참조하면, 제2 열의 제1 정렬 라인(210'B_1)은 각 화소(PX)의 제1 전극 컨택홀(CT1)을 통해 제2 전압 라인(VSL)과 연결될 수 있다. 따라서, 제2 전압 라인(VSL)에 제1 정렬 신호를 인가하여 제2 열의 제1 정렬 라인(210'B_1)에 제1 정렬 신호를 전달할 수 있다.
또한, 제2 열의 제2 정렬 라인(220'B_1)은 각 화소(PX)의 제2 전극 컨택홀(CT2)을 통해 제1 도전 패턴(CDP)과 연결될 수 있다. 제2 열의 데이터 라인(DTL2)과 제1 내지 제3 행의 스캔 라인(SCL1, SCL2, SCL3)을 구동하여 제1 도전 패턴(CDP)에 제2 정렬 신호를 인가하여 제2 열의 제2 정렬 라인(220'B_1)에 제2 정렬 신호를 전달할 수 있다.
즉, 제2 열에 배치되는 복수의 화소(PX12, PX22, PX32)의 제1 정렬 라인(210'B_1) 및 제2 정렬 라인(220'B_1)이 동일한 열에서 분리됨에도 불구하고, 하부에 배치된 회로 소자층(CCL)의 구동을 통해 상기 제1 정렬 라인(210'B_1) 및 제2 정렬 라인(220'B_1)에 정렬 신호를 인가할 수 있다.
제2 열의 화소(PX12, PX22, PX32)는 제2 열의 제1 정렬 라인(210'B_1)에는 제2 전압 라인(VLS)을 이용하여 제1 정렬 신호를 인가하고, 제2 정렬 라인(220'B_1)에는 제2 열의 데이터 라인(DTL2)과 제1 내지 제3 행의 스캔 라인(SCL1, SCL2, SCL3)을 구동하여 제1 도전 패턴(CDP)을 통해 제2 정렬 신호를 인가하며, 제2 열의 제3 정렬 라인(230'B)에는 제1 정렬 패드(82)를 이용하여 제1 정렬 신호를 인가할 수 있다. 따라서, 제2 열에 배치된 불량 화소(PX22)를 제외한 복수의 화소(PX12, PX31)는 제2 열의 제1 정렬 라인(210'B_1) 및 제2 열의 제3 정렬 라인(230'B)과 제2 열의 제2 정렬 라인(220'B_1) 사이에 전계(IEL)가 형성될 수 있다. 상기 전계(IEL)에 의해 제2 열에 배치된 복수의 화소(PX12, PX32)에 분사된 발광 소자(ED)는 유전영동힘(FE)을 받아 도 19 및 도 20에 도시된 바와 같이 양 단부가 각각 제2 열의 제1 정렬 라인(210'B_1)과 제2 열의 제2 정렬 라인(220'B_1) 사이 및 제2 열의 제3 정렬 라인(230'B)과 제1 열의 제2 정렬 라인(220'B_1) 사이에 놓이도록 정렬될 수 있다.
제2 및 제3 정렬 라인(220'C_1, 230'C_1)에는 불량이 발생하고 제1 정렬 라인(210'C)에는 불량이 발생하지 않은 제3 열의 화소(PX13, PX23, PX33)의 경우, 제2 불량 화소(PX23)에서 제2 및 제3 정렬 라인(220'C_1, 230'C_1) 및 제2 불량 화소(PX23)의 리페어 연결부(250C_1)이 분리되어 제3 열의 제2 및 제3 정렬 라인(220'C_1, 230'C_1)은 동일한 열을 따라 서로 연결되지 않고, 제3 열의 제1 정렬 라인(210'C)은 동일한 열을 따라 서로 연결될 수 있다.
따라서, 제1 정렬 패드(82)를 이용하여 제1 정렬 라인(210'C)에 제1 정렬 신호를 인가하는 경우, 제3 열에 배치된 복수의 화소(PX13, PX23, PX33)의 제1 정렬 라인(210'C)에는 제1 정렬 신호가 인가될 수 있다. 다만, 제2 및 제3 정렬 라인(220'C_1, 230'C_1)이 동일한 열에 배치되는 복수의 화소와 분리됨에 따라 상기 제1 및 제2 정렬 패드(82, 81)를 이용한 정렬 신호는 전달되지 않을 수 있다.
한편, 도 16 내지 도 18을 참조하면, 제3 열의 제2 정렬 라인(220'C_1)은 각 화소(PX)의 제2 전극 컨택홀(CT2)을 통해 제1 도전 패턴(CDP)과 연결될 수 있다. 따라서, 제3 열의 데이터 라인(DTL3)과 제1 내지 제3 행의 스캔 라인(SCL1, SCL2, SCL3)을 구동하여 제1 도전 패턴(CDP)에 제2 정렬 신호를 인가하여 제3 열의 제2 정렬 라인(220'C_1)에 제2 정렬 신호를 전달할 수 있다.
제3 열의 제3 정렬 라인(230'C_1)은 상술한 바와 같이, 하부의 회로 소자층(CCL)와 연결되지 않을 수 있다. 한편, 제3 열의 제3 정렬 라인(230'C_1)이 하부의 회로 소자층(CCL)와 연결되지 않음에도 불구하고, 제3 열의 정상 화소(PX13, PX33)는 리페어 연결부(250C)를 통해 제3 열의 리페어 라인(240C)과 연결될 수 있다. 따라서, 제3 열의 정상 화소(PX13, PX33)에 위치하는 제3 정렬 라인(230'C_1)은 제1 정렬 패드(82)를 이용하여 리페어 라인(240C)에 제1 정렬 신호를 인가하는 경우, 상기 리페어 연결부(250C) 및 리페어 라인(240C)을 통해 제1 정렬 신호가 전달될 수 있다.
구체적으로, 리페어 라인(240C)에 제1 정렬 신호를 인가하는 경우, 제3 열의 정상 화소(PX13, PX33)는 리페어 연결부(250C)를 통해 제3 정렬 라인(230'C_1)과 리페어 라인(240C)가 연결되고, 제2 불량 화소(PX23)는 리페어 연결부(250C_1)가 단선되어 제3 정렬 라인(230'C_1)과 리페어 라인(240C)이 분리될 수 있다. 따라서, 상기 제1 정렬 신호는 1X3의 화소(PX13)의 제3 정렬 라인(230'C_1) 및 리페어 연결부(250C)를 통해 리페어 라인(240C)으로 전달되고, 3X3의 화소(PX33)의 리페어 연결부(250C)를 통해 제3 정렬 라인(230'C_1)에 전달될 수 있다.
즉, 제3 열에 배치되는 복수의 화소(PX12, PX22, PX32)의 제2 정렬 라인(220'C_1) 및 제3 정렬 라인(230'C_1)이 동일한 열에서 분리됨에도 불구하고, 제2 정렬 라인(220'C_1)은 하부에 배치된 회로 소자층(CCL)의 구동을 통해 정렬 신호를 인가할 수 있고, 제3 정렬 라인(230'C_1)은 리페어 라인(240C) 및 리페어 연결부(250C)를 통해 정렬 신호를 인가할 수 있다.
제3 열의 화소(PX13, PX23, PX33)는 제3 열의 제1 정렬 라인(210'C)에는 제1 정렬 패드(82)를 이용하여 제1 정렬 신호를 인가하고, 제2 정렬 라인(220'C_1)에는 제3 열의 데이터 라인(DTL3)과 제1 내지 제3 행의 스캔 라인(SCL1, SCL2, SCL3)을 구동하여 제1 도전 패턴(CDP)을 통해 제2 정렬 신호를 인가하며, 제3 열의 제3 정렬 라인(230'C_1)에는 제1 정렬 패드(82)를 이용하여 리페어 라인(240C) 및 리페어 연결부(250C)를 통해 제1 정렬 신호를 인가할 수 있다.
따라서, 제3 열에 배치된 불량 화소(PX23)를 제외한 복수의 화소(PX13, PX33)는 제3 열의 제1 정렬 라인(210'C) 및 제2 열의 제3 정렬 라인(230'C_1)과 제3 열의 제2 정렬 라인(220'C_1) 사이에 전계(IEL)가 형성될 수 있다. 상기 전계(IEL)에 의해 제3 열에 배치된 복수의 화소(PX13, PX33)에 분사된 발광 소자(ED)는 유전영동힘(FE)을 받아 도 19 및 도 20에 도시된 바와 같이 양 단부가 각각 제3 열의 제1 정렬 라인(210'C)과 제3 열의 제2 정렬 라인(220'C_1) 사이 및 제3 열의 제3 정렬 라인(230'C_1)과 제3 열의 제2 정렬 라인(220'C_1) 사이에 놓이도록 정렬될 수 있다.
이어, 도 21에 도시된 바와 같이, 서브 영역(SA)의 분리부(ROP)에서 제1 내지 제3 정렬 라인(210', 220', 230')을 분리하여 제1 내지 제3 전극(210, 220, 230)을 형성할 수 있다.
정상 화소(PX21)에 포함되는 제1 내지 제3 전극(210A, 220A, 230A), 리페어 라인(240A) 및 리페어 연결부(250A)의 평면 구조는 도 4 및 도 5의 구조와 동일할 수 있는 바, 이에 대한 상세한 설명을 생략하기로 한다.
제1 불량 화소(PX22)에 포함되는 제1 전극(210B_1), 제2 전극(220B_1)의 제1 및 제2 협폭부는 단선되어 분리될 수 있다. 제1 불량 화소(PX22)에 포함되는 리페어 라인(240B) 및 리페어 연결부(250B)의 평면 구조는 도 4 및 도 5의 리페어 라인(240) 및 리페어 연결부(250)의 평면 구조와 동일할 수 있다.
제2 불량 화소(PX23)에 포함되는 제2 전극(220C_1), 제3 전극(220C_1)의 제1 및 제2 협폭부와 리페어 연결부(250C_1)는 단선되어 분리될 수 있다. 제2 불량 화소(PX23)에 포함되는 제1 전극(210C)의 평면 구조는 도 4 및 도 5의 제1 전극(210)의 평면 구조와 동일할 수 있다.
도 22는 일 실시예에 따른 표시 장치의 발광 영역의 다른 예를 나타낸 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치는 제4 절연층(530)을 더 포함할 수 있다. 제4 절연층(530)은 제3 접촉 전극(730) 및 제2 절연층(520) 상에 배치될 수 있고, 제1 접촉 전극(710)과 제2 접촉 전극(720)은 제4 절연층(530) 상에 배치될 수 있다. 제4 절연층(530)은 제1 접촉 전극(710) 및 제2 접촉 전극(720)과 제3 접촉 전극(730)이 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
VDL: 제1 전압 라인
VSL: 제2 전압 라인
T1, T2, T3: 제1 내지 제3 트랜지스터
DTL: 데이터 라인
210: 제1 전극
220: 제2 전극
230: 제3 전극
240: 리페어 라인
250: 리페어 연결부
210': 제1 정렬 라인
220': 제2 정렬 라인
230': 제3 정렬 라인

Claims (20)

  1. 기판;
    상기 기판 상에서 제1 방향으로 서로 이격 배치된 제1 전극, 제2 전극 및 제3 전극;
    상기 기판 상에서 상기 제1 내지 제3 전극과 상기 제1 방향으로 이격 배치된 리페어 라인;
    상기 제3 전극과 상기 리페어 라인을 연결하는 리페어 연결부;
    상기 제1 방향으로 서로 이격된 상기 제1 내지 제3 전극 상에 배치되는 복수의 발광 소자를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판 상에 배치되는 회로 소자층을 더 포함하되,
    상기 회로 소자층은 제1 전원 전압을 인가하는 제1 전압 라인 및 트랜지스터를 포함하고,
    상기 제1 내지 제3 전극은 상기 회로 소자층 상에 배치되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극은 상기 제1 전압 라인과 연결되고,
    상기 제2 전극은 상기 트랜지스터와 연결되는 표시 장치.
  4. 제3 항에 있어서,
    상기 제3 전극은 상기 회로 소자층과 절연되는 표시 장치.
  5. 제2 항에 있어서,
    상기 회로 소자층은 상기 제1 전원 전압 및 상기 트랜지스터 상에 배치되는 비아층을 더 포함하고,
    상기 제1 전극은 상기 비아층은 관통하는 제1 전극 컨택홀을 통해 상기 제1 전압 라인과 연결되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 전극은 상기 비아층을 관통하는 제2 전극 컨택홀을 통해 상기 트랜지스터와 연결되는 표시 장치.
  7. 제1 항에 있어서,
    상기 기판은 발광 영역 및 상기 발광 영역과 상기 제1 방향과 교차하는 제2 방향으로 이격된 서브 영역을 포함하고,
    상기 제1 내지 제3 전극은 상기 제2 방향으로 연장되고,
    상기 리페어 라인은 상기 제2 방향으로 연장되는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제3 전극 상기 발광 영역 및 상기 서브 영역에 걸쳐 배치되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 내지 제3 전극은 상기 서브 영역에서 종지하는 표시 장치.
  10. 제7 항에 있어서,
    상기 발광 영역와 상기 서브 영역을 둘러싸는 제1 뱅크를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 뱅크는 상기 제1 내지 제3 전극의 적어도 일부 영역을 노출하고,
    상기 리페어 라인은 상부에서 완전히 덮도록 배치되는 표시 장치.
  12. 제1 항에 있어서,
    상기 발광 소자는,
    양 단부가 각각 상기 제1 전극 및 상기 제2 전극 상에 배치되는 제1 발광 소자, 및
    양 단부가 각각 상기 제2 전극 및 상기 제3 전극 상에 배치되는 제2 발광 소자를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 발광 소자는 상기 제3 전극 및 상기 리페어 라인 사이에는 배치되지 않는 표시 장치.
  14. 제1 항에 있어서,
    상기 제1 내지 제3 전극 상에 배치되는 제1 절연층을 더 포함하되,
    상기 제1 절연층은 상기 서브 영역에서 상기 제1 전극의 상면의 일부를 노출하는 제1 개구부 및 상기 제2 전극의 상면의 일부를 노출하는 제2 개구부를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 절연층 상에 배치되는 접촉 전극으로서,
    상기 접촉 전극은,
    상기 제1 전극 상에 배치되며, 상기 제1 개구부를 통해 노출되는 상기 제1 전극과 접촉하는 제1 접촉 전극, 및
    상기 제2 전극 상에 배치되며, 상기 제2 개구부를 통해 노출되는 제2 전극과 접촉하는 제2 접촉 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 절연층은 상기 제3 전극을 덮도록 배치되는 표시 장치.
  17. 기판;
    상기 기판 상에 배치되는 복수의 화소를 포함하되,
    상기 각 화소는,
    상기 기판 상에서 제1 방향으로 서로 이격 배치된 제1 전극, 제2 전극 및 제3 전극;
    상기 기판 상에서 상기 제1 내지 제3 전극과 상기 제1 방향으로 이격 배치된 리페어 라인;
    상기 제3 전극과 상기 리페어 라인 사이에 배치되는 리페어 연결부;
    상기 제1 방향으로 서로 이격된 상기 제1 내지 제3 전극 상에 배치되는 복수의 발광 소자를 포함하되,
    상기 제1 화소의 리페어 연결부는 상기 제3 전극과 상기 리페어 라인은 연결하고,
    상기 복수의 화소는 제1 화소 및 제2 화소를 포함하고,
    상기 제1 화소의 상기 리페어 연결부는 상기 제1 화소의 상기 리페어 라인과 상기 제1 화소의 상기 제3 전극을 연결하고,
    상기 제2 화소의 상기 리페어 연결부는 상기 제2 화소의 상기 리페어 라인과 상기 제2 화소의 상기 제3 전극 사이에서 절단되는 표시 장치.
  18. 제17 항에 있어서,
    상기 기판 상에 배치되는 회로 소자층을 더 포함하되,
    상기 회로 소자층은 제1 전원 전압을 인가하는 제1 전압 라인 및 트랜지스터를 포함하고,
    상기 제1 내지 제3 전극은 상기 회로 소자층 상에 배치되는 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극은 상기 제1 전압 라인과 연결되고,
    상기 제2 전극은 상기 트랜지스터와 연결되는 표시 장치.
  20. 제19 항에 있어서,
    상기 제3 전극은 상기 회로 소자층과 절연되는 표시 장치.
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