CN113169212A - 显示装置及其制造方法 - Google Patents

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孔兑辰
李熙根
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Abstract

显示装置包括像素电路层。第一电极和第二电极设置在像素电路层上，并且彼此间隔开。第一绝缘层设置在像素电路层、第一电极和第二电极上。导电图案设置在第一绝缘层上，并且与第一电极和第二电极电绝缘。堤设置在导电图案上。发光元件在第一电极和第二电极之间设置在绝缘层上，并且电结合到第一电极和第二电极。

Description

显示装置及其制造方法
技术领域
本公开的各种实施例涉及一种显示装置和制造该显示装置的方法。
背景技术
最近，已经开发了使用具有可靠的无机晶体结构的材料制造超小型发光元件和使用该发光元件制造发光器件的技术。例如，已经开发了使用具有与从纳米级尺寸至微米级尺寸的范围对应的小尺寸的超小型发光元件来构造发光器件的光源的技术。这种发光器件可以用在诸如显示装置和照明装置的各种电子装置中。
发明内容
技术问题
发光元件可以通过喷墨方案等供应到基底上，并且供应到相应的发射区域的发光元件可以通过设置成限定发光元件供应到其的相应的发射区域的堤而不彼此混合。
本公开的各种实施例涉及一种包括具有增强的特性的堤的显示装置。
本公开的各种实施例涉及一种通过较简单的工艺制造包括堤的显示装置的方法。
技术方案
根据本公开的方面，根据本公开的实施例的显示装置可以包括：像素电路层；第一电极和第二电极，设置在像素电路层上，并且彼此间隔开；第一绝缘层，设置在像素电路层、第一电极和第二电极上；导电图案，设置在第一绝缘层上，并且与第一电极和第二电极电绝缘；堤，设置在导电图案上；以及发光元件，在第一电极与第二电极之间设置在绝缘层上，并且电结合到第一电极和第二电极。
在实施例中，堤的侧壁与第一绝缘层的上表面之间的角可以在70°至90°的范围内。
在实施例中，堤可以与导电图案完全叠置，并且堤的侧壁可以位于与导电图案的侧壁的平面相同的平面中。
在实施例中，堤可以在其与导电图案接界的边界表面中包括凹槽，凹槽形成在堤的侧壁中。堤的与边界表面相邻的部分可以具有倒锥形形状。
在实施例中，堤可以与导电图案叠置。在堤与导电图案之间的边界表面上，堤的第一宽度可以比导电图案的第二宽度大。
在实施例中，导电图案可以包括通过湿蚀刻去除的导电材料。
在实施例中，导电图案可以包括透明导电材料。
在实施例中，堤可以包括遮光材料，遮光材料设置成阻挡从发光元件入射的光。
在实施例中，显示装置还可以包括：第一分隔壁，置于第一电极与像素电路层之间；以及第二分隔壁，置于第二电极与像素电路层之间。发光元件可以设置在第一分隔壁与第二分隔壁之间。堤的厚度可以比第一分隔壁的厚度大。
在实施例中，导电图案可以不与第一分隔壁和第二分隔壁叠置。
在实施例中，显示装置还可以包括：第一接触电极，设置在发光元件中的每个发光元件的第一端和第一电极的一个区域上，并且被配置为将第一端电连接到第一电极；以及第二接触电极，设置在发光元件中的每个发光元件的第二端和第二电极的一个区域上，并且被配置为将第二端电连接到第二电极。
在实施例中，导电图案、第一接触电极和第二接触电极可以设置在同一平面上。
在实施例中，导电图案的厚度可以与第一接触电极的厚度不同。
在实施例中，像素电路层可以包括通过堤彼此分离的第一发射区域、第二发射区域和第三发射区域。发光元件可以包括设置在第一发射区域中的第一发光元件、设置在第二发射区域中的第二发光元件和设置在第三发射区域中的第三发光元件。第一发光元件、第二发光元件和第三发光元件可以发射不同颜色的光。
在实施例中，发光元件中的每个发光元件可以包括从纳米级至微米级的范围的尺寸的棒状发光二极管。
根据本公开的方面，根据本公开的实施例的显示装置可以包括：像素电路层；第一电极和第二电极，设置在像素电路层上，并且彼此间隔开；第一绝缘层，设置在像素电路层、第一电极和第二电极上；堤，形成在第一绝缘层上；导电图案，设置成与堤叠置，并且与第一电极和第二电极电绝缘；以及发光元件，在第一电极与第二电极之间设置在绝缘层上，并且电结合到第一电极和第二电极。
根据本公开的方面，根据本公开的实施例的制造显示装置的方法可以包括：制备像素电路层；在像素电路层上形成彼此间隔开的第一电极和第二电极；在像素电路层、第一电极和第二电极上形成第一绝缘层；在绝缘层上形成遮光层；对遮光层进行图案化；以及通过对通过掩模暴露的遮光层进行蚀刻来形成堤。
在实施例中，在第一绝缘层上形成遮光层的步骤可以包括：在第一绝缘层上形成导电层；以及在导电层上形成遮光层。
在实施例中，形成堤的步骤可以包括：对通过掩模暴露的遮光层进行干蚀刻；以及对导电层的通过掩模暴露的部分和掩模进行湿蚀刻。
在实施例中，掩模和导电层可以包括相同的材料。
有益效果
在根据本公开的实施例的显示装置和制造该显示装置的方法中，可以通过干蚀刻工艺形成堤，使得可以容易地形成具有期望的轮廓角和期望厚度的堤。
此外，在根据本公开的实施例的显示装置和制造该显示装置的方法中，导电图案(或导电层)形成在堤下面，使得在干蚀刻工艺期间，可以防止下部结构(例如，第一绝缘层以及第一电极和第二电极)被损坏，并且可以去除堤的残留物。因此，可以防止引起由残留物导致的缺陷(例如，可归因于残留物的短路缺陷或发光元件的对准缺陷)。
附图说明
图1a和图1b分别是示出根据本公开的实施例的发光元件的透视图和剖视图。
图2a和图2b分别是示出根据本公开的实施例的发光元件的透视图和剖视图。
图3a和图3b分别是示出根据本公开的实施例的发光元件的透视图和剖视图。
图4是根据本公开的实施例的显示装置的平面图。
图5a至图5c是示出图4的显示装置中包括的子像素的示例的电路图。
图6是示出图4的显示装置中包括的像素的示例的平面图。
图7是示出沿着图6的线I-I'截取的子像素的示例的剖视图。
图8a和图8b是示出图7的第一区域的示例的放大剖视图。
图9a至图9c是示出沿着图6的线I-I'截取的子像素的其他示例的剖视图。
图10是示出沿着图6的线II-II'截取的像素的示例的剖视图。
图11a至图11e是示出制造图7的子像素的工艺的示例的剖视图。
图12a是示出图6的像素的对比示例的电子显微镜图像。
图12b是示出图6的像素的示例的电子显微镜图像。
图13a和图13b是示出使发光元件在图7的子像素中对准的工艺的示例的剖视图。
图14a至图14c是示出制造图7的子像素的工艺的示例的剖视图。
图15a至图15d是示出沿着图6的线I-I'截取的子像素的其他示例的剖视图。
图16a至图16d是示出制造图15a的子像素的工艺的示例的剖视图。
具体实施方式
由于本公开的实施例可以以许多不同的形式进行各种修改，因此现在将详细地参照本公开的各个实施例，在附图中示出了本公开的具体示例并且在下面描述了本公开的具体示例。然而，本公开不限于下面的实施例，并且可以被修改为各种形式。
在附图中，可以省略与本公开的特征不直接相关的一些元件以清楚地解释本公开。此外，可以稍微夸大附图中的一些元件的尺寸、比例等。应当注意的是，贯穿附图，相同的附图标记用于标示相同或相似的元件，并且将省略重复的说明。
将理解的是，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语限制。还将理解的是，当在本说明书中使用术语“包含”、“包括”、“具有”等时，说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组合，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。此外，当诸如层、膜、区域或板的第一部件设置在第二部件上时，第一部件不仅可以直接在第二部件上，而且第三部件可以置于它们之间。此外，在下面的描述中使用的术语“位置”、“方向”等以相对术语定义，并且应当注意的是，它们可以根据视角或方向改变为相反的位置或方向。
参照附图描述本公开的实施例和所需细节以详细地描述本公开，使得在本公开所属技术领域中具有普通知识的技术人员可以容易地实践本公开。此外，只要在句子中没有具体地提及，单数形式也可以包括复数形式。
图1a和图1b分别是示出根据本公开的实施例的发光元件的透视图和剖视图。尽管在图1a和图1b中示出了圆柱形形状的棒型发光元件LD，但是根据本公开的发光元件LD的类型和/或形状不限于此。
参照图1a和图1b，发光元件LD可以包括第一导电半导体层11、第二导电半导体层13和置于第一导电半导体层11与第二导电半导体层13之间的活性层12。例如，发光元件LD可以由通过在一个方向上依次堆叠第一导电半导体层11、活性层12和第二导电半导体层13而形成的堆叠体构成。
在实施例中，发光元件LD可以以在一个方向上延伸的棒的形式设置。发光元件LD可以相对于一个方向具有第一端和第二端。
在实施例中，第一导电半导体层11和第二导电半导体层13中的一者可以设置在发光元件LD的第一端上，并且第一导电半导体层11和第二导电半导体层13中的另一者可以设置在发光元件LD的第二端上。
在实施例中，发光元件LD可以是以棒的形式制造的棒型发光二极管。这里，术语“棒状形状”包括在纵向方向上比在宽度方向上长(即，具有大于1的纵横比)的棒状形状和条状形状(诸如圆柱形状和棱柱形状)，并且其剖面形状不限于特定的形状。例如，发光元件LD的长度L可以比其直径D(或其剖面的宽度)大。
在实施例中，发光元件LD可以具有与纳米级或微米级对应的小尺寸(例如，与纳米级或微米级对应的直径D和/或长度L)。然而，发光元件LD的尺寸不限于此。例如，发光元件LD的尺寸可以根据各种装置(例如，采用使用发光元件LD的发光器件作为光源的显示装置)的设计条件以各种方式改变。
第一导电半导体层11可以包括至少一个n型半导体层。例如，第一导电半导体层11可以包括n型半导体层，n型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的一种半导体材料，并且掺杂有诸如Si、Ge或Sn的第一导电掺杂剂。然而，用于形成第一导电半导体层11的材料不限于此，第一导电半导体层11可以由各种其他材料形成。
活性层12可以设置在第一导电半导体层11上，并且具有单量子阱结构或多量子阱结构。在实施例中，掺杂有导电掺杂剂的包覆层(未示出)可以形成在活性层12之上和/或下面。例如，包覆层可以由AlGaN层或InAlGaN层形成。在实施例中，可以使用诸如AlGaN或AlInGaN的材料来形成活性层12，并且可以使用各种其他材料来形成活性层12。
如果将预定电压或更大电压的电场施加到发光元件LD的相对端，则发光元件LD可以通过电子-空穴对在活性层12中的结合来发光。由于可以基于前述原理控制发光元件LD的光发射，所以发光元件LD可以用作各种发光器件的光源以及显示装置的像素的光源。
第二导电半导体层13可以设置在活性层12上，并且包括与第一导电半导体层11的类型不同的类型的半导体层。例如，第二导电半导体层13可以包括至少一个p型半导体层。例如，第二导电半导体层13可以包括p型半导体层，p型半导体层包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的任一半导体材料，并且掺杂有诸如Mg的第二导电掺杂剂。然而，用于形成第二导电半导体层13的材料不限于此，第二导电半导体层13可以由各种其他材料形成。
在实施例中，发光元件LD还可以包括设置在发光元件LD的表面上的绝缘膜INF。绝缘膜INF可以形成在发光元件LD的表面上以包围至少活性层12的外圆周表面，并且还可以包围第一导电半导体层11和第二导电半导体层13中的每者的一个区域。这里，绝缘膜INF可以允许发光元件LD的具有不同极性的相对端暴露于外部。例如，绝缘膜INF可以使第一导电半导体层11和第二导电半导体层13中的每者的相对于纵向方向设置在发光元件LD的相应的相对端上的一端暴露，例如，可以使圆柱体的两个表面(即，顶表面和底表面)暴露而不是覆盖它们。
在实施例中，绝缘膜INF可以包括SiO2、Si3N4、Al2O3和TiO2中的至少一种绝缘材料，但是不限于此。换句话说，形成绝缘膜INF的材料不限于特定材料，并且绝缘膜INF可以由公知的各种绝缘材料形成。
在实施例中，发光元件LD还可以包括除第一导电半导体层11、活性层12、第二导电半导体层13和/或绝缘膜INF之外的附加的其他组件。例如，发光元件LD还可以包括设置在第一导电半导体层11、活性层12和/或第二导电半导体层13的一端上的一个或更多个荧光层、一个或更多个活性层、一个或更多个半导体层和/或一个或更多个电极层。
图2a和图2b分别是示出根据本公开的实施例的发光元件的透视图和剖视图。图3a和图3b分别是示出根据本公开的实施例的发光元件的透视图和剖视图。
参照图2a和图2b，发光元件LD还可以包括设置在第二导电半导体层13的一端上的至少一个电极层14。
参照图3a和图3b，发光元件LD还可以包括设置在第一导电半导体层11的一端上的至少一个电极层15。
电极层14和15中的每者可以是欧姆接触电极，但是不限于此。此外，电极层14和15中的每者可以包括金属或导电金属氧化物，并且例如，Cr、Ti、Al、Au、Ni、ITO、IZO、ITZO可以单独使用或彼此组合使用。电极层14和15可以是基本上透明的或半透明的。由此，从发光元件LD产生的光可以在穿过电极层14和15之后发射到外部。
在实施例中，绝缘膜INF可以至少部分地包围电极层14和15的外圆周表面，或者可以不包围外圆周表面。换句话说，绝缘膜INF可以选择性地形成在电极层14和15的表面上。此外，绝缘膜INF可以形成为使发光元件LD的具有不同极性的相对端暴露(例如，可以使电极层14和15中的每者的至少一个区域暴露)。然而，不限于此，可以不设置绝缘膜INF。
如果绝缘膜INF设置在发光元件LD的表面上(例如，设置在活性层12的表面上)，则可以防止活性层12与至少一个电极(例如，结合到发光元件LD的相对端的接触电极中的至少一个接触电极等)短路。因此，可以确保发光元件LD的电稳定性。
此外，绝缘膜INF可以形成在发光元件LD的表面上，因此使发光元件LD的表面缺陷最小化并改善发光元件LD的寿命和效率。此外，绝缘膜INF形成在发光元件LD上，因此即使多个发光元件LD彼此靠近地设置，也防止发光元件LD之间发生不期望的短路。
在实施例中，发光元件LD可以通过表面处理工艺(例如，涂覆)来制造。例如，当多个发光元件LD与将供应到每个发射区域(例如，每个像素的发射区域)的流体溶液混合时，发光元件LD可以在溶液中均匀地分散而不在溶液中不均匀地聚集。这里，发射区域是其中通过发光元件LD发射光的区域。发射区域可以与其中不发射光的非发射区域区分开。
包括上述发光元件LD的发光器件可以用于包括需要光源的显示装置的各种装置中。例如，多个超小型发光元件LD可以设置在显示面板的每个像素区域中，从而形成每个像素的发光单元。此外，根据本公开的发光元件LD的应用领域不限于显示装置。例如，发光元件LD还可以用于需要光源的各种装置(诸如照明装置)中。
图4是示出根据本公开的实施例的显示装置的平面图。在实施例中，图4示出了显示装置(特别地，示出了设置在显示装置中的显示面板PNL)作为可以使用参照图1a至图3b描述的发光元件LD作为光源的装置的示例。根据实施例，图4集中于显示区域DA而简单地示出了显示面板PNL的结构。在一些实施例中，尽管未示出，但是还可以在显示面板PNL中设置至少一个驱动电路组件(例如，扫描驱动器和数据驱动器中的至少一者)和/或多条线。
参照图4，显示面板PNL可以包括基体层SUB1(或基底)和设置在基体层SUB1上的像素PXL。详细地，显示面板PNL和基体层SUB1可以包括被构造为显示图像的显示区域DA和形成在除了显示区域DA之外的预定区域中的非显示区域NDA。
在实施例中，显示区域DA可以设置在显示面板PNL的中心区域中，并且非显示区域NDA可以沿着显示面板PNL的周边以包围显示区域DA的方式设置。显示区域DA和非显示区域NDA的位置不限于此，并且它们的位置可以改变。
基体层SUB1可以形成显示面板PNL的基体。例如，基体层SUB1可以形成下面板(例如，显示面板PNL的下板)的基体。
在实施例中，基体层SUB1可以是刚性基底或柔性基底，并且其材料或性质不受特别地限制。例如，基体层SUB1可以是由玻璃或强化玻璃制成的刚性基底，或者是由塑料或金属制成的薄膜形成的柔性基底。此外，基体层SUB1可以是透明基底，但是不限于此。例如，基体层SUB1可以是半透明基底、不透明基底或反射基底。
基体层SUB1上的一个区域被定义为其中设置有像素PXL的显示区域DA，而基体层SUB1的另一区域被定义为非显示区域NDA。例如，基体层SUB1可以包括显示区域DA和非显示区域NDA，显示区域DA包括其中形成有像素PXL的多个像素区域，非显示区域NDA设置在显示区域DA周围。结合到显示区域DA的像素PXL的各种线和/或内部电路可以设置在非显示区域NDA中。
像素PXL可以包括由对应的扫描信号和对应的数据信号驱动的至少一个发光元件LD(例如，根据图1a至图3b中示出的实施例中的任一个的至少一个棒型发光二极管)。例如，像素PXL可以包括多个棒型发光二极管，多个棒型发光二极管中的每个具有从纳米级至微米级的范围的小尺寸，这些棒型发光二极管彼此平行结合。多个棒型发光二极管可以形成每个像素PXL的光源。
此外，像素PXL可以包括多个子像素。例如，像素PXL可以包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3。在实施例中，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3可以发射不同颜色的光。例如，第一子像素SPX1可以是用于发射红光的红色子像素，第二子像素SPX2可以是用于发射绿光的绿色子像素，第三子像素SPX3可以是用于发射蓝光的蓝色子像素。然而，形成每个像素PXL的子像素的颜色、类型和/或数量不受特别地限制。例如，可以以各种方式改变从每个子像素发射的光的颜色。尽管在图4中示出了像素PXL以条纹形状布置在显示区域DA中的实施例，但是本公开不限于此。例如，像素PXL可以以已知的各种像素阵列形式布置。
在实施例中，像素PXL(或子像素中的每个)可以由有源像素形成。然而，能够应用于根据本公开的显示装置的像素PXL的类型、结构和/或驱动方案不受特别地限制。例如，像素PXL可以由发光显示装置的具有各种公知的有源结构或无源结构的像素形成。
图5a至图5c是示出图4的显示装置中包括的子像素的示例的电路图。图5a至图5c各自示出了图4中示出的第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的任一者。图5a至图5c示出了可以设置在有源显示装置(例如，有源发光显示装置)中的子像素SPX的不同实施例。
例如，图5a至图5c中的每者中示出的子像素SPX可以是设置在图4的发光显示面板PNL中的第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的任一者。第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的结构可以彼此基本上相同或相似。因此，在图5a至图5c中，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3将被统称为子像素SPX。
参照图5a，子像素SPX可以包括发光单元LSU和被配置为驱动发光单元LSU的像素电路PXC。
在实施例中，发光单元LSU可以包括在第一电源VDD与第二电源VSS之间彼此并联结合的多个发光元件LD。第一电源VDD和第二电源VSS可以具有不同的电位。例如，第一电源VDD可以被设定为高电位电源，第二电源VSS可以被设定为低电位电源。这里，至少在子像素SPX的发射时段期间，第一电源VDD与第二电源VSS之间的电位差可以被设定为发光元件LD的阈值电压或更大。
尽管图5a示出了发光元件LD在相同的方向上(例如，在正向方向上)并联结合在第一电源VDD与第二电源VSS之间，但是本公开不限于此。例如，发光元件LD中的一些可以在第一电源VDD与第二电源VSS之间在正向方向上彼此结合，并且其他发光元件LD可以在反向方向上彼此结合。在实施例中，至少一个子像素SPX可以仅包括单个发光元件LD。
在实施例中，发光元件LD的相应的第一端可以通过第一电极共同结合到对应的像素电路PXC，并且可以通过像素电路PXC结合到第一电源VDD。发光元件LD的相应的第二端可以通过第二电极共同结合到第二电源VSS。
发光单元LSU可以发射具有与通过对应的像素电路PXC供应到其的驱动电流对应的亮度的光。由此，可以在显示区域DA上显示预定图像。
像素电路PXC可以结合到对应的子像素SPX的扫描线Si和数据线Dj。例如，如果子像素SPX设置在显示区域DA的第i行第j列上，则子像素SPX的像素电路PXC可以结合到显示区域DA的第i扫描线Si和第j数据线Dj。像素电路PXC可以包括第一晶体管T1和第二晶体管T2以及存储电容器Cst。
第一晶体管(或驱动晶体管)T1可以结合在第一电源VDD与发光单元LSU的第一电极之间。第一晶体管T1的栅电极结合到第一节点N1。第一晶体管T1可以响应于第一节点N1的电压来控制要供应到发光单元LSU的驱动电流。
第二晶体管(或开关晶体管)T2可以结合在数据线Dj与第一节点N1之间。第二晶体管T2的栅电极可以结合到扫描线Si。
当从扫描线Si供应具有栅极导通电压(例如，低电压)的扫描信号时，第二晶体管T2可以导通，以将第一节点N1电结合到数据线Dj。在每个帧时段期间，对应的帧的数据信号供应到数据线Dj。数据信号可以经由第二晶体管T2传输到第一节点N1。由此，与数据信号对应的电压可以被充入存储电容器Cst。
存储电容器Cst的第一电极可以结合到第一电源VDD，存储电容器Cst的第二电极可以结合到第一节点N1。存储电容器Cst可以充入与在每个帧时段期间被供应到第一节点N1的数据信号对应的电压，并且保持充入的电压直到后续帧的数据信号被供应。
尽管图5a示出了像素电路PXC中包括的所有晶体管(例如，第一晶体管T1和第二晶体管T2)由P型晶体管形成，但是本公开不限于此。换句话说，第一晶体管T1和第二晶体管T2中的至少一者可以改变为N型晶体管。
例如，如图5b中所示，第一晶体管T1和第二晶体管T2两者可以由N型晶体管形成。除了一些电路元件的连接位置根据晶体管的类型的改变已经改变之外，图5b中示出的子像素SPX的构造和操作可以与图5a的子像素SPX的构造和操作基本上相同。因此，将省略图5b的子像素SPX的详细描述。
像素电路PXC的结构不限于图5a和图5b中示出的实施例。换句话说，像素电路PXC可以由公知的像素电路形成，该像素电路可以具有各种结构并且/或者通过各种驱动方案操作。例如，像素电路PXC可以以与图5c中示出的实施例的方式相同的方式构造。
参照图5c，像素电路PXC不仅可以结合到对应的水平线的扫描线Si，而且可以结合到至少一条另一扫描线(或控制线)。例如，设置在显示区域DA的第i行上的子像素SPX的像素电路PXC还可以结合到第i-1扫描线Si-1和/或第i+1扫描线Si+1。在实施例中，像素电路PXC不仅可以结合到第一电源VDD和第二电源VSS，而且可以结合到其他电源。例如，像素电路PXC还可以结合到初始化电源Vint。在实施例中，像素电路PXC可以包括第一晶体管T1至第七晶体管T7和存储电容器Cst。
第一晶体管T1结合在第一电源VDD与发光单元LSU的第一电极之间。第一晶体管T1的栅电极可以结合到第一节点N1。第一晶体管T1可以响应于第一节点N1的电压来控制将供应到发光单元LSU的驱动电流。
第二晶体管T2可以结合在数据线Dj与第一晶体管T1的第一电极之间。第二晶体管T2的栅电极可以结合到对应的扫描线Si。当从扫描线Si供应具有栅极导通电压的扫描信号时，第二晶体管T2可以导通，以将数据线Dj电结合到第一晶体管T1的第一电极。因此，如果第二晶体管T2导通，则从数据线Dj供应的数据信号可以传输到第一晶体管T1。
第三晶体管T3可以结合在第一晶体管T1的第二电极与第一节点N1之间。第三晶体管T3的栅电极可以结合到对应的扫描线Si。当从扫描线Si供应栅极导通电压的扫描信号时，第三晶体管T3可以导通，以将第一晶体管T1以二极管的形式连接。
第四晶体管T4可以结合在第一节点N1与初始化电源Vint之间。第四晶体管T4的栅电极可以结合到前一扫描线(例如，第i-1扫描线Si-1)。当栅极导通电压的扫描信号供应到第i-1扫描线Si-1时，第四晶体管T4可以导通，使得初始化电源Vint的电压可以传输到第一节点N1。这里，初始化电源Vint的电压可以是数据信号的最小电压或更小。
第五晶体管T5可以结合在第一电源VDD与第一晶体管T1之间。第五晶体管T5的栅电极可以结合到对应的发射控制线(例如，第i发射控制线Ei)。第五晶体管T5可以在具有栅极截止电压(例如，高电压)的发射控制信号供应到发射控制线Ei时截止，并且可以在其他情况下导通。
第六晶体管T6可以结合在第一晶体管T1与发光单元LSU的第一电极之间。第六晶体管T6的栅电极可以结合到对应的发射控制线(例如，第i发射控制线Ei)。第六晶体管T6可以在栅极截止电压的发射控制信号供应到发射控制线Ei时截止，并且可以在其他情况下导通。
第七晶体管T7可以连接在发光单元LSU的第一电极与初始化电源Vint之间。第七晶体管T7的栅电极可以结合到后续级的扫描线中的任一条(例如，结合到第i+1扫描线Si+1)。当具有栅极导通电压的扫描信号供应到第i+1扫描线Si+1时，第七晶体管T7可以导通使得初始化电源Vint的电压可以供应到发光单元LSU的第一电极。
存储电容器Cst可以结合在第一电源VDD与第一节点N1之间。存储电容器Cst可以存储与在每个帧时段期间施加到第一节点N1的数据信号以及第一晶体管T1的阈值电压两者对应的电压。
尽管图5c示出了像素电路PXC中包括的晶体管(例如，第一晶体管T1至第七晶体管T7)由P型晶体管形成，但是本公开不限于此。例如，第一晶体管T1至第七晶体管T7中的至少一者可以改变为N型晶体管。在这种情况下，可以改变用于控制第一晶体管T1至第七晶体管T7中的至少一者的控制信号(例如，扫描信号和/或数据信号)的电压电平。
此外，可以应用于本公开的子像素SPX的结构不限于图5a至图5c中示出的实施例，子像素SPX可以具有各种公知的结构。例如，包括在子像素SPX中的像素电路PXC可以由公知的像素电路形成，该像素电路可以具有各种结构并且/或者通过各种驱动方案来操作。在本公开的实施例中，子像素SPX可以被构造在无源发光显示装置等中。在这种情况下，可以省略像素电路PXC，并且发光单元LSU的第一电极和第二电极中的每者可以直接结合到扫描线Si、数据线Dj、电力线和/或控制线。
图6是示出图4的显示装置中包括的像素的示例的平面图。图6集中于其中设置有像素PXL的发光元件LD的显示元件层而示出了像素PXL的结构。
参照图4至图6，像素PXL形成在限定在基体层SUB1上的像素区域PXA中。像素区域PXA可以包括与构成像素PXL的多个子像素SPX对应的子像素区域SPA。
例如，像素区域PXA可以包括其中形成有第一子像素SPX1的第一子像素区域SPA1、其中形成有第二子像素SPX2的第二子像素区域SPA2以及其中形成有第三子像素SPX3的第三子像素区域SPA3。第一子像素区域SPA1、第二子像素区域SPA2和第三子像素区域SPA3中的每者可以包括至少一对第一电极ELT1和第二电极ELT2以及发射区域EMA，在发射区域EMA中设置有结合在第一电极ELT1与第二电极ELT2之间的至少一个发光元件LD。在实施例中，每个发射区域EMA可以由包围发射区域EMA的堤BNK限定。
在实施例中，第一子像素SPX1可以包括在与第一子像素SPX1对应的第一子像素区域SPA1中设置在彼此间隔开的位置处的第一电极ELT1和第二电极ELT2以及结合在第一电极ELT1与第二电极ELT2之间的至少一个第一发光元件LD1。例如，第一子像素SPX1可以包括在第一电极ELT1与第二电极ELT2之间彼此并联结合的多个第一发光元件LD1。
在实施例中，第二子像素SPX2可以包括在与第二子像素SPX2对应的第二子像素区域SPA2中设置在彼此间隔开的位置处的第一电极ELT1和第二电极ELT2以及结合在第一电极ELT1与第二电极ELT2之间的至少一个第二发光元件LD2。例如，第二子像素SPX2可以包括在第一电极ELT1与第二电极ELT2之间彼此并联结合的多个第二发光元件LD2。
在实施例中，第三子像素SPX3可以包括在与第三子像素SPX3对应的第三子像素区域SPA3中设置在彼此间隔开的位置处的第一电极ELT1和第二电极ELT2以及结合在第一电极ELT1与第二电极ELT2之间的至少一个第三发光元件LD3。例如，第三子像素SPX3可以包括在第一电极ELT1与第二电极ELT2之间彼此并联结合的多个第三发光元件LD3。
在实施例中，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的结构可以彼此基本上相同或相似。为了方便起见，在下文中，第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的任一者将被统称为子像素SPX，其中形成有子像素SPX的区域将被统称为子像素区域SPA，设置在子像素区域SPA中的至少一个第一发光元件LD1、第二发光元件LD2或第三发光元件LD3将被统称为发光元件LD，并且将详细地描述子像素SPX的结构。
在实施例中，子像素SPX可以包括在子像素区域SPA中设置在彼此间隔开的位置处的至少一对第一电极ELT1和第二电极ELT2、与第一电极ELT1的一个区域叠置的第一分隔壁PW1和第一接触电极CNE1、与第二电极ELT2的一个区域叠置的第二分隔壁PW2和第二接触电极CNE2以及结合在第一电极ELT1与第二电极ELT2之间的至少一个发光元件LD(例如，彼此并联结合的多个发光元件)。
在实施例中，第一电极ELT1和第二电极ELT2可以在每个子像素区域SPA中设置在彼此间隔开的位置处，使得第一电极ELT1和第二电极ELT2的至少部分彼此面对。例如，第一电极ELT1和第二电极ELT2可以在发射区域EMA中在相对于第一方向DR1彼此间隔开预定距离的位置处彼此平行地设置，并且每个电极可以在与第一方向DR1交叉的第二方向DR2上延伸。然而，本公开不限于此。例如，第一电极ELT1和第二电极ELT2的形状和/或相互布置关系可以以各种方式改变。
在实施例中，第一电极ELT1和第二电极ELT2中的每者可以具有单层或多层结构。例如，第一电极ELT1可以具有包括第一反射电极REF1和第一导电盖层CPL1的多层结构。第二电极ELT2可以具有包括第二反射电极REF2和第二导电盖层CPL2的多层结构。
此外，第一反射电极REF1和第二反射电极REF2中的每者可以具有单层或多层结构。例如，每个第一反射电极REF1可以包括至少一个反射导电层，并且选择性地还包括设置在反射导电层之上和/或下面的至少一个透明导电层。同样地，每个第二反射电极REF2可以包括至少一个反射导电层，并且选择性地还包括设置在反射导电层之上和/或下面的至少一个透明导电层。
在实施例中，第一电极ELT1可以结合到第一连接电极CNL1。例如，第一电极ELT1可以一体结合到第一连接电极CNL1。例如，第一电极ELT1可以由从第一连接电极CNL1分叉的至少一个分支形成。在第一电极ELT1和第一连接电极CNL1彼此一体形成的情况下，第一连接电极CNL1可以被认为是第一电极ELT1的区域。然而，本公开不限于此。例如，在本公开的实施例中，第一电极ELT1和第一连接电极CNL1可以单独形成并且通过未示出的至少一个接触孔、通孔等彼此电结合。
在实施例中，第一电极ELT1和第一连接电极CNL1可以在子像素区域SPA中在不同方向上延伸。例如，当第一连接电极CNL1在第一方向DR1上延伸时，第一电极ELT1可以在与第一方向DR1交叉的第二方向DR2上延伸。
在实施例中，第一连接电极CNL1可以具有单层或多层结构。例如，第一连接电极CNL1可以包括与第一反射电极REF1一体结合的第1_1连接电极CNL1_1和与第一导电盖层CPL1一体结合的第1_2连接电极CNL1_2。在实施例中，第一连接电极CNL1可以具有与第一电极ELT1的剖面结构(或堆叠结构)相同的剖面结构(或堆叠结构)，但是本公开不限于此。
在实施例中，第一电极ELT1和第一连接电极CNL1可以通过第一接触孔CH1结合到每个子像素SPX的像素电路PXC，例如，图5a至图5c中的任一者中示出的像素电路PXC。在实施例中，第一接触孔CH1可以设置在每个子像素SPX的发射区域EMA外部。例如，第一接触孔CH1可以设置在对应的发射区域EMA周围，使得第一接触孔CH1与堤BNK叠置。在这种情况下，第一接触孔CH1被堤BNK覆盖，使得可以防止在发射区域EMA中反映图案。然而，本公开不限于此。例如，在本公开的实施例中，至少一个第一接触孔CH1可以设置在发射区域EMA中。
在实施例中，像素电路PXC可以设置在设置于对应的子像素区域SPA中的发光元件LD下面。例如，每个像素电路PXC可以在发光元件LD下面形成在像素电路层(或包括诸如晶体管的电路元件的像素元件层)中，并且通过第一接触孔CH1结合到第一电极ELT1。
在实施例中，第二电极ELT2可以结合到第二连接电极CNL2。例如，第二电极ELT2可以一体结合到第二连接电极CNL2。例如，第二电极ELT2可以由从第二连接电极CNL2分叉的至少一个分支形成。在第二电极ELT2和第二连接电极CNL2彼此一体形成的情况下，第二连接电极CNL2可以被认为是第二电极ELT2的区域。然而，本公开不限于此。例如，在本公开的实施例中，第二电极ELT2和第二连接电极CNL2可以单独形成并且通过未示出的至少一个接触孔、通孔等彼此电结合。
在实施例中，第二电极ELT2和第二连接电极CNL2可以在子像素区域SPA中在不同方向上延伸。例如，当第二连接电极CNL2在第一方向DR1上延伸时，第二电极ELT2可以在与第一方向DR1交叉的第二方向DR2上延伸。
在实施例中，第二连接电极CNL2可以具有单层或多层结构。例如，第二连接电极CNL2可以包括与第二反射电极REF2一体结合的第2_1连接电极CNL2_1和与第二导电盖层CPL2一体结合的第2_2连接电极CNL2_2。在实施例中，第二连接电极CNL2可以具有与第二电极ELT2的剖面结构(堆叠结构)相同的剖面结构(堆叠结构)，但是本公开不限于此。
在实施例中，第二电极ELT2和第二连接电极CNL2可以结合到第二电源VSS。例如，第二电极ELT2和第二连接电极CNL2可以通过第二接触孔CH2和结合到其的电力线(未示出)结合到第二电源VSS。在实施例中，第二接触孔CH2可以设置在每个子像素SPX的发射区域EMA外部。例如，第二接触孔CH2可以设置在对应的发射区域EMA周围，使得第二接触孔CH2与堤BNK叠置。在这种情况下，第二接触孔CH2可以被堤BNK覆盖，使得可以防止在发射区域EMA中反映图案。然而，本公开不限于此。例如，在本公开的实施例中，至少一个第二接触孔CH2可以设置在发射区域EMA中。
在实施例中，用于供应第二电源VSS的电力线的区域可以在发光元件LD下面设置在像素电路层中。例如，电力线在发光元件LD下面设置在像素电路层中，并且通过第二接触孔CH2结合到第二电极ELT2。然而，本公开不限于前述结构，并且电力线的位置可以以各种方式改变。
在实施例中，第一分隔壁PW1可以设置在第一电极ELT1下面并且与第一电极ELT1的一个区域叠置。第二分隔壁PW2可以设置在第二电极ELT2下面并且与第二电极ELT2的一个区域叠置。第一分隔壁PW1和第二分隔壁PW2可以在发射区域EMA中设置在彼此间隔开的位置处，并且使第一电极ELT1和第二电极ELT2的区域向上突出。例如，第一电极ELT1可以设置在第一分隔壁PW1上，并且在基体层SUB1的高度方向(或厚度方向)上突出第一分隔壁PW1。第二电极ELT2可以设置在第二分隔壁PW2上，并且在基体层SUB1的高度方向上突出第二分隔壁PW2。
在实施例中，至少一个发光元件LD(例如，多个发光元件LD)可以布置在子像素SPX的第一电极ELT1与第二电极ELT2之间。例如，至少一个第一发光元件LD1可以设置在第一子像素SPX1的第一电极ELT1与第二电极ELT2之间。至少一个第二发光元件LD2可以设置在第二子像素SPX2的第一电极ELT1与第二电极ELT2之间。至少一个第三发光元件LD3可以设置在第三子像素SPX3的第一电极ELT1与第二电极ELT2之间。例如，在每个子像素区域SPA中，多个发光元件LD可以在其中第一电极ELT1和第二电极ELT2设置成彼此面对的区域中彼此并联结合。
尽管图6示出了发光元件LD已经被示出为在第一方向DR1上(例如，在水平方向上)布置在第一电极ELT1与第二电极ELT2之间，但是发光元件LD的布置方向不限于此。例如，发光元件LD中的至少一个可以在对角线方向上定位。
在实施例中，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3可以发射具有相同的颜色或不同的颜色的光。例如，每个第一发光元件LD1可以是被配置为发射红光的红色发光二极管。每个第二发光元件LD2可以是被配置为发射绿光的绿色发光二极管。每个第三发光元件LD3可以是被配置为发射蓝光的蓝色发光二极管。
例如，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3中的全部可以由被配置为发射蓝光的蓝色发光二极管形成。在这种情况下，为了形成全色像素PXL，用于转换从对应的子像素SPX发射的光的颜色的光转换层和/或滤色器可以设置在第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的至少一些上。
发光元件LD中的每个电结合在子像素SPX的第一电极ELT1与第二电极ELT2之间。例如，发光元件LD中的每个的第一端EP1可以电结合到子像素SPX的第一电极ELT1，并且发光元件LD中的每个的第二端EP2可以电结合到对应的子像素SPX的第二电极ELT2。
在实施例中，发光元件LD中的每个的第一端可以通过至少一个接触电极(例如，第一接触电极CNE1)电结合到对应的第一电极ELT1，而不是直接设置在第一电极ELT1上。然而，本公开不限于此。例如，在本公开的实施例中，发光元件LD的第一端EP1可以与对应的第一电极ELT1直接接触并且电结合到第一电极ELT1。
同样地，发光元件LD中的每个的第二端EP2可以通过至少一个接触电极(例如，第二接触电极CNE2)电结合到对应的第二电极ELT2，而不是直接设置在第二电极ELT2上。然而，本公开不限于此。例如，在本公开的实施例中，发光元件LD中的每个的第二端EP2可以与第二电极ELT2直接接触并且电结合到第二电极ELT2。
在实施例中，发光元件LD中的每个可以由发光二极管形成，该发光二极管由具有无机晶体结构的材料制成并且具有例如与纳米级或微米级对应的超小型尺寸。例如，第一发光元件LD1、第二发光元件LD2和第三发光元件LD3中的每者可以由具有与纳米级或微米级对应的尺寸的超小型棒型发光二极管形成，如图1a至图3b中的任一者所示。然而，可以应用于本公开的发光元件LD的类型不限于此。例如，发光元件LD可以通过生长方案形成，并且可以是具有核-壳结构的发光二极管，该核-壳结构具有与例如纳米级至微米级对应的尺寸。
在实施例中，发光元件LD可以在预定溶液中以分散的形式制备，然后通过喷墨印刷方案或狭缝涂覆方案供应到每个子像素SPX的发射区域EMA。例如，发光元件LD可以与挥发性溶剂混合并供应到发射区域EMA。这里，如果预定电压供应到子像素SPX的第一电极ELT1和第二电极ELT2，则在第一电极ELT1与第二电极ELT2之间形成电场，由此发光元件LD在第一电极ELT1与第二电极ELT2之间自对准。在发光元件LD已经对准之后，可以通过挥发方案或其他方案去除溶剂。以这种方式，发光元件LD可以可靠地布置在第一电极ELT1与第二电极ELT2之间。此外，由于第一接触电极CNE1和第二接触电极CNE2形成在发光元件LD的第一端EP1和第二端EP2上，因此发光元件LD可以可靠地结合在第一电极ELT1与第二电极ELT2之间。
在实施例中，第一接触电极CNE1可以形成在发光元件LD的第一端EP1和第一电极ELT1的与第一端EP1对应的至少一个区域上，由此发光元件LD的第一端EP1可以物理地和/或电结合到第一电极ELT1。同样地，第二接触电极CNE2可以形成在发光元件LD的第二端EP2和第二电极ELT2的与第二端EP2对应的至少一个区域上，由此发光元件LD的第二端EP2可以物理地和/或电结合到第二电极ELT2。
设置在子像素区域SPA中的发光元件LD可以聚集，因此形成对应的子像素SPX的光源。例如，如果驱动电流在每个帧时段期间流过至少一个子像素SPX，则在子像素SPX的第一电极ELT1与第二电极ELT2之间在正向方向上结合的发光元件LD可以发射具有与驱动电流对应的亮度的光。
在实施例中，发射区域EMA可以被堤BNK包围。例如，显示装置可以包括设置在第一子像素SPX1、第二子像素SPX2和第三子像素SPX3之间以包围第一子像素SPX1、第二子像素SPX2和第三子像素SPX3中的每者的发射区域EMA的堤BNK。
在实施例中，堤BNK可以设置或形成在导电层或导电图案上。导电图案可以防止堤BNK的残留物残留在发射区域EMA等中。
图7是示出沿着图6的线I-I'截取的子像素的示例的剖视图。图8a和图8b是示出图7的第一区域的示例的放大剖视图。
在实施例中，图7示出了在显示面板PNL中形成的任一子像素区域SPA。在实施例中，上述第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的剖面结构可以彼此基本上相同或相似。因此，为了方便起见，参照图7示出了第一子像素区域SPA1的与图6的线I-I'对应的剖面，将全面地描述每个子像素SPX的结构。
参照图1、图6和图7，像素电路层PCL和显示元件层LDL可以在每个子像素区域SPA中依次设置在基体层SUB1上。在实施例中，像素电路层PCL和显示元件层LDL可以形成在显示面板PNL的整个显示区域DA中。
在实施例中，像素电路层PCL可以包括构成子像素SPX的像素电路PXC的电路元件。显示元件层LDL可以包括子像素SPX的发光元件LD。
例如，在基体层SUB1上的第一子像素区域SPA1中，包括构成对应的第一子像素SPX1的像素电路PXC的电路元件的像素电路层PCL和包括设置在第一子像素SPX1中的至少一个发光元件LD(例如，多个第一发光元件LD1)的显示元件层LDL可以依次设置在基体层SUB1的一个表面上。同样地，在基体层SUB1上的第二子像素区域SPA2中，包括构成对应的第二子像素SPX2的像素电路PXC的电路元件的像素电路层PCL和包括设置在第二子像素SPX2中的多个第二发光元件LD2的显示元件层LDL可以依次设置在基体层SUB1的一个表面上。同样地，在基体层SUB1上的第三子像素区域SPA3中，包括构成对应的第三子像素SPX3的像素电路PXC的电路元件的像素电路层PCL和包括设置在第三子像素SPX3中的多个第三发光元件LD3的显示元件层LDL可以依次设置在基体层SUB1的一个表面上。
以这种方式，像素电路层PCL和显示元件层LDL可以依次设置在基体层SUB1上的显示区域DA中。例如，像素电路层PCL可以形成在基体层SUB1的表面上，显示元件层LDL可以形成在基体层SUB1的其上形成有像素电路层PCL的表面之上。
在实施例中，像素电路层PCL可以包括设置在显示区域DA中的多个电路元件。例如，像素电路层PCL可以包括形成在子像素区域SPA中以形成对应的子像素SPX的像素电路PXC的多个电路元件。例如，像素电路层PCL可以包括设置在子像素区域SPA中的多个晶体管，例如，图5a和图5b的第一晶体管T1和第二晶体管T2。尽管在图7中未示出，但是像素电路层PCL可以包括设置在子像素区域SPA中的存储电容器Cst、结合到像素电路PXC的各种信号线(例如，图5a和图5b中示出的扫描线Si和数据线Dj)以及结合到像素电路PXC和/或发光元件LD的各种电力线(例如，被配置为分别传输第一电源VDD和第二电源VSS的第一电力线和第二电力线PL)。
在实施例中，设置在像素电路PXC中的多个晶体管(例如，第一晶体管T1和第二晶体管T2)可以具有基本上相同或相似的剖面结构。然而，本公开不限于此。在实施例中，多个晶体管中的至少一些可以具有不同的类型和/或结构。
另外，像素电路层PCL可以包括多个绝缘层。例如，像素电路层PCL可以包括依次堆叠在基体层SUB1的一个表面上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV。
在实施例中，缓冲层BFL可以防止杂质扩散到电路元件中。缓冲层BFL可以由单层形成，或者可以由具有至少双层或更多层的多层形成。在缓冲层BFL具有多层结构的情况下，各个层可以由相同的材料或不同的材料形成。在实施例中，可以省略缓冲层BFL。
在实施例中，第一晶体管T1和第二晶体管T2中的每者可以包括半导体层SCL、栅电极GE、第一晶体管电极ET1和第二晶体管电极ET2。在一些实施例中，尽管图7示出了第一晶体管T1和第二晶体管T2中的每者包括与半导体层SCL分开形成的第一晶体管电极ET1和第二晶体管电极ET2，但是本公开不限于此。例如，在本公开的实施例中，设置在设置于每个子像素区域SPA中的至少一个晶体管中的第一晶体管电极ET1和/或第二晶体管电极ET2可以与对应的半导体层SCL一体形成。
半导体层SCL可以设置在缓冲层BFL上。例如，半导体层SCL可以设置在栅极绝缘层GI与其上形成有缓冲层BFL的基体层SUB1之间。半导体层SCL可以包括与第一晶体管电极ET1接触的第一区、与第二晶体管电极ET2接触的第二区以及设置在第一区与第二区之间的沟道区。在实施例中，第一区和第二区中的一者可以是源区，另一者可以是漏区。
在实施例中，半导体层SCL可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。半导体层SCL的沟道区可以是作为未掺杂的半导体图案的本征半导体。半导体层SCL的第一区和第二区中的每者可以是掺杂有预定杂质的半导体图案。
栅电极GE可以设置在半导体层SCL上，且栅极绝缘层GI置于栅电极GE与半导体层SCL之间。例如，栅电极GE可以设置在栅极绝缘层GI与层间绝缘层ILD之间，并且与半导体层SCL的至少一个区域叠置。
第一晶体管电极ET1和第二晶体管电极ET2可以设置在半导体层SCL和栅电极GE之上，且至少一个层间绝缘层ILD置于第一晶体管电极ET1和第二晶体管电极ET2与半导体层SCL和栅电极GE之间。例如，第一晶体管电极ET1和第二晶体管电极ET2可以设置在层间绝缘层ILD与钝化层PSV之间。第一晶体管电极ET1和第二晶体管电极ET2可以电结合到半导体层SCL。例如，第一晶体管电极ET1和第二晶体管电极ET2可以通过穿过栅极绝缘层GI和层间绝缘层ILD的接触孔分别结合到半导体层SCL的第一区和第二区。
在实施例中，设置在像素电路PXC中的至少一个晶体管(例如，图5a和图5b中示出的第一晶体管T1)的第一晶体管电极ET1和第二晶体管电极ET2中的任一者可以通过穿过钝化层PSV的第一接触孔CH1电结合到发光单元LSU的设置在钝化层PSV之上的第一电极ELT1。
在实施例中，结合到子像素SPX的至少一条信号线和/或电力线可以设置在与形成像素电路PXC的电路元件中的每个的一个电极的层相同的层上。例如，用于供应第二电源VSS的第二电力线PL可以设置在与第一晶体管T1和第二晶体管T2中的每者的栅电极GE的层相同的层上，并且通过设置在与第一晶体管电极ET1和第二晶体管电极ET2的层相同的层上的桥接图案BRP以及通过穿过钝化层PSV的至少一个第二接触孔CH2两者电结合到发光单元LSU的设置在钝化层PSV之上的第二电极ELT2。然而，第二电力线PL等的结构和/或位置等可以以各种方式改变。
在实施例中，显示元件层LDL可以包括依次设置和/或形成在像素电路层PCL上的第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、第一绝缘层INS1、发光元件LD、第二绝缘层INS2、第一接触电极CNE1和第二接触电极CNE2以及第三绝缘层INS3。
第一分隔壁PW1和第二分隔壁PW2可以设置在像素电路层PCL上。第一分隔壁PW1和第二分隔壁PW2可以在发射区域EMA中设置在彼此间隔开的位置处。第一分隔壁PW1和第二分隔壁PW2可以在像素电路层PCL上在高度方向上突出。在实施例中，第一分隔壁PW1和第二分隔壁PW2可以具有基本上相同的高度，但是本公开不限于此。
在实施例中，第一分隔壁PW1可以设置在像素电路层PCL和第一电极ELT1之间。第一分隔壁PW1可以设置成与发光元件LD的第一端EP1相邻。例如，第一分隔壁PW1的一个侧壁可以定位成与发光元件LD的第一端EP1相邻并且设置成面对第一端EP1。
在实施例中，第二分隔壁PW2可以设置在像素电路层PCL与第二电极ELT2之间。第二分隔壁PW2可以设置成与发光元件LD的第二端EP2相邻。例如，第二分隔壁PW2的一个侧壁可以定位成与发光元件LD的第二端EP2相邻并且设置成面对第二端EP2。
在实施例中，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有各种形状。例如，如图7中所示，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有从其底部到顶部在宽度上减小的梯形的剖面形状。在这种情况下，第一分隔壁PW1和第二分隔壁PW2中的每者可以在至少一侧上具有倾斜表面。然而，第一分隔壁PW1和第二分隔壁PW2中的每者的形状不限于此。
第一分隔壁PW1和第二分隔壁PW2中的每者可以包括具有无机材料和/或有机材料的绝缘材料。例如，第一分隔壁PW1和第二分隔壁PW2可以包括包含本领域技术人员已知的各种无机绝缘材料(诸如SiNx或SiOx)的至少一个无机层。可选地，第一分隔壁PW1和第二分隔壁PW2可以包括包含各种已知的有机绝缘材料的至少一个有机层和/或光致抗蚀剂层，或者可以形成包含有机/无机材料组合的单层绝缘体或多层绝缘体。换句话说，第一分隔壁PW1和第二分隔壁PW2的材料可以不同地改变。
在实施例中，第一分隔壁PW1和第二分隔壁PW2中的每者可以用作反射构件。例如，第一分隔壁PW1和第二分隔壁PW2连同设置在第一分隔壁PW1和第二分隔壁PW2上的第一电极ELT1和第二电极ELT2可以用作在期望方向上引导从每个发光元件LD发射的光的反射器，因此增强像素PXL的光效率。
第一电极ELT1和第二电极ELT2可以分别设置在第一分隔壁PW1和第二分隔壁PW2之上。第一电极ELT1和第二电极ELT2可以在发射区域EMA中设置在彼此间隔开的位置处。
在实施例中，分别设置在第一分隔壁PW1和第二分隔壁PW2之上的第一电极ELT1和第二电极ELT2可以具有与第一分隔壁PW1和第二分隔壁PW2的相应的形状对应的形状。例如，第一电极ELT1和第二电极ELT2可以具有分别与第一分隔壁PW1和第二分隔壁PW2对应的倾斜表面或弯曲表面，并且在显示元件层的高度方向(或厚度方向)上突出。
第一电极ELT1和第二电极ELT2中的每者可以包括至少一种导电材料。例如，第一电极ELT1和第二电极ELT2中的每者可以包括金属(诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Ti或它们的合金)、导电氧化物(诸如ITO、IZO、ZnO或ITZO)和导电聚合物(诸如PEDOT)中的至少一种；然而，不限于此。
第一电极ELT1和第二电极ELT2中的每者可以具有单层或多层结构。例如，第一电极ELT1和第二电极ELT2中的每者可以包括至少一个反射电极层。第一电极ELT1和第二电极ELT2中的每者还可以选择性地包括设置在反射电极层的上部和/或下部上的至少一个透明电极层和覆盖反射电极层的上部和/或透明电极层的上部的至少一个导电盖层中的至少一者。
在实施例中，第一电极ELT1和第二电极ELT2中的每者的反射电极层可以由具有均匀的反射率的导电材料形成。例如，反射电极层可以包括金属(诸如Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr和它们的合金)中的至少一种。然而，本公开不限于此。换句话说，反射电极层可以由各种反射导电材料形成。包括反射电极层的第一电极ELT1和第二电极ELT2中的每者可以使从发光元件LD中的每个的相对端(即，第一端EP1和第二端EP2)发射的光能够在显示图像的方向上(例如，在正向方向上)行进。特别地，如果第一电极ELT1和第二电极ELT2分别具有与第一分隔壁PW1和第二分隔壁PW2的形状对应的倾斜表面或弯曲表面，并且分别设置成面对发光元件LD的第一端EP1和第二端EP2，则从每个发光元件LD的第一端EP1和第二端EP2发射的光可以被第一电极ELT1和第二电极ELT2反射，因此在显示面板PNL的正向方向上(例如，在基体层SUB1的正向方向上)更可靠地行进。因此，可以增强从发光元件LD发射的光的效率。
此外，第一电极ELT1和第二电极ELT2中的每者的透明电极层可以由各种透明电极材料形成。例如，透明电极层可以包括ITO、IZO或ITZO，但是本公开不限于此。在实施例中，第一电极ELT1和第二电极ELT2中的每者可以具有具备ITO/Ag/ITO的堆叠结构的三层结构。如此，如果第一电极ELT1和第二电极ELT2均由至少双层或更多层的多层结构形成，则可以使由于信号延迟(RC延迟)导致的电压降最小化。因此，期望的电压可以有效地传输到发光元件LD。
另外，如果第一电极ELT1和第二电极ELT2中的每者包括覆盖反射电极层和/或透明电极层的导电盖层，则能够防止第一电极ELT1和第二电极ELT2的反射电极层由于在像素PXL的制造工艺期间引起的缺陷而损坏。然而，导电盖层可以选择性地包括在第一电极ELT1和第二电极ELT2中，并且可以根据实施例省略导电盖层。此外，导电盖层可以被认为是第一电极ELT1和第二电极ELT2中的每者的组件，或者被认为是设置在第一电极ELT1和第二电极ELT2上的单独组件。
第一绝缘层INS1可以设置在第一电极ELT1和第二电极ELT2中的每者的一个区域上。例如，第一绝缘层INS1可以形成为覆盖第一电极ELT1和第二电极ELT2的预定区域，并且可以包括开口以使第一电极ELT1和第二电极ELT2的其他预定区域暴露。
在实施例中，第一绝缘层INS1可以主要形成为覆盖第一电极ELT1和第二电极ELT2的整个表面。在第一绝缘层INS1上供应发光元件LD并使发光元件LD对准之后，第一绝缘层INS1可以部分地开口，以使第一接触器和第二接触器中的第一电极ELT1和第二电极ELT2暴露，如图7中所示。可选地，第一绝缘层INS1可以在发光元件LD的供应和对准已经完成之后以部分地设置在发光元件LD下面的单独的图案的形式被图案化。
换句话说，第一绝缘层INS1可以置于第一电极ELT1与发光元件LD之间以及第二电极ELT2与发光元件LD之间，并且可以使第一电极ELT1和第二电极ELT2中的每者的至少一个区域暴露。在形成第一电极ELT1和第二电极ELT2之后，可以形成第一绝缘层INS1以覆盖第一电极ELT1和第二电极ELT2，使得能够在后续工艺中防止第一电极ELT1和第二电极ELT2被损坏或防止金属沉淀。此外，第一绝缘层INS1可以稳定地支撑每个发光元件LD。
发光元件LD可以被供应到其中形成有第一绝缘层INS1的发射区域EMA中并在发射区域EMA中对准。例如，可以通过喷墨方法等将多个发光元件LD供应到发射区域EMA，并且发光元件LD可以通过施加到第一电极ELT1和第二电极ELT2的预定对准电压(或对准信号)在第一电极ELT1与第二电极ELT2之间对准。
导电图案CDP可以设置在第一绝缘层INS1上。例如，导电图案CDP可以形成在子像素SPX之间以包围子像素SPX中的每个的发射区域EMA。因此，导电图案CDP可以不与设置在发射区域EMA中的第一分隔壁PW1和第二分隔壁PW2叠置。本公开不限于此。
导电图案CDP可以防止下部结构(例如，第一绝缘层INS1、第一电极ELT1和第二电极ELT2等)在堤BNK形成时被损坏，并且可以用于去除在堤BNK形成时可能保留在发射区域EMA中的残留物。导电图案CDP可以允许发光元件LD在发射区域EMA中适当地对准。例如，导电图案CDP可以使在相邻的子像素SPX之间形成的电场偏移，因此防止发光元件LD在子像素SPX的外部附近对准。因此，发光元件LD可以在子像素SPX的发射区域EMA中适当地对准。下面将参照图11a至图11e描述导电图案CDP的功能。
导电图案CDP可以通过第一绝缘层INS1与第一电极ELT1和第二电极ELT2电绝缘。导电图案CDP可以设置在与第一接触电极CNE1和第二接触电极CNE2的层相同的层上，并且可以与第一接触电极CNE1和第二接触电极CNE2间隔开，并且通过第三绝缘层INS3与第一接触电极CNE1和第二接触电极CNE2电绝缘。导电图案CDP可以处于电绝缘浮置状态。然而，本公开不限于此。例如，导电图案CDP可以结合到预定参考电压源。
尽管将参照图11a至图11e进行描述，但是导电图案CDP可以通过与第一接触电极CNE1和第二接触电极CNE2的工艺不同的工艺形成。导电图案CDP可以具有与第一接触电极CNE1和第二接触电极CNE2的材料不同的材料和/或与第一接触电极CNE1和第二接触电极CNE2的剖面结构(例如，堆叠结构)不同的剖面结构(例如，堆叠结构)。例如，导电图案CDP可以具有与第一接触电极CNE1和第二接触电极CNE2的厚度不同(例如，比第一接触电极CNE1和第二接触电极CNE2的厚度小)的厚度。导电图案CDP的厚度可以是
Figure BDA0003103591920000261
或更小，或者
Figure BDA0003103591920000262
或更小。本公开不限于此。
在实施例中，导电图案CDP可以包括至少一种导电材料。导电图案CDP可以包括透明导电材料。例如，导电图案CDP可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、掺杂铝的氧化锌(AZO)、氧化镓铟锌(GIZO)、氧化锌(ZnO)或它们的混合物。然而，导电图案CDP不限于此。导电图案CDP可以由能够通过湿蚀刻去除的各种导电材料形成，并且其构成材料不受特别地限制。
堤BNK可以设置在导电图案CDP上。例如，堤BNK可以形成在子像素SPX之间以包围子像素SPX的相应的发射区域EMA，使得可以形成用于限定子像素SPX的发射区域EMA的像素限定层。堤BNK可以与导电图案CDP叠置。例如，在平面图中，堤BNK可以与导电图案CDP基本上完全叠置。
在实施例中，堤BNK可以形成为具有比第一分隔壁PW1和第二分隔壁PW2的第一高度H1大的第二高度H2。例如，第一分隔壁PW1和第二分隔壁PW2的第一高度H1可以是近似2μm，而堤BNK的第二高度H2可以是近似2.5μm或更大，或者2.7μm或更大。换句话说，堤BNK的第二高度H2可以与第一分隔壁PW1和第二分隔壁PW2的第一高度H1的1.2倍相等或者比第一分隔壁PW1和第二分隔壁PW2的第一高度H1的1.2倍大，或者比第一高度H1大0.5μm或更多。堤BNK的第二高度H2不限于此。
在将发光元件LD供应到每个发射区域EMA的步骤，堤BNK可以用作坝结构，该坝结构被配置为防止与发光元件LD混合的溶液被引入到相邻子像素SPX的发射区域EMA中，或者控制溶液的量使得恒定量的溶液供应到每个发射区域EMA。
堤BNK可以形成为防止从每个发射区域EMA发射的光进入相邻的发射区域EMA并发生光学干涉。为此，堤BNK可以形成为防止从每个子像素SPX的发光元件LD发射的光穿过堤BNK。
例如，堤BNK可以阻挡或吸收具有预定颜色和/或波长并从第一发光元件LD1、第二发光元件LD2和第三发光元件LD3发射的光。在实施例中，堤BNK可以包括具有与从第一发光元件LD1、第二发光元件LD2和第三发光元件LD3发射的光的颜色不同的颜色的颜色颜料(或颜色染料)。堤BNK可以包括黑色染料。
例如，堤BNK可以由至少一个颜色堤层形成，该颜色堤层包括用于阻挡具有预定颜色和/或波长并从第一发光元件LD1、第二发光元件LD2和第三发光元件LD3发射的光的透射的遮光材料或滤色器材料。因此，堤BNK可以用作遮光层，该遮光层被配置为防止从第一发光元件LD1、第二发光元件LD2和第三发光元件LD3发射的光泄漏到相邻的发射区域EMA中。
在本公开的实施例中，第一发光元件、第二发光元件和第三发光元件可以发射不同颜色的光。例如，第一发光元件、第二发光元件和第三发光元件可以分别发射红光、绿光和蓝光。在这种情况下，堤BNK可以包括用于阻挡具有红色波长带、绿色波长带和蓝色波长带的光的滤色器材料。
这里，堤BNK不限于此。例如，在第一发光元件、第二发光元件和第三发光元件中的全部发射蓝光的情况下，堤BNK可以包括滤色器材料，该滤色器材料阻挡具有蓝色波长带的光并允许具有其他波长带的光(例如，具有与蓝色不同的预定颜色和除了蓝色波长带之外的波长带的光)穿过。
例如，堤BNK可以包括用于允许在可见光区域中具有相对远离蓝色波长带的波长带的光(例如，红光)选择性地穿过其的基于红色的滤色器材料。然而，堤BNK的材料不限于前述材料。例如，堤BNK可以包括基于黄色的滤色器材料。可选地，堤BNK可以包括至少两种颜色的滤色器材料。例如，堤BNK可以由包括红色颜料和黄色颜料的组合的橙色堤形成。
以这种方式，如果堤BNK形成为包括用于阻挡具有预定颜色并从每个子像素SPX的发光元件LD发射的光的滤色器材料，则堤BNK可以有效地防止光在相邻的子像素SPX之间泄漏。此外，在堤BNK包括滤色器材料的情况下，与使用诸如碳黑的黑矩阵材料的情况相比，可以防止出现堤BNK的残留物。
在实施例中，堤BNK可以具有各种剖面形状。下面将参照图8a和图8b对堤BNK的剖面形状进行描述。
参照图8a，堤BNK可以具有矩形剖面形状。换句话说，堤BNK的侧壁可以基本上与第一绝缘层INS1(或基体层SUB1)的上表面垂直。堤BNK的侧壁与第一绝缘层INS1的上表面之间的角ANG1可以是基本上直角。这里，基本上直角可以是在80°至90°范围内的角。尽管将参照图11a至图11e进行描述，但是堤BNK可以通过干蚀刻操作而不是使用光学工艺(或光刻工艺)来形成。因此，堤BNK的侧壁可以与第一绝缘层INS1的上表面基本上垂直。此外，通过干蚀刻操作，可以容易地形成具有期望厚度的堤BNK，而不受光学工艺的限制(堤BNK越厚越难执行曝光工艺和显影工艺的限制)。
堤BNK的形状不限于此。例如，参照图8b，堤BNK可以具有在宽度上向上减小的梯形的剖面。例如，堤BNK可以在与每个子像素SPX的发射区域EMA接界的区域中具有在宽度上向上减小的倾斜表面。在这种情况下，堤BNK的侧壁与第一绝缘层INS1的上表面之间的角ANG1可以是45°或更大，例如，在70°至90°的范围内。
例如，堤BNK可以在与子像素SPX的发射区域EMA接界的区域中具有在宽度上向上减小的弯曲表面。换句话说，在实施例中，堤BNK可以具有在宽度上向上减小的形状，并且其形状可以以各种方式改变。
由于堤BNK具有基本上矩形的剖面形状或者堤BNK的侧壁与第一绝缘层INS1的上表面基本上垂直，因此可以更有效地防止从每个发射区域EMA发射的光进入相邻的发射区域EMA并导致光学干扰。此外，可以通过干蚀刻操作更容易地形成具有期望形状和/或高度(例如，2.5μm或更大的高度)的堤BNK。
在实施例中，堤BNK的侧壁可以设置在与导电图案CDP的侧壁的平面相同的平面上。如图8a和图8b中所示，堤BNK的侧壁可以与导电图案CDP的侧壁对应。
在实施例中，堤BNK可以与导电图案CDP完全叠置。如图8a中所示，在堤BNK的角ANG1是基本上直角的情况下，堤BNK可以与导电图案CDP完全叠置。在平面图中，导电图案CDP可以不通过堤BNK暴露，或者可以被堤BNK覆盖。
在实施例中，堤BNK可以在堤BNK与导电图案CDP之间的边界表面上包括形成在侧壁中的凹槽(或底切)UC1。在通过干蚀刻操作形成堤BNK的情况下，活性气体(等离子体)可以在堤BNK和导电图案CDP之间的边界表面上以与涡流的方式相同的方式反射并移动，由此可以在堤BNK的与导电图案CDP接界的侧壁中形成凹槽UC1。因此，堤BNK可以在与导电图案CDP接界的边界表面中具有部分倒锥形的剖面形状。
同样地，导电图案CDP可以在与堤BNK接界的边界表面中包括形成在导电图案CDP的侧壁中的凹槽UC2。在导电图案CDP通过湿蚀刻工艺形成的情况下，可以根据导电图案CDP相对于用作掩模的堤BNK的蚀刻选择性在导电图案CDP的与堤BNK接界的侧壁中形成凹槽UC2。
尽管图8a示出了堤BNK的侧壁和导电图案CDP的侧壁在堤BNK和导电图案CDP的边界表面上彼此对准或者是连续的，但是本公开不限于此。例如，如图8b中所示，堤BNK的侧壁可以设置在与导电图案CDP的侧壁的平面不同的平面上，或者可以与导电图案CDP的侧壁不连续。在堤BNK与导电图案CDP之间的边界表面上，堤的第一宽度可以比导电图案的第二宽度大。换句话说，堤BNK与导电图案CDP之间的边界表面上的形状可以根据导电图案CDP的蚀刻选择性而以各种方式改变。
再次参照图7，第二绝缘层INS2可以设置在于第一电极ELT1与第二电极ELT2之间对准的发光元件LD之上，并且可以使发光元件LD的第一端EP1和第二端EP2暴露。例如，第二绝缘层INS2可以仅部分地设置在发光元件LD的预定区域之上，而不覆盖发光元件LD的第一端EP1和第二端EP2。第二绝缘层INS2可以在每个发射区域EMA中以独立的图案形成，但是本公开不限于此。此外，如图7中所示，如果在形成第二绝缘层INS2之前在第一绝缘层INS1与发光元件LD之间存在空间，则可以用第二绝缘层INS2填充该空间。因此，可以更稳定地支撑发光元件LD。
第一接触电极CNE1和第二接触电极CNE2可以设置在第一电极ELT1和第二电极ELT2以及发光元件LD的第一端EP1和第二端EP2上。在实施例中，第一接触电极CNE1和第二接触电极CNE2可以设置在同一层上，如图7中所示。在这种情况下，尽管第一接触电极CNE1和第二接触电极CNE2使用相同的导电材料通过相同的工艺形成，但是本公开不限于此。
第一接触电极CNE1和第二接触电极CNE2可以分别将发光元件LD的第一端EP1和第二端EP2电结合到第一电极ELT1和第二电极ELT2。
例如，第一接触电极CNE1可以设置在第一电极ELT1上，以与第一电极ELT1接触。例如，第一接触电极CNE1可以设置在第一电极ELT1的未被第一绝缘层INS1覆盖的一个区域(例如，第一接触器)上，使得第一接触电极CNE1与第一电极ELT1接触。此外，第一接触电极CNE1可以设置在至少一个发光元件LD的与第一电极ELT1相邻的第一端EP1上(例如，设置在多个发光元件LD的相应的第一端EP1上)，使得第一接触电极CNE1可以与第一端EP1接触。换句话说，第一接触电极CNE1可以设置成覆盖发光元件LD的第一端EP1和对应的第一电极ELT1的至少一个区域。因此，发光元件LD的第一端EP1可以电结合到第一电极ELT1。
同样地，第二接触电极CNE2可以设置在第二电极ELT2上，以与第二电极ELT2接触。例如，第二接触电极CNE2可以设置在第二电极ELT2的未被第一绝缘层INS1覆盖的一个区域(例如，第二接触器)上，使得第二接触电极CNE2与第二电极ELT2接触。此外，第二接触电极CNE2可以设置在至少一个发光元件LD的与第二电极ELT2相邻的第二端EP2上(例如，设置在多个发光元件LD的第二端EP2上)，使得第二接触电极CNE2可以与第二端EP2接触。换句话说，第二接触电极CNE2可以设置成覆盖发光元件LD的第二端EP2和相应的第二电极ELT2的至少一个区域。因此，发光元件LD的第二端EP2可以电结合到第二电极ELT2。
第三绝缘层INS3可以形成和/或设置在基体层SUB1的其上形成有第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、发光元件LD、第一接触电极CNE1和第二接触电极CNE2以及堤BNK的一个表面上，使得第三绝缘层INS3可以覆盖第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、发光元件LD、第一接触电极CNE1和第二接触电极CNE2以及堤BNK。第三绝缘层INS3可以包括包含至少一个无机层和/或有机层的薄膜封装层，但是本公开不限于此。在一些实施例中，还可以在第三绝缘层INS3之上设置未示出的至少一个外涂层。
在实施例中，第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3中的每者可以具有单层或多层结构，并且包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3中的每者可以包括各种公知的有机/无机绝缘材料以及SiNx，并且第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3中的每者的构成材料不受特别地限制。第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3可以包括不同的绝缘材料，或者第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3中的至少一些可以包括相同的绝缘材料。
如参照图7至图8b所述，由于显示面板PNL(或显示装置)包括导电图案CDP，因此可以防止下部结构因用于形成堤BNK的蚀刻操作(例如，干蚀刻操作)而损坏，并且发射区域EMA中的残留物可以在形成导电图案CDP的工艺期间被去除。此外，显示面板PNL(或显示装置)包括具有作为基本上直角的蚀刻轮廓角的堤BNK。因此，可以更有效地防止由于从发射区域EMA发射的光被引入到相邻的发射区域EMA中而导致的光学干涉。此外，在堤BNK通过干蚀刻操作形成的情况下，可以更容易地控制堤BNK的形状和/或高度(例如，2.5μm或更大的高度)，并且堤BNK可以具有期望的形状和/或高度。
尽管在图7至图8b中，堤BNK和导电图案CDP已经被示出为彼此分离的组件，但是本公开不限于此。例如，堤BNK可以具有包括导电图案CDP和形成在导电图案CDP上的至少一个颜色堤层(或黑色堤层)的双堆叠结构或多堆叠结构(或多层结构)。
图9a至图9c是示出沿着图6的线I-I'截取的子像素的其他示例的剖视图。图9a至图9c示出了与图7的子像素对应的子像素的剖面。
参照图7和图9a，图9a的子像素与图7的子像素的不同之处可以在于：图9a的子像素包括均具有半圆形剖面形状或半椭圆形剖面形状的第一分隔壁PW1和第二分隔壁PW2。除了第一分隔壁PW1和第二分隔壁PW2之外，图9a的子像素与图7的子像素基本上相同或相似，从而将省略重复的说明。
如图9a中所示，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有在宽度上从其底部到顶部减小的梯形的剖面形状。在这种情况下，第一分隔壁PW1和第二分隔壁PW2中的每者可以在至少一侧上具有弯曲表面。
换句话说，第一分隔壁PW1和第二分隔壁PW2中的每者的形状可以以各种方式改变，而不受特别地限制。在实施例中，第一分隔壁PW1和第二分隔壁PW2中的至少一者可以被省略或改变位置。
参照图7和图9b，图9b的子像素与图7的子像素的不同之处在于：图9b的子像素包括设置在不同层上的第一接触电极CNE1和第二接触电极CNE2。
第一接触电极CNE1可以设置在其中设置有第二绝缘层INS2的子像素区域SPA中。在实施例中，第一接触电极CNE1可以设置在设置于对应的子像素区域SPA中的第一电极ELT1上，使得第一接触电极CNE1与第一电极ELT1的一个区域接触。此外，第一接触电极CNE1可以设置在设置于对应的子像素区域SPA中的至少一个发光元件LD的第一端EP1上，使得第一接触电极CNE1与第一端EP1接触。由于第一接触电极CNE1，设置在子像素区域SPA中的至少一个发光元件LD的第一端EP1可以电结合到设置在对应的子像素区域SPA中的第一电极ELT1。
第四绝缘层INS4可以设置在其中设置有第一接触电极CNE1的子像素区域SPA中。在实施例中，第四绝缘层INS4可以覆盖设置在对应的子像素区域SPA中的第二绝缘层INS2和第一接触电极CNE1。
在实施例中，第四绝缘层INS4可以具有单层或多层结构，并且以与第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3的方式相似的方式包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第四绝缘层INS4可以包括各种公知的有机/无机绝缘材料以及SiNx。此外，第四绝缘层INS4可以包括与第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3的绝缘材料不同的绝缘材料，或者可以包括与第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3中的至少一些的绝缘材料相同的绝缘材料。
第二接触电极CNE2可以设置在其中设置有第四绝缘层INS4的每个子像素区域SPA中。在实施例中，第二接触电极CNE2可以设置在设置于对应的子像素区域SPA中的第二电极ELT2上，使得第二接触电极CNE2与第二电极ELT2的一个区域接触。此外，第二接触电极CNE2可以设置在设置于对应的子像素区域SPA中的至少一个发光元件LD的第二端EP2上，使得第二接触电极CNE2与第二端EP2接触。由于第二接触电极CNE2，设置在每个子像素区域SPA中的至少一个发光元件LD的第二端EP2可以电结合到设置在对应的子像素区域SPA中的第二电极ELT2。
第三绝缘层INS3可以形成和/或设置在基体层SUB1的其上形成有第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、发光元件LD以及第一接触电极CNE1和第二接触电极CNE2的一个表面上，使得第三绝缘层INS3可以覆盖第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、发光元件LD、第一接触电极CNE1和第二接触电极CNE2以及堤BNK。
参照图9b和图9c，图9c的子像素与图9b的子像素的不同之处可以在于：图9c的子像素包括均具有半圆形剖面形状或半椭圆形剖面形状的第一分隔壁PW1和第二分隔壁PW2。
如图9c中所示，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有在宽度上从其底部到顶部减小的梯形的剖面形状。在这种情况下，第一分隔壁PW1和第二分隔壁PW2中的每者可以在至少一侧上具有弯曲表面。
图10是示出沿着图6的线II-II'截取的像素的示例的剖视图。为了说明起见，图10示意性地示出了参照图7详细地描述的诸如像素电路层PCL(和基体层SUB1)的一些组件，并且将省略其详细说明。
参照图6和图10，第一子像素SPX1的发射区域EMA、第二子像素SPX2的发射区域EMA和第三子像素SPX3的发射区域EMA可以由堤BNK(和导电图案CDP)限定。
第一发光元件LD1可以设置在第一子像素SPX1的发射区域EMA中。第二发光元件LD2可以设置在第二子像素SPX2的发射区域EMA中。第三发光元件LD3可以设置在第三子像素SPX3的发射区域EMA中。这里，第一发光元件LD1可以是被配置为发射红光的红色发光二极管。第二发光元件LD2可以是被配置为发射绿光的绿色发光二极管。第三发光元件LD3可以是被配置为发射蓝光的蓝色发光二极管。在这种情况下，显示面板PNL(或显示装置)可以显示全色图像。
堤BNK可以阻挡从每个子像素SPX的发光元件LD发射的光穿过堤BNK，因此防止可能由于从每个发射区域EMA发射的光被引入到相邻的发射区域EMA中而导致的光学干涉。
发光元件LD可以发射具有彼此不同颜色的光。堤BNK可以阻挡相邻的发射区域EMA之间的光学干涉。因此，可以不需要单独的滤色器、黑矩阵等。因此，显示面板PNL(或显示装置)的结构可以简化，并且显示面板PNL(或显示装置)的厚度可以减小。
图11a至图11e是示出制造图7的子像素的工艺的示例的剖视图。图11a至图11e示出了在供应发光元件之前制造子像素的工艺的一些操作。图11a至图11e示意性地示出了图7中详细地描述的像素电路层PCL的基于其一些组件的结构，并且将省略其详细描述。
参照图11a，可以制备像素电路层PCL(或基体层SUB1)。
可以在像素电路层PCL上形成第一分隔壁PW1和第二分隔壁PW2。如参照图7描述的，第一分隔壁PW1和第二分隔壁PW2可以在发射区域EMA中设置在彼此间隔开的位置处。
可以在第一分隔壁PW1和第二分隔壁PW2之上分别形成第一电极ELT1和第二电极ELT2。第一电极ELT1和第二电极ELT2可以彼此间隔开。第一电极ELT1可以与第一分隔壁PW1叠置并且覆盖第一分隔壁PW1。第二电极ELT2可以与第二分隔壁PW2叠置并且覆盖第二分隔壁PW2。
可以在第一电极ELT1、第二电极ELT2和像素电路层PCL上形成第一绝缘层INS1。可以在像素电路层PCL的整个表面上设置第一绝缘层INS1，以覆盖第一电极ELT1和第二电极ELT2以及通过第一电极ELT1和第二电极ELT2暴露的像素电路层PCL。
参照图11b，可以在第一绝缘层INS1上形成导电层CDL。可以在第一绝缘层INS1的整个表面上设置导电层CDL。导电层CDL可以包括参照图7描述的导电图案CDP。可以在供应发光元件LD并使发光元件LD对准之后通过对导电层CDL进行图案化来形成导电图案CDP。
可以在导电层CDL上形成遮光层PR(或光致抗蚀剂层)。可以在导电层CDL上涂覆遮光材料(或光致抗蚀剂)，并且可以通过硬烘烤工艺来形成遮光层PR。遮光层PR可以包括参照图7描述的堤BNK。遮光层PR的厚度可以由涂层厚度确定。换句话说，可以通过调整涂层厚度而容易地调整堤BNK的高度。
参照图11c，可以在遮光层PR上形成掩模MASK。可以通过光学工艺对掩模MASK进行图案化。掩模MASK可以以包围发射区域EMA的形状设置，并且具有与参照图7描述的导电图案CDP和/或堤BNK的平面形状基本上相同的平面形状。
在实施例中，掩模MASK可以包括与导电层CDL的材料相同的材料，并且具有与导电层CDL的厚度相同的厚度。与导电图案CDP相似，掩模MASK可以包括透明导电材料，并且例如包括氧化铟锡(ITO)、氧化铟锌(IZO)、掺杂铝的氧化锌(AZO)、氧化镓铟锌(GIZO)、氧化锌(ZnO)或它们的组合。此外，与导电图案CDP相似，掩模MASK的厚度可以为
Figure BDA0003103591920000341
或更小或者
Figure BDA0003103591920000342
或更小。
参照图11d，通过干蚀刻去除遮光层PR的通过掩模MASK暴露的一部分(即，遮光层PR的设置在发射区域EMA中的一部分)，由此可以形成堤BNK。
由于导电层CDL设置在遮光层PR下面，因此可以防止发射区域EMA中的第一绝缘层INS1和/或第一电极ELT1和第二电极ELT2因干蚀刻操作而损坏。
如图11d中所示，遮光层PR的残留物RES可能存在于发射区域EMA中。作为参考，已经开发了用于在玻璃(或裸玻璃)上进行图案化的黑矩阵材料(诸如碳黑)，使得如果遮光层PR下面的层不是由玻璃形成的，则可能形成大量的残留物RES。因此，在本公开的实施例中的制造显示装置的方法中，可以通过在遮光层PR下面形成单独的导电层CDL并且在已经形成堤BNK之后去除导电层CDL来去除发射区域EMA中的残留物RES。
参照图11d和图11e，可以通过湿蚀刻操作去除掩模MASK和导电层CDL的通过堤BNK暴露的一部分(即，导电层CDL的设置在发射区域EMA中的一部分)来形成导电图案CDP。
在去除设导电层CDL的设置在发射区域EMA中的部分的同时，可以去除遮光层PR的残留物RES。
如参照图11a至图11e所述，在制造显示装置的方法中，由于在遮光层PR(或堤BNK)下面形成了导电层CDL，因此可以保护下部结构免受用于形成堤BNK的干蚀刻操作的影响。此外，在制造显示装置的方法中，可以在已经形成堤BNK之后通过去除发射区域EMA中的导电层CDL来去除遮光层PR的在发射区域EMA中的残留物RES。因此，可以防止发生由残留物RES导致的缺陷(例如，由残留物引起的短路或发光元件LD的缺陷的对准)。
图12a是示出图6的像素的对比示例的电子显微镜图像。图12b是示出图6的像素的示例的电子显微镜图像。
参照图12a，示出了包括由黑矩阵材料(诸如碳黑)形成的堤BNK而不包括参照图11b描述的导电层CDL的像素的平面图。
如图12a中所示，在发射区域EMA中会存在堤BNK(或遮光层PR)的大量残留物。残留物会引起子像素SPX中的短路缺陷或引起黑点缺陷，因此使图像质量劣化。
参照图12b，示出了包括通过图11a至图11e的工艺形成的堤BNK的像素的平面图。
如图12b中所示，在发射区域EMA中可以不存在堤BNK(或遮光层PR)的残留物，或者与图12a的实施例的残留物的量相比，残留物的量可以显著地减少。
图13a和图13b是示出使发光元件在图7的子像素中对准的工艺的示例的剖视图。图14a至图14c是示出制造图7的子像素的工艺的示例的剖视图。图13a和图13b示出了在制造子像素的工艺期间供应发光元件和使发光元件对准的工艺。图14a至图14c示出了在发光元件对准之后制造子像素的工艺的一部分。图13a至图14c示意性地示出了图7中详细地描述的像素电路层PCL的基于其一些组件的结构，并且将省略其详细描述。
参照图13a，在形成堤BNK(和导电图案CDP)之后，发光元件LD可以供应到发射区域EMA或设置在发射区域EMA中。发光元件LD可以分散在预定溶液DRL(或溶剂)中，并通过喷墨方案等供应到每个发射区域EMA。然而，供应发光元件LD的方案不限于前述方案，并且可以以各种其他方式将发光元件LD供应到发射区域EMA。
此后，将对准电压施加到第一电极ELT1和第二电极ELT2，使得可以在发射区域EMA中在第一电极ELT1与第二电极ELT2之间形成电场。因此，发光元件LD可以在发射区域EMA的第一电极ELT1与第二电极ELT2之间自对准。
可以将接地电压(GND)施加到第一电极ELT1，并且可以将交流电压(AC)施加到第二电极ELT2。可选地，可以将交流电压(AC)施加到第一电极ELT1，并且可以将接地电压(GND)施加到第二电极ELT2。
可以依次或同时执行供应发光元件LD的步骤和使发光元件LD对准的步骤。例如，可以在将发光元件LD供应到发射区域EMA的同时通过将对准电压供应到发射区域EMA的第一电极ELT1和第二电极ELT2来使发光元件LD对准。例如，可以在将发光元件LD供应到发射区域EMA之后通过将对准电压供应到发射区域EMA的第一电极ELT1和第二电极ELT2来使发光元件LD对准。换句话说，供应发光元件LD的步骤和使发光元件LD对准的步骤的顺序和/或方案不受特别地限制。
参照图13b，在发光元件LD已经对准之后，可以通过挥发方案或其他方案去除溶剂DRL。以这种方式，发光元件LD可以可靠地布置在第一电极ELT1与第二电极ELT2之间。
参照图14a，第二绝缘层INS2可以形成在发光元件LD之上，特别地，可以形成在于第一电极ELT1与第二电极ELT2之间对准的发光元件LD之上。第二绝缘层INS2可以填充到第一绝缘层INS1与发光元件LD之间的空间中。
可以通过对第二绝缘层INS2进行部分地图案化来使发光元件LD的第一端EP1和第二端EP2暴露。此外，当对第二绝缘层INS2进行图案化时，可以部分地去除第一绝缘层INS1，如图14a中所示。在这种情况下，可以使第一电极ELT1和第二电极ELT2暴露。
参照图14b，可以在第一电极ELT1和第二电极ELT2以及发光元件LD的第一端EP1和第二端EP2上设置第一接触电极CNE1和第二接触电极CNE2。使用同一导电材料通过同一工艺在同一层上设置第一接触电极CNE1和第二接触电极CNE2。
第一接触电极CNE1和第二接触电极CNE2可以分别将发光元件LD的第一端EP1和第二端EP2电结合到第一电极ELT1和第二电极ELT2。
参照图14c，可以在基体层SUB1的其上形成有第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、发光元件LD、第一接触电极CNE1和第二接触电极CNE2以及堤BNK的一个表面上形成第三绝缘层INS3，使得第三绝缘层INS3可以覆盖第一分隔壁PW1和第二分隔壁PW2、第一电极ELT1和第二电极ELT2、发光元件LD、第一接触电极CNE1和第二接触电极CNE2以及堤BNK。
尽管参照图14a至图14c已经描述了通过同一工艺在同一层上形成第一接触电极CNE1和第二接触电极CNE2的情况，但是本公开不限于此。如参照图9b和图9c所述，在形成第二绝缘层INS2之后，可以依次形成第一接触电极CNE1、第四绝缘层INS4和第二接触电极CNE2。
图15a至图15d是示出沿着图6的线I-I'截取的子像素的其他示例的剖视图。图15a至图15d示出了与图7的子像素对应的子像素的剖面。
参照图7和图15a，图15a的子像素与图7的子像素的不同之处在于：图15a的子像素包括设置在堤BNK上的导电图案CDP。除了堤BNK和导电图案CDP的设置之外，图15a的子像素与图17的子像素基本上相同或相似，因此将省略重复的说明。
如图15a中所示，堤BNK可以直接设置在第一绝缘层INS1上。如参照图7所述，堤BNK可以形成在子像素SPX之间以包围子像素SPX的相应的发射区域EMA，使得可以形成用于限定子像素SPX的发射区域EMA的像素限定层。
导电图案CDP可以设置在堤BNK上。导电图案CDP可以形成在子像素SPX之间以包围子像素SPX的相应的发射区域EMA，并且可以在厚度方向上与堤BNK叠置，并且与堤BNK完全叠置。
导电图案CDP可以用作掩模。堤BNK可以通过干蚀刻操作来形成。如参照图8a所述，堤BNK可以具有矩形剖面形状，或者堤BNK的蚀刻轮廓角可以是基本上直角。然而，本公开不限于此。如参照图8b所述，堤BNK可以具有梯形剖面形状或弯曲形状，并且其蚀刻轮廓角可以是45°或更大，例如，在70°至90°的范围内。
在实施例中，堤BNK可以具有滤色器材料。如参照图7所述，在堤BNK包括滤色器材料的情况下，与使用黑矩阵材料(诸如碳黑)的情况相比，可以防止出现堤BNK的残留物。
子像素可以包括具有各种形状的第一分隔壁PW1和第二分隔壁PW2。如图15a和图15c中所示，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有在宽度上向上减小的梯形剖面形状。或者，如图15b和图15d中所示，第一分隔壁PW1和第二分隔壁PW2中的每者可以具有在宽度上向上减小的半圆形剖面形状或半椭圆形剖面形状。
此外，子像素可以包括设置在相同的层或不同的层上的第一接触电极CNE1和第二接触电极CNE2。如图15a和图15b中所示，第一接触电极CNE1和第二接触电极CNE2可以通过同一工艺形成在同一层上。如图15c和图15d中所示，第一接触电极CNE1和第二接触电极CNE2可以通过不同的工艺依次形成在不同的层上。
如参照图15a至图15d所述，显示面板PNL(或显示装置)包括具有作为基本上直角的蚀刻轮廓角的堤BNK。因此，可以更有效地防止由于从发射区域EMA发射的光被引入到相邻的发射区域EMA中而导致的光学干涉。此外，在堤BNK通过干蚀刻操作形成的情况下，可以更容易地控制堤BNK的形状和/或高度(例如，2.5μm或更大的高度)。
图16a至图16d是示出制造图15a的子像素的工艺的示例的剖视图。图16a至图16d示出了制造子像素直到发光元件的对准的工艺的一些操作。此外，除了形成图11b的导电层CDL的操作之外，图16a至图16d的操作与参照图11a至图11e描述的操作基本上相同或相似，从而将跳过其重复的说明。
图16a至图16d示意性地示出了上述像素电路层PCL的基于其一些组件的结构，并且将省略其详细描述。
参照图16a，可以在像素电路层PCL(或基体层SUB1)上形成第一分隔壁PW1和第二分隔壁PW2。可以分别在第一分隔壁PW1和第二分隔壁PW2上形成第一电极ELT1和第二电极ELT2。可以在第一电极ELT1、第二电极ELT2和像素电路层PCL上形成第一绝缘层INS1。
随后，可以在第一绝缘层INS1上形成遮光层PR(或光致抗蚀剂层)。
参照图16b，可以在遮光层PR上形成掩模MASK。可以将掩模MASK设置成包围发射区域EMA。
参照图16c，通过干蚀刻去除遮光层PR的通过掩模MASK暴露的一部分(即，遮光层PR的设置在发射区域EMA中的一部分)，由此可以形成堤BNK。
尽管遮光层PR的残留物RES可能存在于发射区域EMA中，但是残留物RES可以减少，因为遮光层PR由滤色器材料形成。
参照图16d，在形成堤BNK(和导电图案CDP)之后，可以将发光元件LD供应到发射区域EMA中或设置在发射区域EMA中。
在图16d的操作之后，可以使用图14a至图14c的操作。
如参照图16a至图16d所述，在制造显示装置的方法中，通过干蚀刻工艺而不是使用光学工艺形成堤BNK，使得堤BNK的蚀刻轮廓角可以被控制为45°或更大或者在70°至90°的范围内。此外，可以通过调整遮光层PR的涂覆厚度来容易地控制堤BNK的厚度。
如上所述，根据本公开的各种实施例的显示装置可以包括包围其中设置有至少一个发光元件LD的每个发射区域EMA的堤BNK。
特别地，在本公开的实施例中，通过干蚀刻工艺而不是使用光学工艺形成堤BNK，使得可以容易地形成具有期望的轮廓角(例如，70°或更大)和期望厚度(例如，2.5μm或更大)的堤BNK。堤BNK可以防止光在侧向方向上从发射区域EMA泄漏，使得可以防止在相邻的子像素SPX之间发生颜色混合现象。
此外，由于导电图案CDP(或导电层CDL)形成在堤BNK下面，因此可以防止下部结构(例如，第一绝缘层INS1以及第一电极ELT1和第二电极ELT2)在干蚀刻工艺期间被损坏，并且堤BNK的残留物可以随着导电图案CDP的形成而被去除。因此，可以防止引起由残留物导致的缺陷(例如，可归因于残留物的短路缺陷或发光元件LD的对准缺陷)。
在本公开的实施例中，每个子像素SPX可以形成每个发光器件。例如，与红色子像素对应的第一子像素SPX1可以形成红色发光器件，与绿色子像素对应的第二子像素SPX2可以形成绿色发光器件，并且与蓝色子像素对应的第三子像素SPX3可以形成蓝色发光器件。包括第一子像素SPX1、第二子像素SPX2和第三子像素SPX3的全色像素PXL可以形成全色发光器件。换句话说，本公开的实施例不仅限于显示装置，并且可以广泛地应用于需要光源的其他种类的装置。
虽然通过详细实施例描述了本公开的精神和范围，但是应当注意的是，上述实施例仅仅是描述性的，而不应被认为是限制性的。本领域技术人员应当理解的是，在不脱离由权利要求限定的本公开的范围的情况下，可以在这里进行各种改变、替换和变更。
本公开的范围不受本说明书的详细描述的限制，并且应当由所附权利要求限定。此外，本公开的从权利要求及其等同物的含义和范围衍生的所有改变或修改应被解释为包括在本公开的范围内。

Claims (20)

1.一种显示装置，所述显示装置包括：
像素电路层；
第一电极和第二电极，设置在所述像素电路层上，并且彼此间隔开；
第一绝缘层，设置在所述像素电路层、所述第一电极和所述第二电极上；
导电图案，设置在所述第一绝缘层上，并且与所述第一电极和所述第二电极电绝缘；
堤，设置在所述导电图案上；以及
发光元件，在所述第一电极与所述第二电极之间设置在所述绝缘层上，并且电结合到所述第一电极和所述第二电极。
2.根据权利要求1所述的显示装置，其中，所述堤的侧壁与所述第一绝缘层的上表面之间的角在70°至90°的范围内。
3.根据权利要求2所述的显示装置，其中，所述堤与所述导电图案完全叠置，并且
其中，所述堤的所述侧壁位于与所述导电图案的侧壁的平面相同的平面中。
4.根据权利要求3所述的显示装置，其中，所述堤在其与所述导电图案接界的边界表面中包括凹槽，所述凹槽形成在所述堤的所述侧壁中，并且
其中，所述堤的与所述边界表面相邻的部分具有倒锥形形状。
5.根据权利要求2所述的显示装置，其中，所述堤与所述导电图案叠置，并且
其中，在所述堤与所述导电图案之间的边界表面上，所述堤的第一宽度比所述导电图案的第二宽度大。
6.根据权利要求1所述的显示装置，其中，所述导电图案包括通过湿蚀刻去除的导电材料。
7.根据权利要求6所述的显示装置，其中，所述导电图案包括透明导电材料。
8.根据权利要求1所述的显示装置，其中，所述堤包括遮光材料，所述遮光材料设置成阻挡从所述发光元件入射的光。
9.根据权利要求1所述的显示装置，所述显示装置还包括：
第一分隔壁，置于所述第一电极与所述像素电路层之间；以及
第二分隔壁，置于所述第二电极与所述像素电路层之间，
其中，所述发光元件设置在所述第一分隔壁与所述第二分隔壁之间，并且
其中，所述堤的厚度比所述第一分隔壁的厚度大。
10.根据权利要求9所述的显示装置，其中，所述导电图案不与所述第一分隔壁和所述第二分隔壁叠置。
11.根据权利要求9所述的显示装置，所述显示装置还包括：
第一接触电极，设置在所述发光元件中的每个发光元件的第一端和所述第一电极的一个区域上，并且被配置为将所述第一端电连接到所述第一电极；以及
第二接触电极，设置在所述发光元件中的每个发光元件的第二端和所述第二电极的一个区域上，并且被配置为将所述第二端电连接到所述第二电极。
12.根据权利要求11所述的显示装置，其中，所述导电图案、所述第一接触电极和所述第二接触电极设置在同一平面上。
13.根据权利要求12所述的显示装置，其中，所述导电图案的厚度与所述第一接触电极的厚度不同。
14.根据权利要求1所述的显示装置，其中，所述像素电路层包括通过所述堤彼此分离的第一发射区域、第二发射区域和第三发射区域，
其中，所述发光元件包括设置在所述第一发射区域中的第一发光元件、设置在所述第二发射区域中的第二发光元件和设置在所述第三发射区域中的第三发光元件，并且
其中，所述第一发光元件、所述第二发光元件和所述第三发光元件发射不同颜色的光。
15.根据权利要求1所述的显示装置，其中，所述发光元件中的每个发光元件包括具有从纳米级至微米级的范围的尺寸的棒状发光二极管。
16.一种显示装置，所述显示装置包括：
像素电路层；
第一电极和第二电极，设置在所述像素电路层上，并且彼此间隔开；
第一绝缘层，设置在所述像素电路层、所述第一电极和所述第二电极上；
堤，形成在所述第一绝缘层上；
导电图案，设置成与所述堤叠置，并且与所述第一电极和所述第二电极电绝缘；以及
发光元件，在所述第一电极与所述第二电极之间设置在所述绝缘层上，并且电结合到所述第一电极和所述第二电极。
17.一种制造显示装置的方法，所述方法包括以下步骤：
制备像素电路层；
在像素电路层上形成彼此间隔开的第一电极和第二电极；
在所述像素电路层、所述第一电极和所述第二电极上形成第一绝缘层；
在所述绝缘层上形成遮光层；
对所述遮光层进行图案化；以及
通过对通过所述掩模暴露的所述遮光层进行蚀刻来形成堤。
18.根据权利要求17所述的方法，其中，在所述第一绝缘层上形成所述遮光层的步骤包括：
在所述第一绝缘层上形成导电层；以及
在所述导电层上形成所述遮光层。
19.根据权利要求18所述的方法，其中，形成所述堤的步骤包括：
对通过所述掩模暴露的所述遮光层进行干蚀刻；以及
对所述导电层的通过所述掩模暴露的部分和所述掩模进行湿蚀刻。
20.根据权利要求18所述的方法，其中，所述掩模和所述导电层包括相同的材料。
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