CN117915676A - 发光元件、包括其的显示装置及制造发光元件的方法 - Google Patents

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Abstract

发光元件可以包括绝缘膜、电极层、第一半导体层、设置在第一半导体层上的发射层以及设置在发射层上的第二半导体层。绝缘膜可以围绕第一半导体层的侧表面、发射层的侧表面和第二半导体层的侧表面。电极层可以设置在第二半导体层和绝缘膜上。绝缘膜可以不围绕电极层。

Description

发光元件、包括其的显示装置及制造发光元件的方法
相关申请的交叉引用
本申请要求于2022年10月17日在韩国知识产权局提交的第10-2022-0133544号韩国专利申请的优先权和权益，所述韩国专利申请的全部内容通过引用并入本文中。
技术领域
本公开的各种实施方式涉及发光元件、包括发光元件的显示装置及制造发光元件的方法。
背景技术
近来，对信息显示的兴趣日益增长。因此，对显示装置的研究和开发在持续进行。
发明内容
本公开的各种实施方式涉及具有改善的光特性并且能够防止发生短路的发光元件、包括发光元件的显示装置及制造发光元件的方法。
本公开的方面不限于上述方面，并且本领域技术人员将从伴随的描述中清楚地理解其它未提及的方面。
本公开的实施方式可以提供发光元件，所述发光元件可以包括：第一半导体层；发射层，设置在第一半导体层上；第二半导体层，设置在发射层上；绝缘膜，围绕第一半导体层的侧表面、发射层的侧表面和第二半导体层的侧表面；以及电极层，设置在第二半导体层和绝缘膜上。绝缘膜可以不围绕电极层。
第二半导体层的上表面和绝缘膜的上表面可以位于基本上相同的平面中。电极层可以直接设置在绝缘膜的上表面上。
第一半导体层的直径和第二半导体层的直径可以基本上彼此相同。
绝缘膜的与第二半导体层物理接触的部分的厚度和绝缘膜的与第一半导体层物理接触的另一部分的厚度可以基本上彼此相同。
电极层可以具有瓶盖形状。
在平面图中，电极层可以包括相比于与发光元件对应的虚拟六边形的边进一步突出的突起。
对于虚拟六边形的每一个边，电极层可以包括至少两个突起。
在平面图中，电极层的直径可以大于绝缘膜的直径。
电极层可以部分地覆盖绝缘膜的与绝缘膜的上表面相邻的侧表面。
相对于第二半导体层的上表面，电极层可以具有约90°或更小的倾角。
相对于第二半导体层的上表面，电极层可以具有约90°或更大的倾角。
在绝缘膜和电极层之间的边界处，电极层的直径可以大于第二半导体层的直径并且小于绝缘膜的直径。
相对于第二半导体层的上表面，电极层可以具有约90°或更小的倾角。
相对于第二半导体层的上表面，电极层可以具有约90°或更大的倾角。
本公开的实施方式可以提供显示装置，所述显示装置可以包括像素，所述像素包括第一电极、第二电极和发光元件，所述发光元件包括电连接到第一电极的第一端部和电连接到第二电极的第二端部。发光元件可以包括在从第二端部到第一端部的方向上依次设置的第一半导体层、发射层、第二半导体层和电极层以及围绕第一半导体层的侧表面、发射层的侧表面和第二半导体层的侧表面的绝缘膜。电极层可以部分地覆盖绝缘膜。绝缘膜可以不围绕电极层。
第一半导体层的直径和第二半导体层的直径可以基本上彼此相同。
电极层可以具有瓶盖形状。电极层可以包括在发光元件的宽度方向上突出的突起。
本公开的实施方式可以提供制造发光元件的方法。所述方法可以包括：在衬底上依次形成第一半导体层、发射层和第二半导体层；将包括第一半导体层、发射层和第二半导体层的堆叠图案化成杆形状；在堆叠的侧表面上形成绝缘膜；在第二半导体层和绝缘膜上形成电极层；以及将包括堆叠、绝缘膜和电极层的发光元件与衬底分离。
形成电极层可以包括：使用溅射技术初步形成仅覆盖堆叠的上端部的电极层；以及使用湿法蚀刻技术蚀刻初步形成的电极层。
第一半导体层的直径和第二半导体层的直径可以基本上彼此相同。
电极层可以具有瓶盖形状。电极层可以包括在发光元件的宽度方向上突出的突起。
各种实施方式的细节包括在详细描述和附图中。
附图说明
图1是示意性示出根据实施方式的发光元件的立体图。
图2是示意性示出图1的发光元件的实施方式的剖视图。
图3是示意性示出图1的发光元件的实施方式的平面图。
图4是示意性示出发光元件的比较例的图。
图5是示意性示出图1的发光元件的实施方式的图。
图6至图9是分别示意性示出图1的发光元件的不同实施方式的剖视图。
图10至图18是各自示意性示出制造根据实施方式的发光元件的方法的剖视图。
图19是示意性示出根据实施方式的显示装置的平面图。
图20和图21是各自示意性示出包括在图19的显示装置中的像素的实施方式的电路图。
图22是示意性示出图21的像素的实施方式的平面图。
图23是示意性示出图19的显示装置的实施方式的剖视图。
图24是示意性示出图23的区域的放大剖视图。
具体实施方式
由于本公开允许各种变化和诸多实施方式，因此在附图中可以仅示出一些特定实施方式并在书面描述中详细描述。然而，这并不旨在将本公开限制于特定的实践模式，并且应当理解，不背离本公开的技术范围的所有改变、等同和替代都包含在本公开中。
将理解，尽管本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不背离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。在本公开中，单数形式旨在也包括复数形式，除非上下文另外清楚地指示。
还将理解，当在本说明书中使用术语“包括”、“包含”、“具有”等时，其指定所陈述的特征、整数、步骤、操作、元件、组件和/或其组合的存在，但是不排除一个或更多个其它特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。此外，在诸如层、膜、区域或板的第一部分设置在第二部分上的情况下，不仅可以第一部分直接在第二部分上，而且还可以第三部分介于它们之间。当表示在第二部分上形成诸如层、膜、区域或板的第一部分时，第二部分的其上形成有第一部分的表面不限于第二部分的上表面，而是可以包括第二部分的诸如侧表面或下表面的其它表面。在诸如层、膜、区域或板的第一部分在第二部分下方的情况下，不仅可以第一部分直接在第二部分下方，而且还可以第三部分介于它们之间。
将参考结合附图详细描述的实施方式来公开本公开的优点和特征以及用于实现本公开的优点和特征的方法。然而，应当注意，本公开不限于这些实施方式，而是可以以各种其它方式来实施。在本说明书中，“连接/联接”不仅是指一个组件直接连接到另一组件，而且还指通过中间组件间接连接到另一组件。此外，在本公开的实施方式中，两个组件之间的术语“连接”可以包括电连接和/或物理连接。
在说明书和权利要求书中，出于其含义和解释的目的，术语“和/或”旨在包括术语“和”与“或”的任何组合。例如，“A和/或B”可以理解为意指包括“A、B或者A和B”的任何组合。术语“和”与“或”可以以结合或分离的意义使用，并且可以理解为等同于“和/或”。
在说明书和权利要求书中，出于其含义和解释的目的，短语“……中的至少一个”旨在包括“选自……的组中的至少一个”的含义。例如，“A和B中的至少一个”可以理解为意指包括“A、B或者A和B”的任何组合。
如本文中所使用的，“约”或“近似”或“基本上”包括所陈述的值并且意指在如由本领域普通技术人员考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的限制)而确定的特定值的可接受偏差范围内。例如，“约”可以意指在所陈述的值的一个或更多个标准偏差内，或者在所陈述的值的±30％、±20％、±10％、±5％内。
图1是示意性示出根据实施方式的发光元件LD的立体图。图2是示意性示出图1的发光元件LD的实施方式的剖视图。例如，图2示出了发光元件LD的与图1的线I-I’对应的剖面的实施方式。图3是示出图1的发光元件LD的实施方式的示意性平面图。图3示出了当在发光元件LD的纵向方向上观察时的发光元件LD，并且例如示出了电极层ETL的平面图的实施方式。
参考图1和图2，发光元件LD可以包括在一个方向上(例如，在纵向方向或厚度方向上)依次设置和/或堆叠的第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL。在实施方式中，发光元件LD还可以包括至少一个其它半导体层(例如，设置在发射层EML上方和/或下方的至少一个其它半导体层)和/或至少一个电极层(例如，设置在第一半导体层SCL1周围的电极层)。
在实施方式中，发光元件LD可以设置成杆状形状。在本公开的实施方式的描述中，术语“杆状形状”可以包括各种类型的杆状形状或棒状形状(包括圆柱形形状或多边形形状)，并且其剖面形状没有特别限制。在实施方式中，发光元件LD的长度L可以大于其直径D(或其剖面的宽度)。
在实施方式中，发光元件LD可以具有纳米到微米的小尺寸。例如，发光元件LD可以具有纳米到微米的直径D(或其剖面的宽度)和/或长度L。例如，发光元件LD可以具有近似几十纳米到近似几十微米的直径D和/或长度L。例如，发光元件LD的长度L可以为近似1μm到近似10μm，或者可以为近似3.5μm到近似4μm。发光元件LD的直径D可以为近似0.1μm到近似1μm，或者可以为近似500nm到近似600nm。这里，可以改变发光元件LD的尺寸。
发光元件LD可以包括彼此面对的第一端部EP1和第二端部EP2。例如，发光元件LD可以包括在其在纵向方向(或厚度方向)上的相对端部上的第一端部EP1和第二端部EP2。发光元件LD的第一端部EP1可以包括发光元件LD的第一基础表面(例如，上表面)和/或其外围区域。发光元件LD的第二端部EP2可以包括发光元件LD的第二基础表面(例如，下表面)和/或其外围区域。
在实施方式中，第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL可以在从发光元件LD的第二端部EP2到其第一端部EP1的方向上依次设置。例如，电极层ETL可以设置在发光元件LD的第一端部EP1上。第一半导体层SCL1(或设置成与第一半导体层SCL1相邻并且电连接到第一半导体层SCL1的另一电极)可以设置在发光元件LD的第二端部EP2上。
发光元件LD还可以包括围绕第一半导体层SCL1的侧表面、发射层EML的侧表面和第二半导体层SCL2的侧表面的绝缘膜INF。绝缘膜INF可以不围绕电极层ETL。
第一半导体层SCL1可以包括第一导电半导体层，第一导电半导体层包括第一导电掺杂剂。例如，第一半导体层SCL1可以是包括N型掺杂剂的N型半导体层。
在实施方式中，第一半导体层SCL1可以包括基于氮化物的半导体材料或基于磷化物的半导体材料。例如，第一半导体层SCL1可以包括包括GaN、AlGaN、InGaN、InAlGaN、AlN和InN中的至少一种材料的基于氮化物的半导体材料，或者可以包括包括GaP、InGaP、AlGaP、InAlGaP、AlP和InP中的至少一种材料的基于磷化物的半导体材料。在实施方式中，第一半导体层SCL1可以包括诸如Si、Ge和Sn的N型掺杂剂。然而，用于形成第一半导体层SCL1的材料不限于前述材料，并且可以使用各种其它材料来形成第一半导体层SCL1。
发射层EML(或称为“有源层”)可以设置在第一半导体层SCL1上。发射层EML可以包括单量子阱(QW)或多量子阱结构。如果在发光元件LD的相对端部之间施加等于或大于阈值电压的电压，则发光元件LD可以通过发射层EML中电子-空穴对的复合来发射光。
在实施方式中，发射层EML可以发射可见光波长带的光，例如近似400nm到近似900nm的波长带的光。例如，发射层EML可以发射具有近似450nm到近似480nm的波长的蓝光、具有近似480nm到近似560nm的波长的绿光或者具有近似620nm到近似750nm的波长的红光。可以改变从发射层EML产生的光的颜色和/或波长带。
在实施方式中，发射层EML可以包括基于氮化物的半导体材料或基于磷化物的半导体材料。例如，发射层EML可以包括包括GaN、AlGaN、InGaN、InAlGaN、AlN、InN和AlInN中的至少一种材料的基于氮化物的半导体材料，或者可以包括包括GaP、InGaP、AlGaP、InAlGaP、AlP和InP中的至少一种材料的基于磷化物的半导体材料。形成发射层EML的材料不限于此。可以使用各种其它材料来形成发射层EML。
在实施方式中，发射层EML可以包括涉及光的颜色(或波长带)的元素。从发射层EML产生的光的颜色可以通过调节元素的含量和/或组成比来控制。例如，发射层EML可以具有通过交替和/或重复堆叠GaN层和InGaN层而形成的多层结构，并且可以发射根据包括在InGaN层中的铟(In)的含量和/或组成比而确定的特定颜色的光。因此，能够发射期望颜色的光的发光元件LD可以通过调节包括在发射层EML中的铟(In)的含量和/或组成比来制造。
第二半导体层SCL2可以设置在发射层EML上。第二半导体层SCL2可以包括第二导电半导体层，第二导电半导体层包括第二导电掺杂剂。例如，第二半导体层SCL2可以是包括P型掺杂剂的P型半导体层。
在实施方式中，第二半导体层SCL2可以包括基于氮化物的半导体材料或基于磷化物的半导体材料。例如，第二半导体层SCL2可以包括包括GaN、AlGaN、InGaN、InAlGaN、AlN和InN中的至少一种材料的基于氮化物的半导体材料，或者可以包括包括GaP、InGaP、AlGaP、InAlGaP、AlP和InP中的至少一种材料的基于磷化物的半导体材料。在实施方式中，第二半导体层SCL2可以包括诸如Mg的P型掺杂剂。然而，用于形成第二半导体层SCL2的材料不限于前述材料，并且可以使用各种其它材料来形成第二半导体层SCL2。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以包括相同的半导体材料，并且可以包括不同类型的导电掺杂剂。在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以包括不同的半导体材料，并且可以包括不同类型的导电掺杂剂。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以相对于发光元件LD的纵向方向具有不同的长度(或厚度)。例如，相对于发光元件LD的纵向方向，第一半导体层SCL1可以具有比第二半导体层SCL2的长度(或厚度)大的长度(或厚度)。因此，可以将发射层EML设置成靠近第一端部EP1(例如，P型端部)而不是第二端部EP2(例如，N型端部)。
在实施方式中，第一半导体层SCL1和第二半导体层SCL2可以具有相同的宽度(或直径)。例如，第一半导体层SCL1可以在发光元件LD的纵向方向上具有均匀的第一宽度W1。第二半导体层SCL2可以在发光元件LD的纵向方向上具有均匀的第二宽度W2。第一宽度W1和第二宽度W2可以基本上彼此相同。
绝缘膜INF可以设置在发光元件LD的表面上，以围绕第一半导体层SCL1、发射层EML和第二半导体层SCL2的侧表面。
在绝缘膜INF设置在发光元件LD的表面上的情况下，可以防止发生通过发光元件LD的短路。因此，可以确保发光元件LD的电稳定性。此外，如果绝缘膜INF设置在发光元件LD的表面上，则可以最小化发光元件LD的表面上的缺陷的出现，由此可以改善发光元件LD的寿命和效率。
绝缘膜INF可以包括透明绝缘材料。由此，从发射层EML产生的光可以在穿过绝缘膜INF之后发射到发光元件LD的外部。例如，绝缘膜INF可以包括硅氧化物(SiOx，例如SiO2)、硅氮化物(SiNx，例如Si3N4)、铝氧化物(AlxOy，例如Al2O3)、钛氧化物(TixOy，例如TiO2)和铪氧化物(HfOx)中的至少一种绝缘材料或者其它绝缘材料。
绝缘膜INF可以具有单层结构或多层结构。例如，绝缘膜INF可以具有双层结构。
绝缘膜INF可以允许分别在发光元件LD的第一端部EP1和第二端部EP2上暴露第一半导体层SCL1和第二半导体层SCL2。例如，绝缘膜INF可以不设置在第二半导体层SCL2的上表面上，使得第二半导体层SCL2的上表面可以在发光元件LD的第一端部EP1上暴露。此外，绝缘膜INF可以不设置在第一半导体层SCL1的下表面(例如，发光元件LD的底表面)上，使得第一半导体层SCL1的下表面可以在发光元件LD的第二端部EP2上暴露。因此，第一半导体层SCL1和第二半导体层SCL2各自可以连接到至少一个电极、至少一条线和/或至少一个导电图案，使得驱动电压和/或信号可以施加到发光元件LD的第一端部EP1和第二端部EP2。
绝缘膜INF可以完全围绕第二半导体层SCL2的侧表面。因此，可以确保发光元件LD的电稳定性，从而可以防止发生通过发光元件LD的短路。
在实施方式中，绝缘膜INF可以具有整体均匀的厚度。例如，绝缘膜INF可以在围绕第二半导体层SCL2、发射层EML和第一半导体层SCL1的整个区域中具有均匀的厚度(例如，第一厚度TH1)。例如，绝缘膜INF的与第二半导体层SCL2接触的部分的厚度可以与绝缘膜INF的与第一半导体层SCL1接触的另一部分的厚度基本上相同。例如，绝缘膜INF在围绕第二半导体层SCL2、发射层EML和第一半导体层SCL1的整个区域中可以具有约10nm或更大的第一厚度TH1。因为绝缘膜INF具有整体均匀的厚度，所以绝缘膜INF可以具有与第一半导体层SCL1的侧表面的形状、发射层EML的侧表面的形状和第二半导体层SCL2的侧表面的形状对应的表面轮廓。
此外，绝缘膜INF可以具有即使由于在蚀刻绝缘膜INF以在第一端部EP1上暴露电极层ETL的工艺和/或其它后续工艺(例如，使用发光元件LD形成像素的像素工艺)期间可能发生过蚀刻事件而导致在第二半导体层SCL2和/或发射层EML周围的绝缘膜INF被蚀刻部分厚度也使绝缘膜INF能够保留在第二半导体层SCL2和发射层EML的侧表面上的厚度。例如，考虑到用于在后续工艺期间可能发生的过蚀刻的余量，绝缘膜INF可以形成为具有足以可靠地围绕第二半导体层SCL2和发射层EML的厚度(例如，约10nm或更大的厚度)。
绝缘膜INF的厚度、表面轮廓等可以根据实施方式而改变。例如，根据用于形成绝缘膜INF的工艺方案、工艺条件、材料等，可以改变绝缘膜INF的厚度和/或表面轮廓。在实施方式中，在通过使用能够形成具有高台阶覆盖的膜的原子层沉积(ALD)处理技术来形成绝缘膜INF的情况下，绝缘膜INF可以具有与第一半导体层SCL1的侧表面、发射层EML的侧表面、第二半导体层SCL2的侧表面和电极层ETL的侧表面的形状对应(遵循所述形状)的表面轮廓，并且绝缘膜INF可以具有整体均匀的厚度。
电极层ETL可以在发光元件LD的纵向方向上设置在第二半导体层SCL2和绝缘膜INF上。例如，电极层ETL可以直接设置在第二半导体层SCL2和绝缘膜INF上，使得电极层ETL在第一表面S1上接触第二半导体层SCL2的上表面和绝缘膜INF的上表面两者。第二半导体层SCL2的上表面和绝缘膜INF的上表面可以设置在基本上相同的平面(例如，与第一表面S1相同的平面)上。
电极层ETL可以保护第二半导体层SCL2并且形成用于有效地将第二半导体层SCL2连接到电极、线等的电极。例如，电极层ETL可以是欧姆接触电极或肖特基接触电极。
在实施方式中，电极层ETL可以包括金属或金属氧化物。例如，电极层ETL可以由诸如铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、铜(Cu)、其氧化物或合金、铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟锡锌氧化物(ITZO)、氧化锌(ZnO)、二氧化锡(SnO2)或氧化铟(In2O3)的透明导电材料单独地或组合地形成。形成电极层ETL的材料不限于前述材料。可以使用各种其它材料来形成电极层ETL。
在实施方式中，电极层ETL可以是基本上透明的。因此，从发光元件LD产生的光可以在穿过电极层ETL之后从发光元件LD的第一端部EP1发射。
电极层ETL可以包括第一表面S1(例如，电极层ETL的下表面)和第二表面S2(例如，电极层ETL的上表面)。此外，电极层ETL可以包括将第一表面S1连接到第二表面S2的侧表面(也称为电极层ETL的“第三表面”)。电极层ETL的第一表面S1和第二表面S2可以具有不同的宽度和/或表面积。例如，电极层ETL的第一表面S1可以具有比电极层ETL的第二表面S2大(例如，比电极层ETL的第二表面S2宽)的宽度和/或表面积。电极层ETL的第一表面S1的宽度和/或表面积可以大于第二半导体层SCL2的上表面的宽度和/或表面积。电极层ETL的第二表面S2的宽度和/或表面积可以小于或等于第二半导体层SCL2的上表面的宽度和/或表面积，但是本公开不限于此。例如，电极层ETL的第二表面S2的宽度和/或表面积可以大于第二半导体层SCL2的上表面的宽度和/或表面积。电极层ETL的侧表面可以具有相对于电极层ETL的第一表面S1(或发光元件LD的底表面)以一定范围内的角度倾斜的斜率。例如，电极层ETL的侧表面可以具有与近似约45°到约90°的角度对应的倾角。电极层ETL可以具有锥形剖面形状，但是本公开不限于此。
在实施方式中，电极层ETL可以完全围绕或覆盖绝缘膜INF的上表面。然而，本公开不限于前述内容，并且电极层ETL可以仅覆盖绝缘膜INF的上表面的一部分。
在实施方式中，电极层ETL可以具有近似100nm到近似200nm的厚度。电极层ETL的厚度可以根据实施方式以各种方式改变。在电极层ETL具有相对小的厚度(例如，近似100nm到近似200nm的示例厚度)的情况下，可以防止或最小化由电极层ETL的形成而导致的发光元件LD的光输出效率的降低。
在实施方式中，电极层ETL可以具有瓶盖形状(或轮廓)，并且包括在发光元件LD的宽度方向上突出的突起PRT。与具有圆形形状的电极层相比，具有瓶盖形状的电极层ETL可以具有大的或增加的粗糙度。
参考图1至图3，电极层ETL可以包括相比于六边形(例如，虚拟六边形)的边进一步突出的突起PRT。这里，六边形可以与发光元件LD(或绝缘膜INF或第二半导体层SCL2)的外周表面对应。六边形的直径可以与发光元件LD的直径D相同。六边形的表面区域的中心可以与发光元件LD的表面区域的中心对应。尽管为了便于说明，已经描述了六边形，但是发光元件LD的平面形状不限于六边形。
在实施方式中，对于六边形的每一个边，电极层ETL可以包括至少一个突起PRT。例如，对于六边形的每一个边，电极层ETL可以包括两个突起PRT。然而，本公开不限于前述内容。对于六边形的每一个边，电极层ETL可以包括三个或更多个突起PRT。
尽管将参考图16和图17来描述，但是电极层ETL可以以围绕第二半导体层SCL2和绝缘膜INF的球体的形式沉积。电极层ETL可以通过蚀刻(例如，湿法蚀刻)工艺来处理以具有瓶盖形状(或轮廓)。
在电极层ETL具有瓶盖形状或包括突起PRT的情况下，电极层ETL可以具有相对大(宽)的表面积(或接触面积)。例如，在电极层ETL连接到电极或线(例如，用于施加驱动电力电压和/或信号的电极或线)的情况下，电极层ETL可以通过相对大的接触面积更可靠地连接到电极或线。
发光元件LD的结构、形状、尺寸和/或类型可以根据实施方式而改变。例如，发光元件LD的结构、形状、尺寸和/或类型可以根据使用发光元件LD的发光器件的设计条件或期望的发射特性而以各种方式改变。
包括发光元件LD的发光器件可以用于可能需要光源的各种装置中。例如，多个发光元件LD可以设置在显示装置的像素中，使得发光元件LD可以用作像素的光源。发光元件LD也可以用于需要光源的诸如照明装置的各种装置中。
图4是示意性示出发光元件LD_C的比较例的图。图4示出了与发光元件LD_C的立体图、平面图和剖视图(或侧表面)对应的图像(或捕获的图像)。图5是示意性示出图1的发光元件LD的实施方式的图。图5示出了与发光元件LD的立体图和平面图对应的图像。
参考图1至图4，除了其形状之外，根据比较例的发光元件LD_C类似于图1和图2的发光元件LD；因此，将省略对其的重复说明。
在图4的发光元件LD_C中，电极层ETL_C可以设置在第二半导体层SCL2_C上，并且绝缘膜INF_C可以覆盖或围绕电极层ETL_C的侧表面的至少一部分。换句话说，电极层ETL_C可以不覆盖绝缘膜INF_C，并且绝缘膜INF_C可以部分地覆盖电极层ETL_C。电极层ETL_C可以具有圆形平面形状。
作为参考，第二半导体层SCL2_C和电极层ETL_C依次堆叠在第一半导体层SCL1上。通过集体蚀刻第一半导体层SCL1到电极层ETL_C来形成具有杆形状的堆叠。绝缘膜INF_C可以形成为围绕堆叠(即，第一半导体层SCL1到电极层ETL_C)的外周表面。电极层ETL_C以及第一半导体层SCL1和第二半导体层SCL2_C可以在蚀刻速率(或蚀刻选择性、蚀刻速度)方面彼此不同。与电极层ETL_C的下部相邻的第二半导体层SCL2_C可以相对于电极层ETL_C不被蚀刻。因此，第二半导体层SCL2_C的直径可以大于第一半导体层SCL1的直径。例如，第二半导体层SCL2_C可以在发光元件LD_C的宽度方向上相比于第一半导体层SCL1进一步突出特定尺寸DIFF。发光元件LD_C的光特性可以在第二半导体层SCL2_C的突出部分上改变。例如，参考使用扫描电子显微镜(SEM)对发光元件LD_C的光特性的分析，可以检查通过第二半导体层SCL2_C的突出部分引起的不期望的黄色亮度。换句话说，由于第二半导体层SCL2_C的突出部分，发光元件LD_C的光特性可能变差。
此外，由于第二半导体层SCL2_C的突出部分，绝缘膜INF_C的与第二半导体层SCL2_C相邻的部分可以比其另一部分(例如，与第一半导体层SCL1相邻的部分)薄。例如，可以通过形成绝缘层以覆盖堆叠并且去除绝缘层的位于堆叠的上表面上的一部分以暴露电极层ETL_C来形成绝缘膜INF_C。在去除绝缘层的工艺期间，在第二半导体层SCL2_C的突出部分上的绝缘层可能被过蚀刻，由此绝缘膜INF_C(绝缘膜INF_C的与第二半导体层SCL2_C相邻的部分)的厚度可能减小。在绝缘膜INF_C具有相对小厚度的情况下，在第二半导体层SCL2_C和/或发射层EML(参考图2)周围的绝缘膜INF_C可能通过在另一后续工艺(例如，用于使用发光元件LD形成像素(参考图24)的像素工艺)期间可能发生的过蚀刻而被去除。暴露的第二半导体层SCL2_C和发射层EML可能引起发光元件LD_C的短路。
参考图1至图3和图5，因为发光元件LD的第二半导体层SCL2和第一半导体层SCL1(以及它们之间的发射层EML)具有相同的直径(或宽度)，所以可以防止发生由于图4的第二半导体层SCL2_C的突出部分而导致的光特性的劣化。换句话说，可以增强发光元件LD的光特性。
此外，因为发光元件LD的第二半导体层SCL2和第一半导体层SCL1(以及它们之间的发射层EML)具有相同的直径(或宽度)，所以绝缘膜INF可以在其围绕第二半导体层SCL2、发射层EML和第一半导体层SCL1的整个区域中具有均匀的厚度。因为电极层ETL部分地覆盖绝缘膜INF，所以可以防止绝缘膜INF在后续工艺期间被去除，并且可以防止暴露第二半导体层SCL2和发射层EML。因此，可以防止发生发光元件LD的短路。
如图5中所示，电极层ETL可以具有瓶盖形状和/或可以包括突起PRT，使得电极层ETL可以具有相对大的(宽的)表面积(或接触面积)。因此，在电极层ETL连接到电极或线(例如，用于施加驱动电力电压和/或信号的电极或线)的情况下，电极层ETL可以通过相对大的接触面积更可靠地连接到电极或线。
图6至图9是分别示意性示出图1的发光元件LD的不同实施方式的剖视图。例如，图6至图9示出了图2的关于发光元件LD的与图1的线I-I’对应的剖面的实施方式的不同变型。
参考图1至图9，除了电极层ETL的形状之外，图6至图9的发光元件LD可以与参考图1至图3所描述的发光元件LD基本上相同；因此，将省略对其的冗余说明。
如图6中所示，电极层ETL可以部分地覆盖发光元件LD的第一端部EP1上的绝缘膜INF。换句话说，电极层ETL可以部分地覆盖绝缘膜INF的与绝缘膜INF的上表面相邻的侧表面。在平面图中，电极层ETL的直径(或表面积)可以大于第二半导体层SCL2的直径，并且也可以大于绝缘膜INF的直径。电极层ETL可以在发光元件LD的宽度方向上与绝缘膜INF重叠，并且也可以与第二半导体层SCL2重叠。在实施方式中，电极层ETL可以与发射层EML重叠或者可以不与发射层EML重叠。例如，在减少用于电极层ETL的蚀刻时间的情况下，电极层ETL可以形成为部分地覆盖绝缘膜INF。
在实施方式中，电极层ETL可以具有椭圆形剖面形状。基于(相对于)第二半导体层SCL2的上表面(基于绝缘膜INF的上表面)，电极层ETL的侧表面可以具有约90°或更小的倾角，或可以具有锥形(或前锥形)剖面形状。
在实施方式中，电极层ETL可以具有倒置的梯形剖面形状。换句话说，电极层ETL可以具有倒置的锥形剖面形状。如图7中所示，基于第二半导体层SCL2的上表面，电极层ETL的侧表面可以具有约90°或更大的倾角。例如，在对电极层ETL执行热处理工艺的情况下，电极层ETL的暴露于外部并且因此被直接热处理的上部可以相对不被蚀刻，并且电极层ETL的下部可以相对快速地被蚀刻。换句话说，热处理的电极层ETL的蚀刻速率可以根据位置而变化，使得电极层ETL可以具有倒置的锥形剖面形状。
如图8中所示，电极层ETL可以部分地覆盖发光元件LD的第一端部EP1上的绝缘膜INF。换句话说，电极层ETL可以部分地覆盖绝缘膜INF的上表面的一部分并且允许绝缘膜INF的上表面的另一部分暴露。在电极层ETL和绝缘膜INF之间的边界处，电极层ETL的直径可以大于第二半导体层SCL2的直径，并且可以小于绝缘膜INF的直径。例如，在增加用于电极层ETL的蚀刻时间的情况下，电极层ETL可以形成为允许绝缘膜INF部分地暴露。
在实施方式中，电极层ETL可以具有半圆形或半椭圆形剖面形状。基于第二半导体层SCL2的上表面(基于绝缘膜INF的上表面)，电极层ETL的侧表面可以具有约90°或更小的倾角，或者可以具有锥形剖面形状。
在实施方式中，电极层ETL可以具有倒置的锥形剖面形状。如图9中所示，基于第二半导体层SCL2的上表面，电极层ETL的侧表面可以具有近似90°或更大的倾角。例如，在对电极层ETL执行热处理工艺的情况下，电极层ETL可以具有倒置的锥形剖面形状。电极层ETL的上表面的直径可以大于或等于绝缘膜INF的直径，但是本公开不限于此。
如上所述，电极层ETL可以在电极层ETL可以至少部分地覆盖绝缘膜INF的上表面的范围内具有各种形状。
图10至图18是各自示出制造根据实施方式的发光元件LD的方法的示意性剖视图。例如，图10至图18依次示出了制造根据图1和图2的实施方式的发光元件LD的方法。根据图6至图9的实施方式的发光元件LD可以通过与根据图1和图2的实施方式的发光元件LD基本上相同或相似的制造方法来制造。图10至图18示出了其中在单个衬底SB上制造多个发光元件LD的实施方式。
参考图10，可以制备衬底SB(也称为“生长衬底”或“制造衬底”)。
衬底SB可以是适于外延生长(外延)的衬底、晶片等。例如，衬底SB可以是包括诸如硅(Si)、蓝宝石、SiC、GaN、GaAs和/或ZnO的材料的衬底。衬底SB可以形成为各种类型和/或由各种材料制成。例如，在可以平稳地执行用于制造发光元件LD的外延生长的情况下，衬底SB的类型或材料不限于此。在将衬底SB用作用于制造发光元件LD的外延生长的衬底之后，最终可以将衬底SB与发光元件LD分离。
在实施方式中，可以在衬底SB上形成缓冲层BF。缓冲层BF可以通过外延生长而在衬底SB上形成，并且最终可以与发光元件LD分离。缓冲层BF可以在制造发光元件LD的工艺期间设置在发光元件LD和衬底SB之间，使得发光元件LD可以与衬底SB物理上间隔开。在实施方式中，缓冲层BF可以包括未掺杂杂质的本征半导体层，并且可以包括与第一半导体层SCL1的半导体材料相同的半导体材料。在实施方式中，缓冲层BF可以包括多个半导体层。多个半导体层中的一个可以是本征半导体层。多个半导体层中的另一个可以是包括第一导电掺杂剂或第二导电掺杂剂的掺杂半导体层，并且可以减轻衬底SB和第一半导体层SCL1之间的应变。
此后，可以在衬底SB上依次形成第一半导体层SCL1、发射层EML和第二半导体层SCL2。例如，可以通过外延生长而在其上形成有缓冲层BF的衬底SB上依次形成第一半导体层SCL1、发射层EML和第二半导体层SCL2。
第一半导体层SCL1可以由本文中在图1和图2的实施方式中所讨论的第一半导体层SCL1的材料形成，或者可以由其它半导体材料形成。第一半导体层SCL1可以掺杂有诸如Si、Ge和/或Sn的N型掺杂剂。
第一半导体层SCL1可以通过使用诸如金属有机气相外延(MOVPE)、金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、液相外延(LPE)或气相外延(VPE)的处理技术的外延生长来形成，但是形成第一半导体层SCL1的方法不限于此。
发射层EML可以由本文中在图1和图2的实施方式中所讨论的发射层EML的材料形成，或者可以由其它半导体材料形成。在实施方式中，发射层EML可以通过使用诸如MOVPE、MOCVD、MBE、LPE或VPE的处理技术的外延生长来形成，但是形成发射层EML的方法不限于此。
第二半导体层SCL2可以由本文中在图1和图2的实施方式中所讨论的第二半导体层SCL2的材料形成，或者可以由其它半导体材料形成。第二半导体层SCL2可以掺杂有诸如Mg的P型掺杂剂。在实施方式中，第二半导体层SCL2可以通过使用诸如MOVPE、MOCVD、MBE、LPE或VPE的处理技术的外延生长来形成，但是形成第二半导体层SCL2的方法不限于此。
参考图10至图13，可以通过在基本上垂直于衬底SB的垂直方向上蚀刻第一半导体层SCL1、发射层EML和第二半导体层SCL2而将包括第一半导体层SCL1、发射层EML和第二半导体层SCL2的多层的堆叠LES(也称为“发射堆叠”或“发射核”)图案化成杆形状。因此，可以制造具有杆形状的发光元件LD。
在实施方式中，可以通过使用纳米压印平版印刷处理技术、光刻处理技术等的图案化工艺来图案化发光元件LD。例如，可以通过纳米压印平版印刷处理技术来图案化发光元件LD。
例如，如图10中所示，在第二半导体层SCL2上形成掩模层MK之后，如图11中所示，可以在掩模层MK上形成蚀刻图案PT(例如，纳米图案)。此后，可以通过使用掩模层MK和蚀刻图案PT的蚀刻工艺将包括第一半导体层SCL1、发射层EML和第二半导体层SCL2的堆叠LES蚀刻成诸如杆形状的所需形状。例如，可以通过使用掩模层MK和蚀刻图案PT的干法蚀刻工艺在垂直方向上蚀刻第一半导体层SCL1、发射层EML和第二半导体层SCL2，由此如图12中所示，可以将包括第一半导体层SCL1、发射层EML和第二半导体层SCL2的堆叠LES蚀刻成近似杆形状。此后，可以执行附加的蚀刻工艺(例如，湿法蚀刻工艺)，从而如图13中所示，可以将已经被初步蚀刻的每个堆叠LES图案化成杆形状。
在实施方式中，掩模层MK可以包括由不同材料形成的至少两个掩模层，以使得能够在后续工艺期间通过层和/或膜类型来执行选择性干法蚀刻工艺。例如，可以首先在第二半导体层SCL2上形成包括绝缘材料的第一掩模层MK1(例如，第一硬掩模层)，并且此后可以在第一掩模层MK1上形成包括导电材料的第二掩模层MK2(例如，第二硬掩模层)。
第一掩模层MK1可以包括硅氧化物(SiOx，例如SiO2)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)或其它绝缘材料。
第二掩模层MK2可以包括铝(Al)、钛(Ti)和铬(Cr)中的至少一种金属或者其它金属。在实施方式中，第二掩模层MK2可以包括包括不同金属的多个金属层MK2_1和MK2_2。例如，第二掩模层MK2可以包括包括钛(Ti)的第一金属层MK2_1和包括铝(Al)的第二金属层MK2_2。第二掩模层MK2的材料和堆叠结构没有特别限制。例如，可以使用任何材料作为第二掩模层MK2的材料，只要它可以执行用于依次蚀刻第一半导体层SCL1、发射层EML和第二半导体层SCL2的掩模的功能即可。此外，第二掩模层MK2可以具有单层结构或多层结构。由于形成了第二掩模层MK2，因此在后续工艺期间去除蚀刻图案PT的情况下第一掩模层MK1可以由第二掩模层MK2保护。
蚀刻图案PT可以在掩模层MK上设置在彼此间隔开的位置处。蚀刻图案PT可以形成为具有与发光元件LD的形状、尺寸和/或间隔对应的形状、尺寸和/或间隔，从而可以在衬底SB上图案化发光元件LD。例如，蚀刻图案PT各自可以具有与每个发光元件LD的形状和直径D对应的形状和尺寸，并且可以以足以容易地将发光元件LD彼此分离的距离彼此间隔开。
蚀刻图案PT可以包括聚合物或其它材料。在实施方式中，蚀刻图案PT可以包括纳米压印树脂，并且可以使用纳米压印平版印刷处理技术形成。
在实施方式中，可以通过使用蚀刻图案PT的阶段性干法蚀刻工艺来初步蚀刻第一半导体层SCL1、发射层EML和第二半导体层SCL2。例如，在使用蚀刻图案PT蚀刻第二掩模层MK2之后，可以蚀刻第一掩模层MK1。此外，在蚀刻第一掩模层MK1之后，可以依次蚀刻第二半导体层SCL2、发射层EML和第一半导体层SCL1。在实施方式中，第二半导体层SCL2、发射层EML和第一半导体层SCL1可以通过干法蚀刻工艺在基本上垂直的方向上被蚀刻，并且因此具有近似杆形状，如图12中所示。即使在已经完成用于第二半导体层SCL2、发射层EML和第一半导体层SCL1的干法蚀刻工艺之后，通过以与蚀刻图案PT对应的图案蚀刻第一掩模层MK1而形成的第一掩模图案MK1’也可以保留在第二半导体层SCL2上。
此后，可以执行诸如湿法蚀刻工艺的附加的蚀刻工艺，以便可以将包括第一半导体层SCL1、发射层EML和第二半导体层SCL2的堆叠LES蚀刻成杆形状。
在已经完成使用掩模层MK、蚀刻图案PT和/或第一掩模图案MK1’的每个蚀刻工艺之后，可以去除掩模层MK、蚀刻图案PT和/或第一掩模图案MK1’。
因为在将电极层ETL设置在第二半导体层SCL2上之前执行用于第一半导体层SCL1、发射层EML和第二半导体层SCL2的蚀刻工艺，所以堆叠LES的直径(或宽度)可以在整个区域中是均匀的。换句话说，堆叠LES的第二半导体层SCL2和第一半导体层SCL1(以及它们之间的发射层EML)可以具有相同的直径(或宽度)。
参考图14，可以在衬底SB的其上形成有各自具有杆形状的堆叠LES的表面(例如，上表面)的整个区域上形成绝缘膜INF。绝缘膜INF可以具有自堆叠LES的表面开始的均匀的厚度。在实施方式中，绝缘膜INF可以由与本文中在图1和图2的实施方式中所讨论的绝缘膜INF的材料相同的材料或其它绝缘材料形成。在实施方式中，绝缘膜INF可以通过ALD处理技术、化学气相沉积(CVD)处理技术等形成，但是形成绝缘膜INF的方法不限于此。
参考图15，可以蚀刻绝缘膜INF，使得第二半导体层SCL2的上表面暴露。因此，绝缘膜INF可以形成在杆形状的堆叠LES中的每个的侧表面(例如，第一半导体层SCL1的侧表面、发射层EML的侧表面和第二半导体层SCL2的侧表面)上，并且第二半导体层SCL2可以在堆叠LES中的每个的上表面上暴露。
因为堆叠LES的直径(或宽度)在整个区域中是均匀的，所以绝缘膜INF可以在整个区域中被均匀地蚀刻或者可以不被蚀刻，使得绝缘膜INF可以在围绕第二半导体层SCL2、发射层EML和第一半导体层SCL1的整个区域中具有或保持均匀的厚度。
参考图16，可以在各自具有杆形状的堆叠LES中的每个的上端部上初步形成电极层ETL。可以通过溅射处理技术形成电极层ETL。电极层ETL可以形成为具有围绕堆叠LES中的每个的上端部的球形形状。然而，形成电极层ETL的方法不限于此。例如，可以使用ALD处理技术、CVD处理技术等形成电极层ETL。此外，可以在衬底SB的其上形成有堆叠LES的表面(例如，上表面)的整个区域上形成电极层ETL。电极层ETL可以由本文中在图1和图2的实施方式中所讨论的电极层ETL的材料形成，或者可以由其它半导体材料形成。
此后，可以通过湿法蚀刻技术蚀刻电极层ETL(例如，电极层ETL的侧部)。如图17中所示，电极层ETL可以仅保留在第二半导体层SCL2的上表面和绝缘膜INF的上表面上。特别地，在通过干法蚀刻处理具有球形形状的电极层ETL的情况下，电极层ETL可以具有参考图3所描述的瓶盖形状(或轮廓)。可以通过调节用于电极层ETL的蚀刻时间等来形成具有图6至图9中所示的各种形状的电极层ETL。
参考图18，可以将发光元件LD与衬底SB分离。在实施方式中，可以通过电和/或化学蚀刻方案或其它方案将发光元件LD与衬底SB分离。
以上述方式，可以制造包括堆叠LES、设置在堆叠LES的侧表面上的绝缘膜INF以及覆盖堆叠LES的上表面和绝缘膜INF的上表面的电极层ETL的每个发光元件LD。
图19是示意性示出根据实施方式的显示装置DD的平面图。图19集中于包括显示区域DA的显示面板DP示意性示出了显示装置DD的结构。显示装置DD还可以包括用于驱动像素PXL的驱动电路(例如，扫描驱动器、数据驱动器)。
参考图19，显示装置DD可以包括基础层BSL以及设置在基础层BSL上的像素PXL。基础层BSL和包括基础层BSL的显示装置DD可以设置成各种形状。例如，在平面图中，基础层BSL和显示装置DD各自可以设置成基本上矩形板的形式，并且可以包括成角度的角或圆角。基础层BSL和显示装置DD中的每个的形状可以改变。例如，在平面图中，基础层BSL和显示装置DD各自可以具有诸如六边形或八边形形状的多边形形状，或者可以具有诸如圆形形状或椭圆形形状的包括弯曲的外围的形状。
在图19中，示出了显示装置DD设置成矩形板的形式的情况。此外，显示装置DD的纵向方向(例如，行方向或水平方向)被限定为第一方向DR1。显示装置DD的横向方向(例如，列方向或垂直方向)被限定为第二方向DR2。显示装置DD的厚度方向(或高度方向)被限定为第三方向DR3。
基础层BSL可以是用于形成显示装置DD的基础组件。例如，基础层BSL可以形成显示装置DD的基础表面。
基础层BSL和包括基础层BSL的显示装置DD可以包括用于显示图像的显示区域DA以及位于显示区域DA周围的非显示区域NA。
显示区域DA可以是其中设置有像素PXL的区域，并且可以是其中通过像素PXL显示图像的区域。在实施方式中，显示区域DA可以设置在基础层BSL的中央区域(即，显示装置DD的中央区域(例如，显示面板DP的中央区域))中。
显示区域DA可以具有各种形状。例如，显示区域DA可以具有包括矩形形状、圆形形状、椭圆形形状等的各种形状。在实施方式中，显示区域DA可以具有与基础层BSL的形状对应的形状，但是本公开不限于此。
非显示区域NA可以是除了显示区域DA之外的剩余区域。在实施方式中，非显示区域NA可以设置在基础层BSL的外围区域(即，显示装置DD的外围区域)中，以便围绕显示区域DA。非显示区域NA的一部分可以是其中设置焊盘P的焊盘区域PA。
像素PXL可以设置在显示区域DA中。例如，显示区域DA可以包括其中提供和/或设置有相应像素PXL的多个像素区域。
在实施方式中，配置成发射不同颜色的光的至少两种种类的像素PXL可以设置在显示区域DA中。例如，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以布置在显示区域DA中。设置成彼此相邻的至少一个第一颜色像素PXL1、至少一个第二颜色像素PXL2和至少一个第三颜色像素PXL3可以形成一个像素组PXG。通过单独地控制第一颜色像素PXL1的亮度、第二颜色像素PXL2的亮度和第三颜色像素PXL3的亮度，可以以各种方式改变从像素组PXG发射的光的颜色。
在实施方式中，在第一方向DR1上依次布置的第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以形成一个像素组PXG。形成每个像素组PXG的像素PXL的数量、类型、相互设置结构等可以以各种方式改变。
在实施方式中，第一颜色像素PXL1可以是配置成发射红光的红色像素，并且第二颜色像素PXL2可以是配置成发射绿光的绿色像素。此外，第三颜色像素PXL3可以是配置成发射蓝光的蓝色像素。从形成每个像素组PXG的像素PXL发射的光的颜色可以以各种方式改变。
在实施方式中，每个像素PXL可以包括至少一个发光元件LD。例如，像素PXL可以包括根据图1至图3以及图5至图9的实施方式中的至少一个实施方式的发光元件LD。在实施方式中，每个发光元件LD可以具有近似纳米到近似微米的尺寸，并且可以具有杆形状，但是本公开不限于此。例如，可以根据实施方式改变设置在每个像素PXL中的发光元件LD的数量、类型、结构、尺寸等。
在实施方式中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别包括作为光源的第一颜色的发光元件LD、第二颜色的发光元件LD和第三颜色的发光元件LD。因此，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别发射第一颜色的光、第二颜色的光和第三颜色的光。
在实施方式中，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以包括配置成发射相同颜色的光的发光元件LD。包括波长转换颗粒(例如，诸如可以转换光的颜色和/或波长的量子点QD(参见图23)的颗粒)的光转换层可以设置在第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3中的每个的发射区域中。因此，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以分别发射第一颜色的光、第二颜色的光和第三颜色的光。
例如，第一颜色像素PXL1、第二颜色像素PXL2和第三颜色像素PXL3可以包括蓝光发光元件。包括第一颜色波长转换颗粒(例如，红色量子点)的光转换层可以设置在第一颜色像素PXL1的发射区域中。包括第二颜色波长转换颗粒(例如，绿色量子点)的光转换层可以设置在第二颜色像素PXL2的发射区域中。因此，第一颜色像素PXL1可以发射第一颜色的光(例如，红光)。第二颜色像素PXL2可以发射第二颜色的光(例如，绿光)。
像素PXL可以具有根据下面将要描述的实施方式中的一个的结构。例如，像素PXL各自可以具有被应用下面将要描述的实施方式中的任何一个实施方式或者被应用下面将要描述的实施方式中的至少两个实施方式的组合的结构。
在实施方式中，像素PXL可以由有源像素形成，但是本公开不限于此。例如，在实施方式中，像素PXL可以由无源像素形成。
连接到显示区域DA的像素PXL的线和/或内部电路组件可以设置在非显示区域NA中。此外，非显示区域NA的一部分可以设置为焊盘区域PA。焊盘P可以设置在焊盘区域PA中。焊盘P可以包括被施加驱动像素PXL所需的各种驱动信号和/或电力电压的信号焊盘和/或电力焊盘。
在实施方式中，非显示区域NA可以具有相对小的宽度。例如，非显示区域NA可以具有近似100μm或更小的宽度。因此，显示装置DD可以被实现为无边框显示装置。
图20和图21是各自示意性示出包括在图19的显示装置DD中的像素PXL的实施方式的电路图。例如，图20和图21示出了包括具有不同结构的发射组件EMU的像素PXL。
在实施方式中，图20和图21中所示的每个像素PXL可以是设置在图19的显示区域DA中的像素PXL中的任何一个。像素PXL可以具有彼此基本上相同或相似的结构。
参考图20和图21，像素PXL可以连接到扫描线SL(也称为“第一扫描线”)、数据线DL、第一电力线PL1和第二电力线PL2。此外，像素PXL还可以连接到至少一个其它电力线和/或信号线。例如，像素PXL还可以连接到感测线SENL(也称为“初始化电力线”)和/或控制线SSL(也称为“第二扫描线”)。
像素PXL可以包括配置成发射具有与每个数据信号对应的亮度的光的发射组件EMU。此外，像素PXL还可以包括配置成驱动发射组件EMU的像素电路PXC。
像素电路PXC可以连接到扫描线SL和数据线DL，并且可以连接在第一电力线PL1和发射组件EMU之间。例如，像素电路PXC可以连接到扫描线SL、数据线DL、第一电力线PL1以及发射组件EMU，其中，可以向扫描线SL提供第一扫描信号，可以向数据线DL提供数据信号，可以向第一电力线PL1施加第一电源VDD的电压。
像素电路PXC还可以选择性地连接到控制线SSL以及感测线SENL，其中，可以向控制线SSL提供第二扫描信号，感测线SENL响应于显示时段或感测时段而连接到参考电源(或初始化电源)或感测电路。在实施方式中，第二扫描信号可以是与第一扫描信号相同或不同的信号。在第二扫描信号是与第一扫描信号相同的信号的情况下，控制线SSL可以与扫描线SL一体。
像素电路PXC可以包括至少一个晶体管M和至少一个电容器Cst。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和电容器Cst。
第一晶体管M1可以连接在第一电力线PL1和第二节点N2之间。第二节点N2可以是与像素电路PXC和发射组件EMU连接的节点。例如，第二节点N2可以是第一晶体管M1的一个电极(例如，源电极)通过其电连接到发射组件EMU的节点。第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1可以响应于第一节点N1的电压来控制将要提供给发射组件EMU的驱动电流。例如，第一晶体管M1可以是像素PXL的驱动晶体管。
在实施方式中，第一晶体管M1还可以包括底部金属层BML(也称为“背栅电极”或“第二栅电极”)。在实施方式中，底部金属层BML可以连接到第一晶体管M1的一个电极(例如，源电极)。
其中第一晶体管M1包括底部金属层BML的实施方式可以采用反向偏置技术(或同步技术)，其通过向第一晶体管M1的底部金属层BML施加反向偏置电压而在负方向或正方向上偏移第一晶体管M1的阈值电压。此外，在底部金属层BML设置在形成第一晶体管M1的沟道的半导体图案(例如，图23的半导体图案SCP)下方的情况下，可以通过阻挡光入射到半导体图案上来稳定第一晶体管M1的工作特性。
第二晶体管M2可以连接在数据线DL和第一节点N1之间。第二晶体管M2的栅电极可以连接到扫描线SL。在从扫描线SL提供具有栅极导通电压(例如，逻辑高电压或高电平电压)的扫描信号的情况下，第二晶体管M2可以导通以将数据线DL与第一节点N1连接。
在每个帧周期期间，可以将相应帧的数据信号提供给数据线DL，并且可以在其间提供具有栅极导通电压的第一扫描信号的时段期间通过第二晶体管M2将数据信号传输到第一节点N1。例如，第二晶体管M2可以是配置成将每个数据信号传输到像素PXL的内部的开关晶体管。
电容器Cst的第一电极可以连接到第一节点N1。电容器Cst的第二电极可以连接到第二节点N2。电容器Cst可以利用与在每个帧周期期间将要提供给第一节点N1的数据信号对应的电压进行充电。
第三晶体管M3可以连接在第二节点N2和感测线SENL之间。第三晶体管M3的栅电极可以连接到控制线SSL(或扫描线SL)。在从控制线SSL提供具有栅极导通电压(例如，逻辑高电压或高电平电压)的第二扫描信号(或第一扫描信号)的情况下，第三晶体管M3可以导通，使得提供给感测线SENL的参考电压(或初始化电压)可以传输到第二节点N2，或者第二节点N2的电压可以传输到感测线SENL。在实施方式中，第二节点N2的电压可以通过感测线SENL传输到感测电路，并且可以提供给驱动电路(例如，时序控制器)，并且用于补偿像素PXL的特性偏差。
尽管图20和图21示出了包括在像素电路PXC中的晶体管M中的全部由N型晶体管形成，但是实施方式不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以改变为P型晶体管。像素PXL的结构和驱动方法可以根据实施方式以各种方式改变。
发射组件EMU可以包括至少一个发光元件LD。在实施方式中，发射组件EMU可以包括在第一电源VDD和第二电源VSS之间以正向方向连接的单个发光元件LD。在实施方式中，发射组件EMU可以包括在第一电源VDD和第二电源VSS之间以正向方向连接的多个发光元件LD。在第一电源VDD和第二电源VSS之间以正向方向连接的至少一个发光元件LD可以形成像素PXL的有效光源。
在实施方式中，发射组件EMU可以包括以与图20的实施方式的方式相同的方式在像素电路PXC和第二电力线PL2之间彼此并联连接的发光元件LD。发光元件LD的第一端部EP1可以电连接到像素电路PXC，并且可以通过像素电路PXC电连接到第一电力线PL1。发光元件LD的第二端部EP2可以电连接到第二电力线PL2。可以向第二电力线PL2施加第二电源VSS的电压。
形成像素PXL的有效光源的发光元件LD的数量、类型和/或结构可以根据实施方式而改变。此外，发光元件LD的布置和/或连接结构也可以根据实施方式以各种方式改变。
在实施方式中，发射组件EMU可以包括以与图21的实施方式的方式相同的方式在像素电路PXC和第二电力线PL2之间彼此串联-并联连接的发光元件LD。例如，发光元件LD可以布置在像素电路PXC和第二电力线PL2之间的至少两个串联组中和/或连接到所述至少两个串联组。每个串联组可以包括在第一电源VDD和第二电源VSS之间以正向方向连接的至少一个发光元件LD。
第一电源VDD和第二电源VSS可以具有不同的电位。例如，第一电源VDD可以是高电位电源，并且第二电源VSS可以是低电位电源。第一电源VDD和第二电源VSS之间的电位差可以等于或大于发光元件LD的阈值电压。
发光元件LD可以以与通过像素电路PXC向其提供的驱动电流对应的亮度发射光。在每个帧周期期间，像素电路PXC可以向发射组件EMU提供与数据信号对应的驱动电流。提供给发射组件EMU的驱动电流可以流向发光元件LD，并且能够使发光元件LD发射光。因此，发射组件EMU可以以与驱动电流对应的亮度发射光。
尽管图20和图21仅示出了在第一电源VDD和第二电源VSS之间以正向方向连接的发光元件LD(即，有效光源)，但是实施方式不限于此。例如，除了包括形成相应有效光源的发光元件LD之外，发射组件EMU还可以包括至少一个无效光源。例如，发射组件EMU还可以包括在第一电源VDD和第二电源VSS之间以反向方向布置或者其至少一部分浮置的至少一个无效发光元件。
图22是示意性示出图21的像素PXL的实施方式的平面图。例如，图22集中于发射组件EMU示出了像素PXL的结构，并且示出了包括以与图21的实施方式的方式相同的方式彼此串联-并联连接的发光元件LD的发射组件EMU的实施方式。
参考图1至图22，像素PXL可以包括其中设置有至少一个发光元件LD的发射区域EA。在实施方式中，发射区域EA可以包括至少两个发光元件LD以及电连接到发光元件LD的电极。在实施方式中，电极可以包括对准电极ALE和像素电极ELT(也称为“接触电极”)。此外，像素PXL还可以包括设置在对准电极ALE下方的堤图案BNP。
对准电极ALE可以具有各种形状，并且可以彼此间隔开。在实施方式中，对准电极ALE可以在第一方向DR1上彼此间隔开，并且各自可以具有在第二方向DR2上延伸的形状(例如，棒状形状)。
对准电极ALE的形状、尺寸、数量、位置和/或相互设置结构可以根据实施方式以各种方式改变。此外，对准电极ALE可以具有彼此相似或相同的形状和/或尺寸，或者可以具有不同的形状和尺寸。
对准电极ALE可以包括彼此间隔开的至少两个电极。例如，对准电极ALE可以包括第一对准电极ALE1和第二对准电极ALE2，并且还可以选择性地包括第三对准电极ALE3。
在实施方式中，第一对准电极ALE1可以位于发射区域EA的中央部分中。第二对准电极ALE2和第三对准电极ALE3可以设置在第一对准电极ALE1的相对侧上。例如，第二对准电极ALE2可以设置在第一对准电极ALE1的右侧上，并且第三对准电极ALE3可以设置在第一对准电极ALE1的左侧上。
在对准发光元件LD的步骤处，可以向对准电极ALE(或在被划分成像素PXL的相应对准电极ALE之前设置的对准线)提供对准发光元件LD所需的对准信号。因此，可以在对准电极ALE之间形成电场，使得发光元件LD可以对准和/或布置在对准电极ALE之间。这里，措辞“发光元件LD可以对准和/或布置在对准电极ALE之间”可以意指发光元件LD中的每个的至少一部分设置在对准电极ALE之间。
例如，在对准发光元件LD的步骤处，可以向第一对准电极ALE1、第二对准电极ALE2和第三对准电极ALE3(或者像素PXL的第一对准电极ALE1所连接到的第一对准线、像素PXL的第二对准电极ALE2所连接到的第二对准线以及像素PXL的第三对准电极ALE3所连接到的第三对准线)分别提供第一对准信号、第二对准信号和第三对准信号。第一对准信号和第二对准信号可以具有不同的波形、不同的电位和/或不同的相位。因此，可以在第一对准电极ALE1和第二对准电极ALE2之间形成电场，使得发光元件LD(例如，第一发光元件LD1)可以在第一对准电极ALE1和第二对准电极ALE2之间对准。第一对准信号和第三对准信号可以具有不同的波形、不同的电位和/或不同的相位。可以在第一对准电极ALE1和第三对准电极ALE3之间形成电场，使得发光元件LD(例如，第二发光元件LD2)可以在第一对准电极ALE1和第三对准电极ALE3之间对准。第三对准信号可以是与第二对准信号相同或不同的信号。
对准电极ALE可以设置在每个像素PXL的发射区域EA中。在实施方式中，对准电极ALE可以穿过在发射区域EA周围的非发射区域NEA并且延伸到分离区域SPA。分离区域SPA可以是在完成发光元件LD的对准之后在其中将每个对准线(例如，第一对准线、第二对准线或第三对准线)分成像素PXL的对准电极ALE(例如，像素PXL的第一对准电极ALE1、第二对准电极ALE2或第三对准电极ALE3)的区域。分离区域SPA可以设置在每个发射区域EA的至少一侧上。
例如，每个像素PXL可以包括设置在发射区域EA周围的至少一个分离区域SPA(例如，设置在每个发射区域EA的上侧和下侧上的两个分离区域SPA)。此外，形成发射组件EMU的至少一个电极的端部(例如，对准电极ALE的端部)可以设置在每个分离区域SPA中。
在实施方式中，每个对准电极ALE可以具有用于每个相应像素PXL的独立图案。例如，像素PXL中的每个的第一对准电极ALE1、第二对准电极ALE2和第三对准电极ALE3中的每个可以具有单独的独立图案。
然而，本公开不限于此。例如，在其中像素PXL的第二像素电极ELT2公共地连接到第二电力线PL2的结构中，连接到第二像素电极ELT2的对准电极ALE(例如，像素PXL的第三对准电极ALE3)可以在第一方向DR1和/或第二方向DR2上在相邻的像素PXL之间一体形成而不断开连接。
在实施方式中，第一对准电极ALE1可以通过第一接触部CNT1电连接到位于电路层(例如，图23的电路层PCL)中的第一电力线PL1和/或像素电路PXC(例如，相应像素PXL的像素电路PXC)。第一对准信号可以通过位于电路层中的至少一条线(例如，第一电力线PL1)提供给第一对准电极ALE1(或第一对准线)。
第一接触部CNT1可以包括至少一个接触孔和/或通孔。在实施方式中，第一接触部CNT1可以位于定位在每个发射区域EA周围的非发射区域NEA中，但是第一接触部CNT1的位置可以改变。例如，第一接触部CNT1可以设置在每个发射区域EA或每个分离区域SPA中。
在实施方式中，第二对准电极ALE2可以通过第二接触部CNT2电连接到位于电路层中的第二电力线PL2。第二对准信号可以通过第二电力线PL2提供给第二对准电极ALE2(或第二对准线)。
同样，第三对准电极ALE3可以通过第三接触部CNT3电连接到位于电路层中的第二电力线PL2。第二对准信号也可以通过第二电力线PL2提供给第三对准电极ALE3(或第三对准线)。
第二接触部CNT2和第三接触部CNT3中的每个可以包括至少一个接触孔和/或通孔。在实施方式中，第二接触部CNT2和第三接触部CNT3可以位于定位在每个发射区域EA周围的非发射区域NEA中，但是第二接触部CNT2和第三接触部CNT3的位置可以改变。例如，第二接触部CNT2和第三接触部CNT3可以设置在每个发射区域EA或每个分离区域SPA中。
至少一个第一发光元件LD1可以设置在第一对准电极ALE1和第二对准电极ALE2之间。例如，多个第一发光元件LD1可以设置在第一对准电极ALE1和第二对准电极ALE2之间。
每个第一发光元件LD1可以与第一对准电极ALE1和/或第二对准电极ALE2重叠或不重叠。第一发光元件LD1的第一端部EP1可以设置成与第一对准电极ALE1相邻，并且第一发光元件LD1的第二端部EP2可以设置成与第二对准电极ALE2相邻。
第一发光元件LD1的第一端部EP1可以电连接到第一像素电极ELT1。在实施方式中，第一发光元件LD1的第一端部EP1可以通过第一像素电极ELT1电连接到像素电路PXC和/或第一电力线PL1。例如，第一发光元件LD1的第一端部EP1可以通过第一像素电极ELT1电连接到第一对准电极ALE1(或与第一对准电极ALE1对应的桥接电极)，并且还可以通过第一对准电极ALE1电连接到像素电路PXC和/或第一电力线PL1。本公开不限于此。
第一发光元件LD1的第二端部EP2可以电连接到第三像素电极ELT3和/或第二像素电极ELT2。在实施方式中，第一发光元件LD1的第二端部EP2可以电连接到第三像素电极ELT3。此外，第一发光元件LD1的第二端部EP2可以依次经由第三像素电极ELT3、至少一个第二发光元件LD2、第二像素电极ELT2和第三对准电极ALE3电连接到第二电力线PL2。
至少一个第二发光元件LD2可以设置在第一对准电极ALE1和第三对准电极ALE3之间。例如，多个第二发光元件LD2可以设置在第一对准电极ALE1和第三对准电极ALE3之间。
每个第二发光元件LD2可以与第一对准电极ALE1和/或第三对准电极ALE3重叠或不重叠。第二发光元件LD2的第一端部EP1可以设置成与第一对准电极ALE1相邻，并且第二发光元件LD2的第二端部EP2可以设置成与第三对准电极ALE3相邻。
第二发光元件LD2的第一端部EP1可以电连接到第三像素电极ELT3。第二发光元件LD2的第二端部EP2可以电连接到第二像素电极ELT2。在实施方式中，第二发光元件LD2的第二端部EP2可以通过第二像素电极ELT2电连接到第二电力线PL2。例如，第二发光元件LD2的第二端部EP2可以通过第二像素电极ELT2电连接到第三对准电极ALE3，并且还可以通过第三对准电极ALE3电连接到第二电力线PL2。本公开不限于此。
例如，每个发光元件LD(例如，每个第一发光元件LD1或每个第二发光元件LD2)可以包括电连接到第一像素电极ELT1的第一端部EP1以及电连接到第二像素电极ELT2的第二端部EP2。在实施方式中，每个发光元件LD可以是由具有无机晶体结构的材料制成并且具有超小尺寸(例如，纳米到微米的小尺寸)的无机发光元件。例如，每个发光元件LD可以是通过使基于氮化物的半导体或基于磷化物的半导体生长而制造的超小型无机发光元件。这里，可以改变形成每个发射组件EMU的发光元件LD的类型、尺寸、形状、结构和/或数量。
发光元件LD可以分散在溶液中并且制备成发光元件混合溶液(或发光元件墨水)的形式，并且可以通过喷墨方案、狭缝涂布方案等而提供给每个发射区域EA。可以在提供发光元件LD的同时或之后将对准信号施加到像素PXL的对准电极ALE(或对准线)。在已经完成发光元件LD的对准之后，可以通过干燥工艺等去除溶剂。
第一像素电极ELT1(也称为“第一电极”)可以设置在第一发光元件LD1的第一端部EP1上，并且可以电连接到第一发光元件LD1的第一端部EP1。例如，第一像素电极ELT1可以直接设置在第一发光元件LD1的第一端部EP1上，使得第一像素电极ELT1可以接触第一发光元件LD1的第一端部EP1。
在实施方式中，第一像素电极ELT1可以与第一对准电极ALE1重叠，并且可以通过第四接触部CNT4电连接到第一对准电极ALE1。此外，第一像素电极ELT1可以通过第一对准电极ALE1电连接到像素电路PXC和/或第一电力线PL1。在实施方式中，第一像素电极ELT1可以电连接到像素电路PXC和/或第一电力线PL1而不穿过第一对准电极ALE1。
第三像素电极ELT3可以设置在第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1上，并且可以电连接到第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。例如，第三像素电极ELT3可以直接设置在第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1上，使得第三像素电极ELT3可以接触第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。第三像素电极ELT3可以是用于将第一发光元件LD1和第二发光元件LD2彼此电连接的中间电极。在实施方式中，第三像素电极ELT3可以与第一对准电极ALE1和第二对准电极ALE2中的每个的一部分重叠。
第二像素电极ELT2(也称为“第二电极”)可以设置在第二发光元件LD2的第二端部EP2上，并且可以电连接到第二发光元件LD2的第二端部EP2。例如，第二像素电极ELT2可以直接设置在第二发光元件LD2的第二端部EP2上，使得第二像素电极ELT2可以接触第二发光元件LD2的第二端部EP2。
在实施方式中，第二像素电极ELT2可以与第三对准电极ALE3重叠，并且可以通过第五接触部CNT5电连接到第三对准电极ALE3。此外，第二像素电极ELT2可以通过第三对准电极ALE3电连接到第二电力线PL2。在实施方式中，第二像素电极ELT2可以电连接到第二电力线PL2而不穿过第三对准电极ALE3。
像素电极ELT(例如，第一像素电极ELT1、第二像素电极ELT2和第三像素电极ELT3)可以在每个发射区域EA中彼此独立地形成。在实施方式中，至少一个像素电极ELT可以从每个发射区域EA延伸到非发射区域NEA和/或分离区域SPA。例如，第一像素电极ELT1和第二像素电极ELT2可以从每个发射区域EA延伸到非发射区域NEA和分离区域SPA，并且可以在分离区域SPA中分别电连接到第一对准电极ALE1和第三对准电极ALE3。第三像素电极ELT3可以仅在每个发射区域EA中形成，或者其一部分可以位于非发射区域NEA中。像素电极ELT的位置、尺寸、形状和相互设置结构、第四接触部CNT4和第五接触部CNT5的位置等可以根据实施方式以各种方式改变。
堤图案BNP(也称为“图案”或“壁图案”)可以设置在对准电极ALE下方，使得堤图案BNP可以与对准电极ALE的一部分重叠。例如，堤图案BNP可以包括分别与第一对准电极ALE1的一部分、第二对准电极ALE2的一部分和第三对准电极ALE3的一部分重叠的第一堤图案BNP1、第二堤图案BNP2和第三堤图案BNP3。在实施方式中，至少一个堤图案BNP可以延伸到在发射区域EA周围的非发射区域NEA，但是本公开不限于此。
对准电极ALE的部分可以通过堤图案BNP在像素PXL的向上方向上(例如，在第三方向DR3上)突出。因此，可以容易地控制发光元件LD将要在其中对准的区域，并且可以在像素PXL的向上方向上反射从发光元件LD发射的光中的以低角度朝向堤图案BNP发射的光，从而可以增强像素PXL的光效率。
在实施方式中，至少两个相邻的像素PXL可以共享至少一个堤图案BNP。例如，第二堤图案BNP2可以在第一方向DR1上与相邻的像素PXL(例如，右相邻的像素)的第三堤图案BNP3一体形成。同样，第三堤图案BNP3可以在第一方向DR1上与另一相邻的像素PXL(例如，左相邻的像素)的第二堤图案BNP2一体形成。堤图案BNP的位置、结构、数量、形状等可以以各种方式改变。
非发射区域NEA可以设置在每个发射区域EA和/或每个分离区域SPA周围。第一堤BNK1可以设置在非发射区域NEA中。
第一堤BNK1可以包括与每个发射区域EA对应的第一开口OPA1，并且可以围绕发射区域EA。此外，第一堤BNK1可以包括与分离区域SPA对应的第二开口OPA2，并且围绕分离区域SPA。例如，第一堤BNK1可以包括与相应发射区域EA和相应分离区域SPA对应的多个开口OPA。
第一堤BNK1可以包括至少一种遮光和/或反射材料。例如，第一堤BNK1可以包括至少一种黑矩阵材料和/或用于特定颜色的滤色器材料。因此，可以防止引起相邻的像素PXL之间的光泄漏。
在将发光元件LD提供给每个像素PXL的步骤处，第一堤BNK1可以限定将要被提供发光元件LD的每个发射区域EA。例如，当像素PXL的发射区域EA由第一堤BNK1分离和限定时，可以向每个发射区域EA提供所需种类和/或量的发光元件混合溶液。
在实施方式中，第一堤BNK1可以包括疏水表面。例如，第一堤BNK1自身可以使用疏水材料形成为疏水图案。在其它实施方式中，由疏水材料制成的疏水膜可以形成在第一堤BNK1上，使得第一堤BNK1可以具有疏水表面。例如，第一堤BNK1可以由疏水有机绝缘材料(诸如，具有相对大的接触角的聚丙烯酸酯)形成，由此第一堤BNK1可以形成为疏水图案。因此，发光元件混合溶液可以可靠地流入发射区域EA中。
图23是示意性示出图19的显示装置DD的实施方式的剖视图。例如，图23集中于像素PXL的与图22的线II-II’对应的剖面示出了显示装置DD的剖面的实施方式。
参考图1至图23，显示装置DD可以包括基础层BSL、电路层PCL和显示层DPL。电路层PCL和显示层DPL可以设置在基础层BSL上，使得层彼此重叠。例如，电路层PCL和显示层DPL可以依次设置在基础层BSL的表面上。
显示装置DD还可以包括设置在显示层DPL上的滤色器层CFL和/或封装层ENC(或保护层)。在实施方式中，滤色器层CFL和/或封装层ENC可以直接形成在基础层BSL的其上形成有电路层PCL和显示层DPL的表面上，但是本公开不限于此。
基础层BSL可以是由硬性或柔性材料制成的衬底或膜。在实施方式中，基础层BSL可以包括至少一种透明或不透明的绝缘材料，并且具有单层或多层结构。
电路层PCL可以设置在基础层BSL的表面上。电路层PCL可以包括形成每个像素PXL的像素电路PXC的电路元件。例如，可以在电路层PCL的每个像素区域中形成多个电路元件(例如，形成每个像素电路PXC的晶体管M和电容器Cst)。
图23示出了设置在每个像素电路PXC中的任意一个晶体管M(例如，包括底部金属层BML的第一晶体管M1)作为可以设置在电路层PCL中的电路元件的示例。
此外，电路层PCL可以包括连接到像素PXL的各种信号线和电力线。例如，电路层PCL可以包括连接到像素PXL的扫描线SL、控制线SSL、数据线DL、感测线SENL和/或第一电力线PL1和第二电力线PL2。图23示出了位于与底部金属层BML相同的层(例如，第一导电层)中的线LI作为可以设置在电路层PCL中的线的示例。每条线LI可以是连接到像素PXL的信号线和电力线中的任一条。在实施方式中，也可以在电路层PCL的其它层中设置至少一条信号线和/或电力线。
电路层PCL可以包括多个绝缘层。例如，电路层PCL可以包括依次设置在基础层BSL的表面上的缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和/或钝化层PSV。
电路层PCL可以设置在基础层BSL上，并且包括第一导电层，所述第一导电层包括第一晶体管M1的底部金属层BML。例如，第一导电层可以设置在基础层BSL和缓冲层BFL之间，并且包括设置在每个像素电路PXC中的第一晶体管M1的底部金属层BML。第一晶体管M1的底部金属层BML可以与第一晶体管M1的栅电极GE和半导体图案SCP重叠。
此外，第一导电层还可以包括至少一条线LI。例如，第一导电层可以包括在显示区域DA中在第二方向DR2上延伸的线中的至少一些线LI。例如，第一导电层可以包括连接到像素PXL的感测线SENL、数据线DL、第一电力线PL1(或形成具有网状结构的第一电力线PL1并且在第二方向DR2上延伸的第一子电力线)和/或第二电力线PL2(或形成具有网状结构的第二电力线PL2并且在第二方向DR2上延伸的第二子电力线)。
缓冲层BFL可以设置在基础层BSL的其上形成有第一导电层的表面上。缓冲层BFL可以防止杂质扩散到每个电路元件中。
半导体层可以设置在缓冲层BFL上。半导体层可以包括每个晶体管M的半导体图案SCP。半导体图案SCP可以包括与相应晶体管M的栅电极GE重叠的沟道区域以及设置在沟道区域的相对侧上的第一导电区域和第二导电区域(例如，源极区域和漏极区域)。半导体图案SCP可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。
栅极绝缘层GI可以设置在半导体层上。第二导电层可以设置在栅极绝缘层GI上。
第二导电层可以包括每个晶体管M的栅电极GE。此外，第二导电层还可以包括桥接图案和/或设置在像素电路PXC中的电容器Cst的一个电极。在设置在显示区域DA中的至少一条电力线和/或信号线具有多层结构的情况下，第二导电层还可以包括形成所述至少一条电力线和/或信号线的至少一个导电图案。
层间绝缘层ILD可以设置在第二导电层上。第三导电层可以设置在层间绝缘层ILD上。
第三导电层可以包括每个晶体管M的源电极SE和漏电极DE。源电极SE可以通过至少一个接触孔CH连接到包括在相应晶体管M中的半导体图案SCP的一个区域(例如，源极区域)。漏电极DE可以通过至少一个其它接触孔CH连接到包括在相应晶体管M中的半导体图案SCP的另一区域(例如，漏极区域)。此外，第三导电层还可以包括桥接图案、线和/或设置在像素电路PXC中的电容器Cst的另一电极。例如，第三导电层可以包括在显示区域DA中在第一方向DR1上延伸的线中的至少一些线。例如，第三导电层可以包括连接到像素PXL的扫描线SL、控制线SSL、第一电力线PL1(或形成具有网状结构的第一电力线PL1并且在第一方向DR1上延伸的第一子电力线)和/或第二电力线PL2(或形成具有网状结构的第二电力线PL2并且在第一方向DR1上延伸的第二子电力线)。在设置在显示区域DA中的至少一条电力线和/或信号线具有多层结构的情况下，第三导电层还可以包括形成所述至少一条电力线和/或信号线的至少一个导电图案。
设置成形成第一导电层至第三导电层的导电图案、电极和/或线中的每个可以包括至少一种导电材料并且因此具有导电性，并且其组成材料没有特别限制。例如，设置成形成第一导电层至第三导电层的导电图案、电极和/或线中的每个可以包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的一种或更多种金属，并且可以包括各种其它导电材料。
钝化层PSV可以设置在第三导电层上。缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD和钝化层PSV中的每个可以具有单层结构或多层结构，并且包括至少一种无机绝缘材料和/或有机绝缘材料。在实施方式中，缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD中的每个可以包括各种种类的无机材料，所述无机材料包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)等。在实施方式中，钝化层PSV可以包括至少一个有机绝缘层，所述有机绝缘层包括至少一种有机绝缘材料。在实施方式中，钝化层PSV可以设置在至少显示区域DA的整个表面上，并且可以使电路层PCL的表面平坦化。
显示层DPL可以设置在钝化层PSV上。
显示层DPL可以包括每个像素PXL的发射组件EMU。例如，显示层DPL可以包括设置在每个像素PXL的发射区域EA中的对准电极ALE、至少一个发光元件LD以及像素电极ELT。在实施方式中，发射组件EMU可以包括多个发光元件LD。
此外，显示层DPL还可以包括依次设置在基础层BSL的其上形成有电路层PCL的表面上的绝缘图案和/或绝缘层。例如，显示层DPL还可以包括堤图案BNP、第一绝缘层INS1、第一堤BNK1、第二绝缘层INS2、第三绝缘层INS3、第二堤BNK2和/或第四绝缘层INS4。此外，显示层DPL还可以选择性地包括光转换层CCL。
堤图案BNP可以设置在钝化层PSV上。堤图案BNP可以设置在对准电极ALE下方，使得堤图案BNP与对准电极ALE的相应部分重叠。
对准电极ALE可以通过堤图案BNP在像素PXL的向上方向上(例如，在第三方向DR3上)突出。堤图案BNP和设置在堤图案BNP上方的对准电极ALE可以形成围绕发光元件LD的反射突出图案。因此，可以增强像素PXL的光效率。
堤图案BNP可以是包括无机绝缘材料和/或有机绝缘材料的单层或多层绝缘图案。对准电极ALE可以设置在堤图案BNP上。
对准电极ALE可以包括至少一种导电材料。例如，对准电极ALE中的每个可以包括以下中的至少一种导电材料：各种金属材料或其合金，所述金属材料包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等；导电氧化物，诸如铟锡氧化物(ITO)、铟锌氧化物(IZO)、铟锡锌氧化物(ITZO)、氧化锌(ZnO)、掺铝的锌氧化物(AZO)、掺镓的锌氧化物(GZO)、锌锡氧化物(ZTO)、镓锡氧化物(GTO)和掺氟的锡氧化物(FTO)；以及导电聚合物，诸如PEDOT，但是本公开不限于此。例如，对准电极ALE可以包括包括碳纳米管、石墨烯等的其它导电材料。换句话说，对准电极ALE可以包括各种导电材料中的至少一种，并且因此具有导电性。此外，对准电极ALE可以包括相同或不同的导电材料。
对准电极ALE中的每个可以具有单层或多层结构。例如，对准电极ALE中的每个可以包括包括反射导电材料(例如，金属)的反射电极层，并且可以由单层或多层电极形成。
第一绝缘层INS1可以设置在对准电极ALE上。在实施方式中，第一绝缘层INS1可以包括接触孔，至少一个对准电极ALE可以通过所述接触孔连接到任何一个像素电极ELT。例如，第一绝缘层INS1可以包括用于形成图21的第四接触部CNT4和第五接触部CNT5的接触孔。
第一绝缘层INS1可以具有单层或多层结构，并且包括无机绝缘材料和/或有机绝缘材料。在实施方式中，第一绝缘层INS1可以包括诸如硅氮化物(SiNx)、硅氧化物(SiOx)和/或硅氮氧化物(SiOxNy)的至少一种种类的无机绝缘材料。
由于对准电极ALE被第一绝缘层INS1覆盖，因此可以防止在后续工艺期间损坏对准电极ALE。此外，可以防止对准电极ALE和发光元件LD彼此不适当地连接，并且因此防止彼此短路。
第一堤BNK1可以设置在其中形成有对准电极ALE和第一绝缘层INS1的显示区域DA中。第一堤BNK1可以形成在非发射区域NEA中，以围绕每个像素PXL的发射区域EA。
发光元件LD可以提供给由第一堤BNK1围绕的每个发射区域EA。发光元件LD可以通过施加到对准电极ALE(或在被分成每个像素PXL的对准电极ALE之前设置的对准线)的对准信号而在对准电极ALE之间对准。例如，在像素PXL包括设置在中央部分中的第一对准电极ALE1以及设置在第一对准电极ALE1的相对侧上的第二对准电极ALE2和第三对准电极ALE3的情况下，至少一个第一发光元件LD1可以在第一对准电极ALE1和第二对准电极ALE2之间对准，并且至少一个第二发光元件LD2可以在第一对准电极ALE1和第三对准电极ALE3之间对准。
第二绝缘层INS2可以设置在发光元件LD的部分上。在实施方式中，第二绝缘层INS2可以分段设置在发光元件LD的包括发光元件LD的中央部分的部分上，使得在相应像素PXL的发射区域EA中对准的发光元件LD的第一端部EP1和第二端部EP2暴露。在实施方式中，第二绝缘层INS2可以形成在包括多个像素区域的显示区域DA的整个表面中，并且包括接触孔，发光元件LD的相应第一端部EP1和相应第二端部EP2通过所述接触孔暴露。在第二绝缘层INS2形成在发光元件LD上方的情况下，发光元件LD可以被稳固地固定。
第二绝缘层INS2可以具有单层或多层结构，并且包括至少一种无机绝缘材料和/或有机绝缘材料。例如，第二绝缘层INS2可以包括各种种类的有机和/或无机绝缘材料，所述有机和/或无机绝缘材料包括硅氮化物(SiNx)、硅氧化物(SiOx)、硅氮氧化物(SiOxNy)、铝氧化物(AlxOy)、光刻胶材料等。
不同的像素电极ELT可以设置和/或形成在发光元件LD的未被第二绝缘层INS2覆盖的相对端部(即，第一端部EP1和第二端部EP2)上。例如，第一像素电极ELT1可以设置在第一发光元件LD1的第一端部EP1上。第三像素电极ELT3的一部分可以设置在第一发光元件LD1的第二端部EP2上。第三像素电极ELT3的另一部分可以设置在第二发光元件LD2的第一端部EP1上。第二像素电极ELT2可以设置在第二发光元件LD2的第二端部EP2上。
在实施方式中，第一像素电极ELT1可以通过至少一个接触部(例如，图22的第四接触部CNT4)电连接到第一对准电极ALE1。同样，第二像素电极ELT2可以通过至少一个接触部(例如，图22的第五接触部CNT5)电连接到第三对准电极ALE3。第三像素电极ELT3可以将至少一个第一发光元件LD1电连接到至少一个第二发光元件LD2。
在实施方式中，每个像素PXL的第一对准电极ALE1可以通过至少一个接触部(例如，图22的第一接触部CNT1)电连接到相应像素PXL的第一晶体管M1。同样，第二对准电极ALE2和第三对准电极ALE3中的每个可以通过至少一个接触部(例如，图22的第二接触部CNT2和第三接触部CNT3)电连接到第二电力线PL2。
第一像素电极ELT1可以设置在第一对准电极ALE1上方，以与第一对准电极ALE1的一部分重叠。第二像素电极ELT2可以设置在第三对准电极ALE3上方，以与第三对准电极ALE3的一部分重叠。第三像素电极ELT3可以设置在第一对准电极ALE1和第二对准电极ALE2上方，以与第一对准电极ALE1和第二对准电极ALE2的另一部分重叠。
在实施方式中，第一像素电极ELT1可以电连接到第一发光元件LD1的第一端部EP1。第二像素电极ELT2可以电连接到第二发光元件LD2的第二端部EP2。第三像素电极ELT3可以电连接到第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1。
第一像素电极ELT1、第二像素电极ELT2和/或第三像素电极ELT3可以形成在相同的层或不同的层中。在实施方式中，第一像素电极ELT1和第二像素电极ELT2可以形成在相同的层中。第三像素电极ELT3可以形成在与第一像素电极ELT1和第二像素电极ELT2不同的层中。例如，第一像素电极ELT1和第二像素电极ELT2以及第三像素电极ELT3可以设置在不同的层中，且第三绝缘层INS3插置在第一像素电极ELT1和第二像素电极ELT2与第三像素电极ELT3之间。在实施方式中，第一像素电极ELT1至第三像素电极ELT3中的全部可以形成在相同的层中。像素PXL可以不包括第三绝缘层INS3。根据实施方式，像素电极ELT的相互位置、形成顺序等可以以各种方式改变。
在每个像素PXL包括具有并联结构的发射组件EMU(如图20的实施方式中所示)或者每个像素PXL包括单个发光元件LD的情况下，像素PXL可以不包括第三像素电极ELT3。第一像素电极ELT1可以设置在发光元件LD的第一端部EP1上，并且第二像素电极ELT2可以设置在发光元件LD的第二端部EP2上。
像素电极ELT可以包括至少一种导电材料。在实施方式中，像素电极ELT可以包括透明导电材料，以允许从发光元件LD发射的光从中穿过。
在实施方式中，显示装置DD可以包括设置在每个像素PXL的发射组件EMU上的光转换层CCL。例如，光转换层CCL可以设置在每个发射区域EA中，使得光转换层CCL位于每个像素PXL的发光元件LD上方。
此外，显示装置DD还可以包括设置在非发射区域NEA中的第二堤BNK2，以与第一堤BNK1重叠。第二堤BNK2可以限定(或分隔)其中将要形成光转换层CCL的每个发射区域EA。在实施方式中，第二堤BNK2可以与第一堤BNK1一体。
第二堤BNK2可以包括遮光和/或反射材料，其包括黑矩阵材料。第二堤BNK2可以具有与第一堤BNK1的材料相同或不同的材料。
光转换层CCL可以包括用于转换从发光元件LD发射的光的波长和/或颜色的波长转换颗粒(或颜色转换颗粒)以及用于散射从发光元件LD发射的光以增强像素PXL的光输出效率的光散射颗粒SCT中的至少一种。例如，光转换层CCL可以设置在每个发射组件EMU上。每个光转换层CCL可以包括波长转换颗粒(诸如，至少一种种类的量子点QD(例如，红色量子点、绿色量子点和/或蓝色量子点))和/或光散射颗粒SCT。
例如，在将任何一个像素PXL设置成红色(或绿色)像素并且在像素PXL的发射组件EMU中设置蓝光发光元件LD的情况下，可以在像素PXL的发射组件EMU上方设置包括用于将蓝光转换为红(或绿)光的红色(或绿色)量子点QD的光转换层CCL。光转换层CCL还可以包括光散射颗粒SCT。
第四绝缘层INS4可以形成在基础层BSL的其上形成有像素PXL的发射组件EMU和/或光转换层CCL的表面上。
在实施方式中，第四绝缘层INS4可以包括至少一个有机层。第四绝缘层INS4可以设置在至少显示区域DA的整个表面中，并且使显示层DPL的表面平坦化。此外，第四绝缘层INS4可以保护像素PXL的发射组件EMU和/或光转换层CCL。
滤色器层CFL可以设置在第四绝缘层INS4上。
滤色器层CFL可以包括与像素PXL的颜色对应的滤色器CF。例如，滤色器层CFL可以包括设置在第一颜色像素PXL1的发射区域EA中的第一滤色器CF1、设置在第二颜色像素PXL2的发射区域EA中的第二滤色器CF2以及设置在第三颜色像素PXL3的发射区域EA中的第三滤色器CF3。每个滤色器CF可以设置在第四绝缘层INS4上，以与相应像素PXL的发射组件EMU重叠。
在实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以设置在非发射区域NEA中并且彼此重叠。在实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以遍及每个像素PXL的发射区域EA彼此独立地形成。第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间可以设置有独立的遮光图案等。
封装层ENC可以设置在滤色器层CFL上。封装层ENC可以包括第五绝缘层INS5。在实施方式中，第五绝缘层INS5可以包括至少一个有机绝缘层，并且可以具有单层或多层结构，所述有机绝缘层包括至少一种有机绝缘材料。第五绝缘层INS5可以形成在显示区域DA的整个表面中以覆盖电路层PCL、显示层DPL和/或滤色器层CFL，并且可以使显示装置DD的表面平坦化。
图24是示意性示出图23的区域AR的放大的放大剖视图。例如，图24是集中于第一发光元件LD1示出了像素PXL的一个区域(例如，图23的区域AR)的放大的剖视图。在实施方式中，包括在像素PXL中的发光元件LD可以是具有基本上相同或相似类型和/或结构的发光元件LD。例如，第二发光元件LD2可以是具有与第一发光元件LD1的类型和/或结构相同的类型和/或结构的发光元件LD。
尽管图24示出了其中图23的像素PXL包括根据图1和图2的实施方式的发光元件LD的实施方式，但是本公开不限于此。例如，像素PXL可以包括根据图6至图9的实施方式中的任一个的发光元件LD或者具有根据图1至图3以及图5至图9的实施方式中的至少两个的组合的形状和/或结构的发光元件LD。在图24的实施方式的描述中，将省略与上述实施方式的配置类似或相同的配置的详细说明。
参考图1至图24，包括在像素PXL中的每个发光元件LD可以包括在从第二端部EP2到第一端部EP1的方向上依次设置的第一半导体层SCL1、发射层EML、第二半导体层SCL2和电极层ETL。如参考图1和图2所描述的，第一半导体层SCL1和第二半导体层SCL2可以具有相同的直径(或宽度)。此外，每个发光元件LD可以包括围绕第一半导体层SCL1的侧表面、发射层EML的侧表面和第二半导体层SCL2的侧表面的绝缘膜INF。电极层ETL可以覆盖绝缘膜INF的一部分和第二半导体层SCL2。
电极层ETL可以电连接到第一像素电极ELT1。例如，电极层ETL可以直接接触发光元件LD的其上未设置第二绝缘层INS2的第一端部EP1上的第一像素电极ELT1，并且因此电连接到第一像素电极ELT1。
在实施方式中，电极层ETL可以具有瓶盖形状或包括突起PRT。电极层ETL和第一像素电极ELT1之间的接触面积可以增加。因此，电极层ETL和第一像素电极ELT1之间的接触电阻可以减小，使得电极层ETL可以更可靠地连接到第一像素电极ELT1。
在实施方式中，绝缘膜INF可以沿着发光元件LD的外周表面具有均匀的厚度。在形成允许发光元件LD的相对端部暴露的第二绝缘层INS2的工艺期间，即使蚀刻发光元件LD的相对端部(特别是相对端部上的绝缘膜INF)，也可以不暴露发光元件LD的第二半导体层SCL2(和发射层EML)。因此，可以防止发生发光元件LD的短路。在电极层ETL覆盖绝缘膜INF的一部分的情况下，绝缘膜INF可以不被蚀刻，从而可以更可靠地防止发生发光元件LD的短路。
第一半导体层SCL1可以电连接到第三像素电极ELT3(和/或第二像素电极ELT2)。例如，第一半导体层SCL1可以直接接触发光元件LD的其上未设置第二绝缘层INS2的第二端部EP2上的第三像素电极ELT3，并且因此电连接到第三像素电极ELT3。
在根据本公开的实施方式的发光元件中，第一半导体层和第二半导体层可以具有相同的直径(或宽度)，可以防止由于第二半导体层的突起而导致的光特性的劣化。换句话说，可以增强发光元件的光特性。
此外，因为发光元件的第一半导体层和第二半导体层具有相同的直径(或宽度)，所以绝缘膜可以在围绕第二半导体层、发射层和第一半导体层的整个区域中具有均匀的厚度。因为电极层部分地覆盖绝缘膜，所以绝缘膜可以在后续工艺期间不被去除，使得第二半导体层和发射层可以不被暴露。因此，可以防止由于第二半导体层和发射层的暴露而发生发光元件的短路。
因为发光元件的电极层具有瓶盖形状或包括突起，所以电极层可以具有相对大(或宽)的表面积(或接触面积)。因此，电极层可以通过相对大的接触表面更可靠地连接到电极或线。
本公开的效果不受前述内容的限制，并且在本文中预期到其它各种效果。
尽管通过详细的实施方式描述了本公开的范围，但是应当注意，上述实施方式仅仅是说明性的，并且不应被认为是限制性的。本领域中的技术人员应当理解，在不背离本公开的范围的情况下，可以在本文中进行各种改变。
本公开的范围不受说明书的详细描述的限制。此外，本公开的所有改变或修改应被解释为包括在本公开的范围内。

Claims (10)

1.发光元件，包括：
第一半导体层；
发射层，设置在所述第一半导体层上；
第二半导体层，设置在所述发射层上；
绝缘膜，围绕所述第一半导体层的侧表面、所述发射层的侧表面和所述第二半导体层的侧表面；以及
电极层，设置在所述第二半导体层和所述绝缘膜上，
其中，所述绝缘膜不围绕所述电极层。
2.根据权利要求1所述的发光元件，其中，
所述第二半导体层的上表面和所述绝缘膜的上表面位于相同的平面中，所述电极层直接设置在所述绝缘膜的所述上表面上，
所述第一半导体层的直径和所述第二半导体层的直径彼此相同，以及
所述绝缘膜的与所述第二半导体层物理接触的部分的厚度和所述绝缘膜的与所述第一半导体层物理接触的另一部分的厚度彼此相同。
3.根据权利要求1所述的发光元件，其中，所述电极层具有瓶盖形状，
在平面图中，所述电极层包括相比于与所述发光元件对应的虚拟六边形的边进一步突出的突起，以及
对于所述虚拟六边形的每一个边，所述电极层包括至少两个所述突起。
4.根据权利要求1所述的发光元件，其中，在平面图中，所述电极层的直径大于所述绝缘膜的直径，以及
所述电极层部分地覆盖所述绝缘膜的与所述绝缘膜的上表面相邻的侧表面。
5.根据权利要求1所述的发光元件，其中，在所述绝缘膜和所述电极层之间的边界处，所述电极层的直径大于所述第二半导体层的直径并且小于所述绝缘膜的直径。
6.根据权利要求4或5所述的发光元件，其中，相对于所述第二半导体层的上表面，所述电极层具有90°或更小的倾角。
7.根据权利要求4或5所述的发光元件，其中，相对于所述第二半导体层的上表面，所述电极层具有90°或更大的倾角。
8.显示装置，包括像素，所述像素包括：
第一电极；
第二电极；以及
发光元件，包括电连接到所述第一电极的第一端部和电连接到所述第二电极的第二端部，
其中，所述发光元件包括：
第一半导体层、发射层、第二半导体层和电极层，在从所述第二端部到所述第一端部的方向上依次设置；以及
绝缘膜，围绕所述第一半导体层的侧表面、所述发射层的侧表面和所述第二半导体层的侧表面，
所述电极层部分地覆盖所述绝缘膜，以及
所述绝缘膜不围绕所述电极层。
9.制造发光元件的方法，包括：
在衬底上依次形成第一半导体层、发射层和第二半导体层；
将包括所述第一半导体层、所述发射层和所述第二半导体层的堆叠图案化成杆形状；
在所述堆叠的侧表面上形成绝缘膜；
在所述第二半导体层和所述绝缘膜上形成电极层；以及
将包括所述堆叠、所述绝缘膜和所述电极层的所述发光元件与所述衬底分离。
10.根据权利要求9所述的方法，其中，形成所述电极层包括：
使用溅射技术初步形成仅覆盖所述堆叠的上端部的所述电极层；以及
使用湿法蚀刻技术蚀刻初步形成的所述电极层。
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