KR20230132649A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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송영진
김상조
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 서로 이격 배치된 복수의 화소 전극들, 상기 화소 전극들 상에 배치되며, 제1 반도체층을 포함하는 복수의 발광 소자들, 상기 제1 반도체층 상에 배치된 반도체 패턴, 및 상기 반도체 패턴 상에 배치된 공통 전극층을 포함하고, 상기 제1 반도체층, 상기 반도체 패턴, 및 상기 공통 전극층 사이에 배치된 공극을 더 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OEDD), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 발광 소자를 포함하는 자발광 표시 장치가 있다. 자발광 표시 장치는 발광 소자로서 유기물을 발광 물질로 이용하는 유기 발광 표시 장치, 또는 무기물을 발광 물질로 이용하는 무기 발광 표시 장치 등이 있다.
본 발명이 해결하고자 하는 과제는 장파장 대역의 발광 소자의 성장 시 결함이 개선된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 장파장 대역의 발광 소자의 성장 시 결함이 개선된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 기판 상에 서로 이격 배치된 복수의 화소 전극들, 상기 화소 전극들 상에 배치되며, 제1 반도체층을 포함하는 복수의 발광 소자들, 상기 제1 반도체층 상에 배치된 반도체 패턴, 및 상기 반도체 패턴 상에 배치된 공통 전극층을 포함하고, 상기 제1 반도체층, 상기 반도체 패턴, 및 상기 공통 전극층 사이에 배치된 공극을 더 포함한다.
상기 제1 반도체층은 상기 반도체 패턴과 상이한 물질을 포함할 수 있다.
상기 반도체 패턴의 격자 상수는 상기 제1 반도체층의 격자 상수보다 클 수 있다.
상기 제1 반도체층과 상기 반도체 패턴은 n형 도펀트로 도핑될 수 있다.
상기 복수의 발광 소자들 각각은 상기 제1 반도체층, 상기 화소 전극들과 연결되는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함할 수 있다.
상기 반도체 패턴은 상기 활성층과 동일한 물질을 포함할 수 있다.
상기 제1 반도체층과 상기 공통 전극층은 상기 제1 기판의 두께 방향으로 서로 이격되며, 서로 전기적으로 연결될 수 있다.
상기 반도체 패턴의 일 방향의 폭은 상기 제1 반도체층의 상기 일 방향의 폭보다 작을 수 있다.
상기 반도체 패턴의 일 방향의 폭은 상기 복수의 발광 소자들 중 제1 발광 소자의 상기 일 방향의 폭보다 클 수 있다.
상기 공극은 상기 제1 반도체층, 상기 반도체 패턴, 및 상기 공통 전극층과 각각 접촉할 수 있다.
상기 반도체 패턴은 상기 복수의 발광 소자들 중 제1 발광 소자와 상기 제1 기판의 두께 방향으로 중첩할 수 있다.
상기 반도체 패턴은 상기 복수의 발광 소자들 중 제2 발광 소자와 상기 제1 기판의 두께 방향으로 비중첩할 수 있다.
상기 제1 발광 소자는 청색 파장 대역의 광을 발광하고, 상기 제2 발광 소자는 적색 파장 대역의 광을 발광할 수 있다.
상기 공극은 상기 복수의 발광 소자들 중 어느 하나와 상기 제1 기판의 두께 방향으로 중첩할 수 있다.
상기 다른 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 n형 반도체를 포함하는 공통 전극층을 형성하는 단계, 상기 공통 전극층 상에 반도체 패턴층 및 제1 반도체 물질층을 형성하는 단계, 상기 제1 반도체 물질층 상에 절연층을 형성하는 단계, 상기 반도체 패턴층 및 상기 제1 반도체 물질층을 식각하여 반도체 패턴 및 제1 반도체층을 형성하는 단계, 상기 반도체 패턴의 일부를 식각하여 공극을 형성하는 단계, 상기 절연층을 관통하여 상기 제1 반도체층을 노출하는 복수의 홀들을 형성하는 단계, 및 상기 복수의 홀들 내에 활성층 및 p형 반도체를 포함하는 제2 반도체층을 형성하는 단계를 포함한다.
상기 반도체 패턴의 일부를 식각하여 공극을 형성하는 단계는, 상기 제1 반도체층 및 상기 공통 전극층을 노출할 수 있다.
상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 갖는 복수의 발광 소자들을 포함하고, 상기 복수의 발광 소자들은 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자가 순차적으로 형성될 수 있다.
상기 반도체 패턴의 격자 상수는 상기 제1 반도체층의 격자 상수보다 클 수 있다.
상기 다른 과제를 해결하기 위한 다른 실시예에 따른 표시 장치의 제조 방법은 베이스 기판 상에 n형 반도체를 포함하는 공통 전극층을 형성하는 단계, 상기 공통 전극층 상에 반도체 패턴층 및 제1 반도체 물질층을 형성하는 단계, 상기 반도체 패턴층 및 상기 제1 반도체 물질층을 식각하여 반도체 패턴 및 제1 반도체층을 형성하는 단계, 상기 반도체 패턴의 일부를 식각하여 공극을 형성하는 단계, 상기 제1 반도체층 상에 활성 물질층, 제2 반도체 물질층을 형성하여 적층 구조체를 형성하는 단계, 상기 적층 구조체를 상기 베이스 기판에 수직한 방향으로 식각하여 복수의 홀들을 형성하고 서로 이격된 반도체 로드들을 형성하는 단계, 및 상기 반도체 로드들의 외면을 둘러싸는 절연 물질막을 형성하고, 상기 반도체 로드들을 상기 베이스 기판에서 분리하여 발광 소자들을 형성하는 단계를 포함할 수 있다.
상기 반도체 로드들 중 적어도 일부는 상기 반도체 패턴과 상기 베이스 기판에 수직한 방향으로 중첩하고, 나머지 일부는 상기 공극과 중첩할 수 있다.
실시예들에 따른 표시 장치 및 이의 제조 방법에 의하면, 반도체 패턴 상에 발광 소자의 반도체층을 형성함으로써 반도체층의 스트레인이 완화되고 격자 상수가 증가하여 장파장 대역의 발광 소자의 성장 시 결함이 개선될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 X 영역의 일 예를 보여주는 평면 확대도이다.
도 3은 도 1의 표시 영역의 다른 예를 보여주는 평면 확대도이다.
도 4는 도 3의 I-I'선을 따라 자른 단면도의 일 예이다.
도 5는 도 3의 I-I'선을 따라 자른 단면도의 다른 예이다.
도 6은 일 실시예에 따른 표시 장치의 베이스 기판 및 이중 반도체층의 제조 방법을 나타내는 순서도이다.
도 7은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 8 내지 도 22는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 24는 도 23의 E1-E1'선을 따라 자른 단면도이다.
도 25는 도 23의 E2-E2'선을 따라 자른 단면도이다.
도 26은 도 23의 실시예에 따른 발광 소자의 개략도이다.
도 27은 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 28 내지 도 36은 다른 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 X 영역의 일 예를 보여주는 평면 확대도이다.
도 1 및 도 2에서는 일 실시예에 따른 표시 장치(1_1)가 발광 소자(ED)로서 초소형 발광 다이오드(마이크로 또는 나노 발광 다이오드)를 포함하는 초소형 발광 다이오드 표시 장치(마이크로 또는 나노 발광 다이오드 표시 장치)인 것을 중심으로 설명하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
또한, 도 1 및 도 2에서 제1 방향(DR1)은 표시 패널(10)의 가로 방향을 가리키고, 제2 방향(DR2)은 표시 패널(10)의 세로 방향을 가리키며, 제3 방향(DR3)은 표시 패널(10)의 두께 방향 또는 반도체 회로 기판(100)의 두께 방향을 가리킨다. 이 경우, "좌", "우", "상", "하"는 표시 패널(10)을 평면에서 바라보았을 때의 방향을 나타낸다. 예를 들어, "우측"은 제1 방향(DR1)의 일측, "좌측"은 제1 방향(DR1)의 타측, "상측"은 제2 방향(DR2)의 일측, "하측"은 제2 방향(DR2)의 타측을 나타낸다. 또한, "상부"는 제3 방향(DR3)의 일측을 가리키고, "하부"는 제3 방향(DR3)의 타측을 가리킨다.
일 실시예에 따른 표시 장치(1_1)는 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 표시 패널(10)을 구비한다.
표시 패널(10)은 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형의 평면 형태를 가질 수 있다. 다만, 표시 패널(10)의 평면 형태는 이에 한정되지 않으며, 사각형 이외의 다른 다각형, 원형, 타원형 또는 비정형의 평면 형태를 가질 수 있다.
표시 영역(DA)은 화상이 표시되는 영역이고, 비표시 영역(NDA)은 화상이 표시되지 않는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 주변을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 패널(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
표시 패널(10)의 표시 영역(DA)은 복수의 화소(PX)들을 포함할 수 있다. 복수의 화소(PX)들 각각은 복수의 발광 소자(ED)들을 포함할 수 있다. 화소(PX)들 각각은 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다. 화소(PX)는 복수의 발광 소자(ED: ED1, ED2, ED3)들로 이루어지며, 화소(PX)는 화이트 광을 표시할 수 있는 최소 발광 단위로 정의될 수 있다.
예를 들어, 제1 발광 소자(ED1)는 제1 색의 광을 방출하고, 제2 발광 소자(ED2)는 제2 색의 광을 방출하고, 제3 발광 소자(ED3)는 제3 색의 광을 방출할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 예를 들어, 제1 색 광의 메인 피크 파장은 대략 370㎚ 내지 460㎚에 위치할 수 있고, 제2 색 광의 메인 피크 파장은 대략 480㎚ 내지 560㎚에 위치할 수 있고, 제3 색 광의 메인 피크 파장은 대략 600㎚ 내지 750㎚에 위치할 수 있으나, 이에 한정되지 않는다. 예를 들어, 각 발광 소자(ED)들은 서로 동일한 색의 광을 방출할 수 있고, 각 발광 소자(ED) 중 어느 하나는 황색을 방출할 수 있다. 하나의 화소(PX)는 3개의 발광 소자(ED1, ED2, ED3)들을 포함할 수 있으나, 이에 제한되지 않는다.
발광 소자(ED)들 각각은 평면도 상 원형의 형태를 가질 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)는 원형 이외에 사각형, 오각형과 같은 다각형, 타원형, 또는 비정형의 형태를 가질 수 있다.
복수의 발광 소자(ED1, ED2, ED3)들은 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 이격되어 배치될 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)는 서로 제1 방향(DR1)으로 교대로 배열되고, 복수의 제1 발광 소자(ED1)들, 제2 발광 소자(ED2)들, 및 제3 발광 소자(ED3)들 각각은 제2 방향(DR2)으로 반복 배치될 수 있다. 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)는 제1 방향(DR1)으로 순서대로 배치되며 이러한 배열이 반복될 수 있다.
제1 발광 소자(ED1)의 면적, 제2 발광 소자(ED2)의 면적, 및 제3 발광 소자(ED3)의 면적은 실질적으로 동일할 수 있으나, 이에 한정되지 않는다.
발광 소자(ED)들 각각은 후술하는 연결 전극(도 X의 'BE')을 통해 반도체 회로 기판(도 X의 '100')의 화소 전극(도 X의 'AE')과 전기적으로 연결될 수 있다. 또한, 발광 소자(ED)들 각각은 표시 기판(도 X의 '200')의 공통 전극층(도 X의 'CEL')과 각각 전기적으로 연결될 수 있다.
표시 패널(10)의 비표시 영역(NDA)은 제1 공통 전극 영역(CPA1), 제2 공통 전극 영역(CPA2), 제1 패드 영역(PDA1), 및 제2 패드 영역(PDA2)을 포함할 수 있다.
제1 공통 전극 영역(CPA1)은 제1 패드 영역(PDA1)와 표시 영역(DA) 사이에 배치될 수 있다. 제2 공통 전극 영역(CPA2)은 제2 패드부(PDA2)와 표시 영역(DA) 사이에 배치될 수 있다. 제1 공통 전극 영역(CPA1)과 제2 공통 전극 영역(CPA2) 각각은 공통 전극 연결부(CEP)들을 포함할 수 있다. 공통 전극 연결부(CEP)들은 공통 전극 영역(CPA1, CPA2) 내에서 제1 방향(DR1)으로 서로 이격될 수 있으나, 이에 제한되지 않는다.
공통 전극 연결부(CEP)들은 반도체 회로 기판(100)에 배치되어 화소 회로부(PXC)로부터 공통 전압을 인가받을 수 있다. 공통 전극 영역(CPA1, CPA2)에서 공통 전극 연결부(CEP)는 공통 전극층(CEL)에 전기적으로 연결될 수 있다.
제1 패드 영역(PDA1)은 표시 패널(10)의 상측에 배치될 수 있다. 제1 패드부(PDA1)는 회로 보드(미도시)와 연결되는 제1 패드(PD1)들을 포함할 수 있다. 제2 패드 영역(PDA2)는 표시 패널(10)의 하측에 배치될 수 있다. 제2 패드 영역(PDA2)는 회로 보드와 연결되기 위한 제2 패드들을 포함할 수 있다. 제2 패드 영역(PDA2)는 생략될 수 있다.
제1 패드(PD1)들은 회로 보드와 전기적으로 연결될 수 있다. 제1 패드(PD1)들은 제1 패드 영역(PDA1) 내에서 제1 방향(DR1)으로 서로 이격되어 배열될 수 있다. 제1 패드(PD1)들의 배치는 표시 영역(DA)에 배치되는 발광 소자(ED)들의 개수, 및 이와 전기적으로 연결된 배선들의 배치에 따라 설계될 수 있다. 발광 소자(ED)들의 배치 및 이에 전기적으로 연결된 배선들의 배치에 따라 서로 다른 패드들의 배치가 다양하게 변형될 수 있다.
도 3은 도 1의 표시 영역의 다른 예를 보여주는 평면 확대도이다.
도 3에서 하나의 화소(PX)는 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)를 포함할 수 있다. 제2 발광 소자(ED2)는 복수의 제1 서브 발광 소자들(ED2_1, ED2_2)을 포함하고, 제3 발광 소자(ED3)는 복수의 제2 서브 발광 소자들(ED3_1, ED3_2)을 포함할 수 있다.
복수의 발광 소자(ED1, ED2, ED3)들은 제1 방향(DR1), 제2 방향(DR2), 및 대각 방향으로 서로 이격되어 배치될 수 있다. 제1 발광 소자(ED1)를 중심으로 제1 방향(DR1), 제2 방향(DR2), 및 대각 방향으로 제2 발광 소자(ED2)와 제3 발광 소자(ED3)가 이격 배치될 수 있다. 제1 발광 소자(ED1)의 일 측에 제2 발광 소자(ED2)의 제1 서브 발광 소자들(ED2_1, ED2_2)이 배치될 수 있다. 제2 발광 소자(ED2)의 일 측에 제3 발광 소자(ED3)의 제2 서브 발광 소자들(ED3_1, ED3_2)이 배치될 수 있다.
예를 들어, 일 방향을 따라 제3 발광 소자(ED3)의 제2 서브 발광 소자(ED3_1), 제2 발광 소자(ED2)의 제1 서브 발광 소자(ED2_1), 제1 발광 소자(ED1), 제2 발광 소자(ED2)의 제1 서브 발광 소자(ED2_2), 및 제3 발광 소자(ED3)의 제2 서브 발광 소자(ED3_2)가 순차적으로 배치될 수 있다.
제1 발광 소자(ED1)의 면적은 제2 발광 소자(ED2)의 면적, 및 제3 발광 소자(ED3)의 면적보다 클 수 있다. 제2 발광 소자(ED2)의 면적은 제3 발광 소자(ED3)의 면적과 동일하거나 상이할 수 있다.
발광 소자의 면적은 발광 소자의 일 방향의 폭에 대응될 수 있다. 따라서, 제1 발광 소자(ED1)의 제1 폭(W1)은 제2 발광 소자(ED2)의 제2 폭(W2) 및 제3 발광 소자(ED3)의 제3 폭(W3)보다 클 수 있다. 제2 발광 소자(ED2)의 제2 폭(W2)은 제3 발광 소자(ED3)의 제3 폭(W3)과 동일하거나 상이할 수 있다. 제1 발광 소자(ED1)의 제1 폭(W1)은 제2 발광 소자(ED2)의 제2 폭(W2) 또는 제3 발광 소자(ED3)의 제3 폭(W3)의 두배일 수 있으나, 이에 제한되지 않는다.
도 4는 도 3의 I-I'선을 따라 자른 단면도의 일 예이다. 도 5는 도 3의 I-I'선을 따라 자른 단면도의 다른 예이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치(1_1)는 반도체 회로 기판(100), 및 표시 기판(200)을 포함할 수 있다.
반도체 회로 기판(100)은 제1 기판(110), 복수의 화소 회로부(PXC)들, 및 화소 전극(AE)들을 포함할 수 있다. 표시 기판(200)은 발광 소자(ED)들, 절연층(INS), 반도체 패턴(33), 공극(V), 공통 전극층(CEL), 비도핑 반도체층(USEM), 및 연결 전극(BE)들을 포함할 수 있다. 표시 장치(1_1)의 반도체 회로 기판(100)과 표시 기판(200) 사이에는 공간(space)가 형성된다. 공간(space)은 진공으로 이루어질 수 있고, 별도의 충진재로 이루어질 수도 있다.
제1 기판(110)은 실리콘 웨이퍼 기판일 수 있다. 제1 기판(110)은 단결정 실리콘으로 이루어질 수 있다
복수의 화소 회로부(PXC)들 각각은 제1 기판(110)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정을 이용하여 형성된 CMOS(CompEDmentary Metal-Oxide Semiconductor) 회로를 포함할 수 있다. 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 트랜지스터를 포함할 수 있다. 또한, 복수의 화소 회로부(PXC)들 각각은 반도체 공정으로 형성된 적어도 하나의 커패시터를 더 포함할 수 있다.
복수의 화소 회로부(PXC)들은 표시 영역(DA)에 배치될 수 있다. 복수의 화소 회로부(PXC)들 중 표시 영역(DA)에 배치된 화소 회로부(PXC)들은 각각 그에 대응되는 화소 전극(AE)에 전기적으로 연결될 수 있다. 즉, 복수의 화소 회로부(PXC)들과 복수의 화소 전극(AE)들은 일대일로 대응되게 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 화소 전극(AE)에 애노드 전압을 인가할 수 있다.
복수의 화소 전극(AE)들은 표시 영역(DA)에 배치되고, 이들은 각각 그에 대응되는 화소 회로부(PXC) 상에 배치될 수 있다. 화소 전극(AE)들 각각은 화소 회로부(PXC)와 일체로 형성되고, 화소 회로부(PXC)로부터 노출된 노출 전극일 수 있다. 즉, 화소 전극(AE)들 각각은 화소 회로부(PXC)의 상면으로부터 돌출될 수 있다. 화소 전극(AE)들은 각각 화소 회로부(PXC)로부터 애노드 전압을 공급받을 수 있다. 화소 전극(AE)은 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
화소 회로부(PXC)들 중 비표시 영역(도 2의 'NDA')에 배치된 화소 회로부(PXC)들은 각각 그에 대응되는 공통 전극 연결부(도 2의 'CEP')에 전기적으로 연결될 수 있다. 복수의 화소 회로부(PXC)들 각각은 공통 전극 연결부(CEP)에 캐소드 전압을 인가할 수 있다. 즉, 공통 전극 연결부(CEP)는 화소 회로부(PXC)로부터 캐소드 전압을 인가받을 수 있다. 공통 전극 연결부(CEP)는 표시 기판(200)의 공통 전극층(CEL)에 연결될 수 있다. 공통 전극 연결부(CEP)를 통해 공통 전극층(CEL)에 제공된 캐소드 전압은, 반도체 패턴(33)을 통해 발광 소자(ED)의 제1 반도체층(31)에 제공될 수 있다.
표시 기판(200)은 절연층(INS), 복수의 발광 소자(ED)들, 반도체 패턴(33), 공극(V), 공통 전극층(CEL), 및 비도핑 반도체층(USEM)을 포함하여 반도체 회로 기판(100) 상에 배치될 수 있다.
발광 소자(ED)들은 반도체 회로 기판(100)의 복수의 화소 전극(AE)들에 대응하여 배치될 수 있다. 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 측면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 예를 들어, 발광 소자(ED)들 각각은 제3 방향(DR3)(즉, 제1 기판(110)의 두께 방향)으로 연장된 형상을 가질 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 제3 방향(DR3)의 길이는 수평 방향의 길이보다 길 수 있고, 짧을 수도 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 및 활성층(36)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(31)은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)에 도핑된 n형 도펀트는 Si, Ge, Sn, Se 등일 수 있다.
제2 반도체층(32)은 활성층(36)을 사이에 두고 제1 반도체층(31) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, 제2 반도체층(32)은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)에 도핑된 p형 도펀트는 Mg, Zn, Ca, Ba 등일 수 있다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 활성층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다. 예를 들어, 발광 소자(ED)는 제1 반도체층(31)과 활성층(36) 사이, 또는 제2 반도체층(32)과 활성층(36) 사이에 배치된 다른 반도체층을 더 포함할 수 있다. 제1 반도체층(31)과 활성층(36) 사이에 배치된 반도체층은 n형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN, InN 및 SLs 중에서 어느 하나 이상일 수 있고, 제2 반도체층(32)과 활성층(36) 사이에 배치된 반도체층은 p형 도펀트로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
활성층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 활성층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 복수의 우물층(well layer)과 배리어층(barrier layer)이 서로 교번하여 적층된 구조일 수도 있다. 이때, 우물층은 InGaN으로 형성되고, 배리어층은 GaN 또는 AlGaN으로 형성될 수 있으나, 이에 제한되지 않는다. 예를 들어, 활성층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수 있다. 활성층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다.
표시 장치(1_1)의 발광 소자(ED)들 중 일부는 서로 다른 활성층(36)들을 포함하여 서로 다른 색의 광을 방출할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 제1 활성층(36_1)을 포함하여 제1 색인 청색광을 방출하고, 제2 발광 소자(ED2)는 제2 활성층(36_2)을 포함하여 제2 색인 녹색광을 방출하고, 제3 발광 소자(ED3)는 제3 활성층(36_3)을 포함하여 제3 색인 적색광을 방출할 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)들 각각의 제1 반도체층(SEM1), 활성층(36), 제2 반도체층(SEM2)에 도핑된 도펀트의 농도, 또는 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식에서 상기 'x' 및 'y' 값이 서로 다를 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)들은 실질적으로 동일한 구조 및 재료를 갖되, 반도체층의 성분 비율이 달라 각각 서로 다른 색의 광을 방출할 수 있다.
예를 들어, 활성층(36_1, 36_2, 36_3)들이 InGaN을 포함하는 경우, 각각은 인듐(In)의 함량에 따라 방출하는 광의 색이 달라질 수 있다. 예를 들어, 인듐(In)의 함량이 증가할수록 활성층이 방출하는 광의 파장 대역이 적색 파장 대역으로 이동하고, 인듐(In)의 함량이 감소할수록 방출하는 광의 파장 대역이 청색 파장 대역으로 이동할 수 있다. 그러므로, 제3 활성층(36_3)의 인듐(In)의 함량은 제1 활성층(36_1) 및 제2 활성층(36_2) 각각의 인듐(In)의 함량보다 높을 수 있다. 또한, 제2 활성층(36_2)의 인듐(In)의 함량은 제1 활성층(36_1)의 인듐(In)의 함량보다 높을 수 있다. 예를 들어, 제1 활성층(36_1)의 인듐(In)의 함량은 대략 10~20%이고, 제2 활성층(36_2)의 인듐(In)의 함량은 대략 20~30%이며, 제3 활성층(36_3)의 인듐(In)의 함량은 30~45% 일 수 있다. 즉, 활성층(36)의 인듐(In)의 함량을 조정함으로써, 발광 소자(ED)는 서로 다른 색의 광을 방출할 수 있다.
한편, 활성층(36_1, 36_2, 36_3)의 인듐(In) 함량이 높을수록, 활성층(36_1, 36_2, 36_3) 내부의 격자 상수(lattice constant)가 더 클 수 있다. 본 명세서에서, 격자 상수란, 활성층(36_1, 36_2, 36_3)의 물질(InGaN)의 결정을 구성하고, 3차원 공간상에 규칙성을 갖고 반복적으로 배열되어 있는 원자들의 배열을 정의하기 위한 상수로서, 격자를 구성하는 최소 반복단위인 단위포의 모서리 길이(예컨대, x축 길이: a, y축 길이: b, z축 길이: c)로 표현될 수 있다. 제1 활성층(36_1), 제2 활성층(36_2), 제3 활성층(36_3) 순으로 인듐(In) 함량이 커지므로, 제3 활성층(36_3)의 격자 상수가 가장 크고, 제2 활성층(36_2)의 격자 상수가 그 다음 크고, 제1 활성층(36_1)의 격자 상수가 가장 작을 수 있다.
활성층(36_1, 36_2, 36_3)의 인듐(In) 함량이 높을수록, 활성층(36_1, 36_2, 36_3) 내부의 격자 상수(lattice constant)가 더 크다는 것은 각 활성층(36_1, 36_2, 36_3) 내부의 InGaN의 원자 간 이격 거리가 크다는 것을 의미한다. 제1 반도체층(31)으로부터 제3 방향(DR3)으로 성장되는 활성층(36_1, 36_2, 36_3)의 경우, 격자 상수의 a, b값이 하부의 제1 반도체층(31) 물질을 구성하는 격자 상수(a, b)보다 월등히 큰 경우, 활성층(36_1, 36_2, 36_3)을 성장시키는 과정에서, 활성층(36_1, 36_2, 36_3)에 내부 결함이 발생될 수 있다. 일 실시예에서, 활성층(36_1, 36_2, 36_3) 각각의 격자 상수는 제1 반도체층(31)의 격자 상수보다 클 수 있다.
상술한 바와 같이, 제3 활성층(36_3)의 격자 상수가 가장 크고, 제2 활성층(36_2)의 격자 상수가 그 다음 크고, 제1 활성층(36_1)의 격자 상수가 가장 작기 때문에, 특히 제3 활성층(36_3)의 내부 결함이 발생될 가능성이 높을 수 있다.
또한, 제1 반도체층(31)과 동일한 물질을 포함하는 공통 전극층(CEL)은 공통 전극층(CEL)과 격자 상수가 다른 제2 기판(210) 상에서 성장하기 때문에, 공통 전극층(CEL)은 스트레인(strain)에 의한 내부 결함을 가질 수 있다. 일 실시예에서, 내부 결함을 가진 공통 전극층(CEL) 상에 높은 격자 상수를 갖는 제3 활성층(36_3)을 형성하는 경우 제3 활성층(36_3)의 내부 결함이 발생될 수 있다.
일 실시예에 따른 표시 장치에 의하면, 도 X에서 후술하는 바와 같이, 제2 기판(210) 상에 비도핑 반도체층(USEM) 및 공통 전극층(CEL)을 형성한 뒤, 공통 전극층(CEL) 상에 공통 전극층(CEL)보다 격자 상수가 큰 반도체 패턴층(330)을 형성한다. 그 후 공통 전극층(CEL)과 동일한 물질을 포함하는 제1 반도체 물질층(310)을 형성한다. 이를 통해, 제1 반도체 물질층(310)의 식각 결과물인 제1 반도체층(31)의 격자 상수가 증가될 수 있다. 또한, 각 활성층(36)과 접하는 제1 반도체층(31)의 상면은 공통 전극층(CEL)보다 적은 스트레스를 가질 수 있다.
여기서, 반도체 패턴(33)에 의해 제1 반도체층(31)의 격자 상수가 증가되고, 스트레인에 의한 내부 결함이 감소되는 이유는 다음과 같다. 반도체 패턴층(330)과 제1 반도체 물질층(310) 간 결합이 이루어지는 과정에서, 반도체 패턴층(330)의 물질을 이루는 원자들과 제1 반도체 물질층(310)의 물질을 이루는 원자들이 결합될 수 있다. 이 경우, 반도체 패턴층(330)의 물질의 격자 상수(여기서, a, 또는 b)와 제1 반도체 물질층(310)의 물질의 격자 상수(a, 또는 b) 간 차이가 줄어들면서 반도체 패턴층(330)과 제1 반도체 물질층(310)이 결합될 수 있다. 이에 따라, 제1 반도체 물질층(310)은, 격자 상수 차이가 줄어든 반도체 패턴층(330) 상에서 성장하기 때문에, 스트레인에 의한 내부 결함이 최소화될 수 있다.
따라서, 제1 반도체층(31) 상부에 복수의 발광 소자(ED1, ED2, ED3)들을 성장시킬 수 있고, 이 과정에서 제3 발광 소자(ED3)의 제3 활성층(36_3)의 내부 결함을 최소화할 수 있다. 제1 반도체층(31)은 복수의 발광 소자(ED1, ED2, ED3)들의 활성층(36_1, 36_2, 36_3)과 직접 접촉할 수 있다.
절연층(INS)은 반도체 회로 기판(100)의 화소 전극(AE)과 제1 반도체층(31) 사이에 배치될 수 있다. 절연층(INS)은 화소 전극(AE)과 비중첩하고, 제1 반도체층(31)의 일 면에 직접 접촉할 수 있다. 도 X에서 후술하겠지만, 절연층(INS)은 제1 반도체층(31)을 노출하는 복수의 홀(H1, H2, H3)들을 포함할 수 있다. 복수의 홀(H1, H2, H3)들은 각 화소의 발광 소자(ED)가 형성되는 공간을 제공하며, 이들의 발광 영역을 정의할 수 있다.
절연층(INS)은 발광 소자(ED)들 각각을 둘러싸도록 배치되며, 발광 소자(ED)들의 측면에 접촉할 수 있다. 절연층(INS)은 발광 소자(ED)를 외부 이물질, 예를 들어 먼지나 공기로부터 보호하며, 이들을 다른 층들로부터 절연할 수 있다. 절연층(INS)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 실리콘 산질화물(SiOxNy), 산화 알루미늄(AlOy), 질화 알루미늄(AlNx)등 등과 같은 무기 절연성 물질을 포함할 수 있다.
반도체 패턴(33)과 공극(V)은 제1 반도체층(31) 상에 배치되며, 제1 반도체층(31)과 공통 전극층(CEL) 사이에 배치되어 이들을 제3 방향(DR3)으로 이격시킬 수 있다. 반도체 패턴(33)과 공극(V)은 각각 제1 반도체층(31)과 제3 방향(DR3)으로 중첩할 수 있다.
반도체 패턴(33)은 제1 반도체층(31) 및 공통 전극층(CEL)보다 격자 상수가 큰 물질을 포함할 수 있다. 일 실시예에서, 반도체 패턴(33)은 n형 반도체일 수 있다. 예를 들어, 반도체 패턴(33)은 n형으로 도핑된 AlGaInN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있고, 특히 반도체 패턴(33)은 n형으로 도핑된 InGaN일 수 있다. 이에 제한되지 않지만, 반도체 패턴(33)의 인듐(In)의 함량은 1%~40%일 수 있다. 다른 실시예에서 반도체 패턴(33)은 언도프드(Undoped) 반도체를 포함할 수 있으며 n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예를 들어, 반도체 패턴(33)은 도핑되지 않은 InAlGaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있고, 특히 반도체 패턴(33)은 도핑되지 않은 InGaN일 수 있다. 이하에서는 반도체 패턴(33)이 n형 반도체인 경우를 예시하여 설명한다.
공극(V)은 제1 반도체층(31), 반도체 패턴(33), 및 공통 전극층(CEL) 사이에 배치될 수 있다. 공극(V)은 반도체 패턴(33)의 일부가 제거되어 형성될 수 있다. 예를 들어, 공극(V)은 반도체 패턴(33)의 측면이 제거되어 제1 반도체층(31)의 일 면, 반도체 패턴(33)의 측면, 및 공통 전극층(CEL)의 일 면과 각각 접촉할 수 있다.
본 실시예에서, 반도체 패턴(33)에 의해 활성층(36)과 접하는 제1 반도체층(31)의 일 면은 격자 상수가 증가하고, 스트레스가 완화될 수 있음은 전술한 바와 같다. 다만, 서로 다른 격자 상수를 갖는 물질이 접하는 계면은 그와 상대적으로 멀리 떨어진 일 면보다 큰 스트레인을 가지고 있기 때문에, 반도체 패턴(33)과 제1 반도체층(31)이 접하는 계면 영역을 최소화하는 것이 바람직하다. 예를 들어, 도 X와 같이 반도체 패턴층(33')의 측면 일부를 제거하여 반도체 패턴(33) 및 공극(V)을 형성함으로써 반도체 패턴(33)의 폭(WE1_1)이 제1 반도체층(31)의 폭보다 작아질 수 있다. 이에 따라, 격자 상수가 다른 두 물질이 접하는 계면 영역이 최소화되고, 제1 반도체층(31)의 스트레인이 최소화될 수 있다.
한편, 반도체 패턴(33)은 제1 발광 소자(ED1) 및 제2 발광 소자(ED2)와 제3 방향(DR3)으로 중첩할 수 있으나, 제3 발광 소자(ED3)와 제3 방향(DR3)으로 비중첩할 수 있다. 제3 활성층(36_3)의 격자 상수가 가장 크기 때문에, 제3 활성층(36_3)의 내부 결함이 발생될 가능성이 가장 높을 수 있다. 이를 방지하기 위해 제3 발광 소자(ED3)는 반도체 패턴(33)과 제1 반도체층(31)이 접하는 계면 영역에 비중첩하게 배치될 수 있다. 즉, 제3 발광 소자(ED3)를 상대적으로 내부 결함이 발생될 가능성이 높은 계면 영역과 비중첩하게 배치함으로써 제3 발광 소자(ED3)의 내부 결함을 최소화할 수 있다.
또한, 반도체 패턴(33)의 폭(WE1_1)은 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 제1 내지 제3 폭(W1, W2, W3)보다 클 수 있으나, 이에 제한되지 않는다. 도 5를 참조하면, 일 실시예에 따라 반도체 패턴(33)의 폭(WE1_2)은 제1 발광 소자(ED1)의 제1 폭(W1)보다 작을 수 있다. 반도체 패턴(33)의 폭이 좁을수록 제1 반도체층(31)과 접하는 계면 영역이 최소화될 수 있다. 반도체 패턴(33)의 폭은 제1 반도체층(31)과 공통 전극층(CEL)을 안정적으로 이격시킬 수 있는 범위 내에서 최소화될 수 있다.
공통 전극층(CEL)은 반도체 패턴(33) 상에 배치될 수 있다. 공통 전극층(CEL)은 하나의 공통된 층으로서 발광 소자(ED)의 구분 없이 표시 기판(200)의 전면에 걸쳐 배치될 수 있다.
공통 전극층(CEL)은 제1 반도체층(31)과 동일한 재료를 포함하는 n형 반도체일 수 있다. 공통 전극층(CEL)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 공통 전극층(CEL)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 공통 전극층(CEL)은 n형 Si로 도핑된 n-GaN일 수 있다.
비도핑 반도체층(USEM)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 비도핑 반도체층(USEM)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 비도핑 반도체층(USEM)은 후술할 공통 전극층(CEL)과 제2 기판(210)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
연결 전극(BE)은 표시 기판(200)과 반도체 회로 기판(100) 사이에 배치될 수 있다. 연결 전극(BE)은 발광 소자(ED)들 및 화소 전극(AE)에 대응하여 배치될 수 있다. 연결 전극(BE)은 발광 소자(ED)들의 제2 반도체층(32)의 일 면 상에 배치될 수 있다. 연결 전극(BE)은 화소 전극(AE) 상에 직접 배치되며, 화소 전극(AE)과 전기적으로 연결되어 화소 전극(AE)으로 인가되는 발광 신호를 발광 소자(ED)에 전달할 수 있다. 연결 전극(BE)은 폭이 발광 소자(ED)의 폭보다 작게 형성될 수 있으나, 이에 제한되지 않는다. 연결 전극(BE)은 제조 공정에서 화소 전극(AE)과 발광 소자(ED)들을 상호 접착하기 위한 본딩 금속(bonding metal)의 역할을 할 수 있다. 연결 전극(BE)은 화소 전극(AE) 및 발광 소자(ED)들과 전기적으로 연결될 수 있는 재료를 포함할 수 있다. 예를 들어, 연결 전극(BE)은 금(Au), 구리(Cu), 알루미늄(Al), 및 주석(Sn) 중 적어도 어느 하나를 포함하거나, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물을 포함할 수 있다.
발광 소자(ED)들은 공통적으로 반도체 패턴(33)을 통해 공통 전극층(CEL)과 전기적으로 연결되나, 서로 다른 발광 소자(ED1, ED2, ED3)들의 제2 반도체층(32)은 반도체 회로 기판(100)의 서로 다른 화소 회로부(PXC)와 전기적으로 연결될 수 있다. 예를 들어, 복수의 발광 소자(ED)들은 일 단이 연결 전극(BE)을 통해 반도체 회로 기판(100)의 서로 다른 화소 전극(AE)과 전기적으로 연결될 수 있다. 발광 소자(ED)들은 타 단이 제1 반도체층(31), 반도체 패턴(33), 및 공통 전극층(CEL)을 통해 반도체 회로 기판(100)의 공통 전극 연결부(CEP)와 전기적으로 연결될 수 있다. 서로 다른 발광 소자(ED1, ED2, ED3)들 각각은 일 단이 반도체 회로 기판(100)의 화소 회로부(PXC)들 각각과 전기적으로 연결되고, 타 단이 공통 전극층(CEL)을 통해 반도체 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결될 수 있다. 즉, 공통 전극층(CEL)은 발광 소자(ED)들의 공통 전극의 역할을 수행할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 베이스 기판 및 이중 반도체층의 제조 방법을 나타내는 순서도이다. 도 7은 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치(1_1)의 베이스 기판(SUB) 및 이중 반도체층(30)의 제조 방법은 제2 기판(210) 상에 비도핑 반도체층(USEM)을 형성하고, 비도핑 반도체층(USEM) 상에 공통 전극층(CEL)을 형성한 베이스 기판(SUB)을 준비하는 단계(S110), 베이스 기판(SUB)의 공통 전극층(CEL)에 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 포함한 이중 반도체 물질층(300)을 형성하는 단계(S120), 제1 반도체 물질층(310) 상에 절연층(INS)을 형성하고, 절연층(INS)의 일부를 식각하여 제1 반도체 물질층(310)을 노출하는 단계(S130), 절연층(INS)을 마스크로 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 식각하여 반도체 패턴(33) 및 제1 반도체층(31)을 형성하는 단계(S140), 광전기화학 에칭을 통해 반도체 패턴(33)의 일부를 식각하여 공극(V)을 형성하고, 반도체 패턴(33), 공극(V), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 형성하는 단계(S150)를 포함할 수 있다.
도 7을 참조하여, 공극(V), 반도체 패턴(33), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 성장 기판으로 사용하여 복수의 발광 소자(ED)들을 포함한 표시 장치(1_1)의 제조 방법에 대해 설명한다.
일 실시예에 따른 표시 장치(1_1)의 제조 방법은 절연층(INS)을 관통하여 제1 반도체층(31)을 노출하는 제1 홀(H1)을 형성하고, 제1 홀(H1) 내에 제1 발광 소자(ED1)를 형성하고, 제1 발광 소자(ED1)를 덮는 제1 마스크층(ML1)을 형성하는 단계(S210), 절연층(INS) 및 제1 마스크층(ML1)을 관통하는 제2 홀(H2)들을 형성하고, 제2 홀(H2)들 내에 제2 발광 소자(ED2)를 형성하고, 제2 발광 소자(ED2)를 덮는 제2 마스크층(ML2)을 형성하는 단계(S220), 절연층(INS), 제1 마스크층(ML1), 및 제2 마스크층(ML2)을 관통하는 제3 홀(H3)들을 형성하고, 제3 홀(H3)들 내에 제3 발광 소자(ED3)를 형성하는 단계(S230), 제1 마스크층(ML1), 및 제2 마스크층(ML2)을 제거하고, 제1 내지 제3 발광 소자(ED3) 상에 연결 전극(BE)을 형성하는 단계(S240), 상기 복수의 발광 소자(ED1, ED2, ED3)들이 형성된 베이스 기판(SUB)과 반도체 회로 기판(100)을 합착하는 단계(S250)를 포함할 수 있다.
표시 장치(1_1)의 제조 방법은 반도체 회로 기판(100)과 표시 기판(200)을 각각 준비한 뒤, 이들을 서로 합착하는 공정을 포함할 수 있다. 표시 기판(200)의 제조 공정에서, 비도핑 반도체층(USEM) 및 공통 전극층(CEL)을 포함하는 베이스 기판(SUB)과 공극(V), 반도체 패턴(33), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 준비하고, 그 상에 복수의 발광 소자(ED)들을 형성하는 공정이 수행될 수 있다. 발광 소자(ED)들은 서로 다른 재료를 갖는 활성층(36_1, 36_2, 36_3)을 포함하고, 위치에 따라 다른 재료의 층들에 의해 형성될 수 있다.
이하, 다른 도면들을 더 참조하여 표시 장치(1_1)의 제조 방법에 대하여 자세하게 설명하기로 한다.
도 8 내지 도 22는 일 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
먼저, 도 8을 참조하면, 제2 기판(210) 상에 비도핑 반도체층(USEM)을 형성하고, 비도핑 반도체층(USEM) 상에 공통 전극층(CEL)을 형성한 베이스 기판(SUB)을 준비(S110)한다. 그리고 나서, 베이스 기판(SUB)의 공통 전극층(CEL)에 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 포함한 이중 반도체 물질층(300)을 형성(S120)한다.
베이스 기판(SUB)은 제2 기판(210), 제2 기판(210) 상에 배치된 비도핑 반도체층(USEM), 및 비도핑 반도체층(USEM) 상에 배치된 공통 전극층(CEL)을 포함한다. 제2 기판(210)은 사파이어 기판(Al2O3) 또는 실리콘을 포함하는 실리콘 웨이퍼일 수 있다. 다만 이에 제한되지 않으며, 제2 기판(210)은 GaAs기판 등 반도체 기판일 수도 있다. 이하에서는 제2 기판(210)이 사파이어 기판인 경우를 예시하여 설명한다.
제2 기판(210) 상에 배치된 비도핑 반도체층(USEM) 및 공통 전극층(CEL)은 도 X에서 상술한 바와 동일하다. 공통 전극층(CEL)은 n형 반도체이고, 비도핑 반도체층(USEM)은 언도프드(Undoped) 반도체를 포함할 수 있으며, n형 또는 p형으로 도핑되지 않은 물질일 수 있다. 예시적인 실시예에서, 예를 들어, 공통 전극층(CEL)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 비도핑 반도체층(USEM)은 도핑되지 않은 InAlGaN, GaN, AlGaN, InGaN, AlN 및 InN 중 적어도 어느 하나일 수 있으나, 이에 제한되지 않는다. 도면에서는 비도핑 반도체층(USEM)이 한층 적층된 것을 도시하고 있으나, 이에 제한되지 않으며, 복수의 층을 형성할 수도 있다. 비도핑 반도체층(USEM)은 공통 전극층(CEL)과 제2 기판(210)의 격자 상수 차이를 줄이기 위해 배치될 수 있다.
이중 반도체 물질층(300)은 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 포함한다. 반도체 패턴층(330)은 공통 전극층(CEL) 상에 형성될 수 있다. 반도체 패턴층(330)은 공통 전극층(CEL)보다 격자 상수가 큰 반도체를 포함할 수 있다. 반도체 패턴층(330)은 도 X에서 상술한 바와 동일하게 n형 반도체이거나 언도프드 반도체일 수 있다. 예를 들어, 반도체 패턴층(330)은 n형으로 도핑된 InGaN일 수 있다. 다른 예를 들어, 반도체 패턴층(330)은 도핑되지 않은 InGaN일 수 있다.
제1 반도체 물질층(310)은 반도체 패턴층(330) 상에 형성될 수 있다. 제1 반도체 물질층(310)은 공통 전극층(CEL)과 실질적으로 동일한 재료를 포함할 수 있다. 예를 들어, 제1 반도체 물질층(310)은 n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다.
제1 반도체 물질층(310)은 반도체 패턴층(330)에 의해 증가된 격자 상수를 가질 수 있고, 성장과정에서 스트레인에 의한 내부 결함이 최소화될 수 있다. 반도체 패턴층(330) 상에 제1 반도체 물질층(310)이 형성되는 과정에서, 반도체 패턴층(330)의 물질을 이루는 원자들과 제1 반도체 물질층(310)의 물질을 이루는 원자들이 결합될 수 있다. 이에 따라, 제1 반도체 물질층(310)의 격자 상수가 증가할 수 있고, 제1 반도체 물질층(310)은 격자 상수 차이가 적은 반도체 패턴층(330) 상에서 성장하기 때문에, 스트레인에 의한 내부 결함이 최소화될 수 있다.
이에 따라, 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 포함한 이중 반도체 물질층(300) 상에 발광 소자(ED)들을 성장시키는 과정에서 발광 소자(ED)들의 내부 결함을 최소화할 수 있다.
비도핑 반도체층(USEM), 공통 전극층(CEL), 반도체 패턴층(330), 및 제1 반도체 물질층(310)은 에피택셜(Epitaxial) 성장법을 통해 형성될 수 있다. 에피텍셜 성장 공정은 전자빔 증착법, 물리적 기상 증착법(Physical vapor deposition, PVD), 화학적 기상 증착법(Chemical vapor deposition, CVD), 플라즈마 레이저 증착법(Plasma laser deposition, PLD), 이중형 열증착법(Dual-type thermal evaporation), 스퍼터링(Sputtering), 금속-유기물 화학기상 증착법(Metal organic chemical vapor deposition, MOCVD) 등일 수 있다. 일 예로, 금속-유기물 화학기상 증착법(MOCVD)에 의해 수행될 수 있으나, 이에 제한되지 않는다.
복수의 반도체 물질층을 형성하기 위한 전구체 물질은 대상 물질을 형성하기 위해 통상적으로 선택될 수 있는 범위 내에서 특별히 제한되지 않는다. 일 예로, 전구체 물질은 메틸기 또는 에틸기와 같은 알킬기를 포함하는 금속 전구체일 수 있다. 예를 들어, 트리메틸 갈륨(Ga(CH3)3), 트리메틸 알루미늄(Al(CH3)3), 트리에틸 인산염((C2H5)3PO4)과 같은 화합물일 수 있으나, 이에 한정되지 않는다.
다음으로, 도 9 및 도 10을 참조하면, 제1 반도체 물질층(310) 상에 절연층(INS)을 형성하고, 절연층(INS)의 일부를 식각하여 제1 반도체 물질층(310)을 노출(S130)한다. 제1 반도체 물질층(310)을 노출하는 단계는 절연층(INS) 상에 복수의 포토 레지스트층(PR)을 형성하는 단계, 및 포토 레지스트층(PR)이 배치되지 않는 부분을 베이스 기판(SUB)의 상면에 수직한 방향으로 식각하는 단계를 포함할 수 있다.
도 9에 도시된 바와 같이, 제1 반도체 물질층(310) 상에 절연층(INS)을 형성하고, 절연층(INS) 상에 서로 이격되어 배치된 복수의 포토 레지스트층(PR)을 형성한다. 절연층(INS)은 제1 반도체 물질층(310) 상에 전면적으로 배치될 수 있다. 절연층(INS)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 또는 산질화 실리콘(SiOxNy) 등과 같은 절연성 물질을 포함할 수 있다. 절연층(INS)은 도 X와 같이 이중 반도체층(30)을 형성하기 위한 공정의 마스크의 기능을 수행할 수 있다. 또한, 절연층(INS)은 도 13 내지 도 22와 같이 발광 소자(ED)들을 형성하기 위한 공정의 마스크의 기능을 수행할 수 있다. 절연층(INS)은 발광 소자(ED)들을 정의하는 격벽 또는 화소 정의막일 수 있다.
포토 레지스트층(PR)은 절연층(INS)을 식각하기 위한 마스크층으로 활용될 수 있다.
이어, 도 10에 도시된 바와 같이 포토 레지스트층(PR)이 배치되지 않고 노출된 절연층(INS)의 베이스 기판(SUB)의 상면에 수직하게 식각하는 제1 식각 공정(Etch 1)을 수행하고, 포토 레지스트층(PR)을 제거한다. 제1 식각 공정(Etch 1)은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성(aisotropic) 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다. 제1 식각 공정(Etch 1)에 의해 이중 반도체층(30')들의 이격된 간격 및 폭이 설정될 수 있다.
도 11을 참조하면, 절연층(INS)을 마스크로 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 식각하여 반도체 패턴(33) 및 제1 반도체층(31)을 형성(S140)한다.
절연층(INS)은 이중 반도체 물질층(300)을 식각하기 위한 마스크층으로 활용될 수 있다. 절연층(INS)이 배치되지 않고 노출된 제1 반도체 물질층(310)을 식각하는 제2 식각 공정(Etch 2)이 수행된다. 제2 식각 공정(Etch 2)은 건식 식각 공정, 또는 습식 식각 공정으로 수행될 수 있으나, 바람직하게는 건식 식각 공정으로 수행될 수 있다. 제2 식각 공정(Etch 2)에 의해 서로 이격되어 배치된 복수의 이중 반도체층(30')들을 형성할 수 있다.
도 12를 참조하면, 광전기화학 에칭을 통해 반도체 패턴(33)의 일부를 식각하여 공극(V)을 형성하고, 반도체 패턴(33), 공극(V), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 형성(S150)한다.
반도체 패턴(33)의 측면을 식각하여 제1 반도체층(31)의 하면과 공통 전극층(CEL)의 상면을 노출하는 제3 식각 공정(Etch 3)이 수행된다. 제3 식각 공정(Etch 3)은 광전기화학 에칭(Photo-electro-chemical etching, PEC etching) 방식으로 수행될 수 있다. 광전기화학 에칭은 전해질에 의해 용해된 반도체 재료의 표면에 자외선 광을 조사하면서 습식 식각을 수행하는 에칭 공정이다. 광전기 화학 에칭은 등방성(isotropic) 식각이 이루어져, 모든 방향으로 식각이 이루어지며, 반도체 재료를 선택적으로 식각할 수 있다.
예를 들어, 제3 식각 공정(Etch 3)을 통해 반도체 패턴(33)이 선택적으로 식각될 수 있다. 반도체 패턴(33)이 선택적으로 식각됨에 따라 반도체 패턴(33)의 측면, 제1 반도체층(31)의 하면, 및 공통 전극층(CEL)의 상면이 노출될 수 있고, 상기 노출된 영역에 직접 접촉하는 공극(V)을 형성할 수 있다.
반도체 패턴(33)의 측면이 노출됨에 따라 반도체 패턴(33)의 일 방향의 폭은 제1 반도체층(31)의 일 방향의 폭보다 작을 수 있다. 공극(V)은 제1 반도체층(31) 및 공통 전극층(CEL)과 베이스 기판(SUB)에 수직한 방향으로 중첩할 수 있다. 제3 식각 공정(Etch 3)을 통해 제1 반도체층(31), 반도체 패턴(33), 및 공극(V)을 포함하는 복수의 이중 반도체층(30)들을 포함할 수 있다. 복수의 이중 반도체층(30)들은 전면에 배치된 공통 전극층(CEL) 상에서 서로 이격되어 배치될 수 있다.
공극(V)은 반도체 패턴(33)과 제1 반도체층(31)의 계면 영역을 최소화할 수 있으므로 이중 반도체층(30) 상에 형성되는 복수의 발광 소자(ED1, ED2, ED3)들의 내부 결함을 최소화할 수 있다. 한편, 반도체 패턴(33)이 n형 도핑 반도체를 포함하는 경우, 제3 식각 공정(Etch 3)의 식각 속도가 증가할 수 있다.
이어, 도 13 내지 도 22를 참조하여 하나의 이중 반도체층(30) 상에 형성되는 복수의 홀(H1, H2, H3)들 및 복수의 발광 소자(ED1, ED2, ED3)들의 제조 과정에 대해 설명한다. 도 13 내지 도 22는 도 12의 A의 확대 단면도이다.
도 13 및 도 14를 참조하면, 절연층(INS)을 관통하여 제1 반도체층(31)을 노출하는 제1 홀(H1)을 형성하고, 제1 홀(H1) 내에 제1 발광 소자(ED1)를 형성하고, 제1 발광 소자(ED1)를 덮는 제1 마스크층(ML1)을 형성(S210)한다.
절연층(INS)을 식각하여 제1 반도체층(31)을 노출시키는 복수의 제1 홀(H1)들을 형성한다. 복수의 제1 홀(H1)들을 식각하는 공정은 제4 식각 공정(Etch 4_1)을 통해 수행될 수 있다. 복수의 제1 홀(H1)들은 복수의 이중 반도체층(30)들 상에서 서로 이격될 수 있다. 복수의 제1 홀(H1)들 내에는 각각 제1 발광 소자(ED1)가 형성된다. 제1 홀(H1)들의 이격된 간격 및 폭 등은 표시 기판(200)에 배치되는 제1 발광 소자(ED1)들의 배치 및 크기에 맞춰 설정될 수 있다. 절연층(INS)은 제1 발광 소자(ED1)들을 개별화하는 격벽 또는 화소 정의막일 수 있다.
발광 소자(ED)들의 형성 공정은 비도핑 반도체층(USEM), 공통 전극층(CEL), 반도체 패턴(33), 및 제1 반도체층(31)의 형성 공정과 같이 에피택셜 성장법을 통해 수행될 수 있다. 제1 홀(H1)에 의해 제1 반도체층(31)의 상면이 노출되면, 제1 활성층(36_1) 및 제2 반도체층(32)을 순차적으로 성장시켜 제1 발광 소자(ED1)를 형성한다. 본 공정에서는 제1 활성층(36_1)을 갖는 제1 발광 소자(ED1)들 만이 형성되고, 이후의 반복된 공정에서 제2 활성층(36_2) 또는 제3 활성층(36_3)을 포함하는 발광 소자(ED2, ED3)들이 형성될 수 있다.
제1 발광 소자(ED1)를 덮는 제1 마스크층(ML1)을 형성한다. 제1 마스크층(ML1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있고, 상술한 절연층(INS)과 동일한 물질을 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 마스크층(ML1)은 제1 발광 소자(ED1)를 보호하는 보호막 또는 배리어(barrier)막 일 수 있다. 제1 마스크층(ML1)은 제1 발광 소자(ED1)와 절연층(INS)의 전면에 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 마스크층(ML1)은 추가적인 식각 공정을 통해 제1 발광 소자(ED1) 상에 패턴 형태로 형성될 수 있다.
도 15 및 도 16을 참조하면, 절연층(INS) 및 제1 마스크층(ML1)을 관통하는 제2 홀(H2)들을 형성하고, 제2 홀(H2)들 내에 제2 발광 소자(ED2)를 형성하고, 제2 발광 소자(ED2)를 덮는 제2 마스크층(ML2)을 형성(S220)한다.
절연층(INS)을 식각하여 제1 반도체층(31)을 노출시키는 복수의 제2 홀(H2)들을 형성한다. 복수의 제2 홀(H2)들을 식각하는 공정은 제4 식각 공정(Etch 4_2)을 통해 수행될 수 있다. 복수의 제2 홀(H2)들은 복수의 이중 반도체층(30)들 상에서 서로 이격될 수 있다. 복수의 제2 홀(H2)들 내에는 각각 제2 발광 소자(ED2)가 형성된다. 제2 홀(H2)들의 이격된 간격 및 폭 등은 표시 기판(200)에 배치되는 제2 발광 소자(ED2)들의 배치 및 크기에 맞춰 설정될 수 있다. 절연층(INS)은 제2 발광 소자(ED2)들을 개별화하는 격벽 또는 화소 정의막일 수 있다.
제2 홀(H2)에 의해 노출된 제1 반도체층(31)의 상에 제2 활성층(36_2) 및 제2 반도체층(32)을 순차적으로 성장시켜 제2 발광 소자(ED2)를 형성한다.
제2 발광 소자(ED2)를 형성하는 공정은 제1 발광 소자(ED1)를 형성하는 공정과 다른 전구체 물질 및 공정 조건으로 수행될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 각각 제1 활성층(36_1) 및 제2 활성층(36_2)을 포함하고, 상술한 바와 같이 이들은 서로 다른 도핑 농도, 인듐(In)의 함량 등을 포함할 수 있다. 표시 장치(1_1)의 제조 공정에서는 동일한 과정의 발광 소자(ED) 형성 공정이 반복되되, 각 공정에서의 공정 조건은 부분적으로 상이할 수 있다.
그리고 나서, 제1 발광 소자(ED1)를 덮는 제1 마스크층(ML1)을 형성한다. 제1 마스크층(ML1)은 실리콘 산화막(SiO2), 알루미늄 산화막(Al2O3), 또는 하프늄 산화막(HfOx)과 같은 무기막으로 형성될 수 있고, 상술한 절연층(INS)과 동일한 물질을 포함할 수 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 마스크층(ML1)은 제1 발광 소자(ED1)를 보호하는 보호막 또는 배리어(barrier)막 일 수 있다. 제1 마스크층(ML1)은 제1 발광 소자(ED1)와 절연층(INS)의 전면에 형성될 수 있으나, 이에 한정되지 않는다.
도 17 및 도 18을 참조하면, 절연층(INS), 제1 마스크층(ML1), 및 제2 마스크층(ML2)을 관통하는 제3 홀(H3)들을 형성하고, 제3 홀(H3)들 내에 제3 발광 소자(ED3)를 형성(S230)한다.
상술한 바와 동일한 방식이되 공정 조건 및 재료 등을 달리하여 제1 반도체층(31) 상에 제3 활성층(36_3)을 포함하는 제3 발광 소자(ED3)를 형성한다. 이에 대한 자세한 설명은 상술한 바와 동일하다.
본 공정에서 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)는 상술한 순서에 맞춰 순차적으로 형성될 수 있다. 일 실시예에 따라, 활성층(36_1, 36_2, 36_3)의 인듐(In) 함량이 높을수록, 활성층(36_1, 36_2, 36_3)은 고온의 성장 온도에 취약할 수 있다. 즉, 인듐(In) 함량이 높을수록 고온 성장시 높은 휘발성에 의해 활성층(36_1, 36_2, 36_3)이 손상될 수 있다. 예를 들어, 제3 활성층(36_3)의 성장 온도가 가장 낮고, 제2 활성층(36_2)의 성장 온도가 그 다음 낮고, 제1 활성층(36_1)의 성장 온도가 가장 높을 수 있다. 따라서, 각 활성층(36_1, 36_2, 36_3)이 제1 활성층(36_1)부터 제2 활성층(36_2), 및 제3 활성층(36_3)의 순서로 성장되는 경우, 활성층(36_1, 36_2, 36_3)이 손상되지 않고 성장될 수 있다.
또한, 제1 발광 소자(ED1)를 중심으로 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)는 수평 방향으로 이격되어 형성될 수 있다. 가장 낮은 인듐 함량을 갖는 제1 발광 소자(ED1)의 경우, 성장시 내부 결함이 가장 적을 수 있으므로, 제1 발광 소자(ED1)는 반도체 패턴(33)과 제1 반도체층(31)의 계면 영역에 근접하게 성장되더라도 내부 결함이 적을 수 있다. 반면, 제3 발광 소자(ED3)는 가장 높은 인듐 함량을 가지며, 내부 결함이 발생될 가능성이 높으므로 반도체 패턴(33)과 제1 반도체층(31)의 계면 영역에서 가장 이격되어 형성될 수 있다. 이에 따라, 제3 발광 소자(ED3)의 내부 결함을 최소화할 수 있다. 예를 들어, 제1 발광 소자(ED1)는 반도체 패턴(33)과 제3 방향(DR3)으로 중첩할 수 있으나. 제3 발광 소자(ED3)는 반도체 패턴(33)과 비중첩할 수 있다. 제3 발광 소자(ED3)는 공극(V)과 중첩할 수 있다.
도 19 및 도 20을 참조하면, 제1 마스크층(ML1), 및 제2 마스크층(ML2)을 제거하고, 제1 내지 제3 발광 소자(ED1, ED2, ED3) 상에 연결 전극(BE)을 형성(S240)한다.
마스크층(ML1, ML2)을 제거하여 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 상면을 노출할 수 있다. 제1 내지 제3 발광 소자(ED1, ED2, ED3)의 상면과 절연층(INS)의 상면은 평탄화될 수 있다. 마스크층(ML1, ML2)을 제거하는 공정은 건식 식각 공정 또는 습식 식각 공정을 통해 수행될 수 있다.
제2 반도체층(32)의 상면이 노출된 제1 내지 제3 발광 소자(ED1, ED2, ED3) 각각의 상면에 연결 전극(BE)들을 형성한다. 연결 전극(BE)들은 포토 공정을 통해 제1 내지 제3 발광 소자(ED1, ED2, ED3) 상에 형성될 수 있다.
이상의 공정을 통해 제2 기판(210) 상에 배치된 표시 기판(200)이 제조될 수 있다. 이어, 반도체 회로 기판(100)과 표시 기판(200)을 합착하여 표시 장치(1)를 제조할 수 있다.
도 21 및 도 22를 참조하면, 상기 복수의 발광 소자(ED1, ED2, ED3)들이 형성된 베이스 기판(SUB)과 반도체 회로 기판(100)을 합착(S250)한다.
반도체 회로 기판(100)은 화소 회로부(PXC)들을 포함하는 제1 기판(110), 및 제1 기판(110)의 일 면 상에 형성된 화소 전극(AE)을 포함한다. 제2 기판(210) 및 표시 기판(200)은 반도체 회로 기판(100) 상에서 발광 소자(ED)들이 반도체 회로 기판(100)의 화소 전극(AE)과 대응되도록 정렬될 수 있다. 연결 전극(BE)이 화소 전극(AE)과 두께 방향으로 중첩하도록 정렬될 수 있다. 제2 기판(210) 및 표시 기판(200)이 반도체 회로 기판(100)과 정렬되면 표시 기판(200)과 반도체 회로 기판(100)을 합착한다. 이어, 표시 기판(200)의 발광 소자(ED)들 상에 배치된 연결 전극(BE)은 화소 전극(AE)과 직접 접촉할 수 있다. 반도체 회로 기판(100)과 표시 기판(200)이 합착되면, 발광 소자(ED)들은 양 단이 반도체 회로 기판(100)의 화소 회로부(PXC)와 전기적으로 연결될 수 있다.
다음으로, 표시 기판(200)의 비도핑 반도체층(USEM) 상에 배치된 제2 기판(210)을 제거하여 표시 장치(1_1)를 제조할 수 있다.
이상의 과정을 통해 공극(V), 반도체 패턴(33), 및 제1 반도체층(31)을 포함한 이중 반도체층(30)의 상에 복수의 발광 소자(ED1, ED2, ED3)들을 형성할 수 있다. 반도체 패턴(33)에 의해 스트레인이 완화되고 격자 상수가 증가된 제1 반도체층(31) 상에 인듐 함량이 높은 장파장 대역의 발광 소자인 제3 발광 소자(ED3)를 형성함으로써 제3 발광 소자(ED3)의 성장 과정에서 발생할 수 있는 내부 결함이 감소할 수 있다.
이하, 다른 실시예에 따른 표시 장치(1_2)를 설명한다. 본 실시예에서, 발광 소자(ED)들은 반도체 로드 구조를 포함할 수 있다.
도 23은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다. 도 23은 표시 장치(1_2)의 일 화소(PX)에 배치된 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들 및 연결 전극(CNE: CNE1, CNE2)의 평면 배치를 도시하고 있다.
도 23을 참조하면, 표시 장치(1_2)의 화소(PX)들 각각은 복수의 서브 화소(SPXn)들을 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(SPX1), 제2 서브 화소(SPX2) 및 제3 서브 화소(SPX3)를 포함할 수 있다. 제1 서브 화소(SPX1)는 제1 색의 광을 발광하고, 제2 서브 화소(SPX2)는 제2 색의 광을 발광하며, 제3 서브 화소(SPX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)들은 동일한 색의 광을 발광할 수도 있다. 일 실시예에서, 각 서브 화소(SPXn)들은 청색의 광을 발광할 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(SPXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(SPXn)들을 포함할 수 있다.
표시 장치(1_2)의 각 서브 화소(SPXn)들은 발광 영역(EMA) 및 비발광 영역을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)가 배치되어 특정 파장대의 광이 출사되는 영역일 수 있다. 비발광 영역은 발광 소자(ED)가 배치되지 않고, 발광 소자(ED)에서 방출된 광들이 도달하지 않아 출사되지 않는 영역일 수 있다.
발광 영역(EMA)은 발광 소자(ED)가 배치된 영역과, 발광 소자(ED)와 인접한 영역으로 발광 소자(ED)에서 방출된 광들이 출사되는 영역을 포함할 수 있다. 예를 들어, 발광 영역(EMA)은 발광 소자(ED)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(ED)들은 각 서브 화소(SPXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역을 형성할 수 있다.
도면에서는 각 서브 화소(SPXn)의 발광 영역(EMA)들이 서로 균일한 면적을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 각 서브 화소(SPXn)의 각 발광 영역(EMA)들은 해당 서브 화소에 배치된 발광 소자(ED)에서 방출된 광의 색 또는 파장대에 따라 서로 다른 면적을 가질 수도 있다.
각 서브 화소(SPXn)는 비발광 영역에 배치된 서브 영역(SA)을 더 포함할 수 있다. 해당 서브 화소(SPXn)의 서브 영역(SA)은 발광 영역(EMA)의 제2 방향(DR2) 타 측인 하측에 배치될 수 있다. 발광 영역(EMA)과 서브 영역(SA)은 제2 방향(DR2)을 따라 교번되어 배열되며, 제2 방향(DR2)으로 이격된 서로 다른 서브 화소(SPXn)의 발광 영역(EMA) 사이에는 서브 영역(SA)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)과 서브 영역(SA)은 서로 제2 방향(DR2)으로 교대 배열되고, 발광 영역(EMA) 및 서브 영역(SA) 각각은 제1 방향(DR1)으로 반복 배열될 수 있다. 다만, 이에 제한되지 않고, 복수의 화소(PX)들에서 발광 영역(EMA)들과 서브 영역(SA)들은 도 23과 다른 배열을 가질 수도 있다.
서브 영역(SA)에는 발광 소자(ED)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(SPXn)에 배치된 전극(RME) 일부가 배치될 수 있다. 서로 다른 서브 화소(SPXn)에 배치되는 전극(RME)들은 서브 영역(SA)의 분리부(ROP) 서로 분리되어 배치될 수 있다.
표시 장치(1_2)는 복수의 전극(RME: RME1, RME2)들, 뱅크 패턴(BP1, BP2)들, 뱅크층(BNL), 발광 소자(ED)들, 및 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA)에 배치될 수 있다. 뱅크 패턴(BP1, BP2)들은 제1 방향(DR1)으로 일정 폭을 갖고 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
예를 들어, 뱅크 패턴(BP1, BP2)들은 각 서브 화소(SPXn)의 발광 영역(EMA) 내에서 서로 제1 방향(DR1)으로 이격된 제1 뱅크 패턴(BP1), 및 제2 뱅크 패턴(BP2)을 포함할 수 있다. 제1 뱅크 패턴(BP1)은 발광 영역(EMA)의 중심에서 제1 방향(DR1)의 일 측인 좌측에 배치되고, 제2 뱅크 패턴(BP2)들은 제1 뱅크 패턴(BP1)과 이격되어 발광 영역(EMA)의 중심에서 제1 방향(DR1)의 타 측인 우측에 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1)을 따라 서로 교대로 배치되며, 표시 영역(DA)에서 섬형의 패턴으로 배치될 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2) 사이에는 복수의 발광 소자(ED)들이 배치될 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제2 방향(DR2) 길이는 서로 동일하되, 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제2 방향(DR2) 길이보다 작을 수 있다. 제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 뱅크층(BNL) 중 제1 방향(DR1)으로 연장된 부분과 이격될 수 있다. 다만, 이에 제한되지 않고, 뱅크 패턴(BP1, BP2)들은 뱅크층(BNL)과 일체화되거나, 뱅크층(BNL)의 제1 방향(DR1)으로 연장된 부분과 일부 중첩할 수도 있다. 이 경우, 뱅크 패턴(BP1, BP2)들의 제2 방향(DR2) 길이는 뱅크층(BNL)이 둘러싸는 발광 영역(EMA)의 제2 방향(DR2) 길이와 동일하거나 더 클 수 있다.
제1 뱅크 패턴(BP1)과 제2 뱅크 패턴(BP2)은 제1 방향(DR1)의 폭이 서로 동일할 수 있다. 다만, 이에 제한되지 않으며, 이들은 서로 다른 폭을 가질 수도 있다. 예를 들어, 어느 한 뱅크 패턴은 다른 뱅크 패턴보다 큰 폭을 가질 수 있고, 폭이 큰 뱅크 패턴은 제1 방향(DR1)으로 인접한 다른 서브 화소(SPXn)들의 발광 영역(EMA)에 걸쳐 배치될 수 있다. 이 경우, 복수의 발광 영역(EMA)에 걸쳐 배치된 뱅크 패턴은 뱅크층(BNL) 중 제2 방향(DR2)으로 연장된 부분은 제2 뱅크 패턴(BP2)과 두께 방향으로 중첩할 수 있다. 도면에서는 각 서브 화소(SPXn)마다 2개의 뱅크 패턴(BP1, BP2)이 동일한 폭을 갖고 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 뱅크 패턴(BP1, BP2)들의 개수 및 형상은 전극(RME)들의 개수 또는 배치 구조에 따라 달라질 수 있다.
복수의 전극(RME: RME1, RME2)들은 일 방향으로 연장된 형상으로 각 서브 화소(SPXn)마다 배치된다. 복수의 전극(RME1, RME2)들은 제2 방향(DR2)으로 연장되어 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)에 배치될 수 있으며, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다. 복수의 전극(RME)들은 후술하는 발광 소자(ED)와 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며, 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되지 않을 수도 있다.
표시 장치(1_2)는 각 서브 화소(SPXn)에 배치된 제1 전극(RME1) 및 제2 전극(RME2)을 포함할 수 있다. 제1 전극(RME1)은 발광 영역(EMA)의 중심에서 좌측에 배치되고, 제2 전극(RME2)은 제1 전극(RME1)과 제1 방향(DR1)으로 이격되어 발광 영역(EMA)의 중심에서 우측에 배치된다. 제1 전극(RME1)은 제1 뱅크 패턴(BP1) 상에 배치되고, 제2 전극(RME2)은 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 뱅크층(BNL)을 넘어 해당 서브 화소(SPXn) 및 서브 영역(SA)에 부분적으로 배치될 수 있다. 서로 다른 서브 화소(SPXn)의 제1 전극(RME1)과 제2 전극(RME2)은 어느 한 서브 화소(SPXn)의 서브 영역(SA) 내에 위치한 분리부(ROP)를 기준으로 서로 이격될 수 있다.
도면에서는 각 서브 화소(SPXn)마다 2개의 전극(RME)들이 제2 방향(DR2)으로 연장된 형상을 갖는 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 표시 장치(1_2)는 하나의 서브 화소(SPXn)에 더 많은 수의 전극(RME)들이 배치되거나, 전극(RME)들이 부분적으로 절곡되고, 위치에 따라 폭이 다른 형상을 가질 수도 있다.
뱅크층(BNL)은 복수의 서브 화소(SPXn)들, 및 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치될 수 있다. 뱅크층(BNL)은 제2 방향(DR2) 및 제1 방향(DR1)으로 인접한 서브 화소(SPXn)들의 경계에 배치될 수 있고, 발광 영역(EMA)과 서브 영역(SA)의 경계에도 배치될 수 있다. 표시 장치(1_2)의 서브 화소(SPXn)들, 발광 영역(EMA) 및 서브 영역(SA)은 뱅크층(BNL)의 배치에 의해 구분되는 영역들일 수 있다. 복수의 서브 화소(SPXn)들과 발광 영역(EMA)들, 및 서브 영역(SA)들 사이의 간격은 뱅크층(BNL)의 폭에 따라 달라질 수 있다.
뱅크층(BNL)은 평면상 제2 방향(DR2) 및 제1 방향(DR1)으로 연장된 부분을 포함하여 표시 영역(DA) 전면에서 격자형 패턴으로 배치될 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)들의 경계에 걸쳐 배치되어 이웃하는 서브 화소(SPXn)들을 구분할 수 있다. 또한, 뱅크층(BNL)은 서브 화소(SPXn)마다 배치된 발광 영역(EMA)과 서브 영역(SA)을 둘러싸도록 배치되어 이들을 구분할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에 배치되며, 서로 제2 방향(DR2)으로 이격되어 배열될 수 있다. 일 실시예에서, 복수의 발광 소자(ED)들은 일 방향으로 연장된 형상을 가질 수 있고, 양 단부가 각각 서로 다른 전극(RME)들 상에 배치될 수 있다. 발광 소자(ED)는 길이가 제1 방향(DR1)으로 이격된 전극(RME)들 사이의 간격보다 길 수 있다. 발광 소자(ED)들은 대체로 연장된 방향이 전극(RME)들이 연장된 제2 방향(DR2)에 수직하게 배열될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)의 연장된 방향은 제1 방향(DR1) 또는 그에 비스듬히 기울어진 방향을 향하도록 배치될 수 있다.
복수의 연결 전극(CNE; CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 복수의 연결 전극(CNE)들은 각각 일 방향으로 연장된 형상을 갖고, 서로 이격되어 배치될 수 있다. 각 연결 전극(CNE)들은 발광 소자(ED)와 접촉하고, 전극(RME) 또는 그 하부의 도전층과 전기적으로 연결될 수 있다.
연결 전극(CNE)들은 각 서브 화소(SPXn)에 배치된 제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)을 포함할 수 있다. 제1 연결 전극(CNE1)은 제2 방향(DR2)으로 연장된 형상을 갖고 제1 전극(RME1) 또는 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 방향(DR2)으로 연장된 형상을 갖고 제2 전극(RME2) 또는 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
도 24는 도 23의 E1-E1'선을 따라 자른 단면도이다. 도 25는 도 23의 E2-E2'선을 따라 자른 단면도이다. 도 24는 제1 서브 화소(SPX1)에 배치된 발광 소자(ED)의 양 단부와 전극 컨택홀(CTD, CTS)들을 가로지르는 단면을 도시하고 있고, 도 25는 제1 서브 화소(SPXn)에 배치된 발광 소자(ED)의 양 단부와 컨택부(CT1, CT2)들을 가로지르는 단면을 도시하고 있다.
도 23 내지 도 25를 참조하여 표시 장치(1_2)의 단면 구조에 대하여 설명하면, 표시 장치(1_2)는 제1 기판(SUB)과 그 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 또한, 표시 장치(1_2)는 복수의 전극(RME: RME1, RME2)들, 발광 소자(ED) 및 연결 전극(CNE: CNE1, CNE2)을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(1_2)의 회로층을 구성할 수 있다.
제1 기판(SUB)은 절연 기판일 수 있다. 제1 기판(SUB)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(SUB)은 리지드(Rigid) 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 기판(SUB)은 표시 영역(DA)과 이를 둘러싸는 비표시 영역(NDA)을 포함하고, 표시 영역(DA)은 발광 영역(EMA)과 비발광 영역 중 일부인 서브 영역(SA)을 포함할 수 있다.
제1 도전층은 제1 기판(SUB) 상에 배치될 수 있다. 제1 도전층은 하부 금속층(BML), 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML)은 제1 트랜지스터의 제1 액티브층(ACT1)에 광이 입사되는 것을 방지하거나, 제1 액티브층(ACT1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전기적 특성을 안정화하는 기능을 수행할 수 있다. 다만, 하부 금속층(BML)은 생략될 수 있다.
제1 전압 배선(VL1)은 제1 전극(RME1)에 전달되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(RME2)에 전달되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제3 도전층의 도전 패턴(예를 들어, 제3 도전 패턴(CDP))을 통해 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제3 도전층의 도전 패턴(예를 들어, 제2 도전 패턴(CDP))을 통해 제2 전극(RME2)과 전기적으로 연결될 수 있다.
도면에서는 제1 전압 배선(VL1)과 제2 전압 배선(VL2)이 제1 도전층에 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 전압 배선(VL1)과 제2 전압 배선(VL2)은 제3 도전층에 배치되어 각각 제1 트랜지스터(T1)와 제2 전극(RME2)에 직접 전기적으로 연결될 수도 있다.
버퍼층(BL)은 제1 도전층 및 제1 기판(SUB) 상에 배치될 수 있다. 버퍼층(BL)은 투습에 취약한 제1 기판(SUB)을 통해 침투하는 수분으로부터 화소(PX)의 트랜지스터들을 보호하기 위해 제1 기판(SUB) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다.
반도체층은 버퍼층(BL) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 제1 액티브층(ACT1) 및 제2 트랜지스터(T2)의 제2 액티브층(ACT2)을 포함할 수 있다. 제1 액티브층(ACT1)과 제2 액티브층(ACT2)은 각각 후술하는 제2 도전층의 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 중 적어도 하나일 수 있다.
도면에서는 표시 장치(1_2)의 서브 화소(SPXn)에 하나의 제1 트랜지스터(T1)가 배치된 것을 예시하고 있으나, 이에 제한되지 않고 표시 장치(1_2)는 더 많은 수의 트랜지스터들을 포함할 수 있다.
제1 게이트 절연층(GI)은 표시 영역(DA)에서 반도체층 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터(T1, T2)의 게이트 절연막의 역할을 할 수 있다. 도면에서는 제1 게이트 절연층(GI)이 후술하는 제2 도전층의 게이트 전극(G1, G2)과 함께 패터닝되어, 제2 도전층과 반도체층의 액티브층(ACT1, ACT2) 사이에 부분적으로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 제1 게이트 절연층(GI)은 버퍼층(BL) 상에 전면적으로 배치될 수도 있다.
제2 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제2 도전층은 제1 트랜지스터(T1)의 제1 게이트 전극(G1)과 제2 트랜지스터(T2)의 제2 게이트 전극(G2)을 포함할 수 있다. 제1 게이트 전극(G1)은 제1 액티브층(ACT1)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치되고, 제2 게이트 전극(G2)은 제2 액티브층(ACT2)의 채널 영역과 두께 방향인 제3 방향(DR3)으로 중첩하도록 배치될 수 있다. 도면에 도시하지 않았으나, 제2 도전층은 스토리지 커패시터의 일 전극을 더 포함할 수도 있다.
제1 층간 절연층(IL1)은 제2 도전층 상에 배치된다. 제1 층간 절연층(IL1)은 제2 도전층과 그 상에 배치되는 다른 층들 사이에서 절연막의 기능을 수행하며 제2 도전층을 보호할 수 있다.
제3 도전층은 제1 층간 절연층(IL1) 상에 배치된다. 제3 도전층은 복수의 도전 패턴(CDP1, CDP2, CDP3)들과 각 트랜지스터(T1, T2)들의 소스 전극(S1, S2) 및 드레인 전극(D1, D2)을 포함할 수 있다. 도전 패턴(CDP1, CDP2, CDP3)들 중 일부는 서로 다른 층의 도전층들 또는 반도체층들을 서로 전기적으로 연결하며 트랜지스터(T1, T2)의 소스/드레인 전극을 역할을 할 수 있다.
제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 층간 절연층(IL1)과 버퍼층(BL)을 관통하는 컨택홀을 통해 하부 금속층(BML)과 접촉할 수 있다. 제1 도전 패턴(CDP1)은 제1 트랜지스터(T1)의 제1 소스 전극(S1)의 역할을 할 수 있다. 제1 도전 패턴(CDP1)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 전극(RME1) 또는 제1 연결 전극(CNE1)으로 전달할 수 있다.
제2 도전 패턴(CDP2)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제2 도전 패턴(CDP2)은 제1 전극(RME1) 또는 제1 연결 전극(CNE1)과 전기적으로 연결될 수 있다. 제2 전압 배선(VL2)은 제2 전원 전압을 제2 전극(RME2) 또는 제2 연결 전극(CNE2)으로 전달할 수 있다.
제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1) 및 버퍼층(BL)을 관통하는 컨택홀을 통해 제1 전압 배선(VL1)과 접촉할 수 있다. 또한, 제3 도전 패턴(CDP3)은 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제1 트랜지스터(T1)의 제1 액티브층(ACT1)과 접촉할 수 있다. 제3 도전 패턴(CDP3)은 제1 전압 배선(VL1)을 제1 트랜지스터(T1)와 전기적으로 연결하며 제1 트랜지스터(T1)의 제1 드레인 전극(D1)의 역할을 할 수 있다.
제2 소스 전극(S2)과 제2 드레인 전극(D2)은 각각 제1 층간 절연층(IL1)을 관통하는 컨택홀을 통해 제2 트랜지스터(T2)의 제2 액티브층(ACT2)과 접촉할 수 있다. 제2 트랜지스터(T2)는 데이터 신호를 제1 트랜지스터(T1)에 전달하거나, 초기화 신호를 전달할 수 있다.
제1 보호층(PV1)은 제3 도전층 상에 배치된다. 제1 보호층(PV1)은 제3 도전층 다른 층들 사이에서 절연막의 기능을 수행하며 제3 도전층을 보호할 수 있다.
상술한 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 적층된 이중층, 또는 이들이 교번하여 적층된 다중층으로 형성될 수 있다. 다만, 이에 제한되지 않으며 버퍼층(BL), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1), 및 제1 보호층(PV1)은 상술한 절연성 재료를 포함하여 하나의 무기층으로 이루어질 수도 있다. 또한, 몇몇 실시예에서, 제1 층간 절연층(IL1)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질로 이루어질 수도 있다.
비아층(VIA)은 표시 영역(DA)에서 제3 도전층 상에 배치된다. 비아층(VIA)은 유기 절연 물질, 예를 들어 폴리이미드(PI)와 같은 유기 절연 물질을 포함하여, 하부 도전층들에 의한 단차를 보상하며 상면을 평탄하게 형성할 수 있다. 다만, 몇몇 실시예에서 비아층(VIA)은 생략될 수 있다.
표시 장치(1_2)는 비아층(VIA) 상에 배치된 표시 소자층으로서, 뱅크 패턴(BP1, BP2)들, 복수의 전극(RME: RME1, RME2)들과 뱅크층(BNL), 복수의 발광 소자(ED)들과 복수의 연결 전극(CNE: CNE1, CNE2)들을 포함할 수 있다. 또한, 표시 장치(1_2)는 비아층(VIA) 상에 배치된 절연층(PAS1, PAS2, PAS3)들을 포함할 수 있다.
복수의 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 뱅크 패턴(BP1, BP2)들은 비아층(VIA) 상에 직접 배치될 수 있고, 비아층(VIA)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 뱅크 패턴(BP1, BP2)의 돌출된 부분은 경사지거나 일정 곡률을 갖고 휘어진 측면을 가질 수 있고, 발광 소자(ED)에서 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치되는 전극(RME)에서 반사되어 비아층(VIA)의 상부 방향으로 출사될 수 있다. 도면에 예시된 바와 달리, 뱅크 패턴(BP1, BP2)은 단면도 상 외면이 일정 곡률을 갖고 휘어진 형상, 예컨대 반원 또는 반타원의 형상을 가질 수도 있다. 뱅크 패턴(BP1, BP2)은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
복수의 전극(RME: RME1, RME2)들은 뱅크 패턴(BP1, BP2) 및 비아층(VIA) 상에 배치될 수 있다. 예를 들어, 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 경사진 측면 상에 배치될 수 있다. 복수의 전극(RME)들의 제2 방향(DR2)으로 측정된 폭은 뱅크 패턴(BP1, BP2)의 제2 방향(DR2)으로 측정된 폭보다 작을 수 있고, 제1 전극(RME1)과 제2 전극(RME2)이 제2 방향(DR2)으로 이격된 간격은 뱅크 패턴(BP1, BP2)들 사이의 간격보다 좁을 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 일부 영역이 비아층(VIA) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다.
뱅크 패턴(BP1, BP2)들 사이에는 배치된 발광 소자(ED)는 양 단부 방향으로 광을 방출하고, 상기 방출된 광은 뱅크 패턴(BP1, BP2) 상에 배치된 전극(RME)으로 향할 수 있다. 각 전극(RME)은 뱅크 패턴(BP1, BP2) 상에 배치된 부분이 발광 소자(ED)에서 방출된 광을 반사시킬 수 있는 구조를 가질 수 있다. 제1 전극(RME1)과 제2 전극(RME2)은 적어도 뱅크 패턴(BP1, BP2)의 일 측면은 덮도록 배치되어 발광 소자(ED)에서 방출된 광을 반사시킬 수 있다.
각 전극(RME)들은 발광 영역(EMA)과 서브 영역(SA) 사이에서 뱅크층(BNL)과 중첩하는 부분에서 전극 컨택홀(CTD, CTS)을 통해 제3 도전층과 직접 접촉할 수 있다. 제1 전극 컨택홀(CTD)은 뱅크층(BNL)과 제1 전극(RME1)이 중첩하는 영역에 형성되고, 제2 전극 컨택홀(CTS)은 뱅크층(BNL)과 제2 전극(RME2)이 중첩하는 영역에 형성될 수 있다. 제1 전극(RME1)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제1 전극 컨택홀(CTD)을 통해 제1 도전 패턴(CDP1)과 접촉할 수 있다. 제2 전극(RME2)은 비아층(VIA) 및 제1 보호층(PV1)을 관통하는 제2 전극 컨택홀(CTS)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 제1 전극(RME1)은 제1 도전 패턴(CDP1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 전극(RME2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 각 전극(RME1, RME2)들은 제3 도전층의 전압 배선(VL1, VL2)들과 전기적으로 연결되지 않을 수도 있고, 후술하는 연결 전극(CNE)이 제3 도전층과 직접 연결될 수 있다.
복수의 전극(RME)들은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 전극(RME)들은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금, 또는 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)과 같은 금속층과 상기 합금이 적층된 구조를 가질 수도 있다. 몇몇 실시예에서, 전극(RME)들은 알루미늄(Al)을 포함하는 합금과 티타늄(Ti), 몰리브덴(Mo), 및 나이오븀(Nb)으로 이루어진 적어도 한 층 이상의 금속층이 적층된 이중층 또는 다중층으로 이루어질 수 있다.
이에 제한되지 않고, 각 전극(RME)들은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 전극(RME)은 ITO, IZO, ITZO 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 전극(RME)들은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 전극(RME)은 ITO/Ag/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다. 전극(RME)들은 발광 소자(ED)와 전기적으로 연결되면서, 발광 소자(ED)에서 방출된 광들 중 일부를 제1 기판(SUB)의 상부 방향으로 반사할 수 있다.
제1 절연층(PAS1)은 표시 영역(DA) 전면에 배치되며, 비아층(VIA) 및 복수의 전극(RME)들 상에 배치될 수 있다. 제1 절연층(PAS1)은 절연성 물질을 포함하여 복수의 전극(RME)들을 보호함과 동시에 서로 다른 전극(RME)들을 상호 절연시킬 수 있다. 제1 절연층(PAS1)은 뱅크층(BNL)이 형성되기 전, 전극(RME)들을 덮도록 배치됨에 따라 전극(RME)들이 뱅크층(BNL)을 형성하는 공정에서 전극(RME)들이 손상되는 것을 방지할 수 있다. 또한, 제1 절연층(PAS1)은 그 상에 배치되는 발광 소자(ED)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
예시적인 실시예에서, 제1 절연층(PAS1)은 제2 방향(DR2)으로 이격된 전극(RME) 사이에서 상면의 일부가 함몰되도록 단차가 형성될 수 있다. 제1 절연층(PAS1)의 단차가 형성된 상면에는 발광 소자(ED)가 배치되고, 발광 소자(ED)와 제1 절연층(PAS1) 사이에는 공간이 형성될 수도 있다.
제1 절연층(PAS1)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 컨택부(CT1, CT2)들은 각각 서로 다른 전극(RME)과 중첩하도록 배치될 수 있다. 예를 들어, 컨택부(CT1, CT2)들은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1)들, 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)들을 포함할 수 있다. 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 제1 절연층(PAS1)을 관통하여 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다. 제1 컨택부(CT1)와 제2 컨택부(CT2)는 각각 제1 절연층(PAS1) 상에 배치되는 다른 절연층들 중 일부를 더 관통할 수 있다. 각 컨택부(CT1, CT2)들에 의해 노출된 전극(RME)은 연결 전극(CNE)과 접촉할 수 있다.
뱅크층(BNL)은 제1 절연층(PAS1) 상에 배치될 수 있다. 뱅크층(BNL)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하며, 각 서브 화소(SPXn)들을 둘러쌀 수 있다. 뱅크층(BNL)은 각 서브 화소(SPXn)의 발광 영역(EMA) 및 서브 영역(SA)을 둘러싸며 이들을 구분할 수 있고, 표시 영역(DA)의 최외곽을 둘러싸며 표시 영역(DA)과 비표시 영역(NDA)을 구분할 수 있다.
뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 유사하게 일정 높이를 가질 수 있다. 몇몇 실시예에서, 뱅크층(BNL)은 상면의 높이가 뱅크 패턴(BP1, BP2)보다 높을 수 있고, 그 두께는 뱅크 패턴(BP1, BP2)과 같거나 더 클 수 있다. 뱅크층(BNL)은 표시 장치(1_2)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(SPXn)로 넘치는 것을 방지할 수 있다. 뱅크층(BNL)은 뱅크 패턴(BP1, BP2)과 동일하게 폴리 이미드와 같은 유기 절연 물질을 포함할 수 있다.
복수의 발광 소자(ED)들은 발광 영역(EMA)에 배치될 수 있다. 발광 소자(ED)들은 뱅크 패턴(BP1, BP2)들 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 기판(SUB)의 상면과 평행하도록 배치될 수 있다. 후술할 바와 같이, 발광 소자(ED)는 상기 연장된 일 방향을 따라 배치된 복수의 반도체층들을 포함할 수 있고, 상기 복수의 반도체층들은 제1 기판(SUB)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않고, 발광 소자(ED)가 다른 구조를 갖는 경우, 복수의 반도체층들은 제1 기판(SUB)에 수직한 방향으로 배치될 수도 있다.
각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 상술한 반도체층이 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(SPXn)에 배치된 발광 소자(ED)들은 동일한 재료의 반도체층을 포함하여 동일한 색의 광을 방출할 수 있다.
발광 소자(ED)들은 연결 전극(CNE: CNE1, CNE2)들과 접촉하여 전극(RME) 및 비아층(VIA) 하부의 도전층들과 전기적으로 연결될 수 있고, 전기 신호가 인가되어 특정 파장대의 광을 방출할 수 있다.
제2 절연층(PAS2)은 복수의 발광 소자(ED)들, 제1 절연층(PAS1), 및 뱅크층(BNL) 상에 배치될 수 있다. 제2 절연층(PAS2)은 뱅크 패턴(BP1, BP2)들 사이에서 제1 방향(DR1)으로 연장되어 복수의 발광 소자(ED)들 상에 배치된 패턴부를 포함한다. 상기 패턴부는 발광 소자(ED)의 외면을 부분적으로 감싸도록 배치되며, 발광 소자(ED)의 양 측, 또는 양 단부는 덮지 않을 수 있다. 상기 패턴부는 평면도상 각 서브 화소(SPXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다. 제2 절연층(PAS2)의 상기 패턴부는 발광 소자(ED)를 보호함과 동시에 표시 장치(1_2)의 제조 공정에서 발광 소자(ED)들을 고정시킬 수 있다. 또한, 제2 절연층(PAS2)은 발광 소자(ED)와 그 하부의 제1 절연층(PAS1) 사이의 공간을 채우도록 배치될 수도 있다. 또한, 제2 절연층(PAS2) 중 일부분은 뱅크층(BNL) 상부, 및 서브 영역(SA)들에 배치될 수 있다.
제2 절연층(PAS2)은 서브 영역(SA)에 배치된 컨택부(CT1, CT2)들을 포함할 수 있다. 제2 절연층(PAS2)은 제1 전극(RME1)과 중첩하도록 배치된 제1 컨택부(CT1), 및 제2 전극(RME2)과 중첩하도록 배치된 제2 컨택부(CT2)를 포함할 수 있다. 컨택부(CT1, CT2)들은 제1 절연층(PAS1)에 더하여 제2 절연층(PAS2)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들과 제2 컨택부(CT2)들은 각각 그 하부의 제1 전극(RME1) 또는 제2 전극(RME2)의 상면 일부를 노출할 수 있다.
복수의 연결 전극(CNE: CNE1, CNE2)들은 복수의 전극(RME)들, 및 뱅크 패턴(BP1, BP2)들 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1) 및 제1 뱅크 패턴(BP1) 상에 배치될 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2) 및 제2 뱅크 패턴(BP2) 상에 배치될 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하며 발광 영역(EMA)으로부터 뱅크층(BNL)을 넘어 서브 영역(SA)까지 배치될 수 있다.
제1 연결 전극(CNE1)과 제2 연결 전극(CNE2)은 각각 제2 절연층(PAS2) 상에 배치되며 발광 소자(ED)들과 접촉할 수 있다. 제1 연결 전극(CNE1)은 제1 전극(RME1)과 부분적으로 중첩하며 발광 소자(ED)들의 일 단부와 접촉할 수 있다. 제2 연결 전극(CNE2)은 제2 전극(RME2)과 부분적으로 중첩하여 발광 소자(ED)들의 타 단부와 접촉할 수 있다. 복수의 연결 전극(CNE)들은 발광 영역(EMA)과 서브 영역(SA)에 걸쳐 배치된다. 연결 전극(CNE)들은 발광 영역(EMA)에 배치된 부분에서 발광 소자(ED)들과 접촉하고, 서브 영역(SA)에 배치된 부분에서 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 발광 소자(ED)들의 제1 단부와 접촉하고, 제2 연결 전극(CNE2)은 발광 소자(ED)들의 제2 단부와 접촉할 수 있다.
일 실시예에 따르면, 표시 장치(1_2)는 각 연결 전극(CNE)들이 서브 영역(SA)에 배치된 컨택부(CT1, CT2)를 통해 전극(RME)과 접촉할 수 있다. 제1 연결 전극(CNE1)은 서브 영역(SA)에서 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)을 관통하는 제1 컨택부(CT1)를 통해 제1 전극(RME1)과 접촉할 수 있다. 제2 연결 전극(CNE2)은 서브 영역(SA)에서 제1 절연층(PAS1) 및 제2 절연층(PAS2)을 관통하는 제2 컨택부(CT2)를 통해 제2 전극(RME2)과 접촉할 수 있다. 각 연결 전극(CNE)들은 각 전극(RME)들을 통해 제3 도전층과 전기적으로 연결될 수 있다. 제1 연결 전극(CNE1)은 제1 트랜지스터(T1)와 전기적으로 연결되어 제1 전원 전압이 인가되고, 제2 연결 전극(CNE2)은 제2 전압 배선(VL2)과 전기적으로 연결되어 제2 전원 전압이 인가될 수 있다. 각 연결 전극(CNE)은 발광 영역(EMA)에서 발광 소자(ED)와 접촉하여 전원 전압을 발광 소자(ED)에 전달할 수 있다.
다만, 이에 제한되지 않는다. 몇몇 실시예에서 복수의 연결 전극(CNE)들은 제3 도전층과 직접 접촉할 수 있고, 전극(RME)이 아닌 다른 패턴들을 통해 제3 도전층과 전기적으로 연결될 수도 있다.
연결 전극(CNE)들은 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 일 예로, 연결 전극(CNE)은 투명성 전도성 물질을 포함하고, 발광 소자(ED)에서 방출된 광은 연결 전극(CNE)을 투과하여 출사될 수 있다.
제3 절연층(PAS3)은 제1 연결 전극층의 제2 연결 전극(CNE2)과 제2 절연층(PAS2) 상에 배치된다. 제3 절연층(PAS3)은 제2 절연층(PAS2) 상에 전면적으로 배치되어 제2 연결 전극(CNE2)을 덮도록 배치되고, 제2 연결 전극층의 제1 연결 전극(CNE1)은 제3 절연층(PAS3) 상에 배치될 수 있다. 제3 절연층(PAS3)은 제1 연결 전극(CNE1)이 제2 연결 전극(CNE2)과 직접 접촉하지 않도록 이들을 상호 절연시킬 수 있다.
제3 절연층(PAS3)은 서브 영역(SA)에 배치된 제1 컨택부(CT1)들을 포함할 수 있다. 제1 컨택부(CT1)는 제1 절연층(PAS1) 및 제2 절연층(PAS2)에 더하여 제3 절연층(PAS3)도 관통할 수 있다. 복수의 제1 컨택부(CT1)들은 그 하부의 제1 전극(RME1)의 상면 일부를 노출할 수 있다.
도면으로 도시하지 않았으나, 제3 절연층(PAS3), 및 제1 연결 전극(CNE1) 상에는 다른 절연층이 더 배치될 수 있다. 상기 절연층은 제1 기판(SUB) 상에 배치된 부재들을 외부 환경에 대하여 보호하는 기능을 할 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 일 예로, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각 무기물 절연성 물질을 포함하거나, 제1 절연층(PAS1) 및 제3 절연층(PAS3)은 무기물 절연성 물질을 포함하되 제2 절연층(PAS2)은 유기물 절연성 물질을 포함할 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 각각, 또는 적어도 어느 한 층은 복수의 절연층이 교번 또는 반복하여 적층된 구조로 형성될 수도 있다. 예시적인 실시예에서, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 각각 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiOxNy) 중 어느 하나일 수 있다. 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 서로 동일한 재료로 이루어지거나, 일부는 서로 동일하고 일부는 서로 다른 재료로 이루어지거나, 각각 서로 다른 재료로 이루어질 수도 있다.
도 26은 도 23의 실시예에 따른 발광 소자의 개략도이다.
도 26을 참조하면, 발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 발광 소자(ED)는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 원통, 로드(Rod), 와이어(Wire), 튜브(Tube) 등의 형상을 가질 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 도펀트로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 활성층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31), 제2 반도체층(32), 및 활성층(36)에 대한 설명은 도 X에서 상술한 바와 동일하므로 설명을 생략하기로 한다.
전극층(37)은 오믹(Ohmic) 연결 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 연결 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 발광 소자(ED)는 하나 이상의 전극층(37)을 포함할 수 있으나, 이에 제한되지 않고 전극층(37)은 생략될 수도 있다.
전극층(37)은 표시 장치(1_2)에서 발광 소자(ED)가 전극 또는 연결 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 연결 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다.
절연막(38)은 상술한 복수의 반도체층 및 전극층의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 활성층(36)의 외면을 둘러싸도록 배치되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlNx), 산화알루미늄(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 및 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나 이에 제한되지 않으며, 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다.
절연막(38)은 발광 소자(ED)의 반도체층들 및 전극층을 보호하는 기능을 수행할 수 있다. 절연막(38)은 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 활성층(36)에 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광 소자(ED)의 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면 처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
표시 장치(1_2)에 포함된 발광 소자(ED)는 양 단부가 전극(RME1, RME2) 상에 놓이도록 배치될 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 잉크젯 프린팅 공정을 통해 잉크 내에 분산된 상태로 전극(RME1, RME2)들 상에 분사될 수 있고, 전극(RME1, RME2) 상에 생성되는 전기장에 의해 양 단부의 위치가 변하면서 전극(RME1, RME2)들 상에 안착될 수 있다.
이하, 다른 도면들을 참조하여 발광 소자(ED)의 제조 공정에 대하여 설명하기로 한다. 도 27은 다른 실시예에 따른 표시 장치의 제조 방법을 나타내는 순서도이다.
본 실시예에 따른 표시 장치(1_2)에서, 공극(V), 반도체 패턴(33), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 성장 기판으로 사용한다는 점에서 도 6의 표시 장치(1_1)의 제조 방법과 동일하다. 다시 말해, 일 실시예에 따른 표시 장치(1_2)의 베이스 기판(SUB) 및 이중 반도체층(30)의 제조 방법은 제2 기판(210) 상에 비도핑 반도체층(USEM)을 형성하고, 비도핑 반도체층(USEM) 상에 공통 전극층(CEL)을 형성한 베이스 기판(SUB)을 준비하는 단계(S110), 베이스 기판(SUB)의 공통 전극층(CEL)에 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 포함한 이중 반도체 물질층(300)을 형성하는 단계(S120), 제1 반도체 물질층(310) 상에 절연층(INS)을 형성하고, 절연층(INS)의 일부를 식각하여 제1 반도체 물질층(310)을 노출하는 단계(S130), 절연층(INS)을 마스크로 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 식각하여 반도체 패턴(33) 및 제1 반도체층(31)을 형성하는 단계(S140), 광전기화학 에칭을 통해 반도체 패턴(33)의 일부를 식각하여 공극(V)을 형성하고, 반도체 패턴(33), 공극(V), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 형성하는 단계(S150)를 포함할 수 있다.
도 27을 참조하여, 베이스 기판(SUB) 및 이중 반도체층(30)을 사용하여 복수의 발광 소자(ED)들을 형성하는 표시 장치(1_2)의 제조 방법에 대해 설명한다.
일 실시예에 따른 표시 장치(1_2)의 제조 방법은 절연층(INS)을 식각하여 이중 반도체층(30)의 제1 반도체층(31)의 상면을 노출하는 단계(S310), 제1 반도체층(31) 상에 활성 물질층(360), 제2 반도체 물질층(320), 및 전극 물질층(370)을 형성하여, 적층 구조체(LS)를 형성하는 단계(S320), 적층 구조체(LS)의 전극 물질층(370) 상에 마스크층(400)을 형성하고, 적층 구조체(LS)를 식각하여 복수의 홀(HOL)들을 형성하고, 서로 이격된 반도체 로드(SR)들을 형성하는 단계(S330), 마스크층(400)을 제거하고, 반도체 로드(SR)의 측면을 둘러싸는 절연 물질막(380)을 형성하는 단계(S340), 및 절연 물질막(380)을 식각하여 전극층(37)이 노출된 반도체 로드(SR)를 잔여 제1 반도체층(31)으로부터 분리하여 발광 소자(ED)를 형성하는 단계(S350)를 포함할 수 있다.
도 28 내지 도 36은 다른 실시예에 따른 표시 장치의 제조 공정을 순서대로 나타내는 단면도들이다.
먼저 도 28을 참조하면, 도 8 내지 도 12의 제조 방법에 대응된다. 제2 기판(210), 비도핑 반도체층(USEM), 및 공통 전극층(CEL)을 포함한 베이스 기판(SUB)을 준비하고, 베이스 기판(SUB) 상에 반도체 패턴층(330) 및 제1 반도체 물질층(310)을 포함하는 이중 반도체 물질층(300)을 형성한다. 이중 반도체 물질층(300)을 식각하여 반도체 패턴(33) 및 제1 반도체층(31)을 형성한다. 이후, 광전기화학 식각 공정인 제3 식각 공정(Etch 3)을 통해 반도체 패턴(33)의 일부를 식각하여 공극(V), 반도체 패턴(33), 및 제1 반도체층(31)을 포함하는 이중 반도체층(30)을 형성한다. 이에 따라, 공극(V)은 반도체 패턴(33)의 측면, 제1 반도체층(31)의 하면, 및 공통 전극층(CEL)의 상면에 직접 접촉할 수 있다.
도 29를 참조하면, 절연층(INS)을 식각하여 이중 반도체층(30)의 제1 반도체층(31)의 상면을 노출(S310)한다. 절연층(INS)은 건식 식각 공정 또는 습식 식각 공정에 해당하는 제4 식각 공정(Etch 4)을 통해 제거되며, 제1 반도체층(31)의 상면이 노출될 수 있다.
도 30을 참조하면, 노출된 제1 반도체층(31) 상에 활성 물질층(360), 제2 반도체 물질층(320), 및 전극 물질층(370)을 형성하여, 복수의 적층 구조체(LS)들을 형성(S320)한다.
활성 물질층(360), 제2 반도체 물질층(320), 및 전극 물질층(370)은 각각 발광 소자(ED)의 활성층(36), 제2 반도체층(32), 및 전극층(37)에 대응된다. 즉, 활성 물질층(360), 제2 반도체 물질층(320), 및 전극 물질층(370)은 각각 발광 소자(ED)의 활성층(36), 제2 반도체층(32), 및 전극층(37)과 동일한 물질을 포함할 수 있다.
이어, 도 31 내지 도 36을 참조하여 하나의 적층 구조체(LS) 상에 형성되는 복수의 홀(HOL)들 및 복수의 발광 소자(ED)들의 제조 과정에 대해 설명한다. 도 31 내지 도 36는 도 30의 B의 확대 단면도이다.
도 31 및 도 32를 참조하면, 적층 구조체(LS)의 전극 물질층(370) 상에 마스크층(400)을 형성하고, 적층 구조체(LS)를 식각하여 복수의 홀(HOL)들을 형성하고, 서로 이격된 반도체 로드(SR)들을 형성(S330)한다. 일 실시예에 따르면, 마스크층(400)을 따라 적층 구조체(LS)를 식각하는 제5 식각 공정(Etch 5)를 포함할 수 있다.
먼저, 도 31에 도시된 바와 같이, 전극 물질층(370) 상에 마스크층(400)을 형성한다. 마스크층(400)은 전극 물질층(370) 상에 배치된 제1 절연 마스크층(410)과 제2 절연 마스크층(420), 및 제2 절연 마스크층(420) 상에 배치된 마스크 패턴(430)들을 포함할 수 있다. 마스크층(400)은 마스크 패턴(430)들이 이격된 공간을 따라 절연 마스크층(410, 420)들이 식각된 형태를 가질 수 있다. 마스크층(400)의 절연 마스크층(410, 420) 및 마스크 패턴(430)들의 이격된 공간을 따라 제1 반도체층(31) 및 제2 반도체 물질층(320)이 식각될 수 있다. 몇몇 실시예에서 마스크층(400)은 서로 동일한 직경 또는 폭을 가질 수 있다. 제1 반도체층(31) 및 제2 반도체 물질층(320) 중 마스크층(400)이 배치된 부분과 중첩하여 식각되지 않는 부분은 발광 소자(ED)를 구성하는 반도체 로드(SR)를 형성할 수 있다. 마스크층(400)이 갖는 직경은 실질적으로 발광 소자(ED)의 직경과 동일할 수 있다. 마스크층(400)들이 동일한 직경 또는 폭을 가짐에 따라 발광 소자(ED)들도 실질적으로 동일한 직경을 가질 수 있다.
제1 절연 마스크층(410)과 제2 절연 마스크층(420)은 절연성 물질을 포함하고, 마스크 패턴(430)은 금속 재료를 포함할 수 있다. 예를 들어, 절연 마스크층(410, 420)들은 각각 산화실리콘(SiOx), 질화실리콘(SiNx), 산질화실리콘(SiOxNy) 등일 수 있다. 마스크 패턴(430)은 크롬(Cr)과 같은 금속을 포함할 수 있으나, 이에 제한되지 않는다.
이어, 도 32에 도시된 바와 같이, 마스크층(400)을 따라 제1 반도체층(31) 및 제2 반도체 물질층(320)을 식각하여 복수의 홀(HOL)들을 형성하는 제5 식각 공정(Etch 5)을 수행한다. 제5 식각 공정(Etch 5)은 베이스 기판(SUB)의 상면에 수직한 방향으로 수행될 수 있다. 제5 식각 공정(Etch 5)에 의해 형성된 복수의 홀(HOL)들 중 적어도 일부는 반도체 패턴(33)과 제3 방향(DR3)으로 중첩하고, 나머지 일부는 공극(V)과 제3 방향(DR3)으로 중첩할 수 있다.
상기 식각 공정은 건식식각법, 습식식각법, 반응성 이온 에칭법(Reactive ion etching, RIE), 유도 결합 플라즈마 반응성 이온 에칭법(Inductively coupled plasma reactive ion etching, ICP-RIE) 등일 수 있다. 건식 식각법의 경우 이방성 식각이 가능하여 수직 식각에 적합할 수 있다. 상술한 방법의 식각법을 이용할 경우, 식각 에천트(Etchant)는 Cl2 또는 O2 등일 수 있다. 다만, 이에 제한되는 것은 아니다.
제5 식각 공정(Etch 5)에 의해 베이스 기판(SUB) 및 반도체 패턴(33) 상에는 서로 이격된 복수의 반도체 로드(SR)들이 형성될 수 있다. 반도체 로드(SR)들은 각각 제1 반도체층(31), 활성 물질층(360), 제2 반도체 물질층(320) 및 전극 물질층(370)을 포함할 수 있다. 제5 식각 공정(Etch 5)에서 제1 반도체층(31)은 하단부가 완전히 식각되지 않고, 하부의 잔여 층이 남을 수 있다. 복수의 반도체 로드(SR)들은 제1 반도체층(31)들이 서로 연결되어 있을 수 있다. 반도체 로드(SR)들은 후속 공정에서 외면에 절연 물질막(380)이 형성되어 발광 소자(ED)를 구성할 수 있다. 제5 식각 공정(Etch 5)에 의해 형성된 복수의 반도체 로드(SR)들 중 적어도 일부는 반도체 패턴(33)과 제3 방향(DR3)으로 중첩하고, 나머지 일부는 공극(V)과 제3 방향(DR3)으로 중첩할 수 있다.
다음으로, 도 33 및 도 34를 참조하면, 마스크층(400)을 제거하고, 반도체 로드(SR)의 측면을 둘러싸는 절연 물질막(380)을 형성(S340)한다. 절연 물질막(380)을 형성하는 공정은 반도체 로드(SR)의 외면을 둘러싸도록 절연 물질막(380)을 형성할 수 있다.
절연 물질막(380)은 반도체 로드(SR)의 외면에 형성되는 절연막으로서, 수직으로 식각된 반도체 로드(SR)의 외면에 절연물질을 도포하거나 침지시키는 방법 등을 이용하여 형성될 수 있다. 다만, 이에 제한되는 것은 아니다. 일 예로, 절연 물질막(380)은 원자층 증착법(Atomic layer deposition, ALD), 또는 화학 기상 증착법(CVD)으로 형성될 수 있다.
절연 물질막(380)은 반도체 로드(SR)의 측면, 상면 및 반도체 로드(SR)가 이격된 영역에서 노출된 잔여 제1 반도체층(31) 상에도 형성될 수 있다.
도 35 및 도 36을 참조하면, 절연 물질막(380)을 식각하여 전극층(37)이 노출된 반도체 로드(SR)를 잔여 제1 반도체층(31)으로부터 분리하여 발광 소자(ED)를 형성(S350)한다.
도 35를 참조하면, 절연 물질막(380)을 식각하는 공정은 반도체 로드(SR)의 상면 상면이 노출되도록 절연 물질막(380)을 부분적으로 제거하는 제6 식각 공정(Etch 6)을 수행하여 형성될 수 있다. 제6 식각 공정(Etch 6)은 이방성 식각인 건식 식각이나 에치백 등의 공정이 수행될 수 있다.
도면에서는 절연 물질막(380)의 상부면이 제거되어 전극 물질층(370)이 노출되고, 이 과정에서 전극 물질층(370)도 부분적으로 식각될 수 있다. 발광 소자(ED)는 제조 공정 중에 형성되는 전극 물질층(370)의 두께보다 최종적으로 제조된 발광 소자(ED)의 전극층(37)의 두께가 더 작을 수 있다.
도면에서는 전극 물질층(370)의 상면이 부분적으로 노출되고, 절연 물질막(380)의 상부면이 평탄한 것으로 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서, 절연 물질막(380)은 전극 물질층(370)을 둘러싸는 영역에서 외면이 부분적으로 곡률지게 형성될 수 있다. 절연 물질막(380)을 부분적으로 제거하는 공정에서, 절연 물질막(380)의 상면뿐만 아니라 측면도 부분적으로 제거됨에 따라, 복수의 층들을 둘러싸는 절연 물질막(380)은 단부면이 일부 식각된 상태로 형성될 수 있다. 절연 물질막(380)의 상부면을 제거함에 따라 발광 소자(ED)에서 전극층(37)과 인접한 절연막(38)의 외면이 부분적으로 제거된 상태로 형성될 수 있다.
마지막으로, 도 36을 참조하면, 절연막(38)이 형성된 반도체 로드(SR)를 잔여 제1 반도체층(31)으로부터 분리한다. 잔여 제1 반도체층(31)으로부터 분리된 반도체 로드(SR)는 발광 소자(ED)가 될 수 있다.
이상의 과정을 통해 공극(V), 반도체 패턴(33), 및 제1 반도체층(31)을 포함한 이중 반도체층(30)의 상에 복수의 발광 소자(ED)들을 형성할 수 있다. 특히, 스트레인이 완화되고, 격자 상수가 증가된 이중 반도체층(30)의 제1 반도체층(31) 상에 인듐 함량이 높은 제3 발광 소자(ED3)를 형성함으로써 제3 발광 소자(ED3)의 성장 과정에서 발생할 수 있는 내부 결함을 최소화할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
100: 반도체 회로 기판 200: 표시 기판
AE: 화소 전극 ED: 발광 소자
31: 제1 반도체층 32: 제2 반도체층
33: 반도체 패턴 36: 활성층
CEL: 공통 전극층 V: 공극

Claims (20)

  1. 제1 기판 상에 서로 이격 배치된 복수의 화소 전극들;
    상기 화소 전극들 상에 배치되며, 제1 반도체층을 포함하는 복수의 발광 소자들;
    상기 제1 반도체층 상에 배치된 반도체 패턴; 및
    상기 반도체 패턴 상에 배치된 공통 전극층을 포함하고,
    상기 제1 반도체층, 상기 반도체 패턴, 및 상기 공통 전극층 사이에 배치된 공극을 더 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 반도체층은 상기 반도체 패턴과 상이한 물질을 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 반도체 패턴의 격자 상수는 상기 제1 반도체층의 격자 상수보다 큰 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 반도체층과 상기 반도체 패턴은 n형 도펀트로 도핑된 표시 장치.
  5. 제1 항에 있어서,
    상기 복수의 발광 소자들 각각은 상기 제1 반도체층, 상기 화소 전극들과 연결되는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 반도체 패턴은 상기 활성층과 동일한 물질을 포함하는 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 반도체층과 상기 공통 전극층은 상기 제1 기판의 두께 방향으로 서로 이격되며, 서로 전기적으로 연결되는 표시 장치.
  8. 제1 항에 있어서,
    상기 반도체 패턴의 일 방향의 폭은 상기 제1 반도체층의 상기 일 방향의 폭보다 작은 표시 장치.
  9. 제8 항에 있어서,
    상기 반도체 패턴의 일 방향의 폭은 상기 복수의 발광 소자들 중 제1 발광 소자의 상기 일 방향의 폭보다 큰 표시 장치.
  10. 제1 항에 있어서,
    상기 공극은 상기 제1 반도체층, 상기 반도체 패턴, 및 상기 공통 전극층과 각각 접촉하는 표시 장치.
  11. 제1 항에 있어서,
    상기 반도체 패턴은 상기 복수의 발광 소자들 중 제1 발광 소자와 상기 제1 기판의 두께 방향으로 중첩하는 표시 장치.
  12. 제11 항에 있어서,
    상기 반도체 패턴은 상기 복수의 발광 소자들 중 제2 발광 소자와 상기 제1 기판의 두께 방향으로 비중첩하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 발광 소자는 청색 파장 대역의 광을 발광하고, 상기 제2 발광 소자는 적색 파장 대역의 광을 발광하는 표시 장치.
  14. 제1 항에 있어서,
    상기 공극은 상기 복수의 발광 소자들 중 어느 하나와 상기 제1 기판의 두께 방향으로 중첩하는 표시 장치.
  15. 베이스 기판 상에 n형 반도체를 포함하는 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 반도체 패턴층 및 제1 반도체 물질층을 형성하는 단계;
    상기 제1 반도체 물질층 상에 절연층을 형성하는 단계;
    상기 반도체 패턴층 및 상기 제1 반도체 물질층을 식각하여 반도체 패턴 및 제1 반도체층을 형성하는 단계;
    상기 반도체 패턴의 일부를 식각하여 공극을 형성하는 단계;
    상기 절연층을 관통하여 상기 제1 반도체층을 노출하는 복수의 홀들을 형성하는 단계; 및
    상기 복수의 홀들 내에 활성층 및 p형 반도체를 포함하는 제2 반도체층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 반도체 패턴의 일부를 식각하여 공극을 형성하는 단계는, 상기 제1 반도체층 및 상기 공통 전극층을 노출하는 표시 장치의 제조 방법.
  17. 제15 항에 있어서,
    상기 제1 반도체층, 상기 활성층, 및 상기 제2 반도체층을 갖는 복수의 발광 소자들을 포함하고,
    상기 복수의 발광 소자들은 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자가 순차적으로 형성되는 표시 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 반도체 패턴의 격자 상수는 상기 제1 반도체층의 격자 상수보다 큰 표시 장치의 제조 방법.
  19. 베이스 기판 상에 n형 반도체를 포함하는 공통 전극층을 형성하는 단계;
    상기 공통 전극층 상에 반도체 패턴층 및 제1 반도체 물질층을 형성하는 단계;
    상기 반도체 패턴층 및 상기 제1 반도체 물질층을 식각하여 반도체 패턴 및 제1 반도체층을 형성하는 단계;
    상기 반도체 패턴의 일부를 식각하여 공극을 형성하는 단계;
    상기 제1 반도체층 상에 활성 물질층, 제2 반도체 물질층을 형성하여 적층 구조체를 형성하는 단계;
    상기 적층 구조체를 상기 베이스 기판에 수직한 방향으로 식각하여 복수의 홀들을 형성하고 서로 이격된 반도체 로드들을 형성하는 단계; 및
    상기 반도체 로드들의 외면을 둘러싸는 절연 물질막을 형성하고, 상기 반도체 로드들을 상기 베이스 기판에서 분리하여 발광 소자들을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 반도체 로드들 중 적어도 일부는 상기 반도체 패턴과 상기 베이스 기판에 수직한 방향으로 중첩하고, 나머지 일부는 상기 공극과 중첩하는 표시 장치의 제조 방법.
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