CN116741794A - 显示装置及该显示装置的制造方法 - Google Patents

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Abstract

提供一种显示装置及该显示装置的制造方法。根据一实施例的显示装置，包括：多个像素电极，在第一基板上彼此隔开而布置；多个发光元件，布置于所述多个像素电极上，且包括第一半导体层；半导体图案，布置于所述第一半导体层上；以及公共电极层，布置于所述半导体图案上，所述显示装置，还包括：空隙，布置于所述第一半导体层、所述半导体图案以及所述公共电极层之间。

Description

显示装置及该显示装置的制造方法
技术领域
本发明涉及一种显示装置及该显示装置的制造方法。
背景技术
随着多媒体的发展，显示装置的重要性正在增加。为适应于此，正在使用诸如有机发光显示装置(OLED：Organic Light Emitting Display)、液晶显示装置(LCD：LiquidCrystal Display)等多种显示装置。
作为显示显示装置的图像的装置，有包含发光元件的自发光显示装置。自发光显示装置包括将有机物用作发光物质的有机发光显示装置或将无机物用作发光物质的无机发光显示装置等。
发明内容
本发明所要解决的技术问题在于提供一种长波波长带的发光元件在生长时缺陷得到改善的显示装置。
本发明所要解决的另一技术问题在于提供一种长波波长带的发光元件在生长时缺陷得到改善的显示装置的制造方法。
本发明的技术问题并不局限于以上提及的技术问题，本领域技术人员可以通过下面的记载明确理解未提及的其他技术问题。
根据用于解决上述技术问题的一实施例的显示装置，包括：多个像素电极，在第一基板上彼此隔开而布置；多个发光元件，布置于所述多个像素电极上，且包括第一半导体层；半导体图案，布置于所述第一半导体层上；以及公共电极层，布置于所述半导体图案上，并且所述显示装置还包括布置于所述第一半导体层、所述半导体图案以及所述公共电极层之间的空隙。
所述第一半导体层可以包括与所述半导体图案不同的物质。
所述半导体图案的晶格常数可以大于所述第一半导体层的晶格常数。
所述第一半导体层和所述半导体图案可以掺杂有n型掺杂剂。
所述多个发光元件中的每一个可以包括所述第一半导体层、与所述像素电极连接的第二半导体层以及布置于所述第一半导体层与所述第二半导体层之间的活性层。
所述半导体图案可以包括与所述活性层相同的物质。
所述第一半导体层和所述公共电极层可以沿所述第一基板的厚度方向彼此隔开，且彼此电连接。
所述半导体图案的一方向上的宽度可以小于所述第一半导体层的所述一方向上的宽度。
所述半导体图案的一方向上的宽度可以大于所述多个发光元件中的第一发光元件的所述一方向上的宽度。
所述空隙可以分别与所述第一半导体层、所述半导体图案以及所述公共电极层接触。
所述半导体图案可以沿所述第一基板的厚度方向与所述多个发光元件中的第一发光元件重叠。
所述半导体图案可以沿所述第一基板的厚度方向与所述多个发光元件中的第二发光元件不重叠。
所述第一发光元件可以发出蓝色波长带的光，所述第二发光元件可以发出红色波长带的光。
所述空隙可以沿所述第一基板的厚度方向与所述多个发光元件中的任意一个重叠。
用于解决上述另一技术问题的根据一实施例的显示装置的制造方法，包括如下步骤：在基础基板上形成包括n型半导体的公共电极层；在所述公共电极层上形成半导体图案层及第一半导体物质层；在所述第一半导体物质层上形成绝缘层；蚀刻所述半导体图案层及所述第一半导体物质层而形成半导体图案及第一半导体层；蚀刻所述半导体图案的一部分而形成空隙；形成通过贯通所述绝缘层而暴露所述第一半导体层的多个孔；以及在所述多个孔内形成包括活性层及p型半导体的第二半导体层。
在蚀刻所述半导体图案的一部分而形成空隙的步骤中，可以暴露所述第一半导体层及所述公共电极层。
所述显示装置可以包括具有所述第一半导体层、所述活性层以及所述第二半导体层的多个发光元件，所述多个发光元件可以依次形成蓝色发光元件、绿色发光元件以及红色发光元件。
所述半导体图案的晶格常数可以大于所述第一半导体层的晶格常数。
用于解决所述另一技术问题的根据另一实施例的显示装置的制造方法，可以包括如下步骤：在基础基板上形成包括n型半导体的公共电极层；在所述公共电极层上形成半导体图案层及第一半导体物质层；蚀刻所述半导体图案层及所述第一半导体物质层而形成半导体图案及第一半导体层；蚀刻所述半导体图案的一部分而形成空隙；在所述第一半导体层上形成活性物质层、第二半导体物质层而形成堆叠结构体；沿垂直于所述基础基板的上表面的方向蚀刻所述堆叠结构体而形成多个孔，并形成彼此隔开的半导体棒；以及形成包围所述半导体棒的外表面的绝缘物质膜，将所述半导体棒从所述基础基板分离，以形成发光元件。
所述半导体棒中的至少一部分可以沿垂直于所述基础基板的上表面的方向与所述半导体图案重叠，剩余一部分可以与所述空隙重叠。
根据实施例的显示装置及该显示装置的制造方法，通过在半导体图案上形成发光元件的半导体层，能够缓解半导体层的应变并增加晶格常数，从而改善长波波长带的发光元件在生长时的缺陷。
根据实施例的效果不限于以上例示的内容，在本说明书中包括更加多样的效果。
附图说明
图1是根据一实施例的显示装置的平面图。
图2是示出图1的X区域的一例的平面放大图。
图3是示出图1的显示区域的另一例的平面放大图。
图4是沿图3的I-I'线截取的剖面图的一例。
图5是沿图3的I-I'线截取的剖面图的另一例。
图6是示出根据一实施例的显示装置的基础基板及双重半导体层的制造方法的顺序图。
图7是示出根据一实施例的显示装置的制造方法的顺序图。
图8至图22是依次示出根据一实施例的显示装置的制造工艺的剖面图。
图23是示出根据另一实施例的显示装置的一像素的平面图。
图24是沿图23的E1-E1'线截取的剖面图。
图25是沿图23的E2-E2'线截取的剖面图。
图26是根据图23的实施例的发光元件的示意图。
图27是示出根据另一实施例的显示装置的制造方法的顺序图。
图28至图36是依次示出根据另一实施例的显示装置的制造工艺的剖面图。
附图标记说明
1：显示装置 10：显示面板
100：半导体电路板 200：显示基板
AE：像素电极 ED：发光元件
31：第一半导体层 32：第二半导体层
33：半导体图案 36：活性层
CEL：公共电极层 V：空隙
具体实施方式
参照结合附图详细后述的实施例，将明确本发明的优点及特征以及用于达到这些的方法。然而本发明并非局限于以下公开的实施例，其可以实现为彼此不同的多样的形态，提供本实施例仅旨在使本发明的公开得以完整并用于将本发明的范围完整地告知于本发明所属的技术领域中具备基本知识的人员，本发明仅由权利要求的范围来定义。
提及元件(elements)或层位于另一元件或层“之上(on)”时，包括在另一元件或层的紧邻的上方的情形或在与另一元件或层的中间夹设有其他层或其他元件的情形两者。贯穿整个说明书，相同的附图标记指代相同的构成要素。用于说明实施例的附图中所公开的形状、大小、比率、角度、数量等是示例性的，本发明并不限定于所图示的事项。
虽然“第一”、“第二”等术语用于表述多种构成要素，但这些构成要素显然不受限于这些术语。这些术语仅用于将一个构成要素与另一构成要素进行区分。因此，以下提及的第一构成要素在本发明的技术构思内显然也可以是第二构成要素。
本发明的多个实施例中的各个特征能够部分地或整体地彼此结合或组合，且能够在技术上进行多种联动及驱动，各个实施例对于彼此而言可以独立地实施，也可以以相关关系一同实施。
以下，参照附图针对具体的实施例进行说明。
图1是根据一实施例的显示装置的平面图。图2是示出图1的X区域的一例的平面放大图。
在图1和图2中，以根据一实施例的显示装置1_1为包括超小型发光二极管(微型发光二极管或纳米发光二极管)作为发光元件ED的超小型发光二极管显示装置(微型发光二极管显示装置或纳米发光二极管显示装置)的情形为中心进行了说明，但本说明书的实施例不限于此。
此外，在图1和图2中，第一方向DR1是指显示面板10的横向方向，第二方向DR2是指显示面板10的纵向方向，第三方向DR3是指显示面板10的厚度方向或半导体电路板100(参照图4)的厚度方向。在此情形下，“左”、“右”、“上”、“下”表示当从平面观察显示面板10时的方向。例如，“右侧”表示第一方向DR1上的一侧，“左侧”表示第一方向DR1上的另一侧，“上侧”表示第二方向DR2上的一侧，“下侧”表示第二方向DR2上的另一侧。此外，“上部”是指第三方向DR3上的一侧，“下部”是指第三方向DR3上的另一侧。
根据一实施例的显示装置1_1包括包含显示区域DA和非显示区域NDA的显示面板10。
显示面板10可以具有四边形的平面形态，该四边形的平面形态具有第一方向DR1上的长边和第二方向DR2上的短边。然而，显示面板10的平面形态不限于此，可以具有除了四边形之外的其他多边形、圆形、椭圆形或非定型的平面形态。
显示区域DA可以是显示图像的区域，非显示区域NDA可以是不显示图像的区域。非显示区域NDA可以以包围显示区域DA的周边的方式布置。非显示区域NDA可以构成显示面板10的边框。在各个非显示区域NDA中可以布置有包括在显示面板10中的布线或电路驱动部，或者可以贴装有外部装置。
在显示面板10的显示区域DA中可以包括多个像素PX。多个像素PX中的每一个可以包括多个发光元件ED。像素PX中的每一个可以包括一个以上发光元件ED来显示特定颜色。像素PX由多个发光元件ED(ED1、ED2、ED3)构成，像素PX可以被定义为能够显示白色光的最小发光单位。
例如，第一发光元件ED1可以发出第一颜色的光，第二发光元件ED2可以发出第二颜色的光，第三发光元件ED3可以发出第三颜色的光。作为一例，第一颜色可以是蓝色，第二颜色可以是绿色，第三颜色可以是红色。例如，第一颜色的光的主峰波长可以是大约370nm至460nm，第二颜色的光的主峰波长可以是大约480nm至560nm，第三颜色的光的主峰波长可以是大约600nm至750nm，但不限于此。例如，各个发光元件ED可以发出彼此相同的颜色的光，并且发光元件ED中的任意一个可以发出黄色的光。一个像素PX可以包括三个发光元件ED1、ED2、ED3，但不限于此。
发光元件ED中的每一个在平面图上可以具有圆形的形态。然而，不限于此，发光元件ED除了圆形之外，可以具有诸如四边形、五边形之类的多边形、椭圆形或非定型的形态。
多个发光元件ED1、ED2、ED3可以沿第一方向DR1和第二方向DR2彼此隔开而布置。第一发光元件ED1、第二发光元件ED2以及第三发光元件ED3可以沿第一方向DR1彼此交替地排列，并且多个第一发光元件ED1、多个第二发光元件ED2以及多个第三发光元件ED3中的每一个可以沿第二方向DR2重复布置。第一发光元件ED1、第二发光元件ED2以及第三发光元件ED3可以沿第一方向DR1依次布置，并且这种排列可以重复。
第一发光元件ED1的面积、第二发光元件ED2的面积以及第三发光元件ED3的面积可以实质上相同，但不限于此。
发光元件ED中的每一个可以通过后述的连接电极(图4的“BE”)而与半导体电路板(图4的“100”)的像素电极(图4的“AE”)电连接。并且，发光元件ED中的每一个可以与显示基板(图4的“200”)的公共电极层(图4的“CEL”)分别电连接。
显示面板10的非显示区域NDA可以包括第一公共电极区域CPA1、第二公共电极区域CPA2、第一垫区域PDA1以及第二垫区域PDA2。
第一公共电极区域CPA1可以布置于第一垫区域PDA1与显示区域DA之间。第二公共电极区域CPA2可以布置于第二垫区域PDA2与显示区域DA之间。第一公共电极区域CPA1和第二公共电极区域CPA2中的每一个可以包括公共电极连接部CEP。公共电极连接部CEP可以在公共电极区域CPA1、CPA2内沿第一方向DR1彼此隔开，但不限于此。
公共电极连接部CEP可以布置于半导体电路板100以从像素电路部PXC(参照图4)接收公共电压。在公共电极区域CPA1、CPA2中，公共电极连接部CEP可以电连接于公共电极层CEL。
第一垫区域PDA1可以布置于显示面板10的上侧。第一垫区域PDA1可以包括与电路板(未图示)连接的第一垫PD1。第二垫区域PDA2可以布置于显示面板10的下侧。第二垫区域PDA2可以包括用于与电路板连接的第二垫。第二垫区域PDA2可以被省略。
第一垫PD1可以电连接于电路板。第一垫PD1可以在第一垫区域PDA1内沿第一方向DR1彼此隔开而排列。第一垫PD1的布置可以根据布置于显示区域DA的发光元件ED的数量以及与发光元件ED电连接的布线的布置来设计。根据发光元件ED的布置以及电连接于发光元件ED的布线的布置，可以对彼此不同的垫的布置进行多种变形。
图3是示出图1的显示区域的另一例的平面放大图。
在图3中，一个像素PX可以包括第一发光元件ED1、第二发光元件ED2以及第三发光元件ED3。第二发光元件ED2可以包括多个第一子发光元件ED2_1、ED2_2，第三发光元件ED3可以包括多个第二子发光元件ED3_1、ED3_2。
多个发光元件ED1、ED2、ED3可以沿第一方向DR1、第二方向DR2以及对角线方向彼此隔开而布置。第二发光元件ED2和第三发光元件ED3可以以第一发光元件ED1为中心沿第一方向DR1、第二方向DR2以及对角线方向彼此隔开而布置。第二发光元件ED2的第一子发光元件ED2_1、ED2_2可以布置于第一发光元件ED1的一侧。第三发光元件ED3的第二子发光元件ED3_1、ED3_2可以布置于第二发光元件ED2的一侧。
例如，第三发光元件ED3的第二子发光元件ED3_1、第二发光元件ED2的第一子发光元件ED2_1、第一发光元件ED1、第二发光元件ED2的第一子发光元件ED2_2以及第三发光元件ED3的第二子发光元件ED3_2可以沿一方向依次布置。
第一发光元件ED1的面积可以大于第二发光元件ED2的面积及第三发光元件ED3的面积。第二发光元件ED2的面积可以与第三发光元件ED3的面积相同或不同。
发光元件的面积可以对应于发光元件的一方向上的宽度。因此，第一发光元件ED1的第一宽度W1可以大于第二发光元件ED2的第二宽度W2及第三发光元件ED3的第三宽度W3。第二发光元件ED2的第二宽度W2可以与第三发光元件ED3的第三宽度W3相同或不同。第一发光元件ED1的第一宽度W1可以是第二发光元件ED2的第二宽度W2或第三发光元件ED3的第三宽度W3的两倍，但不限于此。
图4是沿图3的I-I'线截取的剖面图的一例。图5是沿图3的I-I'线截取的剖面图的另一例。
参照图4，根据一实施例的显示装置1_1可以包括半导体电路板100及显示基板200。
半导体电路板100可以包括第一基板110、多个像素电路部PXC以及像素电极AE。显示基板200可以包括发光元件ED、绝缘层INS、半导体图案33、空隙V、公共电极层CEL、非掺杂半导体层USEM以及连接电极BE。在显示装置1_1的半导体电路板100与显示基板200之间形成有空间(space)。空间(space)可以利用真空构成，也可以利用单独的填充材料构成。
第一基板110可以是硅晶圆基板。第一基板110可以利用单晶硅构成。
多个像素电路部PXC中的每一个可以布置于第一基板110。多个像素电路部PXC中的每一个可以包括利用半导体工艺形成的互补金属氧化物半导体(CMOS：ComplementaryMetal-Oxide Semiconductor)电路。多个像素电路部PXC中的每一个可以包括通过半导体工艺形成的至少一个晶体管。此外，多个像素电路部PXC中的每一个还可以包括通过半导体工艺形成的至少一个电容器。
多个像素电路部PXC可以布置于显示区域DA。多个像素电路部PXC中的布置于显示区域DA的像素电路部PXC可以分别电连接于与该像素电路部PXC对应的像素电极AE。即，多个像素电路部PXC和多个像素电极AE可以以一对一的方式对应地连接。多个像素电路部PXC中的每一个可以向像素电极AE施加阳极电压。
多个像素电极AE可以布置于显示区域DA，并且该多个像素电极AE可以分别布置于与该多个像素电极AE对应的像素电路部PXC上。像素电极AE中的每一个可以与像素电路部PXC形成为一体，并且可以是从像素电路部PXC暴露的暴露电极。即，像素电极AE中的每一个可以从像素电路部PXC的上表面突出。像素电极AE可以分别从像素电路部PXC接收阳极电压。像素电极AE可以包括诸如铝(Al)之类的金属物质。
像素电路部PXC中的布置于非显示区域(图2的“NDA”)的像素电路部PXC可以分别电连接于与该像素电路部PXC对应的公共电极连接部(图2的“CEP”)。多个像素电路部PXC中的每一个可以将阴极电压施加于公共电极连接部CEP。即，公共电极连接部CEP可以从像素电路部PXC接收阴极电压。公共电极连接部CEP可以连接于显示基板200的公共电极层CEL。通过公共电极连接部CEP提供至公共电极层CEL的阴极电压可以通过半导体图案33提供至发光元件ED的第一半导体层31。
显示基板200可以包括绝缘层INS、多个发光元件ED、半导体图案33、空隙V、公共电极层CEL以及非掺杂半导体层USEM而布置于半导体电路板100上。
发光元件ED可以与半导体电路板100的多个像素电极AE相对应地布置。发光元件ED可以是发光二极管(Light Emitting diode)，具体地，发光元件ED可以是具有纳米(Nano-meter)单位至微米(Micro-meter)单位的尺寸且利用无机物构成的无机发光二极管。
根据一实施例的发光元件ED可以具有沿一方向延伸的形状。发光元件ED可以具有圆筒、杆(Rod)、线(Wire)、管(Tube)等形状。然而，发光元件ED的形态不限于此，发光元件ED可以具有立方体、直六面体、六角柱形等多角柱的形状，或者具有沿一方向延伸且侧面局部地倾斜的形状等多种形态。例如，发光元件ED中的每一个可以具有沿第三方向DR3(即，第一基板110的厚度方向)延伸的形状。第一发光元件ED1、第二发光元件ED2、第三发光元件ED3的第三方向DR3上的长度可以比水平方向上的长度长或短。
发光元件ED可以包括掺杂有任意导电型(例如，p型或n型)掺杂剂的半导体层。半导体层可以接收从外部的电源施加的电信号来发出特定波长带的光。发光元件ED可以包括第一半导体层31、第二半导体层32以及活性层36。
第一半导体层31可以是n型半导体。第一半导体层31可以包括具有AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的化学式的半导体材料。例如，第一半导体层31可以是掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上。掺杂在第一半导体层31的n型掺杂剂可以是Si、Ge、Sn、Se等。
第二半导体层32布置于第一半导体层31上而将活性层36置于两者之间。第二半导体层32可以是p型半导体，第二半导体层32可以包括具有AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的化学式的半导体材料。例如，第二半导体层32可以是掺杂有p型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上。掺杂在第二半导体层32的p型掺杂剂可以是Mg、Zn、Ca、Ba等。
另外，在附图中图示了第一半导体层31和第二半导体层32构成为一个层的情形，但不限于此。根据活性层36的物质，第一半导体层31和第二半导体层32还可以包括更多数量的层，例如，还可以包括覆盖层(Clad layer)或拉伸应变势垒减小(TSBR：Tensilestrain barrier reducing)层。例如，发光元件ED还可以包括布置于第一半导体层31与活性层36之间或第二半导体层32与活性层36之间的另一半导体层。布置于第一半导体层31与活性层36之间的半导体层可以是掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上，布置于第二半导体层32与活性层36之间的半导体层可以是掺杂有p型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上。
活性层36布置于第一半导体层31与第二半导体层32之间。活性层36可以包括单量子阱结构或多量子阱结构的物质。在活性层36包括多量子阱结构的物质的情形下，也可以是多个阱层(well layer)与势垒层(barrier layer)彼此交替堆叠的结构。此时，阱层可以利用InGaN形成，势垒层可以利用GaN或AlGaN形成，但不限于此。例如，活性层36也可以是能带隙(Band gap)大的种类的半导体物质和能带隙小的半导体物质彼此交替堆叠的结构，且可以根据发出的光的波长带而包括不同的III族半导体物质至V族半导体物质。活性层36可以根据通过第一半导体层31及第二半导体层32施加的电信号而借由电子-空穴对的结合来发光。
显示装置1_1的发光元件ED中的一部分可以包括彼此不同的活性层36而发出彼此不同的颜色的光。例如，第一发光元件ED1可以包括第一活性层36_1而发出作为第一颜色的蓝色光，第二发光元件ED2可以包括第二活性层36_2而发出作为第二颜色的绿色光，第三发光元件ED3可以包括第三活性层36_3而发出作为第三颜色的红色光。掺杂在第一发光元件ED1至第三发光元件ED3中的每一个的第一半导体层31、活性层36、第二半导体层32中的掺杂剂的浓度或在AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的化学式中所述“x”值及所述“y”值可以彼此不同。第一发光元件ED1至第三发光元件ED3可以具有实质上相同的结构及材料，并且由于半导体层的成分比例不同而可以分别发出彼此不同的颜色的光。
例如，在活性层36_1、36_2、36_3包括InGaN的情形下，各个活性层36_1、36_2、36_3发出的光的颜色可以根据铟(In)的含量而不同。例如，随着铟(In)的含量增加，活性层36_1、36_2、36_3发出的光的波长带可以移动至红色波长带，随着铟(In)的含量降低，活性层36_1、36_2、36_3发出的光的波长带可以移动至蓝色波长带。因此，第三活性层36_3的铟(In)的含量可以高于第一活性层36_1及第二活性层36_2中的每一个的铟(In)的含量。此外，第二活性层36_2的铟(In)的含量可以高于第一活性层36_1的铟(In)的含量。例如，第一活性层36_1的铟(In)的含量可以大约为10％至20％，第二活性层36_2的铟(In)的含量可以大约为20％至30％，第三活性层36_3的铟(In)的含量可以大约为30％至45％。即，通过调整活性层36的铟(In)的含量，发光元件ED可以发出彼此不同的颜色的光。
另外，活性层36_1、36_2、36_3的铟(In)的含量越高，活性层36_1、36_2、36_3内部的晶格常数(lattice constant)可能越大。在本说明书中，晶格常数作为用于定义构成活性层36_1、36_2、36_3的物质(InGaN)的晶体且在三维空间中具有规则性地重复排列的原子的排列的常数，可以由作为构成晶格的最小重复单位的晶胞的棱边长度(例如，x轴长度：a、y轴长度：b、z轴长度：c)表示。由于铟(In)的含量按照第一活性层36_1、第二活性层36_2、第三活性层36_3的顺序增加，因此第三活性层36_3的晶格常数可以最大，第二活性层36_2的晶格常数可以其次大，第一活性层36_1的晶格常数可以最小。
活性层36_1、36_2、36_3的铟(In)的含量越高则活性层36_1、36_2、36_3内部的晶格常数(lattice constant)越大意味着各个活性层36_1、36_2、36_3内部的InGaN的原子间的隔开距离越大。针对从第一半导体层31向第三方向DR3生长的活性层36_1、36_2、36_3而言，在晶格常数的a值、b值明显大于构成下部的第一半导体层31物质的晶格常数a、b的情形下，在使活性层36_1、36_2、36_3生长的过程中，在活性层36_1、36_2、36_3中可能发生内部缺陷。在一实施例中，活性层36_1、36_2、36_3中的每一个的晶格常数可以大于第一半导体层31的晶格常数。
如上所述，第三活性层36_3的晶格常数最大，第二活性层36_2的晶格常数其次大，第一活性层36_1的晶格常数最小，因而尤其第三活性层36_3发生内部缺陷的可能性高。
此外，包括与第一半导体层31相同的物质的公共电极层CEL在晶格常数与公共电极层CEL不同的第二基板210(参照图8)上生长，因此，公共电极层CEL可能具有由应变(strain)引起的内部缺陷。在一实施例中，在具有内部缺陷的公共电极层CEL上形成具有高晶格常数的第三活性层36_3的情形下，可能发生第三活性层36_3的内部缺陷。
根据一实施例的显示装置，如图8所述，在第二基板210上形成非掺杂半导体层USEM及公共电极层CEL之后，在公共电极层CEL上形成晶格常数大于公共电极层CEL的晶格常数的半导体图案层330。之后，形成包括与公共电极层CEL相同的物质的第一半导体物质层310。由此，可以增加作为第一半导体物质层310的蚀刻产物的第一半导体层31的晶格常数。此外，与各个活性层36相接的第一半导体层31的上表面可以具有小于公共电极层CEL的应力。
在此，第一半导体层31的晶格常数借由半导体图案33而增加，且由应变引起的内部缺陷减少的理由如下。在半导体图案层330与第一半导体物质层310之间构成结合的过程中，构成半导体图案层330的物质的原子和构成第一半导体物质层310的物质的原子可以结合。在此情形下，半导体图案层330的物质的晶格常数(在此，a或b)与第一半导体物质层310的物质的晶格常数(a或b)之间的差异减小的同时可以使半导体图案层330与第一半导体物质层310结合。据此，第一半导体物质层310在晶格常数差异缩小的半导体图案层330上生长，因而可以最小化由应变引起的内部缺陷。
因此，可以使多个发光元件ED1、ED2、ED3在第一半导体层31的上部生长，在此过程中，可以最小化第三发光元件ED3的第三活性层36_3的内部缺陷。并且第一半导体层31可以与多个发光元件ED1、ED2、ED3的活性层36_1、36_2、36_3直接接触。
绝缘层INS可以布置于半导体电路板100的像素电极AE与第一半导体层31之间。绝缘层INS可以与像素电极AE不重叠，并且可以与第一半导体层31的一表面直接接触。虽然将在图7中进行后述，但绝缘层INS可以包括暴露第一半导体层31的多个孔H1、H2、H3(参照图13、图15、图17)。多个孔H1、H2、H3可以提供形成各个像素的发光元件ED的空间，并可以定义各个像素的发光区域。
绝缘层INS可以以包围各个发光元件ED的方式布置，并且可以与发光元件ED的侧表面接触。绝缘层INS可以保护发光元件ED免受外部异物(例如灰尘或空气)的影响，并且可以使发光元件ED与其他层绝缘。绝缘层INS可以包括诸如硅氮化物(SiNx)、硅氧化物(SiOx)或硅氮氧化物(SiOxNy)、铝氧化物(AlOx)、铝氮化物(AlNx)等无机绝缘性物质。
半导体图案33和空隙V布置于第一半导体层31上，并布置于第一半导体层31与公共电极层CEL之间，使第一半导体层31与公共电极层CEL沿第三方向DR3隔开。半导体图案33和空隙V可以分别沿第三方向DR3与第一半导体层31重叠。
半导体图案33可以包括晶格常数大于第一半导体层31和公共电极层CEL的晶格常数的物质。在一实施例中，半导体图案33可以是n型半导体。例如，半导体图案33可以是掺杂有n型掺杂剂的AlGaInN、AlGaN、InGaN、AlN以及InN中的一种以上，尤其，半导体图案33可以是掺杂有n型掺杂剂的InGaN。但不限于此，半导体图案33的铟(In)的含量可以是1％至40％。在另一实施例中，半导体图案33可以包括未掺杂的(Undoped)半导体，可以是未掺杂有n型掺杂剂或p型掺杂剂的物质。例如，半导体图案33可以是未掺杂的InAlGaN、AlGaN、InGaN、AlN以及InN中的至少一种，尤其，半导体图案33可以是未掺杂的InGaN。在下文中，将例示半导体图案33是n型半导体的情形并进行说明。
空隙V可以布置于第一半导体层31、半导体图案33以及公共电极层CEL之间。空隙V可以通过去除半导体图案33的一部分而形成。例如，空隙V可以通过去除半导体图案33的侧面而分别与第一半导体层31的一表面、半导体图案33的侧表面以及公共电极层CEL的一表面接触。
在本实施例中，与活性层36相接的第一半导体层31的一表面的晶格常数可以借由半导体图案33而增加且应力得到缓解，这与前述内容相同。然而，与具有彼此不同的晶格常数的物质相接的界面具有大于相对远离该界面的一表面的应力，因此优选为最小化半导体图案33与第一半导体层31相接的界面区域。例如，如图12所示，去除半导体图案层330的侧面的一部分而形成半导体图案33及空隙V，从而半导体图案33的宽度WE1_1可以小于第一半导体层31的宽度。据此，可以最小化晶格常数不同的两种物质相接的界面区域，并最小化第一半导体层31的应力。
另外，半导体图案33可以沿第三方向DR3与第一发光元件ED1及第二发光元件ED2重叠，但沿第三方向DR3与第三发光元件ED3不重叠。由于第三活性层36_3的晶格常数最大，因此第三活性层36_3的内部缺陷发生的可能性可能最高。为了防止这种情形，第三发光元件ED3可以被布置为不重叠于半导体图案33与第一半导体层31相接的界面区域。即，通过将第三发光元件ED3布置成与发生内部缺陷的可能性相对高的界面区域不重叠，可以使第三发光元件ED3的内部缺陷最小化。
此外，半导体图案33的宽度WE1_1可以大于第一发光元件ED1至第三发光元件ED3的第一宽度W1、第二宽度W2、第三宽度W3，但不限于此。参照图5，根据一实施例，半导体图案33的宽度WE1_2可以小于第一发光元件ED1的第一宽度W1。半导体图案33的宽度越窄，与第一半导体层31相接的界面区域越能够被最小化。半导体图案33的宽度可以在能够使第一半导体层31与公共电极层CEL稳定地隔开的范围内被最小化。
公共电极层CEL可以布置于半导体图案33上。公共电极层CEL作为一个公共的层，可以在不区分发光元件ED的情形下横跨显示基板200的整个表面而布置。
公共电极层CEL可以是包括与第一半导体层31相同的材料的n型半导体层。公共电极层CEL可以包括具有AlxGayIn1-x-yN(0≤x≤1，0≤y≤1，0≤x+y≤1)的化学式的半导体材料。例如，可以是掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上。公共电极层CEL可以掺杂有n型掺杂剂，n型掺杂剂可以是Si、Ge、Sn等。例如，公共电极层CEL可以是掺杂有n型Si的n-GaN。
非掺杂半导体层USEM可以包括未掺杂的(Undoped)半导体，并且可以是未掺杂有n型掺杂剂或p型掺杂剂的物质。非掺杂半导体层USEM可以是未掺杂的InAlGaN、GaN、AlGaN、InGaN、AlN以及InN中的至少一种，但不限于此。非掺杂半导体层USEM可以为了减小将后述的公共电极层CEL与第二基板210之间的晶格常数差异而布置。
显示基板200可以通过连接电极BE电连接于半导体电路板100。连接电极BE可以对应于发光元件ED及像素电极AE而布置。连接电极BE可以布置于发光元件ED的第二半导体层32的一表面上。连接电极BE直接布置于像素电极AE上且与像素电极AE电连接，从而可以向发光元件ED传递施加至像素电极AE的发光信号。连接电极BE的宽度可以形成为小于发光元件ED的宽度，但不限于此。连接电极BE可以在制造工艺中起到用于使像素电极AE与发光元件ED相互粘结的键合金属(bonding metal)的作用。连接电极BE可以包括能够与像素电极AE及发光元件ED电连接的材料。例如，连接电极BE可以包括金(Au)、铜(Cu)、铝(Al)以及锡(Sn)中的至少一种，或者可以包括诸如氧化铟锡(ITO：Indium Tin Oxide)或氧化铟锌(IZO：Indium Zinc Oxide)之类的透明的导电性氧化物。
发光元件ED共同地通过半导体图案33电连接于公共电极层CEL，但彼此不同的发光元件ED1、ED2、ED3的第二半导体层32可以与半导体电路板100的彼此不同的像素电路部PXC电连接。例如，多个发光元件ED的一端可以通过连接电极BE而与半导体电路板100的彼此不同的像素电极AE电连接。发光元件ED的另一端可以通过第一半导体层31、半导体图案33及公共电极层CEL而与半导体电路板100的公共电极连接部CEP电连接。彼此不同的发光元件ED1、ED2、ED3中的每一个的一端可以与半导体电路板100的像素电路部PXC分别电连接，另一端可以通过公共电极层CEL而与半导体电路板100的公共电极连接部CEP电连接。即，公共电极层CEL可以执行发光元件ED的公共电极的作用。
图6是示出根据一实施例的显示装置的基础基板及双重半导体层的制造方法的顺序图。图7是示出根据一实施例的显示装置的制造方法的顺序图。
参照图6，根据一实施例的显示装置1_1的基础基板SUB(参照图8)及双重半导体层30(参照图12)的制造方法包括如下步骤：准备在第二基板210上形成非掺杂半导体层USEM，并在非掺杂半导体层USEM上形成公共电极层CEL的基础基板SUB(S110)；在基础基板SUB的公共电极层CEL形成包括半导体图案层330及第一半导体物质层310的双重半导体物质层300(S120)；在第一半导体物质层310上形成绝缘层INS，并蚀刻绝缘层INS的一部分以暴露第一半导体物质层310(S130)；将绝缘层INS作为掩模来蚀刻半导体图案层330及第一半导体物质层310而形成半导体图案33及第一半导体层31(S140)；通过光电化学蚀刻来蚀刻半导体图案33的一部分以形成空隙V，并形成包括半导体图案33、空隙V以及第一半导体层31的双重半导体层30(S150)。
参照图7，针对将包括空隙V、半导体图案33以及第一半导体层31的双重半导体层30用作生长基板来制造包括多个发光元件ED的显示装置1_1的方法进行说明。
根据一实施例的显示装置1_1的制造方法包括如下步骤：贯通绝缘层INS而形成暴露第一半导体层31的第一孔H1(参照图13)，在第一孔H1内形成第一发光元件ED1，并形成覆盖第一发光元件ED1的第一掩模层ML1(参照图14)(S210)；形成贯通绝缘层INS及第一掩模层ML1的第二孔H2(参照图15)，在第二孔H2内形成第二发光元件ED2，并形成覆盖第二发光元件ED2的第二掩模层ML2(参照图16)(S220)；形成贯通绝缘层INS、第一掩模层ML1以及第二掩模层ML2的第三孔H3(参照图17)，并在第三孔H3内形成第三发光元件ED3(S230)；去除第一掩模层ML1及第二掩模层ML2，并在第一发光元件ED1至第三发光元件ED3上形成连接电极BE(S240)；将形成有所述多个发光元件ED1、ED2、ED3的基础基板SUB与半导体电路板100接合(S250)。
显示装置1_1的制造方法可以包括在分别准备半导体电路板100和显示基板200之后，将它们彼此接合的工艺。在显示基板200的制造工艺中，可以执行准备包括非掺杂半导体层USEM及公共电极层CEL的基础基板SUB和包括空隙V、半导体图案33以及第一半导体层31的双重半导体层30，并在其上形成多个发光元件ED的工艺。发光元件ED包括具有彼此不同的材料的活性层36_1、36_2、36_3，可以根据位置而借由不同的材料的层来形成。
以下，进一步参照其他附图，针对显示装置1_1的制造方法进行详细地说明。
图8至图22是依次示出根据一实施例的显示装置的制造工艺的剖面图。
首先，参照图8，准备在第二基板210上形成非掺杂半导体层USEM，并在非掺杂半导体层USEM上形成公共电极层CEL的基础基板SUB(S110)。然后，在基础基板SUB的公共电极层CEL形成包括半导体图案层330及第一半导体物质层310的双重半导体物质层300(S120)。
基础基板SUB包括第二基板210、布置在第二基板210上的非掺杂半导体层USEM以及布置于非掺杂半导体层USEM上的公共电极层CEL。第二基板210可以是蓝宝石基板(Al2O3)或包括硅的硅晶圆。然而不限于此，第二基板210也可以是GaAs基板等半导体基板。以下，例示第二基板210为蓝宝石基板的情形来进行说明。
布置于第二基板210上的非掺杂半导体层USEM及公共电极层CEL与在图4中所述的内容相同。公共电极层CEL可以是n型半导体，非掺杂半导体层USEM可以包括未掺杂的(Undoped)半导体，并且可以是未掺杂有n型掺杂剂或p型掺杂剂的物质。在示例性的实施例中，例如，公共电极层CEL可以是掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上。非掺杂半导体层USEM可以是未掺杂的InAlGaN、GaN、AlGaN、InGaN、AlN以及InN中的至少一种，但不限于此。图中图示了堆叠一层非掺杂半导体层USEM的情形，但不限于此，也可以形成多个层。非掺杂半导体层USEM可以为了减小公共电极层CEL与第二基板210之间的晶格常数差异而布置。
双重半导体物质层300包括半导体图案层330及第一半导体物质层310。半导体图案层330可以形成在公共电极层CEL上。半导体图案层330可以包括晶格常数大于公共电极层CEL的晶格常数的半导体。半导体图案层330与在图4中所述的内容相同地可以是n型半导体或未掺杂的半导体。例如，半导体图案层330可以是掺杂有n型掺杂剂的InGaN。作为另一例，半导体图案层330可以是未掺杂的InGaN。
第一半导体物质层310可以形成在半导体图案层330上。第一半导体物质层310可以包括与公共电极层CEL实质上相同的材料。例如，第一半导体物质层310可以是掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN以及InN中的一种以上。
第一半导体物质层310可以具有借由半导体图案层330而增加的晶格常数，并且在生长过程中可以最小化由应力引起的内部缺陷。在半导体图案层330上形成第一半导体物质层310的过程中，构成半导体图案层330的物质的原子和构成第一半导体物质层310的物质的原子可以结合。据此，第一半导体物质层310的晶格常数可以增加，并且第一半导体物质层310在晶格常数差异小的半导体图案层330上生长，因此可以最小化由应力引起的内部缺陷。
据此，在包括半导体图案层330及第一半导体物质层310的双重半导体物质层300上生长发光元件ED的过程中，可以最小化发光元件ED的内部缺陷。
非掺杂半导体层USEM、公共电极层CEL、半导体图案层330以及第一半导体物质层310可以通过外延(Epitaxial)生长法来形成。外延生长工艺可以是电子束沉积法、物理气相沉积法(PVD：Physical vapord eposition)、化学气相沉积法(CVD：Chemical vapordeposition)、等离子体激光沉积法(PLD：Plasma laser deposition)、双类型热沉积法(Dual-type thermal evaporation)、溅射法(Sputtering)、金属-有机物化学气相沉积法(MOCVD：Metal organic chemical vapor deposition)等。作为一例，可以借由金属-有机物化学气相沉积法(MOCVD)来执行，但不限于此。
针对用于形成多个半导体物质层的前体物质而言，只要在为了形成目标物质而一般可选择的范围内，则没有特别限制。作为一例，前体物质可以是包括诸如甲基或乙基之类的烷基的金属前体。例如，可以是诸如三甲基镓(Ca(CH3)3)、三甲基铝(Al(CH3)3)、三乙基磷酸盐((C2H5)3PO4)之类的化合物，但不限于此。
接下来，参照图9和图10，在第一半导体物质层310上形成绝缘层INS，并且通过蚀刻绝缘层INS的一部分来暴露第一半导体物质层310(S130)。暴露第一半导体物质层310的步骤可以包括在绝缘层INS上形成多个光致抗蚀剂层PR的步骤以及沿垂直于基础基板SUB的上表面的方向蚀刻未布置光致抗蚀剂层PR的部分。
如图9所示，在第一半导体物质层310上形成绝缘层INS，并且在绝缘层INS上形成彼此隔开而布置的多个光致抗蚀剂层PR。绝缘层INS可以整体地布置在第一半导体物质层310上。绝缘层INS可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiOxNy)等的绝缘性物质。如图6所示，绝缘层INS可以执行用于形成双重半导体层30的工艺的掩模的功能。此外，如图13至图22所示，绝缘层INS可以执行用于形成发光元件ED的工艺的掩模的功能。绝缘层INS可以是定义发光元件ED的分隔壁或像素限定膜。
光致抗蚀剂层PR可以用作用于蚀刻绝缘层INS的掩模层。
接着，如图10所示，对未布置光致抗蚀剂层PR而暴露的绝缘层INS执行向基础基板SUB的上表面垂直地蚀刻的第一蚀刻工艺Etch1，并去除光致抗蚀剂层PR。第一蚀刻工艺Etch1可以是干式蚀刻法、湿式蚀刻法、反应离子蚀刻法(RIE：Reactive ion etching)、电感耦合等离子体反应离子蚀刻法(ICP-RIE：Inductively coupled plasma reactive ionetching)等。在干式蚀刻法的情形下，由于能够进行各向异性(aisotropic)蚀刻而适合于垂直蚀刻。在利用上述的方法的蚀刻法的情形下，蚀刻剂(Etchant)可以为Cl2或O2等。然而，不限于此。可以借由第一蚀刻工艺Etch1来设定双重半导体层30'(参照图11)的隔开的间隔及宽度。
参照图11，通过将绝缘层INS作为掩模蚀刻半导体图案层330及第一半导体物质层310来形成半导体图案33及第一半导体层31(S140)。
绝缘层INS可以用作用于蚀刻双重半导体物质层300的掩模层。执行对未布置绝缘层INS而暴露的第一半导体物质层310进行蚀刻的第二蚀刻工艺Etch2。第二蚀刻工艺Etch2可以通过干式蚀刻工艺或湿式蚀刻工艺来执行，但优选为通过干式蚀刻工艺来执行。借由第二蚀刻工艺Etch2可以形成彼此隔开布置的多个双重半导体层30'。
参照图12，通过光电化学蚀刻对半导体图案33的一部分进行蚀刻来形成空隙V，并形成包括半导体图案33、空隙V以及第一半导体层31的双重半导体层30(S150)。
执行通过蚀刻半导体图案33的侧面来暴露第一半导体层31的下表面和公共电极层CEL的上表面的第三蚀刻工艺Etch3。第三蚀刻工艺Etch3可以通过光电化学蚀刻(PECetching：Photo-electro-chemical etching)方式执行。光电化学蚀刻是对被电解质溶解的半导体材料的表面照射紫外线光的同时执行湿式蚀刻的蚀刻工艺。光电化学蚀刻执行各向同性(isotropic)蚀刻，从而可以在所有方向上执行蚀刻，并可以选择性地蚀刻半导体材料。
例如，可以通过第三蚀刻工艺Etch3选择性地蚀刻半导体图案33。随着半导体图案33被选择性地蚀刻，半导体图案33的侧表面、第一半导体层31的下表面以及公共电极层CEL的上表面可以被暴露，并且可以形成与所述暴露的区域直接接触的空隙V。
随着半导体图案33的侧表面被暴露，半导体图案33的一方向上的宽度可以小于第一半导体层31的一方向上的宽度。空隙V可以沿垂直于基础基板SUB的上表面的方向与第一半导体层31及公共电极层CEL重叠。通过第三蚀刻工艺Etch3，显示装置1_1可以包括包含第一半导体层31、半导体图案33以及空隙V的多个双重半导体层30。多个双重半导体层30可以在布置于整个表面的公共电极层CEL上彼此隔开而布置。
空隙V可以最小化半导体图案33与第一半导体层31的界面区域，因此可以最小化形成在双重半导体层30上的多个发光元件ED1、ED2、ED3的内部缺陷。另外，在半导体图案33包括n型掺杂半导体的情形下，可以增加第三蚀刻工艺Etch3的蚀刻速度。
接着，参照图13至图22针对形成在一个双重半导体层30上的多个孔H1、H2、H3以及多个发光元件ED1、ED2、ED3的制造过程进行说明。图13至图22是图12的A的放大剖面图。
参照图13和图14，贯通绝缘层INS而形成暴露第一半导体层31的第一孔H1，在第一孔H1内形成第一发光元件ED1，并形成覆盖第一发光元件ED1的第一掩模层ML1(S210)。
蚀刻绝缘层INS而形成暴露第一半导体层31的多个第一孔H1。蚀刻多个第一孔H1的工艺可以通过第四蚀刻工艺Etch4_1执行。多个第一孔H1可以在多个双重半导体层30上彼此隔开。在多个第一孔H1内分别形成有第一发光元件ED1。第一孔H1的相隔的间隔及宽度等可以匹配于布置在显示基板200的第一发光元件ED1的布置及尺寸而设定。绝缘层INS可以是使第一发光元件ED1个体化的分隔壁或像素限定膜。
发光元件ED的形成工艺可以与形成非掺杂半导体层USEM、公共电极层CEL、半导体图案33以及第一半导体层31的工艺一样通过外延生长法执行。如果第一半导体层31的上表面借由第一孔H1而被暴露，则使第一活性层36_1及第二半导体层32依次生长以形成第一发光元件ED1。在该工艺中，可以仅形成具有第一活性层36_1的第一发光元件ED1，并且在之后的重复的工艺中可以形成包括第二活性层36_2或第三活性层36_3的发光元件ED2、ED3。
形成覆盖第一发光元件ED1的第一掩模层ML1。第一掩模层ML1可以利用诸如硅氧化膜(SiO2)、铝氧化膜(Al2O3)或铪氧化膜(HfOx)之类的无机膜形成，并且可以包括与上述的绝缘层INS相同的物质，但本说明书的实施例不限于此。第一掩模层ML1可以是保护第一发光元件ED1的保护膜或阻挡(barrier)膜。第一掩模层ML1可以形成在第一发光元件ED1和绝缘层INS的整个表面，但不限于此。例如，第一掩模层ML1可以通过附加的蚀刻工艺以图案形态形成在第一发光元件ED1上。
参照图15和图16，形成贯通绝缘层INS及第一掩模层ML1的第二孔H2，在第二孔H2内形成第二发光元件ED2，并形成覆盖第二发光元件ED2的第二掩模层ML2(S220)。
蚀刻绝缘层INS而形成暴露第一半导体层31的多个第二孔H2。蚀刻多个第二孔H2的工艺可以通过第四蚀刻工艺Etch4_2执行。多个第二孔H2可以在多个双重半导体层30上彼此隔开。在多个第二孔H2内分别形成第二发光元件ED2。第二孔H2的相隔的间隔及宽度等可以匹配于布置在显示基板200的第二发光元件ED2的布置及尺寸来设定。绝缘层INS可以是使第二发光元件ED2个体化的分隔壁或像素限定膜。
在借由第二孔H2而被暴露的第一半导体层31上依次生长第二活性层36_2及第二半导体层32以形成第二发光元件ED2。
形成第二发光元件ED2的工艺可以在与形成第一发光元件ED1的工艺不同的前体物质和工艺条件下进行。第一发光元件ED1和第二发光元件ED2分别包括第一活性层36_1及第二活性层36_2，并且如上所述，第一活性层36_1和第二活性层36_2可以包括彼此不同的掺杂浓度、不同的铟(In)的含量等。在显示装置1_1的制造工艺中，反复进行相同的过程的发光元件ED的形成工艺，各个工艺中的工艺条件可以部分地不同。
然后，形成覆盖第一发光元件ED1的第二掩模层ML1。第二掩模层ML2可以利用诸如硅氧化膜(SiO2)、铝氧化膜(Al2O3)或铪氧化膜(HfOx)之类的无机膜形成，并且可以包括与上述的绝缘层INS相同的物质，但本说明书的实施例不限于此。第二掩模层ML2可以是保护第一发光元件ED1的保护膜或阻挡(barrier)膜。第二掩模层ML2可以形成在第一发光元件ED1和绝缘层INS的整个表面上，但不限于此。
参照图17和图18，形成贯通绝缘层INS、第一掩模层ML1及第二掩模层ML2的第三孔H3，并且在第三孔H3内形成第三发光元件ED3(S230)。
虽然利用与如上所述的方式相同的方式，但在改变工艺条件及材料等的情况下形成在第一半导体层31上包括第三活性层36_3的第三发光元件ED3。对此的详细说明与上述的内容相同。
在本工艺中，第一发光元件ED1、第二发光元件ED2以及第三发光元件ED3可以按照上述的顺序依次形成。根据一实施例，活性层36_1、36_2、36_3的铟(In)的含量越高，活性层36_1、36_2、36_3越容易受高温的生长温度的影响。即，随着铟(In)的含量增加，活性层36_1、36_2、36_3可能由于高温生长时的高挥发性而受到损伤。例如，第三活性层36_3的生长温度可以最低，第二活性层36_2的生长温度可以其次低，第一活性层36_1的生长温度可以最高。因此，在各个活性层36_1、36_2、36_3按照从第一活性层36_1到第二活性层36_2和第三活性层36_3的顺序生长的情形下，活性层36_1、36_2、36_3可以在不受损伤的情形下生长。
此外，第二发光元件ED2及第三发光元件ED3可以以第一发光元件ED1为中心沿水平方向隔开而形成。对于具有最低的铟含量的第一发光元件ED1而言，由于在生长时内部缺陷可能最少，因此即使第一发光元件ED1生长为接近半导体图案33与第一半导体层31的界面区域，内部缺陷也可以较少。相反，第三发光元件ED3具有最高的铟含量，且发生内部缺陷的可能性高，因此可以形成为从半导体图案33与第一半导体层31的界面区域隔开得最远。据此，可以最小化第三发光元件ED3的内部缺陷。例如，第一发光元件ED1可以沿第三方向DR3与半导体图案33重叠，但第三发光元件ED3可以与半导体图案33不重叠。第三发光元件ED3可以与空隙V重叠。
参照图19和图20，去除第一掩模层ML1及第二掩模层ML2，并且在第一发光元件ED1至第三发光元件ED3上形成连接电极BE(S240)。
可以通过去除掩模层ML1、ML2而暴露第一发光元件ED1至第三发光元件ED3的上表面。第一发光元件ED1至第三发光元件ED3的上表面和绝缘层INS的上表面可以被平坦化。去除掩模层ML1、ML2的工艺可以通过干式蚀刻工艺或湿式蚀刻工艺来执行。
可以在第二半导体层32的上表面被暴露的第一发光元件ED1至第三发光元件ED3中的每一个的上表面形成连接电极BE。连接电极BE可以通过光刻工艺形成在第一发光元件ED1至第三发光元件ED3上。
通过以上的工艺，可以制造布置于第二基板210上的显示基板200。接着，可以通过将半导体电路板100与显示基板200接合来制造显示装置1_1。
参照图21和图22，接合形成有所述多个发光元件ED1、ED2、ED3的基础基板SUB与半导体电路板100(S250)。
半导体电路板100包括包含像素电路部PXC的第一基板110以及形成于第一基板110的一表面上的像素电极AE。第二基板210及显示基板200可以在半导体电路板100上以发光元件ED与半导体电路板100的像素电极AE对应的方式对齐。连接电极BE可以以与像素电极AE沿厚度方向重叠的方式对齐。如果第二基板210及显示基板200与半导体电路板100对齐，则接合显示基板200与半导体电路板100。接着，布置于显示基板200的发光元件ED上的连接电极BE可以与像素电极AE直接接触。如果半导体电路板100与显示基板200接合，则发光元件ED的两端可以与半导体电路板100的像素电路部PXC电连接。
然后，可以通过去除布置于显示基板200的非掺杂半导体层USEM上的第二基板210来制造显示装置1_1。
通过以上的过程，可以在包括空隙V、半导体图案33以及第一半导体层31的双重半导体层30上形成多个发光元件ED1、ED2、ED3。通过在借由半导体图案33而使应力缓和且使晶格常数增加的第一半导体层31上形成作为高铟含量的长波波长带的发光元件的第三发光元件ED3，可以减少在第三发光元件ED3的生长过程中可能发生的内部缺陷。
以下，说明根据另一实施例的显示装置1_2。在本实施例中，发光元件ED可以包括半导体棒状结构。
图23是示出根据另一实施例的显示装置的一像素的平面图。图23图示了布置于显示装置1_2的一像素PX的电极RME(RME1、RME2)、堤图案BP1、BP2和堤层BNL、多个发光元件ED以及连接电极CNE(CNE1、CNE2)的平面布置。
参照图23，显示装置1_2的各个像素PX可以包括多个子像素SPXn。例如，一个像素PX可以包括第一子像素SPX1、第二子像素SPX2以及第三子像素SPX3。第一子像素SPX1可以发出第一颜色的光，第二子像素SPX2可以发出第二颜色的光，第三子像素SPX3可以发出第三颜色的光。作为一例，第一颜色可以是蓝色，第二颜色可以是绿色，第三颜色可以是红色。然而，不限于此，各个子像素SPXn也可以发出相同颜色的光。在一实施例中，各个子像素SPXn可以发出蓝色的光。在附图中，例示了一个像素PX包括三个子像素SPXn的情形，但不限于此，像素PX可以包括更多数量的子像素SPXn。
显示装置1_2的各个子像素SPXn可以包括发光区域EMA及非发光区域。发光区域EMA可以是布置有发光元件ED并发出特定波长带的光的区域。非发光区域可以是未布置发光元件ED，并且从发光元件ED发出的光没有到达而不射出光的区域。
发光区域EMA可以包括布置有发光元件ED的区域和朝向与发光元件ED相邻的区域射出从发光元件ED发出的光的区域。例如，发光区域EMA还可以包括从发光元件ED发出的光被其他部件反射或折射而射出的区域。多个发光元件ED布置于各个子像素SPXn，并且包括布置有多个发光元件ED的区域和与其相邻的区域而可以形成发光区域EMA。
在附图中，例示了各个子像素SPXn的发光区域EMA具有彼此相同的面积的情形，但不限于此。在一些实施例中，各个子像素SPXn的各个发光区域EMA也可以根据从布置于相应子像素的发光元件ED中发出的光的颜色或波长带而具有彼此不同的面积。
各个子像素SPXn还可以包括布置于非发光区域的子区域SA。相应子像素SPXn的子区域SA可以布置于作为发光区域EMA的第二方向DR2上的另一侧的下侧。发光区域EMA和子区域SA可以沿第二方向DR2交替排列，并且在沿第二方向DR2隔开的彼此不同的子像素SPXn的发光区域EMA之间可以布置有子区域SA。例如，发光区域EMA和子区域SA可以沿第二方向DR2彼此交替排列，并且发光区域EMA及子区域SA中的每一个可以沿第一方向DR1重复排列。然而，不限于此，在多个像素PX中，发光区域EMA和子区域SA也可以具有与图23不同的排列。
在子区域SA中未布置发光元件ED而不射出光，但是可以布置有在各个子像素SPXn布置的电极RME的一部分。布置于彼此不同的子像素SPXn的电极RME可以借由子区域SA的分离部ROP彼此分离而布置。
显示装置1_2可以包括多个电极RME(RME1、RME2)、堤图案BP1、BP2、堤层BNL、发光元件ED以及连接电极CNE(CNE1、CNE2)。
多个堤图案BP1、BP2可以布置于各个子像素SPXn的发光区域EMA。堤图案BP1、BP2可以具有在第一方向DR1上具有预定宽度且沿第二方向DR2延伸的形状。
例如，堤图案BP1、BP2在各个子像素SPXn的发光区域EMA内可以包括沿第一方向DR1彼此隔开的第一堤图案BP1及第二堤图案BP2。第一堤图案BP1可以相对于发光区域EMA的中心布置于作为第一方向DR1上的一侧的左侧，第二堤图案BP2可以与第一堤图案BP1隔开而相对于发光区域EMA的中心布置于作为第一方向DR1上的另一侧的右侧。第一堤图案BP1和第二堤图案BP2可以沿第一方向DR1彼此交替布置，并且可以在显示区域DA中布置为岛状图案。在第一堤图案BP1与第二堤图案BP2之间可以布置有多个发光元件ED。
第一堤图案BP1和第二堤图案BP2在第二方向DR2上的长度可以彼此相同，并且可以小于堤层BNL所包围的发光区域EMA的在第二方向DR2上的长度。第一堤图案BP1和第二堤图案BP2可以与堤层BNL中沿第一方向DR1延伸的部分隔开。然而，不限于此，堤图案BP1、BP2可以与堤层BNL一体化，或者可以与堤层BNL的沿第一方向DR1延伸的部分重叠一部分。在此情形下，堤图案BP1、BP2的第二方向DR2上的长度可以与堤层BNL所包围的发光区域EMA的第二方向DR2上的长度相同或比堤层BNL所包围的发光区域EMA的第二方向DR2上的长度更大。
第一堤图案BP1和第二堤图案BP2在第一方向DR1上的宽度可以彼此相同。然而，不限于此，第一堤图案BP1和第二堤图案BP2也可以具有彼此不同的宽度。例如，任一堤图案可以具有比另一堤图案大的宽度，宽度大的堤图案可以横跨在第一方向DR1上相邻的另一子像素SPXn的发光区域EMA而布置。在此情形下，横跨多个发光区域EMA而布置的堤图案可以与堤层BNL中的沿第二方向DR2延伸的部分沿厚度方向重叠。在附图中，例示了两个堤图案BP1、BP2具有相同的宽度而布置于每个子像素SPXn的情形，但不限于此。堤图案BP1、BP2的数量及形状可以根据电极RME的数量或布置结构而不同。
多个电极RME(RME1、RME2)以沿一方向延伸的形状布置于每个子像素SPXn。多个电极RME1、RME2可以沿第二方向DR2延伸而布置于子像素SPXn的发光区域EMA及子区域SA，这些电极可以沿第一方向DR1彼此隔开而布置。多个电极RME可以与后述的发光元件ED电连接。然而，不限于此，电极RME也可以不与发光元件ED电连接。
显示装置1_2可以包括布置于各个子像素SPXn的第一电极RME1及第二电极RME2。第一电极RME1相对于发光区域EMA的中心而布置于左侧，第二电极RME2沿第一方向DR1与第一电极RME1隔开并相对于发光区域EMA的中心而布置于右侧。第一电极RME1可以布置于第一堤图案BP1上，第二电极RME2可以布置于第二堤图案BP2上。第一电极RME1和第二电极RME2可以跨过堤层BNL而部分地布置于相应子像素SPXn及子区域SA。彼此不同的子像素SPXn的第一电极RME1和第二电极RME2可以以位于任一子像素SPXn的子区域SA内的分离部ROP为基准而彼此隔开。
在附图中，示出了在每个子像素SPXn中两个电极RME具有沿第二方向DR2延伸的形状，但不限于此。例如，显示装置1_2可以在一个子像素SPXn布置有更多数量的电极RME，或者电极RME可以部分地弯折，并且根据位置而具有宽度不同的形状。
堤层BNL可以布置为包围多个子像素SPXn及发光区域EMA和子区域SA。堤层BNL可以布置于在第二方向DR2及第一方向DR1上相邻的子像素SPXn的边界处，还可以布置于发光区域EMA与子区域SA的边界处。显示装置1_2的子像素SPXn、发光区域EMA以及子区域SA可以是借由堤层BNL的布置而被区分的区域。多个子像素SPXn之间的间隔和发光区域EMA之间的间隔以及子区域SA之间的间隔可以根据堤层BNL的宽度而不同。
堤层BNL可以在平面上包括沿第二方向DR2及第一方向DR1延伸的部分而在显示区域DA的整个表面以格子型图案布置。堤层BNL可以横跨各个子像素SPXn的边界而布置，由此区分相邻的子像素SPXn。此外，堤层BNL可以布置为包围布置在每个子像素SPXn中的发光区域EMA和子区域SA，以区分发光区域EMA和子区域SA。
多个发光元件ED可以布置于发光区域EMA。发光元件ED布置于堤图案BP1、BP2之间，并且可以沿第二方向DR2彼此隔开而排列。在一实施例中，多个发光元件ED可以具有沿一方向延伸的形状，两端部可以分别布置于彼此不同的电极RME上。发光元件ED的长度可以大于沿第一方向DR1隔开的电极RME之间的间隔。发光元件ED可以大致被排列成发光元件ED所延伸的方向垂直于电极RME所延伸的第二方向DR2。然而，不限于此，发光元件ED的延伸的方向可以被布置为朝向第一方向DR1或相对于第一方向DR1倾斜的方向。
多个连接电极CNE(CNE1、CNE2)可以布置于多个电极RME以及堤图案BP1、BP2上。多个连接电极CNE可以分别具有沿一方向延伸的形状，并且可以彼此隔开而布置。各个连接电极CNE可以与发光元件ED接触，并与电极RME或其下部的导电层电连接。
连接电极CNE可以包括布置于各个子像素SPXn的第一连接电极CNE1和第二连接电极CNE2。第一连接电极CNE1可以具有沿第二方向DR2延伸的形状并布置于第一电极RME1或第一堤图案BP1上。第一连接电极CNE1可以与第一电极RME1部分地重叠，并且可以从发光区域EMA跨过堤层BNL而布置至子区域SA。第二连接电极CNE2可以具有沿第二方向DR2延伸的形状并布置于第二电极RME2或第二堤图案BP2上。第二连接电极CNE2可以与第二电极RME2部分地重叠，并且可以从发光区域EMA跨过堤层BNL而布置至子区域SA。
图24是沿图23的E1-E1'线截取的剖面图。图25是沿图23的E2-E2'线截取的剖面图。图24图示了横穿布置于第一子像素SPX1的发光元件ED的两端部和电极接触孔CTD、CTS的剖面，图25图示了横穿布置于第一子像素SPX1的发光元件ED的两端部和接触部CT1、CT2的剖面。
参照图23至图25针对显示装置1_2的剖面结构进行说明，显示装置1_2可以包括第一基板SUB'和布置于第一基板SUB'上的半导体层、多个导电层以及多个绝缘层。并且，显示装置1_2可以包括多个电极RME(RME1、RME2)、发光元件ED以及连接电极CNE(CNE1、CNE2)。所述半导体层、所述导电层以及所述绝缘层可以分别构成显示装置1_2的电路层。
第一基板SUB'可以是绝缘基板。第一基板SUB'可以利用玻璃、石英或高分子树脂等绝缘物质构成。此外，第一基板SUB'可以是刚性(Rigid)基板，也可以是能够弯曲(Bending)、折叠(Folding)、卷曲(Rolling)等的柔性(Flexible)基板。第一基板SUB'可以包括显示区域DA和包围显示区域DA的非显示区域NDA，并且显示区域DA可以包括发光区域EMA和作为非发光区域中的一部分的子区域SA。
第一导电层可以布置于第一基板SUB'上。第一导电层可以包括下部金属层BML、第一电压布线VL1以及第二电压布线VL2。下部金属层BML被布置为与第一晶体管T1的第一有源层ACT1重叠。下部金属层BML可以执行防止光入射至第一晶体管T1的第一有源层ACT1，或者可以通过与第一有源层ACT1电连接来稳定第一晶体管T1的电特性的功能。然而，下部金属层BML可以被省略。
第一电压布线VL1可以被施加向第一电极RME1传输的高电位电压(或第一电源电压)，第二电压布线VL2可以被施加向第二电极RME2传输的低电位电压(或第二电源电压)。第一电压布线VL1可以通过第三导电层的导电图案(例如，第三导电图案CDP3)而与第一晶体管T1电连接。第二电压布线VL2可以通过第三导电层的导电图案(例如，第二导电图案CDP2)而与第二电极RME2电连接。
在附图中，例示了第一电压布线VL1和第二电压布线VL2布置于第一导电层的情形，但不限于此。在一些实施例中，第一电压布线VL1和第二电压布线VL2也可以布置于第三导电层而分别与第一晶体管T1和第二电极RME2直接电连接。
缓冲层BL可以布置于第一导电层和第一基板SUB'上。缓冲层BL形成在第一基板SUB'上，以保护像素PX的晶体管免受通过易透湿的第一基板SUB'渗透的水分的影响，并且可以执行表面平坦化功能。
半导体层布置于缓冲层BL上。半导体层可以包括第一晶体管T1的第一有源层ACT1及第二晶体管T2的第二有源层ACT2。第一有源层ACT1和第二有源层ACT2可以布置为分别与后述的第二导电层的第一栅极电极G1及第二栅极电极G2部分地重叠。
半导体层可以包括多晶硅、单晶硅、氧化物半导体等。在另一实施例中，半导体层也可以仅包括多晶硅。所述氧化物半导体可以是含铟(In)的氧化物半导体。例如，所述氧化物半导体可以是铟锡氧化物(ITO：Indium Tin Oxide)、铟锌氧化物(IZO：Indium ZincOxide)、铟镓氧化物(IGO：Indium Gallium Oxide)、铟锌锡氧化物(IZTO：Indium Zinc TinOxide)、铟镓锡氧化物(IGTO：Indium Gallium Tin Oxide)、铟镓锌氧化物(IGZO：IndiumGallium Zinc Oxide)、铟镓锌锡氧化物(IGZTO：Indium Gallium Zinc Tin Oxide)中的至少一种。
在附图中，例示了在显示装置1_2的子像素SPXn布置有一个第一晶体管T1的情形，但不限于此，显示装置1_2可以包括更多数量的晶体管。
第一栅极绝缘层GI在显示区域DA中布置于半导体层上。第一栅极绝缘层GI可以起到各个晶体管T1、T2的栅极绝缘膜的作用。在附图中，例示了第一栅极绝缘层GI与后述的第二导电层的栅极电极G1、G2一起被图案化，并且部分地布置于第二导电层与半导体层的有源层ACT1、ACT2之间的情形，但不限于此。在一些实施例中，第一栅极绝缘层GI也可以整体地布置于缓冲层BL上。
第二导电层布置于第一栅极绝缘层GI上。第二导电层可以包括第一晶体管T1的第一栅极电极G1和第二晶体管T2的第二栅极电极G2。第一栅极电极G1可以布置为沿作为厚度方向的第三方向DR3与第一有源层ACT1的沟道区域重叠，第二栅极电极G2可以布置为沿作为厚度方向的第三方向DR3与第二有源层ACT2的沟道区域重叠。虽然未图示，但第二导电层还可以包括存储电容器的一电极。
第一层间绝缘层IL1布置于第二导电层上。第一层间绝缘层IL1可以在第二导电层与布置于第二导电层上的其他层之间执行绝缘膜的功能，并保护第二导电层。
第三导电层布置于第一层间绝缘层IL1上。第三导电层可以包括多个导电图案CDP1、CDP2、CDP3和各个晶体管T1、T2的源极电极S1、S2以及漏极电极D1、D2。导电图案CDP1、CDP2、CDP3中的一部分可以将彼此不同的层的导电层或半导体层彼此电连接而起到晶体管T1、T2的源极电极/漏极电极的作用。
第一导电图案CDP1可以通过贯通第一层间绝缘层IL1的接触孔而与第一晶体管T1的第一有源层ACT1接触。第一导电图案CDP1可以通过贯通第一层间绝缘层IL1和缓冲层BL的接触孔而与下部金属层BML接触。第一导电图案CDP1可以起到第一晶体管T1的第一源极电极S1的作用。第一导电图案CDP1可以与第一电极RME1或第一连接电极CNE1电连接。第一晶体管T1可以将从第一电压布线VL1施加的第一电源电压传输至第一电极RME1或第一连接电极CNE1。
第二导电图案CDP2可以通过贯通第一层间绝缘层IL1和缓冲层BL的接触孔而与第二电压布线VL2接触。第二导电图案CDP2可以与第二电极RME2或第二连接电极CNE2电连接。第二电压布线VL2可以将第二电源电压传输至第二电极RME2或第二连接电极CNE2。
第三导电图案CDP3可以通过贯通第一层间绝缘层IL1及缓冲层BL的接触孔而与第一电压布线VL1接触。此外，第三导电图案CDP3可以通过贯通第一层间绝缘层IL1的接触孔而与第一晶体管T1的第一有源层ACT1接触。第三导电图案CDP3可以将第一电压布线VL1与第一晶体管T1电连接并起到第一晶体管T1的第一漏极电极D1的作用。
第二源极电极S2和第二漏极电极D2可以分别通过贯通第一层间绝缘层IL1的接触孔而与第二晶体管T2的第二有源层ACT2接触。第二晶体管T2可以向第一晶体管T1传递数据信号，或者可以传递初始化信号。
第一保护层PV1布置于第三导电层上。第一保护层PV1可以在第三导电层与其他层之间执行绝缘膜的功能并保护第三导电层。
上述的缓冲层BL、第一栅极绝缘层GI、第一层间绝缘层IL1以及第一保护层PV1可以利用交替堆叠的多个无机层构成。例如，缓冲层BL、第一栅极绝缘层GI、第一层间绝缘层IL1以及第一保护层PV1可以构成为堆叠有包括硅氧化物(SiliconOxide，SiOx)、硅氮化物(Silicon Nitride，SiNx)、硅氧氮化物(Silicon Oxynitride，SiOxNy)中的至少一种的无机层的双层或由它们交替堆叠的多层。然而，不限于此，缓冲层BL、第一栅极绝缘层GI、第一层间绝缘层IL1以及第一保护层PV1也可以包含上述的绝缘材料而由一个无机层构成。此外，在一些实施例中，第一层间绝缘层IL1也可以利用诸如聚酰亚胺(PI：Polyimide)之类的有机绝缘物质构成。
过孔层VIA在显示区域DA中布置于第三导电层上。过孔层VIA可以包括有机绝缘物质，例如，可以包括诸如聚酰亚胺(PI)之类的有机绝缘物质，以补偿由下部导电层引起的阶梯差，并且平坦地形成上表面。然而，在一些实施例中，过孔层VIA可以被省略。
显示装置1_2可以包括堤图案BP1、BP2、多个电极RME(RME1、RME2)和堤层BNL、多个发光元件ED和多个连接电极CNE(CNE1、CNE2)作为布置于过孔层VIA上的显示元件层。并且，显示装置1_2可以包括布置于过孔层VIA上的绝缘层PAS1、PAS2、PAS3。
多个堤图案BP1、BP2可以布置于过孔层VIA上。例如，堤图案BP1、BP2可以直接布置于过孔层VIA上，并且可以具有以过孔层VIA的上表面为基准至少一部分突出的结构。堤图案BP1、BP2的突出的部分可以具有倾斜或具有预定曲率而弯曲的侧面，从发光元件ED发出的光可以在布置于堤图案BP1、BP2上的电极RME处被反射而向过孔层VIA的上部方向射出。与附图例示的情形不同地，在剖面图上观察时，堤图案BP1、BP2也可以具有外表面具有预定曲率而弯曲的形状(例如，半圆形或半椭圆形的形状)。堤图案BP1、BP2可以包括诸如聚酰亚胺(PI：Polyimide)之类的有机绝缘物质，但不限于此。
多个电极RME(RME1、RME2)可以布置于堤图案BP1、BP2以及过孔层VIA上。例如，第一电极RME1和第二电极RME2可以至少布置于堤图案BP1、BP2的倾斜的侧表面上。多个电极RME的在第一方向DR1上测量的宽度可以小于堤图案BP1、BP2的在第一方向DR1上测量的宽度，第一电极RME1和第二电极RME2沿第一方向DR1隔开的间隔可以小于堤图案BP1、BP2之间的间隔。第一电极RME1和第二电极RME2的至少一部分区域可以直接布置于过孔层VIA上而使第一电极RME1和第二电极RME2可以布置于同一平面上。
布置于堤图案BP1、BP2之间的发光元件ED朝向两端部方向发出光，发出的所述光可以朝向布置于堤图案BP1、BP2上的电极RME。各个电极RME可以具有布置于堤图案BP1、BP2上的部分能够反射从发光元件ED发出的光的结构。第一电极RME1和第二电极RME2可以被布置为至少覆盖堤图案BP1、BP2的一侧表面，以反射从发光元件ED发出的光。
各个电极RME可以在发光区域EMA与子区域SA之间的与堤层BNL重叠的部分中通过电极接触孔CTD、CTS而与第三导电层直接接触。第一电极接触孔CTD可以形成于堤层BNL与第一电极RME1重叠的区域，第二电极接触孔CTS可以形成于堤层BNL与第二电极RME2重叠的区域。第一电极RME1可以通过贯通过孔层VIA和第一保护层PV1的第一电极接触孔CTD而与第一导电图案CDP1接触。第二电极RME2可以通过贯通过孔层VIA和第一保护层PV1的第二电极接触孔CTS而与第二电压布线VL2接触。第一电极RME1可以通过第一导电图案CDP1而与第一晶体管T1电连接，从而被施加第一电源电压，第二电极RME2可以与第二电压布线VL2电连接而被施加第二电源电压。然而，不限于此。在另一实施例中，各个电极RME1、RME2也可以不与第三导电层的电压布线VL1、VL2电连接，而后述的连接电极CNE可以与第三导电层直接连接。
多个电极RME可以包括高反射率的导电性物质。例如，电极RME可以包括诸如银(Ag)、铜(Cu)、铝(Al)等的金属，或包括包含铝(Al)、镍(Ni)、镧(La)等的合金，或者也可以具有诸如钛(Ti)、钼(Mo)以及铌(Nb)之类的金属层与所述合金堆叠的结构。在一些实施例中，电极RME可以构成为利用包括铝(Al)的合金和利用钛(Ti)、钼(Mo)和铌(Nb)构成的至少一层的金属层堆叠的双层或多层。
不限于此，各个电极RME还可以包括透明导电性物质。例如，各个电极RME可以包括诸如ITO、IZO、ITZO等的物质。在一些实施例中，各个电极RME可以构成透明导电性物质和高反射率的金属层分别堆叠一层以上的结构，或者也可以形成为包括它们的一个层。例如，各个电极RME可以具有ITO/Ag/ITO、ITO/Ag/IZO或ITO/Ag/ITZO/IZO等的堆叠结构。电极RME可以与发光元件ED电连接，并将从发光元件ED发出的光中的一部分朝向第一基板SUB'的上部方向反射。
第一绝缘层PAS1布置于显示区域DA的整个表面，并且可以布置于过孔层VIA及多个电极RME上。第一绝缘层PAS1可以包括绝缘性物质，在保护多个电极RME的同时使彼此不同的电极RME相互绝缘。第一绝缘层PAS1由于在形成堤层BNL之前被布置成覆盖电极RME，从而能够防止电极RME在形成堤层BNL的工艺中受损。此外，第一绝缘层PAS1还可以防止布置于第一绝缘层PAS1上的发光元件ED与其他部件直接接触而受损。
在示例性的实施例中，第一绝缘层PAS1可以以第一绝缘层PAS1的上表面的一部分在沿第一方向DR1隔开的电极RME之间凹陷的方式形成阶梯差。在第一绝缘层PAS1的形成有阶梯差的上表面可以布置有发光元件ED，并且在发光元件ED与第一绝缘层PAS1之间也可以形成有空间。
第一绝缘层PAS1可以包括布置于子区域SA的接触部CT1、CT2。接触部CT1、CT2可以被布置为分别与彼此不同的电极RME重叠。例如，接触部CT1、CT2可以包括被布置为与第一电极RME1重叠的第一接触部CT1以及被布置为与第二电极RME2重叠的第二接触部CT2。第一接触部CT1和第二接触部CT2可以贯通第一绝缘层PAS1而暴露第一绝缘层PAS1的下部的第一电极RME1或第二电极RME2的上表面的一部分。第一接触部CT1和第二接触部CT2可以分别进一步贯通布置于第一绝缘层PAS1上的其他绝缘层中的一部分。借由各个接触部CT1、CT2暴露的电极RME可以与连接电极CNE接触。
堤层BNL可以布置于第一绝缘层PAS1上。堤层BNL可以包括沿第一方向DR1及第二方向DR2延伸的部分，并且可以包围各个子像素SPXn。堤层BNL可以包围各个子像素SPXn的发光区域EMA及子区域SA，并划分它们，并且可以包围显示区域DA的最外廓并划分显示区域DA和非显示区域NDA。
堤层BNL可以具有与堤图案BP1、BP2相似的预定高度。在一些实施例中，堤层BNL的上表面的高度可以高于堤图案BP1、BP2的上表面的高度，其厚度可以与堤图案BP1、BP2的厚度相同或者比堤图案BP1、BP2的厚度更大。堤层BNL可以防止在显示装置1_2的制造工艺中的喷墨印刷工艺中墨溢出至相邻的子像素SPXn。堤层BNL可以与堤图案BP1、BP2相同地包括诸如聚酰亚胺之类的有机绝缘物质。
多个发光元件ED可以布置于发光区域EMA。发光元件ED可以在堤图案BP1、BP2之间布置于第一绝缘层PAS1上。发光元件ED可以布置为延伸的一方向与第一基板SUB'的上表面平行。如后所述，发光元件ED可以包括沿所述延伸的一方向布置的多个半导体层，所述多个半导体层可以沿与第一基板SUB'的上表面平行的方向依次布置。然而，不限于此，在发光元件ED具有不同的结构的情形下，多个半导体层也可以沿垂直于第一基板SUB'的上表面的方向布置。
布置于各个子像素SPXn的发光元件ED可以根据构成上述的半导体层的材料而发出彼此不同的波长带的光。然而，不限于此，布置于各个子像素SPXn的发光元件ED可以包括相同的材料的半导体层而发出相同的颜色的光。
发光元件ED可以与连接电极CNE(CNE1、CNE2)接触而与电极RME以及过孔层VIA下部的导电层电连接，并且被施加电信号而发出特定波长带的光。
第二绝缘层PAS2可以布置于多个发光元件ED、第一绝缘层PAS1以及堤层BNL上。第二绝缘层PAS2包括在堤图案BP1、BP2之间沿第一方向DR1延伸而布置于多个发光元件ED上的图案部。所述图案部布置为局部地包围发光元件ED的外表面，并且可以不覆盖发光元件ED的两侧或两端部。在平面图上，所述图案部可以在各个子像素SPXn内形成线形或岛状图案。第二绝缘层PAS2的所述图案部可以在保护发光元件ED的同时在显示装置1_2的制造工艺中固定发光元件ED。此外，第二绝缘层PAS2也可以被布置为填充发光元件ED与其下部的第一绝缘层PAS1之间的空间。此外，第二绝缘层PAS2中的一部分可以布置于堤层BNL的上部以及子区域SA。
第二绝缘层PAS2可以包括布置于子区域SA的接触部CT1、CT2。第二绝缘层PAS2可以包括布置为与第一电极RME1重叠的第一接触部CT1以及布置为与第二电极RME2重叠的第二接触部CT2。接触部CT1、CT2除了贯通第一绝缘层PAS1之外，还可以贯通第二绝缘层PAS2。多个第一接触部CT1和多个第二接触部CT2可以分别暴露其下部的第一电极RME1或第二电极RME2的上表面的一部分。
多个连接电极CNE(CNE1、CNE2)可以布置于多个电极RME以及堤图案BP1、BP2上。第一连接电极CNE1可以布置于第一电极RME1及第一堤图案BP1上。第一连接电极CNE1可以与第一电极RME1部分地重叠，并且可以从发光区域EMA跨过堤层BNL而布置至子区域SA。第二连接电极CNE2可以布置于第二电极RME2及第二堤图案BP2上。第二连接电极CNE2可以与第二电极RME2部分地重叠，并且可以从发光区域EMA跨过堤层BNL而布置至子区域SA。
第一连接电极CNE1和第二连接电极CNE2可以分别布置于第二绝缘层PAS2上而与发光元件ED接触。第一连接电极CNE1可以与第一电极RME1局部地重叠，并且可以与发光元件ED的一端部接触。第二连接电极CNE2可以与第二电极RME2局部地重叠，并且可以与发光元件ED的另一端部接触。多个连接电极CNE横跨发光区域EMA和子区域SA而布置。连接电极CNE在布置于发光区域EMA的部分可以与发光元件ED接触，在布置于子区域SA的部分可以与第三导电层电连接。第一连接电极CNE1可以与发光元件ED的第一端部接触，第二连接电极CNE2可以与发光元件ED的第二端部接触。
根据一实施例，在显示装置1_2中，各个连接电极CNE可以通过布置于子区域SA的接触部CT1、CT2而与电极RME接触。第一连接电极CNE1可以在子区域SA中通过贯通第一绝缘层PAS1、第二绝缘层PAS2以及第三绝缘层PAS3的第一接触部CT1而与第一电极RME1接触。第二连接电极CNE2可以在子区域SA中通过贯通第一绝缘层PAS1及第二绝缘层PAS2的第二接触部CT2而与第二电极RME2接触。各个连接电极CNE可以通过各个电极RME而与第三导电层电连接。第一连接电极CNE1可以电连接于第一晶体管T1而被施加第一电源电压，第二连接电极CNE2可以电连接于第二电压布线VL2而被施加第二电源电压。各个连接电极CNE可以在发光区域EMA中与发光元件ED接触，以将电源电压传输至发光元件ED。
然而，不限于此。在一些实施例中，多个连接电极CNE可以与第三导电层直接接触，也可以通过不是电极RME的其他图案而与第三导电层电连接。
连接电极CNE可以包括导电性物质。例如，可以包括ITO、IZO、ITZO、铝(Al)等。作为一例，连接电极CNE可以包括透明导电性物质，从发光元件ED发出的光可以透射连接电极CNE而射出。
第三绝缘层PAS3布置于第一连接电极层的第二连接电极CNE2和第二绝缘层PAS2上。第三绝缘层PAS3可以整体地布置于第二绝缘层PAS2上以覆盖第二连接电极CNE2，第二连接电极层的第一连接电极CNE1可以布置于第三绝缘层PAS3上。第三绝缘层PAS3可以以使第一连接电极CNE1与第二连接电极CNE2不直接接触的方式使它们相互绝缘。
第三绝缘层PAS3可以包括布置于子区域SA的第一接触部CT1。第一接触部CT1除了贯通第一绝缘层PAS1和第二绝缘层PAS2之外，还可以贯通第三绝缘层PAS3。多个第一接触部CT1可以暴露其下部的第一电极RME1的上表面的一部分。
尽管未在附图中示出，但是可以在第三绝缘层PAS3及第一连接电极CNE1上进一步布置其他绝缘层。所述绝缘层可以起到保护布置于第一基板SUB'上的部件免受外部环境的影响的功能。
上述的第一绝缘层PAS1、第二绝缘层PAS2以及第三绝缘层PAS3中的每一个可以包括无机绝缘性物质或有机绝缘性物质。作为一例，第一绝缘层PAS1、第二绝缘层PAS2以及第三绝缘层PAS3中的每一个可以包括无机绝缘性物质，或者第一绝缘层PAS1及第三绝缘层PAS3可以包括无机绝缘性物质且第二绝缘层PAS2可以包括有机绝缘性物质。第一绝缘层PAS1、第二绝缘层PAS2以及第三绝缘层PAS3中的每一个或至少一层也可以形成为多个绝缘层交替或重复地堆叠的结构。在示例性的实施例中，第一绝缘层PAS1、第二绝缘层PAS2以及第三绝缘层PAS3可以分别是硅氧化物(SiOx)、硅氮化物(SiNx)以及硅氮氧化物(SiOxNy)中的任意一种。第一绝缘层PAS1、第二绝缘层PAS2以及第三绝缘层PAS3可以利用彼此相同的材料构成，或者一部分可以利用彼此相同的材料且一部分利用彼此不同的材料构成，或者也可以分别利用彼此不同的材料构成。
图26是根据图23的实施例的发光元件的示意图。
参照图26，发光元件ED可以是发光二极管(Light Emitting Diode)，具体地，发光元件ED可以是具有纳米(Nano-meter)至微米(Micro-meter)单位的尺寸且利用无机物构成的无机发光二极管。如果在彼此对向的两个电极之间沿特定方向形成电场，则发光元件ED可以对齐在形成极性的所述两个电极之间。
根据一实施例的发光元件ED可以具有沿一方向延伸的形状。发光元件ED可以具有圆筒、杆(Rod)、线(Wire)、管(Tube)等形状，然而，发光元件ED的形态不限于此，发光元件ED可以具有正方体、长方体、六角柱形等多角柱形状，或者具有沿一方向延伸且外表面具有部分地倾斜的形状等多种形态。
发光元件ED可以包括掺杂有任意导电型(例如，p型或n型)掺杂剂的半导体层。半导体层可以通过接收从外部的电源施加的电信号而发出特定波长带的光。发光元件ED可以包括第一半导体层31、第二半导体层32、活性层36、电极层37以及绝缘膜38。
针对第一半导体层31、第二半导体层32及活性层36的说明与图4中所述的说明相同，因此省略说明。
电极层37可以是欧姆(Ohmic)连接电极。然而，不限于此，也可以是肖特基(Schottky)连接电极。发光元件ED可以包括至少一个电极层37。虽然发光元件ED可以包括一个以上的电极层37，但不限于此，电极层37也可以被省略。
在显示装置1_2中发光元件ED电连接于电极RME或连接电极CNE时，电极层37可以减小发光元件ED与电极RME或连接电极RME之间的电阻。电极层37可以包括具有导电性的金属。例如，电极层37可以包括铝(Al)、钛(Ti)、铟(In)、金(Au)、银(Ag)、ITO、IZO以及ITZO中的至少一种。
绝缘膜38被布置为包围上述的多个半导体层和电极层37的外表面。例如，绝缘膜38可以被布置为至少包围活性层36的外表面，并且可以形成为暴露发光元件ED的长度方向的两端部。此外，从剖面上观察时，绝缘膜38的上表面也可以在与发光元件ED的至少一端部相邻的区域中圆滑地形成。
绝缘膜38可以包括具有绝缘特性的物质，例如，可以包括硅氧化物(SiOx)、硅氮化物(SiNx)、硅氮氧化物(SiOxNy)、铝氮化物(AlNx)、铝氧化物(AlOx)、锆氧化物(ZrOx)、铪氧化物(HfOx)以及钛氧化物(TiOx)中的至少一种。在附图中，例示了绝缘膜38形成为单层的情形，但不限于此，在一些实施例中，绝缘膜38也可以形成为多个层堆叠的多层结构。
绝缘膜38可以执行保护发光元件ED的半导体层及电极层37的功能。绝缘膜38可以防止在与向发光元件ED传递电信号的电极直接接触的情形下有可能在活性层36发生的电短路。此外，绝缘膜38可以防止发光元件ED的发光效率的降低。
此外，绝缘膜38的外表面可以被进行表面处理。发光元件ED可以以分散在预定的墨中的状态喷射于电极上而对齐。在此，为了保持发光元件ED在墨中与相邻的其他发光元件ED分散而不聚集的状态，绝缘膜38的表面可以被执行疏水化处理或亲水化处理。
包括在显示装置1_2的发光元件ED可以以两端部放置于电极RME1、RME2上的方式布置。在示例性的实施例中，发光元件ED可以通过喷墨印刷工艺以分散在墨中的状态喷射于电极RME1、RME2上，并且可以借由在电极RME1、RME2上生成的电场改变两端部的位置的同时贴装在电极RME1、RME2上。
以下，参照其他附图针对发光元件ED的制造工艺进行说明。图27是示出根据另一实施例的显示装置的制造方法的顺序图。
在根据本实施例的显示装置1_2中，将包括空隙V、半导体图案33以及第一半导体层31的双重半导体层30用作生长基板这一点与图6的显示装置1_1的制造方法相同。换言之，根据一实施例的显示装置1_2的基础基板SUB及双重半导体层30的制造方法包括如下步骤：准备在第二基板210上形成非掺杂半导体层USEM，并在非掺杂半导体层USEM上形成公共电极层CEL的基础基板SUB(S110)；在基础基板SUB的公共电极层CEL形成包括半导体图案层330及第一半导体物质层310的双重半导体物质层300(S120)；在第一半导体物质层310上形成绝缘层INS，并蚀刻绝缘层INS的一部分以暴露第一半导体物质层310(S130)；将绝缘层INS作为掩模来蚀刻半导体图案层330及第一半导体物质层310而形成半导体图案33及第一半导体层31(S140)；通过光电化学蚀刻来蚀刻半导体图案33的一部分以形成空隙V，并形成包括半导体图案33、空隙V以及第一半导体层31的双重半导体层30(S150)。
参照图27，针对使用基础基板SUB及双重半导体层30来形成多个发光元件ED的显示装置1_2的制造方法进行说明。
根据一实施例的显示装置1_2的制造方法包括如下步骤：通过蚀刻绝缘层INS来暴露双重半导体层30的第一半导体层31的上表面(S310)；在第一半导体层31上形成活性物质层360(参照图30)、第二半导体物质层320(参照图30)以及电极物质层370(参照图30)，以形成堆叠结构体LS(参照图30)(S320)；在堆叠结构体LS的电极物质层370上形成掩模层400(参照图31)，蚀刻堆叠结构体LS而形成多个孔HOL(参照图32)，并形成彼此隔开的半导体棒SR(参照图32)(S330)；去除掩模层400，形成包围半导体棒SR的侧表面的绝缘物质膜380(参照图34)(S340)；以及将蚀刻绝缘物质膜380而暴露有电极层37的半导体棒SR从残留的第一半导体层31分离，从而形成发光元件ED(S350)。
图28至图36是依次示出根据另一实施例的显示装置的制造工艺的剖面图。
首先，参照图28，图28对应于图8至图12的制造方法。准备包括第二基板210、非掺杂半导体层USEM以及公共电极层CEL的基础基板SUB，在基础基板SUB上形成包括半导体图案层330及第一半导体物质层310的双重半导体物质层300。通过蚀刻双重半导体物质层300来形成半导体图案33及第一半导体层31。之后，通过作为光电化学蚀刻工艺的第三蚀刻工艺Etch3来蚀刻半导体图案33的一部分而形成包括空隙V、半导体图案33以及第一半导体层31的双重半导体层30。据此，空隙V可以与半导体图案33的侧表面、第一半导体层31的下表面以及公共电极层CEL的上表面直接接触。
参照图29，蚀刻绝缘层INS而暴露双重半导体层30的第一半导体层31的上表面(S310)。绝缘层INS可以通过相当于干式蚀刻工艺或湿式蚀刻工艺的第四蚀刻工艺Etch4而被去除，从而可以暴露第一半导体层31的上表面。
参照图30，在暴露的第一半导体层31上形成活性物质层360、第二半导体物质层320以及电极物质层370，从而形成多个堆叠结构体LS(S320)。
活性物质层360、第二半导体物质层320以及电极物质层370分别对应于发光元件ED的活性层36、第二半导体层32以及电极层37。即，活性物质层360、第二半导体物质层320以及电极物质层370可以分别包括与发光元件ED的活性层36、第二半导体层32以及电极层37相同的物质。
接着，参照图31至图36，针对形成在一个堆叠结构体LS上的多个孔HOL及多个发光元件ED的制造过程进行说明。图31至图36是图30的B的放大剖面图。
参照图31及图32，在堆叠结构体LS的电极物质层370上形成掩模层400，蚀刻堆叠结构体LS而形成多个孔HOL，并形成彼此隔开的半导体棒SR(S330)。根据一实施例，可以包括沿掩模层400对堆叠结构体LS进行蚀刻的第五蚀刻工艺Etch5。
首先，如图31所示，在电极物质层370上形成掩模层400。掩模层400可以包括布置于电极物质层370上的第一绝缘掩模层410和第二绝缘掩模层420以及布置于第二绝缘掩模层420上的掩模图案430。掩模层400可以具有绝缘掩模层410、420沿掩模图案430所隔开的空间被蚀刻的形态。第一半导体层31及第二半导体物质层320可以沿掩模层400的绝缘掩模层410、420以及掩模图案430的隔开的空间被蚀刻。在一些实施例中，掩模层400可以具有彼此相同的直径或宽度。第一半导体层31及第二半导体物质层320中的与布置有掩模层400的部分重叠而未被蚀刻的部分可以形成构成发光元件ED的半导体棒SR。掩模层400所具有的直径可以实质上与发光元件ED的直径相同。随着掩模层400具有相同的直径或宽度，发光元件ED也可以具有实质上相同的直径。
第一绝缘掩模层410和第二绝缘掩模层420可以包括绝缘性物质，掩模图案430可以包括金属材料。例如，绝缘掩模层410、420可以分别是氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiOxNy)等。掩模图案430可以包括诸如铬(Cr)之类的金属，但不限于此。
接着，如图32所示，执行沿掩模层400蚀刻第一半导体层31及第二半导体物质层320来形成多个孔HOL的第五蚀刻工艺Etch5。第五蚀刻工艺Etch5可以沿垂直于基础基板SUB的上表面的方向执行。借由第五蚀刻工艺Etch5形成的多个孔HOL中的至少一部分可以沿第三方向DR3与半导体图案33重叠，剩余一部分可以沿第三方向DR3与空隙V重叠。
所述蚀刻工艺可以是干式蚀刻法、湿式蚀刻法、反应离子蚀刻法(RIE：Reactiveion etching)、电感耦合等离子体反应离子蚀刻法(ICP-RIE：Inductively coupledplasma reactive ion etching)等。在干式蚀刻法的情形下，由于能够进行各向异性(aisotropic)蚀刻而适合于垂直蚀刻。在利用上述的方法的蚀刻法的情形下，蚀刻剂(Etchant)可以为Cl2或O2等。然而，不限于此。
借由第五蚀刻工艺Etch5，在基础基板SUB及半导体图案33上可以形成彼此隔开的多个半导体棒SR。半导体棒SR可以分别包括第一半导体层31、活性物质层360、第二半导体物质层320以及电极物质层370。在第五蚀刻工艺Etch5中，第一半导体层31的下端部未被完全蚀刻而可能剩余下部的残留层。在多个半导体棒SR中，第一半导体层31可以彼此连接。半导体棒SR可以在后续工艺中在外表面形成绝缘物质膜380而构成发光元件ED。借由第五蚀刻工艺Etch5形成的多个半导体棒SR中的至少一部分沿第三方向DR3与半导体图案33重叠，剩余一部分沿第三方向DR3与空隙V重叠。
然后，参照图33和图34，去除掩模层400，形成包围半导体棒SR的侧表面的绝缘物质膜380(S340)。在形成绝缘物质膜380的工艺中，以包围半导体棒SR的外表面的方式形成绝缘物质膜380。
绝缘物质膜380作为形成于半导体棒SR的外表面的绝缘膜，可以利用在被垂直地蚀刻的半导体棒SR的外表面涂覆或浸渍绝缘物质的方法等形成。然而，不限于此。作为一例，绝缘物质膜380可以利用原子层沉积法(ALD：Atomic layer deposition)或化学气相沉积法(CVD)形成。
绝缘物质膜380也可以形成于半导体棒SR的侧表面、上表面以及在半导体棒SR隔开的区域中所暴露的残留的第一半导体层31上。
参照图35和图36，通过将蚀刻绝缘物质膜380而暴露电极层37的半导体棒SR从残留的第一半导体层31分离而形成发光元件ED(S350)。
参照图35，在蚀刻绝缘物质膜380的工艺中，可以执行部分地去除绝缘物质膜380以使半导体棒SR的上表面暴露的第六蚀刻工艺Etch6。第六蚀刻工艺Etch6可以执行作为各向异性蚀刻的干式蚀刻或回蚀等工艺。
在附图中图示了去除绝缘物质膜380的上部表面而暴露电极物质层370的情形，但在此过程中，也可以对电极物质层370进行部分地蚀刻。针对发光元件ED而言，最终制造的发光元件ED的电极层37的厚度可以小于在制造工艺中形成的电极物质层370的厚度。
在附图中图示了电极物质层370的上表面被部分地暴露，并且绝缘物质膜380的上部表面平坦的情形，但不限于此。在一些实施例中，在包围电极物质层370的区域中，绝缘物质膜380的外表面可以部分地弯曲地形成。在部分地去除绝缘物质膜380的工艺中，由于不仅是绝缘物质膜380的上表面，绝缘物质膜380的侧表面也被部分地去除，从而包围多个层的绝缘物质膜380可以形成为端部面的一部分被蚀刻的状态。随着去除绝缘物质膜380的上部表面，在发光元件ED中与电极层37相邻的绝缘膜38的外表面可以形成为部分地被去除的状态。
最后，参照图36，将形成有绝缘膜38的半导体棒SR从残留的第一半导体层31分离。从残留的第一半导体层31分离的半导体棒SR可以成为发光元件ED。
通过以上的过程，可以在包括空隙V、半导体图案33以及第一半导体层31的双重半导体层30上形成多个发光元件ED。尤其，由于高铟含量的第三发光元件ED3形成在应力缓和且晶格常数增加的双重半导体层30的第一半导体层31上，从而可以最小化第三发光元件ED3在生长过程中可能发生的内部缺陷。
以上，参照附图说明了本发明的实施例，但本发明所属技术领域中具备普通知识的人员可以理解在不变更本发明的技术构思或必要特征的情况下可以以其他具体形态实施。因此，应当理解为，上述的实施例在所有方面均为示例性的，而非限定性的。

Claims (20)

1.一种显示装置，包括：
多个像素电极，在第一基板上彼此隔开而布置；
多个发光元件，布置于所述多个像素电极上，且包括第一半导体层；
半导体图案，布置于所述第一半导体层上；以及
公共电极层，布置于所述半导体图案上，
所述显示装置还包括布置于所述第一半导体层、所述半导体图案以及所述公共电极层之间的空隙。
2.根据权利要求1所述的显示装置，其中，
所述第一半导体层包括与所述半导体图案不同的物质。
3.根据权利要求2所述的显示装置，其中，
所述半导体图案的晶格常数大于所述第一半导体层的晶格常数。
4.根据权利要求1所述的显示装置，其中，
所述第一半导体层和所述半导体图案掺杂有n型掺杂剂。
5.根据权利要求1所述的显示装置，其中，
所述多个发光元件中的每一个包括所述第一半导体层、与所述像素电极连接的第二半导体层以及布置于所述第一半导体层与所述第二半导体层之间的活性层。
6.根据权利要求5所述的显示装置，其中，
所述半导体图案包括与所述活性层相同的物质。
7.根据权利要求1所述的显示装置，其中，
所述第一半导体层和所述公共电极层沿所述第一基板的厚度方向彼此隔开，且彼此电连接。
8.根据权利要求1所述的显示装置，其中，
所述半导体图案的一方向上的宽度小于所述第一半导体层的所述一方向上的宽度。
9.根据权利要求8所述的显示装置，其中，
所述半导体图案的一方向上的宽度大于所述多个发光元件中的第一发光元件的所述一方向上的宽度。
10.根据权利要求1所述的显示装置，其中，
所述空隙分别与所述第一半导体层、所述半导体图案以及所述公共电极层接触。
11.根据权利要求1所述的显示装置，其中，
所述半导体图案沿所述第一基板的厚度方向与所述多个发光元件中的第一发光元件重叠。
12.根据权利要求11所述的显示装置，其中，
所述半导体图案沿所述第一基板的厚度方向与所述多个发光元件中的第二发光元件不重叠。
13.根据权利要求12所述的显示装置，其中，
所述第一发光元件发出蓝色波长带的光，所述第二发光元件发出红色波长带的光。
14.根据权利要求1所述的显示装置，其中，
所述空隙沿所述第一基板的厚度方向与所述多个发光元件中的任意一个重叠。
15.一种显示装置的制造方法，包括如下步骤：
在基础基板上形成包括n型半导体的公共电极层；
在所述公共电极层上形成半导体图案层及第一半导体物质层；
在所述第一半导体物质层上形成绝缘层；
蚀刻所述半导体图案层及所述第一半导体物质层而形成半导体图案及第一半导体层；
蚀刻所述半导体图案的一部分而形成空隙；
形成通过贯通所述绝缘层而暴露所述第一半导体层的多个孔；以及
在所述多个孔内形成包括活性层及p型半导体的第二半导体层。
16.根据权利要求15所述的显示装置的制造方法，其中，
在蚀刻所述半导体图案的一部分而形成空隙的步骤中，暴露所述第一半导体层及所述公共电极层。
17.根据权利要求15所述的显示装置的制造方法，其中，
所述显示装置包括具有所述第一半导体层、所述活性层以及所述第二半导体层的多个发光元件，
所述多个发光元件依次形成蓝色发光元件、绿色发光元件以及红色发光元件。
18.根据权利要求15所述的显示装置的制造方法，其中，
所述半导体图案的晶格常数大于所述第一半导体层的晶格常数。
19.一种显示装置的制造方法，包括如下步骤：
在基础基板上形成包括n型半导体的公共电极层；
在所述公共电极层上形成半导体图案层及第一半导体物质层；
蚀刻所述半导体图案层及所述第一半导体物质层而形成半导体图案及第一半导体层；
蚀刻所述半导体图案的一部分而形成空隙；
在所述第一半导体层上形成活性物质层、第二半导体物质层而形成堆叠结构体；
沿垂直于所述基础基板的上表面的方向蚀刻所述堆叠结构体而形成多个孔，并形成彼此隔开的半导体棒；以及
形成包围所述半导体棒的外表面的绝缘物质膜，将所述半导体棒从所述基础基板分离，以形成发光元件。
20.根据权利要求19所述的显示装置的制造方法，其中，
所述半导体棒中的至少一部分沿垂直于所述基础基板的上表面的方向与所述半导体图案重叠，剩余一部分与所述空隙重叠。
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