KR20220033544A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 표시 장치는 복수의 서브 화소들이 정의된 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되어 상기 제1 베이스 기판과 대향하는 일 면을 포함하는 제1 절연층, 상기 제1 절연층의 일 면 상에서 상기 복수의 서브 화소에 각각 배치된 복수의 발광 소자들, 상기 제1 절연층의 상기 일 면 상에 직접 배치되고 각각 상기 발광 소자의 양 단부와 접촉하는 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극과 상기 제1 베이스 기판 사이에 배치되어 상기 발광 소자와 전기적으로 연결된 제1 트랜지스터를 포함한 회로층, 상기 제1 절연층의 타 면 상에 배치되어 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물 및 상기 컬러 제어 구조물 상에 배치된 컬러 필터층을 포함한다.

Description

표시 장치 및 이의 제조 방법 {DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다. 보다 자세하게는 무기 발광 소자를 포함하는 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 발광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 발광 물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 신규 구조의 무기 발광 소자와 컬러 제어층을 포함하여 광 효율 및 색 일치율이 향상된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 발광부의 구조 설계 및 리페어 공정에 제약이 적은 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 복수의 서브 화소들이 정의된 제1 베이스 기판, 상기 제1 베이스 기판 상에 배치되어 상기 제1 베이스 기판과 대향하는 일 면을 포함하는 제1 절연층, 상기 제1 절연층의 일 면 상에서 상기 복수의 서브 화소에 각각 배치된 복수의 발광 소자들, 상기 제1 절연층의 상기 일 면 상에 직접 배치되고 각각 상기 발광 소자의 양 단부와 접촉하는 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극과 상기 제1 베이스 기판 사이에 배치되어 상기 발광 소자와 전기적으로 연결된 제1 트랜지스터를 포함한 회로층, 상기 제1 절연층의 타 면 상에 배치되어 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물 및 상기 컬러 제어 구조물 상에 배치된 컬러 필터층을 포함한다.
상기 제1 절연층의 상기 일 면 상에 배치되어 상기 제1 베이스 기판을 향해 돌출된 형상을 갖는 제1 뱅크를 더 포함하고, 상기 제1 뱅크는 상기 서브 화소들의 경계에 배치되며, 상기 복수의 발광 소자, 상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 뱅크가 둘러싸는 영역 내에 배치될 수 있다.
상기 회로층은 상기 제1 트랜지스터와 상기 발광 소자 사이에 배치된 하부 금속층을 더 포함하고, 상기 하부 금속층은 상기 복수의 발광 소자들과 두께 방향으로 중첩하도록 배치될 수 있다.
상기 제1 절연층은 상기 일 면으로부터 상기 타 면까지 관통하는 복수의 개구부들을 포함하고, 상기 제1 전극 및 상기 제2 전극은 각각 일부분이 상기 개구부 내에 배치될 수 있다.
상기 제1 전극과 상기 제2 전극은 일 방향으로 연장되며 서로 이격 배치되고, 상기 복수의 발광 소자들은 상기 제1 전극과 상기 제2 전극이 연장된 상기 일 방향을 따라 이격 배열될 수 있다.
상기 발광 소자는 제1 발광 소자 및 상기 제1 발광 소자와 이격된 제2 발광 소자를 포함하고, 상기 제1 전극은 상기 제1 발광 소자의 일 단부와 접촉하고 상기 제2 전극은 상기 제2 발광 소자의 타 단부와 접촉하며, 상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 타 단부와 접촉하는 제3 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 제2 전극의 서로 대향하는 일 측이 각각 함몰되어 굴곡진 형상을 갖는 제1 패턴을 포함할 수 있다.
상기 회로층과 상기 제1 베이스 기판 사이에 배치된 결합제를 더 포함할 수 있다.
상기 복수의 발광 소자들은 제1 서브 화소 및 제2 서브 화소에 각각 배치되고, 상기 컬러 제어 구조물은 상기 제1 서브 화소에 배치된 투광층 및 상기 제2 서브 화소에 배치된 제1 파장 변환층을 포함하며, 상기 컬러 필터층은 상기 제1 서브 화소에 배치된 제1 컬러 필터층 및 상기 제2 서브 화소에 배치된 제2 컬러 필터층을 포함할 수 있다.
상기 투광층 및 상기 제1 파장 변환층 상에 배치된 제1 캡핑층을 더 포함하고, 상기 제1 컬러 필터층과 상기 제2 컬러 필터층을 둘러싸며 상기 제1 캡핑층 상에 배치된 차광 부재를 더 포함할 수 있다.
상기 제1 캡핑층은 상기 투광층 및 상기 제1 파장 변환층을 감싸도록 배치되고, 상기 투광층과 상기 제1 파장 변환층 사이에서 상기 제1 캡핑층 상에 배치된 혼색 방지 부재를 더 포함할 수 있다.
상기 투광층과 상기 제1 파장 변환층 사이에 배치된 제2 뱅크를 더 포함하고, 상기 제1 캡핑층은 상기 제2 뱅크 상에도 배치될 수 있다.
상기 컬러 필터층 및 상기 차광 부재 상에 배치되며 상기 차광 부재와 직접 접촉하는 제2 베이스 기판 및 상기 제1 절연층과 상기 컬러 제어 구조물 사이에 배치된 충진층을 더 포함할 수 있다.
상기 제1 서브 화소에 배치된 상기 발광 소자들에서 방출된 광은 상기 투광층을 거쳐 제1 컬러 필터층을 통해 출사되고, 상기 제2 서브 화소에 배치된 상기 발광 소자들에서 방출된 광은 상기 제1 파장 변환층을 거쳐 상기 제2 컬러 필터층을 통해 출사될 수 있다.
상기 발광 소자는 제1 색의 광을 방출하고, 상기 제1 서브 화소는 상기 제1 색의 광을 출사하고 상기 제2 서브 화소는 상기 제1 색과 다른 제2 색의 광을 출사할 수 있다.
상기 복수의 발광 소자들은 제3 서브 화소에 더 배치되고, 상기 컬러 제어 구조물은 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하며, 상기 컬러 필터층은 상기 제3 서브 화소에 배치된 제3 컬러 필터층을 포함하고, 상기 제3 서브 화소에 배치된 상기 발광 소자에서 방출된 광은 상기 제2 파장 변환층을 거쳐 상기 제3 컬러 필터층을 통해 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광으로 출사될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 대상 기판, 및 상기 대상 기판 상에 서로 이격되어 배치된 정렬 전극들을 포함하는 정렬 기판을 준비하는 단계, 상기 정렬 기판 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 발광 소자들을 배치하고, 상기 발광 소자 상에 복수의 전극들 및 회로층을 형성하고, 상기 회로층이 형성된 정렬 기판을 제1 베이스 기판과 결합하여 표시 소자 기판을 형성하는 단계 및 상기 표시 소자 기판에서 상기 정렬 기판을 제거하여 상기 제1 절연층의 타 면을 노출하고, 상기 제1 절연층의 타 면 상에 컬러 제어 구조물들 및 컬러 필터층을 배치하는 단계를 포함한다.
상기 정렬 기판은 상기 대상 기판 상에 배치된 보조층을 더 포함하고, 상기 정렬 전극은 일 방향으로 연장되며 서로 이격 배치된 제1 정렬 전극과 제2 정렬 전극을 포함할 수 있다.
상기 복수의 전극들은 상기 제1 절연층의 일 면 상에 직접 배치되고 각각 상기 발광 소자의 양 단부와 접촉하는 제1 전극 및 제2 전극을 포함하고, 상기 표시 소자 기판을 형성하는 단계는 상기 정렬 전극들 상에 전계를 생성하여 상기 제1 절연층 상에 상기 복수의 발광 소자들을 배치한 뒤, 상기 제1 전극 및 상기 제2 전극을 형성하는 단계를 포함할 수 있다.
상기 회로층은 상기 발광 소자들과 상기 복수의 전극들 상에 배치될 수 있다.
상기 표시 소자 기판을 형성하는 단계는 상기 제1 전극과 상기 제2 전극이 서로 연결된 부분을 제거하여 제1 패턴을 형성하는 단계를 포함할 수 있다.
상기 표시 소자 기판에서 상기 정렬 기판을 제거하는 단계는 상기 대상 기판을 상기 보조층과 분리하고, 상기 보조층 및 상기 정렬 전극을 식각하여 제거하는 단계를 포함할 수 있다.
상기 컬러 제어 구조물 및 상기 컬러 필터층을 배치하는 단계는 상기 제1 절연층의 타 면 상에 상기 컬러 제어 구조물을 직접 배치하는 단계를 포함할 수 있다.
상기 컬러 제어 구조물 및 상기 컬러 필터층을 배치하는 단계는 제2 베이스 기판을 준비하고, 상기 제2 베이스 기판 상에 상기 컬러 필터층을 형성하고 상기 컬러 필터층을 상기 컬러 제어 구조물을 형성한 뒤, 상기 컬러 제어 구조물과 상기 제1 절연층의 타 면을 충진제를 이용하여 상호 합착하는 단계를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 하나의 기판 상에 배치된 표시층과 컬러 제어층을 포함하며, 컬러 제어층과 발광 소자들이 하나의 절연층을 사이에 두고 인접하게 배치될 수 있다. 발광 소자들과 컬러 제어층 사이의 거리가 좁아 발광 소자에서 방출된 광들은 대부분 컬러 제어층으로 입사될 수 있고, 표시 장치의 광 효율 및 색 일치율이 향상될 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 표시 장치에 포함되지 않는 별도의 기판을 이용하여 발광 소자들을 배치하는 공정이 수행되므로, 한정된 공간 내에서 발광 소자를 포함한 발광부의 구조 설계가 용이해지고, 발광부의 리페어 공정에 제약이 적은 이점이 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다.
도 3은 도 2의 일 화소에 배치된 발광 소자와 전극들을 나타내는 개략적인 평면도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 5는 도 2 및 도 3의 Q1-Q1'선을 따라 자른 단면도이다.
도 6은 일 실시예에 따른 일 서브 화소의 등가회로도이다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
도 8 내지 도 20는 일 실시예에 따른 표시 장치의 표시 소자층의 제조 공정 단계를 순서대로 나타내는 도면들이다.
도 21 내지 도 25는 일 실시예에 따른 표시 장치의 컬러 제어층의 제조 공정 단계를 순서대로 나타내는 단면도들이다.
도 26은 다른 실시예에 따른 일 서브 화소의 발광 소자와 전극들의 배치를 나타내는 개략적인 평면도이다.
도 27은 또 다른 실시예에 따른 일 서브 화소의 발광 소자와 전극들의 배치를 나타내는 개략적인 평면도이다.
도 28은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 29 내지 도 31은 도 28의 표시 장치의 컬러 제어층의 제조 공정 단계를 나타내는 단면도들이다.
도 32는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 33 내지 도 35는 도 32의 표시 장치의 컬러 제어층의 제조 공정 단계를 나타내는 단면도들이다.
도 36은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 37은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 38 및 도 39는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 40은 다른 실시예에 따른 표시 장치의 일 서브 화소 발광 소자와 전극들의 배치를 나타내는 개략적인 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(Elements) 또는 층이 다른 소자 또는 층의 "상(On)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하(Below)", "좌(Left)" 및 "우(Right)"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(ED)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 평면도이다. 도 3은 도 2의 일 화소에 배치된 발광 소자와 전극들을 나타내는 개략적인 평면도이다. 도 4는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다. 도 5는 도 2 및 도 3의 Q1-Q1'선을 따라 자른 단면도이다.
도 2는 표시 장치(10)의 일 화소(PX)에서 표시층(DL)과 컬러 제어층(CL)의 개략적인 평면 배치를 도시하고 있고, 도 3은 표시층(DL)의 발광 소자(ED)와 전극(CNE1, CNE2)들의 평면 배치를 도시하고 있다. 도 4는 표시 장치(10)의 일 화소(PX)에서 복수의 서브 화소(PXn)들 경계에 걸쳐 배치된 제1 뱅크(BNL)를 기준으로 표시층(DL)과 컬러 제어층(CL)의 개략적인 배치를 단면으로 도시하고 있고, 도 5는 일 서브 화소(PX)에서 발광 소자(ED)의 단면과 컬러 제어층(CL)을 가로지르는 도면을 도시하고 있다.
도 2 내지 도 5를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광(L1)을 방출하고, 제2 서브 화소(PX2)는 제2 색의 광(L2)을 방출하며, 제3 서브 화소(PX3)는 제3 색의 광(L3)을 방출할 수 있다. 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 도면에서는 하나의 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(ED)이 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역(NEA)은 발광 소자(ED)가 배치되지 않고, 상기 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다.
일 실시예에 따른 표시 장치(10)는 제1 베이스 기판(BS) 및 제1 베이스 기판(BS) 상에 배치된 발광 소자(ED)와 전극(CNE1, CNE2)들, 컬러 제어 구조물(TPL, WCL1, WLC2), 및 컬러 필터층(CFL1, CFL2, CFL3)을 포함한다. 또한, 표시 장치(10)는 발광 소자(ED)와 제1 베이스 기판(BS) 사이에 배치된 회로층을 더 포함할 수 있다. 제1 베이스 기판(BS) 상에는 회로층, 발광 소자(ED), 전극(CNE1, CNE2)들, 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL1, CFL2, CFL3)이 순차적으로 배치될 수 있다. 표시 장치(10)의 표시층(DL)은 제1 베이스 기판(BS), 회로층, 발광 소자(ED)들을 포함하고, 컬러 제어층(CL)은 컬러 제어 구조물(TPL, WCL1, WCL2) 및 컬러 필터층(CFL1, CFL2, CFL3)을 포함할 수 있다.
표시 장치(10)는 특정 파장대의 광을 방출하는 발광 소자(ED)와 상기 광을 다른 색의 광으로 변환시키는 컬러 제어 구조물(TPL, WCL1, WLC2)이 각각 제1 절연층(PAS1)의 일 면과 타 면 상에 직접 배치된다. 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WLC2) 사이의 간격이 최소화되면서 발광 소자(ED)에서 방출된 광들 대부분이 컬러 제어 구조물(TPL, WCL1, WCL2)로 입사될 수 있다. 또한, 상기 광들이 다른 부재들이 반사되지 않고 직접 컬러 제어 구조물(TPL, WCL1, WCL2)로 입사될 수 있어 표시 장치(10)의 발광 효율 및 색 일치율이 향상될 수 있다. 이하, 표시 장치(10)의 각 구성들에 대하여 자세히 설명하기로 한다.
제1 베이스 기판(BS)은 절연 기판일 수 있다. 제1 베이스 기판(BS)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 베이스 기판(BS)은 리지드 기판일 수 있지만, 벤딩(Bending), 폴딩(Folding), 롤링(Rolling) 등이 가능한 플렉시블(Flexible) 기판일 수도 있다. 제1 베이스 기판(BS) 상에는 복수의 서브 화소(PXn)들이 정의되고, 복수의 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다.
표시층(DL)은 제1 베이스 기판(BS)과 이에 대향하는 제1 절연층(PAS1)을 포함하고, 표시층(DL)의 발광 소자(ED)와 회로층은 제1 절연층(PAS1)과 제1 베이스 기판(BS) 사이에 배치된다. 일 실시예에서, 발광 소자(ED)는 제1 절연층(PAS1)의 제1 베이스 기판(BS)과 대향하는 일 면 상에 직접 배치되고, 회로층은 발광 소자(ED)와 제1 베이스 기판(BS) 사이에 배치될 수 있다. 이하, 표시층(DL)에 대한 설명은 제1 절연층(PAS1)을 기준으로, 그 일 면 상에 배치된 발광 소자(ED), 전극(CNE1, CNE2)들 및 회로층에 대하여 설명하기로 한다. 즉, 도 5를 기준으로, 제1 절연층(PAS1)의 일 면으로부터 하부 방향으로 적층된 층들에 대하여 순차적으로 설명하기로 한다.
제1 절연층(PAS1)은 제1 베이스 기판(BS) 상에 이와 대향하여 배치된다. 제1 절연층(PAS1)은 발광 소자(ED)가 배치되는 일 면과, 후술하는 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치되는 타 면을 포함할 수 있다. 제1 절연층(PAS1)은 절연 물질을 포함하여 상기 일 면과 타 면이 평탄하게 형성될 수 있다. 제1 절연층(PAS1)은 제1 베이스 기판(BS) 대비 얇은 두께를 가질 수 있다. 제1 절연층(PAS1)의 일 면과 타 면에 각각 배치된 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 절연층(PAS1)만을 사이에 두고 인접하게 배치될 수 있어, 발광 소자(ED)에서 방출된 광의 대부분이 컬러 제어 구조물(TPL, WCL1, WCL2)로 입사할 수 있다.
제1 절연층(PAS1)의 일 면, 즉 도면상 제1 절연층(PAS1)의 하면 상에는 제1 뱅크(BNL)가 배치된다. 제1 뱅크(BNL)는 평면 상 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 표시 영역(DPA) 전면에서 격자형 패턴으로 배치될 수 있다. 제1 뱅크(BNL)는 각 서브 화소(PXn)의 경계에 걸쳐 배치되어 표시층(DL)의 이웃하는 서브 화소(PXn)들을 구분할 수 있다.
제1 뱅크(BNL)는 제1 절연층(PAS1)의 일 면을 기준으로 제1 베이스 기판(BS)을 향해 돌출된 형상을 가질 수 있다. 제1 뱅크(BNL)는 일정 수준 이상의 높이를 갖도록 형성되고, 표시 장치(10)의 제조 공정 중 잉크젯 프린팅 공정에서 잉크가 인접한 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 제1 뱅크(BNL)는 폴리이미드(Polyimide, PI)를 포함할 수 있으나, 이에 제한되는 것은 아니다.
발광 소자(ED)는 제1 절연층(PAS1)의 일 면 상에 직접 배치될 수 있다. 복수의 발광 소자(ED)들은 평면상 제2 방향(DR2)을 따라 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있고, 각 전극(CNE1, CNE2)들이 연장된 방향과 발광 소자(ED)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)는 각 전극(CNE1, CNE2)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(ED)들은 발광층(도 6의 '36')을 포함하여 특정 파장대의 광을 방출할 수 있다. 또한, 발광 소자(ED)는 발광층(36)을 이루는 재료에 따라 서로 다른 파장대의 광을 방출할 수도 있다. 다만, 표시 장치(10)는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 포함하여 각 서브 화소(PXn)마다 배치된 발광 소자(ED)들이 동일한 색의 광을 방출하더라도 각 서브 화소(PXn)마다 다른 색을 표시할 수 있다. 일 실시예에서, 표시 장치(10)의 각 서브 화소(PXn)들은 제1 색의 광(L1)을 방출하는 발광 소자(ED)들 포함하되, 서로 다른 색의 광을 표시할 수 있다. 예를 들어, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색의 광(L1), 제2 색의 광(L2) 및 제3 색의 광(L3)이 출사될 수 있다. 다만, 이에 제한되지 않으며, 경우에 따라서 각 서브 화소(PXn)들은 서로 다른 종류의 발광 소자(ED)를 포함할 수도 있다.
발광 소자(ED)는 제1 절연층(PAS1)의 일 면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 발광 소자(ED)는 연장된 일 방향이 제1 절연층(PAS1)의 일 면과 평행하도록 배치되고, 발광 소자(ED)에 포함된 복수의 반도체층들은 제1 절연층(PAS1)의 일 면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(ED)가 다른 구조를 갖는 경우 복수의 반도체층들은 제1 절연층(PAS1)의 일 면에 수직한 방향으로 배치될 수도 있다.
발광 소자(ED)의 양 단부는 각각 전극(CNE1, CNE2)들과 접촉할 수 있다. 예를 들어, 발광 소자(ED)는 연장된 일 방향측 단부면에는 절연막(도 6의 '38')이 형성되지 않고 반도체층 일부가 노출될 수 있고, 상기 노출된 반도체층은 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않고 발광 소자(ED)는 절연막(38) 중 적어도 일부 영역이 제거되어 반도체층들의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층의 측면은 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 발광 소자(ED) 상에 부분적으로 배치될 수 있다. 예를 들어, 제2 절연층(PAS2)은 발광 소자(ED)를 감싸면서 발광 소자(ED)의 양 단부가 노출되도록 발광 소자(ED)의 길이보다 작은 폭을 갖고 발광 소자(ED) 상에 배치될 수 있다. 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중 발광 소자(ED)들, 및 제1 절연층(PAS1)을 덮도록 배치된 뒤 발광 소자(ED)의 양 단부를 노출하도록 제거되어 형성될 수 있다. 제2 절연층(PAS2)은 발광 소자(ED)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(ED)를 고정시킬 수 있다.
복수의 전극(CNE1, CNE2)들은 제1 절연층(PAS1)의 일 면 상에 배치된다. 복수의 전극(CNE1, CNE2)은 제1 전극(CNE1) 및 제2 전극(CNE2)을 포함하고, 제1 전극(CNE1) 및 제2 전극(CNE2)은 서로 제1 방향(DR1)으로 이격되도록 배치될 수 있다. 제1 전극(CNE1) 및 제2 전극(CNE2) 사이의 간격은 발광 소자(ED)의 연장된 길이보다 짧을 수 있다. 제1 전극(CNE1)과 제2 전극(CNE2)은 제1 절연층(PAS1)의 일 면 상에 발광 소자(ED)들을 배치한 뒤의 공정에서 형성될 수 있고, 제1 전극(CNE1)은 발광 소자(ED)의 제1 단부를 덮도록 배치되고 제2 전극(CNE2)은 발광 소자(ED)의 제2 단부를 덮도록 배치될 수 있다. 또한, 전극(CNE1, CNE2)들은 각각 일부분이 제2 절연층(PAS2)의 일 면, 도면 상 제2 절연층(PAS2)의 하면 상에 놓이도록 배치될 수 있다. 발광 소자(ED)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 전극(CNE1, CNE2)들은 발광 소자(ED)의 반도체층과 접촉하여 이와 전기적으로 연결될 수 있다.
제1 전극(CNE1)과 제2 전극(CNE2)은 각각 서브 화소(PXn)의 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 형상으로 배치될 수 있다. 제1 전극(CNE1) 및 제2 전극(CNE2)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)로 넘지 않도록 발광 영역(EMA) 내에 배치될 수 있다. 제1 전극(CNE1)과 제2 전극(CNE2)은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프(Stripe)형 패턴으로 배치될 수 있다.
전극(CNE1, CNE2)들은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(ED)에서 방출된 광은 전극(CNE1, CNE2)을 투과할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 전극(CNE1)과 제2 전극(CNE2)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(PXn)마다 배치되는 제1 전극(CNE1)과 제2 전극(CNE2)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 전극(CNE1)과 제2 전극(CNE2)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 전극(CNE1)과 제2 전극(CNE2)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 전극(CNE1)과 제2 전극(CNE2)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
일 실시예에 따르면, 제1 절연층(PAS1)은 이를 관통하는 복수의 개구부(OP)들을 포함하고, 제1 전극(CNE1)과 제2 전극(CNE2)은 각 개구부(OP) 내에도 배치될 수 있다. 제1 전극(CNE1)과 제2 전극(CNE2)은 제1 절연층(PAS1)의 일 면 상에 배치되나, 제1 절연층(PAS1)의 타 면까지 관통하는 개구부(OP) 내에도 배치됨에 따라 각 전극(CNE1, CNE2)의 일부분은 제1 절연층(PAS1)의 타 면과 동일 선 상에 놓일 수 있다. 표시 장치(10)는 제조 공정 중, 정렬 기판(도 8의 'AS')을 이용하여 제1 절연층(PAS1) 상에 발광 소자(ED)들과 전극(CNE1, CNE2)들 및 회로층을 배치하고, 정렬 기판(AS)을 제거하는 공정이 수행될 수 있다. 제1 전극(CNE1)과 제2 전극(CNE2)은 각각 제1 절연층(PAS1)을 관통하는 개구부(OP)를 통해 정렬 기판(AS)의 정렬 전극(도 8의 'RME1', 'RME2')과 접촉할 수 있다. 전극(CNE1, CNE2)의 개구부(OP) 내에 배치된 부분들은 각각 제조 공정 중 전극(CNE1, CNE2)들이 정렬 전극(RME1, RME2)과 연결된 부분의 흔적일 수 있다.
또한, 제1 전극(CNE1)과 제2 전극(CNE2)은 각각 회로층과 전기적으로 연결될 수 있다. 제1 전극(CNE1)은 제1 트랜지스터(T1)를 통해 제1 전압 배선(VL1)과 전기적으로 연결되고, 제2 전극(CNE2)은 제1 도전 패턴(CDP)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 각 전극(CNE1, CNE2)들은 발광 소자(ED)를 발광하기 위한 전기 신호가 인가될 수 있다.
제3 절연층(PAS3)은 제1 절연층(PAS1)의 일 면 상에서 발광 소자(ED), 제2 절연층(PAS2) 및 전극(CNE1, CNE2)들을 덮도록 배치될 수 있다. 제3 절연층(PAS3)은 발광 소자(ED)들 및 전극(CNE1, CNE2)들과 제1 베이스 기판(BS) 사이에 배치된 회로층이 직접 접촉하는 것을 방지할 수 있다. 다만, 제3 절연층(PAS3)은 생략될 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2), 및 제3 절연층(PAS3)은 실리콘 산화물(Silicon Oxide, SiOx), 실리콘 질화물(Silicon Nitride, SiNx), 실리콘 산질화물(Silicon Oxynitride, SiOxNy), 산화 알루미늄(Aluminum Oxide, AlxOy), 질화 알루미늄(Aluminum Nitride, AlxNy)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
제3 절연층(PAS3)의 일 면, 도면 상 하면 상에는 회로층이 배치된다. 회로층은 적어도 하나의 제1 트랜지스터(T1)를 포함하며, 발광 소자(ED)에 전기 신호를 전달할 수 있다. 회로층은 하부 금속층(BML1), 반도체층, 게이트 도전층, 및 데이터 도전층들과, 이들 사이의 복수의 절연층들을 포함할 수 있다. 회로층은 각 서브 화소(PXn)마다 배치되어 제1 뱅크(BNL)가 둘러싸는 영역 내에 배치될 수 있다. 다만, 이에 제한되지 않고, 회로층의 몇몇 배선들은 제1 뱅크(BNL)를 넘어 다른 서브 화소(PXn)까지 연장되어 배치될 수도 있다.
구체적으로, 하부 금속층(BML1)은 제3 절연층(PAS3)의 제1 베이스 기판(BS)을 향하는 일 면 상에 배치될 수 있다. 하부 금속층(BML1)은 표시 장치(10)의 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 하부 금속층(BML1)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 예를 들어, 하부 금속층(BML1)은 광의 투과를 차단하는 불투명한 금속 물질로 형성될 수 있다. 다만, 이에 제한되지 않으며 경우에 따라서 하부 금속층(BML1)은 생략될 수 있다.
또한, 일 실시예에서 하부 금속층(BML1)은 발광 소자(ED)들과 두께 방향으로 중첩하도록 배치될 수 있다. 예를 들어 하부 금속층(BML1)의 폭은 발광 소자(ED)의 길이, 및 발광 소자(ED)들이 배치된 영역보다 크게 형성되어 단면 상 발광 소자(ED)들을 두께 방향으로 덮도록 배치될 수 있다. 하부 금속층(BML1)이 광의 투과를 차단하는 금속 물질로 형성될 경우, 하부 금속층(BML1)으로 입사되는 광을 반사시킬 수도 있다. 일 실시예에서, 하부 금속층(BML1)은 발광 소자(ED)들을 덮도록 배치됨에 따라 발광 소자(ED)에서 방출되어 하부 금속층(BML1)으로 향하는 광을 제1 절연층(PAS1)의 타 면을 향해 반사시킬 수 있다.
버퍼층(BF)은 하부 금속층(BML1)과 제3 절연층(PAS3)의 일 면 상에 전면적으로 배치될 수 있다. 버퍼층(BF)은 단일층, 또는 복수의 층들이 적층되거나 상기 복수의 층들이 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(BF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층, 또는 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)이 순차 적층된 이중층으로 형성될 수 있다.
반도체층은 버퍼층(BF)의 일 면, 도면 상 하면 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zinc Oxide, IZO), 인듐 갈륨 산화물(Indium Gallium Oxide, IGO), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide, IZTO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 인듐 갈륨 주석 산화물(Indium Gallium Tin Oxide, IGTO), 인듐 갈륨 아연 주석 산화물(Indium Gallium Zinc Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(GI)은 반도체층 및 버퍼층(BF)의 일 면 상에 배치된다. 제1 게이트 절연층(GI)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(GI)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 적층된 이중층, 또는 서로 교번하여 적층된 다중층으로 이루어질 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(GI) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(IL1)은 제1 게이트 도전층을 덮도록 배치된다. 제1 층간 절연층(IL1)은 제1 게이트 도전층과 그 하부에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(IL1)은 제1 게이트 도전층을 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(IL1)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 적층된 이중층, 또는 서로 교번하여 적층된 다중층으로 이루어질 수 있다.
제1 데이터 도전층은 제1 층간 절연층(IL1)의 일 면 상에 배치된다. 제1 데이터 도전층은 제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1), 제1 도전 패턴(CDP)을 포함할 수 있다.
제1 트랜지스터(T1)의 제1 소스 전극(S1)과 제1 드레인 전극(D1)은 제1 층간 절연층(IL1)과 제1 게이트 절연층(GI)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 또 다른 컨택홀을 통해 제1 전극(CNE1)과 접촉할 수 있다. 하부 금속층예를 들어, 제1 트랜지스터(T1)의 제1 소스 전극(S1)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI), 버퍼층(BF) 및 제3 절연층(PAS3)을 관통하는 제1 컨택홀(CT1)을 통해 제1 전극(CNE1)과 접촉할 수 있다. 이에 제한되지 않고 제1 소스 전극(S1)은 다른 컨택홀을 통해 하부 금속층(BML1)과도 접촉할 수 있다. 이와 유사하게, 제1 도전 패턴(CDP)은 제1 층간 절연층(IL1), 제1 게이트 절연층(GI), 버퍼층(BF) 및 제3 절연층(PAS3)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전극(CNE2)과 접촉할 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(IL2)은 제1 데이터 도전층을 덮도록 배치된다. 제2 층간 절연층(IL2)은 제1 데이터 도전층과 그 하부에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(IL2)은 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(IL2)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 적층된 이중층, 또는 서로 교번하여 적층된 다중층으로 이루어질 수 있다.
제2 데이터 도전층은 제2 층간 절연층(IL2)의 일 면, 또는 도면 상 제2 층간 절연층(IL2)의 하부에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1) 및 제2 전압 배선(VL2)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 전극(CNE2)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 제1 전압 배선(VL1)은 제2 층간 절연층(IL2)을 관통하는 컨택홀을 통해 제1 드레인 전극(D1)과 접촉할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)를 통해 제1 전극(CNE1)과 전기적으로 연결되고, 제1 전원 전압은 제1 전극(CNE1)으로 전달될 수 있다. 제2 전압 배선(VL2)은 제2 층간 절연층(IL2)을 관통하는 컨택홀을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 전압 배선(VL2)은 제1 도전 패턴(CDP)을 통해 제2 전극(CNE2)과 전기적으로 연결되고, 제2 전원 전압은 제2 전극(CNE2)으로 전달될 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 회로층이 하나의 제1 트랜지스터(T1)만 배치된 것을 예시하고 있으나, 이에 제한되지 않는다. 표시 장치(10)의 회로층은 더 많은 배선들과 전극, 및 반도체층들을 포함하여 제1 트랜지스터(T1) 외에 더 많은 수의 트랜지스터들, 및 스토리지 커패시터와 배선들을 포함할 수 있다. 예를 들어, 표시 장치(10)는 서브 화소(PXn)마다 제1 트랜지스터(T1)에 더하여 하나 이상의 트랜지스터들을 더 포함하여 2개 또는 3개의 트랜지스터들과 하나의 스토리지 커패시터를 포함할 수도 있다.
제1 평탄화층(SL)은 제2 데이터 도전층을 덮도록 배치된다. 제1 평탄화층(SL)은 유기 절연 물질, 예를 들어 폴리이미드(Polyimide, PI)와 같은 유기 물질을 포함하여, 제1 뱅크(BNL)와 회로층들에 의해 형성된 단차를 평탄화하는 기능을 수행할 수 있다. 다만, 제1 평탄화층(SL)은 생략될 수도 있다.
제1 평탄화층(SL)과 제1 베이스 기판(BS) 사이에는 결합제(BDM)가 배치된다. 결합제(BDM)는 제1 절연층(PAS1)의 일 면 상에 배치된 회로층을 제1 베이스 기판(BS)과 상호 접합시킬 수 있다. 표시 장치(10)는 제조 공정 중 제1 절연층(PAS1)을 기준으로 발광 소자(ED), 전극(CNE1, CNE2)들 및 회로층이 순차적으로 형성될 수 있고, 이들은 결합제(BDM)를 통해 제1 베이스 기판(BS)과 접합될 수 있다.
제1 절연층(PAS1)의 타 면, 또는 표시층(DL) 상에는 컬러 제어층(CL)이 배치된다. 컬러 제어층(CL)은 제1 절연층(PAS1)의 타 면을 기준으로 컬러 제어 구조물(TPL, WCL1, WCL2)들과 컬러 필터층(CFL1, CFL2, CFL3)이 순차적으로 배치될 수 있다.
일 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 절연층(PAS1)의 타 면 상에 직접 배치된다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 각 서브 화소(PXn)마다 배치되되, 제1 뱅크(BNL)가 둘러싸는 영역 중 발광 영역(EMA)과 중첩하도록 배치될 수 있다. 일 실시예에 따르면, 컬러 제어 구조물(TPL, WCL1, WCL2)은 표시층(DL)의 영역(EMA)에 대응하여 배치되고, 일 방향으로 측정된 폭이 후술하는 각 컬러 필터층(CFL1, CFL2, CFL3)의 폭보다 작을 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 차광 부재(BM)가 둘러싸는 영역 내에 배치되고, 차광 부재(BM)는 제1 뱅크(BNL)와 폭이 다만, 이에 제한되지 않으며 몇몇 실시예에서 차광 부재(BM)는 제1 뱅크(BNL)보다 폭이 작아 컬러 필터층(CFL1, CFL2, CFL3)은 부분적으로 제1 뱅크(BNL)와 두께 방향으로 중첩할 수 있다. 또는 차광 부재(BM)의 폭이 제1 뱅크(BNL)의 폭보다 클 수도 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 그 폭이 제1 뱅크(BNL)가 둘러싸는 발광 영역(EMA)과 실질적으로 동일하므로, 차광 부재(BM)의 폭에 따라 컬러 제어 구조물(TPL, WCL1, WCL2)의 폭은 컬러 필터층(CFL1, CFL2, CFL3)보다 크거나 작을 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 표시 영역(DPA) 전면에서 섬형의 패턴으로 배치될 수 있다.
각 서브 화소(PXn)의 발광 소자(ED)들이 제1 색의 광(L1)을 방출하는 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 제1 서브 화소(PX1)에 배치된 투광층(TPL), 제2 서브 화소(PX2)에 배치된 제1 파장 변환층(WCL1), 및 제3 서브 화소(PX3)에 배치된 제2 파장 변환층(WCL2)을 포함할 수 있다.
투광층(TPL)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BSR1) 내에 배치된 산란체(SCP)를 포함할 수 있다. 투광층(TPL)은 발광 소자(ED)에서 입사되는 제1 색의 광(L1)의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 빛의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
제1 파장 변환층(WCL1)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환층(WCL2)은 제3 베이스 수지(BRS3) 및 제3 베이스 수지(BRS3) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)은 발광 소자(ED)에서 입사되는 제1 색의 광(L1)의 파장을 변환시켜 투과시킨다. 제1 파장 변환층(WCL1)과 제2 파장 변환층(WCL2)의 산란체(SCP)는 파장 변환 효율을 증가시킬 수 있다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 파장 변환 물질(WCP1)은 제1 색의 광(L1)을 제2 색의 광(L2)으로 변환하고, 제2 파장 변환 물질(WCP2)은 제1 색의 광(L1)을 제3 색의 광(L3)으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다.
투광층(TPL)과 제1 파장 변환층(WCL1) 및 제2 파장 변환층(WCL2)은 각각 발광 영역(EMA)에 대응하여 배치됨에 따라 서로 이격될 수 있다. 상기 이격 공간은 대체로 비발광 영역(NEA)에 중첩할 수 있고, 상기 이격 공간은 평면도상 격자 형상을 갖는 골짜기부를 이룰 수 있다.
제1 서브 화소(PX1)에 배치된 발광 소자(ED)에서 방출된 광(L1)은 투광층(TPL)으로 입사되고, 제2 서브 화소(PX2)에 배치된 발광 소자(ED)에서 방출된 광(L1)은 제1 파장 변환층(WCL1)으로 입사되며, 제3 서브 화소(PX3)에 배치된 발광 소자(ED)에서 방출된 광(L1)은 제2 파장 변환층(WCL2)으로 입사된다. 투광층(TPL)으로 입사된 광은 파장 변환 없이 동일한 제1 색의 광(L1)으로 투과되고, 제1 파장 변환층(WCL1)으로 입사된 광은 제2 색의 광(L2)으로 변환되며 제2 파장 변환층(WCL2)으로 입사된 광은 제3 색의 광(L3)으로 변환될 수 있다. 각 서브 화소(PXn)는 동일한 색의 광을 방출하는 발광 소자(ED)들을 포함하더라도, 그 상부에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)의 배치에 따라 서로 다른 색의 광을 표시할 수 있다.
한편, 도 4 및 도 5의 실시예에서는 컬러 제어 구조물(TPL, WCL1, WCL2)이 포토 레지스트(Photoresist)를 통한 패턴으로 형성된 것이 예시되어 있다. 다만, 이에 제한되지 않으며, 컬러 제어 구조물(TPL, WCL1, WCL2)은 잉크젯 프린팅(Inkjet-printing) 공정을 통해 형성될 수도 있다.
컬러 제어 구조물(TPL, WCL1, WCL2) 상에는 제1 캡핑층(CPL1)이 배치된다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)과 제1 절연층(PAS1)의 타 면을 덮도록 배치될 수 있다. 제1 캡핑층(CPL1)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 제어 구조물(TPL, WCL1, WCL2)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)의 재료가 다른 구성으로 확산되는 것을 방지할 수 있다. 제1 캡핑층(CPL1)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(CPL1)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
제1 캡핑층(CPL1) 상에는 혼색 방지 부재(MBM)가 배치될 수 있다. 혼색 방지 부재(MBM)는 광 투과를 차단할 수 있는 물질로 이루어져, 컬러 제어 구조물(TPL, WCL1, WCL2)에서 방출되어 인접한 서브 화소(PXn)로 광이 침범하여 혼색이 발생하는 것을 방지할 수 있다. 혼색 방지 부재(MBM)는 서브 화소(PXn)의 경계를 따라 배치될 수 있다. 예를 들어, 혼색 방지 부재(MBM)는 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 이격 공간을 따라 배치되어 비발광 영역(NEA) 또는 표시층(DL)의 제1 뱅크(BNL)와 두께 방향으로 중첩하도록 배치될 수 있다. 혼색 방지 부재(MBM)는 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 이격 공간에 배치된 골짜기부를 충진할 수 있다. 혼색 방지 부재(MBM)의 상면은 컬러 제어 구조물(TPL, WCL1, WCL2)들의 상면보다 두께 방향으로 돌출될 수 있으나, 이에 제한되지 않는다.
혼색 방지 부재(MBM)는 유기 물질을 포함할 수 있다. 혼색 방지 부재(MBM)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 일 실시예에서, 혼색 방지 부재(MBM)는 유기 차광 물질을 포함할 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)과 혼색 방지 부재(MBM) 상에는 차광 부재(BM) 및 컬러 필터층(CFL1, CFL2, CFL3)이 배치된다.
차광 부재(BM)는 표시층(DL)의 제1 뱅크(BNL)와 두께 방향으로 중첩하며 비발광 영역(NEA)에 위치할 수 있다. 차광 부재(BM)는 발광 영역(EMA)과 중첩하는 컬러 제어 구조물(TPL, WCL1, WCL2) 또는 이들의 상면을 덮는 제1 캡핑층(CPL1)의 상면을 노출하는 개구부(미도시)를 포함하여 평면도상 격자 형상으로 형성될 수 있다. 차광 부재(BM)는 제1 뱅크(BNL) 중 서브 화소(PXn)들의 경계에 걸친 부분과 중첩하도록 배치된다. 즉, 차광 부재(BM)는 반드시 발광 영역(EMA)만을 둘러싸도록 배치되지 않으며, 일부 비발광 영역(NEA)을 포함하여 컬러 필터층(CFL1, CFL2, CFL3)이 배치되는 서브 화소(PXn)의 경계에 배치될 수 있다.
차광 부재(BM)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 일 실시예에서, 차광 부재(BM)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(10)의 블랙 매트릭스로 사용되는 물질로 이루어져 혼색 방지 부재(MBM)와 실질적으로 동일한 재료로 이루어질 수 있다.
다른 실시예에서, 차광 부재(BM)는 가시광 파장 중 특정 파장의 빛은 흡수하고, 다른 특정 파장의 빛은 투과시킬 수도 있다. 예를 들어, 차광 부재(BM)는 일 컬러 필터층(CFL1, CFL2, CFL3)과 동일한 물질을 포함할 수 있다. 구체적으로, 차광 부재(BM)는 제1 컬러 필터층(CFL1)과 동일한 물질로 이루어질 수 있다. 몇몇 실시예에서, 차광 부재(BM)는 제1 컬러 필터층과 일체화되어 형성될 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 차광 부재(BM)의 개구부를 통해 노출되는 제1 캡핑층(CPL1) 상에 배치될 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)은 제1 서브 화소(PX1)에 배치되는 제1 컬러 필터층(CFL1), 제2 서브 화소(PX2)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 서브 화소(PX3)에 배치되는 제3 컬러 필터층(CFL3)을 포함할 수 있다. 각 컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)에서 표시하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 청색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 적색 컬러 필터층일 수 있다. 발광 소자(ED)에서 방출된 광들은 컬러 제어 구조물(TPL, WCL1, WCL2)을 통과하여 컬러 필터층(CFL1, CFL2, CFL3)을 통해 출사될 수 있다.
예를 들어, 제1 서브 화소(PX1)의 발광 소자층(ED)에서 방출된 제1 색의 광(L1)은 투광층(TPL)을 통과하여 색이 변하지 않은 상태로 제1 컬러 필터층(CFL1)으로 입사된다. 투광층(TPL)의 제1 베이스 수지(BRS1)는 투명한 재료로 이루어지고 상기 광 중 일부는 제1 베이스 수지(BRS1)를 투과하여 그 상부에 배치된 제1 캡핑층(CPL1) 및 제1 컬러 필터층(CFL1)으로 입사될 수 있다. 또한, 상기 광 중 적어도 일부는 제1 베이스 수지(BRS1) 내에 배치된 산란체(SCP)로 입사되어 광이 산란된 후에 제1 캡핑층(CPL1) 및 제1 컬러 필터층(CFL1)으로 입사될 수 있다. 제1 컬러 필터층(CFL1)은 제1 색의 광(L1)을 제외한 다른 색의 광의 투과를 차단하고, 제1 서브 화소(PX1)에서는 제1 색의 광(L1)이 표시될 수 있다.
제2 서브 화소(PX2)의 발광 소자(ED)에서 방출된 제1 색의 광(L1)은 제1 파장 변환층(WCL1)을 통과하여 일부 광이 제2 색의 광(L2)으로 변환되어 제2 컬러 필터층(CFL2)으로 입사된다. 제1 파장 변환층(WCL1)의 제2 베이스 수지(BRS2)는 투명한 재료로 이루어지고 상기 광 중 일부는 제2 베이스 수지(BRS2)를 투과할 수 있다. 다만, 상기 광 중 적어도 일부는 제2 베이스 수지(BRS2) 내에 배치된 산란체(SCP) 및 제1 파장 변환 물질(WCP1)로 입사되고, 상기 광은 산란 및 파장이 변환되어 제2 색의 광(L2)으로 제1 캡핑층(CPL1) 및 제2 컬러 필터층(CFL2)으로 입사될 수 있다. 제2 컬러 필터층(CFL2)은 제2 색의 광(L2)을 제외한 다른 색의 광의 투과를 차단하고, 제2 서브 화소(PX2)에서는 제2 색의 광(L2)이 표시될 수 있다. 이와 유사하게, 제3 서브 화소(PX3)는 발광 소자(ED)에서 방출된 제1 색의 광(L1)이 제2 파장 변환층(WCL2) 및 제3 컬러 필터층(CFL3)을 통과하여 제3 색의 광(L3)으로 표시될 수 있다. 표시 장치(10)는 각 서브 화소(PXn)가 동일한 색의 광을 방출하는 발광 소자(ED)를 포함하더라도, 각 서브 화소(PXn)마다 다른 색의 광을 표시할 수 있다.
도면에서는 이웃하는 컬러 필터층(CFL1, CFL2, CFL3)이 차광 부재(BM)를 기준으로 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL1, CFL2, CFL3)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL1, CFL2, CFL3)은 각 서브 화소(PXn)에서 발광 영역(EMA)을 커버하도록 배치될 수 있다. 도면에서는 컬러 필터층(CFL1, CFL2, CFL3)이 각 서브 화소(PXn)마다 배치되어 섬형의 패턴을 형성하는 것이 예시되어 있으나, 이에 제한되지 않는다. 컬러 필터층(CFL1, CFL2, CFL3)은 표시 영역(DPA) 전면에 걸쳐 선형의 패턴을 형성할 수도 있다. 또한, 차광 부재(BM)가 제1 뱅크(BNL)보다 작은 폭을 갖고, 컬러 필터층(CFL1, CFL2, CFL3)은 부분적으로 제1 뱅크(BNL)와 두께 방향으로 중첩할 수 있다.
컬러 필터층(CFL1, CFL2, CFL3)과 차광 부재(BM) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL1, CFL2, CFL3)을 손상시키거나 오염시키는 것을 방지할 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 동일한 재료를 포함할 수 있으나, 이에 제한되지 않는다.
각 발광 소자(ED)에서 방출된 광들은 동일한 제1 색의 광(L1)일 수 있다. 발광 소자(ED)는 각 전극(CNE1, CNE2)과 접촉하는 양 단부에서 광을 방출할 수 있고, 상기 광들은 무작위의 방향으로 진행할 수 있다. 발광 소자(ED)들은 제1 뱅크(BNL)가 둘러싸는 영역 내에 배치되나, 컬러 제어 구조물(TPL, WCL1, WLC2)이 제1 절연층(PAS1)을 사이에 두고 발광 소자(ED)의 반대편에 배치된다. 표시 장치(10)의 제조 공정 중, 별도의 기판을 이용하여 제1 절연층(PAS1), 및 그 일 면 상에 배치된 발광 소자(ED)과 회로층을 형성하므로, 제1 절연층(PAS1)의 타 면 상에 컬러 제어 구조물(TPL, WCL1, WLC2)들을 형성하는 공정이 수행될 수 있다. 표시 장치(10)는 하나의 제1 베이스 기판(BS)만을 포함하여 그 상에 회로층, 발광 소자(ED), 제1 절연층(PAS1) 및 컬러 제어 구조물(TPL, WCL1, WLC2)들이 순차적으로 배치된 구조를 가질 수 있다.
또한, 컬러 제어 구조물(TPL, WCL1, WLC2)들은 제1 절연층(PAS1)의 두께만큼 발광 소자(ED)와 이격될 수 있어, 제1 뱅크(BNL)의 상부에 배치되는 경우보다 발광 소자(ED)와 인접하게 배치될 수 있다. 제1 절연층(PAS1)은 제1 베이스 기판(BS) 대비 얇은 두께를 가질 수 있고, 발광 소자(ED)에서 방출된 광들은 다른 부재에 의해 반사되거나 흡수되지 않고 대부분 컬러 제어 구조물(TPL, WCL1, WCL2)로 직접 입사될 수 있다. 표시 장치(10)는 발광 소자(ED)의 양 단부로 방출되는 광들을 제1 절연층(PAS1)의 타 면으로 반사시키기 위한 별도의 부재들이 생략되더라도, 컬러 제어 구조물(TPL, WCL1, WCL2)들로 상기 광이 진행될 수 있다. 표시 장치(10)는 하나의 제1 베이스 기판(BS)만을 포함한 구조를 가질 수 있으면서, 제1 절연층(PAS1)을 사이에 두고 발광 소자층(EL)과 컬러 제어 구조물(TPL, WCL1, WCL2)들을 인접하게 배치함에 따라 발광 효율 및 색 일치율이 향상될 수 있다.
도 6은 일 실시예에 따른 일 서브 화소의 등가회로도이다.
도 6을 참조하면, 일 실시예에 따른 표시 장치(10)의 각 서브 화소(PXn)는 발광 소자(ED) 이외에, 3개의 트랜지스터(T1, T2, T3)와 1개의 스토리지 커패시터(Cst)를 포함한다.
발광 소자(ED)는 제1 트랜지스터(T1)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(ED)는 제1 전극(CNE1), 및 제2 전극(CNE2)을 통해 제1 트랜지스터(T1) 및 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 발광 소자(ED)는 제1 전극(CNE1)과 제2 전극(CNE2)으로부터 전달되는 전기 신호에 의해 특정 파장대의 광을 방출할 수 있다.
발광 소자(ED)의 일 전극은 제1 트랜지스터(T1)의 소스 전극에 연결되고, 타 전극은 제1 전압 배선(VL1)의 고전위 전압(이하, 제1 전원 전압)보다 낮은 저전위 전압(이하, 제2 전원 전압)이 공급되는 제2 전압 배선(VL2)에 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전압 배선(VL1)으로부터 발광 소자(ED)로 흐르는 전류를 조정한다. 일 예로, 제1 트랜지스터(T1)는 발광 소자(ED)의 구동을 위한 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 소스 전극에 연결되고, 소스 전극은 발광 소자(ED)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압이 인가되는 제1 전압 배선(VL1)에 연결될 수 있다.
제2 트랜지스터(T2)는 제1 스캔 라인(SCL)의 제1 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 제1 트랜지스터(T1)의 게이트 전극에 연결시킨다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 라인(SCL)에 연결되고, 소스 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제3 트랜지스터(T3)는 제2 스캔 라인(SSL)의 제2 스캔 신호에 의해 턴-온되어 초기화 전압 배선(VIL)을 발광 소자(ED)의 일 전극에 연결시킨다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(SSL)에 연결되고, 드레인 전극은 초기화 전압 배선(VIL)에 연결되며, 소스 전극은 발광 소자(ED)의 일 단 또는 제1 트랜지스터(T1)의 소스 전극에 연결될 수 있다.
일 실시예에서, 각 트랜지스터(T1, T2, T3)들의 소스 전극과 드레인 전극은 상술한 바에 제한되지 않고, 그 반대의 경우일 수도 있다. 또한, 트랜지스터(T1, T2, T3)들 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 6에서는 각 트랜지스터(T1, T2, T3)들이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 각 트랜지스터(T1, T2, T3)들은 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전압과 소스 전압의 차전압을 저장한다.
도 7은 일 실시예에 따른 발광 소자의 개략도이다.
발광 소자(ED)는 발광 다이오드(Light Emitting diode)일 수 있으며, 구체적으로 발광 소자(ED)는 나노 미터(Nano-meter) 내지 마이크로 미터(Micro-meter) 단위의 크기를 가지고, 무기물로 이루어진 무기 발광 다이오드일 수 있다. 무기 발광 다이오드는 서로 대향하는 두 전극들 사이에 특정 방향으로 전계를 형성하면 극성이 형성되는 상기 두 전극 사이에 정렬될 수 있다. 발광 소자(ED)는 두 전극 상에 형성된 전계에 의해 전극 사이에 정렬될 수 있다.
일 실시예에 따른 발광 소자(ED)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(ED)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(ED)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(ED)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(ED)는 다양한 형태를 가질 수 있다. 후술하는 발광 소자(ED)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(ED)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다.
도 7을 참조하면, 발광 소자(ED)는 제1 반도체층(31), 제2 반도체층(32), 발광층(36), 전극층(37) 및 절연막(38)을 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 일 예로, 발광 소자(ED)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 일 예로, 발광 소자(ED)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에 따르면 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 일 예로, 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(ED)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(ED)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 7에서는 발광 소자(ED)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(ED)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(ED)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(ED)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(ED)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예시적인 실시예에서, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(ED)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(ED)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(ED)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 예시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37)의 측면 일부를 커버하여 각 전극층(37)의 측면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(ED)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다. 절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 질화알루미늄(AlxNy), 산화알루미늄(AlxOy) 등을 포함할 수 있다. 이에 따라 발광층(36)이 발광 소자(ED)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(38)은 발광층(36)을 포함하여 발광 소자(ED)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
몇몇 실시예에서, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(ED)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 발광 소자(ED)가 잉크 내에서 인접한 다른 발광 소자(ED)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다.
발광 소자(ED)는 길이(h)가 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(ED)의 직경은 30nm 내지 700nm의 범위를 갖고, 발광 소자(ED)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 이에 제한되지 않고, 표시 장치(10)에 포함되는 복수의 발광 소자(ED)들은 발광층(36)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는 발광 소자(ED)의 직경은 500nm 내외의 범위를 가질 수 있다.
한편, 일 실시예에 따른 표시 장치(10)의 제조 방법은 별도의 정렬 기판을 준비하여 발광 소자(ED)들, 전극(CNE1, CNE2)들 및 회로층을 형성하는 단계를 포함한다. 제1 베이스 기판(BS)이 아닌 다른 기판을 통해 발광 소자(ED)들, 전극(CNE1, CNE2)들과 회로층이 형성된 표시 소자 기판을 제조하고, 이를 제1 베이스 기판(BS)과 합착시킨 뒤 정렬 기판을 제거함으로써, 표시 장치(10)의 표시층(DL)을 형성할 수 있다. 이어 표시층(DL) 상에 컬러 제어층(CL)을 형성하는 공정을 수행하여 표시 장치(10)를 제조할 수 있다. 정렬 기판을 이용한 표시 장치(10)의 제조 방법은 제1 절연층(PAS1)을 기준으로 일 면과 타 면에 각각 배치된 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)들을 서로 인접하게 배치시킬 수 있다.
이하, 다른 도면들을 더 참조하여 일 실시예에 따른 표시 장치(10)의 제 조 공정에 대하여 설명하기로 한다.
도 8 내지 도 20는 일 실시예에 따른 표시 장치의 표시 소자층의 제조 공정 단계를 순서대로 나타내는 도면들이다.
먼저, 도 8 및 도 9를 참조하면, 대상 기판(SUB), 대상 기판(SUB) 상에 배치된 보조층(PIL), 및 보조층(PIL) 상에 배치된 복수의 정렬 전극(RME1, RME2)들을 포함하는 정렬 기판(AS)을 준비한다. 도 8은 정렬 기판(AS)은 정렬 기판(AS)의 대상 기판(SUB)은 실질적으로 제1 베이스 기판(BS)과 동일한 재료를 포함할 수 있다. 또한, 대상 기판(SUB)에는 제1 베이스 기판(BS)의 서브 화소(PXn)에 대응되는 복수의 화소 영역(PA)들이 정의될 수 있다.
보조층(PIL)은 대상 기판(SUB) 상에 전면적으로 배치된다. 보조층(PIL)은 정렬 전극(RME1, RME2)들이 배치될 수 있는 공간을 제공할 수 있다. 또한, 보조층(PIL)이 배치됨에 따라 후속 공정에서 대상 기판(SUB)이 정렬 전극(RME1, RME2)들이 쉽게 분리될 수 있다. 보조층(PIL)은 폴리이미드를 포함할 수 있으나, 이에 제한되지 않는다.
정렬 전극(RME1, RME2)들은 대상 기판(SUB) 상에 정의된 화소 영역(PA) 내에 제2 방향(DR2)으로 연장되어 배치된다. 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 서로 제1 방향(DR1)으로 이격 대향하여 배치되고, 제2 방향(DR2)으로 연장되어 복수의 화소 영역(PA)들에 걸쳐 배치될 수 있다. 도면으로 도시하지 않았으나, 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)은 대상 기판(SUB)의 외곽부에 배치된 패드부에 연결되고, 패드부는 외부 장치와 연결되어 정렬 신호가 인가될 수 있다. 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2)에 정렬 신호가 인가되면, 정렬 신호의 전압 차이에 의해 이들 사이에 전계(E)가 생성될 수 있다. 각 정렬 전극(RME1, RME2)은 전도성이 높은 금속 물질을 포함할 수 있다.
이어, 도 10을 참조하면, 정렬 기판(AS) 상에 제1 절연물층(PSL1)을 형성하고, 제1 절연물층(PSL1) 상에 제1 뱅크(BNL)를 형성한다. 제1 절연물층(PSL1)은 실질적으로 제1 절연층(PAS1)과 동일한 재료를 포함하고, 후속 공정에서 일부 제거되어 제1 절연층(PAS1)을 형성할 수 있다. 제1 절연물층(PSL1)은 제1 절연층(PAS1)보다는 두껍게 형성되어 정렬 기판(AS) 제거 공정에서 제1 절연층(PAS1) 일부가 제거되더라도 일정 두께를 가질 수 있다. 제1 절연물층(PSL1)은 보조층(PIL) 상에 전면적으로 배치되어 정렬 전극(RME1, RME2)들을 덮을 수 있다. 제1 절연물층(PSL1)은 후속 공정에서 형성되는 발광 소자(ED)가 배치되는 영역을 형성하면서, 발광 소자(ED)들이 정렬 전극(RME1, RME2)과 직접 접촉하는 것을 방지할 수 있다.
제1 뱅크(BNL)는 상술한 바와 동일한 구조를 가질 수 있다. 제1 뱅크(BNL)는 제1 절연물층(PSL1)의 상면으로부터 돌출된 형상을 가질 수 있고, 화소 영역(PA)의 경계에 걸쳐 격자형으로 배치될 수 있다. 제1 뱅크(BNL)의 배치를 기준으로 표시층(DL)의 서브 화소(PXn)들이 구분될 수 있다. 또한, 제1 뱅크(BNL)는 발광 소자(ED)를 배치하는 공정에서 발광 소자(ED)를 포함한 잉크가 다른 화소 영역(PA)으로 넘치는 것을 방지할 수 있다.
이어 도 11 및 도 12를 참조하면, 각 화소 영역(PA)에 발광 소자(ED)를 포함한 잉크(Ink)를 분사하고, 정렬 전극(RME1, RME2) 상에 전계(E)를 생성하여 발광 소자(ED)들을 제1 절연물층(PSL1) 상에 배치한다. 일 실시예에서, 발광 소자(ED)는 잉크(Ink) 내에 분산된 상태로 준비되고 잉크젯 프린팅 장치를 이용한 프린팅 공정으로 각 화소 영역(PA)에 분사될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크(Ink)는 제1 뱅크(BNL)가 둘러싸는 영역 내에 안착될 수 있다.
발광 소자(ED)를 포함하는 잉크(Ink)가 분사되면, 각 정렬 전극(RME1, RME2)에 정렬 신호를 인가하여 복수의 발광 소자(ED)들을 제1 절연물층(PSL1) 상에 배치한다. 각 정렬 전극(RME1, RME2)들에 정렬 신호를 인가하면, 각 정렬 전극(RME1, RME2) 상에는 전계(E)가 생성될 수 있다. 잉크(Ink) 내에 분산된 발광 소자(ED)는 서로 다른 도전형으로 도핑된 반도체층을 포함하여 쌍극자 모멘트(Dipole moment)를 가질 수 있다. 전계(E)에 놓인 발광 소자(ED)들은 유전영동힘(Dielectrophoretic Force)을 받을 수 있고, 배향 방향 및 위치가 바뀌면서 제1 절연물층(PSL1) 상에 안착될 수 있다. 발광 소자(ED)는 일 단부가 제1 정렬 전극(RME1) 상에 놓이고 타 단부가 제2 정렬 전극(RME2) 상에 놓이도록 배치될 수 있다. 발광 소자(ED)의 길이는 제1 정렬 전극(RME1)과 제2 정렬 전극(RME2) 사이의 간격보다 클 수 있고, 양 단부는 정렬 전극(RME1, RME2)들 상에 놓일 수 있다.
다음으로, 도 13 및 도 14를 참조하면, 발광 소자(ED)들 상에 제2 절연층(PAS2)을 형성하고, 발광 소자(ED)의 양 단부와 접촉하는 전극(CNE1, CNE2)들을 배치하여 발광 소자(ED)들과 전극(CNE1, CNE2)들을 배치한다. 제2 절연층(PAS2)은 제1 절연물층(PSL1) 상에 전면적으로 배치되어 발광 소자(ED)들을 덮는 제2 절연물층(PSL2)을 형성한 뒤, 발광 소자(ED)의 양 단부가 노출되도록 이를 부분적으로 제거하는 공정을 통해 형성될 수 있다. 제2 절연물층(PSL2)은 발광 소자(ED)들이 정렬 전극(RME1, RME2)들 상에 배치된 위치를 고정시킬 수 있다.
발광 소자(ED)의 위치가 고정되면, 제1 절연물층(PSL1)과 제2 절연물층(PSL2)을 일부 제거하여 발광 소자(ED)의 양 단부와 정렬 전극(RME1, RME2)의 상면 일부를 노출시킨다. 제1 절연물층(PSL1)은 정렬 전극(RME1, RME2)들의 상면 일부가 노출되도록 개구부(OP)가 형성되고, 제2 절연물층(PSL2)은 발광 소자(ED)의 양 단부가 노출되도록 일부 제거될 수 있다. 해당 공정에서 제1 절연물층(PSL1)과 제2 절연물층(PSL2)은 각각 제1 절연층(PAS1)과 제2 절연층(PAS2)을 형성할 수 있다.
이어, 제1 절연층(PAS1) 상에 배치되는 제1 전극(CNE1)과 제2 전극(CNE2)을 형성한다. 제1 전극(CNE1)과 제2 전극(CNE2)은 발광 소자(ED)의 양 단부와 각각 접촉할 수 있고, 일 측은 각각 제2 절연층(PAS2) 상에서 서로 이격 배치될 수 있다. 또한, 제1 전극(CNE1)은 제1 절연층(PAS1) 상에 직접 배치되며 제1 정렬 전극(RME1)을 노출하는 개구부(OP)를 통해 제1 정렬 전극(RME1)과 직접 접촉할 수 있다. 제2 전극(CNE2)은 제1 절연층(PAS1) 상에 직접 배치되며 제2 정렬 전극(RME2)을 노출하는 개구부(OP)를 통해 제2 정렬 전극(RME2)과 직접 접촉할 수 있다. 정렬 전극(RME1, RME2)으로 인가되는 전기 신호는 전극(CNE1, CNE2)들을 통해 발광 소자(ED)로 전달될 수 있다.
일 실시예에 따르면, 표시 장치(10)의 제조 공정은 제1 절연층(PAS1) 상에 발광 소자(ED)을 배치하고 전극(CNE1, CNE2)들을 형성한 뒤, 발광 소자(ED)들의 발광 불량을 확인하고 이를 보완하는 리페어 공정이 수행될 수 있다. 정렬 전극(RME1, RME2)들을 통해 발광 소자(ED)를 구동시키는 전기 신호를 인가하여 각 화소 영역(PA)의 발광 소자(ED)들이 발광할 수 있는지를 확인한다. 경우에 따라 발광 소자(ED)들이 발광하지 않을 경우, 해당 발광 소자(ED)를 제거하거나 전극(CNE1, CNE2)과의 연결을 보완하여 이를 리페어할 수 있다. 예를 들어, 발광 소자(ED)들 중 어느 한 단부가 전극(CNE1, CNE2)과 접촉하지 않을 수 있고, 또는 제1 전극(CNE1)과 제2 전극(CNE2)이 서로 직접 연결되어 해당 화소 영역(PA)의 발광 소자(ED)는 단락(Short)될 수도 있다. 발광 소자(ED)가 단락된 화소 영역(PA)은 표시 장치(10)에서 불량 서브 화소(PXn)로 남을 수 있으므로, 발광 소자(ED)와 전극(CNE1, CNE2)들을 형성한 뒤에 이를 리페어 하는 공정이 수행될 수 있다.
정렬 기판(AS)은 제1 절연층(PAS1), 및 그 일 면 상에 배치되는 발광 소자(ED)가 배치되는 공간을 제공함과 동시에, 발광 소자(ED)와 전극(CNE1, CNE2)들에 생길 수 있는 결함을 보완하는 리페어 공정(Repair process)이 수행될 수 있다. 상술한 바와 같이 하나의 화소 영역(PA)에서 전극(CNE1, CNE2)들이 단락되면, 단락된 부분을 레이저 등을 조사하여 제거하는 공정이 수행될 수 있다. 정렬 기판(AS)은 최종적으로 표시 장치(10)에는 포함되지 않고, 발광 소자(ED) 하부에는 제1 절연층(PAS1)만이 배치되므로, 리페어 공정 중 정렬 기판(AS)이 일부 손상되더라도 무방하다.
또한, 정렬 전극(RME1, RME2)들도 표시 장치(10)에는 포함되지 않고 제거되므로, 정렬 전극(RME1, RME2)들의 구조와 무관하게 발광 소자(ED)들과 전극(CNE1, CNE2)들의 구조를 자유롭게 설계할 수 있다. 각 화소 영역(PA)이 차지하는 면적이 작더라도, 그에 발광 소자(ED)들과 전극(CNE1, CNE2)들이 배치되는 공간만 확보된다면 정렬 전극(RME1, RME2)들은 발광 소자(ED)들의 배치 위치에만 관계되어 그 구조가 설계될 수 있다. 표시 장치(10)의 제조 방법은 발광 소자(ED)를 배치하기 위한 별도의 정렬 기판(AS)을 이용하므로, 발광 소자(ED)의 리페어 공정이나 그 구조적 설계가 자유로울 수 있다.
이어, 도 15 및 도 16을 참조하면, 발광 소자(ED) 및 전극(CNE1, CNE2)들을 덮는 제3 절연층(PAS3)을 형성하고, 그 위에 회로층을 형성한다. 회로층은 상술한 바와 같이 하부 금속층(BML1), 액티브층(ACL1), 제1 게이트 도전층, 제1 데이터 도전층, 및 제2 데이터 도전층과, 버퍼층(BF), 제1 게이트 절연층(GI), 제1 층간 절연층(IL1) 및 제2 층간 절연층(IL2)을 포함한다. 이들의 구조 및 배치에 관한 설명은 상술한 바와 동일하다. 특히, 하부 금속층(BML1)은 적어도 발광 소자(ED)들은 두께 방향으로 덮도록 배치될 수 있다.
이어, 도 17을 참조하면, 회로층 상에 제1 평탄화층(SL)을 형성하고, 이를 결합제(BDM)를 통해 제1 베이스 기판(BS)과 합착하여 표시 소자 기판(DS)을 형성한다. 표시 소자 기판(DS)은 정렬 기판(AS)과 제1 베이스 기판(BS) 사이에 배치된 발광 소자(ED)와 전극(CNE1, CNE2)들, 회로층, 및 제1 뱅크(BNL) 등을 포함할 수 있다. 표시 소자 기판(DS)은 표시 장치(10)의 표시층(DL)을 포함하여, 컬러 제어층(CL)을 형성하는 후속 공정의 수행 전에 형성되는 구조체일 수 있다. 여기서, 정렬 기판(AS)은 제거되고 제1 베이스 기판(BS)이 표시 장치(10)의 기판이 되므로, 제1 베이스 기판(BS)과 정렬 기판(AS)은 서로 정렬되지 않을 수 있다. 제1 베이스 기판(BS)은 특정 영역이 구분되지 않은 상태로 결합제(BDM)를 통해 회로층과 결합된다. 제1 베이스 기판(BS)과 정렬 기판(AS)이 정렬되지 않더라도 정렬 기판(AS)의 화소 영역(PA)에 해당하는 영역들이 제1 베이스 기판(BS)의 서브 화소(PXn)들에 대응될 수 있다.
이어, 표시 소자 기판(DS)에서 정렬 기판(AS)을 제거하는 공정을 수행한다.
도 18 내지 도 20을 참조하면, 표시 소자 기판(DS)에서 대상 기판(SUB)을 분리하고, 보조층(PIL) 및 정렬 전극(RME1, RME2)들을 제거하는 공정을 수행한다. 일 예로, 대상 기판(SUB)은 보조층(PIL)과의 탈착 공정을 통해 쉽게 제거될 수 있다. 보조층(PIL)은 건식 식각(Dry etching) 공정 또는 폴리싱(Polishing) 공정을 통해 제거되고, 정렬 전극(RME1, RME2)은 식각액(Etchant)을 이용한 식각 공정으로 제거될 수 있다. 여기서, 보조층(PIL) 제거 공정 중 정렬 전극(RME1, RME2)이 일부 제거될 수 있으나, 이들이 동시에 제거되더라도 최종적으로 제1 절연층(PAS1)이 남게 될 수 있다.
또한, 정렬 전극(RME1, RME2)은 각 전극(CNE1, CNE2)과는 다른 재료를 포함함에 따라, 식각액을 이용한 제거 공정에서 전극(CNE1, CNE2)들은 거의 제거되지 않을 수 있다. 이에 따라, 표시 장치(10)는 제1 절연층(PAS1)의 개구부(OP) 내에 전극(CNE1, CNE2)들이 남은 상태로 배치될 수 있다. 정렬 전극(RME1, RME2)을 제거하는 공정에서는 제1 절연층(PAS1)의 타면을 평탄화하는 공정이 더 수행될 수 있으나, 이에 제한되지 않는다. 이상의 공정을 통해, 제1 베이스 기판(BS) 상에 배치되는 회로층과 발광 소자(ED)들, 및 전극(CNE1, CNE2)들을 포함하는 표시층(DL)을 제조할 수 있다. 이어, 제1 베이스 기판(BS)과 대향하는 제1 절연층(PAS1)의 타 면 상에 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)을 배치하여 컬러 제어층(CL)을 형성한다.
도 21 내지 도 25는 일 실시예에 따른 표시 장치의 컬러 제어층의 제조 공정 단계를 순서대로 나타내는 단면도들이다.
먼저, 도 21을 참조하면, 제1 절연층(PAS1)의 타 면 상에서 발광 영역(EMA)에 대응되는 영역에 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성한다. 제1 베이스 기판(BS)은 정렬 기판(AS)의 복수의 화소 영역(PA)들에 대응되는 복수의 서브 화소(PXn)들이 정의될 수 있다. 제1 서브 화소(PX1) 상에는 투광층(TPL)을 형성하고, 제2 서브 화소(PX2) 상에는 제1 파장 변환층(WCL1)을, 제3 서브 화소(PX3) 상에는 제2 파장 변환층(WCL2)을 형성한다.
컬러 제어 구조물(TPL, WCL1, WCL2)을 형성하는 공정은 특별히 제한되지 않는다. 예시적인 실시예에서, 컬러 제어 구조물(TPL, WCL1, WCL2)은 포토 레지스트 공정 또는 잉크젯 프린팅 공정을 통해 형성될 수 있다.
예를 들어, 컬러 제어 구조물(TPL, WCL1, WCL2)이 포토 레지스트 공정으로 형성될 경우, 제1 뱅크(BNL)가 둘러싸는 영역과 중첩하도록 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)이 분산된 베이스 수지(BRS1, BRS2, BRS3)를 도포한 뒤, 이를 경화시켜 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성될 수 있다. 여기서, 서로 다른 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)를 포함하는 베이스 수지(BRS1, BRS2, BRS3)들은 각각 제1 절연층(PAS1)의 타 면 상에서 각 서브 화소(PXn)에 대응된 영역에 도포될 수 있고, 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL1, WCL2)을 형성할 수 있다.
이어, 도 22 및 도 23을 참조하면, 컬러 제어 구조물(TPL, WCL1, WCL2) 상에 제1 캡핑층(CPL1)을 형성하고, 제1 캡핑층(CPL1) 상에서 컬러 제어 구조물(TPL, WCL1, WCL2)들이 이격된 공간에 혼색 방지 부재(MBM)를 형성한다. 제1 캡핑층(CPL1)은 각 서브 화소(PXn)에 대응하여 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)들을 둘러싸도록 배치된다. 혼색 방지 부재(MBM)는 컬러 제어 구조물(TPL, WCL1, WCL2)들 사이의 골짜기 영역 내에 배치될 수 있다.
이어, 도 24 및 도 25를 참조하면, 혼색 방지 부재(MBM) 상에 차광 부재(BM)를 형성하고, 차광 부재(BM)들이 배치되지 않고 노출된 제1 캡핑층(CPL1) 상에는 복수의 컬러 필터층(CFL1, CFL2, CFL3)들을 형성한다. 일 실시예에서 컬러 필터층(CFL1, CFL2, CFL3)은 특정 색의 색재를 포함하는 감광성 유기물을 도포하고, 이를 노광 및 현상하여 형성될 수 있다. 예시적으로, 제1 컬러 필터층(CFL1)은 청색의 색재를 포함하는 감광성 유기물을, 제2 컬러 필터층(CFL2)은 녹색의 색재를 포함하는 감광성 유기물을, 제3 컬러 필터층(CFL3)층 적색의 색재를 포함하는 감광성 유기물을 도포하고, 이를 노광 및 현상하여 형성될 수 있다. 다만, 이에 제한되지 않는다.
마지막으로, 도면에 도시되지 않았으나, 차광 부재(BM) 및 컬러 필터층(CFL1, CFL2, CFL3)들을 덮는 제2 캡핑층(CPL2)을 형성하여 표시 장치(10)를 제조할 수 있다. 이상의 공정을 통해 제1 베이스 기판(BS)만을 포함하여 회로층, 전극(CNE1, CNE2)들, 발광 소자(ED), 제1 절연층(PAS1), 컬러 제어 구조물(TPL, WCL1, WCL2)들 및 컬러 필터층(CFL1, CFL2, CFL3)들이 순차 배치된 표시 장치(10)를 제조할 수 있다. 표시 장치(10)의 제조 공정은 별도의 정렬 기판(AS)을 이용하여 발광 소자(ED)들 및 전극(CNE1, CNE2)들을 형성하는 공정이 수행되어, 발광 소자(ED)의 배치 및 전극(CNE1, CNE2)들의 구조 설계 및 리페어 공정에 있어 제약이 적을 수 있다. 또한, 최종 제조된 표시 장치(10)는 하나의 제1 베이스 기판(BS)만을 포함하여 표시층(DL)과 컬러 제어층(CL)을 포함한 구조를 가질 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 다른 실시예에 대하여 설명하기로 한다.
도 26은 다른 실시예에 따른 일 서브 화소의 발광 소자와 전극들의 배치를 나타내는 개략적인 평면도이다.
도 26을 참조하면, 일 실시예에 따른 표시 장치(10_1)는 각 서브 화소(PXn)가 더 많은 수의 전극을 포함하여, 단위 영역 당 더 많은 수의 발광 소자(ED)들을 포함할 수 있다. 각 서브 화소(PXn)는 제1 전극(CNE1_1)과 제2 전극(CNE2_1) 사이에 배치된 제3 전극(CNE3_1)을 더 포함하고, 발광 소자(ED)는 제1 전극(CNE1_1)과 제3 전극(CNE3_1) 사이에 배치된 제1 발광 소자(ED1) 및 제3 전극(CNE3_1)과 제2 전극(CNE2_1) 사이에 배치된 제2 발광 소자(ED2)를 포함할 수 있다. 본 실시예는 각 서브 화소(PXn)에 배치된 전극(CNE1_1, CNE2_1, CNE3_1) 및 발광 소자(ED)들의 구조가 다른 점에서 도 3의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_1)의 제조 공정은 정렬 기판(AS)을 이용한 발광 소자(ED) 배치 및 전극(CNE1_1, CNE2_1, CNE3_1) 형성 공정을 포함하므로, 이들의 배치 구조 설계에 제약이 적다. 제1 절연층(PAS1)의 일 면 상에 발광 소자(ED)들과 전극(CNE1_1, CNE2_1, CNE3_1)이 배치되고, 제1 절연층(PAS1)의 타 면에 배치된 정렬 기판(AS)은 제거된다. 즉, 정렬 기판(AS)의 정렬 전극(RME1, RME2)들의 배치는 전극(CNE1_1, CNE2_1, CNE3_1)들 배치와 무관하게 발광 소자(ED1, ED2)들의 배치 구조에만 영향을 받을 수 있다.
본 실시예와 같이, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)가 각각 제2 방향(DR2)으로 배열되도록 정렬 전극(RME1, RME2)들은 더 많은 수, 또는 그 구조를 달리하여 배치될 수 있다. 제1 발광 소자(ED1)와 제2 발광 소자(ED2)들이 배치되면, 제1 발광 소자(ED1)의 일 단부와 접촉하는 제1 전극(CNE1_1), 제1 발광 소자(ED1)의 타 단부 및 제2 발광 소자(ED2)의 일 단부와 접촉하는 제3 전극(CNE3_1), 및 제2 발광 소자(ED2)의 타 단부와 접촉하는 제2 전극(CNE2_1)을 형성한다. 제3 전극(CNE3_1)은 제1 전극(CNE1_1) 및 제2 전극(CNE2_1)과 동일하게 발광 영역(EMA) 내에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제3 전극(CNE3_1)은 제1 전극(CNE1_1) 및 제2 전극(CNE2_1)과 각각 제1 방향(DR1)으로 이격되고, 제1 발광 소자(ED1)의 타 단부 및 제2 발광 소자(ED2)의 일 단부를 덮도록 배치될 수 있다.
일 실시예에서 제1 절연층(PAS1)을 관통하는 개구부(OP)는 제1 전극(CNE1_1) 및 제2 전극(CNE2_1)과 중첩한 영역에만 형성될 수 있다. 제3 전극(CNE3_1)은 개구부(OP) 내에 배치되지 않으며, 발광 소자(ED1, ED2)들과만 접촉할 수 있다. 또한, 제1 전극(CNE1_1)과 제2 전극(CNE2_1)만이 회로층의 제1 트랜지스터(T1) 및 제2 전압 배선(VL2)과 전기적으로 연결되도록 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 해당 전극 상에만 형성될 수 있다. 발광 소자(ED)의 발광을 위한 전기 신호는 각각 제1 전극(CNE1_1) 또는 제2 전극(CNE2_1)으로만 직접 인가되고, 제3 전극(CNE3_1)은 제1 발광 소자(ED1) 또는 제2 발광 소자(ED2)를 통해서 상기 신호가 인가될 수 있다. 이에 따라, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 제3 전극(CNE3_1)을 통해 서로 직렬로 연결될 수 있다.
도면에서는 제1 발광 소자(ED1)와 제2 발광 소자(ED2)의 일 단부가 동일한 방향을 향하도록 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 이들은 상기 일 단부가 서로 반대 방향을 향하도록 배치될 수 있으며, 이 경우 전극(CNE1_1, CNE2_1, CNE3_1)들의 배치 및 구조를 달리하여 서로 직렬로 연결될 수도 있다.
각 서브 화소(PXn)는 2열로 배치되어 서로 직렬로 연결된 발광 소자(ED1, ED2)들을 포함하여 단위 면적 당 휘도가 향상될 수 있다. 도 25의 실시예에서는 제1 발광 소자(ED1)와 제2 발광 소자(ED2)가 각각 제2 방향(DR2)으로 배열되어 2열로 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 예를 들어, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 하나의 열에서 서로 제2 방향(DR2)으로 배열되되, 각 전극들의 구조가 달라짐에 따라 서로 직렬로 연결될 수도 있다.
도 27은 또 다른 실시예에 따른 일 서브 화소의 발광 소자와 전극들의 배치를 나타내는 개략적인 평면도이다.
도 27을 참조하면, 일 실시예에 따른 표시 장치(10_2)는 제1 전극(CNE1_2)과 제2 전극(CNE2_2)은 제2 방향(DR2)으로 연장된 길이가 짧아지고, 제3 전극(CNE3_2)이 일부 절곡된 부분을 포함할 수 있다. 제1 발광 소자(ED1)들과 제2 발광 소자(ED2)들은 하나의 열에서 서로 제2 방향(DR2)으로 배열될 수 있다. 제1 발광 소자(ED1)는 양 단부가 제1 전극(CNE1_2) 및 제3 전극(CNE3_2)과 접촉하고, 제2 발광 소자(ED2)는 양 단부가 제3 전극(CNE3_2) 및 제2 전극(CNE2_2)과 접촉할 수 있다. 제3 전극(CNE3_2)은 제1 전극(CNE1_2) 및 제2 전극(CNE2_2)과 대향하는 부분에 더하여 이들을 연결하는 절곡부를 포함하고, 제1 발광 소자(ED1)와 제2 발광 소자(ED2)는 하나의 열에서 서로 직렬로 연결될 수 있다. 본 실시예는 발광 소자(ED1, ED2)들의 배치, 및 전극(CNE1_2, CNE2_2, CNE3_2)들의 구조가 다른 점에서 도 26의 실시예와 차이가 있다.
표시 장치(10_2)의 제조 공정은 정렬 기판(AS)을 이용한 발광 소자(ED)의 배치 및 전극 형성 공정이 수행되므로, 전극(CNE1_2, CNE2_2, CNE3_2)들의 구조가 발광 소자(ED)들의 배치를 위한 정렬 전극(RME1, RME2)의 구조에 영향을 받지 않는다. 정렬 전극(RME1, RME2)들을 이용하여 발광 소자(ED1, ED2)들을 배치하면, 전극(CNE1_2, CNE2_2, CNE3_2)들의 구조를 다양하게 설계하여 복수의 발광 소자(ED1, ED2)들을 직렬로 연결할 수 있다.
도 26 및 도 27의 실시예에서는 제1 발광 소자(ED1)와 제2 발광 소자(ED2)가 직렬로 연결된 2직렬 구조만이 예시되어 있으나, 표시 장치(10)는 더 많은 수의 발광 소자(ED)들이 직렬로 연결될 수도 있다. 표시 장치(10)는 제1 절연층(PAS1)의 개구부(OP) 내에도 배치된 제1 전극(CNE1)과 제2 전극(CNE2)에 더하여, 개구부(OP) 내에 배치되지 않으면서 회로층의 제1 트랜지스터(T1) 및 제2 전압 배선(VL2)과 직접 연결되지 않은 전극들을 더 포함할 수 있다. 상기 전극들을 통해 연결된 서로 다른 발광 소자(ED1, ED2)들은 서로 직렬로 연결될 수 있다.
도 28은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다. 도 29 내지 도 31은 도 28의 표시 장치의 컬러 제어층의 제조 공정 단계를 나타내는 단면도들이다.
도 28 내지 도 31을 참조하면, 표시 장치(10_3)는 컬러 제어층(CL)의 컬러 제어 구조물(TPL, WCL1, WCL2)이 잉크젯 공정을 통해 형성될 수 있고, 도 4의 실시예와 다른 구조의 컬러 제어층(CL)을 포함할 수 있다. 본 실시예는 컬러 제어층(CL)의 혼색 방지 부재(MBM)가 생략되고, 제2 뱅크(PNL)가 배치되며 제1 캡핑층(CPL1)의 위치가 달라진 점에서 도 4의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
컬러 제어층(CL)은 제1 절연층(PAS1)의 타 면 상에 직접 배치된 제2 뱅크(PNL)를 포함할 수 있다. 제2 뱅크(PNL)는 실질적으로 제1 뱅크(BNL)와 동일한 형상으로 배치될 수 있다. 즉, 제2 뱅크(PNL)는 제1 방향(DR1) 및 제2 방향(DR2)으로 연장된 부분을 포함하여 제1 절연층(PAS1)의 타 면 상에서 평면 상 격자형 패턴으로 배치될 수 있다. 제2 뱅크(PNL)는 제1 절연층(PAS1)의 타 면 상에서 비발광 영역(NEA) 또는 서브 화소(PXn)들의 경계에 걸쳐 배치될 수 있으며 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치되는 공간을 형성할 수 있다.
일 실시예에서, 제2 뱅크(PNL)는 제1 뱅크(BNL)와 두께 방향으로 중첩하도록 배치되되, 제1 뱅크(BNL)는 제1 절연층(PAS1)의 일 면 상에서 제1 베이스 기판(BS)을 향해 돌출된 형상을 갖고, 제2 뱅크(PNL)는 제1 절연층(PAS1)의 타 면 상에서 컬러 필터층(CFL1, CFL2, CFL3)을 향해 돌출된 형상을 가질 수 있다. 제1 뱅크(BNL)와 제2 뱅크(PNL)는 제1 절연층(PAS1)의 일 면 또는 타 면으로부터 돌출된 방향으로 갈수록 그 폭이 좁아지는 형상을 가질 수 있으나, 이에 제한되지 않는다.
컬러 제어 구조물(TPL, WCL1, WCL2)들은 제2 뱅크(PNL)가 형성하는 공간 내에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)들은 잉크젯 프린팅 공정을 통해 제2 뱅크(PNL)들이 둘러싸는 영역 내에 분사되어 형성될 수 있다. 예를 들어, 표시 장치(10_3)의 제조 공정은 표시층(DL)의 제1 절연층(PAS1) 타 면 상에 제2 뱅크(PNL)를 형성한 뒤 컬러 제어 구조물(TPL, WCL1, WCL2)들을 제2 뱅크(PNL)들 사이에 형성하는 공정이 수행될 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)들은 제2 뱅크(PNL)가 둘러싸는 영역 내에 산란체(SCP) 또는 파장 변환 물질(WCP1, WCP2)과 베이스 수지(BRS1, BRS2, BRS3)를 포함하는 컬러 제어 잉크(Qink1, Qink2, Qink3)를 분사한 뒤, 이를 건조시켜 형성될 수 있다. 제1 컬러 제어 잉크(Qink1)는 산란체(SCP) 및 제1 베이스 수지(BRS1)를 포함하여 제1 서브 화소(PX1)에 대응되는 영역에 분사되고, 제2 컬러 제어 잉크(Qink2)는 산란체(SCP), 제1 파장 변환 물질(WCP1) 및 제2 베이스 수지(BRS2)를 포함하여 제2 서브 화소(PX2)에 대응되는 영역에 분사되고, 제3 컬러 제어 잉크(Qink3)는 산란체(SCP), 제2 파장 변환 물질(WCP2) 및 제3 베이스 수지(BRS3)를 포함하여 제3 서브 화소(PX3)에 대응되는 영역에 분사될 수 있다. 이어, 각 컬러 제어 잉크(Qink1, Qink2, Qink3)들을 경화시켜 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성할 수 있다. 여기서, 제2 뱅크(PNL)는 컬러 제어 잉크(Qink1, Qink2, Qink3)가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있고, 각 서브 화소(PXn)마다 서로 다른 컬러 제어 구조물(TPL, WCL1, WCL2)이 형성될 수 있다.
제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)들 상에 배치될 수 있다. 도 4의 실시예와 달리, 일 실시예에 따른 제1 캡핑층(CPL1)은 제2 뱅크(PNL) 상에도 배치될 수 있다. 잉크젯 프린팅 공정을 통해 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성하면, 제2 뱅크(PNL)를 형성한 뒤에 컬러 제어 구조물(TPL, WCL1, WCL2)들이 배치되므로, 이들을 덮는 제1 캡핑층(CPL1)은 제2 뱅크(PNL) 상에도 배치될 수 있다. 본 실시예는 발광 소자(ED)와 컬러 제어 구조물(TPL, WCL1, WCL2)들을 각각 잉크젯 프린팅 공정으로 형성함에 따라, 표시 장치(10_3)는 표시층(DL)의 제1 뱅크(BNL)와 컬러 제어층(CL)의 제2 뱅크(PNL)를 포함할 수 있다.
도 32는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 32를 참조하면, 일 실시예에 따른 표시 장치(10_4)는 컬러 필터층(CFL1, CFL2, CFL3) 상에 배치된 제2 베이스 기판(FS)을 더 포함하고, 컬러 제어 구조물(TPL, WCL1, WCL2)과 표시층(DL) 사이에 배치된 충진층(BDM_S)과 하부 흡광 부재(BAB)를 더 포함할 수 있다. 표시 장치(10_4)는 제1 절연층(PAS1)의 타 면 상에 컬러 제어 구조물(TPL, WCL1, WCL2)들을 직접 형성하지 않고, 제2 베이스 기판(FS) 상에 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)들을 형성한 뒤, 이를 표시층(DL)과 합착하여 제조될 수 있다. 본 실시예는 표시 장치(10_4)가 제1 베이스 기판(BS)에 더하여 제2 베이스 기판(FS)과 이들 사이의 충진층(BDM_S)을 더 포함하는 점에서 도 4의 실시예와 차이가 있다.
컬러 제어층(CL)은 제2 베이스 기판(FS)의 제1 베이스 기판(BS)과 대향하는 일 면 상에 배치될 수 있다. 컬러 제어층(CL)의 차광 부재(BM)와 컬러 필터층(CFL1, CFL2, CFL3)은 제2 베이스 기판(FS)의 일 면 상에 직접 배치된다. 차광 부재(BM)들은 제2 베이스 기판(FS)의 일 면을 노출하는 개구부를 포함하도록 형성되고, 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM)들의 개구부 상에 배치된다. 컬러 필터층(CFL1, CFL2, CFL3)들은 일부분은 제2 베이스 기판(FS)의 일 면 상에 직접 배치되고, 다른 일부분은 차광 부재(BM) 상에 배치될 수 있다. 서로 다른 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM) 상에서 서로 이격 배치될 수 있다.
제2 캡핑층(CPL2)은 컬러 필터층(CFL1, CFL2, CFL3) 및 차광 부재(BM)의 일 면, 도면 상 하면 상에 배치된다. 제2 캡핑층(CPL2)은 컬러 필터층(CFL1, CFL2, CFL3) 및 차광 부재(BM)들을 덮도록 배치되어, 컬러 필터층(CFL1, CFL2, CFL3)들이 서로 이격된 부분에서 차광 부재(BM)와 직접 접촉할 수 있다.
제2 뱅크(PNL)들은 제2 캡핑층(CPL2)의 일 면, 도면 상 하면 상에 직접 배치되며, 차광 부재(BM)들과 두께 방향으로 중첩하도록 배치될 수 있다. 도 27의 실시예와 달리, 제2 뱅크(PNL)들은 제2 베이스 기판(FS)의 일 면으로부터 제1 베이스 기판(BS)을 향해 돌출된 형상을 가질 수 있다. 제2 뱅크(PNL)들은 제1 베이스 기판(BS)으로부터 상부 방향으로 갈수록 폭이 커지는 형상을 가질 수 있다.
컬러 제어 구조물(TPL, WCL1, WCL2)들은 제2 캡핑층(CPL2)의 일 면 상에 배치되며, 제2 뱅크(PNL)들이 둘러싸는 공간 내에 배치된다. 컬러 제어 구조물(TPL, WCL1, WCL2)은 제2 뱅크(PNL)와 함께 제2 캡핑층(CPL2)의 일 면 상에 배치된다. 제1 캡핑층(CPL1)은 컬러 제어 구조물(TPL, WCL1, WCL2)들 및 제2 뱅크(PNL)의 하부에 배치될 수 있다. 컬러 제어 구조물(TPL, WCL1, WCL2)과 제1 캡핑층(CPL1)의 상대적인 배치는 도 27의 실시예와 실질적으로 동일하다.
제1 절연층(PAS1)의 타 면 상에는 하부 흡광 부재(BAB)가 배치될 수 있다. 하부 흡광 부재(BAB)는 제1 뱅크(BNL)에 중첩하도록 배치되어 발광 소자(ED)로부터 방출된 광이 이웃하는 서브 화소(PXn)의 컬러 제어 구조물(TPL, WCL1, WCL2)로 혼합되는 것을 방지할 수 있다. 일 실시예에 따르면, 표시 장치(10_4)는 하부 흡광 부재(BAB)를 더 포함하여 각 서브 화소(PXn)간 혼색이 차단될 수 있다.
하부 흡광 부재(BAB)는 차광 부재(BM)와 유사하게 유기 물질을 포함하여 이루어질 수 있다. 하부 흡광 부재(BAB)는 가시광 파장 대역을 흡수하는 광 흡수 물질을 포함할 수 있다. 예를 들어, 하부 흡광 부재(BAB)는 표시 장치의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
제1 베이스 기판(BS) 상의 표시층(DL)과 제2 베이스 기판(FS) 상의 컬러 제어층(CL)은 충진층(BDM_S)을 통해 상호 합착될 수 있다. 충진층(BDM_S)은 표시층(DL)과 컬러 제어층(CL) 사이의 공간을 충진하면서 이들을 상호 결합하는 역할을 할 수 있다. 충진층(BDM_S)은 제1 캡핑층(CPL1)과 제1 절연층(PAS1)과 각각 접촉하도록 배치될 수 있다. 충진층(BDM_S)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
도 33 내지 도 35는 도 32의 표시 장치의 컬러 제어층의 제조 공정 단계를 나타내는 단면도들이다.
먼저, 도 33을 참조하면, 제2 베이스 기판(FS)을 준비하고, 제2 베이스 기판(FS)의 일 면 상에 차광 부재(BM), 컬러 필터층(CFL1, CFL2, CFL3) 및 제2 캡핑층(CPL2)을 형성한다. 차광 부재(BM)는 제2 베이스 기판(FS) 상에서 격자형 패턴을 형성할 수 있고, 컬러 필터층(CFL1, CFL2, CFL3)들은 차광 부재(BM)의 개구부 상에 배치될 수 있다.
이어, 도 34를 참조하면, 제2 캡핑층(CPL2) 상에 제2 뱅크(PNL)를 형성하고, 이들 사이에 배치된 컬러 제어 구조물(TPL, WCL1, WCL2)들을 형성한다. 제2 뱅크(PNL)는 차광 부재(BM)들과 두께 방향으로 중첩하도록 이들 상에 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)들은 제2 뱅크(PNL)가 둘러싸는 영역 내에 배치된다. 이어, 컬러 제어 구조물(TPL, WCL1, WCL2)들과 제2 뱅크(PNL) 상에 배치된 제1 캡핑층(CPL1)을 배치하여 컬러 제어층(CL)을 형성한다.
다음으로 도 35를 참조하면, 제1 베이스 기판(BS) 상에 배치된 표시층(DL)과 제2 베이스 기판(FS) 상에 배치된 컬러 제어층(CL)은 충진층(BDM_S)을 이용하여 상호 합착한다. 표시층(DL)과 컬러 제어층(CL)을 상호 합착하기 전에, 표시층(DL)의 제1 절연층(PAS1) 타 면 상에는 하부 흡광 부재(BAB)를 형성한다. 본 실시예에 따르면, 표시 장치(10_4)는 서로 대향하는 제1 베이스 기판(BS)과 제2 베이스 기판(FS)을 포함하고, 이들 사이에 배치된 표시층(DL)과 컬러 제어층(CL)을 포함한 구조를 가질 수 있다.
도 36은 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 36을 참조하면, 일 실시예에 따른 표시 장치(10_5)는 차광 부재(BM_5)가 제1 컬러 필터층(CFL1_5)과 동일한 색재를 포함하고, 제1 컬러 필터층(CFL1_5)과 맞닿는 차광 부재(BM_5)들은 제1 컬러 필터층(CFL1_5)과 일체화될 수 있다. 본 실시예의 표시 장치(10_5)는 차광 부재(BM_5)의 재료가 다른 점에서 도 4의 실시예와 차이가 있다. 이하, 중복된 내용은 생략하고 차이점을 중심으로 설명하기로 한다.
표시 장치(10_5)는 차광 부재(BM_5)들이 제1 컬러 필터층(CFL1_5)과 동일한 재료, 즉 청색의 색재를 포함하여 형성될 수 있다. 차광 부재(BM_5)가 청색의 색재를 포함하는 경우, 차광 부재(BM_5)를 투과한 외광 또는 반사광은 청색 파장대역을 갖게 된다. 사용자의 눈이 인식하는 색상별 민감도(eye color sensibility)는 광의 색상에 따라 다르다. 보다 구체적으로 청색 파장대역의 광은 녹색 파장대역의 광 및 적색 파장대역의 광보다 사용자에게 보다 덜 민감하게 인식될 수 있다. 따라서 차광 부재(BM_5)가 청색의 색재를 포함함에 따라, 사용자는 반사광을 상대적으로 덜 민감하게 인식할 수 있다.
이 경우, 차광 부재(BM_5)의 두께는 제1 컬러 필터층(CFL1_5)의 두께와 실질적으로 동일할 수 있다. 표시 장치(10_5)의 제조 공정 중 혼색 방지 부재(MBM)를 형성한 뒤, 차광 부재(BM_5)를 형성하는 공정에서 제1 컬러 필터층(CFL1_5)이 동시에 형성되고, 차광 부재(BM_5) 및 제1 컬러 필터층(CFL1_5)이 배치되지 않은 영역에 대응하여 각각 제2 컬리 필터층(CFL2) 및 제3 컬러 필터층(CFL3)이 형성될 수 있다. 차광 부재(BM_5)가 제1 컬러 필터층(CFL1_5)과 동시에 형성됨에 따라 제조 공정에서 하나의 공정 단계가 생략될 수 있어 생산 효율을 향상시킬 수 있는 이점이 있다.
도 37은 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
도 37을 참조하면, 일 실시예에 따른 표시 장치(10_6)는 제2 베이스 기판(FS) 상에 컬러 필터층(CFL1, CFL2, CFL3)이 배치되고, 컬러 제어 구조물(TPL, WCL1, WCL2)은 표시층(DL) 상에 직접 배치될 수 있다. 컬러 필터층(CFL1, CFL2, CFL3)이 배치된 제2 베이스 기판(FS)은 충진층(BDM_S)을 통해 컬러 제어 구조물(TPL, WCL1, WCL2)이 배치된 제1 베이스 기판(BS)과 상호 합착될 수 있다. 본 실시예는 컬러 제어 구조물(TPL, WCL1, WCL2)과 컬러 필터층(CFL1, CFL2, CFL3)이 서로 다른 베이스 기판(예컨대 제1 베이스 기판(BS)과 제2 베이스 기판(FS))에 각각 따로 형성된 점에서 도 32의 실시예와 차이가 있다. 표시 장치(10_6)는 제1 베이스 기판(BS) 상에 표시층(DL)과 컬러 제어 구조물(TPL, WCL1, WLC2)들을 순차적으로 형성한 뒤, 컬러 필터층(CFL1, CFL2, CFL3)만이 형성된 제2 베이스 기판(FS)을 상호 합착하여 제조될 수도 있다. 그 외, 다른 부재들에 대한 내용은 도 4 및 도 32의 실시예를 참조하여 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다. 한편, 이상의 실시예들에서는 제1 색인 청색을 발광하는 발광 소자(ED)를 기준으로, 컬러 제어 구조물이 서브 화소(PXn)에 따라 투광층(TPL), 또는 파장 변환층(WCL1, WCL2)이 배치된 것을 예시하고 있다. 다만, 이에 제한되지 않으며, 경우에 따라 컬러 제어 구조물 또는 발광 소자를 달리하여 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광의 색을 제어할 수 있다.
도 38 및 도 39는 또 다른 실시예에 따른 표시 장치의 일 화소를 나타내는 개략적인 단면도이다.
먼저, 도 38을 참조하면, 일 실시예에 따른 표시 장치(10_7)는 제1 서브 화소(PX1)에 배치된 컬러 제어 구조물인 제3 파장 변환층(WCL3)을 포함할 수 있다. 발광 소자(ED)가 제1 색(L1)의 청색광을 발광하는 실시예에서, 표시 장치(10_7)는 발광 소자(ED)에서 방출된 광의 중심 파장대역을 조절하기 위해, 제1 서브 화소(PX1)에도 제3 파장 변환 물질(WCP3)을 포함하는 제3 파장 변환층(WCL3)이 배치될 수 있다. 본 실시예는 투광층(TPL) 대신 제3 파장 변환층(WCL3)이 배치된 점에서 도 4의 실시예와 차이가 있다.
제3 파장 변환층(WCL3)은 제1 파장 변환층(WCL1)과 유사하게 제1 베이스 수지(BRS1), 제3 파장 변환 물질(WCP3) 및 산란체(SCP)를 포함할 수 있다. 제3 파장 변환 물질(WCP3)은 발광 소자(ED)에서 방출된 제1 색(L1)의 광을 다른 색의 광으로 변환할 수 있다. 발광 소자(ED)에서 방출된 광과 제1 파장 변환 물질(WCP3)이 변환시켜 방출하는 광은 대체로 청색에 가까운 광일 수 있다. 표시 장치(10_7)의 제1 서브 화소(PX1)에서 방출하려는 광의 중심 파장대역이 발광 소자(ED)에서 방출된 광의 중심 파장대역과 다를 경우, 제1 서브 화소(PX1)의 컬러 제어 구조물은 투광층(TPL) 대신 제3 파장 변환층(WCL3)일 수도 있다. 즉, 표시 장치(10_7)는 발광 소자(ED)에서 방출하는 광의 중심 파장대역, 또는 색에 무관하게 컬러 제어 구조물의 파장 변환층(WCL1, WCL2, WCL3)들, 및 컬러 필터층(CFL1, CFL2, CFL3)을 통해 각 서브 화소(PXn)에서 표시하는 광의 색을 제어할 수 있다.
도 39를 참조하면, 일 실시예에 따른 표시 장치(10_8)는 각 서브 화소(PXn)마다 다른 색의 광을 방출하는 발광 소자(ED_B, ED_G, ED_R)를 포함하고, 컬러 제어 구조물은 각각 투광층(TPL)이 배치될 수 있다. 도 38의 실시예와 달리, 도 39의 표시 장치(10_8)는 각 서브 화소(PXn)에 배치된 컬러 제어 구조물은 서로 동일하되, 발광 소자(ED)의 종류가 서로 다른 점에서 차이가 있다.
예를 들어, 제1 서브 화소(PX1)에 배치된 발광 소자(ED_B)는 제1 색의 청색광을 방출하고, 제2 서브 화소(PX2)에 배치된 발광 소자(ED_G)는 제2 색의 녹색광을, 제3 서브 화소(PX3)에 배치된 발광 소자(ED_R)는 제3 색의 적색광을 방출할 수 있다. 이에 따라, 각 서브 화소(PXn)의 컬러 제어 구조물이 모두 투광층(TPL)이더라도, 컬러 필터층(CFL1, CFL2, CFL3)으로 입사되는 광은 서로 다른 색을 가질 수 있다. 표시 장치(10_8)는 컬러 제어 구조물이 투광층(TPL)만을 포함하더라도, 발광 소자(ED_B, ED_G, ED_R)의 종류, 및 컬러 필터층(CFL1, CFL2, CFL3)을 통해 각 서브 화소(PXn)에서 표시하는 광의 색을 제어할 수 있다.
도 40은 다른 실시예에 따른 표시 장치의 일 서브 화소 발광 소자와 전극들의 배치를 나타내는 개략적인 평면도이다.
도 40을 참조하면, 일 실시예에 따른 표시 장치(10)는 각 서브 화소(PXn)에 형성되는 제1 패턴(RP)을 포함할 수 있다. 제1 패턴(RP)은 제1 전극(CNE1)과 제2 전극(CNE2) 사이의 간격이 다른 부분과 달라지는 형상으로 형성될 수 있다. 제1 패턴(RP)은 제1 전극(CNE1)과 제2 전극(CNE2)의 서로 대향하는 일 측이 각각 함몰되어 굴곡진 형상을 갖는 부분일 수 있다.
정렬 기판(AS) 상에 발광 소자(ED)를 배치하는 공정에서 발광 소자(ED)들이 원하는 위치에 배치되지 않거나, 전극(CNE1, CNE2)들이 서로 직접 연결되어 단락될 경우, 이를 보완하는 리페어 공정이 수행될 수 있다. 특정 위치에 배치되지 않은 발광 소자(ED)들은 후속 공정에서 이물질로 작용할 수 있고, 전극(CNE1, CNE2)들이 서로 단락되면 해당 서브 화소(PXn)는 발광하지 않을 수 있다. 표시 장치(10)의 제조 방법은 회로층을 형성하기 전에 리페어 공정을 수행할 수 있고, 표시 장치(10)는 리페어 공정이 수행된 흔적을 포함할 수 있다.
예를 들어, 전극(CNE1, CNE2) 직접 연결되어 단락될 경우, 제1 전극(CNE1)과 제2 전극(CNE2)이 연결된 부분을 제거하는 리페어 공정이 수행될 수 있다. 일 실시예에서 리페어 공정은 레이저를 조사하여 발광 소자(ED) 또는 전극(CNE1, CNE2)을 이루는 재료를 제거하는 공정으로 수행될 수 있고, 표시 장치(10)의 몇몇 서브 화소(PXn)는 단락된 전극(CNE1, CNE2)들이 제거되어 형성된 제1 패턴(RP)을 포함할 수 있다. 제1 패턴(RP)은 제1 전극(CNE1)과 제2 전극(CNE2)이 연결되었다가 제거된 부분으로써, 제1 전극(CNE1)과 제2 전극(CNE2)의 서로 대향하는 일 측들이 부분적으로 함몰되어 굴곡진 형상을 갖는 부분일 수 있다. 실질적으로 제1 패턴(RP)은 특정 부재가 배치된 것이 아닌, 제1 전극(CNE1)과 제2 전극(CNE2)이 부분적으로 제거됨으로써 남는 흔적일 수 있다. 다만, 제1 패턴(RP)의 형상 및 구조는 도면에 예시된 것으로 제한되지 않으며, 표시 장치(10)는 리페어 공정에 따른 흔적으로 다양한 구조 및 위치의 제1 패턴(RP)들을 포함할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치
BS: 제1 베이스 기판
PAS1, PAS2, PAS3: 제1 내지 제3 절연층
BNL: 제1 뱅크
CNE1, CNE2: 제1 전극 및 제2 전극
ED: 발광 소자
CFL: 컬러 필터층 BM: 차광 부재
TPL, WCL1, WCL2: 컬러 제어 구조물

Claims (24)

  1. 복수의 서브 화소들이 정의된 제1 베이스 기판;
    상기 제1 베이스 기판 상에 배치되어 상기 제1 베이스 기판과 대향하는 일 면을 포함하는 제1 절연층;
    상기 제1 절연층의 일 면 상에서 상기 복수의 서브 화소에 각각 배치된 복수의 발광 소자들;
    상기 제1 절연층의 상기 일 면 상에 직접 배치되고 각각 상기 발광 소자의 양 단부와 접촉하는 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극과 상기 제1 베이스 기판 사이에 배치되어 상기 발광 소자와 전기적으로 연결된 제1 트랜지스터를 포함한 회로층;
    상기 제1 절연층의 타 면 상에 배치되어 복수의 투광층 및 파장 변환층들을 포함하는 컬러 제어 구조물; 및
    상기 컬러 제어 구조물 상에 배치된 컬러 필터층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 절연층의 상기 일 면 상에 배치되어 상기 제1 베이스 기판을 향해 돌출된 형상을 갖는 제1 뱅크를 더 포함하고,
    상기 제1 뱅크는 상기 서브 화소들의 경계에 배치되며,
    상기 복수의 발광 소자, 상기 제1 전극 및 상기 제2 전극은 각각 상기 제1 뱅크가 둘러싸는 영역 내에 배치된 표시 장치.
  3. 제2 항에 있어서,
    상기 회로층은 상기 제1 트랜지스터와 상기 발광 소자 사이에 배치된 하부 금속층을 더 포함하고,
    상기 하부 금속층은 상기 복수의 발광 소자들과 두께 방향으로 중첩하도록 배치된 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 절연층은 상기 일 면으로부터 상기 타 면까지 관통하는 복수의 개구부들을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 각각 일부분이 상기 개구부 내에 배치된 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 일 방향으로 연장되며 서로 이격 배치되고,
    상기 복수의 발광 소자들은 상기 제1 전극과 상기 제2 전극이 연장된 상기 일 방향을 따라 이격 배열된 표시 장치.
  6. 제5 항에 있어서,
    상기 발광 소자는 제1 발광 소자 및 상기 제1 발광 소자와 이격된 제2 발광 소자를 포함하고,
    상기 제1 전극은 상기 제1 발광 소자의 일 단부와 접촉하고 상기 제2 전극은 상기 제2 발광 소자의 타 단부와 접촉하며,
    상기 제1 발광 소자의 타 단부 및 상기 제2 발광 소자의 타 단부와 접촉하는 제3 전극을 더 포함하는 표시 장치.
  7. 제2 항에 있어서,
    상기 제1 전극과 상기 제2 전극의 서로 대향하는 일 측이 각각 함몰되어 굴곡진 형상을 갖는 제1 패턴을 포함하는 표시 장치.
  8. 제2 항에 있어서,
    상기 회로층과 상기 제1 베이스 기판 사이에 배치된 결합제를 더 포함하는 표시 장치.
  9. 제2 항에 있어서,
    상기 복수의 발광 소자들은 제1 서브 화소 및 제2 서브 화소에 각각 배치되고,
    상기 컬러 제어 구조물은 상기 제1 서브 화소에 배치된 투광층 및 상기 제2 서브 화소에 배치된 제1 파장 변환층을 포함하며,
    상기 컬러 필터층은 상기 제1 서브 화소에 배치된 제1 컬러 필터층 및 상기 제2 서브 화소에 배치된 제2 컬러 필터층을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 투광층 및 상기 제1 파장 변환층 상에 배치된 제1 캡핑층을 더 포함하고,
    상기 제1 컬러 필터층과 상기 제2 컬러 필터층을 둘러싸며 상기 제1 캡핑층 상에 배치된 차광 부재를 더 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 캡핑층은 상기 투광층 및 상기 제1 파장 변환층을 감싸도록 배치되고,
    상기 투광층과 상기 제1 파장 변환층 사이에서 상기 제1 캡핑층 상에 배치된 혼색 방지 부재를 더 포함하는 표시 장치.
  12. 제10 항에 있어서,
    상기 투광층과 상기 제1 파장 변환층 사이에 배치된 제2 뱅크를 더 포함하고,
    상기 제1 캡핑층은 상기 제2 뱅크 상에도 배치된 표시 장치.
  13. 제10 항에 있어서,
    상기 컬러 필터층 및 상기 차광 부재 상에 배치되며 상기 차광 부재와 직접 접촉하는 제2 베이스 기판 및 상기 제1 절연층과 상기 컬러 제어 구조물 사이에 배치된 충진층을 더 포함하는 표시 장치.
  14. 제9 항에 있어서,
    상기 제1 서브 화소에 배치된 상기 발광 소자들에서 방출된 광은 상기 투광층을 거쳐 제1 컬러 필터층을 통해 출사되고,
    상기 제2 서브 화소에 배치된 상기 발광 소자들에서 방출된 광은 상기 제1 파장 변환층을 거쳐 상기 제2 컬러 필터층을 통해 출사되는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자는 제1 색의 광을 방출하고,
    상기 제1 서브 화소는 상기 제1 색의 광을 출사하고 상기 제2 서브 화소는 상기 제1 색과 다른 제2 색의 광을 출사하는 표시 장치.
  16. 제15 항에 있어서,
    상기 복수의 발광 소자들은 제3 서브 화소에 더 배치되고,
    상기 컬러 제어 구조물은 상기 제3 서브 화소에 배치된 제2 파장 변환층을 더 포함하며,
    상기 컬러 필터층은 상기 제3 서브 화소에 배치된 제3 컬러 필터층을 포함하고,
    상기 제3 서브 화소에 배치된 상기 발광 소자에서 방출된 광은 상기 제2 파장 변환층을 거쳐 상기 제3 컬러 필터층을 통해 상기 제1 색 및 상기 제2 색과 다른 제3 색의 광으로 출사되는 표시 장치.
  17. 대상 기판, 및 상기 대상 기판 상에 서로 이격되어 배치된 정렬 전극들을 포함하는 정렬 기판을 준비하는 단계;
    상기 정렬 기판 상에 배치되는 제1 절연층, 상기 제1 절연층 상에 발광 소자들을 배치하고, 상기 발광 소자 상에 복수의 전극들 및 회로층을 형성하고, 상기 회로층이 형성된 정렬 기판을 제1 베이스 기판과 결합하여 표시 소자 기판을 형성하는 단계; 및
    상기 표시 소자 기판에서 상기 정렬 기판을 제거하여 상기 제1 절연층의 타 면을 노출하고, 상기 제1 절연층의 타 면 상에 컬러 제어 구조물들 및 컬러 필터층을 배치하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 정렬 기판은 상기 대상 기판 상에 배치된 보조층을 더 포함하고,
    상기 정렬 전극은 일 방향으로 연장되며 서로 이격 배치된 제1 정렬 전극과 제2 정렬 전극을 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 복수의 전극들은 상기 제1 절연층의 일 면 상에 직접 배치되고 각각 상기 발광 소자의 양 단부와 접촉하는 제1 전극 및 제2 전극을 포함하고,
    상기 표시 소자 기판을 형성하는 단계는 상기 정렬 전극들 상에 전계를 생성하여 상기 제1 절연층 상에 상기 복수의 발광 소자들을 배치한 뒤, 상기 제1 전극 및 상기 제2 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 회로층은 상기 발광 소자들과 상기 복수의 전극들 상에 배치되는 표시 장치의 제조 방법.
  21. 제19 항에 있어서,
    상기 표시 소자 기판을 형성하는 단계는 상기 제1 전극과 상기 제2 전극이 서로 연결된 부분을 제거하여 제1 패턴을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  22. 제18 항에 있어서,
    상기 표시 소자 기판에서 상기 정렬 기판을 제거하는 단계는 상기 대상 기판을 상기 보조층과 분리하고, 상기 보조층 및 상기 정렬 전극을 식각하여 제거하는 단계를 포함하는 표시 장치의 제조 방법.
  23. 제18 항에 있어서,
    상기 컬러 제어 구조물 및 상기 컬러 필터층을 배치하는 단계는 상기 제1 절연층의 타 면 상에 상기 컬러 제어 구조물을 직접 배치하는 단계를 포함하는 표시 장치의 제조 방법.
  24. 제18 항에 있어서,
    상기 컬러 제어 구조물 및 상기 컬러 필터층을 배치하는 단계는 제2 베이스 기판을 준비하고,
    상기 제2 베이스 기판 상에 상기 컬러 필터층을 형성하고 상기 컬러 필터층을 상기 컬러 제어 구조물을 형성한 뒤, 상기 컬러 제어 구조물과 상기 제1 절연층의 타 면을 충진제를 이용하여 상호 합착하는 단계를 포함하는 표시 장치의 제조 방법.
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