CN113555386A - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN113555386A
CN113555386A CN202110375432.0A CN202110375432A CN113555386A CN 113555386 A CN113555386 A CN 113555386A CN 202110375432 A CN202110375432 A CN 202110375432A CN 113555386 A CN113555386 A CN 113555386A
Authority
CN
China
Prior art keywords
electrode
light emitting
disposed
display device
patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110375432.0A
Other languages
English (en)
Inventor
李宗璨
李炫旭
朴相俊
宋明勳
洪光泽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN113555386A publication Critical patent/CN113555386A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/24147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the HDI interconnect not connecting to the same level of the lower semiconductor or solid-state body at which the upper semiconductor or solid-state body is mounted, e.g. the upper semiconductor or solid-state body being mounted in a cavity or on a protrusion of the lower semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2512—Layout
    • H01L2224/25175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/951—Supplying the plurality of semiconductor or solid-state bodies
    • H01L2224/95101—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95121—Active alignment, i.e. by apparatus steering
    • H01L2224/95133—Active alignment, i.e. by apparatus steering by applying an electromagnetic field
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

提供了一种显示装置。所述显示装置包括：多个第一堤，设置在基底上以在第一方向上延伸并且彼此间隔开；多个第一图案，设置在多个第一堤之间并且在第一方向上彼此间隔开；第一电极和第二电极，在第一方向上延伸并且设置在多个第一堤的不同的第一堤上并彼此间隔开；第一绝缘层，与多个第一图案叠置，设置在基底上，并且与第一电极和第二电极部分地叠置；以及多个发光元件，设置在第一绝缘层上，使得多个发光元件中的每个的第一端和第二端分别设置在第一电极和第二电极上。

Description

显示装置
技术领域
本公开涉及一种显示装置。
背景技术
随着多媒体的发展，显示装置已经变得非常重要，并且已经使用了各种类型的显示装置(诸如有机发光二极管(OLED)显示装置、液晶显示(LCD)装置等)。
作为用于显示图像的装置的显示装置包括显示面板(诸如OLED显示面板或LCD面板)。显示面板可以包括发光元件(诸如发光二极管(LED))，并且LED可以被分类为使用有机材料作为荧光材料的OLED和使用无机材料作为荧光材料的无机LED(ILED)。
发明内容
本公开的实施例提供了一种显示装置，该显示装置能够使在其制造期间损失的发光元件的数量最小化。
本公开的实施例提供了一种具有发光元件在电极上的改善的对准的显示装置。
然而，本公开的实施例不限于在此阐述的实施例。通过参照下面给出的本公开的详细描述，本公开的上方和其它实施例对于本公开所属领域的普通技术人员将变得更加明显。
根据本公开的前述和其它实施例，提供了一种包括多个图案的显示装置，多个图案设置在其上布置有电极的堤之间。图案被设置为在电极和堤沿其延伸的方向上彼此间隔开，并且因此可以在堤之间形成高度差。与堤一样，图案可以提供其中布置有发光元件的空间，并且在显示装置的制造期间，发光元件可以被引导以放置在彼此分离的图案之间。
因此，可以使由于设置在除了堤之间区域之外的区域中而与电极连接失败且损失的发光元件的数量最小化。另外，由于设置在图案之间的发光元件可以具有适当地放置在电极上的其两端，因此可以改善发光元件的对准。
通过以下详细描述、附图和权利要求，其它特征和实施例可以是明显的。
根据本公开的示例性实施例，显示装置可以包括：多个第一堤，设置在基底上以在第一方向上延伸并且彼此间隔开；多个第一图案，设置在多个第一堤之间并且在第一方向上彼此间隔开；第一电极和第二电极，在第一方向上延伸，设置在多个第一堤中的不同的第一堤上，并且彼此间隔开；第一绝缘层，与多个第一图案叠置，设置在基底上，并且与第一电极和第二电极部分地叠置；以及多个发光元件，设置在第一绝缘层上，使得多个发光元件中的每个的第一端和第二端分别设置在第一电极和第二电极上，多个发光元件包括设置在多个第一图案之间并且在显示装置的厚度方向上不与多个第一图案叠置的第一发光元件。
多个发光元件还可以包括在显示装置的厚度方向上与多个第一图案叠置的第二发光元件，并且在第一发光元件与基底之间的距离可以小于在第二发光元件与基底之间的距离。
多个第一图案的厚度可以大于第一电极的厚度和第二电极的厚度。
多个第一图案的厚度可以小于多个发光元件的直径。
多个第一图案可以设置在第一电极与第二电极之间，并且多个第一图案的宽度可以小于在第一电极与第二电极之间的距离。
多个第一图案的宽度可以大于在第一电极与第二电极之间的距离，并且第一电极的至少部分和第二电极的至少部分可以设置在多个第一图案上。
显示装置还可以包括设置在基底上的平坦化层。多个第一堤和第一绝缘层可以设置在平坦化层上，并且多个第一图案和平坦化层可以彼此成一体。
多个第一图案可以与第一电极或第二电极的不与多个第一堤叠置的部分叠置并且在第一方向上布置。
多个第一图案中的与第一电极叠置的第一图案和多个第一图案中的与第二电极叠置的第一图案可以平行于第一电极和第二电极沿其彼此间隔开的方向布置。
多个第一图案中的与第一电极叠置的第一图案和多个第一图案中的与第二电极叠置的第一图案可以以交错方式布置。
显示装置还可以包括第一接触电极和第二接触电极，第一接触电极设置在第一电极上以与多个发光元件的第一端电接触，第二接触电极设置在第二电极上以与多个发光元件的第二端电接触。
第一电极可以包括：至少一个弯曲部分，在与第一方向不同的第二方向上延伸；延伸部分，具有比至少一个弯曲部分的宽度大的宽度；以及至少一个连接部分，将至少一个弯曲部分和延伸部分电连接并且在第一方向上延伸，并且多个第一图案可以设置在第一电极的延伸部分与第二电极之间。
第二电极可以与第一电极相对于设置在其间的多个第一图案对称，多个第一图案可以设置在第一电极的延伸部分与第二电极的延伸部分之间，并且多个发光元件中的每个的第一端和第二端可以分别设置在第一电极的延伸部分和第二电极的延伸部分上。
在第一电极的延伸部分与第二电极之间的第一距离可以小于在第一电极的至少一个连接部分与第二电极之间的第二距离，并且在第一电极的至少一个弯曲部分与第二电极之间的最小距离可以大于第一距离并且小于第二距离。
根据本公开的示例性实施例，显示装置包括：平坦化层，设置在基底上；多个第一堤，设置在平坦化层上并且彼此间隔开；第一电极和第二电极，设置在多个第一堤中的不同的第一堤上并且彼此间隔开；第一绝缘层，设置在平坦化层上并且与第一电极和第二电极部分地叠置；第一发光元件，设置在第一绝缘层上，使得第一发光元件中的每个的第一端和第二端分别设置在第一电极和第二电极上；以及第二发光元件，设置在第一绝缘层上，使得第二发光元件中的每个的第一端和第二端分别设置在第一电极和第二电极上，其中，在第一发光元件与基底之间的距离小于在第二发光元件与基底之间的距离。
平坦化层可以包括第一图案，第一图案包括在多个第一堤之间部分地突出的顶表面，并且第二发光元件可以设置在第一图案上。
平坦化层可以包括在多个第一堤之间的未形成第一图案的部分，并且第一发光元件可以设置在平坦化层的未形成第一图案的部分上。
平坦化层可以包括在多个第一堤之间的凹部。平坦化层的顶表面可以凹陷，第一电极的至少部分和第二电极的至少部分可以设置在凹部中，并且第一发光元件可以设置在凹部中。
平坦化层可以包括在多个第一堤之间的未形成凹部的部分，并且第二发光元件可以设置在平坦化层的未形成凹部的部分上。
显示装置还可以包括：晶体管，设置在基底与平坦化层之间；以及数据导电层，设置在晶体管与平坦化层之间并且包括第一电压线和第二电压线，其中，第一电极可以经由晶体管电连接到第一电压线，并且第二电极可以电连接到第二电压线。
附图说明
通过结合附图进行的实施例的以下描述，这些和其它方面将变得明显和更易于理解，在附图中：
图1是根据本公开的实施例的显示装置的示意性平面图；
图2是图1的显示装置的像素的示意性平面图；
图3是沿着图2的线Q1-Q1'、线Q2-Q2'和线Q3-Q3'截取的示意性剖视图；
图4是沿着图2的线Q4-Q4'截取的示意性剖视图；
图5是沿着图2的线Q5-Q5'截取的示意性剖视图；
图6是图4的部分QA的示意性放大剖视图；
图7是沿着图2的线Q6-Q6'截取的示意性剖视图；
图8是根据本公开的另一实施例的显示装置的示意性局部剖视图；
图9是根据本公开的实施例的发光元件的示意性透视图；
图10至图12是示出根据本公开的实施例的制造显示装置的方法的工艺的示意性剖视图；
图13是通过图12中所示出的工艺获得的子像素的示意性平面图；
图14和图15是示出根据本公开的实施例的制造显示装置的方法的工艺的示意性剖视图；
图16是通过图14和图15中所示出的工艺获得的子像素的示意性平面图；
图17至图19是示出图16的子像素中的发光元件和第一图案的布置的示意性剖视图；
图20和图21是示出根据本公开的实施例的制造显示装置的方法的工艺的示意性剖视图；
图22至图24是根据本公开的其它实施例的显示装置的示意性局部剖视图；
图25和图26是根据本公开的其它实施例的显示装置的示意性局部剖视图；
图27是根据本公开的另一实施例的显示装置的示意性局部剖视图；
图28是图27的显示装置的子像素的示意性平面图；
图29是根据本公开的另一实施例的显示装置的子像素的示意性平面图；
图30是沿着图29的线QB-QB'截取的示意性剖视图；
图31是根据本公开的另一实施例的显示装置的子像素的示意性平面图；
图32是沿着图31的线QC-QC'、线QD-QD'和线QE-QE'截取的示意性剖视图；
图33是根据本公开的另一实施例的显示装置的子像素的示意性平面图；
图34是根据本公开的另一实施例的显示装置的子像素的示意性平面图；以及
图35是沿着图34的线QX-QX'截取的示意性剖视图。
具体实施方式
现在将在下文中参照附图更充分地描述本发明，在附图中示出了发明的优选实施例。然而，本发明可以以不同的形式实施，并且不应该被解释为限于在此阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并且将向本领域技术人员充分传达发明的范围。
还将理解的是，当层被称为“在”另一层或基底“上”时，该层可以直接在所述另一层或基底上，或者也可以存在一个或更多个中间层。在整个说明书中，相同的附图标记表示相同的组件。
将理解的是，尽管在此可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本发明的教导的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
除非在此另外限定或暗示，否则所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在常用词典中限定的术语)应该被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且除非在说明书中清楚地限定，否则不应该以理想化或过于形式化的含义解释。
在下文中，将参照附图描述实施例。
图1是根据本公开的实施例的显示装置的示意性平面图。
如在此所使用的，术语“在……上方”、“顶(顶部)”和“在……上”指从显示装置10向上的方向(即，第三方向DR3的一个方向)，并且如在此所使用的，术语“在……下方”、“底(底部)”和“在……下面”指从显示装置10向下的方向(即，第三方向DR3的另一方向)。如在此所使用的，术语“左”、“右”、“上”和“下”指如从显示装置10上方观看的它们相应的方向。例如，术语“左”、“右”、“上”和“下”分别指第一方向DR1的一个方向、第一方向DR1的另一方向、第二方向DR2的一个方向和第二方向DR2的另一方向。
参照图1，显示装置10显示移动图像或静止图像。显示装置10可以指包括显示屏幕的几乎所有类型的电子装置。显示装置10的示例可以包括电视(TV)、笔记本计算机、监视器、广告牌、物联网(IoT)装置、移动电话、智能电话、平板个人计算机(PC)、电子手表、智能手表、手表电话、头戴式显示器、移动通信终端、电子记事本、电子书、便携式多媒体播放器(PMP)、导航装置、游戏控制台、数码相机和摄像机。
显示装置10可以包括包含显示屏幕的显示面板。显示面板的示例包括无机发光二极管(ILED)显示面板、有机LED(OLED)显示面板、量子点发光二极管(QLED)显示面板、等离子体显示面板(PDP)和场发射显示(FED)面板。显示装置10的显示面板将在下文中被描述为ILED显示面板，但是本公开不限于此。
显示装置10的形状可以变化。例如，显示装置10可以具有在水平方向上比在竖直方向上延伸得长的矩形形状、在竖直方向上比在水平方向上延伸得长的矩形形状、正方形形状、具有圆形的(倒圆的)角的矩形形状、另一多边形形状或圆形形状。显示装置10的显示区域DPA可以具有与显示装置10的形状类似的形状。图1示出了显示装置10和显示区域DPA具有在水平方向上比在竖直方向上延伸得长的矩形形状。
显示装置10可以包括显示区域DPA和非显示区域NDA。显示区域DPA是其中显示图像的区域，非显示区域NDA是其中不显示图像的区域。显示区域DPA也可以被称为有效区域，非显示区域NDA也可以被称为无效区域。显示区域DPA可以大体上占据显示装置10的中间部分。
显示区域DPA可以包括像素PX。像素PX可以在行方向和列方向上布置。像素PX可以在平面图中具有矩形形状或正方形形状，但是本公开不限于此。作为另一示例，像素PX可以相对于第一方向DR1或第二方向DR2具有倾斜的菱形形状。作为另一示例，像素PX可以以条纹方式或
Figure BDA0003010966690000071
方式布置。像素PX中的每个可以包括发射预定波长范围的光的一个或更多个发光元件30(见图2)，以发射预定颜色的光。
非显示区域NDA可以设置在显示区域DPA的外围上。非显示区域NDA可以围绕整个显示区域DPA或显示区域DPA的一部分。显示区域DPA可以具有矩形形状，并且非显示区域NDA可以与显示区域DPA的四条边相邻地设置。非显示区域NDA可以形成显示装置10的边框。包括在显示装置10中的布线或电路驱动器可以设置在非显示区域NDA中，或者外部装置可以安装在非显示区域NDA中。
图2是图1的显示装置的像素的示意性平面图。
参照图2，像素PX可以包括子像素PXn(其中，n是1至3的整数)。例如，像素PX可以包括第一子像素PX1、第二子像素PX2和第三子像素PX3。第一子像素PX1可以发射第一颜色的光，第二子像素PX2可以发射第二颜色的光，并且第三子像素PX3可以发射第三颜色的光。第一颜色、第二颜色和第三颜色可以分别是蓝色、绿色和红色，但是本公开不限于此。作为另一示例，子像素PXn可以发射相同的颜色的光。图2示出了像素PX包括三个子像素PXn，但是本公开不限于此。作为另一示例，像素PX可以包括多于三个子像素PXn。
子像素PXn中的每个可以包括发射区域EMA和非发射区域。发射区域EMA可以是其中设置有一个或更多个发光元件30以发射特定波长范围的光的区域，并且非发射区域可以是从发光元件30发射的光不延伸到其并且因此没有光从其发射的区域。发射区域EMA可以包括其中设置有发光元件30的区域和输出从发光元件30发射的光的区域。
然而，本公开不限于此。发射区域EMA还可以包括其中从发光元件30发射的光被另一元件反射或折射的区域。发光元件30可以设置在子像素PXn中，并且包括设置有发光元件30的区域和与设置有发光元件30的区域相邻的区域的发射区域EMA可以被形成。
子像素PXn中的每个可以包括设置在非发射区域中的切割区域CBA。切割区域CBA可以设置在发射区域EMA的在第二方向DR2上的一侧上。切割区域CBA可以在第二方向DR2上设置在一对相邻的子像素PXn的发射区域EMA之间。在显示装置10的显示区域DPA中，可以布置有发射区域EMA和切割区域CBA。例如，发射区域EMA和切割区域CBA可以在第一方向DR1上一个接一个地布置，并且发射区域EMA和切割区域CBA可以在第二方向DR2上交替地布置。在切割区域CBA之间的在第一方向DR1上的距离可以小于在发射区域EMA之间的在第一方向DR1上的距离。第二堤(bank)45可以设置在切割区域CBA与发射区域EMA之间，并且切割区域CBA与发射区域EMA之间的距离可以由第二堤45的宽度确定。没有发光元件30设置在切割区域CBA中，使得没有光从切割区域CBA发射，但是设置在子像素PXn中的每个中的电极21和22的部分可以在对应的切割区域CBA中设置成彼此分离。
图3是沿着图2的线Q1-Q1'、线Q2-Q2'和线Q3-Q3'截取的示意性剖视图。图4是沿着图2的线Q4-Q4'截取的示意性剖视图。图5是沿着图2的线Q5-Q5'截取的示意性剖视图。特别地，图3示出了图2的第一子像素PX1的示意性剖视图，但是图3中所示出的第一子像素PX1的结构可以直接适用于其它像素PX或其它子像素PXn。图3示出了第一子像素PX1的第一发光元件30A和第二发光元件30B的沿着第一方向DR1截取的示意性剖视图。图4示出了第一子像素PX1的其上未设置发光元件30的第一图案70的示意性剖视图，并且图5示出了第一子像素PX1的其上设置有发光元件30的第一图案70的示意性剖视图。
参照图3至图5并且进一步参照图2，显示装置10可以包括第一基底11和设置在第一基底11上的半导体层、导电层和绝缘层。
第一基底11可以是绝缘基底。第一基底11可以由诸如玻璃、石英或聚合物树脂的绝缘材料形成。另外，第一基底11可以是刚性基底，但可以是可弯曲的、可折叠的或可卷曲的柔性基底。
阻光层BML可以设置在第一基底11上。阻光层BML设置为与第一晶体管TR1的有源层ACT叠置。阻光层BML可以包括能够阻挡光的材料，并且可以防止光入射在第一晶体管TR1的有源层ACT上。例如，阻光层BML可以由能够阻挡光的透射的不透明金属形成，但是本公开不限于此。在一些实施例中，可以不设置阻光层BML。
缓冲层12可以设置在第一基底11和阻光层BML的整个表面上。缓冲层12可以形成在第一基底11上，以保护易受湿气影响的第一晶体管TR1免受可能穿透第一基底11的湿气的影响并且可以执行表面平坦化功能。缓冲层12可以包括交替堆叠的无机层。例如，缓冲层12可以形成为多层膜，其中交替堆叠包括氧化硅(SiOx)、氮化硅(SiNx)和氮氧化硅(SiON)中的至少一种的无机层。
半导体层设置在缓冲层12上。半导体层可以包括第一晶体管TR1的有源层ACT。半导体层可以设置为与在第一栅极导电层中的栅电极GE部分地叠置。
图3仅示出了第一子像素PX1的第一晶体管TR1，但是包括在第一子像素PX1中的晶体管的数量没有具体地限制。第一子像素PX1可以包括多于一个晶体管。例如，第一子像素PX1可以包括包含第一晶体管TR1的多于一个晶体管，例如两个或三个晶体管。
半导体层可以包括多晶硅、单晶硅或氧化物半导体。在半导体层包括氧化物半导体的情况下，有源层ACT可以包括导体区域ACT_a和ACT_b以及在导体区域ACT_a和ACT_b之间的沟道区域ACT_c。氧化物半导体可以是包括铟(In)的氧化物半导体。在一些实施例中，氧化物半导体可以是氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟镓(IGO)、氧化铟锌锡(IZTO)、氧化铟镓锡(IGTO)、氧化铟镓锌(IGZO)或氧化铟镓锌锡(IGZTO)，但是本公开不限于此。
作为另一示例，半导体层可以包括通过使非晶硅结晶而形成的多晶硅。在这种情况下，有源层ACT的导体区域ACT_a和ACT_b可以是掺杂有杂质的区域。
第一栅极绝缘层13设置在半导体层和缓冲层12上。第一栅极绝缘层13可以包括半导体层，并且可以设置在缓冲层12上。第一栅极绝缘层13可以用作晶体管中的每个的栅极绝缘膜。第一栅极绝缘层13可以形成为包括无机材料(诸如以SiOx、SiNx或SiON为例)的无机层，或者形成为SiOx、SiNx和/或SiON的堆叠件。
第一栅极导电层设置在第一栅极绝缘层13上。第一栅极导电层可以包括第一晶体管TR1的栅电极GE和存储电容器的第一电容器电极CSE。栅电极GE可以在厚度方向上设置为与有源层ACT的沟道区域ACT_c叠置。第一电容器电极CSE可以在厚度方向上设置为与第一晶体管TR1的第二源/漏电极SD2叠置。在一些实施例中，第一电容器电极CSE可以连接到栅电极GE并且与栅电极GE集成到单个层中，并且该单个层可以部分地包括栅电极GE和第一电容器电极CSE。第一电容器电极CSE可以在厚度方向上设置为与第一源/漏电极SD1叠置，使得存储电容器可以形成在第一电容器电极CSE与第一源/漏电极SD1之间。
第一栅极导电层可以形成为包括钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金的单层膜或多层膜，但是本公开不限于此。
第一钝化层15设置在第一栅极导电层上。第一钝化层15可以覆盖第一栅极导电层或与第一栅极导电层叠置以保护第一栅极导电层。第一钝化层15可以形成为包括无机材料(诸如以SiOx、SiNx或SiON为例)的无机层，或者形成为SiOx、SiNx和/或SiON的堆叠件。
第一数据导电层设置在第一钝化层15上。第一数据导电层可以包括第一源/漏电极SD1、第二源/漏电极SD2和数据线DTL。
第一晶体管TR1的源/漏电极SD1和SD2可以经由穿透第一钝化层15和第一栅极绝缘层13的接触孔与有源层ACT的导体区域ACT_a和ACT_b电接触。第一晶体管TR1的第二源/漏电极SD2可以经由另一接触孔电连接到阻光层BML。
数据线DTL可以将数据信号施加到第一子像素PX1的其它晶体管(未示出)。尽管未特别地示出，但是数据线DTL可以电连接到其它晶体管的源/漏电极，并且可以将数据信号传输到其它晶体管的源/漏电极。
第一数据导电层可以形成为包括Mo、Al、Cr、Au、Ti、Ni、Nd、Cu或其合金的单层膜或多层膜，但是本公开不限于此。
第一层间绝缘层17设置在第一数据导电层上。第一层间绝缘层17可以用作第一数据导电层与设置在第一数据导电层上的层之间的绝缘膜。另外，第一层间绝缘层17可以覆盖第一数据导电层或与第一数据导电层叠置，以保护第一数据导电层。第一层间绝缘层17可以形成为包括无机材料(诸如以SiOx、SiNx或SiON为例)的无机层，或者形成为SiOx、SiNx和/或SiON的堆叠件。
第二数据导电层设置在第一层间绝缘层17上。第二数据导电层可以包括第一电压线VL1、第二电压线VL2和第一导电图案CDP。可以将提供到第一晶体管TR1的高电位电压(或第一电源电压)施加到第一电压线VL1，并且可以将提供到第二电极22的低电位电压(或第二电源电压)施加到第二电压线VL2。在显示装置10的制造期间，还可以将用于使发光元件30对准的发光元件对准信号施加到第二电压线VL2。
第一导电图案CDP可以经由形成在第一层间绝缘层17中的接触孔电连接到第一晶体管TR1的第二源/漏电极SD2。第一导电图案CDP可以与将在下面描述的第一电极21电接触。第一晶体管TR1可以经由第一导电图案CDP将从第一电压线VL1施加的第一电源电压传输到第一电极21。第二数据导电层示出为包括一条第一电压线VL1和一条第二电压线VL2，但是本公开不限于此。作为另一示例，第二数据导电层可以包括多于一条第一电压线VL1和多于一条第二电压线VL2。
第二数据导电层可以形成为包括Mo、Al、Cr、Au、Ti、Ni、Nd、Cu或其合金的单层膜或多层膜，但是本公开不限于此。
第一平坦化层19设置在第二数据导电层上。第一平坦化层19可以包括有机绝缘材料(诸如以聚酰亚胺(PI)为例)，并且可以执行表面平坦化功能。
第一堤40、第一图案70、电极21和22、发光元件30、第二堤45和接触电极26和27可以设置在第一平坦化层19上。绝缘层51、52、53和54可以进一步设置在第一平坦化层19上。
第一堤40可以直接设置在第一平坦化层19上。第一堤40可以在第一子像素PX1内在第二方向DR2上延伸，可以不延伸到第一子像素PX1的在第二方向DR2上的邻近的子像素PXn中，并且可以设置在第一子像素PX1的发射区域EMA中。第一堤40可以在第一方向DR1上设置为彼此间隔开，并且可以形成待设置有发光元件30的区域。第一堤40可以设置在每个子像素PXn中，以在显示装置10的显示区域DPA中形成线性图案。两个第一堤40示出为设置在第一子像素PX1中，但是本公开不限于此。根据下面将描述的电极21和22的数量，可以在第一子像素PX1中设置多于两个第一堤40。
第一堤40可以从第一平坦化层19的顶表面至少部分地突出。第一堤40的突出的部分可以具有倾斜的侧表面，并且从发光元件30发射的光可以朝向倾斜的侧表面行进。设置在第一堤40上的电极21和22可以包括具有高反射率的材料，并且从发光元件30发射的光可以被反射以在从第一平坦化层19向上的方向上发射。例如，第一堤40不仅可以提供其中布置有发光元件30的区域，而且还可以用作能够在从第一平坦化层19向上的方向上反射从发光元件30发射的光的反射阻挡件。第一堤40的侧面可以是线性倾斜的，但是本公开不限于此。作为另一示例，第一堤40可以具有带有弯曲外表面的半圆形形状或椭圆形形状。第一堤40可以包括有机绝缘材料(诸如PI)，但是本公开不限于此。
显示装置10可以包括设置在第一堤40之间的第一图案70。第一图案70可以具有比第一堤40的宽度小的宽度，并且可以在第一堤40之间在第二方向DR2上设置为彼此间隔开。第一图案70的宽度可以小于第一堤40之间的距离，并且第一图案70可以与第一堤40间隔开。在一些实施例中，第一图案70和第一堤40可以包括相同的材料并且可以同时形成。
如上面已经提及的，第一堤40可以形成待设置有发光元件30的区域。在显示装置10的制造期间，可以将具有分散在其中的发光元件30的墨水喷射在电极21和22上，并且可以通过在电极21和22之间产生的电场将发光元件30布置在电极21和22上。在此，第一堤40可以从第一平坦化层19的顶表面突出以限定第一堤40之间的区域和第一堤40的外部上的区域，并且可以引导发光元件30以放置在第一堤40之间。类似地，设置在第一堤40之间的第一图案70可以在设置有发光元件30的第一堤40之间的区域中产生高度差。因此，可以将设置有第一图案70的区域与在第二方向DR2上彼此间隔开的第一图案70之间的区域区分开，并且可以引导发光元件30以放置在第一图案70之间。结果，发光元件30可以密集地布置在第一堤40之间的特定区域中，并且发光元件30中的每个的两端可以适当地布置在电极21和22上。下面将详细描述第一图案70。
电极21和22设置在第一堤40和第一平坦化层19上。电极21和22可以包括第一电极21和第二电极22。第一电极21和第二电极22可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此间隔开。
第一电极21和第二电极22可以在每个子像素PXn中在第二方向DR2上延伸，并且可以通过对应的子像素PXn的切割区域CBA与其它电极21和22分离。在一些实施例中，切割区域CBA可以在第二方向DR2上设置在两个相邻的子像素PXn的发射区域EMA之间，并且两个相邻的子像素PXn中的一个的第一电极21和第二电极22可以与另一子像素PXn的第一电极21和第二电极22分离，但是本公开不限于此。作为另一示例，一些电极21和22可以不在子像素PXn之间分段，而是可以在第二方向DR2上延伸横跨每对相邻的子像素PXn之间的边界，或者第一电极21和第二电极22中的仅一个可以在子像素PXn之间分段。
第一电极21可以经由第一接触孔CT1电连接到第一晶体管TR1，并且第二电极22可以经由第二接触孔CT2电连接到第二电压线VL2。例如，第一电极21可以经由第一接触孔CT1与第一导电图案CDP电接触，第一接触孔CT1在第二堤45在第一方向DR1上延伸的区域中穿透第一平坦化层19，并且第二电极22可以经由第二接触孔CT2与第二电压线VL2电接触，第二接触孔CT2在第二堤45在第一方向DR1上延伸的区域中穿透第一平坦化层19。然而，本公开不限于该示例。在另一示例中，第一接触孔CT1和第二接触孔CT2可以设置在由第二堤45围绕的发射区域EMA中，而不与第二堤45叠置。
一个第一电极21和一个第二电极22示出为设置在每个子像素PXn中，但是本公开不限于此。可以在每个子像素PXn中设置多于一个第一电极21和多于一个第二电极22。另外，在每个子像素PXn中，第一电极21和第二电极22可以不必在一个方向上延伸，而是可以以各种其它方式布置。例如，第一电极21和第二电极22可以部分地弯曲或弯折，或者第一电极21和第二电极22中的一个可以设置为围绕另一电极。
第一电极21和第二电极22可以设置在它们相应的第一堤40上。在一些实施例中，第一电极21和第二电极22可以形成为具有比第一堤40的宽度大的宽度。例如，第一电极21和第二电极22可以形成为覆盖它们相应的第一堤40的外表面。第一电极21和第二电极22可以设置在它们相应的第一堤40的侧面上，并且第一电极21与第二电极22之间的距离可以小于第一堤40之间的距离。第一电极21和第二电极22可以至少部分地直接设置在第一平坦化层19上，并且因此可以在同一平面上。
电极21和22可以包括具有高反射率的导电材料。例如，电极21和22可以包括具有高反射率的金属(诸如Ag、Cu或Al)，或者可以包括Al、Ni或La的合金。电极21和22可以反射从发光元件30发射的光，以在从每个子像素PXn向上的方向上朝向第一堤40的侧面行进。
然而，本公开不限于此，并且电极21和22还可以包括透明导电材料。例如，电极21和22可以包括诸如ITO、IZO或ITZO的材料。在一些实施例中，电极21和22中的每个可以形成其中透明导电材料和具有高反射率的金属堆叠成多于一个层的结构，或者可以形成为包括透明导电材料和具有高反射率的金属的单层。例如，电极21和22中的每个可以具有ITO/Ag/ITO、ITO、ITO/Ag/IZO或ITO/Ag/ITZO/IZO的堆叠件。
电极21和22可以电连接到发光元件30，并且预定电压可以施加到电极21和22中的每个，使得发光元件30可以发射光。例如，电极21和22可以经由下面将描述的接触电极26和27电连接到发光元件30，并且可以经由接触电极26和27将施加到其的电信号传输到发光元件30。
第一电极21和第二电极22中的一个电极可以电连接到发光元件30的阳极电极，并且第一电极21和第二电极22中的另一电极可以电连接到发光元件30的阴极电极。然而，本公开不限于此。作为另一示例，第一电极21和第二电极22中的一个电极可以电连接到发光元件30的阴极电极，并且第一电极21和第二电极22中的另一电极可以电连接到发光元件30的阳极电极。
电极21和22可以用于在每个子像素PXn中产生电场以使发光元件30对准。发光元件30可以通过形成在第一电极21与第二电极22之间的电场布置在第一电极21与第二电极22之间。可以经由喷墨印刷将发光元件30喷射在电极21和22上。如果包括发光元件30的墨水喷射在电极21和22上，则对准信号可以施加到电极21和22以产生电场。分散在墨水中的发光元件30可以接收来自在电极21和22之间产生的电场的介电泳力，并且因此可以在电极21和22上适当地对准。
第一绝缘层51设置在第一平坦化层19上。第一绝缘层51可以设置为覆盖第一平坦化层19之上的第一堤40、第一电极21和第二电极22以及第一图案70，但是暴露第一电极21和第二电极22的顶表面的部分。换句话说，第一绝缘层51可以基本上形成在第一平坦化层19的整个表面上，并且可以包括暴露第一电极21和第二电极22的部分的开口(未示出)。
例如，第一绝缘层51的顶表面的部分可以在第一电极21与第二电极22之间凹陷以产生高度差。当第一绝缘层51设置为覆盖第一堤40之间的第一图案70时，高度差可以沿着第一图案70沿其布置的方向(即，沿着第二方向DR2)在第一绝缘层51的顶表面的部分中产生。由于第一绝缘层51设置为覆盖第一电极21和第二电极22，所以即使在未设置第一图案70的区域中，即使在第一绝缘层51的顶表面的在第一电极21与第二电极22之间的部分中也可以产生高度差。然而，本公开不限于此。
第一绝缘层51可以保护第一电极21和第二电极22，并且可以使第一电极21和第二电极22彼此绝缘。另外，第一绝缘层51可以防止设置在第一绝缘层51上的发光元件30与其它元件直接接触并被其它元件损坏。
第二堤45可以设置在第一绝缘层51上。在平面图中，第二堤45可以包括在第一方向DR1上延伸的部分和在第二方向DR2上延伸的部分，并且可在显示区域DPA的整个表面上以网格图案布置。第二堤45可以沿着每个子像素PXn的边界设置以限定每个子像素PXn。
第二堤45可以设置为围绕每个子像素PXn的发射区域EMA和切割区域CBA，以使每个子像素PXn的发射区域EMA和切割区域CBA分离。第一电极21和第二电极22可以横跨第二堤45的在第一方向DR1上延伸的部分在第二方向DR2上延伸。第二堤45的在第二方向DR2上延伸的部分可以在每对相邻的子像素PXn的发射区域EMA之间具有比在每对相邻的子像素PXn的切割区域CBA之间的宽度大的宽度。因此，切割区域CBA之间的距离可以小于发射区域EMA之间的距离。
第二堤45可以形成为具有比第一堤40的高度大的高度。第二堤45可以防止在显示装置10的制造期间的喷墨印刷工艺期间墨水在不同的子像素PXn之间溢出。第二堤45可以在不同的子像素PXn之间分离具有分散在其中的发光元件30的墨水，并且可以防止墨水的混合。与第一堤40一样，第二堤45可以包括聚酰亚胺(PI)，但是本公开不限于此。
发光元件30可以设置在第一绝缘层51上。发光元件30可以设置为在电极21和22沿其延伸的方向上(即，在第二方向DR2上)彼此间隔开，并且可以彼此基本上平行地对准。发光元件30之间的距离没有具体地限制。发光元件30可以在一个方向上延伸，并且电极21和22沿其延伸的方向可以与发光元件30沿其延伸的方向形成基本上直角。然而，本公开不限于此。作为另一示例，发光元件30可以相对于电极21和22沿其延伸的方向对角地布置。
发光元件30可以包括具有不同的材料的发光层36(见图9)，并且可以将不同的波长范围的光发射到外部。显示装置10可以包括发射不同的波长范围的光的发光元件30。因此，第一子像素PX1、第二子像素PX2和第三子像素PX3可以分别发射第一颜色、第二颜色和第三颜色的光，但是本公开不限于此。作为另一示例，子像素PXn可以包括相同的类型的发光元件30，并且可以发射基本上相同的颜色的光。
发光元件30可以布置在第一堤40之间，使得发光元件30的两端可以放置在电极21和22上。例如，发光元件30的第一端可以设置在第一电极21上，并且发光元件30的第二端可以设置在第二电极22上。发光元件30的长度可以大于第一电极21与第二电极22之间的距离，并且发光元件30中的每个的两端可以设置在第一电极21和第二电极22上。
发光元件30可以设置在第一图案70之间或第一图案70上。例如，发光元件30可以包括设置在未设置第一图案70的区域中的第一发光元件30A和设置在第一图案70上的第二发光元件30B。第一绝缘层51可以设置在第一堤40之间以及第一电极21与第二电极22之间以覆盖第一图案70。设置在第一绝缘层51上的发光元件30可以设置在第一绝缘层51的在第一图案70之间相对低的位置的部分上，并且发光元件30中的至少一些可以在厚度方向上设置为与第一图案70叠置。图3示出了第一发光元件30A中的一个的从一端到另一端截取的示意性剖视图，图5示出了第二发光元件30B中的一个的从一端到另一端截取的示意性剖视图。例如，第一图案70可以设置在第一堤40之间以在第一绝缘层51中产生高度差，并且发光元件30可以包括位于相对低的位置的第一发光元件30A和位于相对高的位置的第二发光元件30B。尽管设置了第一图案70，但是大部分发光元件30可以是位于相对低的位置的第一发光元件30A。第一发光元件30A可以是通过由第一图案70产生的高度差引导以使其两端放置在电极21和22上的发光元件30。发光元件30中的一些(例如，第二发光元件30B)可以位于相对高的位置(例如，在第一图案70上)，并且可以电连接到第一电极21和第二电极22。
然而，本公开不限于此。作为另一示例，根据第一图案70的布置和形状，发光元件30可以不布置在第一图案70上，并且这将在下面描述。
在发光元件30中的每个中，可以在垂直于第一基底11或第一平坦化层19的顶表面的方向上设置层。发光元件30可以布置为使得发光元件30沿其延伸的方向可以平行于第一平坦化层19，并且包括在发光元件30中的每个中的半导体层可以在平行于第一平坦化层19的顶表面的方向上顺序地设置。然而，本公开不限于此。作为另一示例，包括在发光元件30中的每个中的半导体层可以在垂直于第一平坦化层19的方向上设置。
发光元件30中的每个的两端可以与接触电极26和27电接触。例如，绝缘膜38(见图9)可以不形成在发光元件30中的每个的端部上，使得包括在发光元件30中的每个中的半导体层中的一些可以被暴露并且因此可以与接触电极26和27电接触，但是本公开不限于此。作为另一示例，可以从发光元件30的至少部分去除绝缘膜38，使得发光元件30中的每个的半导体层的侧面可以在发光元件30中的每个的两端处部分地暴露，并且因此可以与接触电极26和27直接接触。
第二绝缘层52可以设置在发光元件30的部分上。例如，第二绝缘层52可以设置为围绕发光元件30的外表面的部分，但不覆盖发光元件30中的每个的两端。接触电极26和27可以与发光元件30中的每个的未被第二绝缘层52覆盖的两端电接触。在平面图中，第二绝缘层52的在发光元件30上的部分可以在第一绝缘层51上设置为在第二方向DR2上延伸，因此在第一子像素PX1中形成线性图案或岛状图案。第二绝缘层52可以在显示装置10的制造期间保护并固定发光元件30。
接触电极26和27和第三绝缘层53可以设置在第二绝缘层52上。
接触电极26和27可以在一个方向上延伸。第一接触电极26和第二接触电极27可以分别设置在第一电极21和第二电极22的部分上。第一接触电极26可以设置在第一电极21上，第二接触电极27可以设置在第二电极22上，并且第一接触电极26和第二接触电极27可以在第二方向DR2上延伸。第一接触电极26和第二接触电极27可以在第一方向DR1上彼此间隔开并彼此面对，并且可以在第一子像素PX1的发射区域EMA中形成条纹图案。
在一些实施例中，第一接触电极26和第二接触电极27的宽度可以与第一电极21和第二电极22的宽度相同或小于第一电极21和第二电极22的宽度。第一接触电极26和第二接触电极27可以设置为与发光元件30中的每个的两端电接触并且覆盖第一电极21和第二电极22的顶表面的部分。
接触电极26和27可以与发光元件30和电极21和22电接触。包括在发光元件30中的每个中的半导体层可以在发光元件30中的每个的两端处被暴露，并且第一接触电极26和第二接触电极27可以在发光元件30中的每个的半导体层被暴露的两端处与发光元件30电接触。发光元件30的第一端可以经由第一接触电极26电连接到第一电极21，并且发光元件30的第二端可以经由第二接触电极27电连接到第二电极22。
一个第一接触电极26和一个第二接触电极27示出为设置在第一子像素PX1中，但是本公开不限于此。第一接触电极26和第二接触电极27的数量可以根据设置在第一子像素PX1中的第一电极21和第二电极22的数量而变化。
第三绝缘层53设置在第一接触电极26上。第三绝缘层53可以使第一接触电极26和第二接触电极27彼此电绝缘。第三绝缘层53可以设置为覆盖第一接触电极26，但是可以不设置在发光元件30的第二端上，使得发光元件30可以与第二接触电极27电接触。第三绝缘层53可以在第二绝缘层52的顶表面上与第一接触电极26和第二接触电极27部分地接触。第三绝缘层53的与第二电极22相邻或设置有第二电极22的侧表面可以与第二绝缘层52的对应的侧表面对齐。第三绝缘层53也可以设置在第一子像素PX1的非发射区域中，例如，在第一平坦化层19上设置在第一绝缘层51上，但是本公开不限于此。
第二接触电极27设置在第二电极22、第二绝缘层52和第三绝缘层53上。第二接触电极27可以与发光元件30的第二端和第二电极22的顶表面的暴露部分电接触。发光元件30的第二端可以经由第二接触电极27电连接到第二电极22。
第二接触电极27可以与第二绝缘层52、第三绝缘层53、第二电极22和发光元件30部分地接触。第一接触电极26和第二接触电极27可以不与第二绝缘层52和第三绝缘层53接触，但是本公开不限于此。在一些实施例中，可以不设置第三绝缘层53。
接触电极26和27可以包括导电材料。接触电极26和27可以包括ITO、IZO、ITZO或Al。例如，接触电极26和27可以包括透明导电材料，并且从发光元件30发射的光可以朝向电极26和27行进通过接触电极26和27。然而，本公开不限于此。
第四绝缘层54可以设置在第一基底11的整个表面上。第四绝缘层54可以保护设置在第一基底11上的元件免受外部环境的影响。
第一绝缘层51、第二绝缘层52、第三绝缘层53和第四绝缘层54可以包括无机绝缘材料或有机绝缘材料。例如，第一绝缘层51、第二绝缘层52、第三绝缘层53和第四绝缘层54可以包括无机绝缘材料(诸如SiOx、SiNx、氮氧化硅(SiOxNy)、氧化铝(Al2O3)或氮化铝(AlN))。在另一示例中，第一绝缘层51、第二绝缘层52、第三绝缘层53和第四绝缘层54可以包括有机绝缘材料(诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯撑(polyphenylene)树脂、聚苯硫醚树脂、苯并环丁烯、cardo树脂、硅氧烷树脂、倍半硅氧烷树脂、聚甲基丙烯酸甲酯、聚碳酸酯或聚甲基丙烯酸甲酯-聚碳酸酯合成树脂)。然而，本公开不限于这些示例。
图6是图4的部分QA的放大示意性剖视图。图7是沿着图2的线Q6-Q6'截取的示意性剖视图。特别地，图6示出了设置有图4的第一图案70的部分的放大示意性剖视图，并且图7示出了在第一堤40之间与第一图案70一起在第二方向DR2上布置的发光元件30的示意性剖视图。
参照图6和图7并且进一步参照图3至图5，第一图案70可以在第一堤40之间设置成在第二方向DR2上彼此间隔开。覆盖第一图案70的第一绝缘层51设置为符合由在第一堤40之间设置在第一绝缘层51下方的第一图案70产生的高度差。在显示装置10的制造期间，可以在形成第一绝缘层51和第二堤45之后将包括发光元件30的墨水喷射到第一子像素PX1中。发光元件30可以在分散在墨水中的同时喷射到电极21和22上，并且当发光元件30的位置和对准方向由于在电极21和22之间形成的电场而改变时，发光元件30可以布置为使得其两端可以放置在电极21和22上。
分散在墨水中的发光元件30可以随机地放置在由第二堤45围绕的发射区域EMA内，或者甚至可以放置在除了第一堤40之间的区域之外的区域中。放置在除了第一堤40之间的区域之外的区域中的发光元件30可以不电连接到电极21和22，并且在显示装置10的制造期间可能损失。如果发光元件30损失率高，由于需要喷射相当大量的墨水以在每个子像素PXn中保持预定数量的发光元件30，因此工艺产率可能降低。
由于第一堤40的顶表面从第一平坦化层19突出，因此发射区域EMA可以被适当地限定，并且相当大量的发光元件30可以被引导为放置在由第一堤40限定的空间内。类似地，由于第一图案70的顶表面从第一平坦化层19升高，因此第一堤40之间的区域可以被适当地划分。第一绝缘层51可以在第一图案70上比在第一图案70之间位于高的位置，如果发光元件30的位置由于电场而改变，则分散在墨水中的发光元件30可以被引导到第一图案70彼此间隔开的区域中。例如，如图6和图7中所示出的，相对于第一基底11的顶表面或第一平坦化层19的顶表面，第一绝缘层51可以在第一图案70之间比在第一图案70上位于低的位置。分散在墨水中的发光元件30中的一些可以被引导以设置在第一绝缘层51的位于相对低的位置的部分上。
与第一堤40一样，第一图案70可以引导发光元件30放置在发射区域EMA中的特定位置处，结果，可以在第一堤40之间布置相当大量的发光元件30。因此，可以减少在显示装置10的制造期间可能损失的发光元件30的数量，并且可以在第一堤40之间布置发光元件30使得其两端可以放置在电极21和22上。结果，可以防止接触电极26和27与发光元件30之间的任何接触缺陷。
发光元件30可以包括在厚度方向上设置为不与第一图案70叠置的第一发光元件30A，并且第一发光元件30A可以布置为使得其两端可以放置在第一电极21和第二电极22上。第一发光元件30A可以对准使得其两端可以放置在期望的位置处。然而，即使发光元件30设置在第一图案70上，发光元件30也可以电连接到电极21和22，只要发光元件30的两端可以适当地与接触电极26和27电接触即可。
发光元件30还可以包括在厚度方向上设置为与第一图案70叠置的第二发光元件30B。大部分发光元件30(即，第一发光元件30A)可以设置为不与第一图案70叠置，但是发光元件30中的至少一些可以设置在第一图案70上以与接触电极26和27电接触。第二发光元件30B可以设置在第一图案70上以位于比第一发光元件30A高的位置。相对于第一基底11的顶表面或第一平坦化层19的顶表面，第一发光元件30A可以位于比第二发光元件30B低的位置。第一发光元件30A与第二发光元件30B之间的高度差可以根据第一图案70的厚度而变化。
第一图案70可以足够厚以通过由第一绝缘层51在第一堤40之间产生的高度差引导发光元件30布置在第一图案70之间。第一图案70的厚度DP可以比电极21和22的厚度DE大。由于电极21和22的存在，第一绝缘层51可以相对于第一平坦化层19的顶表面在第一堤40之间产生高度差。第一绝缘层51的覆盖第一电极21和第二电极22的部分可以位于比第一绝缘层51的设置在第一平坦化层19的顶表面上的部分高的位置。由于第一图案70的厚度DP大于电极21和22的厚度DE，因此第一绝缘层51的设置在第一图案70上的部分可以位于比第一绝缘层51的设置在第一平坦化层19或电极21和22上的部分高的位置。第一图案70可以在第一堤40之间产生显著的高度差，结果，可以引导发光元件30放置在特定位置处。
例如，第一图案70的宽度W1可以小于第一电极21与第二电极22之间的距离W3，并且第一图案70可以设置在第一电极21与第二电极22之间。电极21和22可以设置为与第一图案70中的每个的两个侧表面间隔开，并且在电极21和22之间产生的高度差可以有效地引导发光元件30放置在特定位置处。
第一图案70的宽度W1可以大于第二绝缘层52的宽度W2。第二绝缘层52可以设置为围绕发光元件30的外表面的部分，因此固定发光元件30。第二绝缘层52的宽度W2可以小于发光元件30的长度h(见图9)，使得发光元件30中的每个的两端可以被暴露以与接触电极26和27电接触。第一图案70可以具有甚至第二发光元件30B可以放置为平行于第一平坦化层19的顶表面的这样的预定宽度。如果第一图案70的宽度W1太小，则设置在第一图案70上的第一绝缘层51可能不能为第二发光元件30B的布置提供足够的空间，并且第二发光元件30B可能倾斜地布置。第一图案70可以形成为具有比第二绝缘层52的宽度大的宽度，并且可以为其上布置第二发光元件30B提供足够的空间。
然而，第一图案70的宽度W1和厚度DP没有具体地限制。作为另一示例，第一图案70的宽度W1可以等于或大于第一电极21与第二电极22之间的距离W3，并且甚至可以大于发光元件30的长度h。第一图案70和第一堤40可以同时形成，或者第一图案70可以在形成第一堤40之后通过单独的图案化形成。在一些实施例中，第一图案70可以与设置在第一图案70下方的第一平坦化层19一体地形成。
显示装置10可以包括在一个方向上布置在第一堤40之间的第一图案70。在显示装置10的制造期间，可以引导大部分发光元件30在特定位置处对准，并且可以最小化可能从每个子像素PXn损失的发光元件30的数量。
图8是根据本公开的另一实施例的显示装置的示意性局部剖视图。与图4一样，图8示出了其上未设置发光元件30的第一图案70的示意性剖视图。
参照图8，显示装置10可以不包括图4的第三绝缘层53。第二接触电极27可以直接设置在第二绝缘层52的一部分上，并且第一接触电极26和第二接触电极27可以在第二绝缘层52之上彼此间隔开。即使显示装置10不包括第三绝缘层53，第二绝缘层52也包括有机绝缘材料并且可以固定发光元件30。第一接触电极26和第二接触电极27可以通过图案化工艺同时形成。除了不设置第三绝缘层53之外，图8的实施例与图4的实施例几乎相同，因此，将省略其详细描述。
图9是根据本公开的实施例的发光元件的示意性透视图。
参照图9，发光元件30可以是发光二极管(LED)，具体地，是具有几微米至几纳米的尺寸并由无机材料形成的ILED。如果电场在特定方向上形成在两个相对电极之间，则ILED可以在形成有极性的两个电极之间对准。发光元件30可以通过形成在两个电极之间的电场而对准。
发光元件30可以具有在一个方向上延伸的形状。发光元件30可以具有杆、布线或管的形状。例如，发光元件30可以具有圆柱体形状或杆形状，但是本公开不限于此。在另一示例中，发光元件30可以具有诸如规则立方体、长方体或六角柱的多边柱的形状，或者可以具有在一个方向上延伸且具有部分倾斜的外表面的形状。包括在发光元件30中的半导体可以在发光元件30沿其延伸的方向上顺序地设置或堆叠。
发光元件30可以包括掺杂有任意导电类型(例如，p型或n型)的杂质的半导体层。半导体层可以从外部电源接收电信号以发射特定波长范围的光。
参照图9，发光元件30可以包括第一半导体层31、第二半导体层32、发光层36、电极层37和绝缘膜38。
第一半导体层31可以包括n型半导体。例如，在发光元件30发射蓝色波长范围的光的情况下，第一半导体层31可以包括半导体材料AlxGayIn1-x-yN(其中，0≤x≤1，0≤y≤1和0≤x+y≤1)。例如，半导体材料AlxGayIn1-x-yN可以是掺杂有n型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。第一半导体层31可以掺杂有n型掺杂剂，并且n型掺杂剂可以是例如Si、Ge或Sn。例如，第一半导体层31可以是掺杂有n型Si的n-GaN。第一半导体层31可以具有约1.5μm至约5μm的长度，但是本公开不限于此。
第二半导体层32设置在发光层36上。第二半导体层32可以包括p型半导体。例如，在发光元件30发射蓝色波长范围或绿色波长范围的光的情况下，第二半导体层32可以包括半导体材料AlxGayIn1-x-yN(其中，0≤x≤1，0≤y≤1和0≤x+y≤1)。例如，半导体材料AlxGayIn1-x-yN可以是掺杂有p型掺杂剂的AlGaInN、GaN、AlGaN、InGaN、AlN和InN中的至少一种。第二半导体层32可以掺杂有p型掺杂剂，并且p型掺杂剂可以是例如Mg、Zn、Ca、Se或Ba。例如，第二半导体层32可以是掺杂有p型Mg的p-GaN。第二半导体层32可以具有约0.05μm至约0.10μm的长度，但是本公开不限于此。
第一半导体层31和第二半导体层32示出为形成为单层膜，但是本公开不限于此。作为另一示例，根据发光层36的材料，第一半导体层31和第二半导体层32中的每个可以包括多于一个层，诸如以覆层或拉伸应变势垒降低(TSBR)层为例。
发光层36设置在第一半导体层31与第二半导体层32之间。发光层36可以包括单量子阱结构材料或多量子阱结构材料。在发光层36包括具有多量子阱结构的材料的情况下，发光层36可以具有其中多个量子层和多个阱层交替堆叠的结构。发光层36可以通过根据经由第一半导体层31和第二半导体层32施加到其的电信号将电子-空穴对结合来发射光。例如，在发光层36发射蓝色波长范围的光的情况下，量子层可以包括诸如AlGaN或AlGaInN的材料。具体地，在发光层36具有其中多个量子层和多个阱层交替堆叠的多量子阱结构的情况下，量子层可以包括诸如AlGaN或AlGaInN的材料，并且阱层可以包括诸如GaN或AlInN的材料。在发光层36包括AlGaInN作为其量子层和AlInN作为其阱层的情况下，发光层36可以发射具有约450nm至约495nm的中心波长范围的蓝光。
然而，本公开不限于此。作为另一示例，发光层36可以具有其中具有大带隙能量的半导体材料和具有小带隙能量的半导体材料交替堆叠的结构，或者可以根据待发射的光的波长包括III族或V族半导体材料。通过发光层36发射的光的类型没有具体地限制。发光层36可以根据需要发射红色波长范围或绿色波长范围的光来代替蓝光。发光层36可以具有约0.05μm至约0.10μm的长度，但是本公开不限于此。
光不仅可以从发光元件30的在长度方向上的圆周表面发射，而且可以从发光元件30的两侧发射。从发光层36发射的光的方向性没有具体地限制。
电极层37可以是欧姆接触电极，但是本公开不限于此。作为另一示例，电极层37可以是肖特基(Schottky)接触电极。发光元件30可以包括至少一个电极层37。图9示出了发光元件30包括一个电极层37，但是本公开不限于此。作为另一示例，发光元件30可以包括多于一个电极层37，或者可以不设置电极层37。然而，发光元件30的以下描述可以直接适用于具有多于一个电极层37的发光元件30或具有与图9的发光元件30的结构不同的结构的发光元件30。
如果发光元件30电连接到电极(或接触电极)，则电极层37可以减小发光元件30与电极(或接触电极)之间的电阻。电极层37可以包括导电金属。例如，电极层37可以包括Al、Ti、In、Au、Ag、ITO、IZO和ITZO中的至少一种。另外，电极层37可以包括掺杂有n型掺杂剂或p型掺杂剂的半导体材料。但是本公开不限于此。
绝缘膜38设置为围绕第一半导体层31和第二半导体层32以及电极层37。例如，绝缘膜38可以设置为至少围绕发光层36，并且可以在发光元件30沿其延伸的方向上延伸。绝缘膜38可以保护第一半导体层31、发光层36、第二半导体层32和电极层37。例如，绝缘膜38可以形成为围绕第一半导体层31、发光层36、第二半导体层32和电极层37的侧面，但是暴露发光元件30的在长度方向上的两端。
绝缘膜38示出为被形成为在发光元件30的长度方向上延伸并且覆盖第一半导体层31、发光层36、第二半导体层32和电极层37的侧面，但是本公开不限于此。绝缘膜38可以仅覆盖发光层36以及第一半导体层31和第二半导体层32中的一些的侧面，或者可以仅覆盖电极层37的侧面的一部分，使得电极层37的侧面可以被部分地暴露。绝缘膜38可以在与发光元件30的至少一端相邻的区域中形成为在剖视图中呈圆形。
绝缘膜38可以具有约10nm至约1.0μm的厚度，但是本公开不限于此。绝缘膜38可以具有约40nm的厚度。
绝缘膜38可以包括具有绝缘性质的材料，诸如以SiOx、SiNx、SiOxNy、AlN或Al2O3为例。因此，绝缘膜38可以防止如果发光层36放置为与将电信号直接传输到发光元件30的电极直接接触可能发生的任何短路。由于绝缘膜38保护包括发光层36的发光元件30的外表面，所以可以防止发光元件30的发射效率的任何劣化。
在一些实施例中，可以使绝缘膜38的外表面经受表面处理。发光元件30可以在被分散在预定墨水的同时喷射在电极上。在此，可以对绝缘膜38的表面进行疏水处理或亲水处理，以保持分散在墨水中的发光元件30不与其它邻近的发光元件30聚集。
发光元件30的长度h可以在约1μm至约10μm、约2μm至约6μm或约3μm至约5μm的范围内。发光元件30可以具有约30nm至约700nm的直径，并且可以具有1.2至100的高宽比，但是本公开不限于此。根据发光元件30的相应的发光层36的组成，包括在显示装置10中的不同的发光元件30可以具有不同的直径。优选地，发光元件30可以具有约500nm的直径。
将在下文中描述制造显示装置10的方法。
图10至图12是示出根据本公开的实施例的制造显示装置的方法的工艺的示意性剖视图。图13是通过图12中所示出的工艺获得的子像素的示意性平面图。
首先参照图10，准备将设置第一绝缘层51和电极21和22的目标基底SUB。尽管未特别地示出，但是目标基底SUB可以包括第一基底11，并且还可以包括电路元件，该电路元件包括导电层和绝缘层。为了方便，在下文中将第一基底11和电路元件统称为目标基底SUB。
此后，在目标基底SUB上将第一堤40形成为彼此间隔开。如上面已经提及的，第一堤40可以从目标基底SUB的顶表面突出。
此后，参照图11，在目标基底SUB上将第一图案70形成在第一堤40之间。第一图案70可以与第一堤40间隔开，并且可以具有比第一堤40的厚度小的厚度。第一图案70示出为在形成第一堤40之后形成，但是本公开不限于此。作为另一示例，第一图案70和第一堤40可以包括相同的材料并且可以同时形成。例如，可以在第一堤40的形成期间使用半色调掩模同时形成第一堤40和具有与第一堤40的厚度不同的厚度的第一图案70。
此后，参照图12和图13，在第一堤40上形成第一电极层21'和第二电极层22'。第一电极层21'和第二电极层22'在第二方向DR2上延伸，并且彼此间隔开且第一图案70在第一电极层21'与第二电极层22'之间。在显示装置10的制造期间，第一电极层21'和第二电极层22'可以在第二方向DR2上延伸以设置在其它子像素PXn中。在布置发光元件30之后，可以在每个子像素PXn的切割区域CBA中切割第一电极层21'和第二电极层22'，然后可以将第一电极层21'和第二电极层22'分别形成为第一电极21和第二电极22。
第一图案70可以在第一堤40之间或在第一电极层21'与第二电极层22'之间布置成在第二方向DR2上彼此间隔开。第一堤40之间的区域可以被划分为设置有第一图案70的区域和未设置第一图案70的区域，并且设置有第一图案70的区域可以具有与未设置第一图案70的区域的高度不同的高度。此后，形成覆盖第一图案70以及第一电极层21'和第二电极层22'的第一绝缘层51以及设置在第一绝缘层51上的第二堤45，并且在第一堤40之间设置发光元件30。
图14和图15是示出根据本公开的实施例的制造显示装置的方法的工艺的示意性剖视图。
参照图14和图15，形成覆盖第一图案70和电极层21'和22'的第一绝缘材料层51'，并且形成设置在第一绝缘材料层51'上并围绕每个子像素PXn的发射区域EMA和切割区域CBA的第二堤45。第一绝缘材料层51'可以设置在目标基底SUB的整个表面上，并且可以覆盖第一图案70和电极层21'和22'。可以在后续工艺中部分地去除第一绝缘材料层51'，使得电极层21'和22'的顶表面可以被暴露，结果，可以形成第一绝缘层51。如上面已经提及的，第二堤45可以设置为围绕并分离每个子像素PXn，并且还可以分离每个子像素PXn的发射区域EMA和切割区域CBA。
图16是通过图14和图15中所示出的工艺获得的子像素的示意性平面图。图17至图19是示出图16的子像素中的发光元件和第一图案的布置的示意性剖视图。特别地，图17示出了设置在未设置第一图案70的区域中的发光元件30，图18示出了设置在设置有第一图案70的区域中的发光元件30。图19示出了设置在第一图案70之间的发光元件30，第一图案70在第二方向DR2上彼此间隔开。
参照图16至图19，发光元件30设置在第一堤40之间。发光元件30可以设置为使得发光元件30的两端可以放置在第一电极层21'和第二电极层22'上。发光元件30可以在被分散在墨水中的同时喷射到目标基底SUB上。例如，发光元件30可以被制备为分散在墨水中，然后可以通过使用喷墨印刷装置的印刷工艺喷射到目标基底SUB上。由喷墨印刷装置喷射的墨水可以沉降在由第二堤45围绕的每个区域内。第二堤45可以防止墨水在不同的子像素PXn之间溢出。
一旦喷射包括发光元件30的墨水，那么可以通过将电信号施加到电极层21'和22'来将发光元件30布置在第一绝缘材料层51'上。当电信号施加到电极层21'和22'时，电场可以在电极层21'和22'之间产生。分散在墨水中的发光元件30可以接收来自电场的介电泳力，结果，发光元件30的对准方向和位置可以改变，使得发光元件30可以沉降在第一绝缘材料层51'上。在此，发光元件30中的一些(即，发光元件30A)可以如图17中所示出的设置在第一图案70之间，并且发光元件30中的一些(例如，发光元件30B)可以如图18中所示出的设置在第一图案70上。另外，第一图案70中的一些可以其上不设置有发光元件30。第一图案70可以引导发光元件30被放置为使得发光元件30中的每个的两端中的每端可以布置在电极21和22中的对应的一个电极上或电极层21'和22'中的对应的一个电极层上，并且大部分发光元件30可以布置在比第一图案70相对低的位置处。然而，如图5中所示出的，发光元件30中的至少一些可以设置在第一图案70上，并且甚至这些发光元件30可以经由接触电极26和27电连接到电极21和22。
图20和图21是示出根据本公开的实施例的制造显示装置的方法的工艺的示意性剖视图。特别地，图20和图21示出了其上未设置有发光元件30的第一图案70的示意性剖视图。
参照图20，可以通过去除第一绝缘材料层51'的部分以暴露第一电极层21'和第二电极层22'的顶表面来形成第一绝缘层51。第一绝缘层51可以包括开口OP，开口OP暴露电极层21'和22'的部分。电极层21'和22'的由开口OP暴露的顶表面可以与接触电极26和27电接触。
此后，通过切割在每个子像素PXn的切割区域CBA中的第一电极层21'和第二电极层22'来形成第一电极21和第二电极22，并且在发光元件30上形成第二绝缘层52、第三绝缘层53和接触电极26和27。用于使发光元件30对准的电信号可以施加到电连接到每个子像素PXn的电极层21'和22'。然而，为了驱动显示装置10，可以在每个子像素PXn的切割区域CBA中切割并分离电极层21'和22'，由此形成电极21和22，结果，可以经由每个子像素PXn的第一晶体管TR1单独地驱动电极21和22。
此后，尽管未特别地示出，但是可以形成覆盖设置在目标基底SUB上的元件的第四绝缘层54，由此制造显示装置10。
将在下文中描述根据本公开的其它实施例的显示装置。
显示装置10包括在每个子像素PXn中设置在第一堤40之间的第一图案70。图6示出了第一图案70的宽度W1小于电极21和22之间的距离W3，但是本公开不限于此。例如，第一图案70的宽度W1和厚度DP可以变化，只要发光元件30可以被适当地引导以在特定位置处对准即可。
图22至图24是根据本公开的其它实施例的显示装置的示意性局部剖视图。特别地，图22和图23示出了其上未设置有发光元件30的第一图案70_1或70_2的示意性剖视图，并且图24示出了其上设置有第二发光元件30B的第一图案70_3的示意性剖视图。
参照图22，第一图案70_1的宽度W1可以与电极21_1和22_1之间的距离W3相同，并且第一图案70_1可以与电极21_1和22_1电接触。第一图案70_1可以形成为具有相对大的宽度W1并且与电极21_1和22_1电接触，并且设置在第一图案70_1上的第一绝缘层51可以提供其中第二发光元件30B可以水平布置的空间。
参照图23，第一图案70_2的宽度W1可以大于电极21_2和22_2之间的距离W3，并且电极21_2和22_2的不与第一堤40叠置的第一侧可以设置在第一图案70_2上。图23的实施例与其它实施例的不同之处至少在于：由于具有相对大的宽度W1的第一图案70_2，所以电极21_2和22_2的第一侧设置在第一图案70_2上。尽管未特别地示出，但是设置在第一图案70_2上的第二发光元件30B可以布置为使得第二发光元件30B的两端可以放置在电极21_2和22_2上，结果，第二发光元件30B可以与接触电极26和27适当地电接触。在图23的实施例中，与在图5的实施例中不同，可以进一步增加在第一堤40之间电连接到电极21_2和22_2的发光元件30的数量。
如果第一图案70具有相对小的宽度，则第二发光元件30B可能不能与接触电极26和27适当地电接触。根据第一图案70的宽度，发光元件30可以倾斜而不是水平布置，并且由于接触缺陷，电信号可能不能适当地传输到发光元件30。如果发光元件30通过电场对准，则通过控制第一图案70的厚度可以将发光元件30引导以放置在第一图案70之间，而不是在第一图案70上。
参照图24，第一图案70_3的厚度DP_3可以大于电极21和22的厚度DE，但是小于发光元件30的直径DN。如果第一图案70_3的厚度DP_3比发光元件30的直径DN小，则在显示装置10的制造期间，可以通过电场容易地将发光元件30从第一图案70_3上方移开。如果产生用于使发光元件30对准的电场并且电场持续超过预定时间量，则设置在第一图案70_3上的发光元件30可以移动到未设置第一图案70_3的位置。甚至设置在除了第一堤40之间的区域之外的区域中的发光元件30可以在第一图案70_3之上移动。第二发光元件30B示出为设置在第一图案70_3上，但是在实施例中，类似于第一发光元件30A，相当大量的发光元件30可以设置为不与第一图案70_3叠置。由于第一图案70_3具有比发光元件30的直径DN小的厚度DP_3，所以大部分发光元件30可以类似于第一发光元件30A布置。例如，第一图案70_3的厚度DP_3可以小于发光元件30的直径DN的一半。
第一图案70的形状可以变化，只要第一图案70可以在第一堤40之间产生高度差并且可以适当地引导发光元件30放置在特定位置处即可。例如，第一图案70的形状可以变化，只要电连接到第一电极21和第二电极22的至少一些发光元件30可以位于比其它发光元件30高或低的位置即可。
图25和图26是根据本公开的其它实施例的显示装置的示意性局部剖视图。
特别地，图25示出了其上未设置发光元件30的第一图案70_4的示意性剖视图。参照图25，第一图案70_4可以与设置在第一图案70_4下方的第一平坦化层19一体地形成。在第一平坦化层19的形成期间，第一平坦化层19的顶表面的部分可以形成为突出，并因此形成第一图案70_4。第一图案70_4可以在显示装置10的制造期间以各种工艺形成。如上面已经提及的，第一图案70_4可以在第一堤40的形成期间或之后形成，并且第一图案70_4可以通过使第一平坦化层19的顶表面的部分突出来形成。图25的实施例与图5的实施例的不同之处至少在于：第一图案70_4与第一平坦化层19一体地形成。第一平坦化层19可以包括第一图案70_4和未形成第一图案70_4的部分，第一图案70_4形成为来自第一平坦化层19的顶表面的突起。在发光元件30之中，第一发光元件30A可以设置在第一平坦化层19的未形成第一图案70_4的部分上，并且第二发光元件30B可以设置在第一图案70_4上。在显示装置10的制造期间，可以引导大部分发光元件30以放置在第一图案70_4之间，而不是在第一图案70_4上。
参照图26，第一平坦化层19_5可以包括凹部，在凹部处，第一平坦化层19_5的顶表面的部分在第一堤40之间降低，并且发光元件30中的至少一些可以设置在凹部中。在第一平坦化层19_5的形成期间，可以在第一堤40之间形成凹部。在显示装置10的制造期间，可以执行产生高度差的工艺，以允许发光元件30被放置在不同的位置处。例如，在形成第一平坦化层19_5之后，凹部可以在第一接触孔CT1和第二接触孔CT2的形成期间形成在第一堤40之间。当凹部形成在第一堤40之间时，高度差在第二方向DR2上产生，并且设置在第一堤40之间的发光元件30可以布置为具有与第一基底11的顶表面的高度不同的高度。图26的实施例与其它实施例的不同之处至少在于：第一平坦化层19_5的顶表面的部分降低。
例如，凹部的宽度W4可以大于电极21_5和22_5之间的距离W3，并且电极21_5和22_5的至少一部分可以设置在凹部中。可以通过电场引导发光元件30移动到凹部中，并且可以将发光元件30中的一些或大部分设置在凹部中。第一发光元件30A示出为设置在凹部中，但是本公开不限于此。发光元件30还可以包括第二发光元件30B，第二发光元件30B设置在第一平坦化层19_5的未形成凹部的部分上，并且位于比第一发光元件30A高的位置。
第一图案70、70_1、70_2、70_3和70_4的形状没有具体地限制。第一图案70、70_1、70_2、70_3和70_4在平面图或剖视图中示出为具有矩形形状，但是本公开不限于此。
图27是根据本公开的另一实施例的显示装置的示意性局部剖视图。图28是图27的显示装置的子像素的示意性平面图。
参照图27和图28，第一图案70_6的顶表面可以弯曲。在一些实施例中，第一图案70_6可以具有半球形形状和/或在平面图中可以是圆形的并且在剖视图中可以是半圆形的。第一绝缘层51_6的在第一图案70_6上的部分可以不具有平坦的顶表面，并且发光元件30的设置在第一绝缘层51_6的部分上的位置可以通过电场改变，使得发光元件30可以不与第一图案70_6叠置。结果，发光元件30可以不设置在第一图案70_6上，并且第二绝缘层52_6的与第一图案70_6叠置的部分可以与第一绝缘层51_6直接接触。图27和图28的实施例与其它实施例的不同之处至少在于：第一图案70_6可以具有弯曲的顶表面，并且仅设置第一发光元件30A(而不设置第二发光元件30B)。
图29是根据本公开的另一实施例的显示装置的子像素的示意性平面图。图30是沿着图29的线QB-QB'截取的示意性剖视图。图31是根据本公开的另一实施例的显示装置的子像素的示意性平面图。图32是沿着图31的线QC-QC'、线QD-QD'和线QE-QE'截取的示意性剖视图。图30和图32示出了第一图案70_7或70_8和发光元件30的在第二方向DR2上截取的示意性剖视图。
参照图29至图32，第一图案70_7或70_8可以设置为与第一电极21或第二电极22叠置。第一图案70_7或70_8可以直接设置在设置有第一电极21和第二电极22的第一平坦化层19上，并且可以在第一电极21和第二电极22中产生高度差。第一图案70_7或70_8可以具有发光元件30即使它们设置在第一图案70_7或70_8上也可以容易地从第一图案70_7或70_8移开并且可以设置为与电极21和22叠置的这样小的宽度。在图29至图32的实施例中，与在第一图案70_7或70_8设置在电极21和22之间的实施例中不同，因为在电极21和22的设置有发光元件30的端部的部分中产生高度差，所以发光元件30中的一些或大部分(例如，图30和图32的第一发光元件30A)可以设置为不与第一图案70_7或70_8叠置。
在一些实施例中，与第一电极21叠置的第一图案70_7或70_8和与第二电极22叠置的第一图案70_7或70_8可以彼此平行或以交错方式布置在第一堤40之间。例如，如图29和图30中所示出的，与第一电极21叠置的第一图案70_7和与第二电极22叠置的第一图案70_7可以在第一堤40之间彼此平行地布置。在另一示例中，如图31和图32中所示出的，与第一电极21叠置的第一图案70_8和与第二电极22叠置的第一图案70_8可以以交错方式布置在第一堤40之间。
在显示装置10的制造期间，即使发光元件30的第一端设置在第一图案70_7或70_8上，发光元件30的第二端也可以不设置在第一图案70_7或70_8上，或者反之亦然。在这种情况下，在存在电场时，发光元件30可以移动到未形成第一图案70_7或70_8的区域。由于第一图案70_7或70_8具有相对小的宽度并且设置为与电极21和22叠置，因此即使发光元件30的端部设置在第一图案70_7或70_8上，发光元件30也可以被适当地引导朝向未设置第一图案70_7或70_8的位置。
第一电极21和第二电极22可以不必在一个方向上延伸。在一些实施例中，电极21和22可以包括在一个方向上延伸以具有不同的宽度的部分和在另一方向上延伸的部分。
图33是根据本公开的另一实施例的显示装置的子像素的示意性平面图。
参照图33，电极21_9和22_9中的每个可以包括延伸部分RE-E、弯曲部分RE-B1和RE-B2以及连接部分RE-C1和RE-C2，延伸部分RE-E大体上在第二方向DR2上延伸并且具有比对应的电极的其余部分的宽度大的宽度，弯曲部分RE-B1和RE-B2相对于第一方向DR1或第二方向DR2在对角线方向上延伸，连接部分RE-C1和RE-C2将弯曲部分RE-B1和RE-B2和延伸部分RE-E连接。电极21_9和22_9大体上可以在第二方向DR2上延伸，但是电极21_9和22_9的部分可以具有相对大的宽度，或者可以相对于第二方向DR2在对角线方向上弯曲。第一电极21_9和第二电极22_9可以相对于设置在其间的第一图案70_9对称地布置。将在下文中描述第一电极21_9的形状。
第一电极21_9可以包括延伸部分RE-E，延伸部分RE-E具有比第一电极21_9的其余部分的宽度大的宽度。第一电极21_9的延伸部分RE-E和第二电极22_9的延伸部分RE-E可以在第一子像素PX1的发射区域EMA中在第一堤40上设置成在第二方向DR2上延伸。第一图案70_9可以设置在延伸部分RE-E之间，并且发光元件30可以设置在延伸部分RE-E上。第一接触电极26_9和第二接触电极27_9可以设置在延伸部分RE-E上，但是可以具有比延伸部分RE-E的宽度小的宽度。
连接部分RE-C1和RE-C2可以在第二方向DR2上延伸或连接到延伸部分RE-E中的每个的两侧。第一连接部分RE-C1可以在第二方向DR2上设置在延伸部分RE-E的第一侧上，并且第二连接部分RE-C2可以在第二方向DR2上设置在延伸部分RE-E的第二侧上。连接部分RE-C1和RE-C2可以延伸或连接到对应的电极的延伸部分RE-E，并且可以设置在发射区域EMA和第二堤45中并横跨发射区域EMA和第二堤45。
第一连接部分RE-C1和第二连接部分RE-C2可以具有比延伸部分RE-E的宽度小的宽度。在第二方向DR2上延伸的连接部分RE-C1和RE-C2的第一侧可以延伸或连接到在第二方向DR2上延伸的相应的延伸部分RE-E的第一侧，并且与在第二方向DR2上延伸的相应的延伸部分RE-E的第一侧落在同一条线上。例如，电极21_9和22_9中的每个的延伸部分RE-E的外侧可以延伸以电连接到对应的电极的连接部分RE-C1和RE-C2的外侧。因此，第一电极21_9的延伸部分RE-E与第二电极22_9的延伸部分RE-E之间的距离DE1可以小于第一电极21_9的连接部分RE-C1与第二电极22_9的连接部分RE-C2之间的距离DE2。
弯曲部分RE-B1和RE-B2延伸或连接到连接部分RE-C1和RE-C2。弯曲部分RE-B1和RE-B2可以包括第一弯曲部分RE-B1和第二弯曲部分RE-B2，第一弯曲部分RE-B1延伸或连接到第一连接部分RE-C1并且设置在第二堤45上和在切割区域CBA中，第二弯曲部分RE-B2延伸或连接到第二连接部分RE-C2并且设置在第二堤45上和在另一子像素PXn的切割区域CBA中。弯曲部分RE-B1和RE-B2可以电连接到连接部分RE-C1和RE-C2，并且可以相对于第二方向DR2在对角线方向上(例如，在朝向第一子像素PX1的中心的方向上)弯曲。弯曲部分RE-B1和RE-B2之间的最小距离DE3可以小于连接部分RE-C1和RE-C2之间的距离DE2，但是可以大于延伸部分RE-E之间的距离DE1。
接触部分RE-P可以形成在第一连接部分RE-C1和第一弯曲部分RE-B1电连接的区域中。接触部分RE-P可以与第二堤45叠置，使得可以形成第一电极21_9的第一接触孔CT1和第二电极22_9的第二接触孔CT2。
当第一电极21_9和第二电极22_9在切割区域CBA中分离成片时获得的片段部分RE-D可以形成在第一弯曲部分RE-B1的第一端处。片段部分RE-D可以是在第二方向DR2上的邻近的子像素PXn的第一电极21_9和第二电极22_9的保留在切割区域CBA中的部分。
图33的实施例与图4的实施例的不同之处至少在于：第一电极21_9和第二电极22_9中的每个包括延伸部分RE-E、连接部分RE-C1和RE-C2和弯曲部分RE-B1和RE-B2，并且相对于第一子像素PX1的中心对称地布置。然而，本公开不限于此。作为另一示例，第一电极21_9和第二电极22_9可以具有不同的形状。
图34是根据本公开的另一实施例的显示装置的子像素的示意性平面图。图35是沿着图34的线QX-QX'截取的示意性剖视图。
参照图34和图35，显示装置10可以在其每个子像素PXn中(例如，在第一子像素PX1中)包括第一电极21_10、第二电极22_10和第一图案70_10。第一电极21_10可以具有与图33的它们的对应的第一电极21_9的形状相同的形状，并且第一电极21_10(例如，两个第一电极21_10)可以相对于第一子像素PX1的中心对称地布置。第二电极22_10可以具有与图2的它们的对应的第二电极22的形状相同的形状，并且第二电极22_10(例如，两个第二电极22_10)可以布置在第一电极21_10之间。第一电极21_10与第二电极22_10之间的距离可以从第一电极21_10上的一个位置到另一位置不同。例如，第一电极21_10的延伸部分RE-E与第二电极22_10之间的距离DE1可以小于第一电极21_10的连接部分RE-C1和RE-C2与第二电极22_10之间的距离DE2以及第一电极21_10的弯曲部分RE-B1和RE-B2与第二电极22_10之间的距离DE3。第一电极21_10的连接部分RE-C1和RE-C2与第二电极22_10之间的距离DE2可以大于第一电极21_10的弯曲部分RE-B1和RE-B2与第二电极22_10之间的距离DE3。然而，本公开不限于此。电极21_10和22_10的形状与图2至图33中的任何一个的它们各自对应的电极的形状相同，因此将省略其详细描述。
第一子堤41_10、第一绝缘层51_10和接触电极26_10、27_10和28_10的布置和形状可以根据第一电极21_10和第二电极22_10的布置而变化。
第一绝缘层51_10可以设置在第一电极21_10的延伸部分RE-E与第二电极22_10之间并且与第一电极21_10的延伸部分RE-E和第二电极22_10接触。发光元件30的第一端可以设置在第一电极21_10的延伸部分RE-E上，并且发光元件30的第二端可以设置在第二电极22_10上。
第一堤40可以包括第一子堤41_10和第二子堤42_10。第一子堤41_10和第二子堤42_10可以在第二方向DR2上延伸，并且第一子堤41_10可以在第一方向DR1上具有与第二子堤42_10的宽度不同的宽度。由于第一子堤41_10在第一方向DR1上具有比第二子堤42_10的宽度大的宽度，因此第一子堤41_10可以设置为横跨第一子像素PX1与第一子像素PX1的在第一方向DR1上的邻近的子像素PXn之间的边界。例如，第一子堤41_10不仅可以设置在第一子像素PX1的发射区域EMA中，而且可以设置在第一子像素PX1的发射区域EMA与邻近的子像素PXn的发射区域EMA之间。因此，第二堤45_10的在第二方向DR2上延伸的部分可以设置在第一子堤41_10上。两个第一子堤41_10可以部分地设置在每个子像素PXn中，并且一个第二子堤42_10可以设置在两个第一子堤41_10之间。
第二子堤42_10可以在第一子像素PX1的发射区域EMA的中间在第二方向DR2上延伸。第二子堤42_10可以具有比第一子堤41_10的宽度小的宽度，并且可以与第一子堤41_10间隔开。
第一电极21_10的延伸部分RE-E和第二堤45_10可以设置在第一子堤41_10上。邻近的子像素PXn的第一电极21_10的延伸部分RE-E可以设置在第一子堤41_10上。例如，两个第一电极21_10的延伸部分RE-E可以设置在一个第一子堤41_10上，并且两个第二电极22_10可以设置在一个第二子堤42_10上。第二电极22_10可以沿着第二子堤42_10的在第二方向DR2上延伸的两侧设置，并且可以彼此间隔开且第二子堤42_10在第二电极22_10之间。
第一电极21_10中的一个可以包括其中形成有第一接触孔CT1的接触部分RE-P，并且另一第一电极21_10可以不包括接触部分RE-P。类似地，第二电极22_10中的一个可以包括其中形成有第二接触孔CT2的接触部分RE-P，并且另一第二电极22_10可以不包括接触部分RE-P。电连接到第一晶体管TR1或第二电压线VL2的电极21_10和22_10中的一些可以经由接触孔CT1和CT2接收电信号，并且其它电极21_10和22_10可以经由接触电极26_10、27_10和28_10接收电信号。
发光元件30中的每个的两端在第一绝缘层51_10上设置在第一电极21_10的延伸部分RE-E和第二电极22_10上。发光元件30的设置有第二半导体层32的第一端可以设置在第一电极21_10上。因此，在设置在第一子像素PX1的中心的左侧上的向左电极21_10和22_10之间设置的第一类型发光元件30-1的第一端与在设置在第一子像素PX1的中心的右侧上的向右电极21_10和22_10之间设置的第二类型发光元件30-2的第一端可以面对相反的方向。
显示装置10可以包括相对大量的电极21_10和22_10，并且因此可以包括相对大量的接触电极26_10、27_10和28_10。
接触电极26_10、27_10和28_10可以包括设置在第一电极21_10中的一个上的第一接触电极26_10、设置在第二电极22_10中的一个上的第二接触电极27_10以及设置在另一第一电极21_10和另一第二电极22_10上并且围绕第二接触电极27_10的第三接触电极28_10。
第一接触电极26_10可以设置在第一电极21_10中的一个上。例如，第一接触电极26_10可以设置在第一电极21_10的设置有第一类型发光元件30-1的第一端的延伸部分RE-E上。第一接触电极26_10可以与第一类型发光元件30-1的第一端电接触，并且与第一电极21_10的设置有第一类型发光元件30-1的第一端的延伸部分RE-E电接触。第二接触电极27_10可以设置在第二电极22_10中的一个上。例如，第二接触电极27_10可以设置在设置有第二类型发光元件30-2的第一端的第二电极22_10上。第二接触电极27_10可以与第二类型发光元件30-2的第一端电接触，并且与设置有第二类型发光元件30-2的第一端的第二电极22_10电接触。第一接触电极26_10和第二接触电极27_10可以与形成有第一接触孔CT1和第二接触孔CT2的电极21_10和22_10电接触。第一接触电极26_10可以与经由第一接触孔CT1电连接到第一晶体管TR1的第一电极21_10电接触，并且第二接触电极27_10可以与经由第二接触孔CT2电连接到第二电压线VL2的第二电极22_10电接触。第一接触电极26_10和第二接触电极27_10可以将从第一晶体管TR1或第二电压线VL2施加到其的电信号传输到发光元件30。第一接触电极26_10和第二接触电极27_10可以与图2至图33中的任何一个的它们各自对应的接触电极基本上相同。
未形成接触孔CT1和CT2的电极21_10和22_10可以进一步设置在第一子像素PX1中。未形成接触孔CT1和CT2的电极21_10和22_10可以处于浮置状态且基本上没有电信号从第一晶体管TR1或第二电压线VL2直接施加到电极21_10和22_10。第三接触电极28_10可以设置在未形成接触孔CT1和CT2的电极21_10和22_10上，并且传输到发光元件30的电信号可以经由第三接触电极28_10流动。
第三接触电极28_10可以设置在未形成接触孔CT1和CT2的电极21_10和22_10上，并且可以设置为围绕第二接触电极27_10。第三接触电极28_10可以包括在第二方向DR2上延伸的部分和在第一方向DR1上延伸以连接在第二方向DR2上延伸的部分的部分，并且因此可以围绕第二接触电极27_10。第三接触电极28_10的在第二方向DR2上延伸的部分可以设置在未形成接触孔CT1和CT2的电极21_10和22_10上，以与发光元件30电接触。例如，第三接触电极28_10的设置在未形成第二接触孔CT2的第二电极22_10上的部分可以与第一类型发光元件30-1的第二端电接触，并且第三接触电极28_10的设置在未形成第一接触孔CT1的第一电极21_10上的部分可以与第二类型发光元件30-2的第一端电接触。由于在第三接触电极28_10与第二电极22_10之间存在绝缘层(未示出)，所以第三接触电极28_10的在第一方向DR1上延伸的部分可以与形成有第二接触孔CT2的第二电极22_10叠置，但是可以不直接连接到形成有第二接触孔CT2的第二电极22_10。
从第一接触电极26_10传输到第一类型发光元件30-1的第一端的电信号可以被传递到第三接触电极28_10，第三接触电极28_10与第一类型发光元件30-1的第二端电接触。第三接触电极28_10可以将这些电信号传输到第二发光元件30B的第一端，使得信号可以经由第二接触电极27_10传输到第二电极22_10。因此，用于发光元件30发射光的电信号可以仅传输到第一电极21_10和第二电极22_10中的一个，并且第一类型发光元件30-1和第二类型发光元件30-2可以经由第三接触电极28_10串联电连接。
在结束详细描述时，本领域技术人员将理解的是，在基本上不脱离本发明的原理的情况下，可以对优选实施例做出许多变化和修改。因此，发明的所公开的优选实施例仅在一般性和描述性含义上使用，而不是为了限制的目的。

Claims (20)

1.一种显示装置，所述显示装置包括：
多个第一堤，设置在基底上以在第一方向上延伸并且彼此间隔开；
多个第一图案，设置在所述多个第一堤之间并且在所述第一方向上彼此间隔开；
第一电极和第二电极，在所述第一方向上延伸，设置在所述多个第一堤中的不同的第一堤上，并且彼此间隔开；
第一绝缘层，与所述多个第一图案叠置，设置在所述基底上，并且与所述第一电极和所述第二电极部分地叠置；以及
多个发光元件，设置在所述第一绝缘层上，使得所述多个发光元件中的每个的第一端和第二端分别设置在所述第一电极和所述第二电极上，所述多个发光元件包括第一发光元件，所述第一发光元件设置在所述多个第一图案之间并且在所述显示装置的厚度方向上不与所述多个第一图案叠置。
2.根据权利要求1所述的显示装置，其中，
所述多个发光元件还包括在所述显示装置的所述厚度方向上与所述多个第一图案叠置的第二发光元件，
在所述第一发光元件与所述基底之间的距离小于在所述第二发光元件与所述基底之间的距离。
3.根据权利要求1所述的显示装置，其中，所述多个第一图案的厚度大于所述第一电极的厚度和所述第二电极的厚度。
4.根据权利要求3所述的显示装置，其中，所述多个第一图案的所述厚度小于所述多个发光元件的直径。
5.根据权利要求1所述的显示装置，其中，
所述多个第一图案设置在所述第一电极与所述第二电极之间，并且
所述多个第一图案的宽度小于在所述第一电极与所述第二电极之间的距离。
6.根据权利要求1所述的显示装置，其中，
所述多个第一图案的宽度大于在所述第一电极与所述第二电极之间的距离，并且
所述第一电极的至少部分和所述第二电极的至少部分设置在所述多个第一图案上。
7.根据权利要求1所述的显示装置，所述显示装置还包括：
平坦化层，设置在所述基底上，其中，所述多个第一堤和所述第一绝缘层设置在所述平坦化层上，并且所述多个第一图案和所述平坦化层彼此成一体。
8.根据权利要求1所述的显示装置，其中，所述多个第一图案与所述第一电极或所述第二电极的不与所述多个第一堤叠置的部分叠置并且在所述第一方向上布置。
9.根据权利要求8所述的显示装置，其中，所述多个第一图案中的与所述第一电极叠置的第一图案和所述多个第一图案中的与所述第二电极叠置的第一图案平行于所述第一电极和所述第二电极沿其彼此间隔开的方向布置。
10.根据权利要求8所述的显示装置，其中，所述多个第一图案中的与所述第一电极叠置的第一图案和所述多个第一图案中的与所述第二电极叠置的第一图案以交错方式布置。
11.根据权利要求1所述的显示装置，所述显示装置还包括：
第一接触电极，设置在所述第一电极上以与所述多个发光元件的第一端电接触；以及
第二接触电极，设置在所述第二电极上以与所述多个发光元件的第二端电接触。
12.根据权利要求11所述的显示装置，其中，
所述第一电极包括：至少一个弯曲部分，在与所述第一方向不同的第二方向上延伸；延伸部分，具有比所述至少一个弯曲部分的宽度大的宽度；以及至少一个连接部分，将所述至少一个弯曲部分和所述延伸部分电连接并且在所述第一方向上延伸，并且
所述多个第一图案设置在所述第一电极的所述延伸部分与所述第二电极之间。
13.根据权利要求12所述的显示装置，其中，
所述第二电极与所述第一电极相对于设置在其间的所述多个第一图案对称，
所述多个第一图案设置在所述第一电极的所述延伸部分与所述第二电极的延伸部分之间，并且
所述多个发光元件中的每个的第一端和第二端分别设置在所述第一电极的所述延伸部分和所述第二电极的所述延伸部分上。
14.根据权利要求12所述的显示装置，其中，
在所述第一电极的所述延伸部分与所述第二电极之间的第一距离小于在所述第一电极的所述至少一个连接部分与所述第二电极之间的第二距离，并且
在所述第一电极的所述至少一个弯曲部分与所述第二电极之间的最小距离大于所述第一距离并且小于所述第二距离。
15.一种显示装置，所述显示装置包括：
平坦化层，设置在基底上；
多个第一堤，设置在所述平坦化层上并且彼此间隔开；
第一电极和第二电极，设置在所述多个第一堤中的不同的第一堤上并且彼此间隔开；
第一绝缘层，设置在所述平坦化层上并且与所述第一电极和所述第二电极部分地叠置；
第一发光元件，设置在所述第一绝缘层上，使得所述第一发光元件中的每个的第一端和第二端分别设置在所述第一电极和所述第二电极上；以及
第二发光元件，设置在所述第一绝缘层上，使得所述第二发光元件中的每个的第一端和第二端分别设置在所述第一电极和所述第二电极上，
其中，在所述第一发光元件与所述基底之间的距离小于在所述第二发光元件与所述基底之间的距离。
16.根据权利要求15所述的显示装置，其中，
所述平坦化层包括第一图案，所述第一图案包括在所述多个第一堤之间部分地突出的顶表面，并且
所述第二发光元件设置在所述第一图案上。
17.根据权利要求16所述的显示装置，其中，
所述平坦化层包括在所述多个第一堤之间的未形成所述第一图案的部分，并且
所述第一发光元件设置在所述平坦化层的未形成所述第一图案的所述部分上。
18.根据权利要求15所述的显示装置，其中，
所述平坦化层包括在所述多个第一堤之间的凹部，所述平坦化层的顶表面在所述凹部处凹陷，
所述第一电极的至少部分和所述第二电极的至少部分设置在所述凹部中，并且
所述第一发光元件设置在所述凹部中。
19.根据权利要求18所述的显示装置，其中，
所述平坦化层包括在所述多个第一堤之间的未形成所述凹部的部分，并且
所述第二发光元件设置在所述平坦化层的未形成所述凹部的所述部分上。
20.根据权利要求15所述的显示装置，所述显示装置还包括：
晶体管，设置在所述基底与所述平坦化层之间；以及
数据导电层，设置在所述晶体管与所述平坦化层之间并且包括第一电压线和第二电压线，其中，
所述第一电极经由所述晶体管电连接到所述第一电压线，并且
所述第二电极电连接到所述第二电压线。
CN202110375432.0A 2020-04-24 2021-04-08 显示装置 Pending CN113555386A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2020-0049997 2020-04-24
KR1020200049997A KR20210132271A (ko) 2020-04-24 2020-04-24 표시 장치

Publications (1)

Publication Number Publication Date
CN113555386A true CN113555386A (zh) 2021-10-26

Family

ID=78130139

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110375432.0A Pending CN113555386A (zh) 2020-04-24 2021-04-08 显示装置

Country Status (3)

Country Link
US (1) US20210335765A1 (zh)
KR (1) KR20210132271A (zh)
CN (1) CN113555386A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210132255A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
KR20210132271A (ko) 2021-11-04
US20210335765A1 (en) 2021-10-28

Similar Documents

Publication Publication Date Title
US20210367024A1 (en) Display device
US11670628B2 (en) Display device
KR20210124564A (ko) 표시 장치
CN115943495A (zh) 显示装置及其制造方法
US20230057723A1 (en) Display apparatus
KR20220026626A (ko) 표시 장치 및 그 제조 방법
US20240153935A1 (en) Display device and method of fabricating the same
US11855122B2 (en) Display device
TW202245291A (zh) 發光元件、包含發光元件之發光單元以及顯示裝置
EP3866195A2 (en) Display device
US20220393071A1 (en) Display device
US20210335765A1 (en) Display device
US20220052107A1 (en) Display device
US20220223761A1 (en) Display device
US20210366888A1 (en) Display device
US11957003B2 (en) Display device and method of manufacturing the same
US20220045241A1 (en) Display device and method for manufacturing the same
US20230261143A1 (en) Display device
CN116057614A (zh) 显示装置
KR20220004849A (ko) 표시 장치
US20220190070A1 (en) Display device
US20220140194A1 (en) Display device
US11950479B2 (en) Display device and method for fabricating the same
US20230361261A1 (en) Display device and method of fabricating the same
US20230282795A1 (en) Display device and method of fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination