KR20130038829A - 에피택셜 구조, 그 제조방법, 및 그것을 포함하는 소자 - Google Patents

에피택셜 구조, 그 제조방법, 및 그것을 포함하는 소자 Download PDF

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Abstract

에피택셜 구조들, 에피택셜 구조의 제조방법들, 및 이러한 에피택셜 구조를 포함하는 소자들이 개시된다. 상기 방법들 및 구조들은, 액상의 IVA족 반도체 원소 전구체 잉크(예를 들어, 사이클로- 및/또는 폴리실란)를 사용하며 상대적으로 우수한 막 품질(예를 들어, 텍스쳐, 밀도 및/또는 순도)을 갖는다. 상기 IVA족 반도체 원소 전구체 잉크는, (다)결정질 기판 표면 상에 증착되어 IVA족 반도체 전구체 막 또는 피처가 상기 기판 표면의 (다)결정 구조를 받아들일 수 있을 수 정도로 충분히 가열됨으로써, 에피택셜 막 또는 피처를 형성한다. 본 발명의 에피택셜 구조를 포함하는 선택적 이미터를 포함하는 소자들은, 향상된 막 품질 및/또는 에피택셜 막과 그 막 상에 형성된 콘택들 사이에 형성된 완벽한 계면의 존재로 말미암아, 그러한 구조물을 갖지 않는 선택적 이미터를 갖는 소자에 비해 향상된 전력 변환 효율을 나타낼 수 있다.

Description

에피택셜 구조, 그 제조방법, 및 그것을 포함하는 소자{Epitaxial Structures, Methods of Forming The Same, and Devices Including The Same}
본 출원은 2010년 4월 6일 출원된 미국 가출원 제61/321,458호(변호사 서류번호 IDR3701)에 기초한 우선권을 주장하며, 상기 가출원은 그 전체로서 본 명세서에 병합된다.
본 발명은 일반적으로 전자 제품들을 위한 물질 및 막(film) 분야에 관련된 것이다. 더욱 구체적으로, 본 발명의 실시예들은 에피택셜 구조, 에피택셜 구조의 제조방법, 및 에피택셜 구조를 포함하는 소자에 관련된 것이다.
태양전지에 있어 선택적 이미터(예를 들어, 금속 콘택 아래의 매우 고농도로 도핑된 영역들 및 전지의 다른 부분들 내에 중간 농도 내지 고농도로 도핑된 영역들을 갖는 이미터)는, 선택적 이미터 구조를 갖지 않는 통상의 태양전지에 비해 상기 금속 콘택과 태양전지의 P형 또는 N형 도핑 영역 사이의 전도성을 향상시키되 다른 부분들에서는 상기 전지의 광 흡수에 부정적 영향을 끼치지 않는다는 점에서 바람직하다. 이러한 선택적 이미터는, 일반적으로, 전지로부터의 전류 추출을 증가시킴으로써 태양전지의 전력 효율을 향상시키고, 그 결과, 태양광으로부터 제조되는 전력의 비용을 절감시킨다. 예를 들어, P형 실리콘 기판(110)(예를 들어, P형 실리콘의 웨이퍼, 리본, 박막 등)을 이용하는 도 1에 도시된 통상의 태양전지(100)는, 그 위의 N+로 도핑된 실리콘층(120) 및 그 후면 상의 P+로 도핑된 영역(115)을 포함한다. 상기 통상의 태양전지(100)는 상기 도핑된 실리콘층(120) 상의 콘택들(130a-c) 및 반사방지 코팅(140), 그리고 후면 콘택(145)을 더 포함한다. 그러나, 상기 N+로 도핑된 실리콘층(120)과 상기 금속배선 콘택들(130a-c) 사이의 상대적으로 높은 콘택 저항으로 인해, 이러한 통상의 태양전지로는 전류 추출 및 전력 변환 효율이 제한적일 수밖에 없다. 이론상으로는, 상기 콘택 저항을 개선시키기 위하여 상기 도핑된 실리콘층(120)의 도핑 정도를 증가시키는 것이 유리하게 보일 수 있지만, 금속 콘택들에 의해 커버되지 않은 부분들에서 N++로 고농도 도핑된 층에 의한 광(특히, 태양광 중에서도 자외선 및 청색 부분) 흡수가 증가하게 되고, 이것은 광 흡수시 기판(110)에 생성되는 전하 캐리어의 양을 감소시키게 되며, 결과적으로 그러한 전지의 전력 변환 효율이 감소하는 결과가 야기된다.
이러한 문제점들을 극복하기 위하여, 도 2에 도시되어 있는 선택적 이미터 전지(200)가 채용될 수 있다. 선택적 이미터 전지(200)는 일반적으로 진성(intrinsic) 또는 P형 기판(210) 및 P+ 영역(215)을 포함한다. N+로 도핑된 실리콘층(220)이 상기 기판(210) 상에 형성된다. 선택적 이미터 전지(200)에서는, 상기 도핑된 실리콘층(220)이, 상기 도핑된 실리콘층(220) 상에 형성된 하나 이상의 콘택들(230a-c) 아래에서 이들과 인접한 곳에 위치해 있는 N++ 영역들(225a-c)[상기 층(220) 중에서 금속 콘택에 의해 커버되지 않은 부분들보다 더 높은 N-도펀트 농도를 가짐]을 포함한다. 도 1의 통상적 태양전지(100)와 마찬가지로, 상기 선택적 이미터 전지(200)는 후면 콘택(245) 및 반사방지 코팅(240)을 포함한다. 상기 선택적 이미터 구조는 광 흡수에 부정적 영향을 심각하게 끼치지 않으면서도 콘택 저항을 개선시킨다. 이것은 전력 변환 효율을 향상시킨다.
도핑된 실리콘 나노입자 잉크로 형성된 선택적 이미터 전지를 갖는 도 2의 N+/P/P+ 태양전지(200)에 있어서, 글로벌 이미터(예를 들어, 태양전지 표면 전체에 걸쳐 균일한 도펀트 농도를 갖는 이미터)를 갖는 도 1의 통상적 전지(100) 대비, 전력 변환 효율의 절대적 증가(예를 들어, 약 1 내지 2%)가 있었음이 보고되었다. 전력 변환 효율의 이러한 증가는 상당한 이점을 제공하지만, 실리콘 나노입자들은 열적 어닐링 공정 또는 레이저 조사 공정을 거치면서 불량한 소결 및 형태 특성들을 나타낼 수 있다. 이러한 불량한 특성들은 흔히 다공성 및/또는 거친 막 형성을 야기한다. 거친 및/또는 다공성 막은, 상기 태양전지의 전면(front surface) 상에, 그리고 도핑된 실리콘 이미터 콘택들을 갖는 실리콘 기판의 최상부(top) 상에 후속적으로 증착되는 층들(예를 들어, 반사방지 코팅, 표면 보호층 등)의 품질에 부정적 영향을 미친다. 결과적으로, 실리콘 나노입자들 만으로 형성된 막의 품질은 도핑된 실리콘 이미터를 갖는 전지의 전력 변환 효율을 극대화시키지 못할 수도 있다.
본 발명의 관점들은 에피택셜 구조들, 에피택셜 구조들의 제조방법들, 및 그러한 에피택셜 구조들을 이용한 소자들에 관련되어 있다. 본 발명의 에피택셜 구조들[(폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 액상의 IVA족 반도체 원소 잉크로부터 형성될 수 있음]은 유익할 수 있는데, 이것은 그러한 잉크가 텍스쳐(평활도), 밀도, 균일성, 접착성, 전도도 및 순도 측면에서, IVA족 반도체 원소 나노입자에 기초한 잉크에 비해, 상대적으로 양호한 막을 형성하기 때문이다. 도 3a 및 3b는 (폴리)실란에 기초한 잉크 및 실리콘 나노입자에 기초한 잉크로부터 형성된 경화된 실리콘 박막들을 비교하기 위한 주사전자현미경 단면 사진들을 각각 보여준다. 특히, 도 3a에 나타난 바와 같이, (폴리)실란에 기초한 잉크로부터 형성된 막(film)은 실리콘 나노입자에 기초한 잉크로부터 형성된 막(예를 들어, 도 3b에 나타나 있는 막)에 비해 치밀하고 평활하다. 나노입자들은 광범위한 입자 크기 분포를 가지고 소결 과정에서 언제나 완벽하게 치밀화되는 것은 아니기 때문에, 실리콘 나노입자에 기초한 잉크는 상대적으로 거칠고 다공성인 막을 생산하는 것으로 여겨진다. 더욱이, 실리콘 나노입자들은 표면 산화물을 수반하고 소결 특성 불량을 나타낼 수 있는데, 이들 모두는 다공성 및/또는 거친 막들을 야기할 수 있다. 게다가, 나노입자 잉크 조성물은 실리콘 나노입자들의 표면 변형을 요구할 수 있고, 실리콘 나노입자 잉크 제조를 위한 분산제를 포함할 수 있는데, 이들 모두는 후속적으로 형성되는 막들에 불순물이 유입되는 결과를 야기할 수 있고, 그로 인해 경화시 치밀화되는 정도가 더욱 제한될 뿐만 아니라 그러한 막들의 전기적 특성이 영향을 받을 수 있다.
일반적으로, 코팅 또는 프린팅 공정 및 경화 공정에 의해, 액상의 IVA족 반도체 원소 잉크[예를 들어, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 잉크]는 통상적 방법으로 증착된 막(예를 들어, 화학기상증착[CVD], 물리기상증착[PVD], 원자층증착[ALD] 등에 의해)에 비견될 수 있는 특성을 갖는 막[또는 피처(features)]를 형성시킨다. 예를 들어, 상기 막은, IVA족 반도체 원소 나노입자에 기초한 잉크로부터 생성되는 막에 비해, 더 낮은 다공도(예를 들어, 마이크로 또는 매크로 기공을 전혀 갖지 않거나 실질적으로 갖지 않음) 및 더욱 우수한 평활도를 가질 수 있다. 글로벌 이미터(예를 들어, 도 1에 도시되어 있는)를 포함하는 소자 또는 전지 및/또는 실리콘 소스로서 실리콘 나노입자만을 함유하는 잉크로부터 형성되는 선택적 이미터(예를 들어, 도 2에 도시되어 있는)를 포함하는 소자 또는 전지와 비교할 때, (폴리)실란, (폴리)게르만 및/또는 (폴리)게르마실란을 포함하는 잉크를 사용하여 제조된 선택적 이미터를 포함하는 소자 또는 전지는 막의 향상된 품질로 말미암아 향상된 전력 변환 효율을 나타낼 수 있다.
더욱이, 사이클로- 및/또는 (폴리)실란을 포함하는 액상의 IVA족 반도체 원소 잉크는, 세정 또는 식각된 (다)결정질 표면을 갖는 기판 상에 증착될 때, 경화 공정을 거쳐 에피택셜 막 또는 피처를 형성한다. 상기 에피택셜 막 또는 피처는, 콘택(예를 들어, 오믹 콘택, 콜렉터 콘택, 소스/드레인 콘택, 선택적 이미터 등), 아날로그, 혼합 신호 및 CMOS 소자의 우물(wells)과 같은 구조들(structures), 및/또는 다이오드, 태양전지, MOSFET 소자, SOI 소자, 바이폴라 트랜지스터, 및/또는 박막트랜지스터와 같은 소자들(devices)을 제조하는데 사용될 수 있다. 본 발명에 따른 에피택셜 막 또는 피처는 상기 에피택셜 막 또는 피처와 이것이 접촉하는 물질(예를 들어, 기판) 사이의 영역에 실질적으로 완벽한 계면을 상당히 낮은 비용으로(예를 들어, 잉크를 코팅 및/또는 프린팅함으로써, 통상의 진공 기반의 에피택셜 성장 및 포토리소그래피 패터닝 단계들에 비해) 제공할 수 있기 때문에, 상기 구조들 및/또는 소자들은 광전지, 광센서, 이미지 센서, 발광, MEMS, 디스플레이, 센서 및 다른 응용분야들에 특히 유용할 수 있다. 앞에서 개략적으로 서술된 바와 같이, IVA족 반도체 원소 나노입자에 기초한 잉크로는 기판 상에 층 또는 피처가 에피택셜하게 성장할 수 없는데, 이것은, 다수의 표면 결함을 야기하고 결정의 상태 및/또는 방향을 변동시키는 상기 입자들의 나노결정질 특성, 증착 막 내에서 상당히 랜덤한 상기 입자들 서로 간의 상대적 방향, 및 상기 입자들의 전형적으로 불량한 소결 방식(behavior) 때문이다. 결과적으로, 막과 그것이 접촉하는 물질 또는 기판 사이의 계면의 품질에 의존하는 전력 변환 효율과 같은 특성을 강화시킬 수 있는 양질의 에픽택셜 막, 층, 및/또는 피처를 형성하는 것과 관련하여, IVA족 나노입자에 기초한 잉크로부터 형성된 막은 한계가 있는 것 같다.
본 발명의 실시예들은 에피택셜 구조 형성 방법에 관한 것들로서, 상기 방법은, (a) 기판의 표면을 세정 또는 식각하는 단계 - 상기 세정 또는 식각 후에 상기 표면은 노출된 결정질(crystalline), 다결정질(polycrystalline) 또는 마이크로결정질(microcrystalline) 물질을 가짐 -; (b) 프린팅 또는 코팅에 의해 상기 노출된 표면의 상기 결정질, 다결정질 또는 마이크로결정질 물질 상에 액상 잉크를 증착하는 단계 - 상기 액상 잉크는 (폴리)실란[(poly)silane], (폴리)게르만[(poly)germane], 및/또는 (폴리)게르마실란[(poly)germasilane]을 포함함 -; 및 (c) 상기 기판 및 상기 증착된 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 가열하되, 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란으로부터 형성되는 막 또는 피처가 상기 노출된 물질의 결정 구조를 받아들이기에 충분한 온도 및 시간으로 가열하는 단계를 포함한다. 많은 경우들에 있어서, 상기 기판 위에서 상기 노출된 물질의 결정 구조를 받아들이도록 가열되는 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란이 상기 잉크 내의 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란과 정확히 동일하지는 않을 수 있다. 예를 들어, 상기 잉크가 증착 중 또는 그 직후에 (예를 들어, 자외선으로) 조사될 경우, 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란은 더 높은 분자량 및/또는 점도를 가지게 되거나, 가교되거나, 또는 다른 화학적 및/또는 물리적 차이를 가지게 될 수 있다.
본 발명의 다른 실시예들은 구조물에 관한 것들로서, 상기 구조물은, (a) 표면을 갖는 기판 - 상기 표면은 노출된 결정질, 다결정질 또는 마이크로결정질 물질(예를 들어, 아무런 물질로도 덮여 있지 않은)을 가짐 -; (b) 상기 노출된 결정질, 다결정질 또는 마이크로결정질 물질 상에 위치하며 IVA족 반도체 원소를 포함하는 막 또는 피처 - 상기 막 또는 피처는 (i) 상기 노출된 물질의 결정 구조, 및 (ii) 제1 도핑 영역을 가짐 -; 및 (c) 상기 막 또는 피처의 상기 제1 도핑 영역 상의 하나 이상의 콘택을 포함한다. 몇 가지 예시적인 실시예들에 있어서, 상기 IVA족 반도체 원소는 실리콘 및/또는 게르마늄을 포함한다.
본 발명의 또 다른 실시예들은, (a) 표면을 갖는 기판 - 상기 표면은 노출된 결정질, 다결정질 또는 마이크로결정질 물질을 가짐 -; 및 (b) 상기 노출된 결정질, 다결정질 또는 마이크로결정질 물질 상에 위치하며 IVA족 반도체 원소를 포함하는 막 또는 피처 - 상기 막 또는 피처는 상기 노출된 물질의 결정 구조를 갖고, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 액상 잉크로 형성됨 -를 포함하는 구조물에 관한 것들이다.
본 발명은 에피택셜 구조, 에피택셜 구조 형성 방법, 및 에피택셜 구조를 포함하는 소자를 제공한다. 본 명세서에 기술된 구조들 및 방법들은, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 액상 반도체 잉크로부터 얻어지는 일반적으로 매우 양호한 막 품질을 확보하게 되는데, 실리콘 및/또는 게르마늄의 유일한 소스로서 동일한 IVA족 반도체 원소의 나노입자들을 함유하고 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하지 않는 잉크로부터 동일 조건하에서 동일한 제조방법을 사용하여 제조되는 막에 비해 평활도, 밀도, 균일성, 순도, 전자적 특성, 및/또는 다공도 측면에서 매우 양호한 품질을 확보하게 된다. 결과적으로, 본 명세서에 기술된 방법들 및 구조들은 향상된 막 품질 및/또는 에피택셜 막 형성에 기인하는 향상된 특성[예를 들어, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 도핑된 IV족 반도체 원소 전구체 잉크의 프린팅에 기초한 선택적 이미터 구조를 사용하는 태양전지의 전력 변환 효율]을 갖는 소자들(예를 들어, 광전지 소자, 태양전지, 광센서, 이미지 센서, 발광소자, MEMS 소자, 아날로그 또는 바이폴라 소자 등)을 제공할 수 있을 뿐만 아니라, 잉크를 코팅 또는 프린팅하는 방법을 채택함으로써 고-진공 증착 장비 및 포토리소그래피 패터닝 공정을 채택하는 것에 비해 비용 절감을 도모할 수 있다.
본 발명의 이러한 장점들 및 다른 이점들이 아래의 바람직한 실시예들에 대한 구체적 설명으로부터 용이하게 파악될 수 있을 것이다.
도 1은 통상의 전지 구조의 단면도이다.
도 2는 선택적 이미터 전지 구조의 단면도이다.
도 3a는 (폴리)실란에 기초한 잉크를 사용하여 제조된 경화된 박막의 주사전자현미경 단면 사진이다.
도 3b는 실리콘 나노입자에 기초한 잉크를 사용하여 제조된 경화된 박막의 주사전자현미경 단면 사진이다.
도 4a-4d는 본 발명의 실시예들에 따라 결정질 기판 상에 에피택셜 층을 형성하기 위한 예시적 공정을 보여주는 단면도들이다.
도 5a-5d는 본 발명의 실시예들에 따라 에피택셜 구조를 형성하는 예시적 방법의 단면도들이다.
도 6a-6d는 본 발명의 실시예들에 따라 에피택셜 구조를 형성하는 예시적 방법의 단면도들이다.
도 7a-7c는 본 발명의 실시예들에 따라 프린팅함으로써 에피택셜 구조를 형성하는 예시적 방법의 단면도들이다.
도 8은 본 발명의 실시예들에 따른 예시적 구조의 단면도이다.
도 9는 본 발명에 따라 제조된 제1 실리콘 막 샘플의 2차원 회절 지도이다.
도 10은 본 발명에 따라 제조된 4개의 실리콘 막 샘플들의 x-ray 회절 결과들을 나타낸다.
이하에서는, 본 발명의 다양한 실시예들이 구체적으로 참조될 것이다. 본 발명이 아래의 바람직한 실시예들과 결부되어 설명될 것이지만, 그러한 설명이 본 발명을 이 실시예들로 한정하기 위한 것이 아니라는 것이 이해될 것이다. 오히려, 본 발명은 첨부의 청구항들에 의해 정의되는 발명의 기술적 사상 및 범위 내에 포함될 수 있는 대체물들, 변형물들 및 균등물들을 포함할 것이다. 게다가, 아래의 상세한 설명에는, 본 발명의 완전한 이해를 제공하기 위하여 많은 구체적 사항들이 서술될 것이다. 그러나, 본 발명이 그러한 구체적 사항들 없이도 실시될 수 있음을 당업자들이 용이하게 파악할 수 있을 것이다. 다른 경우들에서는, 본 발명의 면면들이 불필요하게 모호해지는 것을 방지하기 위하여, 주지의 방법들, 절차들, 성분들, 및 회로들의 경우 자세히 설명되지는 않을 것이다.
본 발명을 설명함에 있어서, 용어 "증착"(및 그 문법적 변형들)은, 문맥에 의해 달리 명시되지 않는 이상, 블랭킷(blanket) 증착, 코팅, 및 프린팅을 포함하여 모든 형태의 증착들을 포괄하기 위한 것이다. 기판 상에 금속막을 코팅 또는 프린팅하는 방법의 다양한 실시예들에 있어서, 코팅 또는 프린팅은 기판 상에 조성물을 잉크젯팅, 그라비어(gravure)-, 스크린-, 오프셋-, 또는 플렉소(flexo)-프린팅, 스프레이-코팅, 스핀 코팅, 슬릿 코팅, 압출(extrusion) 코팅, 딥(dip) 코팅, 메니스커스(maniscus) 코팅, 마이크로스퍼팅(microsputting) 및/또는 펜(pen)-코팅하는 것을 포함할 수 있다. 또한, 특정 물질과 관련하여, 문구 "본질적으로 구성(consisting essentially of)"은 의도적으로 첨가된 도펀트를 배제하지 않는데, 상기 도펀트는 그것이 첨가되는 물질(또는 그러한 물질로부터 형성되는 요소 또는 구조)에 특정의 원하는(그리고, 어쩌면 판이한) 물리적 및/또는 전기적 특성을 부여할 수 있다.
용어 "실란(silane)"은 (1) 실리콘 및/또는 게르마늄 및 (2) 수소를 주로 함유하거나 이들로 본질적으로 구성된 화합물 또는 그러한 화합물들의 혼합물을 지칭하고, 용어 "폴리실란"은 적어도 15개의 실리콘 및/또는 게르마늄 원자들을 갖는 종들(species)을 주로 함유하는 실란 또는 실란 혼합물을 지칭한다. 용어 "(폴리)실란"은 실란, 폴리실란 또는 이들 모두인 화합물 또는 화합물 그룹을 지칭한다. 이러한 (폴리)실란(즉, 실란 및/또는 폴리실란)은, 주어진 조성물의 특정 응용을 위한 특성에 심각한 역효과를 주지 않을 정도의 양 또는 원자 퍼센티지의 할로겐 원자(Cl과 같은) 및 하나 이상의 환형 고리를 포함할 수 있다. 용어 "(사이클로)알칸[(cyclo)alkanes]"은 탄소 및 수소로 본질적으로 구성되며 선형, 가지형, 또는 환형일 수 있는 화합물 또는 그러한 화합물들의 혼합물을 지칭한다. 용어 "(사이클로)실란"은 (1) 실리콘 및/또는 게르마늄 및 (2) 수소를 주로 함유하거나 이들로 본질적으로 구성되고, 하나 이상의 환형 고리를 가질 수 있으며, 일반적으로 15개 미만의 실리콘 및/또는 게르마늄 원자를 포함하는 화합물 또는 그러한 화합물들의 혼합물을 지칭한다. 용어 "헤테로(사이클로)실란" 및 "헤테로(폴리)실란"은 (1) 실리콘 및/또는 게르마늄, (2) 수소, 및 (3) B, P, As 또는 Sb와 같은 하나 이상의 도펀트 원자로 본질적으로 구성되고 - 상기 도펀트 원자는 그 원자 상에서 통상의 탄화수소, 실릴(silyl) 또는 게르밀(germyl) 치환기에 의해 치환될 수 있음 -, 하나 이상의 환형 고리 또는 적어도 15개의 실리콘 및/또는 게르마늄 원자들을 각각 포함할 수 있는 화합물 또는 그러한 화합물들의 혼합물을 지칭한다.
"액상(liquid-phase)"은 단독 또는 조합으로 상온(ambient temperature)(예를 들어, 약 15℃ 내지 약 25℃)에서 액체 상으로 존재하는 하나 이상의 물질을 일반적으로 묘사한다. 용어 "도핑된 실란(doped silane)"은, (1) IVA족 원자 소스(일반적으로 하나 이상의 IVA족 반도체 원소[Si 및/또는 Ge과 같은] 및 (2) 도펀트 소스(일반적으로 하나 이상의 B, P, As, 또는 Sb와 같은 통상의 반도체 도펀트 원자로 본질적으로 구성되며 하나 이상의 공유 결합된 1가(mono)- 또는 2가(divalent)의 탄화수소 또는 실란 치환기를 가질 수 있음)를 포함하며, 헤테로(사이클로)실란 또는 헤테로(폴리)실란과 같은 단일 종, 또는 (폴리)실란 및 유기(organo)- 또는 실릴포스핀(silylphosphine) 또는 -보란(borane)과 같은 복수의 종들을 포함할 수 있는 조성물을 지칭한다.
편의 및 단순화를 위하여, 용어들 "결합된(coupled to)," "연결된(connected to)," 및 "연통하는(in communication with)"은, 문맥에 의해 달리 명시되지 않는 이상, 직접적 또는 간접적 결합, 연결 또는 연통을 의미한다. 이 용어들은 본 명세서에서 일반적으로 상호 교환가능하게 사용되지만 해당 기술분야에서 인식되는 의미들이 일반적으로 부여된다. 또한, 용어들 "결정질(crystalline)," "다결정질(polycrystalline)," 및 "마이크로결정질(microcrystalline)"은 상호 교화가능하게 사용될 수도 있지만 해당 기술분야에서 인식되는 의미들이 일반적으로 부여된다. 용어 "(반)도체[(semi)conductor]," "(반)도전성[(semi)conductive]" 및 그 문법적 균등어들은 도전성 및/또는 반도전성의 물질, 전구체, 층, 피처 또는 다른 종들 또는 구조들을 지칭한다. 또한, 편의 및 단순화를 위하여, 용어들 "일부(part)," "부분(portion)," 및 "영역(region)"은 상호 교환가능하게 사용될 수도 있지만 이 용어들도 역시 해당 기술분야에서 인식되는 의미들이 일반적으로 부여된다. 또한, 본 명세서에서 사용되는 맥락으로부터 달리 명시되지 않는 이상, 용어들 "알려진(known)," "주어진(given)," "특정의(certain)" 및 "소정의(predetermined)"는, 이론적으로는 가변적이지만 전형적으로는 미리 정해지고 그 이후로 사용될 때는 변하지 않는 값, 양, 파라미터, 제한, 조건, 상태, 공정, 절차, 방법, 실시, 또는 이들의 조합을 일반적으로 지칭한다.
예시적인 실시예들과 관련하여 본 발명이 다양한 측면들에서 더욱 구체적으로 아래에 설명될 것이다.
에피택셜 구조 형성을 위한 예시적 방법들
본 발명의 제1 측면은 에피택셜 구조의 형성 방법에 관한 것이다. 상기 방법은 기판의 표면을 세정 또는 식각하는 단계를 일반적으로 포함하는데, 상기 세정 또는 식각 공정 후에 상기 기판은 그 표면 상에 노출된 결정질, 다결정질, 또는 마이크로결정질 물질을 갖는다. 상기 기판 표면을 세정 또는 식각한 후에, 상기 방법은 상기 기판 표면 상에 노출된 결정질, 다결정질, 또는 마이크로결정질 물질 상에 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 액상 잉크를 증착(예를 들어, 프린팅 또는 코팅에 의해)하는 단계를 더 포함한다. 이어서, 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란으로부터 형성되는 막 또는 피처(feature)가 상기 기판 표면 상의 결정질, 다결정질, 또는 마이크로결정질 물질의 결정 구조를 받아들이기에 충분한 온도 및 시간으로 상기 기판 및 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란이 가열된다.
본 발명의 실시예들에 따라 형성되는 예시적 구조들이 도 4a-4d에 도시되어 있다. 도 4a를 참조하면, 기판(400)은 일반적으로 전기적 활성이고/이거나 기계적 지지를 하기에 적절한 구조로서, 결정질, 다결정질, 또는 마이크로결정질을 노출하는 표면(405)을 갖는 어떤 구조를 포함한다. 전기적으로 불활성이거나 비활성인 적절한 기판들은 유리, 세라믹, 유전체 및/또는 플라스틱 재질의 플레이트, 디스크, 시트 및/또는 호일을 포함할 수 있다. 대신에, 전기적으로 (반)도전성인 적절한 기판들은 반도체(예를 들어, 실리콘) 및/또는 금속 재질의 웨이퍼, 디스크, 시트 및/또는 호일을 포함할 수 있다. 어떤 실시예들에서는, 상기 기판은 실리콘 웨이퍼, 유리 플레이트, 세라믹 플레이트 또는 디스크, 플라스틱 시트 또는 디스크, 금속 호일, 금속 시트 또는 디스크, 및 이들의 라미네이트 또는 적층 조합들로 구성된 그룹으로부터 선택된 부재를 포함한다. 예시적인 실시예들에 있어서, 상기 기판은, 그 위에 형성될 에피택셜 막 또는 피처와 동일한 또는 상이한 IVA족 반도체 원소로 본질적으로 구성된, 단결정질(single-crystalline) 웨이퍼, 다결정질(polycrystalline) 웨이퍼, 멀티결정질(multi-crystalline) 웨이퍼, 금속급(metallurgical-grade) 웨이퍼, 리본 또는 밴드를 포함한다. 다른 실시예들에 있어서, 상기 기판은 세라믹 기판[예를 들어, 알루미나(alumina), 베닐리아(beryllia), 세리아(ceria), 지르코니아(zirconia) 등과 같은 산화물계 세라믹, 탄화붕소(boron carbide), 질화붕소(boron nitride), 흑연(graphite), 또는 실리콘 및/또는 알루미늄의 탄화물, 질화물, 및/또는 붕화물과 같은 비산화물계 세라믹, 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 옥시카바이드(silicon oxycarbide), 실리콘 알루미늄 옥시나이트라이드(silicon aluminum oxynitride) 등과 같은 산화물계/비산화물계 혼합 세라믹, 또는 다른 복합 세라믹] 또는 다공성 실리콘 기판을 포함한다. 어떤 구현예들(예를 들어, 기판이 최소한 부분적으로 결정질인 IVA족 원소 외의 물질을 그 표면 상에 갖는 구현예들)에 있어서는, 상기 기판은 상기 기판의 표면상에 증착된 하나 이상의 마이크로결정질 또는 다결정질의 박막 또는 피처를 포함할 수 있다. 어떤 구현예들에 있어서는, 상기 마이크로결정질 또는 다결정질의 박막 또는 피처는 100㎛ 미만의 두께, 또는 바람직하게는 50㎛ 미만의 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 기판 표면 상의 노출된 결정질, 다결정질, 또는 마이크로결정질 물질은 (폴리)실, (폴리)게르만, 및/또는 (폴리)게르마실란을 포함하는 액상 잉크[즉, "(폴리)실란 잉크"]가 그 위에 증착되기 전에 세정 및/또는 식각된다. 상기 구조의 표면에 대한 이러한 세정 또는 식각을 통해, 상기 표면 상에 존재하면서 (폴리)실란 잉크의 상기 기판 표면상으로의 접착 및/또는 웨팅(wetting)에 부정적 영향을 미치고/미치거나 에피택셜 성장에 또는 기형성된 에피택셜 구조의 전자적 특성에 부정적 영향을 끼칠 수 있는 자연 산화막, 잔존 유기물, 입자 및/또는 다른 오염물들(예를 들어, 금속 등)이 제거될 수 있다.
적절한 식각 기술로는, 습식 식각(예를 들어, 습식 화학 식각) 또는 건식 식각(예를 들어, 반응성 이온 식각 [RIE])이 포함될 수 있다. 불산 수용액(aqueous hydrofluoric acid)(NH3 및/또는 NH4F로 완충될 수 있음), HF 기체, HF:피리딘, HBr, 및 본 기술분야에서 공지되어 있는 다른 식각제들(etchants)과 같은 액상의 또는 기상의 식각제가 상기 기판 표면의 식각을 위하여 사용될 수 있다. 이 대신에, 본 기술분야에서 공지되어 있는 스퍼터링 식각 또는 플라즈마 식각 공정에 의해 상기 기판 표면이 세정될 수도 있다.
예를 들어, 일 실시예에 있어서, 상기 기판은 액상의 및/또는 용매에 기초한(solvent-based) 세정제(예를 들어, 유기 잔여물을 제거하는 세정제)에 침지되거나 그것으로 린스(rinse)됨으로써 세정된 후, 희석된 산 수용액(예를 들어, 암모니아 및/또는 불화 암모늄으로 완충될 수 있는 희석된 HF 수용액)으로 습식 식각될 수 있다. 대안적인 식각 공정은 통상의 피라나(piranha) 식각을 포함하며, 상기 기판의 습식 식각을 위해 사용될 수 있는 대안적인 산은 사용되는 기판 및 기판 처리 온도에 따라 질산, 황산, 염산 등을 포함한다. 다른 실시예에 있어서, 상기 기판은 스퍼터 식각을 통해 세정된다. 상기 기판의 세정을 위한 건식 식각 공정에 사용될 가스(들)의 선택에는 특별한 제한이 없다. 실질적으로 모든 비바람직한 오염물들을 상기 기판의 표면으로부터 제거하되 제거될 수 없는 잔여물은 전혀 남기지 않는다면, 그 어떠한 가스 또는 그러한 가스들의 조합이라도 사용될 수 있다. 예를 들어, 아르곤과 같은 불활성 가스가 상기 기판의 스퍼터 세정에 채용될 수 있다.
어떤 실시예들에 있어서는, 식각 공정 전 또는 후에, 상기 기판이 린스되고(예를 들어, 탈염수를 이용하여), 선택적으로, 상기 기판의 표면 상에 존재할 수 있는 비바람직한 유기 잔여물 제거를 위하여 유기 용매 또는 용매 혼합물에 침지 및/또는 린스 됨으로써 더욱 세정될 수 있다. 대안적으로, 상기 기판을 더욱 세정하는 것은 수용액 또는 계면활성제 현탁액에 침지 및/또는 린스 하는 것을 포함할 수 있다(상기 계면활성제 현탁액에 침지 및/또는 린스 후에는 탈염수로 린스를 수행함). 2010년 5월 28일자로 출원된 미국 특허출원 제12/790,627호(변호사 서류번호 IDR3022)에는 상기 기판을 더욱 세정하는데 사용될 수 있는 적당한 세정 용매들이 상세히 설명되어 있으며, 상기 출원은 본 명세서에 참조로서 병합된다.
도 4b를 참조하면, 상기 기판이 세정된 후, IVA족 반도체 원소(예를 들어, Si 및/또는 Ge)의 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란 전구체 및 선택적 용매를 포함하는 액상의 잉크(410)가 상기 세정된 기판상에 증착된다. 미국 특허들 제7,314,513호, 제7,498,015호, 제7,674,926호, 제7,723,457호 및 제7,879,696호, 및 2005년 10월 11일, 2006년 10월 5일, 2007년 10월 4일, 2008년 5월 2일 및 2008년 10월 1일에 각각 출원되어 같이 계류 중인 미국 특허출원들 제11/249,167호, 제11/543,414호, 제11/867,587호, 제12/114,741호 및 제12/243,880호(변호사 서류번호 IDR0423, KOV-026, IDR0884, IDR1102 및 IDR1574)에는 적절한 액상의 도핑된 또는 도핑되지 않은 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란 잉크들, 및 그러한 잉크들을 코팅 및 프린팅하는 방법들이 자세하게 기술되어 있으며, 상기 특허들 및 특허출원들 중 관련 부분들이 본 명세서에 참조로서 병합된다.
예시적인 실시예에 있어서, 상기 (폴리)실란 잉크는 하나 이상의 선형, 가지형, 가교형, 환형 또는 다환형 (폴리)실란, (폴리)게르만, 또는 (폴리)실라게르만[(poly)silagermanes][이하, "(폴리)실란"으로 통칭함]을 포함한다. 예를 들어, 상기 (폴리)실란은 퍼하이드로실란, 퍼하이드로게르만, 퍼하이드로실라게르만, 사이클로실란, 사이클로게르만, 사이클로실라게르만, 폴리실란, 폴리게르만, 폴리실라게르만, 헤테로(폴리)실란, 헤테로(폴리)게르만, 헤테로(폴리)실라게르만, 및 이들의 조합 또는 혼합물과 같은 화합물 하나 이상을 포함할 수 있다. 상기 사이클로- 및 폴리실란은 과산화수소화(perhydrogenated)되거나, 또는 상기 잉크의 특성 또는 결과적으로 형성되는 막 또는 피처의 특성에 부정적인 영향을 끼치지 않을 정도의 양의 수소를 포함할 수 있다. 어떤 실시예들에 있어서는, 상기 (폴리)실란 잉크는 실리콘 및/또는 게르마늄 나노입자들을 더 포함할 수 있다. 또 다른 실시예들에 있어서는, 상기 (폴리)실란 잉크는 하나 이상의 도펀트 원자(예를 들어, P, B, As, 및/또는 Sb)를 갖고 있는 화합물을 더 포함할 수 있다.
특히, 어떤 구현예들에 있어서는, 상기 (폴리)실란은 AnH2n +2(예를 들어, 선형, 가지형 및/또는 가교형의 SinH2n +2), 사이클로-AmH2m(예를 들어, SimH2m), 및/또는 AnH2n -p(예를 들어, 가지형 세그먼트 또는 가교결합을 가질 수 있고, 하나 이상의 환형 고리를 포함하는 SinH2n -p)의 화학식을 갖는 화합물을 포함할 수 있는데, 여기서 A는 Si 및/또는 Ge이고, n은 3 이상이고(예를 들어, 3 내지 1,000,000, 10 내지 1,000, 15 내지 250, 또는 그 밖의 다른 3 이상 또는 15 이상의 범위), m은 3 내지 약 20이며(예를 들어, 5 내지 8, 또는 이 안에 속하는 다른 범위), p는 0이거나 또는 n보다 크지 않은 짝수의 정수이다.
어떤 실시예들에 있어서는, 상기 (폴리)실란 화합물은 하나 이상의 선형, 가지형, 가교형, 환형, 또는 다환형 중합체 또는 3 내지 20의 Si 및/또는 Ge 원자들을 갖는 하나 이상의 (사이클로)실란의 공중합체를 (더) 포함할 수 있다. 예를 들어, 상기 (사이클로)실란은 3 내지 12의 Si 및/또는 Ge 원자들, 5 내지 8의 Si 및/또는 Ge 원자들, 또는 그 밖의 다른 범위의 Si 및/또는 Ge 원자들을 그 안에 포함할 수 있다. 다양한 실시예들에 있어서, 상기 (폴리)실란은 -(-AkH2k-)- 또는 -(c-AmH2m -2)-의 반복 유닛의 호모중합체(homopolymer)(여기서 "c"는 환형 유닛을 지칭함), -(-AkH2k-)- 및/또는 -(c-AmH2m -2)- 유닛의 하나 이상의 블록을 포함하는 블록 공중합체(각각의 블록은 그 블록 내에 이러한 유닛을 하나 이상 포함할 수 있음), 또는 상기 유닛들의 랜덤 공중합체를 포함할 수 있는데, 이들은 각각은 모두 가지형, 가교형, 또는 (다)환형(예를 들어, 축합된, 또는 그 자신에 가교된)일 수 있고, 상기 k는 1 이상의 정수(예를 들어, 1, 2, 3, 4, 5, 또는 그 이상, 가령 3 내지 5)이며, 상기 m은 전술한 바와 같다.
몇몇 변형된 예들에 있어서는, 상기 (폴리)실란 조성물은, 예를 들어 20, 30, 40, 50, 100, 1000, 또는 그 이상의 실리콘 원자들을 그 안에 포함하는 상대적으로 높은 분자량을 갖는 하나 이상의 (폴리)실란을 포함할 수 있다. 이러한 높은 분자량을 갖는 (폴리)실란들은 이들의 질량에 비례하여 상기 (폴리)실란 조성물의 점도를 증가시킴으로써 프린팅 응용(예를 들어, 잉크젯팅)을 위한 특성을 향상시킬 수 있다. 상기 상대적으로 높은 분자량을 갖는 (폴리)실란(들)의 양은 가변적일 수 있는데, 일반적으로는 약 2 내지 약 100,000 cP(예를 들어, 약 4 내지 약 50,000 cP, 약 4 내지 약 10,000 cP, 약 5 내지 약 5000 cP, 약 5 내지 약 1000 cP, 또는 이 안에 속하는 다른 범위)의 점도를 제공할 수 있는 양이 사용된다. 그러나, 어떤 경우들에 있어서는, 잉크 내의 상기 (폴리)실란의 양은 약 1 내지 40 중량%(예를 들어, 상기 잉크의 약 1 내지 약 20 중량%, 또는 이 안에 속하는 다른 범위)의 범위일 수 있다.
상기 잉크가 (폴리)실란을 포함하는 경우들에 있어서, 상기 (폴리)실란은 실리콘, 게르마늄 및 수소에 대하여 90%를 초과하는 원자 순도(atomic purity)를 가질 수 있다[즉, 상기 (폴리)실란 내의 원자들 중 Si, Ge 또는 H가 90%를 초과함]. 일 예에 있어서, 상기 (폴리)실란은 실리콘 및 수소에 대하여 90%를 초과하는 원자 순도를 갖는다. 따라서, 특정 응용에 있어서 다른 종류의 원자들[붕소, 갈륨, 인, 비소, 안티몬, 할로겐(예를 들어, F, Cl, Br 등), 탄소, 산소, 질소 등과 같은 원자들]이 상기 (폴리)실란으로부터 형성되는 막 또는 피처의 전기적 특성에 부정적인 영향을 심각하게 끼치지 않는 한, 상기 (폴리)실란은 상기 다른 종류의 원자들을 10 at.%까지 함유할 수 있다. 하나의 바람직한 실시예에 있어서, 상기 원자 순도는 99%를 초과한다.
상기 액상의 (폴리)실란 잉크는 상기 전구체 물질이 용해될 수 있는 용매를 더 포함할 수 있다. 상기 용매는, 상기 잉크 조성물에 상대적으로 높은 정도의 안정성을 부여하고, 낮은 불순물 레벨을 갖고/갖거나 그러한 불순물로부터 용이하게 정화되고, 바람직한 점도 및/또는 휘발성(예를 들어, 잉크젯 노즐의 막힘을 방지하고 프린팅된 잉크가 상대적으로 낮은 온도 및/또는 상대적으로 짧은 시간에 건조될 수 있도록 하기에 충분한)을 제공하며, 그리고/또는 일반적으로 상기 잉크 조성물로부터 용이하게 및/또는 완전히 제거될 수 있는 용매일 수 있다. 예시적인 실시예들에 있어서, 상기 용매는, 상기 잉크를 30-90℃의 온도에서 플래튼(platen) 상에 프린팅한 후 100℃에서 10분 동안 가열함에 따라 실질적으로 완전히 제거되는 용매이다. 예를 들어, 상기 용매는, 알칸(alkane), 모노- 또는 바이사이클로알칸(예를 들어, 사이클로옥탄, 데칼린, 디사이클로펜탄 등), 알킬로 치환된 모노- 또는 바이사이클로알칸, (사이클릭) 실록산, 지방족 알코올(예를 들어, 메탄올, 에탄올, 부탄올, 헥산올, 옥탄올, 데칸올, 도데칸올, 이코산올, 사이클로헥산올, 사이클로옥탄올, 테르피네올, 보르네올 등과 같은 C1-C20 알코올), 및/또는 플루오로알칸과 같은 하나 이상의 탄화수소 용매를 포함할 수 있다.
적절한 용매는 일반적으로 상온(예를 들어, 15-30℃)에서 액체인 용매이다. 따라서, 상기 용매는, C5-C12의 선형 및/또는 가지형 알칸; C6-C12의 모노사이클로알칸; 1 내지 2n개의 C1-C4 알킬 또는 수소 치환기 또는 1 내지 n개의 C1-C4 알콕시 치환기로 치환된 C3-C8의 모노사이클로알칸 - 여기서, n은 모노사이클로알칸 고리 내의 탄소 원자의 개수임 -; 화학식 (R3Si)(OSiR2)p(OSiR3)의 실록산 및 화학식 (SiR'2O)q의 사이클로실록산 - 여기서, p는 0 내지 4이고, q는 2 내지 6이고(바람직하게는, 3 내지 5), R 및 R'는 각각 독립적으로 H, C1-C6의 알킬, 벤질 또는 0 내지 3개의 C1-C4의 알킬기로 치환된 페닐임(R'는 메틸인 것이 바람직함) -; 및 1 내지 (2m+2)개의 불소 원자로 치환되어 있고 상온에서 액체인 C3-C8의 플루오로알칸 - 여기서, m은 상기 플루오로알칸 내의 탄소 원자의 개수임 -으로 구성된 그룹으로부터 선택되는 용매일 수 있다. 한 구현예에 있어서, 상기 용매는 C5-C10의 사이클로알칸(예를 들어, 사이클로헥산, 사이클로헵탄, 사이클로옥탄, 시스-데칼린 등)을 포함한다. 다른 구현예에 있어서, 상기 용매는 C5-C10의 모노- 및/또는 바이사이클로알칸을 하나 이상 포함할 수 있는데, 이것은 C1-C4의 알킬기 3개까지로 치환될 수 있다. 그러나, 다른 무극성 및/또는 비극성 용매들[예를 들어, C5-C12의 알칸과 같은 포화탄화수소, di-C2-C6 알킬 에테르, 메틸 C4-C6 알킬 에테르 및 di-C1-C4 알킬 C2-C6 알킬렌 디에테르{예를 들어, 그리메(glyme)}와 같은 지방족 에테르, 테트라하이드로퓨란 및 디옥산과 같은 환형 에테르, 벤젠, 톨루엔 및 크실렌과 같은 아렌(arene) 등]도 본 조성물에 포함될 수 있다.
어떤 예시적인 실시예들에 있어서는, 상기 액상의 (폴리)실란 잉크[예를 들어, (폴리)실란 잉크]는, 고전도성 N+ 및/또는 P+ 실리콘 막 또는 피처를 형성하기 위하여, 하나 이상의 도펀트 원자를 포함할 수 있다. 예를 들어, 상기 액상 잉크는 붕소, 갈륨, 인, 비소, 또는 안티몬과 같은 도펀트 소스[예를 들어, 하나 이상의 올가노포스핀(organophosphine), 올가노보란(organoborane), 실릴포스핀(silylphosphine), 실릴보란(silylborane) 등]를 실리콘, 게르마늄, 및 상기 도펀트 원소의 전체 원자 개수에 대하여 약 20 at.%까지의 양으로 포함할 수 있다. 어떤 실시예들에 있어서는, 상기 도펀트 소스는 화학식 DaR1 b를 가질 수 있는데, 여기서 a는 1 또는 2이고, b는 3a이고, R1의 최소한 a 예들은 C1-C6 알킬, C6-C10 아릴, C7-C10 아랄킬 또는 AR2 3이며 - 여기서, R2는 수소 또는 AyH2y +1이고, A는 Si 또는 Ge이며, 1≤y≤4(바람직하게는, y=1)임 -, R1의 나머지 b 예들은 서로 독립적으로 H, C1-C6 알킬, C6-C10 아릴, C7-C10 아랄킬 또는 AR2 3이다. 다양한 구현예들에 있어서, 상기 도펀트는 화학식 D(AH3)3인데, 여기서 D는 P 또는 B이고, A는 Si 또는 Ge이다.
상기 잉크 조성물은 IVA족 반도체 원소 전구체(들)[예를 들어, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란] 및 도펀트 소스(들)를 적절한 비율로 포함함으로써 최종 막 또는 피처 내의 도핑 레벨을 바람직한 수준으로 맞출 수 있다. 예를 들어, 상기 조성물의 0.00001 내지 약 20 vol.%(또는, 0.001 내지 10 vol.%와 같이 이 안에 속하는 다른 범위)는 상기 도펀트 소스로 본질적으로 구성될 수 있다. 대안적으로, 상기 도펀트 소스(들)는, IVA족 반도체 원소 전구체(들) 내의 Si 및/또는 Ge에 대하여 도펀트 원자들이 약 0.0001 내지 약 10 at.%(또는, 이 안에 속하는 모든 범위)가 제공될 수 있는 양으로 존재할 수 있다. 미국 특허들 제7,314,513호, 제7,674,926호, 및 제7,879,696호, 및 2005년 10월 11일 및 2007년 10월 4일에 각각 출원되어 같이 계류 중인 미국 특허출원들 제11/249,167호 및 제11/867,587호(각각, 변호사 서류번호 IDR0423 및 IDR0884)에는, 도펀트 전구체들, 도핑된 실란 중간물질들(intermediates), 도핑된 실란 조성들물, 도핑된 반도체 전구체 잉크들, 이들의 제조를 위한 예시적 방법들, 및 전구체 잉크 및 활성 막 내의 도펀트 레벨의 결정 및/또는 조절을 위한 기술들이 자세하게 기술되어 있으며, 상기 특허들 및 특허출원들 중 관련 부분들이 본 명세서에 참조로서 병합된다.
액상의 (폴리)실란 잉크는 하나 이상의 통상적 첨가제, 예를 들어 표면장력 감소제, 계면활성제, 결합제(binding agent), 증점안정제(thickening agent), 감광제 등을 더 포함할 수 있다[2008년 10월 1일자로 출원된 미국 특허출원 제12/243,880호(변호사 서류 번호 IDR1574) 참조]. 상기 특허출원 중 관련 부분들이 본 명세서에 참조로서 병합된다. 그러나, 바람직하게는, 상기 조성물은 그로부터 형성되는 막 또는 피처의 바람직한 특성에 부정적 영향을 끼칠 수 있는 원자들 또는 다른 종류들(예를 들어, 탄소, 질소, 알칼리 금소 등)의 도입을 유발할 수 있는 성분을 포함하지 않는데, 그러한 부가적 성분들이 결과적으로 형성되는 막 또는 피처의 바람직한 특성에 부정적인 영향을 미칠 정도로 충분히 높은 몰 비(molar proportions)로 탄소, 산소, 황, 질소, 또는 할로겐과 같은 원소를 포함할 경우 특히 포함되지 않는다.
상기 (폴리)실란 잉크는 본 기술분야에서 공지되어 있는 적절한 방법들 중 어떤 것을 이용하여서도 증착될 수 있다. 예를 들어, 상기 액상 잉크는 기판 상에 블랭킷-증착 또는 코팅될 수 있다. 다양한 실시예들에 있어서, 블랭킷 증착은, 상기 기판의 노출된 결정질, 다결정질, 또는 마이크로결정질 표면 상에 액상의 (폴리)실란 잉크를, 스핀-코팅, 슬릿 코팅, 슬릿 다이 코팅, 압출 코팅, 스프레이 코팅, 또는 메니스커스 코팅하는 것을 포함하거나, 또는 잉크젯 프린팅, 그라비어 프린팅, 플렉소 프린팅, 오프셋 리소그래피, 스크린 프린팅, 슬릿 코팅, 슬릿 다이 코팅, 압출 코팅, 펜 코팅, 스프레이 코팅, 메니스커스 코팅, 마이크로스퍼팅, 스텐실링(stenciling), 스탬핑, 시린지 디스펜싱(syringe dispensing), 및/또는 펌프 디스펜싱과 같은 프린팅 공정들을 포함한다.
대안적으로, 상기 액상의 (폴리)실란 잉크는 본 기술분야에서 공지되어 있는 프린팅 기술들 중 어떤 것을 이용하여서도 상기 기판상에 선택적으로 증착될 수 있다. 예를 들어, 프린팅은, 상기 기판 표면상에 소정의 패턴으로 상기 액상의 (폴리)실란 잉크를, 잉크젯 프린팅, 그라비어 프린팅, 플렉소 프린팅, 오프셋 리소그래피, 스크린 프린팅, 슬릿 코팅, 슬릿 다이 코팅, 압출 코팅, 펜 코팅, 스프레이 코팅, 메니스커스 코팅, 마이크로스퍼팅, 스텐실링, 스탬핑, 시린지 디스펜싱, 및/또는 펌프 디스펜싱하는 것을 포함할 수 있다. 상기 코팅 및/또는 프린팅 공정은 불활성 및/또는 환원성 분위기 하에서 수행될 수 있다. 따라서, 코팅 및/또는 프린팅은, 코팅 및/또는 프린팅 전에, 기판이 놓여져 있는 곳을 환기시킨 후 거기에 불활성 및/또는 환원성 가스를 주입하는 단계를 포함할 수 있다. 다양한 실시예들에 있어서, 상기 불활성 및/또는 환원성 가스는 He, Ar, N2 등을 포함할 수 있고, 이것은 H2, NH3, SiH4, 및/또는 그 밖의 다른 가스 상태의 환원제 소스를 더 포함할 수 있다(예를 들어, 약 20 vol.%까지의 양으로). 상기 불활성 및/또는 환원성 가스 분위기는, 의도되지 않은 및/또는 바람직하지 않은 산화물의 형성 가능성을 감소시킬 수 있다. 바람직한 실시예에 있어서, 형성된 막 또는 피처 내에 전기적 특성 저하를 야기할 수 있을 정도의 수용 불가능하게 높은 함량의 산소가 포함되는 것을 방지하기 위하여, 상기 조성물은 불활성 분위기(바람직하게는, O2 레벨 << 1 ppm) 하에서 코팅 또는 프린팅될 수 있다. 일 실시예에서, 상기 불활성 분위기는 Ar으로 본질적으로 구성되며, 0.1 ppm 미만의 O2 및 100 ppm 미만의 N2를 더 포함할 수 있다.
선택적으로, 상기 기판의 노출된 표면 상에 상기 액상 잉크를 증착하는 것과 동시에 및/또는 이러한 증착 직후에 상기 액상의 잉크 조성물이 조사될(irradiated) 수 있다(예를 들어, 광 및/또는 화학 방사선으로). 예를 들어, 어떤 실시예들에 있어서는, 상기 액상의 (폴리)실란 잉크는 450 nm보다 짧은, 바람직하게는 400 nm보다 짧은, 가장 바람직하게는 350 nm보다 짧은 파장(또는 파장 밴드)(예를 들어, 200 nm 내지 450 nm의 범위 내: 220 nm 내지 400 nm, 또는 250 내지 350 nm, 또는 이 안에 속하는 모든 다른 범위)을 갖는 자외선으로 조사될 수 있다. 어떠한 형태의 조사라도(더욱 구체적으로는, 어떠한 파장의 광이라도) 사용될 수 있지만, 상기 조사 단계는 자외선 조사를 포함하는 것이 바람직하다. 이러한 조사 단계를 통해, 가교된, 올리고머의 및/또는 폴리머의 수소화된 (폴리)실란 막이 일반적으로 생성되는데, 이 막은 선택적으로 나중에 전자 장치에 유용한 비정질의 수소화된 반도체 막 또는 피처(예를 들어, 비정질의 수소화된 실리콘 막)로 변환될 수 있고(예를 들어, 가열에 의해), 이것은, 본 명세서에서 기술한 바와 같이, 추가적인 어닐링 단계를 통해 마이크로결정질 및/또는 다결정질 에피택셜 막 또는 피처를 형성한다. 2008년 5월 2일 및 2008년 10월 1일에 각각 출원되어 같이 계류 중인 미국 특허출원들 제12/114,741호 및 제12/243,880호(각각, 변호사 서류번호 IDR1102 및 IDR1574)에 자외선 및/또는 비-자외선 조사를 위한 적절한 소스들, 예시적인 조사 선량(irradiation dose), 및 (폴리)실란 및/또는 사이클로실란 잉크에 조사하는 방법들이 자세하게 기술되어 있으며, 상기 특허출원들 중 관련 부분들이 본 명세서에 참조로서 병합된다.
어떤 실시예들에 있어서, 상기 증착된 액상의 잉크는 상기 잉크 조성물로부터 잔여 용매(들) 모두를 제거하기에 충분한 온도 및 시간 조건 하에서 건조될 수 있다. 다른 실시예들에 있어서는, 상기 건조 단계는, 가열과 함께 또는 가열 없이, 진공에서 상기 용매(들)를 제거하는 단계를 포함한다. 상기 용매를 증발시키는 것은 상기 코팅된 또는 프린팅된 전구체 조성물(및/또는 기판)을 약 30 ℃ 내지 약 200 ℃의 온도(예를 들어, 30 ℃ 내지 약 90 ℃, 80 ℃ 내지 약 120 ℃, 또는 이 안에 속하는 모든 다른 범위)로 가열하는 단계를 포함할 수 있다. 건조 시간은 상기 코팅된 또는 프린팅된 전구체 잉크로부터 실질적으로 모든 용매(들) 및/또는 실질적으로 모든 첨가물(들)이 제거되기에 충분히 긴 시간(예를 들어, 1초 내지 4시간, 1분 내지 120분, 또는 이 안에 속하는 모든 다른 범위)일 수 있다. 상기 진공은 1 mTorr 내지 300 Torr, 100 mTorr 내지 100 Torr, 1-20 Torr, 또는 이 안에 속하는 모든 다른 범위일 수 있으며, 진공 펌프, 흡인기, 벤투리관 등에 의해 가해질 수 있다. 형성되는 막 또는 피처 내에 수용 불가능하게 높은 함량의 산소가 포함되는 것을 방지하기 위하여, 상기 용매는 O2 레벨 << 1 ppm의 불활성 분위기 하에서 증발될 수 있다.
도 4c를 참조하면, 상기 방법은 상기 증착된(예를 들어, 코팅 또는 프린팅된) 후 건조된 전구체를 반도체 막(412)으로 변환시키기 위한 경화(예를 들어, 가열) 단계를 더 포함할 수 있다. (폴리)실란의 경우, 상기 경화 단계는, 상기 조성물이 실리콘 및/또는 게르마늄을 포함하는 비정질의 수소화된 막 또는 피처로 선택적으로 변환되기에 충분히 긴 시간 동안 약 300 ℃ 이상(바람직하게는 약 350 ℃ 이상, 더욱 바람직하게는 약 400 ℃ 이상)으로 상기 건조된 조성물을 가열하는 단계를 일반적으로 더 포함한다. 이러한 가열 단계는 최소한 1분, 3분, 또는 5분의 시간 동안 수행될 수 있다.
하나의 예시적 실시예에 있어서, IVA족 반도체 원소 전구체[예를 들어, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란, 또는 이들로부터 형성된 막 또는 피처)는 50 ℃ 내지 200 ℃의 제1 온도(예를 들어, 75 ℃ 내지 150 ℃, 100 ℃ 내지 125 ℃, 또는 이 안에 속하는 모든 다른 온도 범위)에서 1분 내지 60분의 시간(예를 들어, 5분 내지 30분, 10분 내지 20분, 또는 이 안에 속하는 모든 다른 시간 범위) 동안 경화된다. 선택적으로, 상기 IVA족 반도체 원소 전구체는, 연속적인 수소화된 비정질 IVA족 반도체 원소 막(412)을 형성시키기 위하여, 300 ℃ 내지 600 ℃의 제2 온도(예를 들어, 350 ℃ 내지 550 ℃, 400 ℃ 내지 500 ℃, 또는 이 안에 속하는 모든 다른 온도 범위)에서 1분 내지 60분의 시간(예를 들어, 5분 내지 30분, 10분 내지 20분, 또는 이 안에 속하는 모든 다른 시간 범위) 동안 더 경화된다. 다양한 실시예들에 있어서, 상기 수소화된 비정질 IVA족 반도체 원소 막(412)은 패턴화된 피처일 수 있고/있거나 도핑될 수 있다. 상기 제1 및 제2 경화 단계들 각각에 있어서, 상기 (도핑된) IVA족 반도체 원소 막 또는 피처의 특성(예를 들어, 밀도, 순도 등)을 최적화하기 위하여, 상기 온도는 변경될 수 있다.
도 4d를 참조하면, 상기 경화 단계는 어닐링 단계를 더 포함할 수 있는데, 상기 어닐링 단계는, 상기 기판(400) 및 상기 코팅 또는 프린팅된 IVA족 반도체 원소 전구체 막 또는 피처(410), 또는 상기 경화된 IVA족 반도체 원소 막 또는 피처(412)(예를 들어, 비정질의 수소화된 막)를, 소정의 또는 바람직한 특성 또는 품질(예를 들어, 전도도, 형태, 전자거동 및/또는 내식각성, 스트레스 및/또는 표면 변형 등)을 갖는 막 또는 피처를 제공하기에 충분하고/충분하거나 상기 막 또는 피터 내에 존재하는 도펀트(들)를 활성화시키기에 충분한 온도 및 시간으로 가열하는 단계를 포함할 수 있다. 하나의 예시적 실시예에 있어서, 상기 IVA족 반도체 원소 막 또는 피처는 에피택셜 층을 형성하기에 충분한 온도 및 시간으로 가열된다. 적절한 어닐링 온도는 일반적으로 약 400 ℃ 내지 약 1400 ℃의 온도 범위, 또는 이 안에 속하는 어떠한 온도 또는 온도 범위(예를 들어, 약 500 ℃ 내지 약 800 ℃ 등)일 수 있다. 어떤 실시예들에 있어서, 어닐링 단계는 하나 이상의 온도 경사(ramp)(예를 들어, 소정의 시간 기간에 걸쳐 계단 모양의 또는 연속적인 온도 증가)를 포함할 수 있다. 예를 들어, 상기 온도 경사는 1 ℃로부터 100 ℃로의 증가(또는 이 안에 속하는 다른 모든 온도 범위)를 포함하고, 상기 소정의 시간 기간(상기 경사가 상기 온도 증가를 위해 2 이상의 시간 기간들을 포함할 경우 독립적으로 선택될 수 있음) 은 1초 내지 1시간(또는 이 안에 속하는 다른 모든 시간 범위)일 수 있다. 적절한 어닐링 시간은 약 1분 내지 약 2시간의 범위, 바람직하게는 약 10분 내지 약 1시간의 범위, 또는 이 안에 속하는 모든 시간 범위(예를 들어, 약 10 내지 30 분)일 수 있다. 어닐링 단계는 통상의 노(furnace) 또는 오븐 내에서, 선택적으로 불활성 또는 환원성 분위기에서, 플래시 램프 어닐링, 레이저 조사 등에 의해 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 IVA족 반도체 원소 전구체로부터 형성되는 막 또는 피처가 상기 기판(400)의 표면(405)상의 노출된 물질의 결정 구조를 받아들이기에 충분한 온도 및 시간으로, 상기 기판(400) 및 상기 증착된 IVA족 반도체 원소 전구체(예를 들어, 도 4b의 410 또는 도 4c의 412)가 가열된다. 어떤 실시예들에 있어서는, 상기 막 또는 피처(410/412)는 400 ℃를 초과하는 온도(예를 들어, 500 ℃, 600 ℃, 800 ℃, 900 ℃ 등)에서 에피택셜 층(414)이 형성되기에 충분한 시간 동안 가열된다. 하나의 예에 있어서, 상기 에피택셜 구조[예를 들어, 상기 기판(400)과 최소한 부분적으로 결정화된 막 또는 피처(414)의 조합]는 최소한 하나의 차원(dimension)에 있어서 상기 잉크(410)를 증착하기 전에 비하여(예를 들어, 기판(400) 단독에 비하여) 더 크지만, 새롭게 형성된 물질(예를 들어, 414)는 상기 기판 표면(405)과 동일한 결정 구조를 갖는다. 선택적으로, 상기 IVA족 반도체 원소 전구체는 경화됨(예를 들어, 비정질 및/또는 수소화 단계를 거치는 절차) 없이 어닐링될 수 있다(예를 들어, 에피택셜 성장).
본 발명의 실시예들에 따른 에피택셜 구조(500) 형성을 위한 하나의 예시적 방법이 도 5a-5d에 도시되어 있다. 이 변형에 있어서는, 도 5a에 도시되어 있는 바와 같이, 본 명세서에 기술된 액상의 (폴리)실란 잉크가 기판(510) 상에서 노출된 결정질, 다결정질 또는 마이크로결정질 물질(515) 상에 코팅된다. 도핑된 (폴리)실란 잉크를 코팅하는 공정의 경우, 확산 공정에 비해, 도핑된 막의 두께가 더 잘 조절될 수 있다. 태양전지 제조와 같은 특정 응용에 있어서는 도핑된 막을 소정의 타겟 전도도를 만족시키는 한도 내에서 가능한 얇게 만드는 것이 바람직한데, 도핑된 잉크의 코팅 공정을 통해 막 두께가 조절될 수 있다. 결정질, 다결정질 또는 마이크로결정질 물질(515)은, (폴리)실란 잉크의 코팅 공정 전에, 본 명세서에서 기술된 세정 및/또는 식각 방법에 의해 노출된다. 도 5a-d의 결정질, 다결정질 또는 마이크로결정질 물질(515)의 노출된 표면은 "피라미드 텍스쳐링"으로 종종 알려져 있는 어떤 태양전지들의 특징을 묘사한 것으로서, 표면을 변형시켜 광이 주위로 다시 반사되는 것을 감소시킴으로써 광흡수가 증가되고, 결과적으로 그러한 태양전지들의 전력 변환 효율이 향상된다. 그러나, 이러한 표면 변형이 본 발명에서 반드시 요구되는 것은 아니다.
예시적인 실시예들에 있어서, 상기 (폴리)실란 잉크는 도펀트를 더 포함한다. 증착된 (도핑된) (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란은 이어서 건조, 경화, 및/또는 어닐링됨으로써 상기 기판(510/515) 상에 (도핑된) IVA족 반도체 원소 막(520)을 형성하게 되는데, 이것은 비정질 및/또는 수소화된 막일 수 있다. 상기 (도핑된) IVA족 반도체 원소 막(520)은 상기 기판 표면의 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란 물질(515)과 동일한 결정 구조를 받아들이기에 충분한 온도 및 시간으로 가열된다[예를 들어, 상기 IVA족 반도체 원소 필름(520)의 에피택셜 결정화를 위하여].
도 5b에 도시되어 있는 바와 같이, 도펀트를 함유하는(예를 들어, 상기 제1 코팅된 잉크보다 더 높은 농도로) 제2 (폴리)실란 잉크(525a-c)가 소정의 패턴으로 상기 IVA족 반도체 원소 막(520) 상에 프린팅된다. 일 실시예에 있어서, 상기 제2 도핑된 잉크(525a-c)는 유전체 또는 폴리머 기반의 잉크이며, 이어서, 상기 제2 잉크(525a-c)로부터 상기 IVA족 반도체 원소 막(520)으로 상기 도펀트가 확산됨으로써 도 5c에 도시된 바와 같은 도핑된 영역들(530a-c)이 형성된다. 이어서, 도 5c에 도시된 바와 같이, 상기 유전체 또는 폴리머 기반의 잉크(525a-c)가 상기 구조로부터 제거된다.
어떤 구현예들에 있어서는, 상기 제2 도핑된 잉크(525a-c)는 도핑된 (폴리)실란 잉크이며, 상기 제2 도핑된 잉크(525a-c)는, 상기 도펀트 및 선택적 용매 외에도, 상기 막(520)을 형성하는데 사용되었던 것과 동일하거나 상이한 IVA족 반도체 원소 전구체를 포함할 수 있다. 이러한 실시예들에 있어서는, 도 5e에 도시된 바와 같이, 상기 잉크(525a-c)로부터 형성된 도핑된 IVA족 반도체 원소 피처들(535a-c)이 상기 구조 상에 남아서 에피택셜 콘택을 위한 고농도 도핑 영역이 될 수 있다. 또한, 상기 구조의 표면 상에 양각의 또는 3차원의 패턴을 형성함으로써, 상기 프린팅된 피처들(535a-c)은 상기 도핑 영역들(535a-c)에 후속적으로 증착(예를 들어, 프린팅)되는 금속의 배열을 가능하게도 한다. 상기 도핑된 피처들(535a-c)의 프린팅은, 프린팅된 유기 또는 유전체 도펀트 잉크로부터 도펀트가 외부확산(outdiffusion)될 가능성(바로 위에 문단 참조)을 방지하기도 하며, 상기 구조에서 도핑되지 말아야 할 영역에 대한 의도하지 않은 도핑 가능성도 차단할 수 있다. 도핑된 (폴리)실란 잉크의 프린팅은, 상기 도핑된 막(520) 및 피처들(535a-c)이 형성된 후에(상기 막이 에피택셜이던지 그렇지 않던지 간에), 도펀트의 외부확산 및 의도하지 않은 인접 영역[예를 들어, 상기 막(520)의]의 오염을 최소화하거나 방지할 수 있다는 추가적 이점을 갖는다.
도 5d를 참조하면, 하나 이상의 콘택들(540a-c)이 상기 에피택셜 구조(500)의 선택적으로 도핑된 영역들(530a-c)에 접촉하도록 형성된다. 어떤 실시예들에 있어서, 결과적으로 생성된 구조(500)는 상기 콘택들(540a-c) 사이의 영역들(545a-d)[살짝(lightly) 또는 많이(heavily) 도핑되어 있을 수 있음(예를 들어, N+)]에 비하여 상대적으로 매우 고농도로 도핑된 영역들(530a-c)(예를 들어, N++)을 상기 콘택들(540a-c) 아래 부분 및/또는 인접 부분에 갖는다.
도 5d의 콘택들(540a-c)은 금속, 또는 IVA족 반도체 원소 전도체 및/또는 반도체와 오믹 콘택을 형성하기에 적절한 다른 물질을 포함할 수 있다. 이러한 금속 콘택들은 하나 이상의 금속 전구체를 포함하는 잉크 또는 페이스트를 선택적으로 도핑된 영역들(530a-c) 상에 프린팅함으로써 형성될 수 있다. 어떤 실시예들에 있어서, 상기 금속 전구체(들)는 (유기)금속 화합물, (유기)금속 복합물, (유기)금속 클러스터, 금속 나노입자, 금속 입자 또는 조각, 또는 이들의 조합을 하나 이상 포함할 수 있다. 예를 들어, 상기 금속 나노입자, 금속 입자 또는 조각은 물론이고 상기 (유기)금속 화합물, 복합물, 및 클러스터는, 알루미늄, 티타늄, 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈룸, 크롬, 몰리브덴, 텅스텐, 망간, 레늄, 철, 루테늄, 오시뮴, 로듐, 이리듐, 니켈, 팔라듐, 백금, 구리, 은, 금, 아연, 카드뮴, 갈륨, 인듐, 탈륨, 주석, 납 또는 비스무스와 같은 금속의 공지된 화합물, 복합물, 클러스터, 입자 또는 조각, 및/또는 나노입자, 또는 이들의 조합을 포함할 수 있다. 대안적으로, 상기 잉크는, 통상의 바인더(binder) 및/또는 플럭스(flux)(예를 들어, 스크린 프린팅에 적합한) 내에 하나 이상의 이러한 금속 또는 합금 또는 이들의 조합이 있는 통상의 페이스트를 포함하거나 그러한 페이스트만으로 본질적으로 구성될 수 있다. 상기 금속 잉크는 이러한 금속 화합물, 복합물, 클러스터, 및/또는 나노입자 내에 포함되어 있거나 그것과 결합되어 있는 하나 이상의 부동태 처리제(passivation agent) 또는 다른 종을 더 포함할 수 있는데, 이것은 상기 잉크가 추가적으로 처리될 때 전기적 활성 막을 제공할 수 있다.
어떤 변형예들에 있어서는, 상기 금속 콘택들은, 실리사이드-형성 금속(예를 들어, Ti, Ta, Cr, Mo, W, Ni, Co, Pd, 또는 Pt), 바람직하게는 6-12족 실리사이드-형성 금속(예를 들어, Mo, W, Ni, Co, Pd, 또는 Pt), 더욱 바람직하게는 9-10족 실리사이드-형성 금속(예를 들어, Ni, Co, Pd, 또는 Pt)의 염, 화합물, 클러스터 또는 복합물을 포함하는 잉크를 프린팅함으로써 형성될 수 있다. 2008년 5월 30일 및 2008년 7월 17일에 각각 출원되어 같이 계류 중인 미국 특허출원들 제12/131,002호 및 제12/175,450호(각각, 변호사 서류번호 IDR1263 및 IDR1052)에, 이러한 실리사이드-형성 금속 잉크들, 실리사이드-형성 금속 잉크의 제조 방법들, 및 그러한 잉크를 이용하여 금속 막 및/또는 구조를 형성하는 방법들이 자세하게 기술되어 있으며, 상기 특허출원들 각각의 관련 부분들이 본 명세서에 참조로서 병합된다.
금속-함유 잉크는 기본적으로 본 명세서에서 기술된 어떠한 프린팅 기술을 이용해서도 프린트될 수 있다. 예를 들어, 프린팅은 상기 금속-함유 잉크를 소정의 패턴으로 잉크젯 프린팅, 그라비어 프린팅, 플렉소 프린팅, 오프셋 리소그래피, 스크린 프린팅, 슬릿 코팅, 슬릿 다이 코팅, 펜 코팅, 메니스커스 코팅, 마이크로스퍼팅, 스텐실링, 스탬핑, 시린지 디스펜싱, 및/또는 펌프 디스펜싱하는 것을 포함할 수 있다. 상기 잉크는 본 명세서에서 기술된 바와 같이 금속 전구체 물질 및 용매를 포함하거나 이들만으로 본질적으로 구성될 수 있다. 어떤 변형예들에 있어서는, 상기 금속 콘택들이 전기 도금(무전해 도금)에 의해 형성될 수 있다. 하나의 예로서, 상기 도금은 금속(예를 들어, Pd, Ni 등)의 나노입자들 또는 유기금속 화합물을 이용하여 씨앗층(seed layer)을 프린팅하는 단계, 및 이어서 상기 프린팅된 씨앗층 상에 벌크 전도체(예를 들어, Ag, Al, Co, Ni, Cu 등)를 선택적으로 증착하는 단계(예를 들어, 무전해 도금 또는 전기 도금에 의해)를 포함할 수 있다.
대안적으로, 어떤 구현예들에 있어서는, 상기 콘택들은, 액상 잉크를 통상의 금속 증착 방법(예를 들어, 통상의 스퍼터링 또는 증발)으로 증착하거나 또는 본 명세서에서 기술된 방법(예를 들어, 스핀 코팅, 압출 코팅, 스프레이 코팅 등)으로 코팅한 후 포토리소그래피를 실시함으로써 형성되거나, 상용의 금속 페이스트를 통상적인 방법으로 디스펜싱 또는 프린팅함으로써 형성되거나, 사전에 프린팅되거나 패턴화된 씨앗층 상에 통상의 전기 도금 또는 무전해 도금을 실시함으로써 형성되거나[2008년 5월 30일자로 출원된 미국 특허출원 제12/131,003호 (변호사 서류번호 IDR1263) 참조. 이 출원의 관련 부분은 본 명세서에 참조로서 병합됨], 또는, 대안적으로, 레이저 프린팅 기술[2005년 8월 11일자로 출원된 미국 특허출원 제11/203,563호 (변호사 서류번호 IDR0213) 참조. 이 출원의 관련 부분은 본 명세서에 참조로서 병합됨]에 의해 형성될 수 있다. 예를 들어, 증착은, Ti, TiN과 같은 상대적으로 얇은 장벽층 및/또는 접착층 또는 TiN-on-Ti 이중층을 스퍼터링하는 단계, 이어서 Al 또는 Al-Cu 합금(0.5-4 wt.% Cu)과 같은 상대적으로 두꺼운 벌크 전도체 층을 증착하는 단계, 및 콘택들과 금속 피처들을 정의한 후 상기 금속 피처들을 식각하는 통상의 포토리소그래피 공정을 실시하는 단계를 포함할 수 있다. 바람직하게는, Al, TiN 및 Ti와 같은 금속을 선택적으로 식각하는 통상의 NH4OH/H2O2 식각 조성물을 이용하여 상기 금속이 습식 식각된다. 다른 실시예들에 있어서는, 블랭킷 증착 단계가 금속-함유 물질을 포함하는 잉크를 스핀-코팅하는 단계를 포함할 수 있는데, 여기서 상기 금속-함유 물질은 금속 나노입자 및/또는 본 명세서에 개시된 하나 이상의 금속의 유기금속 전구체를 포함할 수 있다. 어떤 구현예들에 있어서는, 상기 방법은 상기 금속, 유기금속 전구체(들) 및/또는 금속 나노입자들을 전도성 막을 형성하기에 충분한 조건[예를 들어, 전도성 막을 형성하기에 충분한 분위기(예를 들어, 감압 분위기), 온도, 및 시간] 하에서 경화 및/또는 어닐링하는 단계를 더 포함할 수 있다.
대안적인 실시예에 있어서는, 금속 전구체 물질 층이 코팅 또는 프린팅된 후 레이저 조사에 국부적으로 노출될 수 있는데, 상기 국부적 조사는 노출된 부분에서의 용해도 특성 변화를 야기한다. 노출되지 않은 부분을 세척에 의해 제거함에 따라 상기 조사된 금속 전구체만이 남게 되어, 추가적 경화 또는 어닐링 단계가 선택적으로 수행된 후에, 금속 층을 형성하게 된다(소위, "네거티브" 패터닝 및 현상). 대안적으로, "포지티브" 패터닝 및 현상이 채택될 수도 있는데, 이 경우 조사에 노출된 영역이 세척에 의해 제거된다.
레이저 패터닝 단계는, 레지스트 물질을 블랭킷 증착된 금속-함유 층 상에 증착하는 하위 단계, (i) 소정의 폭 및/또는 (ii) 상기 레지스트에 의해(또는 상기 레지스트 내의 흡수성 염료에 의해) 흡수되는 소정의 파장 또는 파장 밴드를 갖는 레이저로부터의 광 빔으로 상기 레지스트 물질의 부분들을 선택적으로 조사하는 하위 단계, 형성될 구조에 대응하는 패턴을 남기기 위하여 현상액으로 상기 선택적으로 조사된 레지스트를 현상하는 하위 단계(이 단계들은 포지티브 및 네거티브 레지스트 모두에 적용됨), 상기 블랭킷 증착된 물질 중 상기 원하는 또는 기결정된 패턴에 대응하지 않는 부분들을 제거하는 하위 단계(일반적으로 건식 또는 습식 식각에 의해), 및 남아 있는 레지스트 물질을 제거하는 하위 단계를 더 포함할 수 있다[2005년 8월 11일자로 출원되어 함께 계류 중인 미국 특허출원 제11/203,563호(변호사 서류 번호 IDR0213) 참조. 이 출원의 관련 부분은 본 명세서에 참조로서 병합됨]. 바람직하게는, 상기 광은 적외선(IR) 밴드 내의 파장을 갖고[스펙트럼의 자외선(UV) 및/또는 가시광선 밴드 내의 파장 또는 파장 밴드도 포함할 수 있지만], 상기 레지스트(또는 염료)는 이 파장 또는 밴드의 광을 흡수하고/흡수하거나 감광하며, 상기 광 빔은 상기 레지스트의 원하는 또는 기결정된 부분들에 초점이 맞추어지거나 이들을 향하게 된다.
다시 도 5e를 참조하면, 도핑된 피처들(535a-c) 사이의 막(520) 영역들에 반사방지성, 유전체의 및/또는 보호용 코팅(550)이 블랭킷 증착[예를 들어, 스퍼터링, 화학 기상 증착{예를 들어, 플라즈마-강화 화학 기상 증착(PECVD)}, 원자층 증착(ALD) 등]에 의해 또는 적절한 전구체를 포함하는 잉크의 프린팅 또는 코팅에 의해 가해질 수 있다. 통상의 블랭킷 증착 또는 잉크 코팅의 경우, 상기 도핑된 피처들(535a-c) 상에 남아 있는 반사방지성 물질, 유전체 또는 보호층 물질의 잔류물 모두가 짧은 식각 공정에 의해 제거될 수 있다. 상기 식각 공정은 상기 도핑된 피처들(535a-c) 대비 상기 반사방지성 물질, 유전체 또는 보호층 물질을 선택적으로 제거할 수 있거나, 또는 비선택적일 수 있다. 대안적으로, 다양한 구현예들에 있어서, 통상의 실리콘 질화물(SiN) 반사방지 코팅(ARC) 및/또는 통상의 산화물(예를 들어, SiO2) 보호층이 상기 구조의 표면[예를 들어, 도시된 바와 같이 전면(front surface)]상에 증착되고, 이어서 금속 콘택들이 금속 페이스트의 스크린 프린팅에 의해 형성되는데, 상기 금속 페이스트는 상기 유전체(예를 들어, SiN 및/또는 산화물) 막(들)을 용해시키거나 식각함으로써 아래의 도핑된 피처들(535a-c)과 접촉할 수 있도록 조성된다. 따라서, 도 5f에 도시된 바와 같이, 금속 콘택들(540a-c)이 상기 도핑된 피처들(535a-c)과 접촉하도록 형성될 수 있다.
도 5d에 도시된 에피택셜 구조(500)와 유사하거나 실질적으로 동일한 에피텍셜 구조(600)를 형성하는 또 다른 예시적인 방법이 도 6a-6d에 도시되어 있다. 이 실시예에 있어서는, 도 5a와 관련하여 위에서 설명하였던 것과 실질적으로 동일하게, 도 6a에서, 액상의 (도핑된) (폴리)실란 잉크가 기판(610)의 표면 상에 노출된 결정질, 다결정질, 또는 마이크로결정질 물질(615) 위에 블랭킷-증착된다(예를 들어, 코팅, 프린팅 등에 의해). 이어서, 본 명세서에서 기술된 바와 같이, 상기 액상의 (폴리)실란 잉크는 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란으로부터 형성되는 막(620)이 상기 물질(615)의 결정 구조를 받아들이기에 충분한 온도 및 시간으로 가열된다.
이어서, 도 6b에 도시된 바와 같이, 패터닝된 마스크(625a-d)가 상기 막(620) 상에 형성된다. 상기 패터닝된 마스크(625a-d)는 통상의 포토레지스터 또는 유전체를 포함할 수 있으며 본 기술분야에서 공지된 그 어떠한 방법[예를 들어, 통상의 증착 및 포토리소그래피 공정, 프린팅, 레이저 용발(ablation) 등]을 이용하여서도 형성될 수 있다. 이어서, 도 6c에 도시된 바와 같이, 도핑 영역들(630a-c)을 형성하기 위하여, 상기 패터닝된 마스크(625a-d)에 의해 커버되어 있지 않은 막(620) 영역들에 도펀트가 주입된다[예를 들어, 도펀트 소스의 주입(implantation), 기상 확산(gas phase diffusion)(예를 들어, POCL 공정 등), 프린팅 등에 의해]. 따라서, 결과적으로 생성된 구조는 상기 마스크(625a-d)에 의해 커버되지 않은 부분들 내의 하나 이상의 영역들 갖는데, 이 영역들은 상기 도펀트가 주입되지 않은 상기 막(620)의 커버된 영역들에 비해 더 고농도로 도핑되어 있다. 대안적으로, 후면에 로컬 콘택들을 갖는 태양전지 구조가 제조될 수 있다. 사실은, n- 및 p-콘택들 모두 상기 후면에 형성될 수 있고, 전면에는 콘택이 형성되지 않을 수 있다(소위 "후면 전극" 전지). 또한, 전지의 전면 및 후면 모두에 로컬 콘택들이 형성될 수도 있다. 그 어떠한 설계에 있어서도, 상기 로컬 콘택들은, 본 명세서에서 기술된 도핑된 반도체 막 또는 많이(heavily) 도핑된 반도체 피처의 형성 방법[예를 들어, 노출된 결정질, 다결정질 또는 멀티결정질 물질 상에 직접 프린팅하거나, 또는 마스크(예를 들어, 유전체)를 통해 도펀트를 확산시키는 방법]에 의해 만들어질 수 있다. 따라서, 상기 기판의 전면 및/또는 후면 상에 국부적 에피택셜 콘택들이 만들어질 수 있고, 이러한 국부적 에피택셜 콘택들은 N+ 또는 N++만이거나, P+ 또는 P++만이거나, 혹은 이들의 조합(예를 들어, N+과 P+)일 수 있다.
도 6d에 도시된 바와 같이, 선택적으로 상기 패터닝된 마스크(625a-d)를 제거한 후에, 적절한 물질(들) 및/또는 본 명세서에서 기술된 방법(들)(예를 들어, 도 5d와 관련하여 기술된 방법)을 이용하여 금속 콘택들(640a-c)이 하나 이상의 도핑 영역들(630a-c) 상에 또는 그에 인접한 곳에 형성될 수 있다. 이를 통해 생성된 구조(600)는 상기 금속 콘택들(640a-c) 사이의 막(620) 영역들에 비해 고농도로 도핑된 하나 이상의 영역들(630a-c)을 상기 금속(640a-c)과 접촉하고 있는 부분 내에 갖는다.
본 발명의 실시예들에 따라 에피택셜 구조(700)를 형성하는 또 다른 방법이 도 7a-7d에 도시되어 있다. 도 7a에서, (고농도로) 도핑된 피처들(720)을 형성시키기 위하여, 본 명세서에서 설명된 (고농도로) 도핑된 액상의 (폴리)실란 잉크를 소정의 패턴으로 프린팅(예를 들어, 잉크 젯 프린팅, 그라비어 프린팅, 스크린 프린팅, 슬릿 코팅, 슬릿 다이 코팅 등)함으로써, 기판(710) 표면 상의 결정질, 다결정질, 또는 마이크로결정질 물질(715) 상에 상기 잉크가 선택적으로 증착된다. 예시적 실시예에 있어서, IVA족 반도체 원소 전구체는 여기에서 기술된 하나 이상의 도펀트 원소를 고농도로 도핑된(예들 들어, N++로) (패터닝된) 반도체 막 또는 피처를 제공할 수 있는 양으로 포함한다. 일반적으로, 상기 도핑된 액상의 (폴리)실란 잉크가 건조되고 선택적으로 경화 및 어닐링됨으로써, 패터닝된 도핑된 에피택셜 IVA족 반도체 원소 피처(720)가 형성되는데, 상기 경화 및 어닐링 공정들은 상기 기판(710)의 표면 물질(715) 상에 하나 이상의 추가적 잉크가 증착된 후에 수행될 수도 있다.
도 7b를 참조하면, 제2 잉크[예를 들어, 상기 제1 잉크와 동일하거나 상이한 IVA족 반도체 원소 전구체 및/또는 동일하거나 상이한 도펀트를 함유하는 (폴리)실란 잉크]가 상기 결정질, 다결정질, 또는 마이크로결정질 물질(715) 상에 증착되되, 상기 제1 도핑된 IVA족 반도체 원소 패턴(720)이 형성되지 않은 영역들에 증착된다. 바람직한 실시예에 있어서, 상기 제2 잉크는 상기 제1 액상 잉크보다 낮은 농도의 도펀트를 포함하되, 바람직하게는 도핑된(예를 들어, N 또는 N+로) 반도체 막을 제공할 수 있는 양으로 포함한다. 선택적으로, 도펀트 레벨이 서로 다른 상기 2개의 잉크들이 프린팅되어 피처들(720)과 막(730)이 각각 형성될 때 상기 피처들(720)과 막(730)의 경화 및/또는 어닐링 공정이 동시에 수행될 수 있다. 따라서, 본 명세서에서 자세히 설명된 바와 같이, 상기 프린팅된 잉크(들)가 가열되되, 상기 (폴리)실란 잉크들로부터 형성되는 피처들(720) 및/또는 막(730)이 상기 기판(710)의 상기 노출된 결정질, 다결정질, 또는 마이크로결정질 물질(715)의 결정 구조를 받아들이기에 충분한 온도 및 시간으로 가열된다(예를 들어, 상기 기판 상에 에피택셜 층을 형성하기 위하여).
도 7c에 도시된 바와 같이, 반사방지 코팅 및/또는 보호막(750)이 상기 막(730) 상에[그리고, 선택적으로, 피처들(720) 상에] 형성될 수 있고, 이어서, 상대적으로 고농도로 도핑된 피처들(720) 상에 또는 그 주위에, 도 5d 및/또는 6d와 관련하여 본 명세서에 설명된 방법들 및/또는 하나 이상의 물질을 이용하여 하나 이상의 콘택(740)이 형성될 수 있다. 상기 반사방지 코팅(750)이 상기 피처들(720) 상에 형성되는 구현예에 있어서, 상기 반사방지 코팅(750)을 식각할 수 있는(예를 들어, 증착 후에 또는 고온의 경화 단계 중에) 금속 잉크가 만들어질 수 있다. 대안적으로, 상기 반사방지 코팅(750)은, 상기 금속 콘택들(740)이 형성된 후에, 상기 막(730)의 노출된 영역들 상에 선택적으로 및/또는 비선택적으로 증착될 수 있다.
도 7c의 실시예에 있어서, 하나 이상의 후방(또는 후면) 콘택들(760)(예를 들어, P+, P++, N+ 또는 N++ 막들)이 상기 기판(710)의 아랫면 상에 형성될 수 있다. 이러한 추가적인 피처들[예를 들어, 상기 반사방지 코팅 및/또는 표면 보호층(750) 및/또는 상기 후방 콘택(760)]은 본 기술분야에서 공지된 적절한 방법(예를 들어, 블랭킷 증착, PVD, CVD, ALD, 코팅, 프린팅 및 식각, 프린팅 등) 또는 본 명세서의 다른 곳에서 설명된 적절한 방법을 이용하여 형성될 수 있다. 일 실시예에 있어서, 상기 기판(710) 내로 확산하여 콘택 층(760)을 형성하는 금속 페이스트(예를 들어, 알루미늄 페이스트)(도펀트 또는 도펀트 전구체를 더 포함할 수 있음)를 가하거나 증착함으로써, 도 7c의 후방 콘택(760)[또는 도 8의 후방 콘택(860)]과 같은 글로벌 콘택(global contact)이 형성될 수 있다. 도 5a-5f 및 도 6a-6d에 이러한 추가적인 피처들[예를 들어, 반사방지 코팅(750) 및/또는 후방 콘택(760)]이 필수적으로 도시되어 있지는 않지만, 여기에서 기술된 바에 따라 도 5a-5f 및 도 6a-6d의 실시예들에서 이러한 피처들이 형성될 수 있다.
어떤 구현예들에 있어서, 상기 도펀트는 상기 기판(710)의 노출된 결정질 표면 중 원하는 영역[예를 들어, 마스크(625)에 의해 노출되어 있는 도 6b의 막(620) 영역들]에 기상 확산(gas-phase diffusion)(예를 들어, POCl 공정 등)을 통해 선택적으로 주입될 수 있다. 이러한 공정에 있어서는, 도펀트 종들(species)을 함유하는 유리질 침착물 또는 막이 상기 기판(710)의 노출된 표면 상에 형성될 수 있다. 이어서, 상기 도펀트가 고온의 확산 공정을 통해 IVA족 반도체 원소 막(예를 들어, 도 6b의 620) 또는 기판(예를 들어, 도 7c의 710) 내로 유입된다. 상기 도펀트가 상기 기판 내로 확산된 후에, 상기 기상 확산 공정 중에 형성된 상기 유리질 막이 이어서 제거된다(예를 들어, 산화물 식각 공정에 의해). 일반적으로, 상기 기상 확산 공정은 상기 구조물의 표면으로부터 모든 잔여물을 제거하기 위한 세정 또는 식각 단계를 포함한다.
따라서, 하나의 대안적 실시예에 있어서, 도 7a의 구조가 통상의 기상 확산 공정(예를 들어, POCl 공정 등)을 통해 기상의 도펀트 종들(예를 들어, POCl3)에 노출된다. 도 7b의 구조와 동등한 상기 공정의 구조는 도 7a처럼 보이지만, 표면 물질(715)의 도핑된 부분(점들로 표시됨)이 프린팅된 콘택들(720) 사이의 영역들에만 존재한다.
통상의 도핑 공정에 비해, 도핑된 (폴리)실란 잉크의 프린팅이 갖는 장점들은 다음을 포함한다:
- 도핑 후에 구조물 표면으로부터 잔여물을 제거하기 위한 세정 단계(위에서 개략적으로 설명된 POCl 공정에서 요구되었던 것과 같은)가 생략될 수 있음. 도핑된 (폴리)실란 잉크를 프린팅함으로써, 도핑된 (에피택셜) 층이 기판의 일부로 되면서 제자리에 남아있을 수 있음)
- 코팅 공정은 확산 공정에 비해 막 두께에 대하여 더 정확한 제어를 가능하게 한다. 태양전지 제조와 같은 특정 응용에 있어서, 그 응용을 위해 충분히 높은 전도도를 나타내는 한, 도핑된 층들을 가능한 한 얇게 만드는 것이 바람직하다. 따라서, 패터닝되지 않은 에피택셜의 도핑된 실리콘 막을 형성하기 위하여 기판 상에 도핑된 (폴리)실란 잉크가 코팅되는 실시예들은, POCl 공정, 레이저 도핑 등과 같은 통상의 도핑 공정들에 비해 매우 유익할 것이다.
예시적 구조들
본 발명의 관점들은 또한, (a) 표면을 갖는 기판 - 상기 표면은 노출된 결정질, 다결정질 또는 마이크로결정질 물질을 가짐(예를 들어, 아무런 물질로도 덮여 있지 않음) -; (b) 상기 결정질, 다결정질 또는 마이크로결정질 물질 상에 위치하며 IVA족 반도체 원소를 포함하는 막 또는 피처 - 상기 막 또는 피처는 (i) 상기 노출된 물질의 결정 구조, 및 (ii) 제1 도핑 영역을 가짐 -; 및 (c) 상기 막 또는 피처의 상기 제1 도핑 영역 상의 하나 이상의 콘택들을 일반적으로 포함하는 예시적 구조물들에 관한 것이다. 예시적 실시예들에 있어서, 상기 IVA족 반도체 원소 막 또는 피처는 상기 콘택들 아래가 아닌 부분에 제2 도핑 영역을 포함한다. 그러한 실시예들에 있어서, 상기 콘택(들) 아래의 상기 제1 도핑 영역은 상기 콘택(들) 아래에 있지 않은 상기 제2 도핑 영역에 비해 더 높은 도펀트 농도를 갖는다. 본 발명의 구조물들은 광전지 소자{예를 들어, 선택적 이미터(들)[예를 들어, 도 5e의 피처들(535a-c), 도 6c의 피처들(630a-c), 및 도 7b의 피처들(720)]을 갖거나 갖지 않는 통상의 N+/P/P+ 전지와 같은 태양전지 구조들, N-형 웨이퍼에 기초한 태양전지들(예를 들어, P+/N/N+ 전지들), 기판의 후면 상에 국부적 P+ 및 N+ 콘택들을 포함하는 태양전지들 등}, 광센서, 이미지 센서, 발광 소자, 및/또는 MEMS 소자에 유용하게 사용될 수 있을 것이다.
본 발명의 실시예에 따른 예시적 구조물(800)이 도 8에 도시되어 있다. 에피택셜 구조를 형성하는 예시적 방법들과 관련하여 위에서 설명한 바와 같이, 기판(810)은, 적절한 IVA족 반도체 원소를 함유하며 결정질, 다결정질, 또는 마이크로결정질 물질(815)을 노출하는 표면을 갖는 지지 구조를 포함할 수 있다. 예시적 실시예들에 있어서, IVA족 반도체 원소(에피택셜 막과 동일하거나 상이한 IVA족 원소일 수 있음)로 본질적으로 구성된 다결정질 웨이퍼, 멀티결정질 웨이퍼, 금속급 웨이퍼, 리본 또는 밴드를 포함하거나, 세라믹 기판(여기서 설명된 것과 같은) 또는 다공성 실리콘 기판을 포함한다. 바람직하게는, 상기 기판은 노출된(예를 들어, 세정된 및/또는 식각된) 결정질 또는 다결정질 물질(815)을 포함한다. 어떤 변형예들에 있어서는, 하나 이상의 단결정질 또는 다결정질 박막들이 전도성 또는 비전도성 기판의 표면상에 위치한다(예를 들어, 에피택셜 구조를 형성하는 예시적 방법들과 관련하여 위에서 기술된 바와 같이; 도 4b 및 4c 참조). 후면 콘택(860)을 포함하는 실시예에 있어서, 상기 기판은 "자립식(self-standing)" 실리콘 기판(예를 들어, 실리콘 웨이퍼, 실리콘 리본 등)을 바람직하게 포함한다. 예시적 실시예들에 있어서, 상기 기판의 표면상에 노출된 결정질, 다결정질, 또는 마이크로결정질 물질은 100㎛ 미만의 두께를 갖고, 또는 어떤 실시예들에 있어서는, 50㎛ 미만의 두께를 갖는다. 어떤 예들에 있어서는, 상기 기판(810)은 P-형 또는 N-형의 단결정질, 멀티결정질 등의 실리콘 웨이퍼와 같이 도핑된 웨이퍼를 포함할 수 있다.
도 8을 참조하면, 본 발명의 구조물들은 기판(815/810)의 세정 및/또는 식각된 결정질, 다결정질, 또는 마이크로결정질 표면상에 하나 이상의 피처(820 및/또는 825)를 포함한다. 예시적 실시예들에 있어서, 상기 막 또는 피처(820/825)는 IVA족 반도체 원소(예를 들어, Si 및/또는 Ge) 및 하나 이상의 도펀트를 포함한다. 더욱이, 상기 막 또는 피처(820/825)는 상기 기판 표면상의 노출된 결정질, 다결정질, 또는 마이크로결정질 물질(815)과 동일한 결정 구조를 바람직하게 갖는다. 대안적으로, 본 발명의 어떤 실시예들은, 통상의 도핑 공정들(예를 들어, POCl 공정, 임플란트 등)에 대한 대안으로서, 도 5a와 관련하여 위에서 설명한 바와 같이, 코팅 및 경화/어닐링에 의해 패터닝된 또는 패터닝되지 않은 도핑된 에피택셜 층을 만들기 위하여 도핑된 (폴리)실란 잉크를 사용한다. 이러한 실시예를 이용하는 태양전지 제조는 선택적 이미터(825)를 포함하지 않을 수 있으며, 그 대신에, 도 1a에 묘사된 통상의 태양전지 제조 및 설계 방식을 따를 수 있는데, 이 경우, 도핑된 (폴리)실란 잉크를 기판 표면(110) 상에 코팅 또는 프린팅한 후 상기 코팅된 또는 프린팅된 (폴리)실란을 경화 및/또는 어닐링함으로써 에피택셜 층(120)을 형성할 수 있다. 후속의 표면 보호, 반사방지 코팅 형성, 및/또는 금속 증착(metallization)은 본 기술분야에서 공지되어 있는 통상의 기술을 이용하여 구현될 수 있다.
상기 IVA족 반도체 원소 막 또는 피처는 붕소, 인, 비소, 및 안티몬으로 구성된 그룹으로부터 선택되는 하나 이상의 도펀트를 바람직하게 포함한다. 알맞은 도펀트들이 상기 에피택셜 구조 형성을 위한 예시적 방법들과 관련하여 위에 자세하게 기술되어 있다. 예시적 실시예들에 있어서, IVA족 반도체 원소 막 또는 피처는 제1 도핑 영역(825) 및 제2 도핑 영역(820)을 포함한다. 바람직하게는, 상기 제2 도핑 영역(820)(예를 들어, 고농도로 도핑된, 또는 N+, 영역)의 도핑 농도에 비해 상대적으로 높은 도핑 농도를 상기 제1 도핑 영역(825)(예를 들어, N++ 영역과 같이 매우 고농도로 도핑된 영역)이 갖는다.
여전히 도 8을 참조하면, 상기 구조물(800)은 일반적으로 하나 이상의 콘택들(840)을 바람직하게는 상기 IVA족 반도체 막 또는 피처의 상기 제1 도핑 영역(825) 상에 포함한다. 상기 콘택들(840)은 적절한 형태 및/또는 크기를 가질 수 있고, 금속, 또는 도핑된 IVA족 반도체와 오믹 콘택을 형성하기에 적절한 다른 도전성 물질을 포함할 수 있다. 예를 들어, 상기 콘택들은 Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Fe, Ru, Os, Co, Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au, Zn, Cd, Al, Ti, Ga, In, Sn, Pb, Bi, 및 이들의 조합으로 구성된 그룹으로부터 선택되는 금속을 포함할 수 있다. 어떤 변형예들에 있어서는, 상기 콘택들은 실리사이드-형성 금속(예를 들어, Ti, Ta, Cr, Mo, W, Ni, Co, Pd, 또는 Pt), 및 상기 실리사이드-형성 금속과 상기 도핑 영역(820) 사이의 금속 실리사이드(예를 들어, 상기 실리사이드-형성 금속의 실리사이드)를 포함할 수 있다. 게다가, 본 발명의 상기 구조물(800)은 상기 기판(810)의 아랫면 상에 하나 이상의 후방 또는 후면 콘택들(860)을 더 포함할 수 있다. 상기 후면 콘택들(860)은 여기에서 기술된 전도성 물질들 중 그 어느 것도 포함할 수 있다(예를 들어, 후면 금속 증착을 위한 통상의 알루미늄 페이스트 등).
어떤 구현예들에 있어서, 상기 구조물(800)은 반사방지 코팅(850)을 포함할 수 있다. 상기 반사방지 코팅(850)은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드, 알루미나(alumina), 티타니아(titania), 게르마니아(germania)(GeO2), 하프니아(hafnia), 지르코니아(zirconia), 세리아(ceria), 하나 이상의 다른 금속 산화물, 또는 이들의 조합 및/또는 나노라미네이트와 같은 무기 절연물을 포함할 수 있다. 상기 반사방지 코팅(850)은 50Å 내지 100,000Å(예를 들어, 50 내지 200Å, 또는 이 안에 속하는 다른 범위)의 두께를 가질 수 있다. 일 실시예에 있어서, 상기 반사방지 코팅은 실리콘 질화물 막을 포함할 수 있다.
본 발명의 상기 선택적 에피택셜 콘택들 및 구조물들은, 통상의 N+/P/P+ 전지, N-형 웨이퍼에 기초한 전지(P+/N/N+ 전지), 후방 콘택 전지(back contact cells), 전방 방출 전지(front emitter wrap thourgh cells) 등과 같은 태양전지 구조를 포함하는 광전지 소자는 물론이고, 광센서, 이미지 센서, 발광소자, MEMS 소자, 아날로그 소자 및 회로 등과 같은 다양한 소자들 및 응용들에 이용될 수 있다.
실험 결과들
미국특허 제7,485,691호(변호사 서류 번호 IDR0422)에 기술되어 있는 폴리실란 잉크를 코팅함으로써 다수의 실리콘 막들이 단결정질(100) Si 기판들 상에 형성되었고, 급속 열처리(rapid thermal annealing: RTA)에 의해 결정화되었다. 하나의 예에서, 223nm의 두께를 갖는 실리콘 막이 Si 웨이퍼(100) 상에 형성되었다. 상기 Si 웨이퍼는 4등분되었고, 각 조각은 1-1, 1-2, 1-3, 및 1-4의 샘플들을 형성하기 위하여 서로 다른 온도(700℃, 750℃, 800℃, 및 850℃)에서 1분 동안 어닐링되었다. 다른 예에서, 220nm의 두께를 갖는 실리콘 막이 Si 웨이퍼(100) 상에 형성된 후 샘플 2를 형성하기 위하여 800℃에서 1분 동안 어닐링되었다. 상기 실리콘 막들의 특성이 브루커(Bruker) AXS사의 x-선 회절계를 이용하여 x-선 회절(XRD)에 의해 분석되었고, 상기 막들의 두께가 텐코(Tencor) 조면계(profilometer)를 이용하여 측정되었다.
브루커 제너럴 에어리어 디텍터 디프렉션 시스템(Bruker General Area Detector Diffraction System) 상에 디스플레이된 샘플 1-1(700℃에서 어닐링된)의 실리콘 막을 보여주는 회절 지도(diffraction map)가 도 9에 나타나있다. 도 10은 샘플 1-1 내지 1-4의 x-ray 회절 결과들을 나타낸다.
2-Theta = 28.5°에서 Si(111) 격자면에 대응하는 단일 x-선 피크가 관찰되고 ~47° 및 ~56°(수직의 적색 피크 위치 지시선들에 의해 표시됨)에서 다결정 실리콘에 대해 나타날 것으로 기대되는 피크가 나타나지 않음이 관찰된 것으로부터 증명되는 바와 같이, 폴리실란 잉크로부터 형성된 상기 실리콘 막들은 Si(100) 웨이퍼 상에서 700℃ 또는 그 이상의 온도에서 어닐링된 후 에피택셜하게 결정화된다. 상기 실리콘 막들은, 쌍결정(twinning)을 나타내는 것으로 보이지만, 단결정이다. 결정화의 질(quality)(도 10의 그래프에서 베이스라인에 대한 y-축 값에 의해 나타내어짐)은 어닐링 온도에 비례한다.
다른 실험에 있어서, 단결정 실리콘 <100> 웨이퍼들 상에 미국특허 제7,485,691호에 기술되어 있는 폴리실란 잉크가 코팅된 후 노(furncace) 내에서 또는 RTA에 의해 850℃에서 결정화됨으로써 실리콘 막이 형성되었다. 상기 실리콘 막들의 특성이 브루커 AXS사의 x-선 회절계를 이용하여 x-선 회절(XRD)에 의해 분석되었다. 실험의 변수들 및 결과들을 아래의 표 1에 나타내었다. "쇼크(shock)"로 표시된 샘플들은 450℃가 아닌 850℃의 노(furnace) 안으로 인입되었고, "고온계(pyrometer)"로 표시된 샘플들의 가열 온도는 열전대(thermocouple) 대신에 고온계(pyrometer)에 의해 제어되었다.
표 1에 나타난 바와 같이, 폴리실란 잉크로부터 형성된, 산화물(열적 또는 자연적) 상의 실리콘 막들은 다결정이다. 폴리실란 잉크로 코팅하기 전에 표준 완충 산화물 식각(buffered oxide etch: BOE) 용액으로 처리된 실리콘 웨이퍼들 상의 실리콘 막들은 단결정이다. 이것은, 실리콘 막들이 에피택셜 결정화에 의해 결정질 실리콘의 깨끗한(clean) 표면상에 형성되거나 성장될 수 있음을 보여준다. RTA에 의해 어닐링된 표 1의 샘플들은, 기판 반사들(substrate reflections)에 더하여, <111> 및 <220> 반사들(reflections)을 나타내었다. 쇼크 노(shock furnace)에 의해 어닐링되거나 슬로우 RTA에 의해 어닐링된 샘플들은 어떠한 추가적 반사들도 나타내지 않았다.
표면 산화물을 갖거나 갖지 않는 실리콘 웨이퍼들 상의 폴리실란 잉크들로부터 형성된 실리콘 막들의 결정도
기판 세정 오븐 온도 시간 비고 결정도
tOx 무(None) 노(Furnace) 850℃ 2시간 다결정
tOx 무 노 850℃ 2시간 쇼크(Shock) 다결정
tOx 무 노 850℃ 하루밤(overnight) 다결정
tOx 무 RTA 850℃ 1분 다결정
tOx 무 RTA 850℃ 1분 느린 경사(Slow Ramp) 다결정
tOx 무 RTA 850℃ 1분 고온계(Pyrometer) 다결정
Si 무 노 850℃ 2시간 다결정
Si 무 노 850℃ 2시간 쇼크 다결정
Si 무 노 850℃ 하루밤 다결정
Si 무 RTA 850℃ 1분 다결정
Si 무 RTA 850℃ 1분 느린 경사 다결정
Si 무 RTA 850℃ 1분 고온계 다결정
Si BOE 노 850℃ 2시간 단결정
Si BOE 노 850℃ 2시간 쇼크 단결정
Si BOE 노 850℃ 하루밤 단결정
Si BOE RTA 850℃ 1분 단결정
Si BOE RTA 850℃ 1분 느린 경사 단결정
Si BOE RTA 850℃ 1분 고온계 단결정
Si BOE n/a n/a n/a 어닐링 미실시 비정질
또 다른 실험에 있어서, 미국특허 제7,485,691호에 기술되어 있는 폴리실란 잉크가 단결정 <100> 및 <111> 실리콘 웨이퍼들 상에 코팅된 후 노(furnace)에서 또는 RTA에 의해 850℃에서 결정화됨으로써 실리콘 막들이 형성되었다. 상기 실리콘 막들의 특성이 브루커 AXS사의 x-선 회절계를 이용하여 x-선 회절(XRD)에 의해 분석되었다. 실험의 변수들 및 결과들을 아래의 표 2에 나타내었다.
표 2에 나타난 바와 같이, <100> 및 <111> 실리콘 웨이퍼들 모두 위에서 상기 실리콘 막들이 폴리실란 잉크로부터 에피택셜하게 결정화된다. 폴리실란 잉크로부터 형성된 상기 실리콘 막들은 상기 기판들과 동일한 반사들을 나타낸다. 노 어닐링(furnace annealing) 또는 RTA 어닐링에 의해 결정화된 실리콘 막들 사이에는 아무런 차이가 관찰되지 않는다.
<100> 및 <111> 실리콘 웨이퍼들 상의 폴리실란 잉크들로부터 형성된 실리콘 막들의 XRD 반사들(reflections)
기판 오븐 온도 시간 XRD 반사
<100> 노 850℃ 2시간 311, 400, 511
<100> RTA 850℃ 1분 311, 400, 511
<111> 노 850℃ 2시간 111, 222, 331, 422
<111> RTA 850℃ 1분 111, 222, 331, 422
결론/요약
따라서, 본 발명은 에피택셜 막 및 구조, 에피택셜 구조의 제조방법, 및 그러한 에피택셜 구조를 포함하는 소자를 제공한다. 액상의 IVA족 반도체 원소 전구체 잉크[예를 들어, (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란]를 이용하여 제조된 반도체 막 또는 피처로부터 에피택셜 콘택 및 구조를 형성하는 것이 유익할 수 있는데, 이는, 특히 나노입자에 기초한 잉크로부터 형성된 막들에 비해, 평탄도(smoothness), 밀도, 및 순도 측면에서 상대적으로 우수한 막이 형성되기 때문이다. 향상된 막 품질 덕분에, (폴리)실란 잉크로부터 제조된 선택적 이미터를 포함하는 소자 또는 전지(예를 들어, 태양전지, 광센서, 이미지 센서 등)는, 실리콘 나노입자로부터 제조된 선택적 이미터를 갖는 소자 또는 전지에 비해, 향상된 전력 변환 효율을 나타낼 수 있다.
더욱이, 여기서 기술된 액상의 (폴리)실란 잉크는, 세정 또는 식각된 (다)결정질 표면을 갖는 기판 상에 증착되고, IVA족 반도체 원소 전구체로부터 형성되는 막 또는 피처가 상기 기판 표면상의 노출된 물질과 동일한 결정 구조를 받아들일 수 있도록(예를 들어, 에피택셜 막) 충분히 가열됨으로써, 에피택셜 막 또는 피처를 형성한다. 상기 에피택셜 막 또는 피처는 이미터 콘택, 콜렉터 콘택, 소스/드레인 콘택, 및/또는 다른 오믹 콘택에 유용할 수 있다. 본 발명의 에피택셜 막(들) 또는 피처(들)은, 상기 막 또는 피처와 그 아래의 및/또는 그에 인접한 물질 사이의 경계를 실질적으로 제거할 수 있기 때문에, 광전지 소자, 광센서, 이미지 센서, 발광 소자, MEMS 소자, 또는 박막 트랜지스터에 유용할 수 있다. 광전지 소자에 포함될 경우, 에피택셜 막 또는 피처와 (반)도체 물질(상기 에피택셜 막 또는 피처가 이 위에 형성됨) 사이의 영역에 형성되는 완벽한 계면으로 인해, 본 발명의 에피택셜 막(들) 또는 피처(들)은 향상된 전력 변환 효율을 제공할 수 있다.
본 발명의 특정 실시예들에 대한 앞의 설명들은 예시 및 묘사를 위해 제공된 것이다. 이 설명들은 하나도 빠짐없이 완전함을 의도하거나 본 발명을 개시된 특정 형태로 제한하기 위한 의도로 제공된 것은 아니며, 상술한 교시에 비추어 다양한 변경들 및 변형들이 가능하다는 것은 명백하다. 본 발명의 원리 및 그것의 실용적 응용을 가장 잘 설명함으로써 다른 당업자들이 고려되는 특정 사용에 알맞은 다양한 변형들과 함께 본 발명 및 다양한 실시예들을 가장 잘 이용할 수 있도록 하기 위하여 상기 실시예들이 선택되고 설명되었다. 본 발명의 범위는 여기에 첨부된 청구항들 및 그 균등물에 의해 정의되어야 할 것이다.

Claims (18)

  1. a) 기판의 표면을 세정 또는 식각하는 단계 - 상기 세정 또는 식각 후에 상기 표면은 노출된 결정질(crystalline), 다결정질(polycrystalline) 또는 마이크로결정질(microcrystalline) 물질을 가짐 -;
    b) 프린팅 또는 코팅에 의해 상기 결정질, 다결정질 또는 마이크로결정질 물질 상에 액상 잉크를 증착하는 단계 - 상기 액상 잉크는 (폴리)실란[(poly)silane], (폴리)게르만[(poly)germane], 및/또는 (폴리)게르마실란[(poly)germasilane]을 포함함 -; 및
    c) 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 가열하되, 상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란으로부터 형성되는 막 또는 피처(feature)가 상기 노출된 물질의 결정 구조를 받아들이기에 충분한 온도 및 시간으로 가열하는 단계
    를 포함하는 에피택셜 구조 형성 방법.
  2. 제1항에 있어서,
    상기 막 또는 피처는 600℃보다 높은 온도에서 가열되며, 상기 시간은 에피택셜 층이 형성되기에 충분히 긴 시간인 것을 특징으로 하는 에피택셜 구조 형성 방법.
  3. 제1항에 있어서,
    상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 50℃ 내지 60℃의 제1 온도에서 1분 내지 60분의 시간 동안 가열하는 단계, 및
    상기 (폴리)실란, (폴리)게르만, 및/또는 (폴리)게르마실란을 300℃ 내지 600℃의 제2 온도에서 1분 내지 60분의 시간 동안 경화시키는 단계를 더 포함함으로써,
    수소화 비정질 IVA족 반도체 원소 막 또는 피처를 형성하는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  4. 제1항에 있어서,
    상기 기판의 표면을 세정 또는 식각하는 단계는,
    상기 기판의 표면을 스퍼터 식각 또는 플라즈마 식각하는 단계, 또는 상기 기판을 액상 또는 기상의 식각제로 식각하는 단계를 포함하는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  5. 제1항에 있어서,
    상기 액상 잉크는 잉크젯 프린팅, 그라비어 프린팅, 플렉소그래픽 프린팅, 오프셋 리소그래피, 스크린 프린팅, 슬릿 코팅, 슬릿 다이 코팅, 스핀 코팅, 압출 코팅, 펜 코팅, 또는 스프레이 코팅에 의해 프린팅 또는 코팅되는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  6. 제1항에 있어서,
    상기 액상 잉크를 상기 기판 상에 증착하는 것과 동시에 또는 상기 액상 잉크를 상기 기판 상에 증착한 직후에, 상기 액상 잉크를 화학 방사선(actinic radiation)으로 조사하는 단계를 더 포함하는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  7. 제1항에 있어서,
    상기 잉크는 붕소, 인, 비소, 및 안티몬으로 구성된 그룹으로부터 선택되는 하나 이상의 도펀트를 더 포함하는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  8. 제7항에 있어서,
    상기 액상 잉크는 상기 결정질, 다결정질 또는 마이크로결정질 물질 상에 소정의 패턴으로 프린트되는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  9. 제8항에 있어서,
    상기 액상 잉크의 도펀트 농도보다 낮은 도펀트 농도를 갖는 제2 잉크를 상기 기판 상에 증착하는 단계를 더 포함하되, 상기 제2 잉크는 상기 액상 잉크가 선택적으로 증착된 영역 외의 영역에 증착되는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  10. 제1항에 있어서,
    상기 액상 잉크는 상기 결정질, 다결정질 또는 마이크로결정질 물질 상에 블랭킷-증착되고,
    상기 에피택셜 구조 형성 방법은,
    a) 도펀트 잉크를 상기 막 상에 소정의 패턴으로 프린팅하고 상기 도펀트 잉크로부터 상기 막으로 도펀트를 확산시키는 단계; 또는
    b) 도핑된 잉크를 상기 막 상에 소정의 패턴으로 프린팅하는 단계 - 상기 도핑된 잉크는 동일 또는 상이한 IVA족 원소의 동일 또는 상이한 전구체, 및 도펀트를 포함함 -; 또는
    c) 상기 막 상에 패터닝된 마스크를 형성하고, 상기 패터닝된 마스크에 의해 커버되지 않은 상기 막 상의 영역에 도펀트를 확산 또는 주입하는 단계
    를 더 포함하는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  11. 제1항에 있어서,
    상기 기판은 세라믹 기판, 다공성 실리콘 기판, 또는 상기 막 또는 피처와 동일 또는 상이한 IVA족 반도체 원소만으로 본질적으로 구성된, 단결정질 웨이퍼, 다결정질(polycrystalline) 웨이퍼, 멀티결정질(multi-crystalline) 웨이퍼, 금속급(metallurgical-grade) 웨이퍼, 리본 또는 밴드를 포함하는 것을 특징으로 하는 에피택셜 구조 형성 방법.
  12. a) 표면을 갖는 기판 - 상기 표면은 아무런 물질로도 덮여 있지 않은 노출된 결정질, 다결정질 또는 마이크로결정질 물질을 가짐 -;
    b) 상기 결정질, 다결정질 또는 마이크로결정질 물질 상에 위치하며 IVA족 반도체 원소를 포함하는 막 또는 피처 - 상기 막 또는 피처는 (i) 상기 노출된 물질의 결정 구조, 및 (ii) 제1 도핑 영역을 가짐 -; 및
    c) 상기 막 또는 피처의 상기 제1 도핑 영역 상의 하나 이상의 콘택
    을 포함하는 것을 특징으로 하는 구조물.
  13. 제12항에 있어서,
    상기 기판은 세라믹 기판, 다공성 실리콘 기판, 또는 상기 막 또는 피처와 동일 또는 상이한 IVA족 반도체 원소만으로 본질적으로 구성된, 단결정질 웨이퍼, 다결정질 웨이퍼, 멀티결정질 웨이퍼, 금속급 웨이퍼, 리본 또는 밴드를 포함하는 것을 특징으로 하는 구조물.
  14. 제12항에 있어서,
    상기 기판은 100㎛ 미만의 두께를 갖는 노출된 결정질 또는 다결정질 물질을 포함하는 것을 특징으로 하는 구조물.
  15. 제12항에 있어서,
    상기 IVA족 원소는 실리콘 및/또는 게르마늄을 포함하고,
    상기 막 또는 피처는 붕소, 인, 비소, 및 안티몬으로 구성된 그룹으로부터 선택되는 하나 이상의 도펀트를 더 포함하는 것을 특징으로 하는 구조물.
  16. 제12항에 있어서,
    상기 제1 영역은 상대적으로 높은 도펀트 농도를 갖고, 상기 콘택 아래에 있지 않은 상기 막 또는 피처의 제2 영역은 상대적으로 낮은 도펀트 농도를 갖는 것을 특징으로 하는 구조물.
  17. 제12항에 있어서,
    상기 하나 이상의 콘택은 Zr, Hf, V, Nb, Ta, Cr, Mo, W, Mn, Re, Fe, Ru, Os, Co, Rh, Ir, Ni, Pd, Pt, Cu, Ag, Au, Zn, Cd, 이들의 실리사이드 및 이들의 조합들로 구성된 그룹으로부터 선택되는 금속을 포함하는 것을 특징으로 하는 구조물.
  18. 제12항의 구조물을 포함하는 것을 특징으로 하는 광전지 소자, 광센서, 이미지 센서, 발광 소자, 또는 MEMS 소자 또는 구조.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180023686A (ko) * 2016-08-26 2018-03-07 한국과학기술연구원 3족-5족 화합물 반도체 소자 제조 방법 및 그 반도체 소자

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8815104B2 (en) 2008-03-21 2014-08-26 Alliance For Sustainable Energy, Llc Copper-assisted, anti-reflection etching of silicon surfaces
GB0809721D0 (en) * 2008-05-28 2008-07-02 Univ Bath Improvements in or relating to joints and/or implants
US8518170B2 (en) 2008-12-29 2013-08-27 Honeywell International Inc. Boron-comprising inks for forming boron-doped regions in semiconductor substrates using non-contact printing processes and methods for fabricating such boron-comprising inks
US8900915B2 (en) * 2010-04-06 2014-12-02 Thin Film Electronics Asa Epitaxial structures and methods of forming the same
US8828765B2 (en) * 2010-06-09 2014-09-09 Alliance For Sustainable Energy, Llc Forming high efficiency silicon solar cells using density-graded anti-reflection surfaces
DE102010024309A1 (de) * 2010-06-18 2011-12-22 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer photovoltaischen Solarzelle
KR20120064364A (ko) * 2010-12-09 2012-06-19 삼성전자주식회사 태양 전지의 제조 방법
JP5677469B2 (ja) * 2011-01-27 2015-02-25 京セラ株式会社 太陽電池素子の製造方法、太陽電池素子、および太陽電池モジュール
US10011920B2 (en) 2011-02-23 2018-07-03 International Business Machines Corporation Low-temperature selective epitaxial growth of silicon for device integration
WO2012121706A1 (en) 2011-03-08 2012-09-13 Alliance For Sustainable Energy, Llc Efficient black silicon photovoltaic devices with enhanced blue response
US20120312361A1 (en) * 2011-06-08 2012-12-13 International Business Machines Corporation Emitter structure and fabrication method for silicon heterojunction solar cell
US8871620B2 (en) * 2011-07-28 2014-10-28 International Business Machines Corporation III-V photovoltaic elements
US8629294B2 (en) 2011-08-25 2014-01-14 Honeywell International Inc. Borate esters, boron-comprising dopants, and methods of fabricating boron-comprising dopants
US8852989B2 (en) * 2011-10-27 2014-10-07 Intermolecular, Inc. Back-contact for thin film solar cells optimized for light trapping for ultrathin absorbers
US8975170B2 (en) 2011-10-24 2015-03-10 Honeywell International Inc. Dopant ink compositions for forming doped regions in semiconductor substrates, and methods for fabricating dopant ink compositions
DE112012006015T5 (de) * 2012-03-12 2014-12-11 Mitsubishi Electric Corporation Herstellungsverfahren für Solarzelle
US9263255B2 (en) * 2012-03-19 2016-02-16 Seoul Viosys Co., Ltd. Method for separating epitaxial layers from growth substrates, and semiconductor device using same
CN103367525B (zh) * 2012-03-30 2016-12-14 清华大学 太阳能电池的制备方法
CN103367477A (zh) * 2012-03-30 2013-10-23 清华大学 太阳能电池
US9508887B2 (en) 2012-10-25 2016-11-29 Tetrasun, Inc. Methods of forming solar cells
US9059212B2 (en) 2012-10-31 2015-06-16 International Business Machines Corporation Back-end transistors with highly doped low-temperature contacts
US8912071B2 (en) 2012-12-06 2014-12-16 International Business Machines Corporation Selective emitter photovoltaic device
US8642378B1 (en) 2012-12-18 2014-02-04 International Business Machines Corporation Field-effect inter-digitated back contact photovoltaic device
CN104870105B (zh) * 2012-12-20 2017-03-01 3M创新有限公司 在后续处理期间实现精确配准的多种油墨的印刷
NL2010713C2 (en) * 2013-04-26 2014-10-29 Univ Delft Tech Method of forming silicon on a substrate.
DE102013219603A1 (de) * 2013-09-27 2015-04-02 International Solar Energy Research Center Konstanz E.V. Verfahren zur Herstellung einer Solarzelle
DE102014208054A1 (de) * 2014-04-29 2015-10-29 Evonik Degussa Gmbh Verfahren zur Erzeugung unterschiedlich dotierter Halbleiter
CN109353136B (zh) * 2014-06-20 2020-08-04 3M创新有限公司 在后续处理期间实现精确配准的多种油墨的印刷
WO2016001454A1 (es) * 2014-06-30 2016-01-07 Oxolutia, S. L. Método de fabricación de láminas delgadas de óxidos epitaxiales mediante impresión de chorro de tinta
DE102014223465A1 (de) * 2014-11-18 2016-05-19 Evonik Degussa Gmbh Verfahren zur Erzeugung von dotierten, polykristallinen Halbleiterschichten
US9997397B2 (en) 2015-02-13 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
US9673341B2 (en) 2015-05-08 2017-06-06 Tetrasun, Inc. Photovoltaic devices with fine-line metallization and methods for manufacture
WO2017078164A1 (ja) * 2015-11-04 2017-05-11 株式会社カネカ 結晶シリコン系太陽電池の製造方法および結晶シリコン系太陽電池モジュールの製造方法
US9453190B1 (en) 2015-11-12 2016-09-27 International Business Machines Corporation Surface treatment of textured silicon
CN109844960B (zh) * 2016-10-05 2022-11-29 信越化学工业株式会社 高光电变换效率太阳能电池的制造方法及高光电变换效率太阳能电池
US11271129B2 (en) * 2016-11-03 2022-03-08 Total Marketing Services Surface treatment of solar cells
DE102017118899B4 (de) 2016-12-15 2020-06-18 Taiwan Semiconductor Manufacturing Co. Ltd. Dichtungsringstrukturen und Verfahren zu ihrer Herstellung
US10043970B2 (en) 2016-12-15 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Determining a characteristic of a monitored layer on an integrated chip
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10163974B2 (en) 2017-05-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming absorption enhancement structure for image sensor
US10438980B2 (en) * 2017-05-31 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with a high absorption layer
CN109643657B (zh) * 2017-06-22 2022-08-16 深圳市柔宇科技股份有限公司 阵列基板的制作设备及阵列基板的制作方法
US10559563B2 (en) 2017-06-26 2020-02-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing monolithic three-dimensional (3D) integrated circuits
JP6998179B2 (ja) 2017-11-08 2022-02-10 日立グローバルライフソリューションズ株式会社 洗濯乾燥機
US11404270B2 (en) 2018-11-30 2022-08-02 Texas Instruments Incorporated Microelectronic device substrate formed by additive process
US10861715B2 (en) 2018-12-28 2020-12-08 Texas Instruments Incorporated 3D printed semiconductor package
US10910465B2 (en) 2018-12-28 2021-02-02 Texas Instruments Incorporated 3D printed semiconductor package
US10818512B2 (en) * 2019-01-28 2020-10-27 Tokyo Electron Limited Photo-assisted chemical vapor etch for selective removal of ruthenium
TWI705572B (zh) * 2019-07-03 2020-09-21 太極能源科技股份有限公司 具有氮氧化矽鈍化層的太陽電池及其製造方法
TWI725583B (zh) * 2019-10-22 2021-04-21 國立勤益科技大學 可撓式可見光檢測器
US11189565B2 (en) 2020-02-19 2021-11-30 Nanya Technology Corporation Semiconductor device with programmable anti-fuse feature and method for fabricating the same
US20220157604A1 (en) * 2020-11-16 2022-05-19 Applied Materials, Inc. Apparatus, systems, and methods of using atomic hydrogen radicals with selective epitaxial deposition
TWI768801B (zh) * 2021-03-31 2022-06-21 世界先進積體電路股份有限公司 半導體結構及其製作方法
WO2023140840A1 (en) * 2022-01-20 2023-07-27 Applied Materials, Inc. Methods for near surface work function engineering
CN116606166B (zh) * 2023-04-26 2024-05-24 贵州省紫安新材料科技有限公司 一种快速制备碳化硅非晶涂层的方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5893218A (ja) * 1981-11-30 1983-06-02 Toshiba Corp 半導体薄膜構造の製造方法
JP4092541B2 (ja) * 2000-12-08 2008-05-28 ソニー株式会社 半導体薄膜の形成方法及び半導体装置の製造方法
JP2002314115A (ja) * 2001-04-13 2002-10-25 Daido Steel Co Ltd 太陽電池セル
JP2004134440A (ja) * 2002-10-08 2004-04-30 Okutekku:Kk シリコン膜の形態学的変化法
US7540920B2 (en) 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US7879696B2 (en) 2003-07-08 2011-02-01 Kovio, Inc. Compositions and methods for forming a semiconducting and/or silicon-containing film, and structures formed therefrom
US7498015B1 (en) 2004-02-27 2009-03-03 Kovio, Inc. Method of making silane compositions
JP2006012913A (ja) * 2004-06-22 2006-01-12 Sharp Corp 太陽電池セルの製造方法
US7314513B1 (en) * 2004-09-24 2008-01-01 Kovio, Inc. Methods of forming a doped semiconductor thin film, doped semiconductor thin film structures, doped silane compositions, and methods of making such compositions
US7674926B1 (en) 2004-10-01 2010-03-09 Kovio, Inc. Dopant group-substituted semiconductor precursor compounds, compositions containing the same, and methods of making such compounds and compositions
US7485691B1 (en) 2004-10-08 2009-02-03 Kovio, Inc Polysilane compositions, methods for their synthesis and films formed therefrom
US7619248B1 (en) * 2005-03-18 2009-11-17 Kovio, Inc. MOS transistor with self-aligned source and drain, and method for making the same
US8461628B2 (en) * 2005-03-18 2013-06-11 Kovio, Inc. MOS transistor with laser-patterned metal gate, and method for making the same
WO2008051328A1 (en) 2006-10-24 2008-05-02 Dow Corning Corporation Composition comprising neopentasilane and method of preparing same
WO2008073763A2 (en) 2006-12-07 2008-06-19 Innovalight, Inc. Methods for creating a densified group iv semiconductor nanoparticle thin film
CN101647092A (zh) * 2006-12-13 2010-02-10 创新发光体公司 在ⅳ族半导体基底上形成外延层的方法
EP1936698A1 (en) * 2006-12-18 2008-06-25 BP Solar Espana, S.A. Unipersonal Process for manufacturing photovoltaic cells
US7718707B2 (en) 2006-12-21 2010-05-18 Innovalight, Inc. Method for preparing nanoparticle thin films
EP2140483A1 (en) 2007-04-04 2010-01-06 Innovalight, Inc. Methods for optimizing thin film formation with reactive gases
US8530589B2 (en) * 2007-05-04 2013-09-10 Kovio, Inc. Print processing for patterned conductor, semiconductor and dielectric materials
KR20090029494A (ko) * 2007-09-18 2009-03-23 엘지전자 주식회사 비정질 실리콘 및 나노 결정질 실리콘의 복합 박막을이용한 태양전지 및 그 제조방법
US7888168B2 (en) * 2007-11-19 2011-02-15 Applied Materials, Inc. Solar cell contact formation process using a patterned etchant material
US20090242019A1 (en) * 2007-12-19 2009-10-01 Silexos, Inc Method to create high efficiency, low cost polysilicon or microcrystalline solar cell on flexible substrates using multilayer high speed inkjet printing and, rapid annealing and light trapping
US7851336B2 (en) 2008-03-13 2010-12-14 Innovalight, Inc. Method of forming a passivated densified nanoparticle thin film on a substrate
US7704866B2 (en) 2008-03-18 2010-04-27 Innovalight, Inc. Methods for forming composite nanoparticle-metal metallization contacts on a substrate
US8361834B2 (en) 2008-03-18 2013-01-29 Innovalight, Inc. Methods of forming a low resistance silicon-metal contact
EP2283514A1 (en) 2008-04-25 2011-02-16 Innovalight, Inc. Junction formation on wafer substrates using group iv nanoparticles
US7897489B2 (en) 2008-06-17 2011-03-01 Innovalight, Inc. Selective activation of hydrogen passivated silicon and germanium surfaces
KR20110046439A (ko) * 2008-07-24 2011-05-04 코비오 인코포레이티드 알루미늄 잉크 및 이의 제조 방법, 알루미늄 잉크 증착 방법 및 알루미늄 잉크의 인쇄 및/또는 증착에 의해 형성된 필름
US7615393B1 (en) 2008-10-29 2009-11-10 Innovalight, Inc. Methods of forming multi-doped junctions on a substrate
US8138070B2 (en) 2009-07-02 2012-03-20 Innovalight, Inc. Methods of using a set of silicon nanoparticle fluids to control in situ a set of dopant diffusion profiles
US8420517B2 (en) 2009-07-02 2013-04-16 Innovalight, Inc. Methods of forming a multi-doped junction with silicon-containing particles
US20110003466A1 (en) 2009-07-02 2011-01-06 Innovalight, Inc. Methods of forming a multi-doped junction with porous silicon
US8900915B2 (en) * 2010-04-06 2014-12-02 Thin Film Electronics Asa Epitaxial structures and methods of forming the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180023686A (ko) * 2016-08-26 2018-03-07 한국과학기술연구원 3족-5족 화합물 반도체 소자 제조 방법 및 그 반도체 소자

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