CN108878598B - 一种垂直结构发光二极管芯片的制作方法 - Google Patents
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Abstract
本发明公开了一种垂直结构发光二极管芯片的制作方法，属于半导体技术领域。包括：提供包括外延片和基板的半导体器件，外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，衬底设有多个凸起部，各个凸起部之间设有介质，低温缓冲层设置在各个凸起部上，未掺杂半导体层、N型半导体层、有源层和P型半导体层依次层叠在低温缓冲层及其之间，低温缓冲层之间的未掺杂半导体层与介质之间形成相互连通的空腔，基板设置在P型半导体层上，基板包括多个子基板，相邻两个子基板之间设有连接条；将衬底放入蚀刻液中，蚀刻液将衬底与N型半导体层分离；在N型半导体层上设置电极；劈裂连接条形成芯片。本发明可提高芯片良率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种垂直结构发光二极管芯片的制作方法。
背景技术
发光二极管(英文：Light Emitting Diode，简称：LED)是利用半导体的PN结电致发光原理制成的一种半导体发光器件。LED具有光电转换效率高、使用寿命长、对环境污染小等优点，被广泛应用在交通信号灯、显示屏以及照明设备上。
外延片是LED制备过程中的初级成品。LED外延片一般包括衬底、低温缓冲层、N型半导体层、有源层和P型半导体层，低温缓冲层、N型半导体层、有源层和P型半导体层依次层叠在衬底上。P型半导体层用于提供进行复合发光的空穴，N型半导体层用于提供进行复合发光的电子，有源层用于进行电子和空穴的复合发光，衬底用于为外延材料提供生长表面，低温缓冲层用于缓解衬底和N型半导体层之间的晶格失配。
芯片是LED的核心组件，在LED外延片的基础上进行加工而成。LED芯片主要包括正装、倒装和垂直三种结构。与正装结构的LED芯片和倒装结构的LED芯片相比，垂直结构的LED芯片具有更高的热导率、更均匀的电流分布、以及更高的发光效率，应用更为广泛。
现有垂直结构LED芯片的制作方法包括：在外延片上开设至少一个从P型半导体层延伸至衬底的隔离槽，隔离槽将外延片分成至少两个叠层结构，每个叠层结构包括依次层叠在衬底上的缓冲层、N型半导体层、有源层和P型半导体层；将各个叠层结构中的P型半导体层分别键合到基板上；将激光作用在各个叠层结构中的缓冲层上，将衬底与各个叠层结构中的N型半导体层分离；在各个叠层结构的N型半导体层上分别设置电极。
在实现本发明的过程中，发明人发现现有技术至少存在以下问题：
激光作用的过程中会产生热效应和应力，对LED芯片造成不可避免的损伤，降低LED芯片的生产良率和可靠性。
发明内容
本发明实施例提供了一种垂直结构发光二极管芯片的制作方法，能够解决现有技术损伤LED芯片、造成LED芯片的生产良率和可靠性低的问题。所述技术方案如下：
本发明实施例提供了一种垂直结构发光二极管芯片的制作方法，所述制作方法包括：
提供一半导体器件，所述半导体器件包括外延片和基板，所述外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，所述衬底的一个表面设有多个间隔设置的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的厚度小于所述凸起部的高度，所述低温缓冲层设置在各个所述凸起部上，所述未掺杂半导体层铺设在各个所述低温缓冲层上以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的未掺杂半导体层与所述介质间隔设置形成相互连通的空腔，所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述未掺杂半导体层上，所述P型半导体层上设有延伸至所述衬底的隔离槽，所述隔离槽将所述外延片分成多个叠层结构，所述基板设置在各个所述叠层结构的P型半导体层上，所述基板包括多个间隔设置的子基板，多个所述子基板在所述衬底设有所述凸起部的表面上的投影与所述多个叠层结构在所述衬底设有所述凸起部的表面上的投影重合，相邻两个所述子基板之间设有连接条；
将所述衬底放入蚀刻液中，使所述蚀刻液通过所述空腔蚀刻各个所述凸起部上的低温缓冲层和各个所述低温缓冲层上的半导体层，将所述衬底与各个所述叠层结构中的N型半导体层分离；
在各个所述叠层结构中的N型半导体层上设置电极；
劈裂所述连接条，形成多个相互独立的芯片。
可选地，所述提供一半导体器件，包括：
提供一外延片，所述外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，所述衬底的一个表面设有多个间隔设置的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的厚度小于所述凸起部的高度，所述低温缓冲层设置在各个所述凸起部上，所述未掺杂半导体层铺设在各个所述低温缓冲层上以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔，所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述未掺杂半导体层上；
将基板与所述P型半导体层键合，所述基板包括多个间隔设置的子基板，相邻两个所述子基板之间设有连接条；
采用所述基板作为掩膜，蚀刻所述外延片，在所述P型半导体层上开设延伸至所述衬底的隔离槽，所述隔离槽将所述外延片分成多个叠层结构，所述多个叠层结构在所述衬底设有所述凸起部的表面上的投影与多个所述子基板在所述衬底设有所述凸起部的表面上的投影重合。
可选地，所述提供一半导体器件，包括：
提供一外延片，所述外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，所述衬底的一个表面上设有多个间隔设置的凸起部和纵横交错的多个沟道，所述多个沟道将多个所述凸起部分成多个区域，相邻两个所述区域之间的距离大于相邻两个所述凸起部之间的距离，各个所述区域之间和各个所述凸起部之间均设有用于抑制外延生长的介质，所述介质的厚度小于所述凸起部的高度，所述低温缓冲层设置在各个所述凸起部上，所述未掺杂半导体层铺设在各个所述区域内的各个所述低温缓冲层上以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔，所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述未掺杂半导体层上，所述P型半导体层上形成延伸至所述衬底的隔离槽，所述隔离槽将所述外延片分成多个叠层结构；
将基板与所述P型半导体层键合，所述基板包括多个间隔设置的子基板，多个所述子基板在所述衬底设有所述凸起部的表面上的投影与所述多个叠层结构在所述衬底设有所述凸起部的表面上的投影重合，相邻两个所述子基板之间设有连接条。
优选地，相邻两个所述区域之间的距离为5μm～100μm。
优选地，相邻两个所述凸起部之间的距离为1μm～10μm。
可选地，所述将基板与所述P型半导体层键合，包括：
提供一基板；
对所述基板进行图形化，将所述基板分成间隔设置的多个子基板，相邻两个所述子基板之间设有连接条；
将所述基板与所述P型半导体层键合。
可选地，所述将基板与所述P型半导体层键合，包括：
提供一基板；
将所述基板与所述P型半导体层键合；
对所述基板进行图形化，将所述基板分成间隔设置的多个子基板，相邻两个所述子基板之间设有连接条。
可选地，所述连接条的宽度为5μm～200μm。
可选地，所述外延片还包括反射镜，所述反射镜设置在所述P型半导体层上。
优选地，所述反射镜的材料采用镍银合金。
本发明实施例提供的技术方案带来的有益效果是：
通过在衬底上设置多个呈阵列排列的凸起部，各个凸起部上形成有低温缓冲层，各个凸起部之间设有用于抑制外延生长的介质，在低温缓冲层之间生长的未掺杂半导体层与介质间隔设置形成相互连通的空腔，将衬底放入蚀刻液中时，蚀刻液可以通过空腔蚀刻低温缓冲层和未掺杂半导体层，将衬底与N型半导体层自然分离，有效避免激光剥离技术分离衬底对发光二极管芯片的损伤，提高发光二极管芯片的生产良率和可靠性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种垂直结构发光二极管芯片的制作方法的流程图；
图2a是本发明实施例提供的半导体器件的主视图；
图2b是本发明实施例提供的半导体器件的俯视图；
图3a是本发明实施例提供的半导体器件分离衬底时的主视图；
图3b是本发明实施例提供的半导体器件分离衬底后的仰视图；
图4a是本发明实施例提供的半导体器件设置电极后的主视图；
图4b是本发明实施例提供的半导体器件设置电极后的仰视图；
图5a是本发明实施例提供的半导体器件在连接条断开之后的主视图；
图5b是本发明实施例提供的半导体器件在连接条断开之后的俯视图；
图6是本发明实施例提供的另一种垂直结构发光二极管芯片的制作方法的流程图；
图7a是本发明实施例提供的一种外延片的主视图；
图7b是本发明实施例提供的一种外延片的俯视图；
图8a是本发明实施例提供的一种外延片键合基板后的主视图；
图8b是本发明实施例提供的一种外延片键合基板后的俯视图；
图9a是本发明实施例提供的一种外延片蚀刻后的主视图；
图9b是本发明实施例提供的一种外延片蚀刻后的俯视图；
图10是本发明实施例提供的又一种垂直结构发光二极管芯片的制作方法的流程图；
图11a是本发明实施例提供的另一种外延片的主视图；
图11b是本发明实施例提供的另一种外延片的俯视图；
图12a是本发明实施例提供的另一种外延片键合基板后的主视图；
图12b是本发明实施例提供的另一种外延片键合基板后的俯视图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供了一种垂直结构发光二极管芯片的制作方法，图1为本发明实施例提供的一种垂直结构发光二极管芯片的制作方法的流程图，参见图1，该制作方法包括：
步骤101：提供一半导体器件。
图2a为本发明实施例提供的半导体器件的主视图，图2b为本发明实施例提供的半导体器件的俯视图。参见图2a和图2b，在本实施例中，半导体器件包括外延片和基板20，外延片包括衬底11、低温缓冲层12、未掺杂半导体层13、N型半导体层14、有源层15和P型半导体层16。衬底11的一个表面设有多个间隔设置的凸起部11a，各个凸起部11a之间设有用于抑制外延生长的介质11b，介质11b的厚度d小于凸起部11a的高度h。低温缓冲层12设置在各个凸起部11a上，未掺杂半导体层13铺设在各个低温缓冲层12上以及各个低温缓冲层12之间，位于各个低温缓冲层12之间的未掺杂半导体层13与介质11b间隔设置形成相互连通的空腔11c。N型半导体层14、有源层15和P型半导体层16依次层叠在未掺杂半导体层13上。P型半导体层16上设有延伸至衬底11的隔离槽16a，隔离槽16a将外延片分成多个叠层结构10，叠层结构10包括依次层叠的低温缓冲层12、未掺杂半导体层13、N型半导体层14、有源层15和P型半导体层16。基板20设置在各个叠层结构10的P型半导体层16上，基板20包括多个间隔设置的子基板21，多个子基板21在衬底11设有凸起部11a的表面上的投影与叠层结构10在衬底11设有凸起部11a的表面上的投影重合，相邻两个子基板21之间设有连接条22。
具体地，衬底和凸起部的材料可以为蓝宝石，介质的材料可以为二氧化硅。低温缓冲层的材料可以采用氮化镓、氮化铝和氮化铝镓中的一种。未掺杂半导体层的材料可以采用未掺杂的氮化镓，N型半导体层的材料可以采用N型掺杂的氮化镓，P型半导体层的材料可以采用P型掺杂的氮化镓。有源层可以包括多个量子阱和多个量子垒，多个量子阱和多个量子垒交替层叠设置，量子阱的材料可以采用氮化铟镓，量子垒的材料可以采用氮化镓。基板的材料可以采用钨铜合金。
具体地，子基板21的形状可以为正方形、长方形、棱形、三角形等多边形，在实际应用中可以根据芯片需要进行设置。
可选地，如图2b所示，连接条22的宽度a可以为5μm～200μm，优选为50μm。如果连接条的宽度小于5μm，则可能由于连接条的宽度太小而起不到连接作用；如果连接条的宽度大于200μm，则可能由于连接条的宽度太大而给后续劈裂造成困难。在实际应用中，连接条的宽度可以根据子基板的尺寸进行选择。当子基板的尺寸较大时，选择较宽的连接条；当尺寸较小时，选择较窄的连接条。
可选地，如图2a所示，外延片还可以包括反射镜17，反射镜17设置在P型半导体层16上，以对射向背向的光线进行反射，提高正向的出光效率。
优选地，反射镜17的材料可以采用镍银合金，反射率高，而且与P型半导体层之间可以形成良好的欧姆接触，降低芯片的正向导通电压。
步骤102：将衬底放入蚀刻液中，使蚀刻液通过空腔蚀刻各个凸起部上的低温缓冲层和各个低温缓冲层上的半导体层，将衬底与各个叠层结构中的N型半导体层分离。
图3a为本发明实施例提供的半导体器件分离衬底时的主视图，图3b为本发明实施例提供的半导体器件分离衬底后的仰视图。参见图3a和图3b，低温缓冲层12和未掺杂半导体层13蚀刻掉之后，衬底11与N型半导体层14分离。
可选地，蚀刻液可以为氢氧化钠溶液或者氢氧化钾溶液。
具体地，蚀刻液中溶质的质量分数可以为20％～60％，优选为50％。通过提高蚀刻液中溶质的质量分数，提高蚀刻效率。
具体地，蚀刻液的温度可以为80～150℃，优选为110℃。通过提高蚀刻液的问题，提高蚀刻速率。
步骤103：在各个叠层结构中的N型半导体层上设置电极。
图4a为本发明实施例提供的半导体器件设置电极后的主视图，图4b为本发明实施例提供的半导体器件设置电极后的仰视图。参见图4a和图4b，每个叠层结构10中的N型半导体层14上均设有电极18。
具体地，电极的材料可以采用铬、铝、钛、银、镍、铂、金中的一种或多种。
步骤104：劈裂连接条，形成多个相互独立的芯片。
图5a为本发明实施例提供的半导体器件在连接条断开之后的主视图，图5b为本发明实施例提供的半导体器件在连接条断开之后的仰视图。参见图5a和图5b，在连接条22断开之后，半导体器件分成多个相互独立的芯片。
本发明实施例通过在衬底上设置多个呈阵列排列的凸起部，各个凸起部上形成有低温缓冲层，各个凸起部之间设有用于抑制外延生长的介质，在低温缓冲层之间生长的未掺杂半导体层与介质间隔设置形成相互连通的空腔，将衬底放入蚀刻液中时，蚀刻液可以通过空腔蚀刻低温缓冲层和未掺杂半导体层，将衬底与N型半导体层自然分离，有效避免激光剥离技术分离衬底对发光二极管芯片的损伤，提高发光二极管芯片的生产良率和可靠性。同时衬底分离之后没有受到损伤，可以重复使用。而且各个芯片之间已设置隔离槽，蚀刻液仅需要在单个芯片范围内流通即可进行衬底分离，不需要在整个衬底表面流通，大大降低了衬底分离的不均匀性。另外，衬底分离之后，各个芯片之间仅通过连接条相互连接，劈裂连接条，很容易得到多个相互独立的芯片，大大降低了分离芯片的难度。
本发明实施例提供了另一种垂直结构发光二极管芯片的制作方法，为图1所示的制作方法的一种具体实现。图6为本发明实施例提供的另一种垂直结构发光二极管芯片的制作方法的流程图，参见图6，该制作方法包括：
步骤201：提供一外延片。
图7a为本发明实施例提供的一种外延片的主视图，图7b为本发明实施例提供的一种外延片的俯视图。参见图7a和图7b，外延片包括衬底11、低温缓冲层12、未掺杂半导体层13、N型半导体层14、有源层15和P型半导体层16。衬底11的一个表面设有多个间隔设置的凸起部11a，各个凸起部11a之间设有用于抑制外延生长的介质11b，介质11b的厚度d小于凸起部11a的高度h。低温缓冲层12设置在各个凸起部11a上，未掺杂半导体层13铺设在各个低温缓冲层12上以及各个低温缓冲层12之间，位于各个低温缓冲层12之间的未掺杂半导体层13与介质11b间隔设置形成相互连通的空腔11c。N型半导体层14、有源层15和P型半导体层16依次层叠在未掺杂半导体层13上。
具体地，该步骤201可以包括：
提供一衬底，衬底上设有多个呈阵列排列的凸起部，各个凸起部之间设有用于抑制外延生长的介质，介质的厚度小于凸起部的高度；
在各个凸起部上形成低温缓冲层；
在各个低温缓冲层上横向生长，形成铺设在各个低温缓冲层以及各个低温缓冲层之间的二维平面状的半导体层，位于各个低温缓冲层之间的半导体层与介质间隔设置形成相互连通的空腔；
在半导体层上依次生长N型半导体层、有源层、P型半导体层。
在实际应用中，在衬底上进行外延生长时，外延材料会先铺满衬底(即低温缓冲层)；然后进行三维生长，形成一个个独立的岛状结构，再在岛状结构的侧面进行横向生长，相邻两个岛状结构上横向生长的外延材料汇合在一起，形成平面结构(即半导体层)；最后在平面结构依次形成各个层状结构(包括N型半导体层、有源层和P型半导体层等)。
在本实施例中，未掺杂半导体层将相邻两个低温缓冲层之间填满之后，由于各个凸起部之间设有用于抑制外延生长的介质，因此未掺杂半导体层不会在介质上进行外延生长，而仅在低温缓冲层上进行外延生长。同时由于介质的高度小于凸起部的高度，因此未掺杂半导体层和介质之间具有一定的间隔，形成空腔。
可选地，如图7a所示，相邻两个凸起部11a之间的距离b可以为1μm～10μm。相邻两个凸起部边缘之间的距离不小于1μm，使得相邻两个凸起部之间具有一定的间隔，间隔可以设置介质抑制外延材料的生长形成空腔，实现衬底的分离；同时相邻两个凸起部之间的距离不超过10μm，可以避免由于相邻两个凸起部之间的距离太大而导致未掺杂半导体层无法铺设在相邻两个凸起部上形成的低温缓冲层之间。
可选地，凸起部11a的上表面的面积可以小于或等于下表面的面积，实现简单方便；凸起部11a的上表面的面积也可以大于下表面的面积，此时在空腔体积一定的情况下，可以减小相邻两个低温缓冲层之间的距离，有利于未掺杂半导体层铺设在整个平面上，而在低温缓冲层之间的距离一定的情况下，也可以增大空腔的体积，有利于分离衬底。
在具体实现时，可以在等离子体蚀刻过程中控制等离子体组分的比例达到高刻蚀速率进行凸起部的形貌控制，形成上表面的面积大于下表面的面积的凸起部。
具体地，凸起部11a可以呈圆柱形、正梯形圆台形、倒梯形圆台形、多边柱形，正梯形多边台型，或倒梯形多边台型。
具体地，衬底11可以通过制作得到，也可以直接提供的。比如第一次制作发光二极管芯片时，由于现有的衬底都是平片衬底，因此会对平片衬底进行处理，得到所需的衬底；等到第二次制作发光二极管芯片时，结合下文内容，第一次制作发光二极管芯片之后会将衬底分离，因此可以直接使用分离得到的衬底，即将一次制作的衬底进行循环使用，从而大大降低了实现成本。进一步地，可以采用光刻技术和刻蚀技术形成所需图形的衬底。
步骤202：将基板与P型半导体层键合。
图8a为本发明实施例提供的一种外延片键合基板后的主视图，图8b为本发明实施例提供的一种外延片键合基板后的俯视图。参见图8a和图8b，基板20包括多个间隔设置的子基板21，相邻两个子基板21之间设有连接条22。
在本实施例的一种实现方式中，该步骤202可以包括：
提供一基板；
对基板进行图形化，将基板分成间隔设置的多个子基板，相邻两个子基板之间设有连接条；
将基板与P型半导体层键合。
通过先对基板图形化，再将基板与外延片键合，可以避免基板图形化的过程中对外延片造成损伤。
在本实施例的另一种实现方式中，该步骤202可以包括：
提供一基板；
将基板与P型半导体层键合；
对基板进行图形化，将基板分成间隔设置的多个子基板，相邻两个子基板之间设有连接条。
在具体实现时，可以采用激光刻蚀技术对基板进行图形化，也可以采用光刻技术和刻蚀技术对基板进行图形化。
具体地，将基板与P型半导体层键合，可以包括：
在基板上沉积金锡合金(例如金的质量分数为80％、锡的质量分数为20％的金锡合金)；
在P型半导体层上设置金电极；
在设定温度(如300℃)下将金电极和基板上沉积的金锡合金键合在一起。
步骤203：采用基板作为掩膜，蚀刻外延片，在P型半导体层上开设延伸至衬底的隔离槽，隔离槽将外延片分成多个叠层结构，多个叠层结构在衬底设有凸起部的表面上的投影与多个子基板在衬底设有凸起部的表面上的投影重合。
图9a为本发明实施例提供的一种外延片蚀刻后的主视图，图9b为本发明实施例提供的一种外延片蚀刻后的俯视图。参见图9a和图9b所示，隔离槽16a从P型半导体层16延伸至衬底11，将外延片分成多个叠层结构10，叠层结构10包括依次层叠的低温缓冲层12、未掺杂半导体层13、N型半导体层14、有源层15和P型半导体层16。由于采用基板作为掩膜，因此多个子基板21在衬底11设有凸起部11a的表面上的投影与叠层结构10在衬底11设有凸起部11a的表面上的投影重合。
在具体实现时，可以采用等离子刻蚀技术在P型半导体层上开设延伸至衬底的隔离槽。
容易知道，执行步骤201～步骤203可以实现步骤101。
步骤204：将衬底放入蚀刻液中，使蚀刻液通过空腔蚀刻各个凸起部上的低温缓冲层和各个低温缓冲层上的半导体层，将衬底与各个叠层结构中的N型半导体层分离。
具体地，该步骤204可以与步骤102相同，在此不再详述。
步骤205：在各个叠层结构中的N型半导体层上设置电极。
具体地，该步骤205可以与步骤103相同，在此不再详述。
步骤206：劈裂连接条，形成多个相互独立的芯片。
具体地，该步骤206可以与步骤104相同，在此不再详述。
本发明实施例提供了又一种垂直结构发光二极管芯片的制作方法，为图1所示的制作方法的另一种具体实现。图10为本发明实施例提供的又一种垂直结构发光二极管芯片的制作方法的流程图，参见图10，该制作方法包括：
步骤301：提供一外延片。
图11a为本发明实施例提供的另一种外延片的主视图，图11b为本发明实施例提供的另一种外延片的俯视图。参见图11a和图11b，在本实施例中，外延片包括衬底11、低温缓冲层12、未掺杂半导体层13、N型半导体层14、有源层15和P型半导体层16。衬底11的一个表面设有多个间隔设置的凸起部11a和纵横交错的多个沟道11d，多个沟道11d将多个凸起部11a分成多个区域11e，相邻两个区域11e之间的距离大于相邻两个凸起部11a之间的距离，各个区域11e之间和各个凸起部11a之间均设有用于抑制外延生长的介质11b，介质11b的厚度d小于凸起部11a的高度h。低温缓冲层12设置在各个凸起部11a上，未掺杂半导体层13铺设在各个区域11e内的各个低温缓冲层12上以及各个低温缓冲层12之间，位于各个低温缓冲层12之间的未掺杂半导体层13与介质11b间隔设置形成相互连通的空腔11c。N型半导体层14、有源层15和P型半导体层16依次层叠在未掺杂半导体层13上。P型半导体层16上形成延伸至衬底11的隔离槽16a，隔离槽16a将外延片分成多个叠层结构10，叠层结构10包括依次层叠的低温缓冲层12、未掺杂半导体层13、N型半导体层14、有源层15和P型半导体层16。
图11a和图11b所示的衬底与图7a和图7b所示的衬底基本相同，不同之处主要在于，图11a和图11b所示的衬底上还设有沟道11d，将多个凸起部11a分成多个区域11e。
由于各个区域之间也设有用于抑制外延生长的介质，同时由于相邻两个区域之间的距离大于相邻两个凸起部之间的距离，相邻两个区域之间的距离太大，导致相邻两个区域的低温缓冲层上生长的未掺杂半导体层之间无法通过横向生长汇合在一起，因此可以将各个发光二极管芯片自然分离，避免采用刻蚀技术形成隔离槽所引入的缺陷，从而有效降低发光二极管芯片侧壁的缺陷密度。
可选地，如图11b所示，相邻两个区域11e之间的距离c可以为5μm～100μm。相邻两个区域之间的距离不小于5μm，可以确保相邻两个区域之间的距离足够大，自然形成多个相互独立的发光二极管芯片；同时相邻两个区域之间的距离不大于100μm，可以一次生产尽可能多数量的发光二极管芯片，提高发光二极管芯片的生产效率、以及资源的利用率。
步骤302：将基板与P型半导体层键合，基板包括多个间隔设置的子基板，多个子基板在衬底设有凸起部的表面上的投影与多个叠层结构在衬底设有凸起部的表面上的投影重合，相邻两个子基板之间设有连接条。
图12a为本发明实施例提供的另一种外延片键合基板后的主视图，图12b为本发明实施例提供的另一种外延片键合基板后的俯视图。参见图12a和图12b，基板20包括多个间隔设置的子基板21，多个子基板21在衬底11设有凸起部11a的表面上的投影与叠层结构10在衬底11设有凸起部11a的表面上的投影重合，相邻两个子基板21之间设有连接条22。
在具体实现时，由于已经预先在外延片上开设隔离槽，因此需要将隔离槽的边缘和子基板的边缘对齐。
具体地，该步骤302可以与步骤203相同，在此不再详述。
容易知道，执行步骤301～步骤303可以实现步骤101。
步骤303：将衬底放入蚀刻液中，使蚀刻液通过空腔蚀刻各个凸起部上的低温缓冲层和各个低温缓冲层上的半导体层，将衬底与各个叠层结构中的N型半导体层分离。
具体地，该步骤303可以与步骤102相同，在此不再详述。
步骤304：在各个叠层结构中的N型半导体层上设置电极。
具体地，该步骤304可以与步骤103相同，在此不再详述。
步骤305：劈裂连接条，形成多个相互独立的芯片。
具体地，该步骤305可以与步骤104相同，在此不再详述。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种垂直结构发光二极管芯片的制作方法，其特征在于，所述制作方法包括：
提供一半导体器件，所述半导体器件包括外延片和基板，所述外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，所述衬底的一个表面设有多个间隔设置的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的厚度小于所述凸起部的高度，所述低温缓冲层设置在各个所述凸起部上，所述未掺杂半导体层铺设在各个所述低温缓冲层上以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的未掺杂半导体层与所述介质间隔设置形成相互连通的空腔，所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述未掺杂半导体层上，所述P型半导体层上设有延伸至所述衬底的隔离槽，所述隔离槽将所述外延片分成多个叠层结构，所述基板设置在各个所述叠层结构的P型半导体层上，所述基板包括多个间隔设置的子基板，多个所述子基板在所述衬底设有所述凸起部的表面上的投影与所述多个叠层结构在所述衬底设有所述凸起部的表面上的投影重合，相邻两个所述子基板之间设有连接条；所述子基板的形状为多边形；
将所述衬底放入蚀刻液中，使所述蚀刻液通过所述空腔蚀刻各个所述凸起部上的低温缓冲层和各个所述低温缓冲层上的半导体层，将所述衬底与各个所述叠层结构中的N型半导体层分离；
在各个所述叠层结构中的N型半导体层上设置电极；
劈裂所述连接条，形成多个相互独立的芯片。
2.根据权利要求1所述的制作方法，其特征在于，所述提供一半导体器件，包括：
提供一外延片，所述外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，所述衬底的一个表面设有多个间隔设置的凸起部，各个所述凸起部之间设有用于抑制外延生长的介质，所述介质的厚度小于所述凸起部的高度，所述低温缓冲层设置在各个所述凸起部上，所述未掺杂半导体层铺设在各个所述低温缓冲层上以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔，所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述未掺杂半导体层上；
将基板与所述P型半导体层键合，所述基板包括多个间隔设置的子基板，相邻两个所述子基板之间设有连接条；
采用所述基板作为掩膜，蚀刻所述外延片，在所述P型半导体层上开设延伸至所述衬底的隔离槽，所述隔离槽将所述外延片分成多个叠层结构，所述多个叠层结构在所述衬底设有所述凸起部的表面上的投影与多个所述子基板在所述衬底设有所述凸起部的表面上的投影重合。
3.根据权利要求1所述的制作方法，其特征在于，所述提供一半导体器件，包括：
提供一外延片，所述外延片包括衬底、低温缓冲层、未掺杂半导体层、N型半导体层、有源层和P型半导体层，所述衬底的一个表面上设有多个间隔设置的凸起部和纵横交错的多个沟道，所述多个沟道将多个所述凸起部分成多个区域，相邻两个所述区域之间的距离大于相邻两个所述凸起部之间的距离，各个所述区域之间和各个所述凸起部之间均设有用于抑制外延生长的介质，所述介质的厚度小于所述凸起部的高度，所述低温缓冲层设置在各个所述凸起部上，所述未掺杂半导体层铺设在各个所述区域内的各个所述低温缓冲层上以及各个所述低温缓冲层之间，位于各个所述低温缓冲层之间的半导体层与所述介质间隔设置形成相互连通的空腔，所述N型半导体层、所述有源层和所述P型半导体层依次层叠在所述未掺杂半导体层上，所述P型半导体层上形成延伸至所述衬底的隔离槽，所述隔离槽将所述外延片分成多个叠层结构；
将基板与所述P型半导体层键合，所述基板包括多个间隔设置的子基板，多个所述子基板在所述衬底设有所述凸起部的表面上的投影与所述多个叠层结构在所述衬底设有所述凸起部的表面上的投影重合，相邻两个所述子基板之间设有连接条。
4.根据权利要求3所述的制作方法，其特征在于，相邻两个所述区域之间的距离为5μm～100μm。
5.根据权利要求2～4任一项所述的制作方法，其特征在于，相邻两个所述凸起部之间的距离为1μm～10μm。
6.根据权利要求2～4任一项所述的制作方法，其特征在于，所述将基板与所述P型半导体层键合，包括：
提供一基板；
对所述基板进行图形化，将所述基板分成间隔设置的多个子基板，相邻两个所述子基板之间设有连接条；
将所述基板与所述P型半导体层键合。
7.根据权利要求2～4任一项所述的制作方法，其特征在于，所述将基板与所述P型半导体层键合，包括：
提供一基板；
将所述基板与所述P型半导体层键合；
对所述基板进行图形化，将所述基板分成间隔设置的多个子基板，相邻两个所述子基板之间设有连接条。
8.根据权利要求1～4任一项所述的制作方法，其特征在于，所述连接条的宽度为5μm～200μm。
9.根据权利要求1～4任一项所述的制作方法，其特征在于，所述外延片还包括反射镜，所述反射镜设置在所述P型半导体层上。
10.根据权利要求9所述的制作方法，其特征在于，所述反射镜的材料采用镍银合金。
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