WO2014119911A1 - 나노구조 반도체 발광소자 - Google Patents

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WO2014119911A1
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insulating
insulating film
light emitting
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차남구
구봉진
최한메
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삼성전자주식회사
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    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y20/00—Nanooptics, e.g. quantum optics or photonic crystals

Definitions

  • the present invention relates to a nanostructure semiconductor light emitting device.
  • a semiconductor light emitting device such as a light emitting diode (LED) is a device in which a material contained in the device emits light, and converts energy generated by recombination of electrons and holes into light.
  • LEDs are now widely used as lighting, display and light sources, and their development is accelerating.
  • semiconductor light emitting devices using nanostructures and fabrication techniques thereof have been proposed in order to increase light efficiency by improving crystallinity and increasing light emitting regions.
  • the semiconductor light emitting device using the nanostructure has a relatively low heat generation and uses an increased surface area of the nanostructure, so that the light emitting area can be increased to increase the luminous efficiency.
  • a base layer including a first conductive semiconductor, a first insulating layer formed on the base layer, and having a plurality of first openings in which a portion of the base layer is exposed, and the base layer.
  • a semiconductor light emitting device Provided is a semiconductor light emitting device.
  • the active layer can be formed along the inner sidewall of the second opening.
  • the second opening may have a size larger than the size of the first opening, and a portion of the first insulating layer around the first opening may be exposed by the second opening.
  • the region located in the second opening of the nanocore can have a larger cross-sectional area than its upper and lower regions.
  • the inner sidewall of the second opening may have a surface inclined upwards, and an end of the active layer may be located on the inclined surface.
  • the first and second insulating layers may be the same material.
  • the first and second insulating layers may have different etching rates under the same etching conditions.
  • An etching rate of the second insulating layer may be higher than an etching rate of the first insulating layer.
  • the first and second insulating layers may be formed of different materials or may have different pore densities.
  • the second insulating film may be formed of a material obtained by oxidizing a material of the first insulating film.
  • a base layer including a first conductive semiconductor, a first insulating film formed on the base layer, and having a plurality of first openings in which a portion of the base layer is exposed, and the base layer.
  • the present invention provides a nanostructure semiconductor light emitting device including an electrode connected to the second conductive semiconductor layer.
  • the first and second insulating layers may have different etching rates under the same etching conditions.
  • an etching rate of the second insulating layer may be higher than an etching rate of the first insulating layer.
  • the first and second insulating layers may be formed of different materials or may have different pore densities.
  • the second insulating film may be formed of a material obtained by oxidizing a material of the first insulating film.
  • the path for causing leakage current at the interface with the mask can be extended to greatly suppress the occurrence of leakage current.
  • FIG. 1 is a side cross-sectional view of a nanostructure semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged cross-sectional view of one nano light emitting structure (part “A”) of the light emitting device shown in FIG. 1.
  • 3 to 6 are cross-sectional views of main processes for explaining an example of a method of manufacturing the nanostructure semiconductor light emitting device shown in FIG. 1.
  • FIG. 7 is a side cross-sectional view showing a nano light emitting structure employed in a particular embodiment as an improvement of one embodiment of the present invention.
  • FIG. 8 to 12 are cross-sectional views of main processes for explaining an example of a method of manufacturing a light emitting device employing the nano light emitting structure shown in FIG.
  • Fig. 13 is a side cross-sectional view showing a nano light emitting structure employed in another embodiment of the present invention.
  • 14 to 16 are cross-sectional views of main processes for explaining an example of a method of manufacturing a light emitting device employing the nano light emitting structure shown in FIG.
  • 17 and 18 are cross-sectional views of processes for describing another type of multilayer mask for obtaining the nano light emitting structure shown in FIG. 16.
  • Fig. 19 is a side sectional view showing a nano light emitting structure employed in still another embodiment of the present invention.
  • 20 to 25 are cross-sectional views of main processes for explaining an example of a method of manufacturing a light emitting device employing the nano light emitting structure shown in FIG.
  • 26 and 27 are schematic views for explaining the heat treatment process applied in FIG.
  • Fig. 28 is a side sectional view showing a nano light emitting structure employed in another embodiment of the present invention.
  • 29 to 34 are cross-sectional views of main processes for explaining an example of the electrode forming process for the resultant shown in FIG.
  • 35 to 38 are cross-sectional views of processes for describing a process of obtaining a nanocore using a specific type of mask.
  • Fig. 39 is a SEM photograph of a mask employed in the experimental example.
  • FIG. 40 is a SEM photograph of the planar array and side cross-sectional structure of a nanocore grown using a mask employed in the experimental example.
  • Figure 41 is a SEM photograph of the planar array and side cross-sectional structure of the nanocores heat-treated in the experimental example.
  • FIGS. 42 and 43 show various examples of a semiconductor light emitting device package employing a semiconductor light emitting device according to an embodiment of the present invention.
  • 44 and 45 show an example of a backlight unit employing a semiconductor light emitting device according to an embodiment of the present invention.
  • FIG. 46 shows an example of a lighting apparatus employing a semiconductor light emitting element according to an embodiment of the present invention.
  • Fig. 47 shows an example of a head lamp employing a semiconductor light emitting element according to an embodiment of the present invention.
  • FIG. 1 is a side cross-sectional view of a nanostructure semiconductor light emitting device according to an embodiment of the present invention.
  • the nanostructure semiconductor light emitting device 10 includes a base layer 12 made of a first conductivity type semiconductor and a plurality of nanolight emitting structures 15 formed on an upper surface thereof. Include.
  • the plurality of nano light emitting structures 15 may include a nano core 15a made of a first conductivity type semiconductor, an active layer 15b and a second conductivity type semiconductor layer 15c sequentially formed on the surfaces of the nano cores 15a. Include.
  • the contact electrode 16 is formed on the nano light emitting structure 15 to be connected to the second conductivity type semiconductor layer 15c.
  • the nanostructure semiconductor light emitting device 10 may include first and second electrodes 19a and 19b connected to the base layer 12 and the contact electrode 16, respectively.
  • the base layer 12 is formed on the substrate 11 to provide a growth surface of the nano light emitting structure 15 and to electrically connect one side polarities of the plurality of nano light emitting structures 15. Can be.
  • the substrate 11 may be an insulating, conductive or semiconductor substrate.
  • the substrate 11 may be sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , GaN.
  • the base layer 12 may be a nitride semiconductor that satisfies Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and has a specific conductivity type. It may be doped with n-type impurities such as Si.
  • the first insulating layer 13a is formed on the base layer 12.
  • the first insulating layer 13a has a plurality of first openings H1 exposing a portion of the base layer 12.
  • the second insulating film 13b is formed on the first insulating film 13a.
  • the second insulating layer 13b has a second opening H2 arranged at a position corresponding to the first opening H1.
  • the first and second insulating layers 13a and 13b may be provided as one mask 13.
  • an insulator that can be used in a semiconductor process may be used.
  • it may be an insulating material such as SiO 2 or SiN x .
  • An exposed region of the base layer 12 is provided by the first opening H1, and a plurality of nanocores 15a made of a first conductivity type semiconductor are formed in the exposed region.
  • the active layer 15b and the second conductivity-type semiconductor layer 15c are sequentially formed as a shell on the surface of the nanocore 15a.
  • the nanocore 15a is formed from the surface of the base layer 12, but the active layer 15b is formed at a position higher than that of the first insulating film 13a.
  • the second insulating layer 13b surrounds the active layer 15b formed on the surfaces of the plurality of nanocores 15a, and the second opening H2 of the second insulating layer 13b is formed along the periphery of the active layer 15b.
  • the second conductivity-type semiconductor layer 15c may be formed at a position higher than that of the second insulating layer 13b.
  • FIG. 2 shows a nano light emitting structure 15 employed in this embodiment as an enlarged view of portion “A” of FIG. 1.
  • the width Wb of the second opening H2 is greater than the width Wa of the first opening H1, and the first opening H2 is defined by the second opening H2.
  • a portion of the first insulating layer 13a may be exposed along the periphery of H1).
  • the active layer 15b is grown on the surface of the nanocore 15a on the exposed portion of the first insulating film 13a, and as shown in FIG. 2, the end of the active layer 15b is It may be formed to start from the surface of the first insulating film 13a. Similarly, an end of the second conductivity type semiconductor layer 15c may also be formed to start from the surface of the second insulating layer 13b.
  • the second conductive semiconductor layer is provided in the multilayer structure together with the active layer.
  • the active layer 15b is formed in the second opening H2 of the second insulating layer 13b.
  • the nanocore 15a may have a portion that is not in contact with the second conductivity-type semiconductor layer 15c.
  • the active layer 15b has a portion extending along the inner sidewall of the second opening H2, and the extended portion of the active layer 15b has a length corresponding to the thickness t of the second insulating layer 13b. It can have
  • a leakage current path P from the second conductive semiconductor layer 15c toward the first conductive nanocore 15a may be formed along the surface of the mask 13.
  • This leakage current path P can be increased by an extended portion of the active layer 15b described above. That is, in this embodiment, the leakage current path can be extended by the thickness t of the second insulating film 13b to greatly reduce the probability of leakage current.
  • the active layer 15b may have a multi-quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, and a GaN / InGaN or GaN / AlGaN structure.
  • MQW multi-quantum well
  • a nitride semiconductor for example, a nitride semiconductor
  • GaN / InGaN or GaN / AlGaN structure Alternatively, a single quantum well (SQW) structure may be used.
  • the second conductivity-type semiconductor layer 15c may be a crystal that satisfies p-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the second conductivity-type semiconductor layer 15c may further include an electron blocking layer (not shown) adjacent to the active layer 15b.
  • the electron blocking layer (not shown) has a structure in which Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) having a plurality of different compositions are stacked. It may have one or more layers composed of Al y Ga (1-y) N (0 ⁇ y ⁇ 1), and the band gap is larger than that of the active layer 15b to the second conductivity-type (p-type) semiconductor layer 15c. The electrons can be prevented from falling over.
  • the contact electrode 16 may be obtained by forming a seed layer (not shown) on the surface of the nano light emitting structure 15 and then performing electroplating.
  • the seed layer (not shown) may employ a material suitable for realizing ohmic contact with the second conductivity type semiconductor layer.
  • the ohmic contact material may include at least one of materials such as ITO, ZnO, graphene layer, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, and Ni / Ag, Zn / Ag, Ni / Al, Zn / Al, Pd / Ag, Pd / Al, Ir / Ag.
  • Ir / Au, Pt / Ag, Pt / Al, Ni / Ag / Pt, or the like may be employed in two or more layers. For example, after sputtering an Ag / Ni / Cr layer as a seed layer, Cu / Ni may be electroplated to form a desired contact electrode 16.
  • a polishing process may be applied such that the contact electrode 16 has a flat top surface.
  • the contact electrode 16 used in the present embodiment is a form in which a reflective metal layer is introduced, and it can be understood that light is extracted in the direction of the substrate, but is not limited thereto.
  • the contact electrode 16 may be formed of ZnO, graphene, or ITO.
  • a transparent electrode material such as can be extracted light in the direction of the nano light emitting structure (15).
  • the contact electrode 16 is filled in the space between the nano light emitting structures 15 is illustrated, but the contact electrode is provided in a thin layer form along the surface of the nano light emitting structure, and has a electrically insulating filler material. It may also be implemented in a manner to charge (see Figure 34).
  • Such a new nanostructure semiconductor light emitting device may be implemented using various manufacturing methods.
  • 3 to 6 are cross-sectional views of main processes for explaining an example of a method of manufacturing the nanostructure semiconductor light emitting device shown in FIG. 1.
  • the first insulating film 13a is formed as a primary mask on the base layer 12 made of the first conductivity type semiconductor.
  • the base layer 12 is formed on the substrate 11, and may not only provide a crystal growth surface for growing the nano light emitting structure, but may also be provided as a structure for electrically connecting one side polarities of the nano light emitting structure to each other. Therefore, as described above, the base layer 12 is formed of a semiconductor single crystal having electrical conductivity.
  • the substrate 11 may be a substrate for crystal growth.
  • the substrate 11 may be sapphire, SiC, Si, MgAl 2 O 4 , MgO, LiAlO 2 , LiGaO 2 , GaN.
  • the substrate 11 may have a top surface on which hemispherical irregularities are formed.
  • the unevenness is not limited to hemispherical shape, and may be variously modified.
  • the unevenness may be a shape having a cross section such as a triangle, a rectangle, and a trapezoid. By introducing such irregularities, not only the light extraction efficiency can be improved, but also the defect density can be reduced. In consideration of these effects, factors such as the cross-sectional shape, size and / or distribution of the unevenness may be variously selected.
  • the base layer 12 may be a nitride semiconductor that satisfies Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1), and has a specific conductivity type. It may be doped with n-type impurities such as Si.
  • the thickness of the base layer 12 provided for growth of the nanocores 15a may be 1 ⁇ m or more. In consideration of the subsequent electrode forming process, the thickness of the base layer 12 may be 3 to 10 ⁇ m.
  • the base layer 12 is 1 ⁇ 10 18 / cm 3 GaN having the above n-type impurity concentration may be included.
  • the buffer layer may be further formed before the base layer is formed.
  • the substrate 11 may be a Si substrate, in which case Al y Ga (1-y) N (0 ⁇ y ⁇ 1) may be used as the buffer layer.
  • the buffer layer may have a structure in which two or more layers having different compositions are repeatedly stacked a plurality of times.
  • the buffer layer may include a grading structure in which the composition of Al is gradually reduced or increased.
  • the first insulating layer 13a has a plurality of first openings H1 exposing one region of the base layer 12. After the insulating film is deposited on the base layer 12, the first insulating layer 13a may form a plurality of first openings H1 to expose the base layer 12 region.
  • the first insulating layer 13a may be an insulating material such as SiO 2 or SiN.
  • the size of the first opening H1 may be designed in consideration of the size of the desired nano light emitting structure (particularly, the nanocore). For example, the width (diameter) of the first opening H1 may be 600 nm or less, and further, 50 to 500 nm.
  • the planar shape and arrangement of the first opening H1 may be variously implemented. For example, in the case of a planar shape, it may be implemented in various ways, such as polygon, rectangle, oval, circle.
  • the nanocores 15a are grown from the region of the base layer 12 exposed to the first opening H1 using the first insulating layer 13a, and then the active layer 15b. Grow).
  • the first conductive semiconductor is selectively grown using the first insulating film 13a to form the nanocores 15a, and then the active layer 15b is formed on the surface of the nanocores on the first insulating film. ).
  • the nanocores 15a are formed from the surface of the base layer 12, but the active layer 15b may be formed at a higher position than the first insulating layer 13a.
  • the first conductive semiconductor of the nanocore 15a may be an n-type nitride semiconductor, for example, n-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 It may be a crystal satisfying ⁇ x + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore 15a may be made of the same material as the first conductivity type semiconductor of the base layer 12.
  • the base layer 12 and the nanocores 15a may be formed of n-type GaN.
  • the nitride single crystal constituting the nanocore 15a may be formed using a MOCVD or MBE process, and the base layer 12 exposed by the first opening H1 is not formed on the first insulating layer 13a. Since the crystal is grown only in the region, the desired nanocore 15a can be provided.
  • the nano core 15a is illustrated as a rod structure, but is not limited thereto.
  • the nanocore 15a may have a polygonal pyramid structure such as a hexagonal pyramid. This may be implemented by adjusting growth conditions (eg, growth temperature, growth pressure, source flow rate).
  • the active layer 15b may have a multi-quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, and a GaN / InGaN or GaN / AlGaN structure.
  • MQW multi-quantum well
  • a nitride semiconductor for example, a nitride semiconductor, and a GaN / InGaN or GaN / AlGaN structure.
  • a single quantum well (SQW) structure may be used.
  • a second insulating layer 13b may be formed on the first insulating layer 13a as a secondary mask.
  • the second insulating layer 13b may be an insulating material such as SiO 2 or SiN.
  • the second insulating layer 13b may be made of the same material as the first insulating layer 13a. Since the second opening H2 is provided after the active layer 15b is formed, the second opening H2 may be formed to surround the active layer 15b. As a result, the active layer 15b may be formed along the inner sidewall of the second opening H2 by a length corresponding to the thickness of the second insulating layer 15b.
  • the active layer 15b may be formed on the surface of the nanocores 15a.
  • the second opening H2 may have a size larger than the size of the first opening H1.
  • the second conductive semiconductor layer 15c may be grown on the surface of the active layer 15b using the second insulating layer 13b.
  • the nano light emitting structure 15 is a shell layer in which the first conductive semiconductor comprises a nano core 15a, an active layer 15b and a second conductive semiconductor layer 15c surrounding the nanocore 15a. It may have a core-shell (core-shell) structure having a.
  • the second insulating layer 13b surrounds the active layer 15b formed on the surfaces of the plurality of nanocores 15a, and the second opening H2 of the second insulating layer 13b is formed along the periphery of the active layer 15b. ) Can be defined.
  • the second conductivity type semiconductor layer 15c is formed at a position higher than that of the second insulating layer 13b.
  • the active layer 15b has a portion extending along the inner sidewall of the second opening H2, which is a region where the second conductivity type semiconductor layer 15c is not present.
  • the leakage current path may be increased by the length of the extended portion, thereby greatly reducing the probability of leakage current.
  • the mask can be similarly applied in the form using a mold structure.
  • a similar nano light emitting structure may be realized by selecting a material having a different etching rate under a specific etching condition and configuring the mask in a multilayer structure.
  • the nano light emitting structure may be implemented in various forms. 7 is a side cross-sectional view showing a nano light emitting structure employed in a particular embodiment as an improvement of one embodiment of the present invention.
  • the nano light emitting structure 45 shown in FIG. 7 is formed on the base layer 42 made of the first conductivity type semiconductor, and is formed on the surface of the nano core 45a made of the first conductivity type semiconductor and the nano core 45a. It includes an active layer 45b and a second conductivity type semiconductor layer 45c sequentially formed.
  • the nano light emitting structure 45 and the insulating film structure illustrated in FIG. 7 may be understood as a part of the nanostructure semiconductor light emitting device illustrated in FIG. 1.
  • the description of each component described with reference to FIG. 1 may be combined as the description of the present embodiment, unless otherwise described.
  • a first insulating film 43a is formed on the base layer 42.
  • the first insulating layer 43a has a plurality of first openings H1 exposing a portion of the base layer 42.
  • a second insulating film 43b is formed on the first insulating film 43a.
  • the second insulating layer 43b has a second opening H2 arranged at a position corresponding to the first opening H1.
  • the first and second insulating layers 43a and 43b may be provided as one mask 43.
  • an insulator that can be used in a semiconductor process may be used.
  • it may be an insulating material such as SiO 2 or SiN x .
  • the width Wb of the second opening H2 is larger than the width Wa of the first opening H1, and the first opening H2 is defined by the second opening H2.
  • a portion of the first insulating layer 43a may be exposed along the periphery of H1).
  • An exposed area of the base layer 42 is provided by the first opening H1, and a plurality of nanocores 45a made of a first conductivity type semiconductor are formed in the exposed area.
  • the nanocore 45a employed in the present embodiment has a shape in which the cross-sectional area of the region corresponding to the second insulating film 43b is larger than the cross-sectional area of the adjacent region of the upper and lower portions.
  • the active layer 45b is formed on the surface of the nanocore 45a having such convex portions.
  • the nanocores 45a are formed from the surface of the base layer 42, but the active layer 45b is formed at a position higher than that of the first insulating layer 43a.
  • the second insulating layer 43b surrounds the active layer 45b formed on the surfaces of the plurality of nanocores 45a, and the second opening H2 of the second insulating layer 43b is formed along the periphery of the active layer 45b. ) Can be defined.
  • the second conductivity-type semiconductor layer 45c is formed on the surface of the active layer 45b at a position higher than the second insulating layer 43b.
  • the leakage current path can be changed.
  • the active layer 45b is grown on the convex surface of the nanocores 45a on the exposed portion of the first insulating layer 43a, and as shown in FIG. 4, of the active layer 45b.
  • An end may be formed to start from the surface of the first insulating layer 43a.
  • an end of the second conductivity type semiconductor layer 45c may also be formed to start from the surface of the second insulating layer 43b.
  • the active layer 45b may be provided as a single layer on the surface of the nanocore 45a without the second conductive semiconductor layer 45c.
  • the leakage current path since the leakage current path is extended by using the nanocore convex surface, the leakage current path may be extended to be larger than the thickness t of the second insulating layer 43b to greatly reduce the probability of occurrence of the leakage current.
  • the nano light emitting structure may be easily implemented using a multilayer insulating film having a different etching rate in a method of manufacturing a nanostructure semiconductor light emitting device using a mask as a mold.
  • 5A through 5E are cross-sectional views of main processes for describing an example of a method of manufacturing the nanostructure semiconductor light emitting device shown in FIG. 4.
  • a base layer 42 is provided on the substrate 41, and a mask 43 having a multilayer structure is formed on the base layer 42.
  • the mask 43 employed in the present embodiment includes first to third insulating layers 43a, 43b, and 43c sequentially formed on the base layer 42.
  • the first and second insulating layers 43a and 43b may be electrically insulating materials, and the third insulating layer 43c may be an insulating material, if necessary.
  • the second insulating film 43b in the first etching process, has a higher etching rate than the first and third insulating films 43a and 43c.
  • the first and second insulating layers 43a and 43b are selected to satisfy a condition having an etching rate lower than that of the third insulating layer 43c.
  • the first etching process is a process of forming an opening to induce overetching on the second insulating layer 43b (FIG. 5B), and the second etching process partially forms the mold to expose the surface of the nano light emitting structure. It may be a process of removing (Fig. 10).
  • This difference in etching rate may be implemented using at least one of the type and density (pore density) of the material.
  • the first to third insulating layers 43a, 43b, and 43c may be implemented by SiN (high density) -SiN (low density) -SiO 2 , respectively.
  • the first to third insulating layers 43a, 43b, and 43c may be implemented as SiN-SiO 2 (low density) -SiO 2 (high density), respectively.
  • the high density may be a case where there are few or relatively low pore density
  • the low density may be a case having a relatively high pore density.
  • the total thickness of the first to third insulating layers 43a, 43b, and 43c may be designed in consideration of the height of the desired nano light emitting structure.
  • the first and second insulating layers 43a and 43b have a thickness smaller than that of the third insulating layer 43c.
  • the etch stop level by the second insulating film 43b is equal to one-third of the total height of the mask 43 from the surface of the base layer 42 and the total thickness of the first to third insulating films 43a, 43b, and 43c. It can be located at three or less points.
  • the total height of the mask 43 and the total thickness of the first to third insulating layers 43a, 43b, and 43c may be 1 ⁇ m or more, preferably 5 to 10 ⁇ m.
  • the first and second insulating layers 43a and 43b may be 0.5 ⁇ m or less. Since the second insulating layer 43b is a factor for determining an increased leakage current path, the second insulating layer 43b may be formed to have a thickness of at least 100 nm for a sufficient effect.
  • a plurality of openings H may be formed in the mask 43 having the multilayer structure.
  • a plurality of openings H are formed in the first to third insulating layers 43a, 43b, and 43c sequentially formed on the base layer 42 to expose a portion of the base layer 42.
  • the second insulating film 43b has a higher etching rate than the first and third insulating films 43a and 43c.
  • the second insulating layer 43b may be overetched in a process of forming an opening having a predetermined width, and thus may have a width Wb larger than the widths Wa and Wc of other regions.
  • an opening H having a larger cross-sectional area than that of another region adjacent to the upper and lower portions thereof is formed.
  • the difference in the width of the opening H may be set in consideration of the size of the convex portion C of the nanocore 45a and the thickness of the active layer 45b.
  • the first to third insulating layers 43a, 43b, and 43c may be implemented by SiN (high density) -SiN (low density) -SiO 2 , or SiN-SiO 2 (low density) -SiO 2 (high density), respectively.
  • a deep etching process using plasma reactive ion etching may be applied.
  • a desired overetching of the second insulating layer 43b may be realized due to a difference in reactivity.
  • deep etching processes may utilize reactive ions from the plasma or ion beams generated at high vacuum.
  • a deep etching process is a dry process, and compared to wet etching, the microstructure can be precisely processed without geometric limitations.
  • the oxide film of the mask 43 may be CF-based gas.
  • an etchant in which at least one of O 2 and Ar is combined with a gas such as CF 4 , C 2 F 6 , C 3 F 8 , C 4 F 8 , or CHF 3 may be used.
  • the size of the opening H may be designed in consideration of the size of the desired nano light emitting structure.
  • the opening H may be formed such that its width (or diameter) is 600 nm or less and further 50 to 500 nm.
  • the opening H may be manufactured using a semiconductor process, for example, to form an opening H having a high aspect ratio.
  • the aspect ratio of the opening (H) may be implemented in 5: 1 or more, even 10: 1 or more.
  • a plurality of nanocores 45a are formed by growing a first conductivity type semiconductor in an exposed region of the base layer 42 so that the plurality of openings H are filled.
  • the nitride single crystal constituting the nanocore 45a may be formed using a MOCVD or MBE process, and the mask 43 may serve as a mold of a grown nitride single crystal to correspond to the shape of the opening. Can be provided. That is, the nitride single crystal is selectively grown in the region of the base layer 42 exposed to the opening H by the mask 43, thereby filling the opening H, and the filled nitride single crystal is formed in the opening of the opening H. It may have a shape corresponding to the shape.
  • the opening H region corresponding to the second insulating layer 43a may not be completely filled and a predetermined gap g may be generated.
  • the gap g of the opening H region of the second insulating layer 43b may be obtained by adjusting the overetching of the primary etching process and the overgloss of the nanocores 45b.
  • the first conductivity type semiconductor of the nanocores 45a may be an n-type nitride semiconductor, for example, n-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 It may be a crystal satisfying ⁇ x + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore 45a may be made of the same material as the first conductivity type semiconductor of the base layer 42.
  • the base layer 42 and the nanocores 45a may be formed of n-type GaN.
  • the mask 43 is partially removed by using the second insulating layer 43b as the etch stop layer so that side surfaces of the plurality of nanocores 45a are exposed.
  • the active layer 45b is grown on the surface of the nanocore 45a.
  • the etching process (secondary) is performed under the condition that the third insulating film 43c can be selectively removed, so that the first and second insulating films 43a and 43b can remain.
  • the second insulating layer 43b is used as an etch stop layer in the present etching process, and the second conductive semiconductor layer 45c is connected to the base layer 42 in the subsequent growth process together with the first insulating layer 43a. It can play a role in preventing it.
  • the active layer 45b may be grown.
  • the active layer 45b is not limited to the surface of the nanocore 45a corresponding to the position higher than the second insulating film 43b, and is formed by a gap surrounded by the opening H of the second insulating film 43b. g) may also be formed. In this process, the gap g may be filled by the active layer 45b.
  • the nanocores 45a may be heat treated. Through such a heat treatment process, the surface of the nanocores 45a may be formed as a more stable crystal surface such as a nonpolar plane or a semipolar plane to improve the quality of crystals that are subsequently grown. This will be described with reference to FIGS. 26 and 27.
  • the second conductive semiconductor layer 45c is grown on the surface of the active layer 45b using the second insulating layer 43b.
  • the nano-light emitting structure 45 has a shell layer including a first conductive semiconductor having a nano core 45a, an active layer 45b surrounding the nano core 45a, and a second conductive semiconductor layer 45b. It may have a core-shell (core-shell) structure having a.
  • the active layer 45b is surrounded by the surface of the plurality of nanocores 45a in the opening H region of the second insulating layer 43b, but the second conductive semiconductor layer 45c is present in the region. I never do that. That is, the second conductivity type semiconductor layer 45c is formed at a position higher than the second insulating layer 43b.
  • the active layer 45b is formed on the active layer 45b.
  • An end of may be located up to the surface of the first insulating layer 43a.
  • an end of the second conductivity type semiconductor layer 45c may also be positioned to the surface of the second insulating layer 43b.
  • the active layer 45b is not only provided as a single layer on the surface of the nanocore 45a without the second conductive semiconductor layer 45c, and also as a nanocore. Since the leakage current path is extended by using the convex portion C of 45a, the leakage current path can be extended larger than the thickness of the second insulating film 43b, and as a result, the probability of occurrence of leakage current can be more effectively Can be reduced.
  • a surface inclined upwardly may be formed on the inner sidewall of the opening, and an end of the active layer may be located on the inclined surface.
  • a side cross-sectional view of the nano light emitting structure employed in this embodiment is shown in FIG.
  • the nano light emitting structure 65 shown in Fig. 13 is formed on the base layer 62 made of the first conductivity type semiconductor, similar to the previous embodiment, and the nano core 65a made of the first conductivity type semiconductor and its nano An active layer 65b and a second conductivity type semiconductor layer 65c sequentially formed on the surface of the core 65a are included.
  • the nano light emitting structure 65 and the insulating film structure shown in FIG. 13 may be understood as part of the nano structure semiconductor light emitting device shown in FIG.
  • the description of each component described with reference to FIG. 1 may be combined as the description of the present embodiment, unless otherwise described.
  • a first insulating film 63a is formed on the base layer 62.
  • the first insulating layer 63a has a plurality of first openings H1 exposing a portion of the base layer 62.
  • the second insulating film 63b is formed on the first insulating film 63a.
  • the second insulating layer 63b has a second opening H2 arranged at a position corresponding to the first opening H1.
  • the first and second insulating layers 63a and 63b may be provided as one mask 63.
  • an insulator that can be used in a semiconductor process may be used.
  • it may be an insulating material such as SiO 2 or SiN x .
  • the second opening H2 has an inclined surface S that faces upward, unlike the first opening H1, and an upper end of the second opening H2 is larger than another region. It may have a width.
  • An exposed area of the base layer 62 is provided by the first opening H1, and a nanocore 65a made of a first conductivity type semiconductor is formed in the exposed area, and the active layer 65b is formed in the exposed area. An end thereof may be positioned on the inclined surface S of the second insulating layer 63b to be formed higher than the first insulating layer 63a.
  • the second insulating layer 63b may surround a portion of the active layer 65b formed on the surfaces of the plurality of nanocores 65a.
  • the second conductivity-type semiconductor layer 65c is formed on the surface of the active layer 65b at a position higher than the second insulating film 63b. Due to the position of this shell (active layer and second conductivity type semiconductor layer), the leakage current path can also be changed.
  • the end of the active layer 65b is positioned on the inclined surface S of the second insulating layer 63b, and the end of the second conductive semiconductor layer 65c is the surface of the second insulating layer 63b. It can be formed to start from. As a result, since the leakage current path d is extended by the length of the active layer 65b positioned on the inclined surface S, the probability of occurrence of leakage current can be reduced.
  • Such a nano light emitting structure can be easily implemented through a manufacturing method using a multilayer insulating film having a different etching rate.
  • 14 to 16 are cross-sectional views of main processes for explaining an example of using a two-layer mask as an example of the nanostructure semiconductor light emitting device manufacturing method shown in FIG.
  • a base layer 62 is provided on the substrate 61, and a mask 63 having a two-layer structure is formed on the base layer 62.
  • the mask 63 employed in the present embodiment includes first and second insulating layers 63a and 63b sequentially formed on the base layer 62.
  • the first and second insulating layers 63a and 63b may be materials having electrical insulation properties.
  • the first and second insulating films 63a and 63b employed in this embodiment have the requirement that the second insulating film 63b has a higher etching rate than the first insulating film 63a in the etching process of forming the opening H. Is selected to satisfy.
  • This difference in etching rate may be implemented using at least one of the type and density (pore density) of the material.
  • the first and second insulating layers 63a and 63b may be different materials for a desired etch rate difference.
  • the first insulating layer 63a may be SiN
  • the second insulating layer 63b may be SiO 2 .
  • the difference in the etching rate may be implemented using the pore density.
  • the first and second insulating layers 63a and 63b may be formed of the same material having different pore densities.
  • a plurality of openings H may be formed in the mask 63 having the two-layer structure.
  • a plurality of openings H are formed in the first and second insulating layers 63a and 63b sequentially formed on the base layer 62 to expose a portion of the base layer 62.
  • the second insulating film 63b has a higher etching rate than the first insulating film 63a, the second insulating film 63b is overetched to form an upper portion. It has an inclined side facing.
  • the size of the opening H may be designed in consideration of the size of the desired nano light emitting structure.
  • the opening H may be formed to have a width of 600 nm or less, and further 50 to 500 nm.
  • a plurality of nanocores 65a are formed by growing a first conductivity type semiconductor in an exposed region of the base layer 62 using the mask 63.
  • the active layer 65b and the second conductivity-type semiconductor layer 65c are sequentially grown on the surface of the core 65a.
  • Such a process can be implemented using a MOCVD or MBE process when nitride single crystals are employed.
  • a nanocore 65a made of a first conductivity type semiconductor is formed in the exposed region, and the active layer 65b has an end thereof higher than that of the first insulating layer 63a. It may be formed on the inclined surface (S) of 63b).
  • the second insulating layer 63b may surround a portion of the active layer 65b formed on the surfaces of the plurality of nanocores 65a.
  • the end of the active layer 65b is positioned on the inclined surface S of the second insulating layer 63b, and the end of the second conductive semiconductor layer 65c is the surface of the second insulating layer 63b. It can be formed to start from. As a result, since the leakage current path is extended by the length of the portion of the active layer 65b disposed on the inclined surface S, the probability of occurrence of leakage current can be reduced.
  • a similar mask structure can be realized through a manufacturing method using a mold.
  • 17 and 18 are cross-sectional views for each process for explaining another form of the three-layer mask (mold) for obtaining the nano light emitting structure shown in FIG.
  • a base layer 82 is provided on the substrate 81, and a mask 83 having a multilayer structure is formed on the base layer 82. As shown in FIG. 17, a base layer 82 is provided on the substrate 81, and a mask 83 having a multilayer structure is formed on the base layer 82. As shown in FIG. 17, a base layer 82 is provided on the substrate 81, and a mask 83 having a multilayer structure is formed on the base layer 82. As shown in FIG. 17, a base layer 82 is provided on the substrate 81, and a mask 83 having a multilayer structure is formed on the base layer 82. As shown in FIG.
  • the mask 83 employed in the present embodiment includes first to third insulating layers 83a, 83b, and 83c sequentially formed on the base layer 82.
  • the first and second insulating layers 83a and 83b may be electrically insulating materials, and the third insulating layer 83c may also be insulating materials.
  • the etching rate is the order of the first insulating film 83a, the second insulating film 83b, and the third insulating film 83c in the first etching process. Is high so as to satisfy the condition that the etching rate is low enough that the third insulating film 83c can be selectively removed in the second etching process.
  • the first etching process is a process of forming the opening H.
  • the inclined surface S is introduced into the second insulating layer 83b.
  • the second etching process partially forms the mold to expose the surface of the nano light emitting structure. It may be a process of removing.
  • This difference in etching rate may be implemented using at least one of the type and density (pore density) of the material.
  • the first to third insulating layers 83a, 83b, and 83c may be implemented as SiN-SiO 2 (low density) -SiO 2 (high density), respectively.
  • the high density may be a case where there are few or relatively low pore density
  • the low density may be a case having a relatively high pore density.
  • the total thickness of the first to third insulating layers 83a, 83b, and 83c may be designed in consideration of the height of the desired nano light emitting structure.
  • the first and second insulating layers 83a and 83b have a thickness smaller than that of the third insulating layer 83c.
  • the etch stop level by the second insulating layer 83b is 1 / time of the total height of the mask 83 from the surface of the base layer 82 and the total thickness of the first to third insulating layers 83a, 83b, and 83c. It can be located at three or less points.
  • a plurality of openings H may be formed in the mask 83 having the three-layer structure.
  • a plurality of openings H are formed in the first to third insulating layers 83a, 83b, and 83c sequentially formed on the base layer 82 to expose a portion of the base layer 82.
  • the first to third insulating layers 83a, 83b, and 83c sequentially have low etching rates.
  • a width of the opening of the third insulating layer 83c may be greater than a width of the opening of the first insulating layer 83a, and the second insulating layer 83b may have an inclined surface upward.
  • the masks 83 may each be implemented with SiN-SiO 2 (low density) -SiO 2 (high density), in which case a deep etching process using plasma reactive ion etching may be applied. Can be. Appropriate reactive etching conditions and density differences can be used to obtain a different profile than the opening shown in FIG. A three layer mask 83 used in such a mold can also be used to obtain the nano light emitting structure shown in FIG.
  • the leakage current path should also consider a second conductivity type semiconductor layer having a relatively low conductivity compared to the metal.
  • Fig. 19 is a side sectional view showing a nano light emitting structure employed in still another embodiment of the present invention.
  • the nano light emitting structure 95 shown in FIG. 19 is formed on the base layer 92 made of the first conductivity type semiconductor, and is formed on the surface of the nano core 95a made of the first conductivity type semiconductor and the nano core 95a.
  • An active layer 95b and a second conductivity type semiconductor layer 95c that are sequentially formed are included.
  • the nano light emitting structure 95 and the insulating film structure shown in FIG. 19 may be understood as part of the nanostructure semiconductor light emitting device shown in FIG.
  • the description of each component described with reference to FIG. 1 may be combined as the description of the present embodiment, unless otherwise described.
  • a first insulating film 93a is formed on the base layer 92.
  • the first insulating layer 93a has a plurality of first openings H1 exposing a portion of the base layer 92.
  • a second insulating film 93b is formed on the first insulating film 93a.
  • the second insulating layer 93b has a second opening H2 arranged at a position corresponding to the first opening H1.
  • the first and second insulating layers 93a and 93b may be provided as one mask 93.
  • an insulator that can be used in a semiconductor process may be used.
  • it may be an insulating material such as SiO 2 or SiN x .
  • the width Wb of the second opening H2 is larger than the width Wa of the first opening H1, and the first opening (H) is defined by the second opening H2.
  • a portion of the first insulating layer 93a may be exposed along the periphery of H1).
  • the exposed area of the base layer 92 is provided by the first opening H1, and the exposed area includes a plurality of nanocores 95a made of a first conductive semiconductor,
  • the active layer 95b and the second conductivity type semiconductor layer 95c are sequentially formed on the surface.
  • the nanocores 95a are formed from the surface of the base layer 92, but the active layer 95b and the second conductivity type semiconductor layer 95c are formed at a position higher than that of the first insulating layer 93a.
  • the second insulating layer 93b surrounds the active layer 95b and the second conductivity-type semiconductor layer 95c formed on the surfaces of the plurality of nanocores 95a, and surrounds the nano light emitting structure 95.
  • the second opening H2 of the second insulating film 93b is defined.
  • the contact electrode 96 electrically connected to the second conductive semiconductor layer 95c is formed on the surface of the second conductive semiconductor layer 95c at a position higher than the second insulating film 93b. .
  • an extended portion ( second insulating film thickness t) of the second conductivity-type semiconductor layer 95c corresponding to the opening of the second insulating film 93b and not directly contacting the contact electrode 96. And a path d extended by the thickness of the second conductivity-type semiconductor layer 95c and the active layer 95b. This extended path d can greatly reduce the probability of leakage current.
  • the nano light emitting structure may be easily implemented using a multilayer insulating film having a different etching rate in a method of manufacturing a nanostructure semiconductor light emitting device using a mask as a mold.
  • 20 to 24 are cross-sectional views of main processes for describing an example of a method of manufacturing the nanostructure semiconductor light emitting device shown in FIG. 19.
  • a base layer 92 is provided on the substrate 91, and a primary mask 93 ′ having a plurality of openings H is formed on the base layer 92.
  • the primary mask 93 employed in the present embodiment includes first and third insulating layers 93a and 93c sequentially formed on the base layer 92.
  • the first insulating layer 93a is an electrically insulating material, and if necessary, the third insulating layer 93c may be an insulating material.
  • the first insulating layer 96a may have an etching rate lower than that of the third insulating layer 93c to serve as an etch stop layer. This difference in etching rate may be implemented using at least one of the type and density (pore density) of the material.
  • the total thickness of the first and third insulating layers 93a and 93c may be designed in consideration of the height of the desired nano light emitting structure.
  • a plurality of openings H are formed in the first and third insulating layers 93a and 93c sequentially formed on the base layer 92 so that a portion of the base layer 92 is exposed.
  • a plurality of nanocores 95a are formed by growing a first conductivity type semiconductor in an exposed region of the base layer 92 so that the plurality of openings H are filled. .
  • the first conductivity-type semiconductor of the nanocore 95a may be an n-type nitride semiconductor, for example, n-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 It may be a crystal satisfying ⁇ x + y ⁇ 1).
  • the first conductivity type semiconductor constituting the nanocore may be the same material as the first conductivity type semiconductor of the base layer 92.
  • the base layer 92 and the nanocores 95a may be formed of n-type GaN.
  • the nitride single crystal constituting the nanocore 95a may be formed using a MOCVD or MBE process, and the mask 93 serves as a mold of a grown nitride single crystal to correspond to the shape of the opening. Can be provided. That is, the nitride single crystal is selectively grown in the region of the base layer 92 exposed to the opening H by the primary mask 93 ', thereby filling the opening H, and the filled nitride single crystal is It may have a shape corresponding to the shape of the opening.
  • the primary mask 93 ′ may be partially removed using the etch stop layer to expose side surfaces of the plurality of nanocores 95a, and a heat treatment process may be applied. .
  • only the third insulating layer 93c may be removed by the etching process under the condition that the third insulating layer 93c may be selectively removed, and the first insulating layer 93a may remain.
  • the first insulating layer 93a is used as an etch stop layer in the present etching process, and in the subsequent growth process, the active layer 95b and the second conductive semiconductor layer 95c are prevented from being connected to the base layer 92. Can play a role.
  • Fig. 23 shows a nanocore 95a ', which is heat treated to improve the crystallinity of the surface.
  • the surface of the nanocores 95a may be heat-treated under certain conditions to convert the crystal planes of the nanocores 95a into stable surfaces favorable to crystal growth, such as semipolar or nonpolar crystal surfaces.
  • This heat treatment process can be described with reference to FIGS. 26 and 27.
  • 26 and 27 are schematic views for explaining a heat treatment process that can be applied in the process of FIG.
  • the nanocores 95a have a crystal plane determined according to the shape of the opening.
  • the surface of the nanocores 95a thus obtained in general has a relatively unstable crystal plane and may not be favorable for subsequent crystal growth.
  • the side surface of the nanocore 95a has a curved surface rather than a specific crystal surface.
  • the nanocores When the nanocores are heat-treated, unstable crystals of the surface may be rearranged, and as shown in FIG. 27, the nanocores may have a stable crystal surface such as semipolar or nonpolar.
  • the heat treatment conditions can be converted to a desired stable crystal plane by performing several seconds to several tens of minutes (1 second to 60 minutes) at 600 ° C or higher, and in particular examples, 800 to 1200 ° C.
  • the cylindrical core shown in Fig. 26 has the appropriate temperature range described above.
  • the curved surface (side) which is an unstable crystal surface
  • the curved surface (side) can be converted into a hexagonal crystal column (95 'in Fig. 27) having a nonpolar surface (m surface) which is a stable crystal surface.
  • This stabilization of the crystal surface can be realized by a high temperature heat treatment process.
  • the heat treatment process may be performed in an atmosphere in which the source gas remains in the chamber, or may be heat treated under a condition in which a small amount of source gas is intentionally supplied.
  • the heat treatment process may be performed in an atmosphere in which the source gas remains in the chamber, or may be heat treated under a condition in which a small amount of source gas is intentionally supplied.
  • FIG. 11A in the case of the MOCVD chamber, TMGa and NH 3 remain, and by partial heat treatment in such a residual atmosphere, partial regrowth is achieved so that the source gas reacts to the surface of the nanocore to have a stable crystal plane. Can be done. Due to this regrowth, the width of the heat treated nanocores 95a 'may be somewhat larger than the width of the nanocores 95a before heat treatment.
  • the heat treatment process may contribute to improving the crystallinity of the nanocores.
  • the heat treatment process not only removes nonuniformity (eg, defects) present on the surface of the nanocore after mask removal, but also greatly improves the stability of the crystal through rearrangement of internal crystals.
  • This heat treatment process may be performed under similar conditions as the growth process of the nanocores in the chamber after removing the mask.
  • the heat treatment temperature eg, substrate temperature
  • the heat treatment temperature may be performed between 800 ° C. and 1200 ° C., but a similar effect may be expected in a heat treatment step of 600 ° C. or higher.
  • the active layer 95b and the second conductivity-type semiconductor layer 95c are sequentially grown on the surfaces of the plurality of nanocores 95a '.
  • the nano-light emitting structure 95 is formed of a first conductive semiconductor comprising a nano core 95a ', an active layer 95b surrounding the nano core 95a', and a second conductive semiconductor layer 95c. It may have a core-shell structure having a shell layer.
  • the active layer 95b may be a multi-quantum well (MQW) structure in which a quantum well layer and a quantum barrier layer are alternately stacked, for example, a nitride semiconductor, and a GaN / InGaN or GaN / AlGaN structure.
  • MQW multi-quantum well
  • a single quantum well (SQW) structure may be used.
  • the second conductivity-type semiconductor layer 95c may be a crystal satisfying p-type Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1).
  • the second conductivity type semiconductor layer 95c may further include an electron blocking layer (not shown) adjacent to the active layer 95b.
  • the electron blocking layer (not shown) has a structure in which Al x In y Ga 1-xy N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) having a plurality of different compositions are stacked.
  • It may have one or more layers composed of Al y Ga (1-y) N (0 ⁇ y ⁇ 1), and the band gap is larger than that of the active layer 95b to the second conductivity-type (p-type) semiconductor layer 95c. Prevent electrons from falling.
  • a second insulating film is formed on the first insulating film 93a to form a secondary mask 93.
  • the second insulating layer 93b may be an insulating material such as SiO 2 or SiN.
  • the second insulating layer 93b may be made of the same material as the first insulating layer 93a. Since the second insulating layer 93b is provided after the active layer 95b and the second conductive semiconductor layer 95c are formed, the second insulating layer 93b may be formed to surround the nano light emitting structure 95.
  • the contact electrode 96 is formed on the surface of the conductive semiconductor layer 95c by using the secondary mask 93.
  • the contact electrode 96 may be obtained by forming a seed layer (not shown) on the surface of the nano light emitting structure 95 and then performing electroplating.
  • the seed layer (not shown) may adopt a suitable material capable of realizing ohmic contact with the second conductivity type semiconductor layer 95c.
  • a polishing process may be applied so that the contact electrode 96 has a flat top surface.
  • the contact electrode 96 used in the present embodiment is a form in which a reflective metal layer is introduced, and may be understood to extract light toward the substrate, but is not limited thereto.
  • the contact electrode 96 may include ZnO, graphene, By employing a transparent electrode material such as ITO may be extracted light in the direction of the nano light emitting structure (95).
  • the contact electrode 96 is filled in the space between the nano light emitting structures 95 is illustrated, but the contact electrode is provided in a thin layer form along the surface of the nano light emitting structure, and has a electrically insulating filler material. It may also be implemented by charging.
  • the second insulating film 93b is not formed by an additional deposition process, but may be provided by a surface oxidation process for the first insulating film 93a. This embodiment is illustrated in FIG.
  • the nano light emitting structure 125 shown in FIG. 28 is formed on the base layer 122 made of the first conductivity type semiconductor, and is formed on the surface of the nano core 125a made of the first conductivity type semiconductor and the nano core 125a.
  • the active layer 125b and the second conductivity type semiconductor layer 125c are sequentially formed.
  • a first insulating film 123a is formed on the base layer 122.
  • the first insulating layer 123a has a plurality of first openings H1 exposing a portion of the base layer 122.
  • a second insulating layer 123b is formed on the first insulating layer 123a.
  • the second insulating layer 123b has a second opening H2 arranged at a position corresponding to the first opening H1.
  • the first and second insulating layers 123a and 123b may be provided as one mask 123.
  • the second insulating film 123b may be an insulating film obtained by oxidizing the surface of the first insulating film 123a.
  • the first insulating layer 123a is SiN x
  • it may be an oxynitride such as SiON.
  • the active layer 125b and the second conductivity-type semiconductor layer 125c are formed at a position higher than that of the first insulating layer 123a.
  • the second insulating layer 123b surrounds the active layer 125b and the second conductivity-type semiconductor layer 125c formed on the surfaces of the plurality of nanocores 125a, and surrounds the nano light emitting structure 125.
  • the second opening H2 of the second insulating layer 123b may be defined.
  • the contact electrode 126 electrically connected to the second conductive semiconductor layer 125c is formed on the surface of the second conductive semiconductor layer 125c at a position higher than the second insulating film 123b. .
  • the leakage current path between the contact electrode 126 and the nanocore 125a corresponds to the opening of the second insulating film 123b and does not directly contact the contact electrode 126.
  • Nano light emitting structure employed in the present invention is illustrated as a side surface is perpendicular to the surface of the base layer, it may have a side having a constant inclination angle. This inclined side may be advantageous for extracting light from the nano light emitting structure.
  • Nano light emitting structure having such inclined side can be manufactured in various ways.
  • the nanocore having the inclined side surface corresponding to the opening shape may be provided by providing the opening shape of the mask to have an appropriate inclined surface, and the active layer and the second conductive semiconductor layer may be provided. By growing to a constant thickness it can be finally provided a nano light emitting structure having the desired inclined side.
  • the nanostructure semiconductor light emitting device manufactured by the above-described embodiment may have various types of electrode structures.
  • 29 to 34 are cross-sectional views of main processes illustrating an example of an electrode forming process of a nanostructure semiconductor light emitting device.
  • a contact electrode 96 ′ may be formed on the nano light emitting structure 95.
  • the nano light emitting structure 95 shown in FIG. 29 is the same as that shown in FIG. 24 except that the nano light emitting structure 95 is not formed in the electrode formation regions E1 and E2 in advance.
  • the contact electrode 96 ′ may be formed of an ohmic contact material capable of realizing ohmic contact with the second conductive semiconductor layer 95c.
  • an ohmic contact material capable of realizing ohmic contact with the second conductive semiconductor layer 95c.
  • Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt and Au may include at least one, and may be provided in a single layer or a plurality of layers.
  • the contact electrode 96 ′ may employ a transparent electrode material such as ITO, and ZnO or graphene may be used as necessary.
  • an insulating protective layer 97 may be formed on the contact electrode 96 ′.
  • the insulating protective layer 97 may be used as long as it is an electrically insulating material capable of providing a passivation structure in a semiconductor process.
  • an insulating protective layer such as SiO 2 or SiN x may be used.
  • TEOS TetraEthylOrthoSilane
  • BPSG BoroPhospho Silicate Glass
  • CVD-SiO 2 and SOG (Spin-) on Glass
  • SOD Spin-on Delectric
  • a portion of the base layer 92 may be exposed by selectively removing the insulating protective layer 97.
  • the exposed region O of the base layer 92 may provide a region where the first electrode is to be formed.
  • the removal process may be implemented by an etching process using a photolithography process.
  • a process of removing the nano light emitting structure is also required.
  • the nano core 95a is not grown in the region where the electrode is to be formed. In this case, the nano light emitting structure 95 may be removed from the process.
  • the photoresist PR having the first and second openings e1 and e2 may be formed.
  • the first and second openings e1 and e2 may define regions of formation of the first and second electrodes, respectively.
  • the first opening e1 may expose a portion of the base layer 92
  • the second opening e2 may expose a portion of the contact electrode 96 ′.
  • first and second electrodes 99a and 99b are formed in the first and second openings e1 and e2.
  • the electrode material used in the present process the common electrode material of the first and second electrodes 99a and 99b may be used.
  • the material for the first and second electrodes 99a and 99b may be Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, ZnO, ITO, graphene, Sn, TiW. , AuSn or eutectic metals thereof.
  • an additional passivation layer 98 may be formed.
  • the passivation layer 98 may be provided as a protective layer to protect the nano light emitting structure 95 together with the insulating protective layer 97.
  • the passivation layer 98 may not only cover and protect the exposed semiconductor region, but also firmly maintain the first and second electrodes 99a and 99b.
  • the passivation layer 98 may be made of the same or similar material as the insulating protective layer 97.
  • 35 to 38 are cross-sectional views of main processes illustrating a process of forming a nano light emitting structure using a mask 163 of a specific example.
  • the nanocores 165a may be grown on the base layer 162 using the mask 163.
  • the mask 163 has an opening H having a width narrowing downward.
  • the nanocores 165a may be grown in a shape corresponding to the shape of the opening.
  • one or more heat treatment processes may be introduced during growth.
  • the top surface of the nanocores 165a to the crystal plane of the hexagonal pyramid during growth, it is possible to have a more stable crystal structure, and to ensure the high quality of the subsequent grown crystals.
  • This heat treatment process may be performed at the temperature conditions described above.
  • the process may be performed at the same or similar temperature conditions as the growth temperature of the nanocores 165a.
  • the method may be performed by stopping a metal source such as TMGa while maintaining a pressure / temperature at the same or similar level as the growth pressure and temperature of the nanocore 165a in NH 3 atmosphere.
  • This heat treatment process may last for several seconds to several tens of minutes (eg, 5 seconds to 30 minutes), but a sufficient effect may be obtained with a duration of about 10 seconds to about 60 seconds.
  • the heat treatment process introduced in the growth process of the nanocores 165a may prevent deterioration of the crystallinity caused when the nanocores 165a are grown at a high speed, and thus, together with the rapid crystal growth and excellent crystal quality, We can plan.
  • Time and frequency of the heat treatment process section for the stabilization may be variously changed depending on the height and diameter of the final nanocore. For example, when the width of the opening is 300 to 400 nm and the height (mask thickness) of the opening is about 2.0 ⁇ m, a desired high quality is inserted by inserting a stabilization time of about 10 seconds to about 60 seconds at about 1.0 ⁇ m, which is the intermediate point. Can grow the core. Of course, this stabilization process may be omitted depending on the core growth conditions.
  • the current suppression intermediate layer 164 which is a high resistance layer, may be formed on the top of the nanocore 165a.
  • the current suppression intermediate layer 164 may be formed on the top surface of the nanocores 165a while leaving the mask 163 intact. As such, by using the mask 163 as it is, the current suppressing intermediate layer 164 can be easily formed in a desired region (top surface) of the nanocore 165a without the process of forming a separate mask.
  • the current suppression intermediate layer 164 may be a semiconductor layer that is intentionally not doped or doped with a second conductivity type impurity opposite to the nanocore 165a.
  • the current suppression intermediate layer 164 may be GaN doped with undoped GaN or Mg, which is a p-type impurity.
  • the nanocores 165a and the current suppression intermediate layer 164 can be continuously formed by switching only the type of impurities in the same growth process.
  • the current suppression intermediate layer 164 when the Si doping is stopped under the same conditions as the growth of the n-type GaN nanocore, and Mg is injected for about 1 minute, the current suppression intermediate layer 164 has a thickness t of about 200 nm to about 300 nm. It can be formed to have, such a current suppression intermediate layer 164 can effectively block a leakage current of several ⁇ A or more. As such, in the mold process as in the present embodiment, an introduction process of the current suppression intermediate layer may be simplified.
  • the mask 163 is removed to the first material layer 163a, which is the etch stop layer, to expose side surfaces of the plurality of nanocores 165a.
  • the second material layer 163b may be selectively removed, only the second material layer 163b may be removed and the first material layer 163a may remain. .
  • the remaining first material layer 163a serves to prevent the active layer and the second conductive semiconductor layer from being connected to the base layer 162 in a subsequent growth process.
  • an additional heat treatment process may be introduced to improve crystallinity.
  • the surface of the nanocore 165a may be heat treated under a predetermined condition to convert the unstable crystal plane of the nanocore 165a into a stable crystal plane (see FIGS. 26 and 27). ).
  • the nanocore 165a since the nanocore 165a is grown in an opening having an inclined sidewall, the nanocore 165a has a form having an inclined sidewall corresponding to its shape, but the nanocore 165a 'after the heat treatment process is illustrated in FIG. As shown in 38, regrowth may occur with rearrangement of the crystals to have a nearly uniform diameter (or width).
  • the upper end of the nanocore 165a immediately after the growth may have an incomplete hexagonal pyramid shape, but the nanocore 165a 'after the heat treatment process may be changed into a hexagonal pyramid shape having a uniform surface.
  • the nanocores 165a 'having a non-uniform width after mask removal may be regrown (and rearranged) into a hexagonal pyramid pillar structure having a uniform width through a heat treatment process.
  • Fig. 39 is a SEM photograph of a cross section of the opening obtained through this process. As shown in Fig. 39, the opening of the mask has a shape that becomes narrower as it goes downward.
  • a nanocore was grown in the opening of the mask using a MOCVD process. Using nanoparticles of TMGa and NH 3 as the source gas, the nanocores were grown in about 20 minutes while maintaining the temperature of the substrate at about 1100 ° C.
  • a stabilization process (heat treatment step) of the nanocores during the growth was further performed. That is, when grown to a height of about 1.0 ⁇ m, which is the midpoint of the desired nanocore (about 10 minutes), the TMGa source supply is turned off and for about 30 seconds to about 50 seconds in an NH 3 atmosphere similar to that of the substrate during growth Heat treatment was performed at a temperature (about 1100 ° C.). Subsequently, the nanocores were regrown under conditions similar to the growth conditions before the heat treatment process.
  • the SiO 2 portion (“b” in FIG. 39) in the mask was removed.
  • the nanocores were found to have a cylindrical structure with inclined sidewalls as shapes corresponding to the shape of the openings (Figs. 40 (a) and 40 (b)). Cylindrical nanocores were identified with a height of about 2467 nm and a diameter of about 350 nm.
  • the heat treatment process was applied after removing the mask. That is, heat treatment was performed for about 20 minutes (15 minutes to 25 minutes) at a substrate temperature of about 1100 ⁇ ⁇ (1000-1200 ⁇ ⁇ ).
  • the nanocores were re-grown with the rearrangement of the crystals, resulting in almost uniform diameters that were not uniform in the height direction, and an incomplete hexagonal pyramid shape at the top of the nanocores. It was confirmed that the shape was changed (see Figs. 41 (a) and 41 (b)).
  • the diameter (w1) of the nanocores was 350 nm, but increased by about 60 nm, and the width (w2: face-to-face spacing of the hexagon) increased to about 410 nm. Although the increase amount is smaller than this, it was confirmed that the height of the nanocores was also increased by about 3 nm to grow from about 2467 nm to about 2470 nm.
  • the nanocores having a non-uniform width after mask removal were regrown (and rearranged) into a hexagonal pyramid pillar structure having a uniform width through a heat treatment process.
  • the nanocore size and shape after regrowth may be relatively changed depending on the heat treatment temperature (ie, the substrate temperature), the heat treatment time, and whether or not the source gas is supplied. For example, if the heat treatment is performed for more than 5 minutes with the source gas stopped at 1000 ° C. or more, crystal rearrangement may occur on the surface of the nano core, thereby reducing the size change of the nano core due to the etching effect (ie, N evaporation). .
  • the change in the diameter of the nanocores can be maintained at a level of 50% or less in consideration of process time, conditions and cost.
  • the uniformity of the diameter (or width) of the plurality of nanocores can be maintained at 95% or more through the heat treatment process. In this case, the diameters of the nanocores grown in the same opening size of the mask may be formed at substantially the same level.
  • the nano semiconductor light emitting device according to the embodiment described above may be implemented in various packages.
  • the semiconductor light emitting device package 500 illustrated in FIG. 42 may include a semiconductor light emitting device 501, a package body 502, and a pair of lead frames 503.
  • the semiconductor light emitting device 501 may be the nano semiconductor light emitting device described above.
  • the semiconductor light emitting device 501 may be mounted on the lead frame 503 and electrically connected to the lead frame 503 through a wire (W).
  • the semiconductor light emitting device 501 may be mounted in a region other than the lead frame 503, for example, the package body 502.
  • the package body 502 may have a cup shape to improve the reflection efficiency of the light
  • the encapsulation body 505 made of a light-transmitting material to encapsulate the semiconductor light emitting device 501 and the wire (W) in the reflective cup. Can be formed.
  • the semiconductor light emitting device package 600 illustrated in FIG. 43 may include a semiconductor light emitting device 601, a mounting substrate 610, and an encapsulation 603.
  • the wavelength conversion unit 602 may be formed on the surface and the side surface of the semiconductor light emitting device 601.
  • the semiconductor light emitting device 601 may be mounted on the mounting substrate 610 and electrically connected to the mounting substrate 610 through a wire (W).
  • the mounting substrate 610 may include a substrate body 611, an upper electrode 613, a lower electrode 614, and a through electrode 612 connecting the upper electrode 613 and the lower electrode 614.
  • the mounting substrate 610 may be provided as a substrate such as a PCB, MCPCB, MPCB, FPCB, etc.
  • the structure of the mounting substrate 610 may be applied in various forms.
  • the wavelength converter 602 may include a phosphor, a quantum dot, or the like.
  • the encapsulation 603 may be formed as a dome-shaped lens structure with an upper surface convex, according to the embodiment, the light is directed through the upper surface of the encapsulation 603 by forming the surface as a convex or concave lens structure. It is possible to adjust the angle.
  • nanostructure semiconductor light emitting device and the package having the same according to the above-described embodiment can be advantageously applied to various applications.
  • 44 and 45 show an example of a backlight unit employing a nanostructure semiconductor light emitting device according to an embodiment of the present invention.
  • the backlight unit 1000 includes a light source 1001 mounted on a substrate 1002 and one or more optical sheets 1003 disposed thereon.
  • the light source 1001 can use the above-mentioned semiconductor light emitting element or the package provided with the semiconductor light emitting element.
  • the light source 1001 emits light toward the upper portion where the liquid crystal display device is disposed.
  • the backlight unit 2000 illustrated in FIG. 45 includes the substrate 2002.
  • the light source 2001 mounted above emits light in a lateral direction, and the light thus emitted may be incident on the light guide plate 2003 and converted into a surface light source.
  • Light passing through the light guide plate 2003 is emitted upward, and a reflective layer 2004 may be disposed on the bottom surface of the light guide plate 2003 to improve light extraction efficiency.
  • 46 is an exploded perspective view showing an example of a lighting device employing a semiconductor light emitting element according to the embodiment of the present invention.
  • the lighting apparatus 3000 illustrated in FIG. 46 is illustrated as a bulb-shaped lamp as an example, and includes a light emitting module 3003, a driver 3008, and an external connector 5010.
  • the light emitting module 3003 may include a light source 3001 having the above-described semiconductor light emitting device package structure or the like and a circuit board 3002 on which the light source 3001 is mounted.
  • the first and second electrodes of the semiconductor light emitting device described above may be electrically connected to the electrode patterns of the circuit board 3002.
  • one light source 3001 is illustrated in a form mounted on the circuit board 3002, but a plurality of light sources 3001 may be mounted as necessary.
  • the outer housing 3006 may act as a heat dissipation unit, and may include a heat dissipation plate 3004 and a heat dissipation fin 3005 surrounding the side surface of the lighting device 3000 to be in direct contact with the light emitting module 3003 to improve the heat dissipation effect.
  • the cover 3007 may be mounted on the light emitting module 3003 and have a convex lens shape.
  • the driving unit 3008 may be mounted on the inner housing 3009 and connected to an external connection unit 3010 such as a socket structure to receive power from an external power source.
  • the driver 3008 serves to convert and provide a suitable current source capable of driving the semiconductor light emitting device 3001 of the light emitting module 3003.
  • the driver 3008 may be configured as an AC-DC converter or a rectifier circuit component.
  • Fig. 47 shows an example in which the semiconductor light emitting device according to the embodiment of the present invention is applied to a head lamp.
  • the head lamp 4000 used as a vehicle light includes a light source 4001, a reflecting portion 4005, and a lens cover portion 4004, and the lens cover portion 4004 is a hollow guide. 4003 and lens 4002.
  • the light source 4001 may include the above-described semiconductor light emitting device or a package having the semiconductor light emitting device.
  • the head lamp 4000 may further include a heat dissipation unit 4012 for dissipating heat generated from the light source 4001 to the outside, and the heat dissipation unit 4012 may include a heat sink 4010 and a cooling fan to perform effective heat dissipation. 4011.
  • the head lamp 4000 may further include a housing 4009 for fixing and supporting the heat dissipating part 4012 and the reflecting part 4005, and the housing 4009 has a main body part 4006 and heat dissipating on one surface thereof.
  • the center portion 4012 may be provided with a central hole 4008 for mounting.
  • the housing 4009 may include a front hole 4007 fixed to the reflector 4005 on the upper side of the light source 4001 on the other surface of the housing 4009 which is integrally connected to the one surface and is bent in a right direction. Accordingly, the front side is opened by the reflector 4005, and the reflector 4005 is fixed to the housing 4009 so that the open front corresponds to the front hole 4007, and the light reflected through the reflector 4005 is reflected. It may exit through the front hole 4007.

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Abstract

본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막과, 상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어와, 상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 형성된 활성층과, 상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 형성된 활성층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막과, 상기 제2 절연막보다 높게 위치한 상기 활성층의 표면에 형성된 제2 도전형 반도체층을 포함하는 나노구조 반도체 발광소자를 제공한다.

Description

나노구조 반도체 발광소자
본 발명은 나노구조 반도체 발광소자에 관한 것이다.
발광다이오드(Light emitting diode: LED)와 같은 반도체 발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
최근에는, 결정성 향상과 발광 영역의 증대를 통한 광 효율 증가를 위해, 나노 구조물을 이용한 반도체 발광소자 및 그 제조 기술이 제안되었다. 나노 구조물을 이용한 반도체 발광소자는, 상대적으로 열 발생이 작을 뿐만 아니라, 나노 구조물의 증가된 표면적을 이용하므로, 발광면적을 증가되어 발광 효율을 높일 수 있다.
이러한 나노구조 반도체 발광소자의 경우에는, 발광 구조물이 나노 사이즈의 미세한 구조로 형성되므로, 층간이 매우 얇게 형성될 뿐만 아니라, 절연막인 마스크와의 계면에서 들뜸현상 등이 발생될 수 있다. 이로 인해, 소자 구동시에 누설전류가 발생하는 문제가 야기될 수 있다.
당 기술분야에서는 누설전류 문제를 저감시킬 수 있는 새로운 구조를 갖는 나노구조 반도체 발광소자가 요구되고 있다.
본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막과, 상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어와, 상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 형성된 활성층과, 상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 형성된 활성층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막과, 상기 제2 절연막보다 높게 위치한 상기 활성층의 표면에 형성된 제2 도전형 반도체층을 포함하는 나노구조 반도체 발광소자를 제공한다.
일 실시형태에서, 상기 활성층은 상기 제2 개구의 내부 측벽을 따라 형성될 수 있다.
상기 제2 개구는 상기 제1 개구의 사이즈보다 큰 사이즈를 가지며, 상기 제2 개구에 의해 상기 제1 개구 주위의 상기 제1 절연막 부분이 노출될 수 있다.
특정 실시형태에서, 상기 나노 코어 중 상기 제2 개구에 위치한 영역은 그 상부 및 하부영역보다 큰 단면적을 가질 수 있다.
다른 실시형태에서, 상기 제2 개구의 내부 측벽은 상부를 향해 경사진 면을 가지며, 상기 활성층의 끝단은 상기 경사진 면 상에 위치할 수 있다.
상기 제1 및 제2 절연막은 동일한 물질일 수 있다. 이와 달리, 상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 가질 수 있다. 상기 제2 절연막의 식각률은 상기 제1 절연막의 식각률보다 높을 수 있다. 이러한 식각률 차이를 확보하기 위해서, 상기 제1 및 제2 절연막은 서로 다른 물질로 형성하거나, 서로 다른 공극밀도를 갖도록 형성할 수 있다.
특정예에서, 상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어질 수 있다.
본 발명의 다른 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막과, 상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어와, 상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층과, 상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막과, 상기 제2 절연막보다 높게 위치하며, 상기 제2 도전형 반도체층에 접속된 전극을 포함하는 나노구조 반도체 발광소자를 제공한다.
상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 가질 수 있다. 이 경우에, 상기 제2 절연막의 식각률은 상기 제1 절연막의 식각률보다 높을 수 있다. 이러한 식각률 차이를 확보하기 위해서, 상기 제1 및 제2 절연막은 서로 다른 물질로 형성하거나, 서로 다른 공극밀도를 갖도록 형성할 수 있다.
특정예에서, 상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어질 수 있다.
쉘에 해당되는 활성층 또는 제1 도전형 반도체층을 이용하여 마스크와의 계면에서의 누설전류를 유발하는 경로를 연장함으로써 누설전류 발생을 크게 억제할 수 있다.
몰드로 활용되는 다층 마스크를 선택비와 식각공정을 이용하여 누설전류 경로를 연장시키는 구조를 보다 용이하게 구현할 수 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 상술된 것에 한정되지는 않는다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 나노구조 반도체 발광소자의 측단면도이다.
도2는 도1에 도시된 발광소자에서 하나의 나노 발광구조("A"부분)를 확대하여 본 단면도이다.
도3 내지 도6은 도1에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도7은 본 발명의 일 실시형태의 일 개선예로서, 특정 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도8 내지 도12는 도7에 도시된 나노 발광구조물을 채용한 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도13은 본 발명의 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도14 내지 도16은 도13에 도시된 나노 발광구조물을 채용한 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도17 및 도18은 도16에 도시된 나노 발광구조물을 얻기 위한 다른 형태의 다층 마스크를 설명하기 위한 공정별 단면도이다.
도19는 본 발명의 또 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도20 내지 도25는 도19에 도시된 나노 발광구조물을 채용한 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도26 및 도27은 도22에서 적용되는 열처리공정을 설명하기 위한 모식도이다.
도28은 본 발명의 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도29 내지 도34는 도24에 도시된 결과물에 대한 전극형성공정의 예를 설명하기 위한 주요 공정별 단면도이다.
도35 내지 도38은 특정 형태의 마스크를 이용하여 나노 코어를 얻기 위한 과정을 설명하기 위한 공정별 단면도이다.
도39는 실험예에 채용된 마스크를 촬영한 SEM 사진이다.
도40은 실험예에 채용된 마스크를 이용하여 성장된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도41은 실험예를 통해 열처리된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도42 및 도43은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 반도체 발광소자 패키지의 다양한 예를 나타낸다.
도44 및 도45는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도46은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도47은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도1은 본 발명의 일 실시형태에 따른 나노구조 반도체 발광소자의 측단면도이다.
도1에 도시된 바와 같이, 본 실시형태에 따른 나노구조 반도체 발광소자(10)는, 제1 도전형 반도체로 이루어진 베이스층(12)과, 그 상면에 형성된 복수의 나노 발광구조물(15)을 포함한다.
상기 복수의 나노 발광구조물(15)은 제1 도전형 반도체로 이루어진 나노 코어(15a)와 그 나노 코어(15a)의 표면에 순차적으로 형성된 활성층(15b) 및 제2 도전형 반도체층(15c)을 포함한다.
상기 나노 발광 구조물(15) 상에는 상기 제2 도전형 반도체층(15c)과 접속되도록 콘택전극(16)이 형성된다. 상기 나노구조 반도체 발광소자(10)는, 상기 베이스층(12) 및 상기 콘택전극(16)에 각각 접속된 제1 및 제2 전극(19a,19b)을 포함할 수 있다.
상기 베이스층(12)은 기판(11) 상에 형성되어, 나노 발광 구조물(15)의 성장면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(15)의 일측 극성을 전기적으로 연결시키는 역할을 할 수 있다.
상기 기판(11)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 베이스층(12)은 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다.
상기 베이스층(12) 상에는 제1 절연막(13a)이 형성된다. 상기 제1 절연막(13a)은 상기 베이스층(12)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(13a) 상에는 제2 절연막(13b)이 형성된다. 상기 제2 절연막(13b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(13a,13b)은 하나의 마스크(13)로 제공될 수 있다. 상기 제1 및 제2 절연막(13a,13b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(12)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 복수의 나노 코어(15a)가 형성된다. 상기 나노 코어(15a)의 표면에는 활성층(15b)과 제2 도전형 반도체층(15c)이 쉘로서 순차적으로 형성된다.
본 실시형태에서는, 상기 나노 코어(15a)는 상기 베이스층(12)의 표면으로부터 형성되지만, 상기 활성층(15b)은 상기 제1 절연막(13a)보다는 높은 위치에 형성된다. 상기 제2 절연막(13b)은 상기 복수의 나노 코어(15a) 표면에 형성된 상기 활성층(15b)을 둘러싸며, 상기 활성층(15b)의 외곽을 따라 상기 제2 절연막(13b)의 제2 개구(H2)가 정의될 수 있다. 또한, 상기 제2 도전형 반도체층(15c)은 상기 제2 절연막(13b)보다 높은 위치에 형성될 수 있다.
이러한 쉘의 형성위치 및 이에 따른 누설전류경로의 변경에 대해서는, 도2를 참조하여 보다 상세히 설명될 수 있다. 도2는 도1의 "A"부분의 확대도로서 본 실시형태에 채용된 나노 발광 구조물(15)을 나타낸다.
도2에 도시된 바와 같이, 상기 제2 개구(H2)의 폭(Wb)은 상기 제1 개구(H1)의 폭(Wa)보다 크며, 상기 제2 개구(H2)에 의해 상기 제1 개구(H1) 주위를 따라 상기 제1 절연막(13a) 부분이 노출될 수 있다.
이러한 구조에서, 상기 활성층(15b)은 상기 제1 절연막(13a)의 노출된 부분 위의 상기 나노 코어(15a) 표면에 성장되며, 도2에 도시된 바와 같이, 상기 활성층(15b)의 끝단이 상기 제1 절연막(13a)의 표면으로부터 시작되도록 형성될 수 있다. 유사하게, 상기 제2 도전형 반도체층(15c)의 끝단도 상기 제2 절연막(13b)의 표면으로부터 시작되도록 형성될 수 있다.
일반적으로 쉘구조는 상기 활성층과 함께 상기 제2 도전형 반도체층이 복층구조로 제공되나, 본 실시형태에서, 상기 제2 절연막(13b)의 제2 개구(H2) 내에서는 상기 활성층(15b)은 상기 나노 코어(15a) 표면에 상기 제2 도전형 반도체층(15c)와 접촉되지 않은 부분을 가질 수 있다. 상기 활성층(15b)은 상기 제2 개구(H2)의 내부 측벽을 따라 연장된 부분을 가지며, 이러한 활성층(15b)의 연장된 부분은 상기 제2 절연막(13b)의 두께(t)에 대응되는 길이를 가질 수 있다.
상기 제2 도전형 반도체층(15c)으로부터 제1 도전형인 나노 코어(15a)로 향하는 누설전류 경로(P)는 마스크(13) 표면을 따라 형성될 수 있다. 이러한 누설전류 경로(P)는, 위에서 설명된 활성층(15b)의 연장된 부분만큼 증가될 수 있다. 즉, 본 실시형태에서는 제2 절연막(13b)의 두께(t)만큼 누설 전류 경로를 연장시켜 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 필요에 따라, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다. 상기 제2 도전형 반도체층(15c)은 p형 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(15c)은 활성층(15b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N(0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(15b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(15c)으로 전자가 넘어가는 것을 방지할 수 있다.
상기 콘택 전극(16)은 상기 나노 발광구조물(15)의 표면에 시드층(미도시)을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층(미도시)은 제2 도전형 반도체층과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다.
이러한 오믹컨택 물질로는 ITO, ZnO, 그래핀층, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질 중 적어도 하나를 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 예를 들어, Ag/Ni/Cr층을 시드층으로 스퍼터링한 후에, Cu/Ni을 전기 도금하여 원하는 콘택 전극(16)을 형성할 수 있다.
필요한 경우에, 콘택 전극(16)을 형성한 후에, 상기 콘택 전극(16)이 평탄한 상면을 갖도록 연마공정을 적용할 수 있다.
본 실시예에서 사용된 콘택 전극(16)은 반사성 금속층을 도입한 형태이며, 광을 기판 방향으로 추출되는 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극(16)은 ZnO, 그래핀, ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(15) 방향으로 추출시킬 수 있다.
본 실시형태에서는, 상기 나노 발광구조물(15) 사이 공간에 콘택 전극(16)을 충전한 형태를 예시하였으나, 콘택전극을 나노 발광구조물 표면을 따라 얇은 층 형태로 제공하고, 전기적 절연성을 갖는 충전물질을 충전하는 방식으로 구현될 수도 있다(도34 참조).
이와 같은 새로운 나노구조 반도체 발광소자는, 다양한 제조방법을 이용하여 구현될 수 있다. 도3 내지 도6에는 도1에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도3에 도시된 바와 같이, 제1 도전형 반도체로 이루어진 베이스층(12) 상에 1차 마스크로서 제1 절연막(13a)을 형성한다.
상기 베이스층(12)은 기판(11) 상에 형성되며, 나노 발광구조물을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물의 일측 극성을 서로 전기적으로 연결하는 구조로서 제공될 수 있다. 따라서, 앞서 설명한 바와 같이, 상기 베이스층(12)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 이러한 베이스층(12)은 직접 성장하는 경우에, 상기 기판(11)은 결정성장용 기판일 수 있다.
상기 기판(11)으로는 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 기판(11)은 반구형상인 요철이 형성된 상면을 가질 수 있다. 상기 요철은 반구형상에 한정되지 아니하며, 다양하게 변형될 수 있다. 예를 들어, 상기 요철은 삼각형, 사각형, 사다리꼴과 같은 단면을 갖는 형상일 수 있다. 이러한 요철을 도입함으로써 광추출효율을 개선할 뿐만 아니라, 결함밀도를 감소시킬 수 있다. 이러한 효과를 고려하여 상기 요철의 단면 형상, 크기 및/또는 분포와 같은 인자는 다양하게 선택될 수 있다.
상기 베이스층(12)은 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다. 예를 들어, 상기 나노 코어(15a)의 성장을 위해서 제공되는 상기 베이스층(12)의 두께는 1㎛ 이상일 수 있다. 후속 전극형성공정 등을 고려하여, 상기 베이스층(12)의 두께는 3∼10㎛일 수 있다. 상기 베이스층(12)은 1×1018/㎤ 이상의 n형 불순물 농도를 갖는 GaN을 포함할 수 있다. 상기 베이스층의 형성 전에 버퍼층이 추가로 형성 될 수 있다.
특정 예에서, 상기 기판(11)은 Si 기판일 수 있으며, 이 경우에, 버퍼층으로서 AlyGa(1-y)N(0≤y≤1)을 사용할 수 있다. 예를 들어, 상기 버퍼층은 서로 다른 조성을 갖는 2개 이상의 층을 복수 회 반복하여 적층된 구조일 수 있다. 상기 버퍼층은 Al의 조성이 점진적으로 감소되거나 증가하는 그레이딩(grading) 구조를 포함할 수도 있다.
상기 제1 절연막(13a)은 상기 베이스층(12)의 일 영역이 노출되는 복수의 제 개구(H1)를 갖는다. 이러한 제1 절연막(13a)은 절연물질을 베이스층(12) 상에 증착한 후에, 복수의 제1 개구(H1)를 형성하여 상기 베이스층(12) 영역을 노출시킬 수 있다. 상기 제1 절연막(13a)은 SiO2 또는 SiN와 같은 절연물질일 수 있다. 제1 개구(H1)의 사이즈는 원하는 나노 발광구조물(특히, 나노 코어)의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 제1 개구(H1)의 폭(직경)은 600㎚이하, 나아가 50∼500㎚ 범위일 수 있다. 이러한 제1 개구(H1)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다.
이어, 도4에 도시된 바와 같이, 상기 제1 절연막(13a)을 이용하여 상기 제1 개구(H1)에 노출된 베이스층(12) 영역으로부터 나노 코어(15a)를 성장시키고, 이어 활성층(15b)을 성장시킨다.
본 공정에서는, 상기 제1 절연막(13a)을 이용하여 제1 도전형 반도체를 선택적으로 성장시켜 상기 나노 코어(15a)를 형성하고, 이어 제1 절연막 위의 상기 나노 코어의 표면에 상기 활성층(15b)을 형성한다. 상기 나노 코어(15a)는 상기 베이스층(12)의 표면으로부터 형성되지만, 상기 활성층(15b)은 상기 제1 절연막(13a)보다는 높은 위치에 형성될 수 있다.
상기 나노 코어(15a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(15a)를 구성하는 제1 도전형 반도체는 상기 베이스층(12)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(12)과 상기 나노 코어(15a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(15a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 제1 절연막(13a) 상에는 성막되지 않고 제1 개구(H1)에 의해 노출된 베이스층(12) 영역에 한하여 결정이 성장되므로, 원하는 나노 코어(15a)를 제공할 수 있다. 본 실시예에서는 나노 코어(15a)를 로드구조로 예시하였으나, 이에 한정되지 아니하며, 예를 들어, 육각뿔과 같은 다각뿔 구조일 수 있다. 이는 성장조건(예, 성장온도, 성장압력, 소스유량)을 조절하여 구현될 수 있다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 필요에 따라, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
다음으로, 도5에 도시된 바와 같이, 상기 제1 절연막(13a) 상에 2차 마스크로서 제2 절연막(13b)을 형성할 수 있다.
상기 제2 절연막(13b)은 SiO2 또는 SiN와 같은 절연물질일 수 있다. 본 실시예에서, 상기 제2 절연막(13b)은 상기 제1 절연막(13a)과 동일한 물질일 수 있다. 상기 제2 개구(H2)는 상기 활성층(15b)이 형성된 후에 제공되므로, 상기 활성층(15b)을 둘러싸도록 형성될 수 있다. 그 결과, 상기 활성층(15b)은 상기 제2 절연막(15b)의 두께에 대응되는 길이만큼 상기 제2 개구(H2)의 내부 측벽을 따라 형성될 수 있다.
상기 나노 코어(15a)가 상기 제1 개구(H1)를 넘어서 상기 제1 절연막(13a) 상면으로 측방향 성장할 수 있으며, 추가적으로 상기 나노 코어(15a) 표면에 상기 활성층(15b)이 형성되므로, 상기 제2 개구(H2)는 상기 제1 개구(H1)의 사이즈보다 큰 사이즈를 가질 수 있다.
이어, 도6에 도시된 바와 같이, 상기 제2 절연막(13b)을 이용하여 상기 활성층(15b)의 표면 상에 제2 도전형 반도체층(15c)을 성장시킬 수 있다.
이러한 공정을 통해서, 나노 발광구조물(15)은 제1 도전형 반도체가 나노 코어(15a)와, 상기 나노 코어(15a)를 감싸는 활성층(15b) 및 제2 도전형 반도체층(15c)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 제2 절연막(13b)은 상기 복수의 나노 코어(15a) 표면에 형성된 상기 활성층(15b)을 둘러싸며, 상기 활성층(15b)의 외곽을 따라 상기 제2 절연막(13b)의 제2 개구(H2)가 정의될 수 있다. 또한, 상기 제2 도전형 반도체층(15c)은 상기 제2 절연막(13b)보다 높은 위치에 형성된다.
결과적으로, 도2에서 설명된 바와 같이, 상기 활성층(15b)은 상기 제2 도전형 반도체층(15c)이 존재하지 않는 영역인 상기 제2 개구(H2)의 내부 측벽을 따라 연장된 부분을 가질 수 있으며, 그 연장된 부분의 길이만큼 누설 전류 경로를 증가시켜 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
도3 내지 도6에 설명된 공정과 달리, 마스크를 몰드 구조로 이용한 형태에서 유사하게 적용될 수 있다. 이 경우에, 특정 식각조건에서 식각률이 다른 물질을 선택하여 마스크를 다층 구조로 구성함으로써 유사한 나노 발광 구조물을 구현할 수 있다. 상기한 몰드 공정을 이용하여 나노 발광구조물은 다양한 형태로 변경되어 구현될 수 있다. 도7에는 본 발명의 일 실시형태의 일 개선예로서, 특정 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도7에 도시된 나노 발광구조물(45)은 제1 도전형 반도체로 이루어진 베이스층(42)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(45a)와 그 나노 코어(45a)의 표면에 순차적으로 형성된 활성층(45b) 및 제2 도전형 반도체층(45c)을 포함한다.
도7에 도시된 나노 발광구조물(45)과 절연막 구조는 도1에 도시된 나노구조 반도체 발광소자의 일부분으로 이해할 수 있다. 도1에 참고하여 기재된 각 구성요소의 설명은 반대되는 설명이 없는 한, 본 실시형태의 설명으로서 결합될 수 있다.
도1에 도시된 실시형태와 유사하게, 상기 베이스층(42) 상에는 제1 절연막(43a)이 형성된다. 상기 제1 절연막(43a)은 상기 베이스층(42)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(43a) 상에는 제2 절연막(43b)이 형성된다. 상기 제2 절연막(43b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(43a,43b)은 하나의 마스크(43)로 제공될 수 있다. 상기 제1 및 제2 절연막(43a,43b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수 있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
도7에 도시된 바와 같이, 상기 제2 개구(H2)의 폭(Wb)은 상기 제1 개구(H1)의 폭(Wa)보다 크며, 상기 제2 개구(H2)에 의해 상기 제1 개구(H1) 주위를 따라 상기 제1 절연막(43a) 부분이 노출될 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(42)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 복수의 나노 코어(45a)가 형성된다. 본 실시형태에 채용된 나노 코어(45a)는 상기 제2 절연막(43b)에 해당하는 영역의 단면적이 그 상하부의 인접한 영역의 단면적보다 큰 형상을 갖는다.
이러한 볼록한 부분을 갖는 나노 코어(45a)의 표면에는 활성층(45b)이 형성된다. 상기 나노 코어(45a)는 상기 베이스층(42)의 표면으로부터 형성되지만, 상기 활성층(45b)은 상기 제1 절연막(43a)보다는 높은 위치에 형성된다. 상기 제2 절연막(43b)은 상기 복수의 나노 코어(45a) 표면에 형성된 상기 활성층(45b)을 둘러싸며, 상기 활성층(45b)의 외곽을 따라 상기 제2 절연막(43b)의 제2 개구(H2)가 정의될 수 있다.
또한, 상기 제2 도전형 반도체층(45c)은 상기 제2 절연막(43b)보다 높은 위치에 있는 상기 활성층(45b)의 표면에 형성된다.
이러한 쉘(활성층 및 제2 도전형 반도체층)의 위치로 인해, 누설전류경로는 변경될 수 있다.
보다 구체적으로, 상기 활성층(45b)은 상기 제1 절연막(43a)의 노출된 부분 위의 상기 나노 코어(45a)의 볼록한 표면에 성장되며, 도4에 도시된 바와 같이, 상기 활성층(45b)의 끝단이 상기 제1 절연막(43a)의 표면으로부터 시작되도록 형성될 수 있다. 유사하게, 상기 제2 도전형 반도체층(45c)의 끝단도 상기 제2 절연막(43b)의 표면으로부터 시작되도록 형성될 수 있다.
본 실시형태에서, 상기 제2 절연막(43b)의 제2 개구(H2) 내에서는 상기 활성층(45b)은 상기 나노 코어(45a) 표면에 상기 제2 도전형 반도체층(45c) 없이 단층으로 제공될 뿐만 아니라, 나노 코어 볼록한 표면을 이용하여 누설전류 경로를 확장하므로, 상기 제2 절연막(43b)의 두께(t)보다 크게 누설 전류 경로를 연장시켜 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
이러한 나노 발광 구조물은 앞서 설명한 바와 같이, 마스크를 몰드로 이용하는 나노구조 반도체 발광소자의 제조방법에서 마스크를 식각률이 상이한 다층 절연막을 이용하여 용이하게 구현할 수 있다. 도5a 내지 도5e에는 도4에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도8에 도시된 바와 같이, 상기 기판(41) 상에 베이스층(42)이 제공되며, 상기 베이스층(42) 상에는 다층구조의 마스크(43)를 형성한다.
본 실시예에 채용된 마스크(43)는, 상기 베이스층(42) 상에 순차적으로 형성된 제1 내지 제3 절연막(43a,43b,43c)을 포함한다. 상기 제1 및 제2 절연막(43a.43b)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제3 절연막(43c)도 절연 물질일 수 있다.
본 실시예에 채용된 제1 내지 제3 절연막(43a,43b,43c)은, 제1 식각공정에서, 상기 제2 절연막(43b)이 상기 제1 및 제3 절연막(43a,43c)보다 높은 식각률을 가지면서, 제2 식각공정에서 상기 제1 및 제2 절연막(43a,43b)은 상기 제3 절연막(43c)보다 낮은 식각률을 갖는 조건을 만족하도록 선택된다. 상기 제1 식각공정은 개구를 형성하는 공정으로서 제2 절연막(43b)에 대한 오버에칭을 유도하는 공정(도5b)이며, 상기 제2 식각공정은 나노 발광구조물의 표면이 노출되도록 몰드를 부분적으로 제거하는 공정(도10)일 수 있다.
이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다. 예를 들어, 상기 제1 내지 제3 절연막(43a,43b,43c)을 각각 SiN(고밀도)-SiN(저밀도)-SiO2으로 구현할 수 있다. 또는, 상기 제1 내지 제3 절연막(43a,43b,43c)을 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있다. 여기서, 고밀도는 공극이 거의 없거나 상대적으로 낮은 공극밀도를 갖는 경우일 수 있으며, 저밀도는 상대적으로 높은 공극밀도를 갖는 경우일 수 있다.
상기 제1 내지 제3 절연막(43a,43b,43c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 절연막(43a,43b)은 상기 제3 절연막(43c)의 두께보다 작은 두께를 갖는다. 상기 제2 절연막(43b)에 의한 식각 정지 레벨은 상기 베이스층(42) 표면으로부터 상기 마스크(43)의 전체 높이, 상기 제1 내지 제3 절연막(43a,43b,43c)의 총 두께의 1/3 이하의 지점에 위치할 수 있다.
상기 마스크(43)의 전체 높이, 상기 제1 내지 제3 절연막(43a,43b,43c)의 총 두께는, 1㎛이상, 바람직하게는 5∼10㎛일 수 있다. 상기 제1 및 제2 절연막(43a,43b)은 0.5㎛이하일 수 있다. 상기 제2 절연막(43b)은 증가된 누설전류 경로를 결정하는 요인이 되므로, 충분한 효과를 위해서 적어도 100㎚의 두께를 갖도록 형성할 수 있다.
도9에 도시된 바와 같이, 상기 다층 구조의 마스크(43)에 복수의 개구(H)를 형성할 수 있다.
상기 베이스층(42) 상에 순차적으로 형성된 제1 내지 제3 절연막(43a,43b,43c)에 상기 베이스층(42)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
앞선 설명한 바와 같이, 복수의 개구(H)를 형성하는 식각조건(1차)에서, 상기 제2 절연막(43b)이 상기 제1 및 제3 절연막(43a,43c)보다 높은 식각률을 가지므로, 상기 제2 절연막(43b)은 일정한 폭의 개구를 형성하는 과정에서 오버에칭되어 다른 영역의 폭(Wa,Wc)보다 큰 폭(Wb)을 가질 수 있다. 결과적으로 제2 절연막(43b)에 위치한 영역이 그 상하부에 인접한 다른 영역에 비해 큰 단면적을 갖는 개구(H)가 형성된다. 여기서, 이러한 개구(H) 폭의 차이는 나노 코어(45a)의 볼록한 부분(C)의 크기와 활성층(45b)의 두께를 고려하여 설정될 수 있다.
예를 들어, 상기 제1 내지 제3 절연막(43a,43b,43c)을 각각 SiN(고밀도)-SiN(저밀도)-SiO2으로 구현하거나, 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있으며, 이 경우에 플라즈마 반응성 이온 에칭을 이용하는 딥 에칭 공정을 적용할 수 있다. 이러한 에칭과정에서, 반응성의 차이로 상기 제2 절연막(43b)의 원하는 오버에칭을 실현할 수 있다.
일반적으로, 딥 에칭 공정은 플라즈마로부터 반응성 이온을 이용하거나 높은 진공에서 발생되는 이온빔을 이용할 수 있다. 이러한 딥 에칭 공정은 건식공정으로 습식 식각과 비교하여 미세구조를 기하학적 제한 없이 정밀한 가공을 진행할 수 있다. 주로 상기 마스크(43)의 산화막 에칭은 CF 계열 가스를 이용할 수 있다. 예를 들어 CF4, C2F6, C3F8, C4F8, CHF3와 같은 가스에 O2 및 Ar 중 적어도 하나를 조합한 에천트를 이용할 수 있다.
상기 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 그 폭(또는 직경)이 600㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
상기 개구(H)는 반도체 공정을 이용하여 제조될 수 있으며, 예를 들어, 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
이어, 도10에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(42)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(45a)를 형성한다.
이러한 제1 도전형 반도체의 성장과정에서, 상기 제2 절연막(43b)에 해당되는 개구(H)영역에서는 오버 그로스(over-growth)가 일어나 상기 나노 코어(45a)는 볼록한 부분(C)을 가질 수 있다.
상기 나노 코어(45a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(43)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(45a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(43)에 의해 상기 개구(H)에 노출된 베이스층(42) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
상기 나노 코어(45a)가 볼록한 부분(C)을 갖도록 형성되더라도, 상기 제2 절연막(43a)에 해당하는 개구(H)영역은 완전히 채워지지 않고 일정한 틈(g)이 발생될 수 있다. 상기 제2 절연막(43b)의 개구(H) 영역의 틈(g)은, 1차 식각공정의 오버에칭과, 나노 코어(45b)의 오버그로스를 조절하여 얻어질 수 있다.
상기 나노 코어(45a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(45a)를 구성하는 제1 도전형 반도체는 상기 베이스층(42)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(42)과 상기 나노 코어(45a)는 n형 GaN으로 형성될 수 있다.
다음으로, 도11에 도시된 바와 같이, 상기 복수의 나노 코어(45a)의 측면이 노출되도록 상기 식각정지층인 제2 절연막(43b)을 이용하여 상기 마스크(43)를 부분적으로 제거하고, 이어 나노 코어(45a)의 표면에 활성층(45b)을 성장시킨다.
앞서 설명한 바와 같이, 본 식각공정(2차)은 상기 제3 절연막(43c)이 선택적으로 제거될 수 있는 조건으로 실행되어, 상기 제1 및 제2 절연막(43a,43b)이 잔류시킬 수 있다. 상기 제2 절연막(43b)은 본 식각공정에서는 식각정지층으로 채용되며, 상기 제1 절연막(43a)와 함께 후속 성장공정에서는 제2 도전형 반도체층(45c)이 상기 베이스층(42)과 접속되는 것을 방지하는 역할을 할 수 있다.
이와 같이, 상기 제3 절연막(43c)을 선택적으로 제거한 후에, 상기 활성층(45b)을 성장시킬 수 있다. 본 공정에서, 상기 활성층(45b)은 상기 제2 절연막(43b)보다 높은 위치에 해당되는 나노 코어(45a) 표면에 한하지 않고, 상기 제2 절연막(43b)의 개구(H)로 둘러싸인 틈(g)에도 형성될 수 있다. 이러한 과정에서 상기 틈(g)은 상기 활성층(45b)에 의해 충전될 수 있다.
상기 마스크(43)를 부분적으로 제거한 후, 그리고 상기 활성층(45b)을 성장시키기 전에, 상기 나노 코어(45a)를 열처리할 수 있다. 이러한 열처리 공정을 통해서, 상기 나노 코어(45a)의 표면을 비극성면 또는 반극성면과 같이 보다 안정적인 결정면으로 형성하여 후속 성장되는 결정의 품질을 향상시킬 수 있다. 이에 대해서는 도26 및 도27에서 설명하기로 한다.
이어, 도12에 도시된 바와 같이, 상기 제2 절연막(43b)을 이용하여 상기 활성층(45b)의 표면 상에 제2 도전형 반도체층(45c)을 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(45)은 제1 도전형 반도체가 나노 코어(45a)와, 상기 나노 코어(45a)를 감싸는 활성층(45b) 및 제2 도전형 반도체층(45b)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 제2 절연막(43b)의 개구(H)영역에서 상기 복수의 나노 코어(45a) 표면에 위치하여 상기 활성층(45b)이 둘러싸고 있으나, 상기 제2 도전형 반도체층(45c)은 그 영역에서는 존재하지 않는다. 즉, 상기 제2 도전형 반도체층(45c)은 상기 제2 절연막(43b)보다 높은 위치에서 형성된다.
즉, 상기 활성층(45b)은 상기 제1 절연막(43a)의 노출된 부분 위에 위치한 상기 나노 코어(45a)은 볼록한 부분(C)에 성장되므로, 도7에 도시된 바와 같이, 상기 활성층(45b)의 끝단이 상기 제1 절연막(43a)의 표면까지 위치할 수 있다. 유사하게, 상기 제2 도전형 반도체층(45c)의 끝단도 상기 제2 절연막(43b)의 표면까지 위치할 수 있다.
본 실시형태에서, 상기 제2 절연막(43b)의 개구 내에서는 상기 활성층(45b)은 상기 나노 코어(45a) 표면에 상기 제2 도전형 반도체층(45c) 없이 단층으로 제공될 뿐만 아니라, 나노 코어(45a)의 볼록한 부분(C)을 이용하여 누설전류 경로를 확장하므로, 상기 제2 절연막(43b)의 두께보다 크게 누설 전류 경로를 연장시킬 수 있으며, 그 결과, 누설 전류가 발생할 확률을 보다 효과적으로 저감시킬 수 있다.
본 발명의 다른 실시형태에서는, 개구의 내부 측벽에 상부를 향해 경사진 면을 형성하고, 상기 활성층의 끝단은 상기 경사진 면 상에 위치할 수 있다. 이러한 실시형태에 채용되는 나노 발광구조물의 측단면도가 도13에 도시되어 있다.
도13에 도시된 나노 발광구조물(65)은 앞선 실시형태와 유사하게, 제1 도전형 반도체로 이루어진 베이스층(62)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(65a)와 그 나노 코어(65a)의 표면에 순차적으로 형성된 활성층(65b) 및 제2 도전형 반도체층(65c)을 포함한다.
도13에 도시된 나노 발광구조물(65)과 절연막 구조는 도1에 도시된 나노구조 반도체 발광소자의 일부분으로 이해할 수 있다. 도1를 참고하여 기재된 각 구성요소의 설명은 반대되는 설명이 없는 한, 본 실시형태의 설명으로서 결합될 수 있다.
앞선 실시형태와 유사하게, 상기 베이스층(62) 상에는 제1 절연막(63a)이 형성된다. 상기 제1 절연막(63a)은 상기 베이스층(62)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(63a) 상에는 제2 절연막(63b)이 형성된다. 상기 제2 절연막(63b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(63a,63b)은 하나의 마스크(63)로 제공될 수 있다. 상기 제1 및 제2 절연막(63a,63b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수 있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
도13에 도시된 바와 같이, 상기 제2 개구(H2)는 상기 제1 개구(H1)와 달리, 상부로 향하는 경사면(S)을 가지며, 상기 제2 개구(H2)의 상단부는 다른 영역보다 큰 폭을 가질 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(62)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 나노 코어(65a)가 형성되고, 상기 활성층(65b)은 상기 제1 절연막(63a)보다는 높게 형성되도록 그 끝단이 상기 제2 절연막(63b)의 경사면(S) 상에 위치할 수 있다. 상기 제2 절연막(63b)은 상기 복수의 나노 코어(65a) 표면에 형성된 상기 활성층(65b)의 일부를 둘러쌀 수 있다.
또한, 상기 제2 도전형 반도체층(65c)은 상기 제2 절연막(63b)보다 높은 위치에 있는 상기 활성층(65b)의 표면에 형성된다. 이러한 쉘(활성층 및 제2 도전형 반도체층)의 위치로 인해, 누설전류경로도 역시 변경될 수 있다.
보다 구체적으로, 상기 활성층(65b)의 끝단이 상기 제2 절연막(63b)의 경사면(S)에 위치하며, 상기 제2 도전형 반도체층(65c)의 끝단은 상기 제2 절연막(63b)의 표면으로부터 시작되도록 형성될 수 있다. 이로써, 상기 경사면(S)에 위치한 활성층(65b)의 길이만큼 누설전류 경로(d)를 연장하므로, 누설 전류가 발생할 확률을 저감시킬 수 있다.
이러한 나노 발광 구조물은 마스크를 식각률이 상이한 다층 절연막을 이용하는 제조방법을 통해서 용이하게 구현할 수 있다. 도14 내지 도16에는 도13에 도시된 나노구조 반도체 발광소자 제조방법의 일 예로서 2층 마스크를 이용한 예를 설명하기 위한 주요 공정별 단면도이다.
도14에 도시된 바와 같이, 상기 기판(61) 상에 베이스층(62)이 제공되며, 상기 베이스층(62) 상에는 2층구조의 마스크(63)를 형성한다.
본 실시예에 채용된 마스크(63)는, 상기 베이스층(62) 상에 순차적으로 형성된 제1 및 제2 절연막(63a,63b)을 포함한다. 상기 제1 및 제2 절연막(63a.63b)은 전기적인 절연성을 갖는 물질일 수 있다.
본 실시예에 채용된 제1 및 제2 절연막(63a,63b)은, 개구(H)를 형성하는 식각공정에서 상기 제2 절연막(63b)이 상기 제1 절연막(63a)보다 높은 식각률을 갖는 요건을 만족하도록 선택된다.
이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다. 일 예로, 상기 제1 및 제2 절연막(63a,63b)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 상기 제1 절연막(63a)은 SiN이며, 상기 제2 절연막(63b)은 SiO2일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 이 경우에는 제1 및 제2 절연막(63a,63b)을 공극밀도가 상이한 동일한 물질로 형성될 수 있다.
도15에 도시된 바와 같이, 상기 2층 구조의 마스크(63)에 복수의 개구(H)를 형성할 수 있다.
상기 베이스층(62) 상에 순차적으로 형성된 제1 및 제2 절연막(63a,63b)에 상기 베이스층(62)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
앞선 설명한 바와 같이, 복수의 개구를 형성하는 식각조건에서, 상기 제2 절연막(63b)이 상기 제1 절연막(63a)보다 높은 식각률을 가지므로, 상기 제2 절연막(63b)은 오버에칭되어 상부를 향하는 경사진 면을 갖는다.
이는 플라즈마 반응성 이온 에칭공정과 같은 에칭공정을 이용하여 반응성의 차이로 상기 제2 절연막(63b)의 원하는 오버에칭을 실현할 수 있다.
상기 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 그 폭이 600㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
이어, 도16에 도시된 바와 같이, 상기 마스크(63)를 이용하여 상기 베이스층(62)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(65a)를 형성하고, 상기 나노 코어(65a)의 표면에 순차적으로 활성층(65b) 및 제2 도전형 반도체층(65c)을 성장시킨다.
이러한 공정은 질화물 단결정을 채용한 경우에, MOCVD 또는 MBE 공정을 이용하여 구현될 수 있다. 본 공정을 통해서, 상기 노출영역에는 제1 도전형 반도체로 이루어진 나노 코어(65a)가 형성되고, 상기 활성층(65b)은 상기 제1 절연막(63a)보다는 높게 위치하도록 그 끝단이 상기 제2 절연막(63b)의 경사면(S) 상에 형성될 수 있다. 상기 제2 절연막(63b)은 상기 복수의 나노 코어(65a) 표면에 형성된 상기 활성층(65b)의 일부를 둘러쌀 수 있다.
보다 구체적으로, 상기 활성층(65b)의 끝단이 상기 제2 절연막(63b)의 경사면(S)에 위치하며, 상기 제2 도전형 반도체층(65c)의 끝단은 상기 제2 절연막(63b)의 표면으로부터 시작되도록 형성될 수 있다. 이로써, 상기 경사면(S)에 위치한 활성층(65b) 부분의 길이만큼 누설전류 경로를 연장시키므로, 누설 전류가 발생할 확률을 저감시킬 수 있다.
이와 유사한 마스크 구조를, 몰드를 이용한 제조방법을 통해서 구현할 수 있다. 도17 및 도18에는 도16에 도시된 나노 발광구조물을 얻기 위한 다른 형태의 3층 마스크(몰드)를 설명하기 위한 공정별 단면도이다.
도17에 도시된 바와 같이, 상기 기판(81) 상에 베이스층(82)이 제공되며, 상기 베이스층(82) 상에는 다층구조의 마스크(83)를 형성한다.
본 실시예에 채용된 마스크(83)는, 상기 베이스층(82) 상에 순차적으로 형성된 제1 내지 제3 절연막(83a,83b,83c)을 포함한다. 상기 제1 및 제2 절연막(83a.83b)은 전기적인 절연성을 갖는 물질이며, 상기 제3 절연막(83c)도 절연 물질일 수 있다.
본 실시예에 채용된 제1 내지 제3 절연막(83a,83b,83c)은, 제1 식각공정에서, 식각률이 제1 절연막(83a), 제2 절연막(83b) 및 제3 절연막(83c) 순서로 높으면서, 제2 식각공정에서 상기 제3 절연막(83c)이 선택적으로 제거될 수 있는 정도로 낮은 식각률을 갖는 조건을 만족하도록 선택된다. 상기 제1 식각공정은 개구(H)를 형성하는 공정으로서 제2 절연막(83b)에 경사면(S)을 도입하는 공정이며, 상기 제2 식각공정은 나노 발광구조물의 표면이 노출되도록 몰드를 부분적으로 제거하는 공정일 수 있다.
이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다. 예를 들어, 상기 제1 내지 제3 절연막(83a,83b,83c)을 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있다. 여기서, 고밀도는 공극이 거의 없거나 상대적으로 낮은 공극밀도를 갖는 경우일 수 있으며, 저밀도는 상대적으로 높은 공극밀도를 갖는 경우일 수 있다.
상기 제1 내지 제3 절연막(83a,83b,83c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 절연막(83a,83b)은 상기 제3 절연막(83c)의 두께보다 작은 두께를 갖는다. 상기 제2 절연막(83b)에 의한 식각 정지 레벨은 상기 베이스층(82) 표면으로부터 상기 마스크(83)의 전체 높이, 상기 제1 내지 제3 절연막(83a,83b,83c)의 총 두께의 1/3 이하의 지점에 위치할 수 있다.
도18에 도시된 바와 같이, 상기 3층 구조의 마스크(83)에 복수의 개구(H)를 형성할 수 있다.
상기 베이스층(82) 상에 순차적으로 형성된 제1 내지 제3 절연막(83a,83b,83c)에 상기 베이스층(82)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
앞선 설명한 바와 같이, 복수의 개구(H)를 형성하는 식각조건(1차)에서, 상기 제1 내지 제3 절연막(83a,83b,83c)은 순차적으로 낮은 식각률을 가지므로, 도시된 바와 같이, 상기 제3 절연막(83c)의 개구의 폭은 상기 제1 절연막(83a)의 개구의 폭보다 크고 제2 절연막(83b)이 상부로 경사면을 갖는 형태로 제공될 수 있다.
예를 들어, 앞서 언급한 바와 같이, 상기 마스크(83)는 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있으며, 이 경우에 플라즈마 반응성 이온 에칭을 이용하는 딥 에칭 공정을 적용할 수 있다. 적절한 반응성 에칭조건과 밀도의 차이를 이용하여 도9에 도시된 개구와 다른 프로파일을 얻을 수 있다. 이러한 몰드로 사용되는 3층 마스크(83)도 도13에 도시된 나노 발광구조물을 얻는데 사용될 수 있다.
상술된 실시형태에서는, 누설전류 경로를 제2 도전형 반도체층으로부터 나노 코어에 이르는 경로를 중심으로 개선하는 방안을 제안하였다. 하지만, 실제 영향을 미치는 누설전류 경로는 이 외에도 메탈 전극(콘택전극)으로부터 나노 코어에 이르는 경로도 역시 누설전류 특성에 영향을 미칠 수 있다. 이 경우에는 누설전류 경로는 활성층 외에도 메탈에 비해 상대적으로 낮은 전도도를 갖는 제2 도전형 반도체층도 고려되어야 한다.
이하, 본 발명의 다른 실시형태로서, 콘택전극으로부터 나노 코어에 이르는 누설전류 경로를 확장하는 방안을 설명한다.
도19는 본 발명의 또 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도19에 도시된 나노 발광구조물(95)은 제1 도전형 반도체로 이루어진 베이스층(92)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(95a)와 그 나노 코어(95a)의 표면에 순차적으로 형성된 활성층(95b) 및 제2 도전형 반도체층(95c)을 포함한다.
도19에 도시된 나노 발광구조물(95)과 절연막 구조는 도1에 도시된 나노구조 반도체 발광소자의 일부분으로 이해할 수 있다. 도1을 참고하여 기재된 각 구성요소의 설명은 반대되는 설명이 없는 한, 본 실시형태의 설명으로서 결합될 수 있다.
본 실시형태에서는, 도1에 도시된 실시형태와 유사하게, 상기 베이스층(92) 상에는 제1 절연막(93a)이 형성된다. 상기 제1 절연막(93a)은 상기 베이스층(92)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(93a) 상에는 제2 절연막(93b)이 형성된다. 상기 제2 절연막(93b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(93a,93b)은 하나의 마스크(93)로 제공될 수 있다. 상기 제1 및 제2 절연막(93a,93b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수 있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
도19에 도시된 바와 같이, 상기 제2 개구(H2)의 폭(Wb)은 상기 제1 개구(H1)의 폭(Wa)보다 크며, 상기 제2 개구(H2)에 의해 상기 제1 개구(H1) 주위를 따라 상기 제1 절연막(93a) 부분이 노출될 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(92)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 복수의 나노 코어(95a)와 함께, 나노 코어(95a)의 표면에 활성층(95b) 및 제2 도전형 반도체층(95c)이 순차적으로 형성된다.
상기 나노 코어(95a)는 상기 베이스층(92)의 표면으로부터 형성되지만, 상기 활성층(95b) 및 제2 도전형 반도체층(95c)은 상기 제1 절연막(93a)보다는 높은 위치에 형성된다. 상기 제2 절연막(93b)은 상기 복수의 나노 코어(95a) 표면에 형성된 상기 활성층(95b) 및 제2 도전형 반도체층(95c)을 둘러싸며, 상기 나노 발광 구조물(95)의 주위를 따라 상기 제2 절연막(93b)의 제2 개구(H2)가 정의된다.
한편, 상기 제2 도전형 반도체층(95c)에 전기적으로 접속된 콘택 전극(96)은 상기 제2 절연막(93b)보다 높은 위치에 있는 상기 제2 도전형 반도체층(95c)의 표면에 형성된다.
이러한 구조에서도, 콘택 전극(96)과 나노 코어(95a) 사이의 누설전류경로는 변경될 수 있다.
보다 구체적으로, 상기 제2 절연막(93b)의 개구에 해당되어 콘택전극(96)과 직접 접촉하지 않는 제2 도전형 반도체층(95c)의 연장된 부분(=제2 절연막 두께(t))과, 상기 제2 도전형 반도체층(95c)과 활성층(95b)의 두께만큼으로 연장된 경로(d)를 갖는다. 이러한 연장된 경로(d)에 의해 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
이러한 나노 발광 구조물은 앞서 설명한 바와 같이, 마스크를 몰드로 이용하는 나노구조 반도체 발광소자의 제조방법에서 마스크를 식각률이 상이한 다층 절연막을 이용하여 용이하게 구현할 수 있다. 도20 내지 도24에는 도19에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도20에 도시된 바와 같이, 상기 기판(91) 상에 베이스층(92)이 제공되며, 상기 베이스층(92) 상에는 복수의 개구(H)를 갖는 1차 마스크(93')를 형성한다.
본 실시예에 채용된 1차 마스크(93)는, 상기 베이스층(92) 상에 순차적으로 형성된 제1 및 제3 절연막(93a,93c)을 포함한다. 상기 제1 절연막(93a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제3 절연막(93c)도 절연 물질일 수 있다.
특정 식각 조건에서 상기 제1 절연막(96a)은 상기 제3 절연막(93c)의 식각률보다 낮은 식각률을 가져 식각정지층으로 작용할 수 있다. 이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다.
상기 제1 및 제3 절연막(93a,93c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다.
상기 베이스층(92) 상에 순차적으로 형성된 제1 및 제3 절연막(93a,93c)에 상기 베이스층(92)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
다음으로, 도21에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(92)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(95a)를 형성한다.
상기 나노 코어(95a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어를 구성하는 제1 도전형 반도체는 상기 베이스층(92)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(92)과 상기 나노 코어(95a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(95a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(93)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(95a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 1차 마스크(93')에 의해 상기 개구(H)에 노출된 베이스층(92) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
이어, 도22에 도시된 바와 같이, 상기 복수의 나노 코어(95a)의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 1차 마스크(93')를 부분적으로 제거하고 열처리공정을 적용할 수 있다.
본 실시예에서는, 상기 제3 절연막(93c)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제3 절연막(93c)만을 제거하고, 상기 제1 절연막(93a)이 잔류시킬 수 있다. 상기 제1 절연막(93a)은 본 식각공정에서는 식각정지층으로 채용되며, 후속 성장공정에서는 활성층(95b) 및 제2 도전형 반도체층(95c)이 상기 베이스층(92)과 접속되는 것을 방지하는 역할을 할 수 있다.
본 예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다. 도23에는 열처리되어 표면의 결정성이 개선된 나노 코어(95a')가 도시되어 있다.
상기 마스크(95)를 부분적으로 제거한 후에, 나노 코어(95a)의 표면을 일정한 조건에서 열처리하여 나노 코어(95a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 열처리 공정은 도26 및 도27을 참조하여 설명할 수 있다. 도26 및 도27은 도22의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도26은 도21에서 얻어진 나노 코어(95a)로 이해할 수 있다. 상기 나노 코어(95a)는 개구의 형상에 따라 정해지는 결정면을 갖는다. 개구(H)의 형상에 따라 달리하지만, 대체로 이렇게 얻어진 나노 코어(95a)의 표면은 상대적으로 안정적이지 못한 결정면을 가지며, 후속 결정성장에 유리한 조건이 아닐 수 있다.
본 실시예와 같이, 개구가 원기둥인 로드형상일 경우에, 도26에 도시된 바와 같이, 나노 코어(95a)의 측면은 특정한 결정면이 아닌 곡면을 갖는다.
이러한 나노 코어를 열처리하면 그 표면의 불안정한 결정이 재배열되면서 도27과 같이, 반극성 또는 비극성과 같은 안정적인 결정면을 가질 수 있다. 열처리 조건은 600℃이상, 특정 예에서는 800∼1200℃에서 수초 내지 수십분(1초∼60분) 실행함으로써 원하는 안정된 결정면으로 전환시킬 수 있다.
본 열처리 공정은 기판 온도가 600℃보다 낮으면 나노 코어의 결정 성장 및 재배열이 어려워 열처리 효과를 기대하기 힘들며, 1200℃보다 높으면 GaN 결정면으로부터 질소(N)가 증발하여 결정 품질이 저하될 수 있다. 또한, 1초보다 짧은 시간에서는 충분한 열처리 효과를 기대하기 어려우며, 수십분, 예를 들어 60분보다 긴 시간 동안의 열처리는 제조 공정의 효율을 저하시킬 수 있다.
예를 들어, 상기 사파이어 기판의 C(0001)면(실리콘기판일 경우에 (111)면)상에 성장시킨 경우에, 도26에 도시된 원기둥 형상인 나노코어(95)를 상술된 적정한 온도 범위에서 열처리함으로써 불안정한 결정면인 곡면(측면)은 안정적인 결정면인 비극성면(m면)을 갖는 육각형 결정 기둥(도27의 95')으로 전환될 수 있다. 이러한 결정면의 안정화 과정은 고온의 열처리과정에 의해 실현될 수 있다.
이러한 원리는 명확히 설명되기 어려우나, 고온에서 표면에 위치한 결정이 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
특히, 재성장 관점에서 설명하면, 챔버 내에서 소스 가스가 잔류한 분위기에서 열처리 공정이 수행되거나 소량의 소스가스를 의도적으로 공급하는 조건에서 열처리될 수 있다. 예를 들어, 도11a에 도시된 바와 같이, MOCVD 챔버의 경우에, TMGa과 NH3가 잔류하고, 이러한 잔류 분위기에서 열처리함으로써 나노 코어의 표면에 소스가스가 반응하여 안정적인 결정면을 갖도록 부분적인 재성장이 이루어질 수 있다. 이러한 재성장으로 인하여, 열처리된 나노 코어(95a')의 폭이 열처리 전의 나노 코어(95a)의 폭보다 다소 커질 수 있다.
이와 같이, 추가적인 열처리 공정을 도입함으로써, 나노 코어의 결정성을 향상시키는데 기여할 수 있다. 즉, 이러한 열처리 공정을 통해 마스크 제거 후 나노 코어의 표면에 존재하는 비균일성(예, 결함(defect) 등)을 제거할 뿐만 아니라 내부 결정의 재배열을 통해서 결정의 안정성을 크게 향상시킬 수 있다. 이러한 열처리 공정은 마스크를 제거한 후 챔버 안에서 나노 코어의 성장공정과 유사한 조건으로 실행될 수 있다. 예를 들어, 열처리 온도(예, 기판 온도)는 800∼1200℃ 사이에서 수행될 수 있으나, 600℃ 이상의 열처리공정에서도 유사한 효과를 기대할 수 있다.
이어, 도23에 도시된 바와 같이, 상기 복수의 나노 코어(95a')의 표면에 활성층(95b) 및 제2 도전형 반도체층(95c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(95)은 제1 도전형 반도체가 나노 코어(95a')와, 나노 코어(95a')를 감싸는 활성층(95b) 및 제2 도전형 반도체층(95c)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(95b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 필요에 따라 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(95c)은 p형 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(95c)은 활성층(95b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N(0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(95b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(95c)으로 전자가 넘어가는 것을 방지한다.
다음으로, 도24에 도시된 바와 같이, 상기 제1 절연막(93a) 상에 제2 절연막을 형성하여 2차 마스크(93)를 형성한다.
상기 제2 절연막(93b)은 SiO2 또는 SiN와 같은 절연물질일 수 있다. 본 실시예에서, 상기 제2 절연막(93b)은 상기 제1 절연막(93a)과 동일한 물질일 수 있다. 상기 제2 절연막(93b)은 상기 활성층(95b) 및 상기 제2 도전형 반도체층(95c)이 형성된 후에 제공되므로, 상기 나노 발광구조물(95)을 둘러싸도록 형성될 수 있다.
이어, 도25에 도시된 바와 같이, 상기 2차 마스크(93)를 이용하여 상기 도전형 반도체층(95c)의 표면에 콘택 전극(96)을 형성한다.
상기 콘택 전극(96)은 상기 나노 발광구조물(95)의 표면에 시드층(미도시)을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층(미도시)은 제2 도전형 반도체층(95c)과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다.
이러한 구조에서도, 콘택 전극(96)과 나노 코어(95a) 사이의 누설전류 경로는 상기 제2 절연막(93b)의 개구에 해당되어 콘택전극과 직접 접촉하지 않는 제2 도전형 반도체층(95c)의 연장된 부분(=제2 절연막(93b) 두께(t))과, 상기 제2 도전형 반도체층(95c)과 활성층(95b)의 두께만큼으로 연장된 경로(d)를 갖는다. 이와 같이, 연장된 경로(d)에 의해서 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
필요한 경우에, 콘택 전극(96)을 형성한 후에, 상기 콘택 전극(96)이 평탄한 상면을 갖도록 연마공정을 적용할 수 있다.
본 실시예에서 사용된 콘택 전극(96)은 반사성 금속층을 도입한 형태이며, 광을 기판 방향으로 추출하기 위한 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극(96)은 ZnO, 그래핀, ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(95) 방향으로 추출시킬 수도 있다.
본 실시예에서는, 상기 나노 발광구조물(95) 사이 공간에 콘택 전극(96)을 충전한 형태를 예시하였으나, 콘택전극을 나노 발광구조물 표면을 따라 얇은 층 형태로 제공하고, 전기적 절연성을 갖는 충전물질을 충전하는 방식으로 구현될 수도 있다.
상술된 실시형태에서, 상기 제2 절연막(93b)은 추가적인 증착공정에 의해 형성되지 않고, 제1 절연막(93a)에 대한 표면 산화 공정에 의해 제공될 수 있다. 이러한 실시형태는 도12에 예시되어 있다.
도28에 도시된 나노 발광구조물(125)은 제1 도전형 반도체로 이루어진 베이스층(122)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(125a)와 그 나노 코어(125a)의 표면에 순차적으로 형성된 활성층(125b) 및 제2 도전형 반도체층(125c)을 포함한다.
도28에 도시된 나노 발광구조물(125)과 절연막 구조는 도19에 도시된 실시형태와 유사하게, 상기 베이스층(122) 상에는 제1 절연막(123a)이 형성된다. 상기 제1 절연막(123a)은 상기 베이스층(122)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(123a) 상에는 제2 절연막(123b)이 형성된다. 상기 제2 절연막(123b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(123a,123b)은 하나의 마스크(123)로 제공될 수 있다.
본 실시형태에서, 상기 제2 절연막(123b)은 상기 제1 절연막(123a)의 표면을 산화처리하여 얻어진 절연막일 수 있다. 예를 들어, 제1 절연막(123a)이 SiNx인 경우에 SiON과 같은 산질화물일 수 있다.
도28에 도시된 바와 같이, 상기 활성층(125b) 및 제2 도전형 반도체층(125c)은 상기 제1 절연막(123a)보다는 높은 위치에 형성된다. 상기 제2 절연막(123b)은 상기 복수의 나노 코어(125a) 표면에 형성된 상기 활성층(125b) 및 제2 도전형 반도체층(125c)을 둘러싸며, 상기 나노 발광 구조물(125)의 주위를 따라 상기 제2 절연막(123b)의 제2 개구(H2)가 정의될 수 있다.
한편, 상기 제2 도전형 반도체층(125c)에 전기적으로 접속된 콘택 전극(126)은 상기 제2 절연막(123b)보다 높은 위치에 있는 상기 제2 도전형 반도체층(125c)의 표면에 형성된다. 이러한 구조에서도, 콘택 전극(126)과 나노 코어(125a) 사이의 누설전류경로는 상기 제2 절연막(123b)의 개구에 해당되어 콘택전극(126)과 직접 접촉하지 않는 제2 도전형 반도체층(125c)의 연장된 부분(=제2 절연막(123b) 두께(t))과, 상기 제2 도전형 반도체층(125c)과 활성층(125b)의 두께만큼으로 연장된 경로(d)를 갖는다. 이러한 연장된 경로(d)에 의해 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
본 발명에 채용되는 나노 발광 구조물은 측면이 베이스층의 표면과 수직인 면으로 예시되어 있으나, 일정한 경사각을 갖는 측면을 가질 수도 있다. 이러한 경사진 측면은 나노 발광 구조물로부터 광을 추출하는데 유리할 수 있다.
이러한 경사진 측면을 갖는 나노 발광구조물은 다양한 방식으로 제조할 수 있다. 예를 들어, 마스크를 몰드 구조로 이용하는 방법에서는 마스크의 개구 형상을 적절한 경사면을 갖도록 제공함으로써 개구 형상에 대응되는 경사진 측면을 갖는 나노 코어를 제공할 수 있으며, 활성층과 제2 도전형 반도체층을 일정한 두께로 성장시킴으로써 최종적으로 원하는 경사진 측면을 갖는 나노 발광 구조물을 제공할 수 있다.
상술된 실시예에 의해 제조된 나노구조 반도체 발광소자는 다양한 형태의 전극구조를 가질 수 있다. 도29 내지 도34에는 나노구조 반도체 발광소자의 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
도29에 도시된 바와 같이, 콘택 전극(96')을 나노 발광구조물(95) 상에 형성할 수 있다.
도29에 도시된 나노 발광구조물(95)는 전극 형성 영역(E1,E2)에 미리 나노 발광구조물(95)을 형성하지 않는 점만을 제외하고 도24에 도시된 동일한 것으로 이해할 수 있다.
상기 콘택전극(96')은 상기 제2 도전형 반도체층(95c)과 오믹콘택을 실현할 수 있는 오믹컨택 물질로 형성될 수 있다. 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 및 Au 중 적어도 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 제공될 수 있다. 이러한 전극물질 외에도, 상기 콘택 전극(96')은 ITO와 같은 투명 전극물질을 채용할 수 있으며, 필요에 따라 ZnO 또는 그래핀도 사용될 수도 있다.
이어, 도30에 도시된 바와 같이, 상기 콘택전극(96') 상에 절연성 보호층(97)을 형성할 수 있다.
상기 절연성 보호층(97)은 반도체 공정으로 페시베이션구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 이러한 절연성 보호층(97)으로는 SiO2 또는 SiNx과 같은 절연성 보호층이 사용될 수 있다. 구체적으로, 상기 절연성 보호층(97)으로서, 나노 발광구조물(95) 사이의 공간의 충전을 용이하게 실현하도록, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric)물질이 사용될 수 있다.
다음으로, 도31에 도시된 바와 같이, 절연성 보호층(97)을 선택적으로 제거하여 베이스층(92)의 일부 영역(O)을 노출시킬 수 있다.
상기 베이스층(92)의 상기 노출된 영역(O)은 제1 전극이 형성될 영역을 제공할 수 있다. 본 제거공정은 포토 리소그래피 공정을 이용한 식각공정에 의해 구현될 수 있다. 식각되는 영역(O)에 나노 발광구조물(95)가 위치하는 경우에는 그 나노 발광구조물의 제거공정도 함께 요구되나, 본 실시예와 같이, 전극이 형성될 영역에 나노 코어(95a)를 성장시키지 않음으로써 본 공정에서 함께 제거되는 나노 발광구조물(95)이 없도록 할 수 있다.
이어, 도32에 도시된 바와 같이, 제1 및 제2 개구(e1,e2)를 갖는 포토레지스트(PR)를 형성할 수 있다.
상기 제1 및 제2 개구(e1,e2)는 각각 제1 및 제2 전극의 형성영역을 정의할 수 있다. 본 공정에서, 상기 제1 개구(e1)는 상기 베이스층(92)의 일부를 노출하고, 상기 제2 개구(e2)는 콘택전극(96')의 일부를 노출시킬 수 있다.
다음으로, 도33에 도시된 바와 같이, 상기 제1 및 제2 개구(e1,e2)에 제1 및 제2 전극(99a,99b)을 형성한다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(99a,99b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(99a,99b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, ZnO, ITO, 그래핀, Sn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다.
이어, 도34에 도시된 바와 같이, 추가적으로 페시베이션층(98)을 형성할 수 있다. 상기 페시베이션층(98)은 절연성 보호층(97)과 함께 나노 발광구조물(95)을 보호는 보호층으로 제공될 수 있다. 상기 페시베이션층(98)은 노출된 반도체 영역을 커버하여 보호할 뿐만 아니라, 상기 제1 및 제2 전극(99a,99b)을 견고하게 유지시킬 수 있다. 상기 페시베이션층(98)은 상기 절연성 보호층(97)과 동일하거나 유사한 물질이 사용될 수 있다.
도35 내지 도38은 특정 예의 마스크(163)를 이용하여 나노 발광구조물을 형성하는 공정을 설명하는 주요공정별 단면도이다.
도35에 도시된 바와 같이, 마스크(163)를 이용하여 베이스층(162) 상에 나노 코어(165a)를 성장시킬 수 있다. 상기 마스크(163)는 아래로 갈수록 좁아지는 폭의 개구(H)를 갖는다. 상기 나노 코어(165a)는 상기 개구의 형상에 대응되는 형상으로 성장될 수 있다.
상기 나노 코어(165a)의 결정 품질을 더 향상시키기 위해서, 성장 중 1회 이상의 열처리 공정을 도입할 수 있다. 특히, 성장 중 나노 코어(165a)의 상단 표면이 육각 피라미드의 결정면으로 재배열시킴으로써 보다 안정적인 결정구조를 갖출 수 있으며, 후속 성장되는 결정의 높은 품질을 보장할 수 있다.
이러한 열처리 공정은 앞서 설명된 온도 조건에서 수행될 수 있다. 예를 들어, 공정 편의를 위해서 나노 코어(165a)의 성장온도와 동일하거나 유사한 온도 조건에서 수행될 수 있다. 또한, NH3 분위기에서 상기 나노 코어(165a)의 성장 압력과 온도와 동일하거나 유사한 수준의 압력/온도를 유지하면서 TMGa와 같은 금속 소스를 중단하는 방식으로 수행될 수 있다. 이러한 열처리공정은 수 초 내지 수십 분(예, 5초∼30분)동안에 지속될 수 있으나, 약 10초 ∼ 약 60초의 지속시간으로도 충분한 효과를 얻을 수 있다.
이와 같이, 나노 코어(165a)의 성장과정에서 도입되는 열처리공정은 나노 코어(165a)를 빠른 속도로 성장될 때에 야기되는 결정성의 퇴보를 방지할 수 있으므로, 빠른 결정 성장과 함께 우수한 결정품질을 함께 도모할 수 있다.
이러한 안정화를 위한 열처리 공정 구간의 시간과 횟수는 최종 나노 코어의 높이와 직경에 따라 다양하게 변경될 수 있다. 예를 들어, 개구의 폭이 300∼400㎚이고, 개구의 높이(마스크 두께)가 약 2.0㎛인 경우에, 중간지점인 약 1.0㎛에서 약 10 초 ∼ 약 60 초의 안정화 시간을 삽입하여 원하는 고품질의 코어를 성장시킬 수 있다. 물론, 이러한 안정화 공정은 코어 성장 조건에 따라 생략할 수도 있다.
이어, 도36에 도시된 바와 같이, 상기 나노 코어(165a)의 상단에 고저항층인 전류억제 중간층(164)을 형성할 수 있다.
상기 나노 코어(165a)를 원하는 높이로 형성한 후에, 상기 마스크(163)를 그대로 둔 채로 상기 나노 코어(165a)의 상단 표면에 전류억제 중간층(164)을 형성할 수 있다. 이와 같이, 마스크(163)를 그대로 이용함으로써 별도의 마스크를 형성하는 공정 없이, 나노 코어(165a)의 원하는 영역(상단의 표면)에 전류억제 중간층(164)을 용이하게 형성할 수 있다.
상기 전류억제 중간층(164)은 고의적으로 도프되지 않거나 상기 나노 코어(165a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(165a)가 n형 GaN일 경우에, 상기 전류억제 중간층(164)은 언도프 GaN 또는 p형 불순물인 Mg를 도프한 GaN일 수 있다. 이 경우에, 동일한 성장공정에서 불순물의 종류만을 전환함으로써 나노 코어(165a)와 전류억제 중간층(164)을 연속적으로 형성할 수 있다. 예를 들어, n형 GaN 나노 코어의 성장과 동일한 조건에서 Si 도핑을 중지하고 Mg을 주입하여 약 1분 정도 성장시킬 경우 전류억제 중간층(164)은 약 200㎚ ∼ 약 300㎚의 두께(t)를 갖도록 형성할 수 있으며, 이러한 전류억제 중간층(164)은 수 ㎂ 이상의 누설전류를 효과적으로 차단시킬 수 있다. 이와 같이, 본 실시예와 같은 몰드방식 공정에서는 전류억제 중간층의 도입공정이 간소화하게 구현될 수 있다.
이어, 도37에 도시된 바와 같이, 상기 복수의 나노 코어(165a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(163a)까지 상기 마스크(163)를 제거한다.
본 실시예에서는, 상기 제2 물질층(163b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 물질층(163b)만을 제거하고 상기 제1 물질층(163a)이 잔류시킬 수 있다. 상기 잔류한 제1 물질층(163a)은 후속 성장공정에서는 활성층 및 제2 도전형 반도체층이 상기 베이스층(162)과 접속되는 것을 방지하는 역할을 한다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크의 제2 물질층(163b)을 제거한 후에, 나노 코어(165a)의 표면을 일정한 조건에서 열처리하여 나노 코어(165a)의 불안정한 결정면을 안정적인 결정면으로 전환시킬 수 있다(도26 및 도27 참조). 특히, 본 실시예와 같이, 나노 코어(165a)가 경사진 측벽을 갖는 개구에서 성장되므로, 그 형상에 대응하여 경사진 측벽을 갖는 형태를 가졌으나, 열처리 공정 후의 나노 코어(165a')는 도38에 도시된 바와 같이, 결정의 재배열과 함께 재성장이 일어나서 거의 균일한 직경(또는 폭)을 가질 수 있다. 또한, 성장된 직후의 나노 코어(165a)의 상단도 불완전한 육각 피리미드 형상을 가질 수 있으나, 열처리 공정 후의 나노 코어(165a')는 균일한 표면을 갖는 육각 피라미드 형상으로 변화될 수 있다. 이와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어(165a')는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)될 수 있다.
이하, 상술된 열처리 과정에 의한 나노 코어의 재성장(재배열)의 결과를 구체적인 실험예를 통하여 설명하기로 한다.
실험예(열처리공정)
n형 GaN 베이스층 상에 마스크로서 SiN/SiO2인 2층(각각 도39의 "a"와 "b"에 해당함)을 형성하고, 개구를 형성하였다. SiN층은 약 100㎚의 두께로 형성하고, SiO2층은 2500㎚의 두께로 형성하였다. 마스크의 개구는 포토레지스트 공정을 이용하여 C4F8과 O2 및 Ar을 조합한 플라즈마로 5분 내외로 식각하여 형성하였다. 도39는 이러한 과정을 통해 얻어진 개구의 단면을 촬영한 SEM 사진이다. 도39에 나타난 바와 같이 마스크의 개구는 아래로 향할수록 폭이 좁아지는 형상을 갖는다.
MOCVD 공정을 이용하여 상기 마스크의 개구에 나노 코어를 성장하였다. 소스가스로 TMGa와 NH3를 사용하여 기판의 온도를 약 1100℃로 유지하면서 약 20분 내외로 나노 코어를 성장하였다.
나노 코어의 결정 품질을 향상시키기 위해서, 성장 중 나노 코어의 안정화 공정(열처리공정)을 추가로 실시하였다. 즉, 원하는 나노 코어의 중간지점(약 10분)인 약 1.0㎛ 높이로 성장될 때에, TMGa 소스 공급을 중단하고, NH3 분위기에서 약 30 초 ∼ 약 50초 동안을 성장 중 기판의 온도와 유사한 온도(약 1100℃)에서 열처리를 실시하였다. 이어, 열처리 공정 전의 성장조건과 유사한 조건으로 나노 코어의 재성장을 진행하였다.
원하는 나노 코어의 성장을 완료한 후에, 마스크 중 SiO2 부분(도39의 "b")을 제거하였다. 상기 나노 코어는 개구의 형상에 대응되는 형상으로서 경사진 측벽을 갖는 원기둥 구조를 갖는 것으로 나타났다(도40(a) 및 도40(b)). 원기둥 구조의 나노 코어는 약 2467㎚의 높이와 약 350㎚의 직경으로 확인되었다.
마스크 제거 후에 열처리 공정을 적용하였다. 즉, 기판 온도를 약 1100℃(1000 ~ 1200℃)로 하여 약 20분(15분 ~ 25분)동안 열처리를 실시하였다.
열처리 공정 후의 나노 코어는 결정의 재배열과 함께 재성장이 일어나서, 높이 방향으로 균일하지 않던 직경이 거의 균일해지고, 나노 코어의 상단도 불완전한 육각 피리미드 형상이었으나, 열처리 공정 후에는 균일한 표면을 갖는 육각 피라미드 형상으로 변화된 것을 확인할 수 있었다(도41(a) 및 도41(b) 참조).
구체적으로, 열처리공정 전에 나노 코어의 직경(w1)은 350㎚이었으나 60㎚ 정도 증가하여 그 폭(w2: 육각형의 대면 간격)이 약 410㎚으로 증가하였다. 이보다 증가량은 작으나, 나노 코어의 높이도 3㎚정도 증가하여 약 2467㎚에서 약 2470㎚로 성장된 것을 확인할 수 있었다.
본 실험예와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)되는 것을 확인할 수 있었다.
상술된 열처리 공정에서, 열처리온도(즉, 기판 온도) 및 열처리 시간 및 소스 가스 공급 여부 또는 공급량에 따라 재성장 후의 나노 코어 사이즈 및 형태는 상대적으로 변할 수 있다. 예를 들어, 1000℃이상에서 소스 가스를 중단한 상태로 5분 이상 열처리하면 나노 코어 표면에서 결정 재배열이 일어나면서 에칭효과(즉, N 증발)로 인해 나노 코어의 크기 변화를 감소시킬 수도 있다. 상기 나노 코어의 직경의 변화는 공정시간, 조건 및 비용을 고려하여 50% 이하 수준으로 유지할 수 있다. 상술된 바와 같이, 열처리 공정을 통해 다수의 나노 코어의 직경(또는 폭)의 균일도는 95% 이상으로 유지할 수 있다. 이 경우에, 상기 마스크의 개구 사이즈가 동일한 그룹에서 성장된 각 나노 코어의 직경은 실질적으로 서로 동일한 수준으로 형성할 수 있다.
상술된 실시예에 따른 나노 반도체 발광소자는 다양한 패키지로 구현될 수 있다.
도42 및 도43은 상술된 반도체 발광소자를 채용한 패키지의 일 예를 나타낸다.
도42에 도시된 반도체 발광소자 패키지(500)는 반도체 발광소자(501), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)을 포함할 수 있다.
상기 반도체 발광소자(501)는 상술된 나노 반도체 발광소자일 수 있다. 상기 반도체 발광소자(501)는 리드 프레임(503)에 실장되어 와이어(W)를 통하여 리드 프레임(503)과 전기적으로 연결될 수 있다.
필요에 따라, 반도체 발광소자(501)는 리드 프레임(503) 아닌 다른 영역, 예를 들어, 패키지 본체(502)에 실장될 수 있다. 또한, 패키지 본체(502)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(501)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(505)가 형성될 수 있다.
도43에 도시된 반도체 발광소자 패키지(600)는 반도체 발광소자(601), 실장 기판(610) 및 봉지체(603)를 포함할 수 있다.
상기 반도체 발광소자(601)의 표면 및 측면에는 파장변환부(602)가 형성될 수 있다. 상기 반도체 발광소자(601)는 실장 기판(610)에 실장되어 와이어(W)를 통하여 실장 기판(610)과 전기적으로 연결될 수 있다.
실장 기판(610)은 기판 본체(611), 상부 전극(613) 및 하부 전극(614)과 상부 전극(613)과 하부 전극(614)을 연결하는 관통 전극(612)을 포함할 수 있다. 실장 기판(610)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(610)의 구조는 다양한 형태로 응용될 수 있다.
파장 변환부(602)는 형광체나 양자점 등을 포함할 수 있다. 봉지체(603)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(603) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
상술된 실시예에 따른 나노구조 반도체 발광소자 및 이를 구비한 패키지는 다양한 응용제품에 유익하게 적용될 수 있다.
도44 및 도45는 본 발명의 실시예에 따른 나노구조 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도44를 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 사용할 수 있다.
도44에 도시된 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도45에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도46은 본 발명의 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도46에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시예에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도47은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도47을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램프(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 본체부(4006)과, 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (15)

  1. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막;
    상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어;
    상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 형성된 활성층;
    상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 형성된 활성층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막; 및
    상기 제2 절연막보다 높게 위치한 상기 활성층의 표면에 형성된 제2 도전형 반도체층;을 포함하는 나노구조 반도체 발광소자.
  2. 제1항에 있어서,
    상기 활성층은 상기 제2 개구의 내부측벽을 따라 형성된 것을 특징을 하는 나노구조 반도체 발광소자.
  3. 제1항에 있어서,
    상기 제2 개구는 상기 제1 개구의 사이즈보다 큰 사이즈를 가지며,
    상기 제2 개구에 의해 상기 제1 개구 주위의 상기 제1 절연막 부분이 노출되는 것을 특징으로 하는 나노구조 반도체 발광소자.
  4. 제3항에 있어서,
    상기 나노 코어 중 상기 제2 개구에 위치한 영역은 그 상부 및 하부영역보다 큰 단면적을 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  5. 제1항에 있어서,
    상기 제2 개구의 내부 측벽은 상부를 향해 경사진 면을 가지며,
    상기 활성층의 끝단은 상기 경사진 면 상에 위치하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  6. 제1항에 있어서,
    상기 제1 및 제2 절연막은 동일한 물질인 것을 특징으로 하는 나노구조 반도체 발광소자.
  7. 제1항에 있어서,
    상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  8. 제7항에 있어서,
    상기 제2 절연막의 식각률은 상기 제1 절연막의 식각률보다 높은 것을 특징으로 하는 나노구조 반도체 발광소자.
  9. 제7항에 있어서,
    상기 제1 및 제2 절연막은 서로 다른 물질이거나, 서로 다른 공극밀도를 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  10. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어진 것을 특징으로 하는 나노구조 반도체 발광소자.
  11. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막;
    상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어;
    상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층;
    상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막; 및
    상기 제2 절연막보다 높게 위치하며, 상기 제2 도전형 반도체층에 접속된 전극;을 포함하는 나노구조 반도체 발광소자.
  12. 제11항에 있어서,
    상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  13. 제12항에 있어서,
    상기 제2 절연막의 식각률은 상기 제1 절연막의 식각률보다 높은 것을 특징으로 하는 나노구조 반도체 발광소자.
  14. 제12항에 있어서,
    상기 제1 및 제2 절연막은 서로 다른 물질이거나, 서로 다른 공극밀도를 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  15. 제11항에 있어서,
    상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어진 것을 특징으로 하는 나노구조 반도체 발광소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553234B2 (en) 2014-07-11 2017-01-24 Samsung Electronics Co., Ltd. Method of manufacturing nanostructure semiconductor light emitting device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101554032B1 (ko) 2013-01-29 2015-09-18 삼성전자주식회사 나노구조 반도체 발광소자
FR3011381B1 (fr) * 2013-09-30 2017-12-08 Aledia Dispositif optoelectronique a diodes electroluminescentes
KR102132651B1 (ko) * 2013-12-03 2020-07-10 삼성전자주식회사 나노구조 반도체 발광소자
KR102285786B1 (ko) * 2014-01-20 2021-08-04 삼성전자 주식회사 반도체 발광 소자
US9583533B2 (en) * 2014-03-13 2017-02-28 Apple Inc. LED device with embedded nanowire LEDs
KR102223036B1 (ko) * 2014-08-18 2021-03-05 삼성전자주식회사 나노구조 반도체 발광소자
KR102164796B1 (ko) * 2014-08-28 2020-10-14 삼성전자주식회사 나노구조 반도체 발광소자
KR102337405B1 (ko) * 2014-09-05 2021-12-13 삼성전자주식회사 나노구조 반도체 발광소자
KR20160054073A (ko) 2014-11-05 2016-05-16 삼성전자주식회사 디스플레이 장치 및 디스플레이 패널
KR101713818B1 (ko) 2014-11-18 2017-03-10 피에스아이 주식회사 초소형 led 소자를 포함하는 전극어셈블리 및 그 제조방법
KR101672781B1 (ko) 2014-11-18 2016-11-07 피에스아이 주식회사 수평배열 어셈블리용 초소형 led 소자, 이의 제조방법 및 이를 포함하는 수평배열 어셈블리
KR102303497B1 (ko) * 2015-04-15 2021-09-17 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자, 발광 소자 제조 방법 및 발광 소자 패키지
WO2016208993A1 (ko) * 2015-06-23 2016-12-29 엘지이노텍 주식회사 발광소자 및 이를 포함하는 표시장치
KR102348533B1 (ko) * 2015-06-23 2022-01-07 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 그 제조방법
KR102523696B1 (ko) * 2015-11-30 2023-04-20 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 그 제조방법
KR101730977B1 (ko) 2016-01-14 2017-04-28 피에스아이 주식회사 초소형 led 전극어셈블리
CN105932121A (zh) * 2016-05-05 2016-09-07 太原理工大学 一种三维led外延结构及其制备方法
US10854714B2 (en) * 2018-04-20 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium containing nanowires and methods for forming the same
CN110190162A (zh) * 2019-06-04 2019-08-30 深圳扑浪创新科技有限公司 一种led芯片的外延结构及其制备方法
KR20210000351A (ko) 2019-06-24 2021-01-05 삼성전자주식회사 반도체 발광소자 및 디스플레이 장치
CN110379761B (zh) * 2019-07-18 2021-08-24 京东方科技集团股份有限公司 微发光二极管转移基板及装置
KR102283105B1 (ko) * 2020-12-04 2021-07-29 한국세라믹기술원 고방열 나노구조 광소자 및 그 제조 방법
CN116936705A (zh) * 2023-07-27 2023-10-24 星钥(珠海)半导体有限公司 一种rgb器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027128A (ja) * 2007-07-19 2009-02-05 Lite-On Technology Corp 半導体発光素子とその製造法
KR20110054318A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 발광소자 및 그 제조방법
KR20110058388A (ko) * 2009-11-26 2011-06-01 한국과학기술연구원 발광 다이오드 및 그 제조방법
KR20120058137A (ko) * 2010-11-29 2012-06-07 삼성엘이디 주식회사 발광소자 및 그 제조방법
JP2012235122A (ja) * 2011-04-29 2012-11-29 Qinghua Univ 発光ダイオードの製造方法

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69737086T2 (de) 1996-08-27 2007-05-16 Seiko Epson Corp. Trennverfahren, verfahren zur übertragung eines dünnfilmbauelements, und unter verwendung des übertragungsverfahrens hergestelltes flüssigkristall-anzeigebauelement
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US7208725B2 (en) 1998-11-25 2007-04-24 Rohm And Haas Electronic Materials Llc Optoelectronic component with encapsulant
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
US20020182893A1 (en) * 2001-06-05 2002-12-05 International Business Machines Corporation Oxidation of silicon nitride films in semiconductor devices
US6818465B2 (en) 2001-08-22 2004-11-16 Sony Corporation Nitride semiconductor element and production method for nitride semiconductor element
JP3988429B2 (ja) 2001-10-10 2007-10-10 ソニー株式会社 半導体発光素子、画像表示装置及び照明装置とその製造方法
JP2003218034A (ja) 2002-01-17 2003-07-31 Sony Corp 選択成長方法、半導体発光素子及びその製造方法
JP3815335B2 (ja) 2002-01-18 2006-08-30 ソニー株式会社 半導体発光素子及びその製造方法
KR100499129B1 (ko) 2002-09-02 2005-07-04 삼성전기주식회사 발광 다이오드 및 그 제조방법
US7002182B2 (en) 2002-09-06 2006-02-21 Sony Corporation Semiconductor light emitting device integral type semiconductor light emitting unit image display unit and illuminating unit
JP2004288799A (ja) 2003-03-20 2004-10-14 Sony Corp 半導体発光素子およびその製造方法、集積型半導体発光装置およびその製造方法、画像表示装置およびその製造方法ならびに照明装置およびその製造方法
JP2005019695A (ja) * 2003-06-26 2005-01-20 Toshiba Corp 半導体発光装置
WO2005022620A1 (ja) * 2003-08-29 2005-03-10 Nec Corporation 窒化物半導体基板およびそれを用いた窒化物半導体素子
KR100714639B1 (ko) 2003-10-21 2007-05-07 삼성전기주식회사 발광 소자
KR100506740B1 (ko) 2003-12-23 2005-08-08 삼성전기주식회사 질화물 반도체 발광소자 및 그 제조방법
KR100647288B1 (ko) 2004-09-13 2006-11-23 삼성전자주식회사 나노와이어 발광소자 및 그 제조방법
KR100664985B1 (ko) 2004-10-26 2007-01-09 삼성전기주식회사 질화물계 반도체 소자
KR100665222B1 (ko) 2005-07-26 2007-01-09 삼성전기주식회사 확산재료를 이용한 엘이디 패키지 및 그 제조 방법
KR100661614B1 (ko) 2005-10-07 2006-12-26 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR100723247B1 (ko) 2006-01-10 2007-05-29 삼성전기주식회사 칩코팅형 ｌｅｄ 패키지 및 그 제조방법
KR20070081184A (ko) 2006-02-10 2007-08-16 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
AU2007313096B2 (en) 2006-03-10 2011-11-10 Unm Rainforest Innovations Pulsed growth of GaN nanowires and applications in group III nitride semiconductor substrate materials and devices
US7968359B2 (en) 2006-03-10 2011-06-28 Stc.Unm Thin-walled structures
CN101443887B (zh) 2006-03-10 2011-04-20 Stc.Unm公司 Gan纳米线的脉冲式生长及在族ⅲ氮化物半导体衬底材料中的应用和器件
KR100735325B1 (ko) 2006-04-17 2007-07-04 삼성전기주식회사 발광다이오드 패키지 및 그 제조방법
TWI304278B (en) 2006-06-16 2008-12-11 Ind Tech Res Inst Semiconductor emitting device substrate and method of fabricating the same
KR100930171B1 (ko) 2006-12-05 2009-12-07 삼성전기주식회사 백색 발광장치 및 이를 이용한 백색 광원 모듈
US8183587B2 (en) * 2006-12-22 2012-05-22 Qunano Ab LED with upstanding nanowire structure and method of producing such
JP2008205414A (ja) * 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
KR100855065B1 (ko) 2007-04-24 2008-08-29 삼성전기주식회사 발광 다이오드 패키지
KR100982980B1 (ko) 2007-05-15 2010-09-17 삼성엘이디 주식회사 면 광원 장치 및 이를 구비하는 ｌｃｄ 백라이트 유닛
TWI340481B (en) 2007-06-11 2011-04-11 Univ Nat Chiao Tung The method for promoting light emission efficiency of led using nano-rod structure
KR101164026B1 (ko) 2007-07-12 2012-07-18 삼성전자주식회사 질화물계 반도체 발광소자 및 그 제조방법
KR20090012493A (ko) 2007-07-30 2009-02-04 삼성전기주식회사 광자결정 발광소자
KR100891761B1 (ko) 2007-10-19 2009-04-07 삼성전기주식회사 반도체 발광소자, 그의 제조방법 및 이를 이용한 반도체발광소자 패키지
KR101332794B1 (ko) 2008-08-05 2013-11-25 삼성전자주식회사 발광 장치, 이를 포함하는 발광 시스템, 상기 발광 장치 및발광 시스템의 제조 방법
WO2010022064A1 (en) 2008-08-21 2010-02-25 Nanocrystal Corporation Defect-free group iii - nitride nanostructures and devices using pulsed and non-pulsed growth techniques
KR20100030470A (ko) 2008-09-10 2010-03-18 삼성전자주식회사 다양한 색 온도의 백색광을 제공할 수 있는 발광 장치 및 발광 시스템
KR101530876B1 (ko) 2008-09-16 2015-06-23 삼성전자 주식회사 발광량이 증가된 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및 발광 장치의 제조 방법
US8008683B2 (en) 2008-10-22 2011-08-30 Samsung Led Co., Ltd. Semiconductor light emitting device
CN102326258A (zh) * 2008-12-19 2012-01-18 惠普开发有限公司 光伏结构和在短柱上采用纳米线的制造方法
KR20100133157A (ko) 2009-06-11 2010-12-21 삼성엘이디 주식회사 반도체 발광소자 및 이를 제조하는 방법
US8129728B2 (en) 2009-10-22 2012-03-06 Walsin Lihwa Corporation Light emitting device and method for enhancing light extraction thereof
JP2011135058A (ja) 2009-11-30 2011-07-07 Honda Motor Co Ltd 太陽電池素子、カラーセンサ、ならびに発光素子及び受光素子の製造方法
KR101176885B1 (ko) 2010-06-25 2012-08-27 서울대학교산학협력단 평탄화된 나노 구조체를 포함하는 유기발광소자 및 그 제조방법
KR101650720B1 (ko) 2010-08-04 2016-09-06 삼성전자주식회사 나노로드 기반의 반도체 발광 소자 및 그 제조 방법
KR101710159B1 (ko) 2010-09-14 2017-03-08 삼성전자주식회사 Ⅲ족 질화물 나노로드 발광소자 및 그 제조 방법
KR20120040550A (ko) 2010-10-19 2012-04-27 삼성엘이디 주식회사 반도체 발광소자 및 그 제조방법
KR20120052651A (ko) 2010-11-16 2012-05-24 삼성엘이디 주식회사 나노로드 발광소자
KR20120055391A (ko) 2010-11-23 2012-05-31 삼성엘이디 주식회사 나노로드 발광소자
KR101622309B1 (ko) * 2010-12-16 2016-05-18 삼성전자주식회사 나노구조의 발광소자
US8314439B2 (en) 2011-02-11 2012-11-20 Sharp Kabushiki Kaisha Light emitting diode with nanostructures and method of making the same
KR20120136672A (ko) * 2011-06-09 2012-12-20 삼성전자주식회사 반도체 소자의 제조 방법
KR101258582B1 (ko) 2011-09-02 2013-05-02 삼성전자주식회사 나노로드 발광소자
KR101258583B1 (ko) 2011-10-21 2013-05-02 삼성전자주식회사 나노 로드 발광 소자 및 그 제조 방법
WO2013128540A1 (ja) * 2012-02-27 2013-09-06 富士通株式会社 半導体レーザ
JP6293157B2 (ja) * 2012-10-26 2018-03-14 グロ アーベーＧｌｏ Ａｂ ナノワイヤサイズの光電構造及びその選択された部分を改質する方法
KR101554032B1 (ko) 2013-01-29 2015-09-18 삼성전자주식회사 나노구조 반도체 발광소자
US9196787B2 (en) * 2013-06-07 2015-11-24 Glo Ab Nanowire LED structure with decreased leakage and method of making same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009027128A (ja) * 2007-07-19 2009-02-05 Lite-On Technology Corp 半導体発光素子とその製造法
KR20110054318A (ko) * 2009-11-17 2011-05-25 삼성전자주식회사 발광소자 및 그 제조방법
KR20110058388A (ko) * 2009-11-26 2011-06-01 한국과학기술연구원 발광 다이오드 및 그 제조방법
KR20120058137A (ko) * 2010-11-29 2012-06-07 삼성엘이디 주식회사 발광소자 및 그 제조방법
JP2012235122A (ja) * 2011-04-29 2012-11-29 Qinghua Univ 発光ダイオードの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553234B2 (en) 2014-07-11 2017-01-24 Samsung Electronics Co., Ltd. Method of manufacturing nanostructure semiconductor light emitting device

Also Published As

Publication number Publication date
DE112014000600T5 (de) 2016-01-21
CN105190917A (zh) 2015-12-23
KR101554032B1 (ko) 2015-09-18
KR20140096979A (ko) 2014-08-06
US20140209858A1 (en) 2014-07-31
US9842966B2 (en) 2017-12-12
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US9608163B2 (en) 2017-03-28
DE112014000600B4 (de) 2021-01-14
CN105190917B (zh) 2017-07-25

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