KR20140096979A - 나노구조 반도체 발광소자 - Google Patents

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Abstract

본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막과, 상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어와, 상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 형성된 활성층과, 상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 형성된 활성층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막과, 상기 제2 절연막보다 높게 위치한 상기 활성층의 표면에 형성된 제2 도전형 반도체층을 포함하는 나노구조 반도체 발광소자를 제공한다.

Description

나노구조 반도체 발광소자{NANO STURUCTURE SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 나노구조 반도체 발광소자에 관한 것이다.
발광다이오드(Light emitting diode: LED)와 같은 반도체 발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 이러한 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.
최근에는, 결정성 향상과 발광 영역의 증대를 통한 광 효율 증가를 위해, 나노 구조물을 이용한 반도체 발광소자 및 그 제조 기술이 제안되었다. 나노 구조물을 이용한 반도체 발광소자는, 상대적으로 열 발생이 작을 뿐만 아니라, 나노 구조물의 증가된 표면적을 이용하므로, 발광면적을 증가되어 발광 효율을 높일 수 있다.
이러한 나노구조 반도체 발광소자의 경우에는, 발광 구조물이 나노 사이즈의 미세한 구조로 형성되므로, 층간이 매우 얇게 형성될 뿐만 아니라, 절연막인 마스크와의 계면에서 들뜸현상 등이 발생될 수 있다. 이로 인해, 소자 구동시에 누설전류가 발생하는 문제가 야기될 수 있다.
당 기술분야에서는 누설전류 문제를 저감시킬 수 있는 새로운 구조를 갖는 나노구조 반도체 발광소자가 요구되고 있다.
본 발명의 일 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막과, 상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어와, 상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 형성된 활성층과, 상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 형성된 활성층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막과, 상기 제2 절연막보다 높게 위치한 상기 활성층의 표면에 형성된 제2 도전형 반도체층을 포함하는 나노구조 반도체 발광소자를 제공한다.
일 실시형태에서, 상기 활성층은 상기 제2 개구의 내부 측벽을 따라 형성될 수 있다.
상기 제2 개구는 상기 제1 개구의 사이즈보다 큰 사이즈를 가지며, 상기 제2 개구에 의해 상기 제1 개구 주위의 상기 제1 절연막 부분이 노출될 수 있다.
특정 실시형태에서, 상기 나노 코어 중 상기 제2 개구에 위치한 영역은 그 상부 및 하부영역보다 큰 단면적을 가질 수 있다.
다른 실시형태에서, 상기 제2 개구의 내부 측벽은 상부를 향해 경사진 면을 가지며, 상기 활성층의 끝단은 상기 경사진 면 상에 위치할 수 있다.
상기 제1 및 제2 절연막은 동일한 물질일 수 있다. 이와 달리, 상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 가질 수 있다. 상기 제2 절연막의 식각률은 상기 제1 절연막의 식각률보다 높을 수 있다. 이러한 식각률 차이를 확보하기 위해서, 상기 제1 및 제2 절연막은 서로 다른 물질로 형성하거나, 서로 다른 공극밀도를 갖도록 형성할 수 있다.
특정예에서, 상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어질 수 있다.
본 발명의 다른 측면은, 제1 도전형 반도체로 이루어진 베이스층과, 상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막과, 상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어와, 상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층과, 상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막과, 상기 제2 절연막보다 높게 위치하며, 상기 제2 도전형 반도체층에 접속된 전극을 포함하는 나노구조 반도체 발광소자를 제공한다.
상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 가질 수 있다. 이 경우에, 상기 제2 절연막의 식각률은 상기 제1 절연막의 식각률보다 높을 수 있다. 이러한 식각률 차이를 확보하기 위해서, 상기 제1 및 제2 절연막은 서로 다른 물질로 형성하거나, 서로 다른 공극밀도를 갖도록 형성할 수 있다.
특정예에서, 상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어질 수 있다.
쉘에 해당되는 활성층 또는 제1 도전형 반도체층을 이용하여 마스크와의 계면에서의 누설전류를 유발하는 경로를 연장함으로써 누설전류 발생을 크게 억제할 수 있다.
몰드로 활용되는 다층 마스크를 선택비와 식각공정을 이용하여 누설전류 경로를 연장시키는 구조를 보다 용이하게 구현할 수 있다.
덧붙여 상기한 과제의 해결수단 및 효과는, 상술된 것에 한정되지는 않는다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도1은 본 발명의 일 실시형태에 따른 나노구조 반도체 발광소자의 측단면도이다.
도2는 도1에 도시된 발광소자에서 하나의 나노 발광구조("A"부분)를 확대하여 본 단면도이다.
도3a 내지 도3d는 도1에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도4는 본 발명의 일 실시형태의 일 개선예로서, 특정 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도5a 내지 도5e는 도4에 도시된 나노 발광구조물을 채용한 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도6은 본 발명의 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도7a 내지 도7c는 도6에 도시된 나노 발광구조물을 채용한 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도8a 및 도8b는 도7c에 도시된 나노 발광구조물을 얻기 위한 다른 형태의 다층 마스크를 설명하기 위한 공정별 단면도이다.
도9는 본 발명의 또 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도10a 내지 도10f는 도9에 도시된 나노 발광구조물을 채용한 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도11a 및 도11b는 도10c에서 적용되는 열처리공정을 설명하기 위한 모식도이다.
도12는 본 발명의 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도13a 내지 도13f는 도10e에 도시된 결과물에 대한 전극형성공정의 예를 설명하기 위한 주요 공정별 단면도이다.
도14a 내지 도14d는 특정 형태의 마스크를 이용하여 나노 코어를 얻기 위한 과정을 설명하기 위한 공정별 단면도이다.
도15는 실험예에 채용된 마스크를 촬영한 SEM 사진이다.
도16a 및 도16b는 실험예에 채용된 마스크를 이용하여 성장된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도17a 및 도17b는 실험예를 통해 열처리된 나노 코어의 평면배열 및 측단면 구조를 촬영한 SEM 사진이다.
도18 및 도19는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 반도체 발광소자 패키지의 다양한 예를 나타낸다.
도20 및 도21은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도22는 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도23은 본 발명의 일 실시예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도1은 본 발명의 일 실시형태에 따른 나노구조 반도체 발광소자의 측단면도이다.
도1에 도시된 바와 같이, 본 실시형태에 따른 나노구조 반도체 발광소자(10)는, 제1 도전형 반도체로 이루어진 베이스층(12)과, 그 상면에 형성된 복수의 나노 발광구조물(15)을 포함한다.
상기 복수의 나노 발광구조물(15)은 제1 도전형 반도체로 이루어진 나노 코어(15a)와 그 나노 코어(15a)의 표면에 순차적으로 형성된 활성층(15b) 및 제2 도전형 반도체층(15c)을 포함한다.
상기 나노 발광 구조물(15) 상에는 상기 제2 도전형 반도체층(15c)과 접속되도록 콘택전극(16)이 형성된다. 상기 나노구조 반도체 발광소자(10)는, 상기 베이스층(12) 및 상기 콘택전극(16)에 각각 접속된 제1 및 제2 전극(19a,19b)을 포함할 수 있다.
상기 베이스층(12)은 기판(11) 상에 형성되어, 나노 발광 구조물(15)의 성장면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(15)의 일측 극성을 전기적으로 연결시키는 역할을 할 수 있다.
상기 기판(11)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(11)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 베이스층(12)은 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다.
상기 베이스층(12) 상에는 제1 절연막(13a)이 형성된다. 상기 제1 절연막(13a)은 상기 베이스층(12)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(13a) 상에는 제2 절연막(13b)이 형성된다. 상기 제2 절연막(13b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(13a,13b)은 하나의 마스크(13)로 제공될 수 있다. 상기 제1 및 제2 절연막(13a,13b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(12)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 복수의 나노 코어(15a)가 형성된다. 상기 나노 코어(15a)의 표면에는 활성층(15b)과 제2 도전형 반도체층(15c)이 쉘로서 순차적으로 형성된다.
본 실시형태에서는, 상기 나노 코어(15a)는 상기 베이스층(12)의 표면으로부터 형성되지만, 상기 활성층(15b)은 상기 제1 절연막(13a)보다는 높은 위치에 형성된다. 상기 제2 절연막(13b)은 상기 복수의 나노 코어(15a) 표면에 형성된 상기 활성층(15b)을 둘러싸며, 상기 활성층(15b)의 외곽을 따라 상기 제2 절연막(13b)의 제2 개구(H2)가 정의될 수 있다. 또한, 상기 제2 도전형 반도체층(15c)은 상기 제2 절연막(13b)보다 높은 위치에 형성될 수 있다.
이러한 쉘의 형성위치 및 이에 따른 누설전류경로의 변경에 대해서는, 도2를 참조하여 보다 상세히 설명될 수 있다. 도2는 도1의 "A"부분의 확대도로서 본 실시형태에 채용된 나노 발광 구조물(15)을 나타낸다.
도2에 도시된 바와 같이, 상기 제2 개구(H2)의 폭(Wb)은 상기 제1 개구(H1)의 폭(Wa)보다 크며, 상기 제2 개구(H2)에 의해 상기 제1 개구(H1) 주위를 따라 상기 제1 절연막(13a) 부분이 노출될 수 있다.
이러한 구조에서, 상기 활성층(15b)은 상기 제1 절연막(13a)의 노출된 부분 위의 상기 나노 코어(15a) 표면에 성장되며, 도2에 도시된 바와 같이, 상기 활성층(15b)의 끝단이 상기 제1 절연막(13a)의 표면으로부터 시작되도록 형성될 수 있다. 유사하게, 상기 제2 도전형 반도체층(15c)의 끝단도 상기 제2 절연막(13b)의 표면으로부터 시작되도록 형성될 수 있다.
일반적으로 쉘구조는 상기 활성층과 함께 상기 제2 도전형 반도체층이 복층구조로 제공되나, 본 실시형태에서, 상기 제2 절연막(13b)의 제2 개구(H2) 내에서는 상기 활성층(15b)은 상기 나노 코어(15a) 표면에 상기 제2 도전형 반도체층(15c)와 접촉되지 않은 부분을 가질 수 있다. 상기 활성층(15b)은 상기 제2 개구(H2)의 내부 측벽을 따라 연장된 부분을 가지며, 이러한 활성층(15b)의 연장된 부분은 상기 제2 절연막(13b)의 두께(t)에 대응되는 길이를 가질 수 있다.
상기 제2 도전형 반도체층(15c)으로부터 제1 도전형인 나노 코어(15a)로 향하는 누설전류 경로(P)는 마스크(13) 표면을 따라 형성될 수 있다. 이러한 누설전류 경로(P)는, 위에서 설명된 활성층(15b)의 연장된 부분만큼 증가될 수 있다. 즉, 본 실시형태에서는 제2 절연막(13b)의 두께(t)만큼 누설 전류 경로를 연장시켜 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 필요에 따라, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다. 상기 제2 도전형 반도체층(15c)은 p형 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(15c)은 활성층(15b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N(0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(15b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(15c)으로 전자가 넘어가는 것을 방지할 수 있다.
상기 콘택 전극(16)은 상기 나노 발광구조물(15)의 표면에 시드층(미도시)을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층(미도시)은 제2 도전형 반도체층과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다.
이러한 오믹컨택 물질로는 ITO, ZnO, 그래핀층, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질 중 적어도 하나를 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 예를 들어, Ag/Ni/Cr층을 시드층으로 스퍼터링한 후에, Cu/Ni을 전기 도금하여 원하는 콘택 전극(16)을 형성할 수 있다.
필요한 경우에, 콘택 전극(16)을 형성한 후에, 상기 콘택 전극(16)이 평탄한 상면을 갖도록 연마공정을 적용할 수 있다.
본 실시예에서 사용된 콘택 전극(16)은 반사성 금속층을 도입한 형태이며, 광을 기판 방향으로 추출되는 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극(16)은 ZnO, 그래핀, ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(15) 방향으로 추출시킬 수 있다.
본 실시형태에서는, 상기 나노 발광구조물(15) 사이 공간에 콘택 전극(16)을 충전한 형태를 예시하였으나, 콘택전극을 나노 발광구조물 표면을 따라 얇은 층 형태로 제공하고, 전기적 절연성을 갖는 충전물질을 충전하는 방식으로 구현될 수도 있다(도13f 참조).
이와 같은 새로운 나노구조 반도체 발광소자는, 다양한 제조방법을 이용하여 구현될 수 있다. 도3a 내지 도3d에는 도1에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도3a에 도시된 바와 같이, 제1 도전형 반도체로 이루어진 베이스층(12) 상에 1차 마스크로서 제1 절연막(13a)을 형성한다.
상기 베이스층(12)은 기판(11) 상에 형성되며, 나노 발광구조물을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물의 일측 극성을 서로 전기적으로 연결하는 구조로서 제공될 수 있다. 따라서, 앞서 설명한 바와 같이, 상기 베이스층(12)은 전기적 도전성을 갖는 반도체 단결정으로 형성된다. 이러한 베이스층(12)은 직접 성장하는 경우에, 상기 기판(11)은 결정성장용 기판일 수 있다.
상기 기판(11)으로는 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 기판(11)은 반구형상인 요철이 형성된 상면을 가질 수 있다. 상기 요철은 반구형상에 한정되지 아니하며, 다양하게 변형될 수 있다. 예를 들어, 상기 요철은 삼각형, 사각형, 사다리꼴과 같은 단면을 갖는 형상일 수 있다. 이러한 요철을 도입함으로써 광추출효율을 개선할 뿐만 아니라, 결함밀도를 감소시킬 수 있다. 이러한 효과를 고려하여 상기 요철의 단면 형상, 크기 및/또는 분포와 같은 인자는 다양하게 선택될 수 있다.
상기 베이스층(12)은 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다. 예를 들어, 상기 나노 코어(15a)의 성장을 위해서 제공되는 상기 베이스층(12)의 두께는 1㎛ 이상일 수 있다. 후속 전극형성공정 등을 고려하여, 상기 베이스층(12)의 두께는 3∼10㎛일 수 있다. 상기 베이스층(12)은 1×1018/㎤ 이상의 n형 불순물 농도를 갖는 GaN을 포함할 수 있다. 상기 베이스층의 형성 전에 버퍼층이 추가로 형성 될 수 있다.
특정 예에서, 상기 기판(11)은 Si 기판일 수 있으며, 이 경우에, 버퍼층으로서 AlyGa(1-y)N(0≤y≤1)을 사용할 수 있다. 예를 들어, 상기 버퍼층은 서로 다른 조성을 갖는 2개 이상의 층을 복수 회 반복하여 적층된 구조일 수 있다. 상기 버퍼층은 Al의 조성이 점진적으로 감소되거나 증가하는 그레이딩(grading) 구조를 포함할 수도 있다.
상기 제1 절연막(13a)은 상기 베이스층(12)의 일 영역이 노출되는 복수의 제 개구(H1)를 갖는다. 이러한 제1 절연막(13a)은 절연물질을 베이스층(12) 상에 증착한 후에, 복수의 제1 개구(H1)를 형성하여 상기 베이스층(12) 영역을 노출시킬 수 있다. 상기 제1 절연막(13a)은 SiO2 또는 SiN와 같은 절연물질일 수 있다. 제1 개구(H1)의 사이즈는 원하는 나노 발광구조물(특히, 나노 코어)의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 제1 개구(H1)의 폭(직경)은 600㎚이하, 나아가 50∼500㎚ 범위일 수 있다. 이러한 제1 개구(H1)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다.
이어, 도3b에 도시된 바와 같이, 상기 제1 절연막(13a)을 이용하여 상기 제1 개구(H1)에 노출된 베이스층(12) 영역으로부터 나노 코어(15a)를 성장시키고, 이어 활성층(15b)을 성장시킨다.
본 공정에서는, 상기 제1 절연막(13a)을 이용하여 제1 도전형 반도체를 선택적으로 성장시켜 상기 나노 코어(15a)를 형성하고, 이어 제1 절연막 위의 상기 나노 코어의 표면에 상기 활성층(15b)을 형성한다. 상기 나노 코어(15a)는 상기 베이스층(12)의 표면으로부터 형성되지만, 상기 활성층(15b)은 상기 제1 절연막(13a)보다는 높은 위치에 형성될 수 있다.
상기 나노 코어(15a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(15a)를 구성하는 제1 도전형 반도체는 상기 베이스층(12)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(12)과 상기 나노 코어(15a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(15a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 제1 절연막(13a) 상에는 성막되지 않고 제1 개구(H1)에 의해 노출된 베이스층(12) 영역에 한하여 결정이 성장되므로, 원하는 나노 코어(15a)를 제공할 수 있다. 본 실시예에서는 나노 코어(15a)를 로드구조로 예시하였으나, 이에 한정되지 아니하며, 예를 들어, 육각뿔과 같은 다각뿔 구조일 수 있다. 이는 성장조건(예, 성장온도, 성장압력, 소스유량)을 조절하여 구현될 수 있다.
상기 활성층(15b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 필요에 따라, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
다음으로, 도3c에 도시된 바와 같이, 상기 제1 절연막(13a) 상에 2차 마스크로서 제2 절연막(13b)을 형성할 수 있다.
상기 제2 절연막(13b)은 SiO2 또는 SiN와 같은 절연물질일 수 있다. 본 실시예에서, 상기 제2 절연막(13b)은 상기 제1 절연막(13a)과 동일한 물질일 수 있다. 상기 제2 개구(H2)는 상기 활성층(15b)이 형성된 후에 제공되므로, 상기 활성층(15b)을 둘러싸도록 형성될 수 있다. 그 결과, 상기 활성층(15b)은 상기 제2 절연막(15b)의 두께에 대응되는 길이만큼 상기 제2 개구(H2)의 내부 측벽을 따라 형성될 수 있다.
상기 나노 코어(15a)가 상기 제1 개구(H1)를 넘어서 상기 제1 절연막(13a) 상면으로 측방향 성장할 수 있으며, 추가적으로 상기 나노 코어(15a) 표면에 상기 활성층(15b)이 형성되므로, 상기 제2 개구(H2)는 상기 제1 개구(H1)의 사이즈보다 큰 사이즈를 가질 수 있다.
이어, 도3d에 도시된 바와 같이, 상기 제2 절연막(13b)을 이용하여 상기 활성층(15b)의 표면 상에 제2 도전형 반도체층(15c)을 성장시킬 수 있다.
이러한 공정을 통해서, 나노 발광구조물(15)은 제1 도전형 반도체가 나노 코어(15a)와, 상기 나노 코어(15a)를 감싸는 활성층(15b) 및 제2 도전형 반도체층(15c)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 제2 절연막(13b)은 상기 복수의 나노 코어(15a) 표면에 형성된 상기 활성층(15b)을 둘러싸며, 상기 활성층(15b)의 외곽을 따라 상기 제2 절연막(13b)의 제2 개구(H2)가 정의될 수 있다. 또한, 상기 제2 도전형 반도체층(15c)은 상기 제2 절연막(13b)보다 높은 위치에 형성된다.
결과적으로, 도2에서 설명된 바와 같이, 상기 활성층(15b)은 상기 제2 도전형 반도체층(15c)이 존재하지 않는 영역인 상기 제2 개구(H2)의 내부 측벽을 따라 연장된 부분을 가질 수 있으며, 그 연장된 부분의 길이만큼 누설 전류 경로를 증가시켜 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
도3a 내지 도3d에 설명된 공정과 달리, 마스크를 몰드 구조로 이용한 형태에서 유사하게 적용될 수 있다. 이 경우에, 특정 식각조건에서 식각률이 다른 물질을 선택하여 마스크를 다층 구조로 구성함으로써 유사한 나노 발광 구조물을 구현할 수 있다. 상기한 몰드 공정을 이용하여 나노 발광구조물은 다양한 형태로 변경되어 구현될 수 있다. 도4에는 본 발명의 일 실시형태의 일 개선예로서, 특정 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도4에 도시된 나노 발광구조물(45)은 제1 도전형 반도체로 이루어진 베이스층(42)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(45a)와 그 나노 코어(45a)의 표면에 순차적으로 형성된 활성층(45b) 및 제2 도전형 반도체층(45c)을 포함한다.
도4에 도시된 나노 발광구조물(45)과 절연막 구조는 도1에 도시된 나노구조 반도체 발광소자의 일부분으로 이해할 수 있다. 도1에 참고하여 기재된 각 구성요소의 설명은 반대되는 설명이 없는 한, 본 실시형태의 설명으로서 결합될 수 있다.
도1에 도시된 실시형태와 유사하게, 상기 베이스층(42) 상에는 제1 절연막(43a)이 형성된다. 상기 제1 절연막(43a)은 상기 베이스층(42)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(43a) 상에는 제2 절연막(43b)이 형성된다. 상기 제2 절연막(43b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(43a,43b)은 하나의 마스크(43)로 제공될 수 있다. 상기 제1 및 제2 절연막(43a,43b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수 있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
도4에 도시된 바와 같이, 상기 제2 개구(H2)의 폭(Wb)은 상기 제1 개구(H1)의 폭(Wa)보다 크며, 상기 제2 개구(H2)에 의해 상기 제1 개구(H1) 주위를 따라 상기 제1 절연막(43a) 부분이 노출될 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(42)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 복수의 나노 코어(45a)가 형성된다. 본 실시형태에 채용된 나노 코어(45a)는 상기 제2 절연막(43b)에 해당하는 영역의 단면적이 그 상하부의 인접한 영역의 단면적보다 큰 형상을 갖는다.
이러한 볼록한 부분을 갖는 나노 코어(45a)의 표면에는 활성층(45b)이 형성된다. 상기 나노 코어(45a)는 상기 베이스층(42)의 표면으로부터 형성되지만, 상기 활성층(45b)은 상기 제1 절연막(43a)보다는 높은 위치에 형성된다. 상기 제2 절연막(43b)은 상기 복수의 나노 코어(45a) 표면에 형성된 상기 활성층(45b)을 둘러싸며, 상기 활성층(45b)의 외곽을 따라 상기 제2 절연막(43b)의 제2 개구(H2)가 정의될 수 있다.
또한, 상기 제2 도전형 반도체층(45c)은 상기 제2 절연막(43b)보다 높은 위치에 있는 상기 활성층(45b)의 표면에 형성된다.
이러한 쉘(활성층 및 제2 도전형 반도체층)의 위치로 인해, 누설전류경로는 변경될 수 있다.
보다 구체적으로, 상기 활성층(45b)은 상기 제1 절연막(43a)의 노출된 부분 위의 상기 나노 코어(45a)의 볼록한 표면에 성장되며, 도4에 도시된 바와 같이, 상기 활성층(45b)의 끝단이 상기 제1 절연막(43a)의 표면으로부터 시작되도록 형성될 수 있다. 유사하게, 상기 제2 도전형 반도체층(45c)의 끝단도 상기 제2 절연막(43b)의 표면으로부터 시작되도록 형성될 수 있다.
본 실시형태에서, 상기 제2 절연막(43b)의 제2 개구(H2) 내에서는 상기 활성층(45b)은 상기 나노 코어(45a) 표면에 상기 제2 도전형 반도체층(45c) 없이 단층으로 제공될 뿐만 아니라, 나노 코어 볼록한 표면을 이용하여 누설전류 경로를 확장하므로, 상기 제2 절연막(43b)의 두께(t)보다 크게 누설 전류 경로를 연장시켜 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
이러한 나노 발광 구조물은 앞서 설명한 바와 같이, 마스크를 몰드로 이용하는 나노구조 반도체 발광소자의 제조방법에서 마스크를 식각률이 상이한 다층 절연막을 이용하여 용이하게 구현할 수 있다. 도5a 내지 도5e에는 도4에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도5a에 도시된 바와 같이, 상기 기판(41) 상에 베이스층(42)이 제공되며, 상기 베이스층(42) 상에는 다층구조의 마스크(43)를 형성한다.
본 실시예에 채용된 마스크(43)는, 상기 베이스층(42) 상에 순차적으로 형성된 제1 내지 제3 절연막(43a,43b,43c)을 포함한다. 상기 제1 및 제2 절연막(43a.43b)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제3 절연막(43c)도 절연 물질일 수 있다.
본 실시예에 채용된 제1 내지 제3 절연막(43a,43b,43c)은, 제1 식각공정에서, 상기 제2 절연막(43b)이 상기 제1 및 제3 절연막(43a,43c)보다 높은 식각률을 가지면서, 제2 식각공정에서 상기 제1 및 제2 절연막(43a,43b)은 상기 제3 절연막(43c)보다 낮은 식각률을 갖는 조건을 만족하도록 선택된다. 상기 제1 식각공정은 개구를 형성하는 공정으로서 제2 절연막(43b)에 대한 오버에칭을 유도하는 공정(도5b)이며, 상기 제2 식각공정은 나노 발광구조물의 표면이 노출되도록 몰드를 부분적으로 제거하는 공정(도5c)일 수 있다.
이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다. 예를 들어, 상기 제1 내지 제3 절연막(43a,43b,43c)을 각각 SiN(고밀도)-SiN(저밀도)-SiO2으로 구현할 수 있다. 또는, 상기 제1 내지 제3 절연막(43a,43b,43c)을 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있다. 여기서, 고밀도는 공극이 거의 없거나 상대적으로 낮은 공극밀도를 갖는 경우일 수 있으며, 저밀도는 상대적으로 높은 공극밀도를 갖는 경우일 수 있다.
상기 제1 내지 제3 절연막(43a,43b,43c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 절연막(43a,43b)은 상기 제3 절연막(43c)의 두께보다 작은 두께를 갖는다. 상기 제2 절연막(43b)에 의한 식각 정지 레벨은 상기 베이스층(42) 표면으로부터 상기 마스크(43)의 전체 높이, 상기 제1 내지 제3 절연막(43a,43b,43c)의 총 두께의 1/3 이하의 지점에 위치할 수 있다.
상기 마스크(43)의 전체 높이, 상기 제1 내지 제3 절연막(43a,43b,43c)의 총 두께는, 1㎛이상, 바람직하게는 5∼10㎛일 수 있다. 상기 제1 및 제2 절연막(43a,43b)은 0.5㎛이하일 수 있다. 상기 제2 절연막(43b)은 증가된 누설전류 경로를 결정하는 요인이 되므로, 충분한 효과를 위해서 적어도 100㎚의 두께를 갖도록 형성할 수 있다.
도5b에 도시된 바와 같이, 상기 다층 구조의 마스크(43)에 복수의 개구(H)를 형성할 수 있다.
상기 베이스층(42) 상에 순차적으로 형성된 제1 내지 제3 절연막(43a,43b,43c)에 상기 베이스층(42)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
앞선 설명한 바와 같이, 복수의 개구(H)를 형성하는 식각조건(1차)에서, 상기 제2 절연막(43b)이 상기 제1 및 제3 절연막(43a,43c)보다 높은 식각률을 가지므로, 상기 제2 절연막(43b)은 일정한 폭의 개구를 형성하는 과정에서 오버에칭되어 다른 영역의 폭(Wa,Wc)보다 큰 폭(Wb)을 가질 수 있다. 결과적으로 제2 절연막(43b)에 위치한 영역이 그 상하부에 인접한 다른 영역에 비해 큰 단면적을 갖는 개구(H)가 형성된다. 여기서, 이러한 개구(H) 폭의 차이는 나노 코어(45a)의 볼록한 부분(C)의 크기와 활성층(45b)의 두께를 고려하여 설정될 수 있다.
예를 들어, 상기 제1 내지 제3 절연막(43a,43b,43c)을 각각 SiN(고밀도)-SiN(저밀도)-SiO2으로 구현하거나, 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있으며, 이 경우에 플라즈마 반응성 이온 에칭을 이용하는 딥 에칭 공정을 적용할 수 있다. 이러한 에칭과정에서, 반응성의 차이로 상기 제2 절연막(43b)의 원하는 오버에칭을 실현할 수 있다.
일반적으로, 딥 에칭 공정은 플라즈마로부터 반응성 이온을 이용하거나 높은 진공에서 발생되는 이온빔을 이용할 수 있다. 이러한 딥 에칭 공정은 건식공정으로 습식 식각과 비교하여 미세구조를 기하학적 제한 없이 정밀한 가공을 진행할 수 있다. 주로 상기 마스크(43)의 산화막 에칭은 CF 계열 가스를 이용할 수 있다. 예를 들어 CF4, C2F6, C3F8, C4F8, CHF3와 같은 가스에 O2 및 Ar 중 적어도 하나를 조합한 에천트를 이용할 수 있다.
상기 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 그 폭(또는 직경)이 600㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
상기 개구(H)는 반도체 공정을 이용하여 제조될 수 있으며, 예를 들어, 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
이어, 도5c에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(42)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(45a)를 형성한다.
이러한 제1 도전형 반도체의 성장과정에서, 상기 제2 절연막(43b)에 해당되는 개구(H)영역에서는 오버 그로스(over-growth)가 일어나 상기 나노 코어(45a)는 볼록한 부분(C)을 가질 수 있다.
상기 나노 코어(45a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(43)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(45a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(43)에 의해 상기 개구(H)에 노출된 베이스층(42) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
상기 나노 코어(45a)가 볼록한 부분(C)을 갖도록 형성되더라도, 상기 제2 절연막(43a)에 해당하는 개구(H)영역은 완전히 채워지지 않고 일정한 틈(g)이 발생될 수 있다. 상기 제2 절연막(43b)의 개구(H) 영역의 틈(g)은, 1차 식각공정의 오버에칭과, 나노 코어(45b)의 오버그로스를 조절하여 얻어질 수 있다.
상기 나노 코어(45a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어(45a)를 구성하는 제1 도전형 반도체는 상기 베이스층(42)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(42)과 상기 나노 코어(45a)는 n형 GaN으로 형성될 수 있다.
다음으로, 도5d에 도시된 바와 같이, 상기 복수의 나노 코어(45a)의 측면이 노출되도록 상기 식각정지층인 제2 절연막(43b)을 이용하여 상기 마스크(43)를 부분적으로 제거하고, 이어 나노 코어(45a)의 표면에 활성층(45b)을 성장시킨다.
앞서 설명한 바와 같이, 본 식각공정(2차)은 상기 제3 절연막(43c)이 선택적으로 제거될 수 있는 조건으로 실행되어, 상기 제1 및 제2 절연막(43a,43b)이 잔류시킬 수 있다. 상기 제2 절연막(43b)은 본 식각공정에서는 식각정지층으로 채용되며, 상기 제1 절연막(43a)와 함께 후속 성장공정에서는 제2 도전형 반도체층(45c)이 상기 베이스층(42)과 접속되는 것을 방지하는 역할을 할 수 있다.
이와 같이, 상기 제3 절연막(43c)을 선택적으로 제거한 후에, 상기 활성층(45b)을 성장시킬 수 있다. 본 공정에서, 상기 활성층(45b)은 상기 제2 절연막(43b)보다 높은 위치에 해당되는 나노 코어(45a) 표면에 한하지 않고, 상기 제2 절연막(43b)의 개구(H)로 둘러싸인 틈(g)에도 형성될 수 있다. 이러한 과정에서 상기 틈(g)은 상기 활성층(45b)에 의해 충전될 수 있다.
상기 마스크(43)를 부분적으로 제거한 후, 그리고 상기 활성층(45b)을 성장시키기 전에, 상기 나노 코어(45a)를 열처리할 수 있다. 이러한 열처리 공정을 통해서, 상기 나노 코어(45a)의 표면을 비극성면 또는 반극성면과 같이 보다 안정적인 결정면으로 형성하여 후속 성장되는 결정의 품질을 향상시킬 수 있다. 이에 대해서는 도11a 및 도11b에서 설명하기로 한다.
이어, 도5e에 도시된 바와 같이, 상기 제2 절연막(43b)을 이용하여 상기 활성층(45b)의 표면 상에 제2 도전형 반도체층(45c)을 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(45)은 제1 도전형 반도체가 나노 코어(45a)와, 상기 나노 코어(45a)를 감싸는 활성층(45b) 및 제2 도전형 반도체층(45b)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 제2 절연막(43b)의 개구(H)영역에서 상기 복수의 나노 코어(45a) 표면에 위치하여 상기 활성층(45b)이 둘러싸고 있으나, 상기 제2 도전형 반도체층(45c)은 그 영역에서는 존재하지 않는다. 즉, 상기 제2 도전형 반도체층(45c)은 상기 제2 절연막(43b)보다 높은 위치에서 형성된다.
즉, 상기 활성층(45b)은 상기 제1 절연막(43a)의 노출된 부분 위에 위치한 상기 나노 코어(45a)은 볼록한 부분(C)에 성장되므로, 도4에 도시된 바와 같이, 상기 활성층(45b)의 끝단이 상기 제1 절연막(43a)의 표면까지 위치할 수 있다. 유사하게, 상기 제2 도전형 반도체층(45c)의 끝단도 상기 제2 절연막(43b)의 표면까지 위치할 수 있다.
본 실시형태에서, 상기 제2 절연막(43b)의 개구 내에서는 상기 활성층(45b)은 상기 나노 코어(45a) 표면에 상기 제2 도전형 반도체층(45c) 없이 단층으로 제공될 뿐만 아니라, 나노 코어(45a)의 볼록한 부분(C)을 이용하여 누설전류 경로를 확장하므로, 상기 제2 절연막(43b)의 두께보다 크게 누설 전류 경로를 연장시킬 수 있으며, 그 결과, 누설 전류가 발생할 확률을 보다 효과적으로 저감시킬 수 있다.
본 발명의 다른 실시형태에서는, 개구의 내부 측벽에 상부를 향해 경사진 면을 형성하고, 상기 활성층의 끝단은 상기 경사진 면 상에 위치할 수 있다. 이러한 실시형태에 채용되는 나노 발광구조물의 측단면도가 도6에 도시되어 있다.
도6에 도시된 나노 발광구조물(65)은 앞선 실시형태와 유사하게, 제1 도전형 반도체로 이루어진 베이스층(62)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(65a)와 그 나노 코어(65a)의 표면에 순차적으로 형성된 활성층(65b) 및 제2 도전형 반도체층(65c)을 포함한다.
도6에 도시된 나노 발광구조물(65)과 절연막 구조는 도1에 도시된 나노구조 반도체 발광소자의 일부분으로 이해할 수 있다. 도1를 참고하여 기재된 각 구성요소의 설명은 반대되는 설명이 없는 한, 본 실시형태의 설명으로서 결합될 수 있다.
앞선 실시형태와 유사하게, 상기 베이스층(62) 상에는 제1 절연막(63a)이 형성된다. 상기 제1 절연막(63a)은 상기 베이스층(62)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(63a) 상에는 제2 절연막(63b)이 형성된다. 상기 제2 절연막(63b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(63a,63b)은 하나의 마스크(63)로 제공될 수 있다. 상기 제1 및 제2 절연막(63a,63b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수 있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
도6에 도시된 바와 같이, 상기 제2 개구(H2)는 상기 제1 개구(H1)와 달리, 상부로 향하는 경사면(S)을 가지며, 상기 제2 개구(H2)의 상단부는 다른 영역보다 큰 폭을 가질 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(62)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 나노 코어(65a)가 형성되고, 상기 활성층(65b)은 상기 제1 절연막(63a)보다는 높게 형성되도록 그 끝단이 상기 제2 절연막(63b)의 경사면(S) 상에 위치할 수 있다. 상기 제2 절연막(63b)은 상기 복수의 나노 코어(65a) 표면에 형성된 상기 활성층(65b)의 일부를 둘러쌀 수 있다.
또한, 상기 제2 도전형 반도체층(65c)은 상기 제2 절연막(63b)보다 높은 위치에 있는 상기 활성층(65b)의 표면에 형성된다. 이러한 쉘(활성층 및 제2 도전형 반도체층)의 위치로 인해, 누설전류경로도 역시 변경될 수 있다.
보다 구체적으로, 상기 활성층(65b)의 끝단이 상기 제2 절연막(63b)의 경사면(S)에 위치하며, 상기 제2 도전형 반도체층(65c)의 끝단은 상기 제2 절연막(63b)의 표면으로부터 시작되도록 형성될 수 있다. 이로써, 상기 경사면(S)에 위치한 활성층(65b)의 길이만큼 누설전류 경로(d)를 연장하므로, 누설 전류가 발생할 확률을 저감시킬 수 있다.
이러한 나노 발광 구조물은 마스크를 식각률이 상이한 다층 절연막을 이용하는 제조방법을 통해서 용이하게 구현할 수 있다. 도7a 내지 도7c에는 도6에 도시된 나노구조 반도체 발광소자 제조방법의 일 예로서 2층 마스크를 이용한 예를 설명하기 위한 주요 공정별 단면도이다.
도7a에 도시된 바와 같이, 상기 기판(61) 상에 베이스층(62)이 제공되며, 상기 베이스층(62) 상에는 2층구조의 마스크(63)를 형성한다.
본 실시예에 채용된 마스크(63)는, 상기 베이스층(62) 상에 순차적으로 형성된 제1 및 제2 절연막(63a,63b)을 포함한다. 상기 제1 및 제2 절연막(63a.63b)은 전기적인 절연성을 갖는 물질일 수 있다.
본 실시예에 채용된 제1 및 제2 절연막(63a,63b)은, 개구(H)를 형성하는 식각공정에서 상기 제2 절연막(63b)이 상기 제1 절연막(63a)보다 높은 식각률을 갖는 요건을 만족하도록 선택된다.
이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다. 일 예로, 상기 제1 및 제2 절연막(63a,63b)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 상기 제1 절연막(63a)은 SiN이며, 상기 제2 절연막(63b)은 SiO2일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 이 경우에는 제1 및 제2 절연막(63a,63b)을 공극밀도가 상이한 동일한 물질로 형성될 수 있다.
도7b에 도시된 바와 같이, 상기 2층 구조의 마스크(63)에 복수의 개구(H)를 형성할 수 있다.
상기 베이스층(62) 상에 순차적으로 형성된 제1 및 제2 절연막(63a,63b)에 상기 베이스층(62)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
앞선 설명한 바와 같이, 복수의 개구를 형성하는 식각조건에서, 상기 제2 절연막(63b)이 상기 제1 절연막(63a)보다 높은 식각률을 가지므로, 상기 제2 절연막(63b)은 오버에칭되어 상부를 향하는 경사진 면을 갖는다.
이는 플라즈마 반응성 이온 에칭공정과 같은 에칭공정을 이용하여 반응성의 차이로 상기 제2 절연막(63b)의 원하는 오버에칭을 실현할 수 있다.
상기 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 개구(H)는 그 폭이 600㎚이하, 나아가 50∼500㎚가 되도록 형성될 수 있다.
이어, 도7c에 도시된 바와 같이, 상기 마스크(63)를 이용하여 상기 베이스층(62)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(65a)를 형성하고, 상기 나노 코어(65a)의 표면에 순차적으로 활성층(65b) 및 제2 도전형 반도체층(65c)을 성장시킨다.
이러한 공정은 질화물 단결정을 채용한 경우에, MOCVD 또는 MBE 공정을 이용하여 구현될 수 있다. 본 공정을 통해서, 상기 노출영역에는 제1 도전형 반도체로 이루어진 나노 코어(65a)가 형성되고, 상기 활성층(65b)은 상기 제1 절연막(63a)보다는 높게 위치하도록 그 끝단이 상기 제2 절연막(63b)의 경사면(S) 상에 형성될 수 있다. 상기 제2 절연막(63b)은 상기 복수의 나노 코어(65a) 표면에 형성된 상기 활성층(65b)의 일부를 둘러쌀 수 있다.
보다 구체적으로, 상기 활성층(65b)의 끝단이 상기 제2 절연막(63b)의 경사면(S)에 위치하며, 상기 제2 도전형 반도체층(65c)의 끝단은 상기 제2 절연막(63b)의 표면으로부터 시작되도록 형성될 수 있다. 이로써, 상기 경사면(S)에 위치한 활성층(65b) 부분의 길이만큼 누설전류 경로를 연장시키므로, 누설 전류가 발생할 확률을 저감시킬 수 있다.
이와 유사한 마스크 구조를, 몰드를 이용한 제조방법을 통해서 구현할 수 있다. 도8a 및 도8b에는 도7c에 도시된 나노 발광구조물을 얻기 위한 다른 형태의 3층 마스크(몰드)를 설명하기 위한 공정별 단면도이다.
도8a에 도시된 바와 같이, 상기 기판(81) 상에 베이스층(82)이 제공되며, 상기 베이스층(82) 상에는 다층구조의 마스크(83)를 형성한다.
본 실시예에 채용된 마스크(83)는, 상기 베이스층(82) 상에 순차적으로 형성된 제1 내지 제3 절연막(83a,83b,83c)을 포함한다. 상기 제1 및 제2 절연막(83a.83b)은 전기적인 절연성을 갖는 물질이며, 상기 제3 절연막(83c)도 절연 물질일 수 있다.
본 실시예에 채용된 제1 내지 제3 절연막(83a,83b,83c)은, 제1 식각공정에서, 식각률이 제1 절연막(83a), 제2 절연막(83b) 및 제3 절연막(83c) 순서로 높으면서, 제2 식각공정에서 상기 제3 절연막(83c)이 선택적으로 제거될 수 있는 정도로 낮은 식각률을 갖는 조건을 만족하도록 선택된다. 상기 제1 식각공정은 개구(H)를 형성하는 공정으로서 제2 절연막(83b)에 경사면(S)을 도입하는 공정이며, 상기 제2 식각공정은 나노 발광구조물의 표면이 노출되도록 몰드를 부분적으로 제거하는 공정일 수 있다.
이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다. 예를 들어, 상기 제1 내지 제3 절연막(83a,83b,83c)을 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있다. 여기서, 고밀도는 공극이 거의 없거나 상대적으로 낮은 공극밀도를 갖는 경우일 수 있으며, 저밀도는 상대적으로 높은 공극밀도를 갖는 경우일 수 있다.
상기 제1 내지 제3 절연막(83a,83b,83c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 절연막(83a,83b)은 상기 제3 절연막(83c)의 두께보다 작은 두께를 갖는다. 상기 제2 절연막(83b)에 의한 식각 정지 레벨은 상기 베이스층(82) 표면으로부터 상기 마스크(83)의 전체 높이, 상기 제1 내지 제3 절연막(83a,83b,83c)의 총 두께의 1/3 이하의 지점에 위치할 수 있다.
도8b에 도시된 바와 같이, 상기 3층 구조의 마스크(83)에 복수의 개구(H)를 형성할 수 있다.
상기 베이스층(82) 상에 순차적으로 형성된 제1 내지 제3 절연막(83a,83b,83c)에 상기 베이스층(82)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
앞선 설명한 바와 같이, 복수의 개구(H)를 형성하는 식각조건(1차)에서, 상기 제1 내지 제3 절연막(83a,83b,83c)은 순차적으로 낮은 식각률을 가지므로, 도시된 바와 같이, 상기 제3 절연막(83c)의 개구의 폭은 상기 제1 절연막(83a)의 개구의 폭보다 크고 제2 절연막(83b)이 상부로 경사면을 갖는 형태로 제공될 수 있다.
예를 들어, 앞서 언급한 바와 같이, 상기 마스크(83)는 각각 SiN-SiO2(저밀도)-SiO2(고밀도)로 구현할 수 있으며, 이 경우에 플라즈마 반응성 이온 에칭을 이용하는 딥 에칭 공정을 적용할 수 있다. 적절한 반응성 에칭조건과 밀도의 차이를 이용하여 도5b에 도시된 개구와 다른 프로파일을 얻을 수 있다. 이러한 몰드로 사용되는 3층 마스크(83)도 도6에 도시된 나노 발광구조물을 얻는데 사용될 수 있다.
상술된 실시형태에서는, 누설전류 경로를 제2 도전형 반도체층으로부터 나노 코어에 이르는 경로를 중심으로 개선하는 방안을 제안하였다. 하지만, 실제 영향을 미치는 누설전류 경로는 이 외에도 메탈 전극(콘택전극)으로부터 나노 코어에 이르는 경로도 역시 누설전류 특성에 영향을 미칠 수 있다. 이 경우에는 누설전류 경로는 활성층 외에도 메탈에 비해 상대적으로 낮은 전도도를 갖는 제2 도전형 반도체층도 고려되어야 한다.
이하, 본 발명의 다른 실시형태로서, 콘택전극으로부터 나노 코어에 이르는 누설전류 경로를 확장하는 방안을 설명한다.
도9는 본 발명의 또 다른 실시형태에 채용되는 나노 발광구조물을 나타내는 측단면도이다.
도9에 도시된 나노 발광구조물(95)은 제1 도전형 반도체로 이루어진 베이스층(92)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(95a)와 그 나노 코어(95a)의 표면에 순차적으로 형성된 활성층(95b) 및 제2 도전형 반도체층(95c)을 포함한다.
도9에 도시된 나노 발광구조물(95)과 절연막 구조는 도1에 도시된 나노구조 반도체 발광소자의 일부분으로 이해할 수 있다. 도1을 참고하여 기재된 각 구성요소의 설명은 반대되는 설명이 없는 한, 본 실시형태의 설명으로서 결합될 수 있다.
본 실시형태는 도1에 도시된 실시형태와 유사하게, 상기 베이스층(92) 상에는 제1 절연막(93a)이 형성된다. 상기 제1 절연막(93a)은 상기 베이스층(92)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(93a) 상에는 제2 절연막(93b)이 형성된다. 상기 제2 절연막(93b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(93a,93b)은 하나의 마스크(93)로 제공될 수 있다. 상기 제1 및 제2 절연막(93a,93b)은 반도체 공정에 사용될 수 있는 절연체가 사용될 수 있다. 예를 들어, SiO2 또는 SiNx와 같은 절연물질일 수 있다.
도9에 도시된 바와 같이, 상기 제2 개구(H2)의 폭(Wb)은 상기 제1 개구(H1)의 폭(Wa)보다 크며, 상기 제2 개구(H2)에 의해 상기 제1 개구(H1) 주위를 따라 상기 제1 절연막(93a) 부분이 노출될 수 있다.
상기 제1 개구(H1)에 의해 상기 베이스층(92)의 노출된 영역이 제공되며, 상기 노출영역에는 제1 도전형 반도체로 이루어진 복수의 나노 코어(95a)와 함께, 나노 코어(95a)의 표면에 활성층(95b) 및 제2 도전형 반도체층(95c)이 순차적으로 형성된다.
상기 나노 코어(95a)는 상기 베이스층(92)의 표면으로부터 형성되지만, 상기 활성층(95b) 및 제2 도전형 반도체층(95c)은 상기 제1 절연막(93a)보다는 높은 위치에 형성된다. 상기 제2 절연막(93b)은 상기 복수의 나노 코어(95a) 표면에 형성된 상기 활성층(95b) 및 제2 도전형 반도체층(95c)을 둘러싸며, 상기 나노 발광 구조물(95)의 주위를 따라 상기 제2 절연막(93b)의 제2 개구(H2)가 정의된다.
한편, 상기 제2 도전형 반도체층(95c)에 전기적으로 접속된 콘택 전극(96)은 상기 제2 절연막(93b)보다 높은 위치에 있는 상기 제2 도전형 반도체층(95c)의 표면에 형성된다.
이러한 구조에서도, 콘택 전극(96)과 나노 코어(95a) 사이의 누설전류경로는 변경될 수 있다.
보다 구체적으로, 상기 제2 절연막(93b)의 개구에 해당되어 콘택전극(96)과 직접 접촉하지 않는 제2 도전형 반도체층(95c)의 연장된 부분(=제2 절연막 두께(t))과, 상기 제2 도전형 반도체층(95c)과 활성층(95b)의 두께만큼으로 연장된 경로(d)를 갖는다. 이러한 연장된 경로(d)에 의해 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
이러한 나노 발광 구조물은 앞서 설명한 바와 같이, 마스크를 몰드로 이용하는 나노구조 반도체 발광소자의 제조방법에서 마스크를 식각률이 상이한 다층 절연막을 이용하여 용이하게 구현할 수 있다. 도10a 내지 도10e에는 도9에 도시된 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도10a에 도시된 바와 같이, 상기 기판(91) 상에 베이스층(92)이 제공되며, 상기 베이스층(92) 상에는 복수의 개구(H)를 갖는 1차 마스크(93')를 형성한다.
본 실시예에 채용된 1차 마스크(93)는, 상기 베이스층(92) 상에 순차적으로 형성된 제1 및 제3 절연막(93a,93c)을 포함한다. 상기 제1 절연막(93a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제3 절연막(93c)도 절연 물질일 수 있다.
특정 식각 조건에서 상기 제1 절연막(96a)은 상기 제3 절연막(93c)의 식각률보다 낮은 식각률을 가져 식각정지층으로 작용할 수 있다. 이러한 식각률의 차이는 물질의 종류 및 밀도(공극밀도) 중 적어도 하나를 이용하여 구현할 수 있다.
상기 제1 및 제3 절연막(93a,93c)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다.
상기 베이스층(92) 상에 순차적으로 형성된 제1 및 제3 절연막(93a,93c)에 상기 베이스층(92)의 일부 영역이 노출되도록 복수의 개구(H)를 형성한다.
다음으로, 도10b에 도시된 바와 같이, 상기 복수의 개구(H)가 충진되도록 상기 베이스층(92)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(95a)를 형성한다.
상기 나노 코어(95a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 예를 들어, n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 나노 코어를 구성하는 제1 도전형 반도체는 상기 베이스층(92)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(92)과 상기 나노 코어(95a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(95a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(93)는 성장되는 질화물 단결정의 몰드로 작용하여 개구의 형상에 대응되는 나노 코어(95a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 1차 마스크(93')에 의해 상기 개구(H)에 노출된 베이스층(92) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충진하게 되고, 충진되는 질화물 단결정은 그 개구의 형상에 대응되는 형상을 가질 수 있다.
이어, 도10c에 도시된 바와 같이, 상기 복수의 나노 코어(95a)의 측면이 노출되도록 상기 식각정지층을 이용하여 상기 1차 마스크(93')를 부분적으로 제거하고 열처리공정을 적용할 수 있다.
본 실시예에서는, 상기 제3 절연막(93c)이 선택적으로 제거될 수 있는 조건으로 식각 공정을 적용하여 상기 제3 절연막(93c)만을 제거하고, 상기 제1 절연막(93a)이 잔류시킬 수 있다. 상기 제1 절연막(93a)은 본 식각공정에서는 식각정지층으로 채용되며, 후속 성장공정에서는 활성층(95b) 및 제2 도전형 반도체층(95c)이 상기 베이스층(92)과 접속되는 것을 방지하는 역할을 할 수 있다.
본 예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다. 도10c에는 열처리되어 표면의 결정성이 개선된 나노 코어(95a')가 도시되어 있다.
상기 마스크(95)를 부분적으로 제거한 후에, 나노 코어(95a)의 표면을 일정한 조건에서 열처리하여 나노 코어(95a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 열처리 공정은 도11a 및 도11b를 참조하여 설명할 수 있다. 도11a 및 도11b는 도10c의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도11a는 도10b에서 얻어진 나노 코어(95a)로 이해할 수 있다. 상기 나노 코어(95a)는 개구의 형상에 따라 정해지는 결정면을 갖는다. 개구(H)의 형상에 따라 달리하지만, 대체로 이렇게 얻어진 나노 코어(95a)의 표면은 상대적으로 안정적이지 못한 결정면을 가지며, 후속 결정성장에 유리한 조건이 아닐 수 있다.
본 실시예와 같이, 개구가 원기둥인 로드형상일 경우에, 도11a에 도시된 바와 같이, 나노 코어(95a)의 측면은 특정한 결정면이 아닌 곡면을 갖는다.
이러한 나노 코어를 열처리하면 그 표면의 불안정한 결정이 재배열되면서 도11b와 같이, 반극성 또는 비극성과 같은 안정적인 결정면을 가질 수 있다. 열처리 조건은 600℃이상, 특정 예에서는 800∼1200℃에서 수초 내지 수십분(1초∼60분) 실행함으로써 원하는 안정된 결정면으로 전환시킬 수 있다.
본 열처리 공정은 기판 온도가 600℃보다 낮으면 나노 코어의 결정 성장 및 재배열이 어려워 열처리 효과를 기대하기 힘들며, 1200℃보다 높으면 GaN 결정면으로부터 질소(N)가 증발하여 결정 품질이 저하될 수 있다. 또한, 1초보다 짧은 시간에서는 충분한 열처리 효과를 기대하기 어려우며, 수십분, 예를 들어 60분보다 긴 시간 동안의 열처리는 제조 공정의 효율을 저하시킬 수 있다.
예를 들어, 상기 사파이어 기판의 C(0001)면(실리콘기판일 경우에 (111)면)상에 성장시킨 경우에, 도11a에 도시된 원기둥 형상인 나노코어(95)를 상술된 적정한 온도 범위에서 열처리함으로써 불안정한 결정면인 곡면(측면)은 안정적인 결정면인 비극성면(m면)을 갖는 육각형 결정 기둥(도11b의 95')으로 전환될 수 있다. 이러한 결정면의 안정화 과정은 고온의 열처리과정에 의해 실현될 수 있다.
이러한 원리는 명확히 설명되기 어려우나, 고온에서 표면에 위치한 결정이 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
특히, 재성장 관점에서 설명하면, 챔버 내에서 소스 가스가 잔류한 분위기에서 열처리 공정이 수행되거나 소량의 소스가스를 의도적으로 공급하는 조건에서 열처리될 수 있다. 예를 들어, 도11a에 도시된 바와 같이, MOCVD 챔버의 경우에, TMGa과 NH3가 잔류하고, 이러한 잔류 분위기에서 열처리함으로써 나노 코어의 표면에 소스가스가 반응하여 안정적인 결정면을 갖도록 부분적인 재성장이 이루어질 수 있다. 이러한 재성장으로 인하여, 열처리된 나노 코어(95a')의 폭이 열처리 전의 나노 코어(95a)의 폭보다 다소 커질 수 있다.
이와 같이, 추가적인 열처리 공정을 도입함으로써, 나노 코어의 결정성을 향상시키는데 기여할 수 있다. 즉, 이러한 열처리 공정을 통해 마스크 제거 후 나노 코어의 표면에 존재하는 비균일성(예, 결함(defect) 등)을 제거할 뿐만 아니라 내부 결정의 재배열을 통해서 결정의 안정성을 크게 향상시킬 수 있다. 이러한 열처리 공정은 마스크를 제거한 후 챔버 안에서 나노 코어의 성장공정과 유사한 조건으로 실행될 수 있다. 예를 들어, 열처리 온도(예, 기판 온도)는 800∼1200℃ 사이에서 수행될 수 있으나, 600℃ 이상의 열처리공정에서도 유사한 효과를 기대할 수 있다.
이어, 도10d에 도시된 바와 같이, 상기 복수의 나노 코어(95a')의 표면에 활성층(95b) 및 제2 도전형 반도체층(95c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(95)은 제1 도전형 반도체가 나노 코어(95a')와, 나노 코어(95a')를 감싸는 활성층(95b) 및 제2 도전형 반도체층(95c)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 활성층(95b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 또는 GaN/AlGaN 구조가 사용될 수 있으며, 필요에 따라 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다.
상기 제2 도전형 반도체층(95c)은 p형 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다. 상기 제2 도전형 반도체층(95c)은 활성층(95b)과 인접한 부분에 전자 차단층(미도시)을 더 포함할 수 있다. 상기 전자차단층(미도시)은 복수의 서로 다른 조성의 AlxInyGa1 -x- yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 적층한 구조 또는 AlyGa(1-y)N(0≤y<1)로 구성된 1층 이상의 층을 가질 수 있으며, 활성층(95b)보다 밴드갭이 커서 제2 도전형(p형) 반도체층(95c)으로 전자가 넘어가는 것을 방지한다.
다음으로, 도10e에 도시된 바와 같이, 상기 제1 절연막(93a) 상에 제2 절연막을 형성하여 2차 마스크(93)를 형성한다.
상기 제2 절연막(93b)은 SiO2 또는 SiN와 같은 절연물질일 수 있다. 본 실시예에서, 상기 제2 절연막(93b)은 상기 제1 절연막(93a)과 동일한 물질일 수 있다. 상기 제2 절연막(93b)은 상기 활성층(95b) 및 상기 제2 도전형 반도체층(95c)이 형성된 후에 제공되므로, 상기 나노 발광구조물(95)을 둘러싸도록 형성될 수 있다.
이어, 도10f에 도시된 바와 같이, 상기 2차 마스크(93)를 이용하여 상기 도전형 반도체층(95c)의 표면에 콘택 전극(96)을 형성한다.
상기 콘택 전극(96)은 상기 나노 발광구조물(95)의 표면에 시드층(미도시)을 형성한 후에, 전기도금을 실시하여 얻어질 수 있다. 이러한 시드층(미도시)은 제2 도전형 반도체층(95c)과 오믹콘택을 실현할 수 있는 적절한 물질을 채용할 수 있다.
이러한 구조에서도, 콘택 전극(96)과 나노 코어(95a) 사이의 누설전류 경로는 상기 제2 절연막(93b)의 개구에 해당되어 콘택전극과 직접 접촉하지 않는 제2 도전형 반도체층(95c)의 연장된 부분(=제2 절연막(93b) 두께(t))과, 상기 제2 도전형 반도체층(95c)과 활성층(95b)의 두께만큼으로 연장된 경로(d)를 갖는다. 이와 같이, 연장된 경로(d)에 의해서 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
필요한 경우에, 콘택 전극(96)을 형성한 후에, 상기 콘택 전극(96)이 평탄한 상면을 갖도록 연마공정을 적용할 수 있다.
본 실시예에서 사용된 콘택 전극(96)은 반사성 금속층을 도입한 형태이며, 광을 기판 방향으로 추출하기 위한 것으로 이해할 수 있으나, 이에 한정되지 아니하며, 상기 콘택 전극(96)은 ZnO, 그래핀, ITO와 같은 투명 전극물질을 채용하여 광을 나노 발광구조물(95) 방향으로 추출시킬 수도 있다.
본 실시예에서는, 상기 나노 발광구조물(95) 사이 공간에 콘택 전극(96)을 충전한 형태를 예시하였으나, 콘택전극을 나노 발광구조물 표면을 따라 얇은 층 형태로 제공하고, 전기적 절연성을 갖는 충전물질을 충전하는 방식으로 구현될 수도 있다.
상술된 실시형태에서, 상기 제2 절연막(93b)은 추가적인 증착공정에 의해 형성되지 않고, 제1 절연막(93a)에 대한 표면 산화 공정에 의해 제공될 수 있다. 이러한 실시형태는 도12에 예시되어 있다.
도12에 도시된 나노 발광구조물(125)은 제1 도전형 반도체로 이루어진 베이스층(122)에 형성되며, 제1 도전형 반도체로 이루어진 나노 코어(125a)와 그 나노 코어(125a)의 표면에 순차적으로 형성된 활성층(125b) 및 제2 도전형 반도체층(125c)을 포함한다.
도12에 도시된 나노 발광구조물(125)과 절연막 구조는 도9에 도시된 실시형태와 유사하게, 상기 베이스층(122) 상에는 제1 절연막(123a)이 형성된다. 상기 제1 절연막(123a)은 상기 베이스층(122)의 일부 영역이 노출된 복수의 제1 개구(H1)를 갖는다. 상기 제1 절연막(123a) 상에는 제2 절연막(123b)이 형성된다. 상기 제2 절연막(123b)은 상기 제1 개구(H1)에 대응되는 위치에 배열된 제2 개구(H2)를 갖는다. 이와 같이, 상기 제1 및 제2 절연막(123a,123b)은 하나의 마스크(123)로 제공될 수 있다.
본 실시형태에서, 상기 제2 절연막(123b)은 상기 제1 절연막(123a)의 표면을 산화처리하여 얻어진 절연막일 수 있다. 예를 들어, 제1 절연막(123a)이 SiNx인 경우에 SiON과 같은 산질화물일 수 있다.
도12에 도시된 바와 같이, 상기 활성층(125b) 및 제2 도전형 반도체층(125c)은 상기 제1 절연막(123a)보다는 높은 위치에 형성된다. 상기 제2 절연막(123b)은 상기 복수의 나노 코어(125a) 표면에 형성된 상기 활성층(125b) 및 제2 도전형 반도체층(125c)을 둘러싸며, 상기 나노 발광 구조물(125)의 주위를 따라 상기 제2 절연막(123b)의 제2 개구(H2)가 정의될 수 있다.
한편, 상기 제2 도전형 반도체층(125c)에 전기적으로 접속된 콘택 전극(126)은 상기 제2 절연막(123b)보다 높은 위치에 있는 상기 제2 도전형 반도체층(125c)의 표면에 형성된다. 이러한 구조에서도, 콘택 전극(126)과 나노 코어(125a) 사이의 누설전류경로는 상기 제2 절연막(123b)의 개구에 해당되어 콘택전극(126)과 직접 접촉하지 않는 제2 도전형 반도체층(125c)의 연장된 부분(=제2 절연막(123b) 두께(t))과, 상기 제2 도전형 반도체층(125c)과 활성층(125b)의 두께만큼으로 연장된 경로(d)를 갖는다. 이러한 연장된 경로(d)에 의해 누설 전류가 발생할 확률을 크게 저감시킬 수 있다.
본 발명에 채용되는 나노 발광 구조물은 측면이 베이스층의 표면과 수직인 면으로 예시되어 있으나, 일정한 경사각을 갖는 측면을 가질 수도 있다. 이러한 경사진 측면은 나노 발광 구조물로부터 광을 추출하는데 유리할 수 있다.
이러한 경사진 측면을 갖는 나노 발광구조물은 다양한 방식으로 제조할 수 있다. 예를 들어, 마스크를 몰드 구조로 이용하는 방법에서는 마스크의 개구 형상을 적절한 경사면을 갖도록 제공함으로써 개구 형상에 대응되는 경사진 측면을 갖는 나노 코어를 제공할 수 있으며, 활성층과 제2 도전형 반도체층을 일정한 두께로 성장시킴으로써 최종적으로 원하는 경사진 측면을 갖는 나노 발광 구조물을 제공할 수 있다.
상술된 실시예에 의해 제조된 나노구조 반도체 발광소자는 다양한 형태의 전극구조를 가질 수 있다. 도13a 내지 도13f에는 나노구조 반도체 발광소자의 전극형성공정의 일 예를 나타내는 주요 공정별 단면도이다.
도13a에 도시된 바와 같이, 콘택 전극(96')을 나노 발광구조물(95) 상에 형성할 수 있다.
도13a에 도시된 나노 발광구조물(95)는 전극 형성 영역(E1,E2)에 미리 나노 발광구조물(95)을 형성하지 않는 점만을 제외하고 도10e에 도시된 동일한 것으로 이해할 수 있다.
상기 콘택전극(96')은 상기 제2 도전형 반도체층(95c)과 오믹콘택을 실현할 수 있는 오믹컨택 물질로 형성될 수 있다. 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt 및 Au 중 적어도 하나를 포함할 수 있으며, 단일층 또는 복수의 층으로 제공될 수 있다. 이러한 전극물질 외에도, 상기 콘택 전극(96')은 ITO와 같은 투명 전극물질을 채용할 수 있으며, 필요에 따라 ZnO 또는 그래핀도 사용될 수도 있다.
이어, 도13b에 도시된 바와 같이, 상기 콘택전극(96') 상에 절연성 보호층(97)을 형성할 수 있다.
상기 절연성 보호층(97)은 반도체 공정으로 페시베이션구조를 제공할 수 있는 전기적 절연물질이면 사용될 수 있다. 이러한 절연성 보호층(97)으로는 SiO2 또는 SiNx과 같은 절연성 보호층이 사용될 수 있다. 구체적으로, 상기 절연성 보호층(97)으로서, 나노 발광구조물(95) 사이의 공간의 충전을 용이하게 실현하도록, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric)물질이 사용될 수 있다.
다음으로, 도13c에 도시된 바와 같이, 절연성 보호층(97)을 선택적으로 제거하여 베이스층(92)의 일부 영역(O)을 노출시킬 수 있다.
상기 베이스층(92)의 상기 노출된 영역(O)은 제1 전극이 형성될 영역을 제공할 수 있다. 본 제거공정은 포토 리소그래피 공정을 이용한 식각공정에 의해 구현될 수 있다. 식각되는 영역(O)에 나노 발광구조물(95)가 위치하는 경우에는 그 나노 발광구조물의 제거공정도 함께 요구되나, 본 실시예와 같이, 전극이 형성될 영역에 나노 코어(95a)를 성장시키지 않음으로써 본 공정에서 함께 제거되는 나노 발광구조물(95)이 없도록 할 수 있다.
이어, 도13d에 도시된 바와 같이, 제1 및 제2 개구(e1,e2)를 갖는 포토레지스트(PR)를 형성할 수 있다.
상기 제1 및 제2 개구(e1,e2)는 각각 제1 및 제2 전극의 형성영역을 정의할 수 있다. 본 공정에서, 상기 제1 개구(e1)는 상기 베이스층(92)의 일부를 노출하고, 상기 제2 개구(e2)는 콘택전극(96')의 일부를 노출시킬 수 있다.
다음으로, 도13e에 도시된 바와 같이, 상기 제1 및 제2 개구(e1,e2)에 제1 및 제2 전극(99a,99b)을 형성한다. 본 공정에서 사용되는 전극 물질은 제1 및 제2 전극(99a,99b)의 공통 전극물질이 사용될 수 있다. 예를 들면, 상기 제1 및 제2 전극(99a,99b)을 위한 물질은 Au, Ag, Al, Ti, W, Cu, Sn, Ni, Pt, Cr, ZnO, ITO, 그래핀, Sn, TiW, AuSn 또는 이들의 공융 금속을 포함할 수 있다.
이어, 도13f에 도시된 바와 같이, 추가적으로 페시베이션층(98)을 형성할 수 있다. 상기 페시베이션층(98)은 절연성 보호층(97)과 함께 나노 발광구조물(95)을 보호는 보호층으로 제공될 수 있다. 상기 페시베이션층(98)은 노출된 반도체 영역을 커버하여 보호할 뿐만 아니라, 상기 제1 및 제2 전극(99a,99b)을 견고하게 유지시킬 수 있다. 상기 페시베이션층(98)은 상기 절연성 보호층(97)과 동일하거나 유사한 물질이 사용될 수 있다.
도14a 내지 도14e는 특정 예의 마스크(163)를 이용하여 나노 발광구조물을 형성하는 공정을 설명하는 주요공정별 단면도이다.
도14a에 도시된 바와 같이, 마스크(163)를 이용하여 베이스층(162) 상에 나노 코어(165a)를 성장시킬 수 있다. 상기 마스크(163)는 아래로 갈수록 좁아지는 폭의 개구(H)를 갖는다. 상기 나노 코어(165a)는 상기 개구의 형상에 대응되는 형상으로 성장될 수 있다.
상기 나노 코어(165a)의 결정 품질을 더 향상시키기 위해서, 성장 중 1회 이상의 열처리 공정을 도입할 수 있다. 특히, 성장 중 나노 코어(165a)의 상단 표면이 육각 피라미드의 결정면으로 재배열시킴으로써 보다 안정적인 결정구조를 갖출 수 있으며, 후속 성장되는 결정의 높은 품질을 보장할 수 있다.
이러한 열처리 공정은 앞서 설명된 온도 조건에서 수행될 수 있다. 예를 들어, 공정 편의를 위해서 나노 코어(165a)의 성장온도와 동일하거나 유사한 온도 조건에서 수행될 수 있다. 또한, NH3 분위기에서 상기 나노 코어(165a)의 성장 압력과 온도와 동일하거나 유사한 수준의 압력/온도를 유지하면서 TMGa와 같은 금속 소스를 중단하는 방식으로 수행될 수 있다. 이러한 열처리공정은 수 초 내지 수십 분(예, 5초∼30분)동안에 지속될 수 있으나, 약 10초 ∼ 약 60초의 지속시간으로도 충분한 효과를 얻을 수 있다.
이와 같이, 나노 코어(165a)의 성장과정에서 도입되는 열처리공정은 나노 코어(165a)를 빠른 속도로 성장될 때에 야기되는 결정성의 퇴보를 방지할 수 있으므로, 빠른 결정 성장과 함께 우수한 결정품질을 함께 도모할 수 있다.
이러한 안정화를 위한 열처리 공정 구간의 시간과 횟수는 최종 나노 코어의 높이와 직경에 따라 다양하게 변경될 수 있다. 예를 들어, 개구의 폭이 300∼400㎚이고, 개구의 높이(마스크 두께)가 약 2.0㎛인 경우에, 중간지점인 약 1.0㎛에서 약 10 초 ∼ 약 60 초의 안정화 시간을 삽입하여 원하는 고품질의 코어를 성장시킬 수 있다. 물론, 이러한 안정화 공정은 코어 성장 조건에 따라 생략할 수도 있다.
이어, 도14b에 도시된 바와 같이, 상기 나노 코어(165a)의 상단에 고저항층인 전류억제 중간층(164)을 형성할 수 있다.
상기 나노 코어(165a)를 원하는 높이로 형성한 후에, 상기 마스크(163)를 그대로 둔 채로 상기 나노 코어(165a)의 상단 표면에 전류억제 중간층(164)을 형성할 수 있다. 이와 같이, 마스크(163)를 그대로 이용함으로써 별도의 마스크를 형성하는 공정 없이, 나노 코어(165a)의 원하는 영역(상단의 표면)에 전류억제 중간층(164)을 용이하게 형성할 수 있다.
상기 전류억제 중간층(164)은 고의적으로 도프되지 않거나 상기 나노 코어(165a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(165a)가 n형 GaN일 경우에, 상기 전류억제 중간층(164)은 언도프 GaN 또는 p형 불순물인 Mg를 도프한 GaN일 수 있다. 이 경우에, 동일한 성장공정에서 불순물의 종류만을 전환함으로써 나노 코어(165a)와 전류억제 중간층(164)을 연속적으로 형성할 수 있다. 예를 들어, n형 GaN 나노 코어의 성장과 동일한 조건에서 Si 도핑을 중지하고 Mg을 주입하여 약 1분 정도 성장시킬 경우 전류억제 중간층(164)은 약 200㎚ ∼ 약 300㎚의 두께(t)를 갖도록 형성할 수 있으며, 이러한 전류억제 중간층(164)은 수 ㎂ 이상의 누설전류를 효과적으로 차단시킬 수 있다. 이와 같이, 본 실시예와 같은 몰드방식 공정에서는 전류억제 중간층의 도입공정이 간소화하게 구현될 수 있다.
이어, 도14c에 도시된 바와 같이, 상기 복수의 나노 코어(165a)의 측면이 노출되도록 상기 식각정지층인 제1 물질층(163a)까지 상기 마스크(163)를 제거한다.
본 실시예에서는, 상기 제2 물질층(163b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 물질층(163b)만을 제거하고 상기 제1 물질층(163a)이 잔류시킬 수 있다. 상기 잔류한 제1 물질층(163a)은 후속 성장공정에서는 활성층 및 제2 도전형 반도체층이 상기 베이스층(162)과 접속되는 것을 방지하는 역할을 한다.
본 실시예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
상기 마스크의 제2 물질층(163b)을 제거한 후에, 나노 코어(165a)의 표면을 일정한 조건에서 열처리하여 나노 코어(165a)의 불안정한 결정면을 안정적인 결정면으로 전환시킬 수 있다(도11a 및 도11b 참조). 특히, 본 실시예와 같이, 나노 코어(165a)가 경사진 측벽을 갖는 개구에서 성장되므로, 그 형상에 대응하여 경사진 측벽을 갖는 형태를 가졌으나, 열처리 공정 후의 나노 코어(165a')는 도14d에 도시된 바와 같이, 결정의 재배열과 함께 재성장이 일어나서 거의 균일한 직경(또는 폭)을 가질 수 있다. 또한, 성장된 직후의 나노 코어(165a)의 상단도 불완전한 육각 피리미드 형상을 가질 수 있으나, 열처리 공정 후의 나노 코어(165a')는 균일한 표면을 갖는 육각 피라미드 형상으로 변화될 수 있다. 이와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어(165a')는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)될 수 있다.
이하, 상술된 열처리 과정에 의한 나노 코어의 재성장(재배열)의 결과를 구체적인 실험예를 통하여 설명하기로 한다.
실험예 (열처리공정)
n형 GaN 베이스층 상에 마스크로서 SiN/SiO2인 2층(각각 도15의 a와 b에 해당함)을 형성하고, 개구를 형성하였다. SiN층은 약 100㎚의 두께로 형성하고, SiO2층은 2500㎚의 두께로 형성하였다. 마스크의 개구는 포토레지스트 공정을 이용하여 C4F8과 O2 및 Ar을 조합한 플라즈마로 5분 내외로 식각하여 형성하였다. 도15는 이러한 과정을 통해 얻어진 개구의 단면을 촬영한 SEM 사진이다. 도15에 나타난 바와 같이 마스크의 개구는 아래로 향할수록 폭이 좁아지는 형상을 갖는다.
MOCVD 공정을 이용하여 상기 마스크의 개구에 나노 코어를 성장하였다. 소스가스로 TMGa와 NH3를 사용하여 기판의 온도를 약 1100℃로 유지하면서 약 20분 내외로 나노 코어를 성장하였다.
나노 코어의 결정 품질을 향상시키기 위해서, 성장 중 나노 코어의 안정화 공정(열처리공정)을 추가로 실시하였다. 즉, 원하는 나노 코어의 중간지점(약 10분)인 약 1.0㎛ 높이로 성장될 때에, TMGa 소스 공급을 중단하고, NH3 분위기에서 약 30 초 ∼ 약 50초 동안을 성장 중 기판의 온도와 유사한 온도(약 1100℃)에서 열처리를 실시하였다. 이어, 열처리 공정 전의 성장조건과 유사한 조건으로 나노 코어의 재성장을 진행하였다.
원하는 나노 코어의 성장을 완료한 후에, 마스크 중 SiO2 부분(도15의 b)을 제거하였다. 상기 나노 코어는 개구의 형상에 대응되는 형상으로서 경사진 측벽을 갖는 원기둥 구조를 갖는 것으로 나타났다(도16a 및 도16b). 원기둥 구조의 나노 코어는 약 2467㎚의 높이와 약 350㎚의 직경으로 확인되었다.
마스크 제거 후에 열처리 공정을 적용하였다. 즉, 기판 온도를 약 1100℃(1000 ~ 1200℃)로 하여 약 20분(15분 ~ 25분)동안 열처리를 실시하였다.
열처리 공정 후의 나노 코어는 결정의 재배열과 함께 재성장이 일어나서, 높이 방향으로 균일하지 않던 직경이 거의 균일해지고, 나노 코어 상단도 불완전한 육각 피리미드 형상이었으나, 열처리 공정 후에는 균일한 표면을 갖는 육각 피라미드 형상으로 변화된 것을 확인할 수 있었다(도17a 및 도17b 참조).
구체적으로, 열처리공정 전에 나노 코어의 직경(w1)은 350㎚이었으나 60㎚ 정도 증가하여 그 폭(w2: 육각형의 대면 간격)이 약 410㎚으로 증가하였다. 이보다 증가량은 작으나, 나노 코어의 높이도 3㎚정도 증가하여 약 2467㎚에서 약 2470㎚로 성장된 것을 확인할 수 있었다.
본 실험예와 같이, 마스크 제거 후에 불균일한 폭을 갖던 나노 코어는 열처리 공정을 통해서 균일한 폭을 갖는 육각 피라미드 기둥 구조로 재성장(및 재배열)되는 것을 확인할 수 있었다.
상술된 열처리 공정에서, 열처리온도(즉, 기판 온도) 및 열처리 시간 및 소스 가스 공급 여부 또는 공급량에 따라 재성장 후의 나노 코어 사이즈 및 형태는 상대적으로 변할 수 있다. 예를 들어, 1000℃이상에서 소스 가스를 중단한 상태로 5분 이상 열처리하면 나노 코어 표면에서 결정 재배열이 일어나면서 에칭효과(즉, N 증발)로 인해 나노 코어의 크기 변화를 감소시킬 수도 있다. 상기 나노 코어의 직경의 변화는 공정시간, 조건 및 비용을 고려하여 50% 이하 수준으로 유지할 수 있다. 상술된 바와 같이, 열처리 공정을 통해 다수의 나노 코어의 직경(또는 폭)의 균일도는 95% 이상으로 유지할 수 있다. 이 경우에, 상기 마스크의 개구 사이즈가 동일한 그룹에서 성장된 각 나노 코어의 직경은 실질적으로 서로 동일한 수준으로 형성할 수 있다.
상술된 실시예에 따른 나노 반도체 발광소자는 다양한 패키지로 구현될 수 있다.
도18 및 도19는 상술된 반도체 발광소자를 채용한 패키지의 일 예를 나타낸다.
도18에 도시된 반도체 발광소자 패키지(500)는 반도체 발광소자(501), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)을 포함할 수 있다.
상기 반도체 발광소자(501)는 상술된 나노 반도체 발광소자일 수 있다. 상기 반도체 발광소자(501)는 리드 프레임(503)에 실장되어 와이어(W)를 통하여 리드 프레임(503)과 전기적으로 연결될 수 있다.
필요에 따라, 반도체 발광소자(501)는 리드 프레임(503) 아닌 다른 영역, 예를 들어, 패키지 본체(502)에 실장될 수 있다. 또한, 패키지 본체(502)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(501)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(505)가 형성될 수 있다.
도19에 도시된 반도체 발광소자 패키지(600)는 반도체 발광소자(601), 실장 기판(610) 및 봉지체(603)를 포함할 수 있다.
상기 반도체 발광소자(601)의 표면 및 측면에는 파장변환부(602)가 형성될 수 있다. 상기 반도체 발광소자(601)는 실장 기판(610)에 실장되어 와이어(W)를 통하여 실장 기판(610)과 전기적으로 연결될 수 있다.
실장 기판(610)은 기판 본체(611), 상부 전극(613) 및 하부 전극(614)과 상부 전극(613)과 하부 전극(614)을 연결하는 관통 전극(612)을 포함할 수 있다. 실장 기판(610)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(610)의 구조는 다양한 형태로 응용될 수 있다.
파장 변환부(602)는 형광체나 양자점 등을 포함할 수 있다. 봉지체(603)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(603) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
상술된 실시예에 따른 나노구조 반도체 발광소자 및 이를 구비한 패키지는 다양한 응용제품에 유익하게 적용될 수 있다.
도20 및 도21은 본 발명의 실시예에 따른 나노구조 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도20을 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 구비한 패키지를 사용할 수 있다.
도20에 도시된 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도21에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도22는 본 발명의 실시예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도22에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(5010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시예에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도23은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도23을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램프(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 본체부(4006)과, 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정시키는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막;
    상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어;
    상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 형성된 활성층;
    상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 형성된 활성층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막; 및
    상기 제2 절연막보다 높게 위치한 상기 활성층의 표면에 형성된 제2 도전형 반도체층;을 포함하는 나노구조 반도체 발광소자.
  2. 제1항에 있어서,
    상기 활성층은 상기 제2 개구의 내부측벽을 따라 형성된 것을 특징을 하는 나노구조 반도체 발광소자.
  3. 제1항에 있어서,
    상기 제2 개구는 상기 제1 개구의 사이즈보다 큰 사이즈를 가지며,
    상기 제2 개구에 의해 상기 제1 개구 주위의 상기 제1 절연막 부분이 노출되는 것을 특징으로 하는 나노구조 반도체 발광소자.
  4. 제3항에 있어서,
    상기 나노 코어 중 상기 제2 개구에 위치한 영역은 그 상부 및 하부영역보다 큰 단면적을 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  5. 제1항에 있어서,
    상기 제2 개구의 내부 측벽은 상부를 향해 경사진 면을 가지며,
    상기 활성층의 끝단은 상기 경사진 면 상에 위치하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  6. 제1항에 있어서,
    상기 제1 및 제2 절연막은 동일한 식각 조건에서 상이한 식각률을 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  7. 제6항에 있어서,
    상기 제1 및 제2 절연막은 서로 다른 물질이거나, 서로 다른 공극밀도를 갖는 것을 특징으로 하는 나노구조 반도체 발광소자.
  8. 제1항에 있어서,
    상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어진 것을 특징으로 하는 나노구조 반도체 발광소자.
  9. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 형성되며, 상기 베이스층의 일부 영역이 노출된 복수의 제1 개구를 갖는 제1 절연막;
    상기 베이스층의 노출된 영역 각각에 형성되며, 제1 도전형 반도체로 이루어진 복수의 나노 코어;
    상기 제1 절연막보다 높게 위치한 상기 복수의 나노 코어의 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층;
    상기 제1 절연막 상에 형성되며, 상기 복수의 나노 코어와 그 표면에 순차적으로 형성된 활성층 및 제2 도전형 반도체층을 둘러싸는 복수의 제2 개구를 갖는 제2 절연막; 및
    상기 제2 절연막보다 높게 위치하며, 상기 제2 도전형 반도체층에 접속된 전극;을 포함하는 나노구조 반도체 발광소자.
  10. 제9항에 있어서,
    상기 제2 절연막은 상기 제1 절연막의 물질을 산화시켜 얻어진 물질로 이루어진 것을 특징으로 하는 나노구조 반도체 발광소자.
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