KR20150097322A - 나노구조 반도체 발광소자 - Google Patents

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Abstract

본 발명의 일 실시 예는, 나노구조 반도체 제1 도전형 반도체로 이루어진 베이스층, 상기 제1 도전형 반도체 베이스층 상에 배치되며, 상기 제1 도전형 반도체 베이스층이 노출된 복수의 개구부를 가지는 마스크층, 상기 복수의 개구부 상에 배치되며, 각각 제1 도전형 반도체로 이루어진 나노 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들 및 적어도 일부가 상기 제2 도전형 반도체층 아래에 위치하도록 상기 마스크층 상에 배치되는 다결정성 전류억제층을 포함하는 나노구조 반도체 발광소자를 제공한다.

Description

나노구조 반도체 발광소자 {NANO-STURUCTURE SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 나노구조 반도체 발광소자에 관한 것이다.
발광다이오드(Light emitting diode: LED)와 같은 반도체 발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 전자와 정공이 재결합하며 발생하는 에너지를 광으로 변환하여 방출한다. 종래의 광원에 비해 긴 수명, 낮은 소비전력, 빠른 응답 속도, 환경 친화성 등의 장점을 갖는 LED는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있다.
최근에는 새로운 반도체 발광소자 기술로서, 결정성이 향상될 뿐만 아니라, 나노 구조물에 의해 실질적인 발광 면적이 증가하여 발광 효율이 개선될 수 있는 나노 구조물을 이용한 반도체 발광소자의 개발 되고 있다.
당 기술분야에서는 나노 발광구조물에 의해 야기될 수 있는 누설전류 문제를 해결하고 방출 광의 파장변화 문제를 완화할 수 있는 새로운 나노구조 반도체 발광소자가 요구되고 있다.
상기한 기술적 과제를 실현하기 위해서, 본 발명의 일 실시 예는, 제1 도전형 반도체로 이루어진 베이스층, 상기 베이스층 상에 배치되며 상기 베이스층이 노출된 복수의 개구부를 가지는 마스크층, 상기 복수의 개구부 상에 각각 배치되며 각각 제1 도전형 반도체로 이루어진 나노 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들 및 적어도 일부가 상기 제2 도전형 반도체층 아래에 위치하도록 상기 마스크층 상에 배치되는 다결정성 전류억제층을 포함하는 나노구조 반도체 발광소자를 제공한다.
상기 제2 도전형 반도체층은 상기 활성층 상에 배치된 전하차단층과 상기 전하차단층 상에 배치된 제2 도전형 콘택층을 포함할 수 있다.
상기 다결정성 전류억제층은 상기 전하차단층에 접하도록 상기 마스크층 상에 배치된 제1 다결정층 및 상기 제2 도전형 콘택층에 접하도록 상기 제1 다결정층 상에 배치된 제2 다결정층을 포함할 수 있다.
상기 제1 다결정층은 상기 전하차단층을 이루는 원소 중 적어도 하나의 원소와 상기 마스크층을 이루는 원소 중 적어도 하나의 원소를 포함할 수 있다.
상기 전하차단층은 Al을 함유한 반도체 단결정층을 포함하며, 상기 마스크층은 전기적 절연성을 갖는 실리콘 화합물을 포함하며, 상기 제1 다결정층은 Al을 함유한 실리콘 화합물의 다결정층을 포함할 수 있다.
상기 마스크층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물일 수 있다.
상기 제2 다결정층은 상기 제2 도전형 콘택층을 이루는 화합물과 동일한 화합물의 다결정층을 포함할 수 있다.
상기 다결정성 전류억제층은 30nm 내지 400nm의 두께를 가질 수 있다.
상기 본 발명의 일 실시 예에서는 상기 제2 도전형 반도체층 상에 배치되는 콘택전극층을 더 포함할 수 있으며, 상기 콘택전극층은 상기 다결정성 전류억제층 상에 배치할 수 있다.
상기 콘택전극층 상에 배치되며 상기 나노 발광구조물 사이를 채우는 충전층을 더 포함할 수 있다.
상기 나노 코어는 결정면이 서로 다른 로드부와 팁부를 가지며, 상기 나노 코어와 상기 활성층 사이에 위치하도록 상기 팁부에 배치된 전류차단중간층을 더 포함할 수 있다.
상기 전류차단중간층은 도핑되지 않거나 제2 도전형 불순물로 도프된 반도체층일 수 있다.
본 발명의 다른 실시 예는 제1 도전형 반도체로 이루어진 베이스층, 상기 베이스층 상에 배치되며, 상기 베이스층이 노출된 복수의 개구부를 가지는 절연층, 상기 복수의 개구부 상에 각각 배치되며, 각각 제1 도전형 반도체로 이루어진 나노 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물 및 상기 절연막 상에 배치되며 상기 제2 도전형 반도체층의 일부 원소를 함유하는 다결정 화합물로 이루어진 다결정성 전류억제층을 포함하는 나노구조 반도체 발광소자를 제공한다.
상기 복수의 나노 발광구조물은 질화물 반도체로 이루어지며, 상기 제2 도전형 반도체층은 Al을 함유한 질화물 반도체층을 포함하며, 상기 일부 원소는 Al을 포함할 수 있다.
상기 Al을 함유한 질화물 반도체층은 상기 활성층 상에 형성된 전하차단층이며, 상기 전류억제층은 상기 전하차단층에 접할 수 있다.
나노 발광구조물의 하단부에서의 마스크층과 반도체층 사이에서 발생하는 누설전류 문제를 개선할 수 있다. 또한, 나노 발광구조물의 상단부에 위치한 영역에서 누설전류의 패스를 효과적으로 차단하여 고효율 반도체 발광소자를 제공할 수 있다.
다만, 본 발명으로부터 얻을 수 있는 효과는 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결 수단이나 실시 예로부터 파악될 수 있는 목적이나 효과도 이에 포함된다고 할 것이다.
도 1은 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자의 측단면도이다.
도 2는 본 발명에 채용될 수 있는 제1 도전형 반도체로 이루어진 나노 코어를 나타내는 개략적인 사시도이다.
도 3a 내지 도 3d는 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 4a 및 도 4b는 본 발명에 적용될 수 있는 다양한 형상을 가지는 개구부의 예를 나타내는 마스크의 평면도이다.
도 5a 및 도 5b는 본 발명에 적용될 수 있는 제1 도전형 반도체로 이루어진 나노 코어에 대한 열처리공정을 설명하기 위한 모식도이다.
도 6은 본 발명에 따른 다른 실시 예에 따른 나노구조 반도체 발광소자의 측단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시 예에 따른 나노구조 반도체 발광소자 제조방법을 설명하기 위한 주요 공정별 단면도이다.
도 8a 및 도 8b는 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자의 누설전류 특성을 나타내는 그래프이다.
도 9a 내지 도 9d는 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자의 전극형성공정의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도 10 및 도 11은 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자를 구비한 패키지를 나타내는 측단면도이다.
도 12 및 도 13은 본 발명의 실시 예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도 14은 본 발명의 실시 예에 따른 반도체 발광소자가 채용된 조명 장치의 예를 나타낸다.
도15는 본 발명의 실시 예에 따른 반도체 발광소자가 채용된 헤드 램프의 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 예는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자의 측단면도이다.
도 1을 참조하면, 본 실시 예에 따른 나노구조 반도체 발광소자(10)는, 제1 도전형 반도체로 이루어진 베이스층(12)과 상기 베이스층 상에 배치된 복수의 나노 발광구조물(15)을 포함한다.
각각의 나노 발광구조물(15)은 제1 도전형 반도체로 이루어진 베이스층(12)으로부터 성장되어 형성된 제1 도전형 반도체로 이루어진 나노 코어(15a'), 활성층(15b) 및 제2 도전형 반도체층(15c)을 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 제1 도전형 반도체로 이루어진 베이스층(12)은 기판(11) 상에 형성되어, 나노 발광 구조물(15)의 제1 도전형 반도체로 이루어진 나노 코어(15a')를 성장시키기 위한 결정면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(15)의 일측에 공통적으로 연결되어 콘택전극의 역할을 수행할 수 있다. 상기 제1 도전형 반도체로 이루어진 베이스층(12)은 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있으며, 예를 들어, n형 불순물로 도핑된 GaN일 수 있다.
상기 기판(11)은 반도체 성장용 기판으로 제공되며, 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 사파이어의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 한편, 기판(11)으로 Si을 사용하는 경우, 대구경화에 보다 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다. 도시되지는 않았지만, 상기 기판(11)의 표면에는 광추출 효율을 향상시키기 위해 요철이 형성될 수 있고, 제1 도전형 반도체로 이루어진 베이스층(12)의 결정성을 향상시키기 위한 버퍼층이 더 배치될 수 있다. 상기 버퍼층은 도핑 없이 저온에서 성장된 AlxGa1 - xN(0≤x≤1)으로 이루어질 수 있다.
상기 베이스층(12) 상에는 상기 나노 코어(15a) 성장을 위한 복수의 개구부(H)를 갖는 마스크층(13)가 배치될 수 있다. 상기 개구부(H)를 통해서 상기 베이스층(12)의 일부 영역이 노출되며, 그 노출된 영역에 상기 나노 코어(15a')가 형성될 수 있다. 즉, 상기 마스크층(13)은 상기 나노 코어(15a)를 성장하기 위한 마스크로서 사용된다. 상기 마스크층(13)은 SixNy, SiOx, SiOxNy, Al2O3 또는 AlN 등과 같은 절연물질로 이루어질 수 있다. 상기 복수의 개구부(H)의 형태는 원형, 사각형 또는 육각형 등 다양한 형태를 가질 수 있고, 실시 예에 따라 개구부의 크기 및 개구부 사이의 피치(pitch)도 다양하게 변형될 수 있다. 예를 들어, 도4a 및 도4b에 도시된 형태의 개구부일 수 있고, 상기 개구부(H)는 크기는 500㎚이하, 나아가 200㎚이하일 수 있다.
상기 나노 코어(15a')는 상기 베이스층(12)과 유사한 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y≤1)을 만족하는 질화물 반도체일 수 있다. 예를 들어, 상기 나노 코어(15a')는 n형으로 도핑된 GaN일 수 있다.
상기 활성층(15b)은 상기 나노 코어(15a')의 표면에 배치될 수 있다. 상기 활성층(15b)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, InGaN 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 다중 양자우물 구조일 수 있다. 질화물 반도체일 경우, InGaN/GaN 구조가 사용될 수 있고, 상기 활성층(15b) 내의 In의 함량에 따라 방출되는 광의 파장이 달라질 수 있다.
상기 제2 도전형 반도체층(15c)는 상기 활성층(15b) 상에 배치된 전하차단층(15c') 및 상기 전하차단층(15c') 상에 배치된 제2 도전형 콘택층(15c")을 포함한다. 상기 전하차단층(15c')은 상기 활성층(15b)과 상기 제2 도전형 콘택층(15c")의 사이에 배치될 수 있다. 상기 전하차단층(15c')은 상기 나노 코어(15a)로부터 주입된 전하가 상기 활성층(15b)에서의 전자와 정공의 재결합에 이용되지 않고 상기 제2 도전형 콘택층(15c")으로 이동되는 것을 방지함으로써, 발광 효율 저하를 방지할 수 있다. 예를 들어, 상기 제1 도전형으로 이루어진 반도체 나노 코어(15a')가 n형 반도체인 경우, 전하차단층(15c')은 전자를 차단하는 역할을 수행하는 전자차단층(Electron Blocking Layer)이 되고, p형 반도체인 경우에는 정공차단층(Hole Blocking Layer)가 된다. 따라서, 상기 전하차단층(15c')은 상기 활성층(15b)보다 큰 밴드갭 에너지를 가지는 물질을 포함할 수 있으며, 예를 들어, AlGaN 또는 AlInGaN을 포함할 수 있다. Al의 함량이 증가할수록 밴드갭 에너지가 커질 수 있으며, In이 추가되는 경우 결정성이 향상될 수 있다.
상가 전하차단층(15c')은 제2 도전형 콘택층(15c")에 포함된 불순물과 동일한 불순물을 포함할 수 있다. 예를 들어, Mg 또는 Zn과 같은 p-형 불순물을 포함할 수 있다. 또한, 상기 불순물은 예를 들어, 전하차단층(15c')과 제2 도전형 콘택층(15c")는 모두 Mg를 불순물로 포함할 수 있다. 상기 전하차단층(15c') 내의 불순물 농도는 제2 도전형 콘택층(15c") 내의 불순물의 농도의 절반 이하일 수 있다. 전하차단층(15c')의 두께는 제2 도전형 콘택층(15c")의 두께보다 작을 수 있다. 전하차단층(15c')의 두께는 평균값으로 약 10 nm 내지 약 50 nm 범위를 가질 수 있다.
상기 제2 도전형 콘택층(15c")은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y≤1)을 만족하는 반도체층일 수 있다. 예를 들어, Mg가 도핑된 p형 GaN일 수 있다.
상기 나노구조 반도체 발광소자(10)는 다결정성 전류억제층(18)을 포함할 수 있다. 상기 다결정성 전류억제층(18)의 두께는 30nm 내지 400nm의 범위일 수 있다. 상기 다결정성 전류억제층(18)은 적어도 일부가 상기 제2 도전형 반도체층(15c) 아래에 위치하도록 상기 마스크층(13) 상에 배치될 수 있다. 상기 다결정성 전류억제층(18)은 나노 발광구조물(15)의 하단부에서의 마스크층과 반도체층 사이에서 발생되는 누설전류를 억제할 수 있다. 그리고 상기 다결정성 전류억제층(18)은 상기 마스크층(13)의 표면에 배치된 제1 다결정층(18a)와 상기 제1 다결정층(18a) 상에 배치되는 제2 다결정층(18b)을 포함할 수 있다. 상기 제1 다결정층(18a)의 두께(t1)는 상기 제2 다결정층(18b)의 두께(t2)보다 작을 수 있다. 상기 제1 다결정층(18a)는 상기 전하차단층(15c')에 접하도록 상기 제2 도전형 콘택층(15c")의 하부로 연장될 수 있다. 경우에 따라 상기 활성층(15b)에 접하도록 상기 전하차단층(15c')의 하부까지 연장될 수도 있다. 도 1에 도시된 다결정성 전류억제층(18)의 배치 구조는 모식적인 구조이며, 이에 제한되지 않는다. 상기 제1 다결정층(18a)은 상기 전하차단층(15c')을 이루는 원소 중 적어도 하나의 원소와 상기 마스크층(13)을 이루는 원소 중 적어도 하나의 원소를 포함할 수 있다. 예를 들어, 상기 전하차단층(15c')이 AlGaN와 같은 Al을 함유한 반도체를 포함하고, 상기 마스크층(13)이 실리콘 질화물(SixNy 등)과 같은 전기적 절연성을 갖는 실리콘 화합물을 포함하는 경우에, 상기 제1 다결정층(18a)은 Al-Si-N과 같은 Al을 함유한 실리콘 화합물의 다결정층을 포함할 수 있다. 상기 제1 다결정층(18a)의 두께는 약 30 nm 내지 약 50 nm 범위를 가질 수 있다. 상기 다결정성 전류억제층(18) 중 제2 다결정층(18b)은 상기 제2 도전형 콘택층(15c")에 접하도록 상기 나노 코어(15a') 사이의 영역에 배치될 수 있다. 상기 제2 다결정층(18b)는 상기 제2 도전형 콘택층(15c")을 이루는 화합물과 동일한 화합물의 다결정층을 포함할 수 있고, 상기 제2 도전형 콘택층(15c")에 포함된 불순물과 동일한 불순물을 포함할 수 있다. 예를 들어, Mg가 도핑된 p형 GaN 다결정층일 수 있다. 실시 예에 따라, 상기 제2 다결정층(18b)은 두께는 약 70 nm 내지 350 nm 범위일 수 있고, 상기 제2 다결정층(18b)을 포함하지 않는 다결정성 전류억제층(18)이 배치될 수 있다.
상기 나노구조 반도체 발광소자(10)는 상기 제2 도전형 반도체층(15c) 상에 배치되는 콘택전극층(16)을 포함할 수 있다. 상기 콘택전극층(16)은 상기 복수의 나노 발광구조물(15)을 덮으며, 인접하는 나노 발광구조물(15) 사이에서 서로 연결되도록 배치될 수 있다. 따라서, 상기 콘택전극층(16)은 상기 다결정성 전류억제층(18) 상에 배치될 수 있다. 상기 콘택전극층(16)은 상기 복수의 나노 발광구조물(15)의 일측에 공통적으로 연결되어 콘택전극의 역할을 수행할 수 있다. 상기 콘택전극층(16)은 나노 발광구조물측(기판측과 반대인 방향)으로 광을 방출하기 위해서 투명한 전극 물질일 수 있다. 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 와 같은 투명 전극물질일 수 있으며, 실시 예에 따라 그래핀일 수도 있다. 상기 콘택전극층(16)은 이에 한정되지 않으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 실시 예에 따라, 반사성 전극구조를 채용하여 플립칩(flip chip) 구조로 구현될 수 있다.
상기 나노구조 반도체 발광소자(10)는 상기 콘택전극층(16) 상에 배치되며 상기 나노 발광구조물(15)사이의 빈 공간을 채우는 충전층(17)을 포함할 수 있다. 상기 충전층(17)은 상기 나노 발광구조물(15)을 보호하는 역할할 수 있다. 상기 콘택전극층(16)을 형성한 후에도 복수의 나노 발광구조물(15) 사이에 공간이 존재할 수 있고, 상기 충전층(17)은 그 공간이 충전되도록 형성될 수 있다. 경우에 따라 상기 충전층(17)은 보이드(void)를 포함하여 외부로부터의 충격을 완화하는 역할을 할 수도 있다. 실시 예에 따라, 상기 충전층(17)의 상부면은 나노 발광구조물(15)을 따라 굴곡이 형성될 수 있다. 상기 충전층(17)는 투광성 절연 물질로 이루어질 수 있으며, 예를 들어, SiO2, SiNx, Al2O3, HfO2, TiO2 또는 ZrO2을 포함할 수 있다. 구체적으로, 상기 충전층(17)으로서, 나노 발광구조물(15) 사이의 공간의 충전을 용이하게 실현하도록, TEOS (TetraEthylOrthoSilane), BPSG (BoroPhosphoSilicate Glass), CVD-SiO2, SOG (Spin-on Glass), SOD (Spin-on Delectric)물질이 사용될 수 있다.
실시 예에 따라, 콘택전극층(16)이 나노 발광구조물(15) 사이의 공간 전부 또는 일부를 충전하는 형태로 구현될 수 있다.
상기 나노구조 반도체 발광소자(10)는 제1 및 제2 전극(19a, 19b)을 포함할 수 있다. 상기 제1 전극(19a)은 제1 도전형 반도체로 이루어진 베이스층(12)의 일부가 노출된 영역에 배치될 수 있다. 또한, 상기 제2 전극(19b)은 상기 콘택전극(16)이 연장되어 노출된 영역에 배치될 수 있다. 상기 제1 및 제2 전극(19a, 19b)은 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다. 예컨대, 상기 제1 및 제2 전극(19a, 19b)은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt 등의 물질 또는 그 합금 중 하나 이상을 포함할 수 있다.
실시 예에 따라, 상기 기판(11)이 도전성 물질로 이루어지는 경우, 상기 제1 전극(19a)은 기판(11)의 하부에 배치되거나 생략될 수도 있다. 다만, 도 1에 도시된 상기 제1 및 제2 전극(19a, 19b)의 배치 및 형태는 예시적인 것으로 다양하게 변화될 수 있다.
본 실시 예에 따른 나노구조 반도체 발광소자는 다양한 제조방법으로 제조될 수 있다. 도 3a 내지 도 3d는 나노구조 반도체 발광소자의 제조방법의 일 예로서, 마스크(33)를 몰드로 이용하여 제1 도전형 반도체로 이루어진 나노 코어(35a)를 성장시키는 공정을 나타낸다.
도 3a에 도시된 바와 같이, 상기 기판(31) 상에 제1 도전형 반도체를 성장시켜 베이스층(32)을 제공할 수 있다. 도시되지 않았지만, 상기 베이스층(32)의 결정성을 향상시키기 위해 버퍼층이 상기 기판(31) 상에 형성될 수 있다. 상기 베이스층(32)은 나노 발광구조물을 성장시키는 결정 성장면을 제공할 수 있다. 따라서, 상기 베이스층(32)은 도전성을 갖는 반도체 단결정으로 형성된다. 상기 베이스층(32) 상에 복수의 개구부(H)를 가지며 식각정지층을 갖는 마스크(33)를 형성한다.
본 실시 예에 채용된 마스크(33)는 상기 베이스층(32) 상에 형성된 제1 마스크층(33a)과 상기 제1 마스크층(33a) 상에 형성된 제2 마스크층(33b)을 포함할 수 있다. 상기 제1 마스크층(33a)은 동일한 식각조건에서 상기 제2 마스크층(33b)의 식각률보다 낮은 식각률을 갖는다. 상기 제1 및 제2 마스크층(33a, 33b)은 원하는 식각률 차이를 위해서 서로 다른 물질일 수 있다. 예를 들어, 상기 제1 마스크층(33a)은 SixNy 등의 물질일 수 있으며, 상기 제2 마스크층(33b)은 SiO2, TiO2, Al2O3 등의 물질일 수 있다. 상기 마스크(33)의 총 두께는 발광 특성 및 구조적 안정성 등을 위해 요구되는 나노 발광구조물의 높이를 고려하여 적절히 설계될 수 있다. 상기 제1 마스크층(33a)에 의한 식각 정지 레벨은 상기 베이스층(32) 표면으로부터 상기 마스크(33)의 전체 높이를 고려하여 적절히 설계될 수 있다. 상기 베이스층(32) 상에 순차적으로 상기 제1 및 제2 마스크층(33a, 33b)을 형성하여 상기 마스크(33)을 형성한 후에, 복수의 개구부(H)를 형성하여 상기 베이스층(32) 영역을 노출할 수 있다. 각 개구부(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다.
상기 개구부(H)는 반도체 공정을 이용하여 제조될 수 있으며, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구부(H)가 형성될 수 있다. 상기 개구부(H)의 종횡비는 5:1 이상, 나아가 10:1 이상으로도 구현될 수 있다.
상기 개구부(H)의 단면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 단면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다. 도 3a에 도시된 마스크(33)는 도 4a에 도시된 바와 같이, 단면이 원형인 개구부(H)의 어레이를 가질 수 있으나, 실시 예에 따라 다른 형상 및 다른 배열을 가질 수 있다. 예를 들어, 도 4b에 도시된 마스크(33')와 같이, 단면이 정육각형인 개구부의 어레이를 가질 수 있다.
다음으로, 도 3b에 도시된 바와 같이, 상기 복수의 개구부(H)가 충전되도록 상기 베이스층(32)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 제1 도전형 반도체로 이루어진 나노 코어(35a)를 형성한 후, 상기 복수의 제1 도전형 반도체로 이루어진 나노 코어(35a)의 측면이 노출되도록 상기 식각정지층인 제1 마스크층(33a)까지 상기 마스크(33)를 제거한다. 즉, 상기 제2 마스크층(33b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 마스크(33b)만을 제거하고 상기 제1 마스크층(33a)을 잔류시킬 수 있다. 상기 잔류한 제1 마스크층(33a)은 후속 공정에서 형성되는 활성층(35b) 전하차단층(35c') 및 제2 도전형 콘택층(35c")이 상기 베이스층(32)과 접속되는 것을 방지하는 역할을 한다.
상기 제1 도전형 반도체로 이루어진 나노 코어(35a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 상기 베이스층(32)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(32)과 상기 제1 도전형 반도체로 이루어진 나노 코어(35a)는 n형 GaN으로 형성될 수 있다.
상기 제1 도전형 반도체로 이루어진 나노 코어(35a)를 구성하는 질화물 반도체는 MOCVD 또는 MBE 공정 등을 이용하여 단결정으로 성장될 수 있으며, 상기 마스크(33)는 성장되는 질화물 반도체의 몰드로 작용하여, 개구부의 형상에 대응되는 제1 도전형 반도체로 이루어진 나노 코어(35a)가 성장될 수 있다.
본 실시 예와 같이, 개구부를 갖는 마스크(33)를 몰드로 이용한 나노 발광구조물의 제조공정에서, 표면의 결정성을 향상시키기 위해서 추가적인 열처리 공정을 도입할 수 있다.
상기 마스크(33)의 제2 마스크층(33b)을 제거한 후에, 제1 도전형 반도체로 이루어진 나노 코어(35a)의 표면을 일정한 조건에서 열처리하여 상기 나노 코어(35a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환할 수 있다. 이러한 공정은 도 5a 및 도 5b를 참조하여 설명될 수 있다.
도 5a 및 도 5b는 도3b의 공정에서 적용될 수 있는 열처리 공정을 설명하기 위한 모식도이다.
도 5a는 도 3b에서 얻어진 제1 도전형 반도체로 이루어진 나노 코어(35a)로 이해할 수 있다. 개구부가 원기둥의 로드형상일 경우에, 즉, 개구부의 단면 형상이 원형일 경우에, 도 5a에 도시된 바와 같이, 제1 도전형 반도체로 이루어진 나노 코어(35a)의 측면은 특정 결정면이 아닌 곡면을 가질 수 있다. 이러한 제1 도전형 반도체로 이루어진 나노 코어(35a)를 열처리하면 그 표면의 불안정한 결정면이 재배열되어, 반극성 또는 비극성을 갖는 안정적인 결정면으로 전환될 수 있다(도 5b 참조). 열처리 공정은 적어도 800℃에서 수 분 내지 수십 분 동안 실행될 수 있다.
예를 들어, 상기 사파이어 기판의 C(0001)면을 이용하여 n형 GaN 단결정을 성장시킨 경우에, 도 3b에 도시된 제1 도전형 반도체로 이루어진 나노 코어(35a)를 800℃이상에서 열처리함으로써 측면의 곡면 또는 불완전한 결정면을 비극성면(m면)으로 전환할 수 있다. 이러한 결정면의 안정화는 고온에서의 표면에 위치한 결정의 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
이어, 도 3c에 도시된 바와 같이, 열처리 된 상기 복수의 제1 도전형 반도체로 이루어진 나노 코어(35a')의 표면에 순차적으로 활성층(35b) 및 전하차단층(35c')을 단결정으로 성장시킨다. 전하차단층(35c')를 성장시키는 동안에 제1 도전형 반도체로 이루어진 나노 코어(35a') 사이의 제1 마스크층(33a) 상에 다결정성 전류억제층(38)의 제1 다결정층(38a)이 형성될 수 있다. 상기 제1 다결정층(38a)는 활성층(35b)을 이루는 원소들 중 적어도 하나와 상기 마스크층(33a)을 이루는 원소들 중 적어도 하나를 포함하는 다결정층일 수 있다. 예를 들어, 상기 전하차단층(35c')이 AlGaN로 이루어지고 제1 마스크층(33a)이 SixNy로 이루어진 경우에, 상기 제1 다결정층(18a)은 Al-Si-N과 같은 Al을 함유한 실리콘 화합물의 다결정층일 수 있다.
이어, 도 3d에 도시된 바와 같이, 상기 전하차단층(35c') 상에 제2 도전형 콘택층(35c")를 단결정으로 성장시켜 최종적으로 제1 도전형 반도체로 이루어진 나노 코어(35a'), 활성층(35b), 제2 도전형 반도체층(35c)로 이루어진 코어-쉘(core-shell) 구조를 가지는 복수의 나노 발광구조물(35)을 형성한다. 이러한 과정 동안에 상기 다결정성 전류억제층(38)의 제1 다결정층(38a) 상에 제2 다결정층(38b)이 형성될 수 있다. 상기 제2 다결정층(38b)는 제2 도전형 콘택층(35c")을 이루는 화합물과 동일한 화합물의 다결정층일 수 있다. 예를 들어, 제2 도전형 콘택층(35c")이 Mg을 불순물로 갖는 p형 GaN 단결정층인 경우에는 상기 제2 다결정층(38b)은 Mg을 불순물로 갖는 p형 GaN 다결정층일 수 있다.
상술된 실시 예에 채용된 마스크는 2개의 물질층으로 구성된 형태를 예시하였으나, 본 발명은 이에 한정되지 아니하며, 3개 이상의 물질층을 채용한 형태로도 구현될 수 있다.
도 6은 본 발명의 다른 실시 예로서, 전류차단중간층을 더 채용한 나노구조 반도체 발광소자를 나타내는 측단면도이다.
본 실시 예에 따른 나노구조 반도체 발광소자(50)는 제1 도전형 반도체로 이루어진 베이스층(52), 상기 베이스층(52) 상에 배치된 복수의 개구부를 가지는 마스크층(53), 복수의 나노 발광구조물(55), 상기 마스크층(53) 상에 배치된 다결정성 전류억제층(58)을 포함한다. 각각의 나노 발광구조물(55)은 제1 도전형 반도체 베이스층(52)으로부터 성장되어 형성된 제1 도전형 반도체로 이루어진 나노 코어(55a'), 활성층(55b) 및 제2 도전형 반도체층(55c)을 포함한다. 상기 제2 도전형 반도체층(55c)는 전하차단층(55c')와 제2 도전형 콘택층(55c")을 포함한다. 상기 나노 코어(55a')는 서로 다른 결정면을 갖는 로드부(M)와 팁부(T)로 이루어지며(도 2 참조), 상기 팁부(T)에는 상기 나노 코어(55a')와 상기 활성층(55b) 사이에 전류차단중간층(54)를 더 포함한다. 상기 나노 구조 반도체 발광소자(50)는 복수의 나노 발광구조물(55) 상에 형성된 콘택전극층(56)을 포함하고, 콘택전극층(56) 상에 형성되며 나노 발광구조물(55) 사이의 공간을 메우는 제1 패시베이션층(57a)와 제1 패시베이션층(57a) 상에 형성되는 제2 패시베이션층(58b)을 포함한다. 그리고 각각 제1 도전형 반도체로 이루어진 베이스층(52) 및 콘택전극층(56)과 전기적으로 연결되는 제1 및 제2 전극(59a, 59b)을 더 포함한다.
도 6에서 도시된 실시 예에 따른 나노구조 반도체 발광소자(50)를 구성하는 구조는 상기 도 1에 도시된 실시 예와 기본적인 구조는 거의 동일하다. 다만, 상기 나노 코어(55a')와 상기 활성층(55b) 사이에 전류차단중간층(54)이 더 배치되는 점이 상기 도 1에 도시된 실시 예와 다르기 때문에, 이하에서는 앞서 설명한 실시 예와 중복되는 부분에 관한 설명은 생략하고, 전류차단중간층(54) 위주로 설명한다.
도 6에 도시된 바와 같이, 상기 제1 도전형 반도체로 이루어진 나노 코어(55a')는 로드부(M)의 결정면과 다른 결정면을 갖는 팁부(T)를 포함한다. 예를 들어, 상기 제1 도전형 반도체로 이루어진 나노 코어(55a')의 팁부(T)는 육각 피라미드형상을 가질 수 있다(도 2 참조).
상기 전류차단중간층(54)은 상기 제1 도전형 반도체로 이루어진 나노 코어(55a)의 팁부(T)에서 야기될 수 있는 누설전류를 차단하도록 전기적 저항이 높은 물질로 이루어질 수 있다. 상기 전류차단중간층(54)은 고의적으로 도핑되지 않거나 상기 제1 도전형 반도체로 이루어진 나노 코어(55a)와 반대되는 제2 도전형 불순물로 도핑된 반도체층일 수 있다. 예를 들어, 상기 제1 도전형 반도체로 이루어진 나노 코어(55a)가 n형 GaN일 경우에, 상기 전류차단중간층(54)은 언도프 GaN 또는 n형 GaN일 수 있다.
상기 전류차단중간층(54)은 충분한 전기적 저항을 위해서 약 50㎚ 이상의 두께를 가질 수 있다. 도핑을 하는 경우에 상기 전류차단중간층(54)의 제2 도전형 불순물은 약 1.0×1016/㎤이상일 수 있다. 상기 제2 도전형 불순물로 도핑된 상기 전류차단중간층(54)의 경우에, 그 두께와 농도가 적절하게 상보적으로 구현될 수 있다. 예를 들어, 두께가 얇은 경우에 도핑농도를 높여 저항성을 확보할 수 있으며, 반대의 경우에도 마찬가지다.
본 실시 예에 채용된 전류차단중간층(54)은 상기 제1 도전형 반도체로 이루어진 나노 코어(55a')의 팁부(T)에 한하여 배치된다. 이러한 전류차단중간층(54)의 선택적인 배치로 인해, 상기 제1 도전형 반도체로 이루어진 나노 코어(55a')의 팁부(T) 표면에 위치한 활성층 영역은 실질적으로 발광에 기여하지 않을 수 있다. 즉, 상기 제1 도전형 반도체로 이루어진 나노 코어(55a')의 로드부(M)에 형성된 활성층 영역을 통한 전류의 흐름은 정상적으로 보장하면서, 상기 제1 도전형 반도체로 이루어진 나노 코어(55a')의 팁부(T)에 형성된 활성층 영역을 통한 전류의 흐름은 상기 전류차단중간층(54)에 의해 차단될 수 있다.
본 실시 예에 채용될 수 있는 제1 도전형 반도체로 이루어진 나노 코어(55a')의 결정면에 따른 영향에 대해서, 도2를 참조하여 더욱 상세히 설명한다.
도 2에 도시된 제1 도전형 반도체로 이루어진 나노 코어(25)는 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 로드부(M)와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 팁부(T)로 구분될 수 있다. 상기 제1 도전형 반도체로 이루어진 나노 코어(25)가 질화물 단결정과 같은 육방정계 결정구조일 경우, 상기 제1 결정면은 비극성면(m면)이고, 상기 제2 결정면은 복수의 반극성면(r면)일 수 있다.
상기 제1 도전형 반도체로 이루어진 나노 코어(25)의 표면에 동일한 공정을 이용하여 활성층을 성장하더라도, 각 결정면의 특성 차이로 인하여 활성층의 조성(특히, InGaN층 성장시에 인듐 함량)의 차이가 발생되며, 제1 도전형 반도체로 이루어진 나노 코어(25)의 팁부(r면)에 성장된 활성층 부분에서 방출되는 광의 파장과 제1 도전형 반도체로 이루어진 나노 코어(25)의 측면(m면)에서 방출되는 광의 파장이 상이해질 수 있다. 그 결과, 발광파장의 반치폭이 증가하고, 원하는 파장의 광을 정확히 설계하는 어려움이 될 수 있다. 또한, 반극성면인 팁부에서 반도체층(활성층, 제2 도전형 반도체층)이 상대적으로 얇게 성장되므로, 누설전류가 발생되는 문제가 있을 수 있다.
이러한 문제를 해결하기 위해서, 도 6에 도시된 바와 같이, 반도체 코어의 팁부에 전류차단중간층(54)을 형성하여 누설전류를 감소시킴으로써 발광효율을 향상시키고, 그 팁부에 위치한 활성층 부분이 발광에 가담하지 않게 함으로써 방출되는 광의 파장을 정확히 설계할 수 있다.
상술된 전류차단중간층(54)은, 특정 영역이 다른 결정면을 갖는 제1 도전형 반도체로 이루어진 나노 코어를 갖는 형태라면, 도 2에 도시된 제1 도전형 반도체로 이루어진 나노 코어 외에도 다양한 결정구조와 형상을 갖는 나노 코어에도 유익하게 적용될 수 있다.
상기 제1 패시베이션층(57a)은 앞서 도 1을 참조하여 설명한 상기 충전층(17)으로 예시된 다양한 물질이 사용될 수 있다. 필요에 따라 추가적인 제2 패시베이션층(57b)이 형성될 수 있으며, 상기 제2 패시베이션층(57b)은 상기 제1 패시베이션층(57a)과 함께 보호층(57)을 제공한다. 상기 제2 패시베이션층(57b)은 노출된 반도체 영역을 감싸 보호할 뿐만 아니라, 상기 제1 및 제2 전극(59a, 59b)을 견고히 지지시킬 수 있다.
상기 제2 패시베이션층(57b)은 상기 제1 패시베이션층(57a)과 동일하거나 유사한 물질로 형성될 수 있다.
도 7a 내지 도 7d는 본 발명의 다른 실시 예에 따른 나노구조 반도체 발광소자의 제조방법을 성명하기 위한 주요 공정별 단면도이다.
도 7a 내지 도 7d를 참조하여 설명하는 제조방법은 상기 도 3a 내지 도 3d을 참조하여 설명한 제조방법과 기본적으로 동일하며, 제1 도전형 반도체로 이루어진 나노 코어(75a')와 활성층(75b) 사이에 전류차단중간층(74)을 형성하는 방법이 더 추가된 것으로 이해될 수 있다. 이하에서는 앞서 설명한 실시 예와 중복되는 부분에 관한 설명은 간략히 하고, 전류차단중간층(74)을 형성하는 방법 위주로 설명한다.
도 7a에 도시된 바와 같이, 우선, 상기 기판(71) 상에 제1 도전형 반도체로 이루어진 베이스층(72)을 형성한다. 다음으로, 상기 베이스층(72) 상에 제1 마스크층(73a)과 제2 마스크층(73b)을 포함하는 마스크(73)를 형성한다. 다음으로, 제1 도전형 반도체로 이루어진 나노 코어(75a)를 성장시키기 위한 복수의 개구부(H)를 마스크(73)에 형성한다.
도 7b에 도시된 바와 같이, 상기 마스크(73) 내의 복수의 개구부(H)가 충전되도록 상기 베이스층(72)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 제1 도전형 반도체로 이루어진 나노 코어(75a)를 형성하고, 다음으로 상기 마스크(73)를 그대로 둔 채로 마스크(73) 위로 노출된 상기 제1 도전형 반도체로 이루어진 나노 코어(75a)의 팁부(T)에 전류차단중간층(74)을 형성한다. 상기 나노 코어(75a)를 성장시키는 공정과 동일한 공정에서 불순물만을 전환함으로써 전류차단중간층(74)을 연속적으로 형성할 수 있다. 따라서, 별도의 마스크를 형성하는 공정 없이도 원하는 상단부에 전류차단 중간층(74)을 용이하게 형성할 수 있다. 상기 전류차단중간층(74)의 두께는 충분한 전기적 저항을 위해서 약 50㎚ 이상일 수 있다. 상기 전류차단중간층(74)는 도핑되지 않거나 상기 반도체 코어(75a)와 반대되는 제2 도전형 불순물로 도핑할 수 있다.
다음으로 도 7c에 도시된 바와 같이, 상기 복수의 제1 도전형 반도체로 이루어진 나노 코어(75a)의 측면이 노출되도록 상기 제2 마스크(73b)만을 제거하고 상기 제1 마스크층(73a)을 잔류시킨다. 다음으로, 도 5a 및 도 5b를 참조하여 앞서 설명한 열처리공정이 진행될 수 있다. 상기 복수의 제1 도전형 반도체로 이루어진 나노 코어(75a')의 표면에 활성층(75b) 및 전하차단층(75c')을 순차적으로 성장시킨다. 전하차단층(75c')를 성장시키는 동안에 제1 도전형 반도체로 이루어진 나노 코어(75a') 사이의 제1 마스크층(73a) 상에 다결정성 전류억제층(78)의 제1 다결정층(78a)이 형성될 수 있다. 이어서 전하차단층(75c') 상에 제2 도전형 콘택층(75c")를 성장시켜 코어-쉘(core-shell) 구조를 가지는 복수의 나노 발광구조물(75)을 형성한다. 상기 제2 도전형 콘택층(75c") 성장시키는 과정 동안에 상기 다결정성 전류억제층(78)의 제1 다결정층(78a)상에 제2 다결정층(78b)이 형성될 수 있다.
이하, 본 발명의 구체적인 실시 예를 통하여 본 발명의 효과와 함께, 전류억제층의 조건에 대해서 상세히 설명하기로 한다.
실시 예
베이스층인 n형 GaN층에 SiNx/SiO2 2층 구조의 마스크를 형성하였다. 건식 식각공정에 의해 상기 마스크에 복수의 개구부를 형성하였다. 상기 마스크를 몰드로 이용하여 n형 GaN인 제1 도전형 반도체로 이루어진 나노 코어를 단결정으로 성장시켰다.
상기 마스크 중 제1 마스크층인 SiO2 층을 제거하여 제2 마스크층만 남긴 후에 n형 GaN 단결정으로 이루어진 나노 코어를 약 1100℃로 열처리하여 안정적인 결정면을 갖도록 재결정시켰다. 이어, 제1 도전형 반도체로 이루어진 나노 코어의 표면에 순차적으로 InGaN/GaN 활성층, p형 AlGaN 전자차단층 및 p형 GaN층을 각각 단결정으로 성장시켜 나노 발광구조물을 형성하였다. 상기 전자차단층을 1020℃, 수소(H2) 분위기에서 성장시키고, 이러한 성장 공정에 의해 Al-Si-N 화합물의 다결정으로 이루어진 다결정성 전류억제층의 제1 다결정층을 상기 나노 발광구조물 사이의 상기 제2 마스크층 상에 형성시켰다. 상기 p형 GaN층은 980℃, 질소(N2) 분위기에서 성장시켰으며, 이러한 성장 공정에 의해 Mg로 도핑된 GaN 다결정으로 이루어진 다결정성 전류억제층의 제2 다결정층을 상기 제1 다결정층 상에 형성시켰다.
이렇게 얻어진 나노 발광구조물의 표면에 ITO층을 증착하고, 이어 나노 발광구조물 사이의 공간을 충전하면서 나노 발광구조물이 덮이도록 충전층을 형성하고, 마지막으로 전극구조를 형성하여 반도체 발광소자를 제조하였다.
비교 예
상기 실시 예에 있어서 상기 p형 AlGaN 전자차단층을 형성하지 않은 경우로서, 상기 다결정성 전류억제층의 제1 다결정층 및 제2 다결정층 모두가 형성되지 않은 나노구조 반도체 발광소자를 제조하였다.
실험 예
상기 실시 예에 있어서 상기 p형 GaN층의 성장 시에 성장분위기를 수소(H2) 분위기로 하여 변경하여, 즉, 다결정정 전류억제층의 제2 다결정층을 수소(H2) 분위기에서 형성시킨 다결정성 전류억제층을 포함하는 나노구조 반도체 발광소자를 제조하였다.
도 8a와 도 8b는 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자의 누설전류 특성을 나타내는 그래프이다.
도 8a를 참조하면, 전자차단층을 성장시키지 않아 다결정성 전류억제층이 형성되지 않은 비교예의 경우는 -5V에서 전류값이 대략 -150mA 정도의 값인 반면, 전자차단층을 성장시켜 다결정성 전류억제층이 형성된 실시 예의 경우는 -5V에서 전류값이 대략 -20mA정도로 상당히 감소하였다.
도 8b를 참조하면, 전자차단층을 성장시켜 다결정성 전류억제층의 제1 다결정층을 형성한 후 p형 GaN층을 수소(H2) 분위기에서 성장시킨 즉, 다결정성 전류억제층의 제2 다결정층을 수소(H2) 분위기에서 형성시킨 실험예의 경우는 -5V에서 전류값이 대략 -80mA정도의 값인 반면, p형 GaN층을 질소(N2) 분위기에서 성장시킨 즉, 다결정성 전류억제층의 제2 다결정층을 질소(N2) 분위기에서 성장시킨 실시 예의 경우는 -5V에서 대략 -20mA정도로 상당히 감소하였다.
이러한 결과로부터 반도체 코어 하부에서의 마스크층과 반도체 사이의 계면을 통한 누설전류가 반도체 코어 사이에 형성된 다결정성 전류억제층으로 인해 감소되며, 수소(H2) 분위기보다는 질소(N2) 분위기에서 p형 GaN층 및 다결정성 전류억제층의 제2 다결정층을 성장시키는 것이 누설전류감소에 더욱 효과적이라는 것이 확인되었다.
도 9a 내지 도 9d는 본 발명의 일 실시 예에 따른 나노구조 반도체 발광소자에 대한 전극형성공정의 일 예를 설명하기 위한 주요 공정별 단면도이다.
우선, 도 9a에 도시된 바와 같이, 도 3d에서 얻어진 나노 발광구조물 상에 콘택 전극(106)을 형성한다. 상기 콘택 전극(106)은 상기 나노 발광구조물(95)의 표면에 상기 제2 도전형 반도체층과 오믹콘택을 실현할 수 있는 적절한 물질을 포함할 수 있다. 오믹콘택을 위한 물질로는 GaN, InGaN, ZnO 또는 그래핀층으로 구성될 수 있다. Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 바람직하게 상기 콘택 전극(106)에 도입되는 오믹콘택 물질은 광추출 효율을 고려하여 반사성 금속층일 수 있다.
이어, 도 9b에 도시된 바와 같이, 콘택 전극(106) 상에 지지 기판(115)을 접합시킬 수 있다.
상기 지지 기판(115)은 도전성 기판으로서 예를 들어 Si 기판 또는 Si-Al 합금 기판일 수 있다. 상기 지지 기판(115)은 접합 금속층(111)을 이용하여 콘택 전극(106)에 접합될 수 있다. 상기 접합 금속층(111)으로는, Ni, Pt, Au, Cu, Co, Sn, In, Zn, Bi, Au, W, Ti 및 그 조합으로 구성된 그룹으로부터 선택된 금속 또는 합금이 사용될 수 있다. 예를 들어, 상기 접합 금속층(111)은 Ni/Sn이나 Au/Sn과 같은 공융 금속층일 수 있다. 경우에 따라, 이러한 접합 금속층을 이루는 원소들이 반도체층으로 확산하는 것을 막기 위해 확산 방지층(barrier layer)으로서 Ni/Ti나 Ti/W 등이 추가적으로 사용될 수 있다.
다음으로, 도 9c에 도시된 바와 같이, 결정 성장에 사용된 성장용 기판(91)을 상기 제1 도전형 반도체 베이스층(92)으로부터 제거할 수 있다. 경우에 따라, 투광성 기판인 경우에는 제거하지 않을 수 있다.
이러한 기판 제거 공정은 레이저 리프트 오프공정 또는 화학적 리프트 오프 공정 등을 이용하여 실행될 수 있다. 레이저 리프트 오프 공정을 이용하는 경우, 레이저 빔을 상기 성장용 기판(91)과 상기 제1 도전형 반도체 베이스층(92)의 계면에 조사함으로써 상기 성장용 기판(91)을 상기 제1 도전형 반도체 베이스층(92)으로부터 분리시킬 수 있다. 경우에 따라, 기판의 휨을 감소시키거나 발광구조물 내에 잔존하는 응력을 감소시키기 위해 레이저 리프트 오프 공정은 상온보다 높은 온도에서 실행될 수 있다.
이어, 도 9d에 도시된 바와 같이, 상기 성장용 기판(91)에 제거되어 얻어진 제1 도전형 반도체 베이스층(92)의 표면에 전극패드(116)를 형성하여 원하는 나노 구조 반도체 발광소자(110)를 얻을 수 있다. 상기 지지 기판(115)은 도전성 기판으로서 외부 회로와 연결되는 일 전극으로 사용될 수 있다.
도 10 및 도 11는 본 발명의 일 실시 예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 10을 참조하면, 반도체 발광소자 패키지(500)는 반도체 발광소자(501), 패키지 본체(502) 및 한 쌍의 리드 프레임(503)을 포함하며, 반도체 발광소자(501)는 리드 프레임(503)에 실장되어 와이어(W)를 통하여 리드 프레임(503)과 전기적으로 연결될 수 있다. 실시 예에 따라, 반도체 발광소자(501)는 리드 프레임(503) 아닌 다른 영역, 예컨대, 패키지 본체(502)에 실장될 수도 있을 것이다. 또한, 패키지 본체(504)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(501)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(505)가 형성될 수 있다.
본 실시 예에서, 반도체 발광소자 패키지(500)는 도 1에 도시된 반도체 발광소자(10)와 동일한 구조를 가지는 반도체 발광소자(501)를 포함하는 것으로 도시되었으나, 도 6을 참조하여 상술한 다른 실시 예의 반도체 발광소자(50)를 포함할 수도 있다. 이에 제한되지 않으며, 다양한 플립칩(flip chip) 형태의 반도체 발광소자를 포함할 수 있다.
도 11를 참조하면, 반도체 발광소자 패키지(700)는 반도체 발광소자(701), 실장 기판(710) 및 봉지체(703)를 포함한다. 반도체 발광소자(701)는 실장 기판(710)에 실장되어 와이어(W) 및 도전성의 기판(115)(도 9d 참조)을 통하여 실장 기판(710)과 전기적으로 연결될 수 있다.
실장 기판(710)은 기판 본체(711), 상면 전극(713) 및 하면 전극(714)을 구비할 수 있다. 또한, 실장 기판(710)은 상면 전극(713)과 하면 전극(714)을 연결하는 관통 전극(712)을 포함할 수 있다. 실장 기판(710)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(710)의 구조는 다양한 형태로 응용될 수 있다.
봉지체(703)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 예에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(703) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
본 실시 예에서, 반도체 발광소자 패키지(700)는 도 9d에 도시된 반도체 발광소자(110)와 동일한 구조를 가지는 반도체 발광소자(701)를 포함하는 것으로 도시되었으나, 실시 예에 따라, 도 1 및 도 6을 참조하여 상술한 다른 실시 예의 반도체 발광소자(10, 50)를 포함할 수 있다.
도 12 및 도 13은 본 발명의 실시 예에 따른 반도체 발광소자가 채용된 백라이트 유닛의 예를 나타낸다.
도 12를 참조하면, 백라이트 유닛(1000)은 기판(1002) 상에 광원(1001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1003)를 구비한다. 광원(1001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자가 채용된 패키지를 이용할 수 있다.
도 12의 백라이트 유닛(1000)에서 광원(1001)은 액정표시장치가 배치된 상부를 향하여 빛을 방출하는 방식과 달리, 도 13에 도시된 다른 예의 백라이트 유닛(2000)은 기판(2002) 위에 실장된 광원(2001)이 측 방향으로 빛을 방사하며, 이렇게 방사된 빛은 도광판(2003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(2003)을 거친 빛은 상부로 방출되며, 광추출 효율을 향상시키기 위하여 도광판(2003)의 하면에는 반사층(2004)이 배치될 수 있다.
도 14은 본 발명의 실시 예에 따른 반도체 발광소자 패키지가 채용된 조명 장치의 예를 나타낸 분해사시도이다.
도 14에 도시된 조명장치(3000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(3003)과 구동부(3008)와 외부접속부(3010)를 포함한다.
또한, 외부 및 내부 하우징(3006, 3009)과 커버부(3007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(3003)은 상술한 반도체 발광소자 패키지 구조 또는 이와 유사한 구조를 갖는 광원(3001)과 그 광원(3001)이 탑재된 회로기판(3002)을 포함할 수 있다. 예를 들어, 앞선 설명된 반도체 발광소자의 제1 및 제2 전극이 회로기판(3002)의 전극 패턴과 전기적으로 연결될 수 있다. 본 실시 예에서는, 하나의 광원(3001)이 회로기판(3002) 상에 실장된 형태로 예시되어 있으나, 실시 예에 따라 복수 개로 장착될 수 있다.
외부 하우징(3006)은 열방출부로 작용할 수 있으며, 발광모듈(3003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(3004) 및 조명장치(3000)의 측면을 둘러싸는 방열핀(3005)을 포함할 수 있다. 커버부(3007)는 발광모듈(3003) 상에 장착되며 볼록한 렌즈형상을 가질 수 있다. 구동부(3008)는 내부 하우징(3009)에 장착되어 소켓구조와 같은 외부접속부(3010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(3008)는 발광모듈(3003)의 반도체 발광소자(3001)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(3008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도 15는 본 발명의 실시 예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도 15를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(4000)는 광원(4001), 반사부(4005), 렌즈 커버부(4004)를 포함하며, 렌즈 커버부(4004)는 중공형의 가이드(4003) 및 렌즈(4002)를 포함할 수 있다. 광원(4001)은 상술한 반도체 발광소자 또는 그 반도체 발광소자를 갖는 패키지를 포함할 수 있다.
헤드 램프(4000)는 광원(4001)에서 발생된 열을 외부로 방출하는 방열부(4012)를 더 포함할 수 있으며, 방열부(4012)는 효과적인 방열이 수행되도록 히트싱크(4010)와 냉각팬(4011)을 포함할 수 있다. 또한, 헤드 램프(4000)는 방열부(4012) 및 반사부(4005)를 고정시켜 지지하는 하우징(4009)을 더 포함할 수 있으며, 하우징(4009)은 일면에 방열부(4012)가 결합하여 장착되기 위한 중앙홀(4008)을 구비할 수 있다.
하우징(4009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(4005)가 광원(4001)의 상부측에 위치하도록 고정하는 전방홀(4007)을 구비할 수 있다. 이에 따라, 반사부(4005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(4007)과 대응되도록 반사부(4005)가 하우징(4009)에 고정되어 반사부(4005)를 통해 반사된 빛이 전방홀(4007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
11: 기판 12: 베이스층
15a': 나노 코어 15b: 활성층
15c': 전하차단층 15c": 제2 도전형 콘택층
16: 콘택전극층 18a: 제1 다결정층
18b: 제2 다결정층 17: 충전층
19a: 제1 전극 19b: 제2 전극

Claims (10)

  1. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 배치되며, 상기 베이스층이 노출된 복수의 개구부를 가지는 마스크층;
    상기 복수의 개구부 상에 각각 배치되며, 각각 제1 도전형 반도체로 이루어진 나노 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물들; 및
    적어도 일부가 상기 제2 도전형 반도체층 아래에 위치하도록 상기 마스크층 상에 배치되는 다결정성 전류억제층을 포함하는 나노구조 반도체 발광소자.
  2. 제1항에 있어서,
    상기 제2 도전형 반도체층은 상기 활성층 상에 배치된 전하차단층과 상기 전하차단층 상에 배치된 제2 도전형 콘택층을 포함하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  3. 제2항에 있어서,
    상기 다결정성 전류억제층은 상기 전하차단층에 접하도록 상기 마스크층 상에 배치된 제1 다결정층 및 상기 제2 도전형 콘택층에 접하도록 상기 제1 다결정층 상에 배치된 제2 다결정층을 포함하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  4. 제3항에 있어서,
    상기 제1 다결정층은 상기 전하차단층을 이루는 원소 중 적어도 하나의 원소와 상기 마스크층을 이루는 원소 중 적어도 하나의 원소를 포함하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  5. 제4항에 있어서,
    상기 전하차단층은 Al을 함유한 반도체 단결정층을 포함하며, 상기 마스크층은 전기적 절연성을 갖는 실리콘 화합물을 포함하며,
    상기 제1 다결정층은 Al을 함유한 실리콘 화합물의 다결정층을 포함하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  6. 제5항에 있어서,
    상기 마스크층은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물인 것을 특징으로 하는 나노구조 반도체 발광소자.
  7. 제3항에 있어서,
    상기 제2 다결정층은 상기 제2 도전형 콘택층을 이루는 화합물과 동일한 화합물의 다결정층을 포함하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  8. 제1항에 있어서,
    상기 나노 코어는 결정면이 서로 다른 로드부와 팁부를 가지며, 상기 나노 코어와 상기 활성층 사이에 위치하도록 상기 팁부에 배치된 전류차단중간층을 더 포함하는 것을 특징으로 하는 나노구조 반도체 발광소자.
  9. 제1 도전형 반도체로 이루어진 베이스층;
    상기 베이스층 상에 배치되며, 상기 베이스층이 노출된 복수의 개구부를 가지는 절연층;
    상기 복수의 개구부 상에 각각 배치되며, 각각 제1 도전형 반도체로 이루어진 나노 코어, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 나노 발광구조물; 및
    상기 절연막 상에 배치되며 상기 제2 도전형 반도체층의 일부 원소를 함유하는 다결정 화합물로 이루어진 다결정성 전류억제층을 포함하는 나노구조 반도체 발광소자.
  10. 제9항에 있어서,
    상기 복수의 나노 발광구조물은 질화물 반도체로 이루어지며, 상기 제2 도전형 반도체층은 상기 활성층 상에 형성되고, Al을 함유한 질화물 반도체층으로 이루어진 전하차단층을 포함하고, 상기 제2 도전형 반도체층의 일부 원소는 Al을 포함하며, 상기 전류억제층은 상기 전하차단층에 접하는 것을 특징으로 하는 나노구조 반도체 발광소자.
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