KR20150007640A - 발광 소자 및 발광 소자 패키지 - Google Patents

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Abstract

발광 소자는 기판 상에 배치되는 제1 발광 구조물과, 제1 발광 구조물 상에 배치되고 서로 이격되는 다수의 제2 발광 구조물을 포함한다.

Description

발광 소자 및 발광 소자 패키지{Light emitting device and light emitting device package}
실시예는 발광 소자에 관한 것이다.
실시예는 발광 소자 패키지에 관한 것이다.
발광 소자 및 발광 소자 패키지에 대한 연구가 활발하게 진행 중이다.
발광 소자는 예컨대 반도체 물질로 형성되어 전기 에너지를 빛으로 변환하여 주는 반도체 발광 소자 또는 반도체 발광 다이오드이다.
발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 반도체 발광 소자로 대체하기 위한 많은 연구가 진행되고 있다.
발광 소자는 실내외에서 사용되는 각종 램프, 액정표시장치의 백라이트 유닛, 전광판과 같은 표시 소자, 가로등과 같은 조명 소자로서 사용이 증가되고 있는 추세이다.
실시예는 적어도 하나 이상의 파장의 광을 생성할 수 있는 발광 소자를 제공한다.
실시예는 광 추출 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시예는 연색 지수를 향상시킬 수 있는 발광 소자를 제공한다.
실시예는 발광 소자를 구비한 발광 소자 패키지를 제공한다.
실시예에 따르면, 발광 소자는, 기판; 상기 기판 상에 배치되는 제1 발광 구조물; 및 상기 제1 발광 구조물 상에 배치되고 서로 이격되는 다수의 제2 발광 구조물을 포함한다.
실시예에 따르면, 발광 소자는, 제1 발광 구조물; 상기 제1 발광 구조물 상에 배치되고 서로 이격되는 다수의 제2 발광 구조물; 및 상기 제1 발광 구조물 아래에 배치되는 전극을 포함한다.
실시예에 따르면, 발광 소자 패키지는, 적어도 상기 발광 소자를 포함한다.
실시예에 따르면, 제2 발광 구조물이 일 방향을 따라 길게 형성됨에 따라, 상기 제2 발광 구조물에 내재적으로 존재하는 전기장, 즉 내부 전기장(internal electric field)가 크게 감소되므로 광 효율이 향상될 수 있다.
실시예에 따르면, 제2 발광 구조물의 직경이 매우 작으므로, 제2 발광 구조물의 제1 활성층에서 생성된 광이 제2 발광 구조물의 측면에 도달하는 거리가 짧다. 따라서, 상기 제2 발광 구조물에서 생성된 광이 상기 제2 발광 구조물 내에서 손실될 가능성이 적으며 상기 제2 발광 구조물로부터 외부로 추출될 가능성이 높아지게 되어, 광 효율이 향상될 수 있다.
실시예에 따르면, 단일 발광 소자에서 서로 다른 파장을 갖는 적어도 2개의 광을 생성할 수 있고, 이러한 적어도 2개의 광의 혼합에 의해 백색이나 다른 원하는 색을 얻을 수 있다. 따라서, 별도의 형광체를 사용하지 않게 되어, 연색지수(CRI)가 향상될 수 있다. 아울러, 하나의 광을 생성하는 발광 소자에 비해 발광 소자의 점유 면적을 줄이 수 있고 제조 비용을 절감할 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 평면도이다.
도 2는 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 3 내지 도 11은 제1 실시예에 따른 발광 소자를 제조하는 공정을 도시한 도면이다.
도 12는 제2 실시예에 따른 발광 소자를 도시한 평면도이다.
도 13은 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
도 14는 제2 발광 구조물의 직경에 따른 에너지 밴드갭의 가변을 설명하는 그래프이다.
도 15는 제3 실시예에 따른 발광 소자를 도시한 평면도이다.
도 16은 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 17은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 도시한 평면도이고, 도 2는 제1 실시예에 따른 발광 소자를 도시한 단면도이다.
도 1 및 도 2를 참조하면, 제1 실시예에 따른 발광 소자(1)는 제1 발광 구조물(11), 다수의 제2 발광 구조물(21) 및 제1 내지 제3 전극(23, 25, 27)을 포함할 수 있다.
제1 실시예에 따른 발광 소자(1)는 수평형(lateral type) 발광 소자를 포함할 수 있다.
상기 제1 발광 구조물(11)은 성장 기판(3) 상에 성장될 수 있다.
도시되지 않았지만, 제1 실시예에 따른 발광 소자(1)는 상기 성장 기판(3)과 상기 제1 발광 구조물(11) 사이에 배치된 버퍼층이 더 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 발광 소자(1)는 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21) 사이에 배치된 전극층(13)을 더 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(13)을 사이에 두고 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21)이 서로 전기적으로 연결될 수 있다.
상기 전극층(13)이 형성되지 않는 경우, 상기 다수의 제2 발광 구조물(21)은 상기 제1 발광 구조물(11)과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(23)은 상기 제1 발광 구조물(11)의 일측에 배치되고, 상기 제2 전극(25)은 상기 제1 발광 구조물(11)의 타측에 배치될 수 있다.
상기 다수의 발광 구조물의 일측은 상기 전극층(13)과 접촉되고, 상기 다수의 발광 구조물의 타측은 상기 제3 전극(27)과 전기적으로 연결될 수 있다.
상기 버퍼층, 상기 제1 발광 구조물(11) 및 상기 다수의 제2 발광 구조물(21)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 버퍼층, 상기 제1 발광 구조물(11) 및 상기 다수의 제2 발광 구조물(21)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(3)은 상기 제1 발광 구조물(11)을 성장시켜주는 역할을 할 수 있다. 또한, 상기 성장 기판(3)은 그 위에 배치된 층, 예컨대 제1 발광 구조물(11)을 지지하는 역할을 할 수 있다. 따라서, 상기 제1 발광 구조물(11)과의 열적 팽창률 차이, 격자 상수 차이 또는 지지 강도 등을 고려하여 상기 성장 기판(3)의 재질이 선택될 수 있다. 예컨대, 상기 성장 기판(3)은 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 성장 기판(3)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 성장 기판(3)은 도전성을 갖도록 도펀트를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 따라서, 상기 성장 기판(3)은 전극층(13)으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
만일 상기 성장 기판(3)과 상기 제1 발광 구조물(11) 사이의 격자 상수 차이와 열 팽창 계수 차이가 여전히 큰 경우, 상기 성장 기판(3)과 상기 제1 발광 구조물(11) 사이에 버퍼층(미도시)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층은 상기 성장 기판(3)과 상기 제1 발광 구조물(11) 사이의 격자 상수 차이를 완화시켜 줄 수 있다. 또한, 상기 버퍼층은 상기 성장 기판(3)의 상면에 결함(melt-back) 현상에 의해 리세스(recess)가 형성되는 것을 방지하여 주거나 응력(strain)을 제어하여 제1 발광 구조물(11)에 크랙(crack)이 발생되거나 성장 기판(3)이 깨지는 것을 방지하여 줄 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층은 앞서 설명된 다양한 기능을 충족하기 위해 Al을 포함하는 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층은 AlN, AlGaN 또는 InAlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 발광 구조물(11)은 상기 성장 기판(3)이나 상기 버퍼층 상에 배치될 수 있다.
상기 제1 발광 구조물(11)은 다수의 화합물 반도체층을 포함할 수 있다. 상기 제1 발광 구조물(11)은 적어도 제1 도전형 반도체층(5), 제1 활성층(7) 및 제2 도전형 반도체층(9)을 포함할 수 있다.
상기 제1 도전형 반도체층(5)은 상기 성장 기판(3)이나 상기 버퍼층 상에 배치될 수 있다. 상기 제1 활성층(7)은 상기 제1 도전형 반도체층(5) 상에 배치될 수 있다. 상기 제2 도전형 반도체층(9)은 상기 제1 활성층(7) 상에 배치될 수 있다.
상기 제1 도전형 반도체층(5)과 상기 제2 도전형 반도체층(9)은 도펀트를 포함할 수 있다. 상기 제1 활성층(7)은 도펀트를 포함하거나 도펀트를 포함하지 않을 수 있다.
상기 제1 도전형 반도체층(5)의 도펀트와 상기 제2 도전형 반도체층(9)의 도펀트는 서로 반대의 극성을 가질 수 있다. 예컨대, 상기 제1 도전형 반도체층(5)은 n형 도펀트를 포함하고, 상기 제2 도전형 반도체층(9)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함하고, 상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(5)은 제1 캐리어, 즉 전자를 생성하여 상기 제1 활성층(7)으로 제공되고, 상기 제2 도전형 반도체층(9)은 제2 캐리어, 즉 정공을 생성하여 상기 제1 활성층(7)으로 제공될 수 있다.
상기 제1 활성층(7)에서 상기 제1 도전형 반도체층(5)으로부터의 전자와 상기 제2 도전형 반도체층(9)으로부터의 정공이 재결합(recombination)될 수 있다. 이러한 재결합에 의해 의해 상기 제1 활성층(7)의 형성 물질에 의해 결정되는 에너지 밴드갭(Energy Band Gap)에 상응하는 파장의 광이 방출될 수 있다.
상기 제1 활성층(7)은 단일 양자 우물 구조(SQW), 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 제1 활성층(7)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자(1)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다. 상기 제1 활성층(7)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기 또는 InGaN/InGaN의 주기로 형성될 수 있다.
상기 제1 활성층(7)은 제1 파장의 제1 광을 생성할 수 있다. 예컨대, 상기 제1 파장의 제1 광은 자외선, 가시 광선 및 적외선 중 하나를 포함할 수 있다.
상기 제1 도전형 반도체층(5)의 아래 또는 상기 제2 도전형 반도체층(9)의 위에 또 다른 화합물 반도체층이 단일층 또는 다층으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극층(13)이 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9) 상에 배치될 수 있다. 상기 전극층(13)은 전류 스프레딩과 전류 주입을 용이하게 하여 줄 수 있는 재질로 형성될 수 있다. 상기 전류 주입을 향상시켜 주기 위해, 상기 전극층(13)은 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)과의 오믹 콘택 특성이 우수한 재질로 형성될 수 있다. 상기 전극층(13)은 광 투과성이 우수한 재질로 형성될 수 있다. 상기 전극층(13)은 예컨대, ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나가 포함될 수 있지만, 이에 대해서는 한정하지 않는다. 이로부터, 상기 전극층(13)은 전류 스프레딩층, 오믹 콘택층 및 광 투광층 중 적어도 하나 이상을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
따라서, 상기 전극층(13)으로 공급된 전류는 상기 전극층(13)의 전 영역으로 신속히 전류 스프레딩되며 또한 상기 전극층(13)과 접촉하는 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)으로 신속히 주입될 수 있다.
상기 제1 전극(23)은 상기 제1 발광 구조물(11)의 제1 도전형 반도체층(5)의 상면 일부분에 배치될 수 있다. 이를 위해, 상기 제1 발광 구조물(11)이 식각되어, 상기 제1 발광 구조물(11)의 제1 도전형 반도체층(5)의 상면 일부분이 외부에 노출될 수 있다. 상기 제1 전극(23)은 외부에 노출된 상기 제2 도전형 반도체층(9)의 상면 일부분에 배치될 수 있다.
도시되지 않았지만, 상기 제1 전극(23)은 상기 제1 발광 구조물(11)의 제1 도전형 반도체층(5)의 상면의 다수의 영역 각각에 배치될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 전극(25)은 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)의 상면 일부분에 배치될 수 있다. 상기 제2 전극(25)은 상기 전극층(13)의 상면 일부분에 배치될 수 있다.
상기 제2 전극(25)은 상기 전극층(13)을 관통하여 상기 제2 도전형 반도체층(9)의 상면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 전극(25)은 상기 제2 전극(25)의 하면으로부터 하부 방향으로 돌출된 돌기를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 돌기의 하면은 상기 제2 도전형 반도체층(9)과 접촉되고, 상기 돌기의 측면은 상기 전극층(13)의 리세스의 내측면과 접촉될 수 있다. 상기 리세스는 상기 전극층(13)의 상면과 하면을 관통한 홀을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 돌기를 제외한 상기 제2 전극(25)의 하면은 상기 리세스 주변의 상기 전극층(13)의 상면 일부분과 접촉될 수 있다.
한편, 상기 제2 전극(25)은 상기 전극층(13)을 관통하지 않고 단지 상기 전극층(13)의 상면과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(23)과 상기 제2 전극(25)은 전기 전도도, 배리어 특성, 본딩 특성 및/또는 반사 특성이 우수한 금속 재질로 형성될 수 있다. 상기 제1 전극(23)과 상기 제2 전극(25)은 예컨대, 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 전극(25)은 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21)에 전원을 공급하기 위한 공통 전극으로 사용될 수 있다. 상기 제2 전극(25)으로 공급된 전류는 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)으로 공급되는 한편, 상기 전극층(13) 또는 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)을 통해 상기 다수의 제2 발광 구조물(21)의 제3 도전형 반도체층(15)으로 공급될 수 있다.
상기 다수의 제2 발광 구조물(21)은 상기 전극층(13) 상에 배치될 수 있다. 상기 전극층(13)이 형성되지 않는 경우, 상기 다수의 제2 발광 구조물(21)은 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9) 상에 형성될 수 있다.
상기 다수의 제2 발광 구조물(21) 각각은 나노로드(nano rod) 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 발광 구조물(21)은 상기 제2 발광 구조물(21)의 길이 방향을 따라 길게 형성될 수 있다.
상기 다수의 제2 발광 구조물(21)은 서로 간에 이격될 수 있다. 상기 다수의 제2 발광 구조물(21) 사이의 이격 거리는 일정하거나 일정하지 않을 수 있다. 상기 다수의 제2 발광 구조물(21)은 서로 간에 일정한 간격으로 이격되거나 서로 간에 랜덤(random)한 간격으로 이격될 수 있다.
상기 제2 발광 구조물(21)은 위에서 보았을 때, 삼각형, 사각형과 같은 다각형, 원형 또는 타원형일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 발광 구조물(21)은 성장법(growth method)나 식각법(etching method)을 이용하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 발광 구조물(21)의 높이는 대략 10nm 내지 5㎛일 수 있다. 구체적으로, 상기 제2 발광 구조물(21)의 높이는 대략 100nm 내지 대략 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 발광 구조물(21)의 높이는 대략 500nm 내지 2㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 발광 구조물(21)의 높이의 상한값 이상으로는 성장이 어렵고 우수한 양자 효과(quantum effect)를 기대하기 어렵다. 상기 제2 발광 구조물(21)의 높이의 하한값 이하에서는 제2 발광 구조물(21)의 전자 또는 정공의 생성량이 줄어들어, 광 효율이 저하될 수 있다.
상기 제2 발광 구조물(21)의 높이는 적어도 상기 제3 도전형 반도체층(15)의 높이, 상기 제2 활성층(17)의 높이 및 상기 제4 도전형 반도체층(19)의 높이의 총합일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 발광 구조물(21)의 직경은 대략 5nm 내지 대략 2㎛일 수 있다. 구체적으로, 상기 제2 발광 구조물(21)의 직경은 대략 200nm 내지 대략 2㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 더욱 구체적으로, 상기 제2 발광 구조물(21)의 직경은 대략 700nm 내지 대략 1㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 발광 구조물(21)의 직경은 상기 제3 도전형 반도체층(15)의 직경, 상기 제2 활성층(17)의 직경 및 상기 제4 도전형 반도체층(19)의 직경 중 적어도 하나의 직경일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 다수의 제2 발광 구조물(21) 각각은 다수의 화합물 반도체층을 포함할 수 있다. 상기 제2 발광 구조물(21)은 적어도 제3 도전형 반도체층(15), 제2 활성층(17) 및 제4 도전형 반도체층(19)을 포함할 수 있다.
상기 제3 도전형 반도체층(15)은 상기 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9) 또는 상기 전극층(13) 상에 배치될 수 있다. 상기 제2 활성층(17)은 상기 제3 도전형 반도체층(15) 상에 배치될 수 있다. 상기 제4 도전형 반도체층(19)은 상기 제2 활성층(17) 상에 배치될 수 있다.
상기 제3 도전형 반도체층(15)과 상기 제4 도전형 반도체층(19)은 도펀트를 포함할 수 있다. 상기 제2 활성층(17)은 도펀트를 포함하거나 도펀트를 포함하지 않을 수 있다.
상기 제3 도전형 반도체층(15)의 도펀트와 상기 제4 도전형 반도체층(19)의 도펀트는 서로 반대의 극성을 가질 수 있다. 예컨대, 상기 제3 도전형 반도체층(15)은 p형 도펀트를 포함하고, 상기 제4 도전형 반도체층(19)은 n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함하고, 상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제3 도전형 반도체층(15)은 정공을 생성하여 상기 제2 활성층(17)으로 제공되고, 상기 제4 도전형 반도체층(19)은 전자를 생성하여 상기 제2 활성층(17)으로 제공될 수 있다.
상기 제2 활성층(17)에서 상기 제3 도전형 반도체층(15)으로부터의 정공과 상기 제4 도전형 반도체층(19)으로부터의 전자가 재결합(recombination)될 수 있다. 이러한 재결합에 의해 의해 상기 제2 활성층(17)의 형성 물질에 의해 결정되는 에너지 밴드갭(Energy Band Gap)에 상응하는 파장의 광이 방출될 수 있다.
상기 제2 활성층(17)의 구체적인 구조는 상기 제1 발광 구조물(11)의 제1 활성층(7)과 동일하므로, 더 이상의 설명은 생략한다.
상기 제2 활성층(17)은 제2 파장의 제2 광을 생성할 수 있다. 예컨대, 상기 제2 파장의 제2 광은 자외선, 가시 광선 및 적외선 중 하나를 포함할 수 있다.
예컨대, 상기 제1 발광 구조물(11)의 제1 활성층(7)에서 생성된 제1 광과 상기 제2 발광 구조물(21)의 제2 활성층(17)에서 생성된 제2 광은 서로 상이한 주 파장 대역을 가질 수 있다. 예컨대, 상기 제1 광은 자외선을 포함하고, 상기 제2 광은 가시 광선을 포함할 수 있다.
상기 제3 도전형 반도체층(15)의 아래 또는 상기 제4 도전형 반도체층(19)의 위에 또 다른 화합물 반도체층이 단일층 또는 다층으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 다수의 제2 발광 구조물(21) 모두는 전기적인 연결을 위해 상기 전극층(13)의 상면 또는 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)의 상면과 접촉될 수 있다.
상기 전극층(13)은 상기 제2 발광 구조물(21)의 사이즈와 유사한 사이즈를 갖는 판 형상(plate shape)으로 형성될 수 있다.
도시되지 않았지만, 상기 전극층(13)은 매트릭스 형상(matrix shape)으로 형성될 수도 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 전극층(13)은 일 방향을 따라 형성된 다수의 제1 전극(23) 라인과 상기 다수의 제1 전극(23) 라인과 교차하도록 형성된 다수의 제2 전극(25) 라인을 포함할 수 있다. 상기 제1 전극(23) 라인은 서로 이격되고 상기 제2 전극(25) 라인은 서로 이격되도록 배치될 수 있다. 이러한 경우, 상기 다수의 제2 발광 구조물(21) 각각의 제3 도전형 반도체층(15)은 상기 제1 전극(23) 라인과 상기 제2 전극(25) 라인의 교차 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 전극(27)은 상기 다수의 제2 발광 구조물(21) 상에 배치될 수 있다. 상기 제3 전극(27)은 상기 제1 발광 구조물(11)의 사이즈와 유사한 사이즈를 갖는 판 형상(plate shape)으로 형성될 수 있다.
상기 제3 전극(27)은 전기적인 연결을 위해 상기 다수의 제2 발광 구조물(21) 모두와 접촉될 수 있다. 상기 제3 전극(27)은 상기 제2 발광 구조물(21) 각각의 제4 도전형 반도체층(19)의 상면과 접촉될 수 있다. 따라서, 상기 제3 전극(27)으로 공급된 전류가 상기 다수의 제2 발광 구조물(21)의 제4 도전형 반도체층(19)으로 공급될 수 있다.
상기 제3 전극(27)은 상기 제1 발광 구조물(11)에서 생성된 제1 파장의 제1 광과 상기 제2 발광 구조물(21)에서 생성된 제2 파장의 제2 광 모두가 투과될 수 있는 투명한 도전 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제3 전극(27)은 상기 전극층(13)과 동일한 재질로 형성될 수 있다. 상기 제3 전극(27)은 그래핀(graphene) 재질로 형성될 수 있다. 상기 제3 전극(27)은 광이 투과될 정도로 매우 얇은 두께를 갖는 금속 재질로 형성될 수 있다. 상기 제3 전극(27)은 광 투광층, 그래핀층 및 금속층 중 하나를 포함할 수 있다.
도시되지 않았지만, 상기 제3 전극(27)은 매트릭스 형상으로 형성될 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 제3 전극(27)은 일 방향을 따라 형성된 다수의 제1 전극(23) 라인과 상기 다수의 제1 전극(23) 라인과 교차하도록 형성된 다수의 제2 전극(25) 라인을 포함할 수 있다. 상기 제1 전극(23) 라인은 서로 이격되고 상기 제2 전극(25) 라인은 서로 이격되도록 배치될 수 있다. 이러한 경우, 상기 다수의 제2 발광 구조물(21) 각각의 제4 도전형 반도체층(19)은 상기 제1 전극(23) 라인과 상기 제2 전극(25) 라인의 교차 영역 아래에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따르면, 제2 발광 구조물(21)이 일 방향을 따라 길게 형성됨에 따라, 상기 제2 발광 구조물(21)에 내재적으로 존재하는 전기장, 즉 내부 전기장(internal electric field)가 크게 감소되므로 광 효율이 향상될 수 있다.
제1 실시예에 따르면, 제2 발광 구조물(21)의 직경이 매우 작으므로, 제2 발광 구조물(21)의 제2 활성층(17)에서 생성된 광이 제2 발광 구조물(21)의 측면에 도달하는 거리가 짧다. 따라서, 상기 제2 발광 구조물(21)에서 생성된 광이 상기 제2 발광 구조물(21) 내에서 손실될 가능성이 적으며 상기 제2 발광 구조물(21)로부터 외부로 추출될 가능성이 높아지게 되어, 광 효율이 향상될 수 있다.
제1 실시예에 따르면, 단일 발광 소자(1)에서 서로 다른 파장을 갖는 적어도 2개의 광을 생성할 수 있고, 이러한 적어도 2개의 광의 혼합에 의해 백색이나 다른 원하는 색을 얻을 수 있다. 따라서, 별도의 형광체를 사용하지 않게 되어, 연색지수(CRI: Color Rendering Index))가 향상될 수 있다. 아울러, 기존에 하나의 광을 생성하는 발광 소자에 비해 발광 소자의 점유 면적을 줄이 수 있고 제조 비용을 절감할 수 있다.
도 3 내지 도 11은 제1 실시예에 따른 발광 소자를 제조하는 공정을 도시한 도면이다.
도 3을 참조하면, 성장 기판(3) 상에 제1 발광 구조물(11)이 성장될 수 있다. 상기 제1 발광 구조물(11)은 다수의 화합물 반도체층을 포함할 수 있다. 상기 제1 발광 구조물(11)은 적어도 제1 도전형 반도체층(5), 제1 활성층(7) 및 제2 도전형 반도체층(9)을 포함할 수 있다.
상기 제1 도전형 반도체층(5), 상기 제1 활성층(7) 및 상기 제2 도전형 반도체층(9)이 상기 성장 기판(3) 상에 순차적으로 성정될 수 있다.
상기 제1 도전형 반도체층(5), 상기 제1 활성층(7) 및 상기 제2 도전형 반도체층(9)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy) 및 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 중 하나의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형 반도체층(5)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(9)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
도 4a 및 도 4b를 포함하면, 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9) 상에 전극층(13)이 형성될 수 있다. 상기 전극층(13)은 상기 전극층(13)은 전류 스프레딩과 전류 주입을 용이하게 하여 줄 수 있는 재질로 형성될 수 있다. 상기 전류 주입을 향상시켜 주기 위해, 상기 전극층(13)은 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)과의 오믹 콘택 특성이 우수한 재질로 형성될 수 있다.
상기 제1 발광 구조물(11)이 식각되어 상기 제1 도전형 반도체층(5)의 상면 일부분이 노출될 수 있다. 예컨대, 상기 제1 발광 구조물(11)의 우측 에지 영역을 수직 방향으로 식각한다. 이에 따라, 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)과 제1 활성층(7)이 제거되어, 상기 제1 도전형 반도체층(5)의 상면 일부분이 외부에 노출될 수 있다.
상기 전극층(13)의 일부분이 선택적으로 식각되어 상기 전극층(13)의 상면과 하면이 관통되는 리세스(29)가 형성될 수 있다. 상기 리세스(29)에 의해 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)의 상면 일부분이 외부에 노출될 수 있다.
상기 제1 발광 구조물(11)에서 외부에 노출된 제1 도전형 반도체층(5)의 상면 일부분에 제1 전극(23)이 형성될 수 있다. 상기 제1 발광 구조물(11)에서 외부에 노출된 제2 도전형 반도체층(9)의 상면 일부분에 제2 전극(25)이 형성될 수 있다. 상기 제2 전극(25)은 상기 리세스(29) 내에 상기 제2 도전형 반도체층(9)의 상면 일부분과 접촉되며 상기 리세스(29) 주변의 상기 전극층(13)의 상면 일부분과 접촉될 수 있다.
상기 제1 전극(23)과 상기 제2 전극(25)은 전기 전도도, 배리어 특성, 본딩 특성 및/또는 반사 특성이 우수한 금속 재질로 형성될 수 있다.
도 5a 및 도 5b를 참조하면, 성장 기판(31) 상에 다수의 제2 발광 구조물(21)이 성장될 수 있다.
상기 성장 기판(31)은 Al2O3, Ga2O3 등의 산화 계열 물질과 Si, SiC, GaAs 등의 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 다수의 제2 발광 구조물(21) 각각은 제4 도전형 반도체층(19), 제2 활성층(17) 및 제3 도전형 반도체층(15)을 포함할 수 있다.
상기 제4 도전형 반도체층(19), 상기 제2 활성층(17) 및 상기 제3 도전형 반도체층(15)이 상기 성장 기판(31) 상에 순차적으로 성정될 수 있다.
상기 제4 도전형 반도체층(19), 상기 제2 활성층(17) 및 상기 제3 도전형 반도체층(15)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy) 및 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 중 하나의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제4 도전형 반도체층(19)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제3 도전형 반도체층(15)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
성장 조건, 예컨대 성장 온도, 가스 유량 등을 조절하여 줌으로써, 상기 성장 기판(31) 상에 다수의 제4 도전형 반도체층(19)이 수직 방향으로만 성장될 수 있다. 이러한 경우, 상기 다수의 제4 도전형 반도체층(19) 각각은 서로 이격될 수 있다.
이어서, 상기 제4 도전형 반도체층(19) 상에 제2 활성층(17) 및 제3 도전형 반도체층(15)이 순차적으로 성장됨으로써, 다수의 제2 발광 구조물(21)이 형성될 수 있다.
상기 다수의 제2 발광 구조물(21)은 서로 간에 접촉하지 않으며 독립적으로 성장될 수 있다.
도 6을 참조하면, 상기 다수의 제2 발광 구조물(21) 상에 지지 기판(33)이 부착될 수 있다. 상기 지지 기판(33)은 상기 다수의 제2 발광 구조물(21)을 지지하여 주는 역할을 할 수 있다. 상기 지지 기판(33)은 지지 강도가 우수한 도전 재질이나 절연 재질로 형성될 수 있다.
도 7을 참조하면, 상기 성장 기판(31)을 뒤집은 다음, 상기 성장 기판(31)이 제거될 수 있다.
상기 지지 기판(33)이 아래를 향하도록 배치되고, 상기 지지 기판(33) 상에 다수의 제2 발광 구조물(21)이 위치될 수 있다.
도 8을 참조하면, 상기 다수의 제2 발광 구조물(21) 상에 제3 전극(27)이 부착될 수 있다. 상기 제3 전극(27)은 상기 다수의 제2 발광 구조물(21) 상에 예컨대 본딩 공정을 이용하여 접합될 수 있지만, 이에 대해서는 한정하지 않는다. 본딩 공정에 의해 상기 다수의 제2 발광 구조물(21)과 상기 제3 전극(27) 사이에 접합층(미도시)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 접합층은 예컨대, 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질을 포함할 수 있다.
상기 제3 전극(27)은 도 4b에 도시된 전극층(13)과 동일한 재질로 형성될 수 있다. 상기 제3 전극(27)은 그래핀 재질로 형성될 수 있다. 상기 제3 전극(27)은 광이 투과될 정도로 매우 얇은 두께를 갖는 금속 재질로 형성될 수 있다.
도 9를 참조하면, 상기 지지 기판(33)을 뒤집은 다음, 상기 지지 기판(33)이 제거된다. 상기 제3 전극(27)이 아래를 향하도록 배치되고, 상기 제3 전극(27) 상에 다수의 제2 발광 구조물(21)이 위치될 수 있다.
도 10을 참조하면, 도 4a 및 도 4b에 도시된 성장 기판(3) 상에 도 9에 도시된 제3 전극(27)이 위치될 수 있다. 상기 제3 전극(27) 아래에 다수의 제2 발광 구조물(21)이 위치될 수 있다.
도 11을 참조하면, 상기 제3 전극(27) 아래에 위치된 다수의 제2 발광 구조물(21)이 상기 전극층(13) 상에 부착됨으로써, 제1 실시예에 따른 발광 소자가 제조될 수 있다. 상기 다수의 제2 발광 구조물(21)은 본딩 공정을 이용하여 상기 전극층(13) 상에 부착될 수 있지만, 이에 대해서는 한정하지 않는다.
본딩 공정에 의해 상기 다수의 제2 발광 구조물(21)과 상기 제3 전극(27) 사이에 접합층(미도시)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 접합층은 예컨대, 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질을 포함할 수 있다.
이상에서 다수의 제2 발광 구조물(21)이 성장법(growth method)을 이용하여 나노로드 형상으로 성장되는 것이 설명되고 있다.
실시예는 식각법(etching method)을 이용하여 다수의 제2 발광 구조물(21)이 형성될 수도 있다. 즉, 제3 도전형 반도체층(15), 제2 활성층(17) 및 제4 도전형 반도체층(19)이 일괄로 형성된 다음, 마스크를 이용하여 상기 제4 도전형 반도체층(19), 상기 제2 활성층(17) 및 상기 제3 도전형 반도체층(15)을 선택적으로 식각하여 줌으로써, 다수의 제2 발광 구조물(21)이 형성될 수 있다.
도 12는 제2 실시예에 따른 발광 소자를 도시한 평면도이고, 도 13은 제2 실시예에 따른 발광 소자를 도시한 단면도이다.
제2 실시예는 다수의 제2 발광 구조물(21) 각각의 직경이 서로 상이한 것을 제외하고는 제1 실시예와 유사하다. 따라서, 제2 실시예에서 제1 실시예와 동일한 기능, 동일한 종류의 물질 및/또는 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 12 및 도 13을 참조하면, 제2 실시예에 따른 발광 소자(1A)는 성장 기판(3), 제1 발광 구조물(11), 다수의 제2 발광 구조물(21) 및 제1 내지 제3 전극(23, 25, 27)을 포함할 수 있다.
제2 실시예에 따른 발광 소자(1A)는 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21) 사이에 배치된 전극층(13)을 더 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 제2 실시예에 따른 발광 소자(1A)는 상기 제1 발광 구조물(11)과 상기 성장 기판(3) 상이에 배치된 버퍼층을 더 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 발광 구조물(11)은 상기 성장 기판(3) 상에 배치될 수 있다. 상기 다수의 제2 발광 구조물(21)은 상기 제1 발광 구조물(11) 상에 배치될 수 있다.
상기 전극층(13)은 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21) 사이에 배치되거나 배치되지 않을 수 있다.
상기 전극층(13)이 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21) 사이에 배치될 때, 상기 제1 발광 구조물(11)의 상면은 상기 전극층(13)의 하면과 접촉되고, 상기 다수의 제2 발광 구조물(21)의 하면은 상기 전극층(13)의 상면과 접촉될 수 있다.
상기 전극층(13)이 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21) 사이에 배치되지 않을 때, 상기 다수의 제2 발광 구조물(21)의 하면은 상기 제1 발광 구조물(11)의 상면과 접촉될 수 있다.
상기 제1 발광 구조물(11)은 적어도 제1 도전형 반도체층(5), 제1 활성층(7) 및 제2 도전형 반도체층(9)을 포함할 수 있다. 상기 제1 도전형 반도체층(5)은 상기 성장 기판(3) 또는 상기 버퍼층 상에 배치되고, 상기 제1 활성층(7)은 상기 제1 도전형 반도체층(5) 상에 배치되며, 상기 제2 도전형 반도체층(9)은 상기 제1 활성층(7) 상에 배치될 수 있다.
상기 제1 도전형 반도체층(5)은 n형 반도체층이고, 상기 제2 도전형 반도체층(9)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 다수의 제2 발광 구조물(21) 각각은 적어도 제3 도전형 반도체층(15), 제2 활성층(17) 및 제4 도전형 반도체층(19)을 포함할 수 있다. 상기 제3 도전형 반도체층(15)은 상기 전극층(13) 또는 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9) 상에 배치되고, 상기 제2 활성층(17)은 상기 제3 도전형 반도체층(15) 상에 배치되며, 상기 제4 도전형 반도체층(19)은 상기 제2 활성층(17) 상에 배치될 수 있다.
상기 제3 도전형 반도체층(15)은 p형 반도체층이고, 상기 제4 도전형 반도체층(19)은 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(5)과 상기 제4 도전형 반도체층(19)은 동일한 극성의 도펀트, 즉 n형 도펀트를 포함하고, 상기 제2 도전형 반도체층(9)과 상기 제3 도전형 반도체층(15)은 동일한 극성의 도펀트, 즉 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(23)은 상기 제1 발광 구조물(11)의 제1 도전형 반도체층(5)의 상면 일부분에 배치되고, 상기 제2 전극(25)은 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)의 상면 일부분에 배치될 수 있다. 상기 제3 전극(27)은 상기 다수의 제2 발광 구조물(21)의 각각의 제4 도전형 반도체층(19)의 상면 상에 배치될 수 있다.
상기 전극층(13)이 상기 제1 발광 구조물(11)과 상기 다수의 제2 발광 구조물(21) 사이에 배치되는 경우, 상기 제2 전극(25)은 상기 전극층(13)을 관통하여 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)의 상면 일부분과 접촉될 수 있다. 상기 제2 전극(25)이 관통되도록 상기 전극층(13)은 리세스를 포함할 수 있다. 따라서, 상기 제2 전극(25)은 상기 전극층(13)의 리세스를 통해 상기 제1 발광 구조물(11)의 제2 도전형 반도체층(9)의 상면 일부분과 접촉될 수 있다.
제1 실시예와 달리, 제2 실시예에서 상기 제2 다수의 발광 구조물은 서로 상이한 직경을 가질 수 있다.
도 14에 도시한 바와 같이, 직경(d)이 직경이 작아질수록 1/d는 커지고, 1/d가 커짐에 따라 에너지 밴드갭의 변화폭(ΔEg)이 커지게 됨을 알 수 있다. 에너지 밴드갭의 변화폭(ΔEg)이 커질수록 광의 파장은 짧아질 수 있다.
예컨대, 상기 다수의 제2 발광 구조물(21)은 제1 직경(D1)을 갖는 다수의 제2 발광 구조물(21a), 제2 직경(D2)을 갖는 다수의 제2 발광 구조물(21b) 및 제3 직경(D3)을 갖는 다수의 제2 발광 구조물(21c)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 직경(D1)은 상기 제2 직경(D2)보다 작고, 상기 제2 직경(D2)는 상기 제3 직경(D3)보다 작을 수 있다.
예컨대, 제2 직경(D2)을 갖는 제2 발광 구조물(21b)이 녹색 파장(대략 450nm 내지 500nm)의 광을 생성하도록 설정되는 경우, 상기 제2 직경(D2)보다 작은 제1 직경(D1)을 갖는 제2 발광 구조물(21a)이 청색 파장(대략 450nm 내지 500nm)의 광을 생성하도록 설정되고, 상기 제2 직경(D2)보다 큰 제3 직경(D1)을 갖는 제2 발광 구조물(21c)이 적색 파장(대략 610nm 내지 대략 700nm)의 광을 생성하도록 설정되고,
상기 제1 내지 제3 발광 구조물(21a, 21b, 21c)은 상기 전극층(13) 또는 상기 제1 발광 구조물(11) 상에 규칙적으로 또는 랜덤하게 배치될 수 있다. 예컨대, 상기 제2 발광 구조물(21a)에 인접하여 다른 제2 발광 구조물(21b)이나 또 다른 제2 발광 구조물(21c)이 배치될 수 있다. 예컨대, 상기 제2 발광 구조물(21b)에 인접하여 또 다른 제2 발광 구조물(21b)이 배치될 수 있다.
상기 제1 직경(D1)을 갖는 제2 발광 구조물(21a), 상기 제2 직경(D2)을 갖는 제2 발광 구조물(21b) 및 상기 제3 직경(D3)을 갖는 제3 발광 구조물(21c) 각각이 청색 파장의 광, 녹색 파장의 광 및 적색 파장의 광을 생성하는 경우, 상기 제1 발광 구조물(11)은 자외선 이나 가시광선을 생성할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 실시예는 적색 파장의 광, 녹색 파장의 광 및 청색 파장의 광에 의한 백색광을 갖는 단일 발광 소자(1A)가 가능하다.
예컨대, 상기 제1 발광 구조물(11)이 청색 파장의 광을 생성하는 경우, 상기 제2 발광 구조물(21)은 제2 직경(D2)을 갖는 제2 발광 구조물(21b)과 제3 직경(D3)을 갖는 제2 발광 구조물(21c)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 직경(D2)을 갖는 제2 발광 구조물(21b)은 녹색 파장의 광을 생성하고, 상기 제3 직경(D3)을 갖는 제2 발광 구조물(21c)은 적색 파장의 광을 생성할 수 있다. 따라서, 상기 제1 발과 구조물, 상기 제2 직경(D2)을 갖는 제2 발광 구조물(21b)와 제3 직경(D3)을 갖는 제2 발광 구조물(21c)에 의해 백색광이 구현될 수 있다.
도 15는 제3 실시예에 따른 발광 소자를 도시한 평면도이고, 도 16은 제3 실시예에 따른 발광 소자를 도시한 단면도이다.
도 15 및 도 16을 참조하면, 제3 실시예에 따른 발광 소자(1B)는 제1 발광 구조물(55), 다수의 제2 발광 구조물(63) 및 제1 내지 제3 전극(47, 67, 69)을 포함할 수 있다.
제3 실시예에 따른 발광 소자(1B)는 수직형(vertical type) 발광 소자일 수 있다.
상기 제1 전극(47)은 상기 제1 발광 구조물(55)의 아래에 배치되고, 상기 제2 전극(67)은 상기 제1 발광 구조물(55)의 일부분 위에 배치되며, 상기 제3 전극(69)은 상기 다수의 제2 발광 구조물(63) 상에 배치될 수 있다.
상기 제1 발광 구조물(55)은 적어도 제1 도전형 반도체층(49), 제1 활성층(51) 및 제2 도전형 반도체층(53)을 포함할 수 있다.
상기 제1 도전형 반도체층(49)은 상기 제1 전극(47) 상에 배치되고, 상기 제1 활성층(51)은 상기 제1 도전형 반도체층(49) 상에 배치되며, 상기 제2 도전형 반도체층(53)은 상기 제1 활성층(51) 상에 배치될 수 있다.
상기 제1 도전형 반도체층(49)은 p헝 반도체층이고, 상기 제2 도전형 반도체층(53)은 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 다수의 제2 발광 구조물(63)은 상기 제1 발광 구조물(55) 상에 배치될 수 있다. 상기 제2 발광 구조물(63)은 적어도 제3 도전형 반도체층(57), 제2 활성층(59) 및 제4 도전형 반도체층(61)을 포함할 수 있다. 상기 제3 도전형 반도체층(57)은 상기 제1 발광 구조물(55)의 제2 도전형 반도체층(53) 상에 배치되고, 상기 제2 활성층(59)은 상기 제3 도전형 반도체층(57) 상에 배치되며, 상기 제4 도전형 반도체층(61)은 상기 제2 활성층(59) 상에 배치될 수 있다.
상기 제3 도전형 반도체층(57)은 n형 반도체층이고, 상기 제4 도전형 반도체층(61)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 제1 도전형 반도체층(49)과 상기 제4 도전형 반도체층(61)은 동일한 극성의 도펀트, 즉 p형 도펀트를 포함하고, 상기 제2 도전형 반도체층(53)과 상기 제3 도전형 반도체층(57)은 동일한 극성의 도펀트, 즉 n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(47)은 상기 제1 발광 구조물(55)의 제1 도전형 반도체층(49)의 아래에 배치될 수 있다. 상기 제1 전극(47)은 전기 전도도가 우수한 전극층일 수 있다. 상기 전극층으로는 Au, Ti, Ni, Cu, Al, Cr, Ag 및 Pt로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. 상기 전극층은 단층 또는 다층 구조로 형성될 수 있다. 상기 제1 전극(47)은 상기 제1 발광 구조물(55)이나 상기 다수의 제2 발광 구조물(63)에서 생성된 광을 반사시켜 줄 수 있는 반사층일 수 있다. 상기 반사층으로는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 둘 이상의 합금이 사용되지만, 이에 대해서는 한정하지 않는다. 상기 제1 전극(47)은 전류의 주입을 용이하기 하기 위한 오믹 코택층일 수 있다. 상기 오믹 콘택층으로는 물질로는 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다.
상기 제1 전극(47)은 전극층, 반사층과 오믹 콘택층을 포함하는 다중층일 수 있다.
상기 제1 전극(47)의 면적은 상기 제1 발광 구조물(55), 구체적으로 적어도 제1 활성층(51)의 면적보다 클 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 전극(47)의 면적이 상기 제1 활성층(51)의 면적보다 커 상기 제1 활성층(51)에서 생성되어 사선(slant) 방향으로 진행된 광도 반사시켜 줄 수 있으므로, 광 추출 효율이 향상될 수 있다.
상기 제2 전극(67)은 상기 제1 발광 구조물(55)의 제2 도전형 반도체층(53)의 상면 일부분에 형성될 수 있다. 상기 제2 전극(67)은 상기 제1 전극(47)의 전극층으로 사용되는 금속 물질 중 하나가 사용될 수 있다.
상기 제2 전극(67)이 불투명한 금속 재질로 형성되는 경우, 상기 제2 전극(67)에 의해 광의 추출이 방해되므로, 상기 제2 전극(67)은 패턴 형상으로 상기 제2 도전형 반도체층(53)의 상면 일부분에 형성될 수 있다. 이러한 경우, 상기 제2 전극(67)과 상기 제2 전극(67)과 수직으로 대응하는 상기 제1 전극(47)의 일부 영역 사이에 집중적으로 전류가 흐르게 되어 광이 활발하게 생성되는데 반해, 상기 제2 전극(67)이 형성되지 않은 영역과 제1 전극(47) 사이의 제1 발광 구조물(55)에는 전류가 잘 흐르지 않게 되어 광이 활발하게 생성되지 않게 된다. 다시 말해, 제1 발광 구조물(55)의 전 영역에서 광이 골고루 생성되지 않게 된다. 이러한 문제를 해소하기 위해, 도시되지 않았지만, 상기 제2 전극(67)과 수직으로 대응하는 제1 도전형 반도체층(49)의 아래에 전류 차단층이 형성될 수 있다. 상기 전류 차단층은 절연 물질이거나 전기 전도도가 낮은 물질로 형성될 수 있다. 이러한 전류 차단층에 의해 전류가 잘 흐르지 않게 되어 상기 제2 전극(67)에 수직으로 대응하는 제1 발광 구조물(55)에 흐르는 전류의 세기는 감소하는 대신에 상기 제2 전극(67)이 형성되지 않은 제1 발광 구조물(55)에 흐르는 전류의 세기는 증가되어, 상기 제1 발광 구조물(55)의 전 영역에 비교적 균일한 전류가 수직 방향으로 흐르게 되어, 상기 제1 발광 구조물(55)의 전 영역에서 광이 골고루 생성될 수 있다.
상기 제1 발광 구조물(55)의 광 추출 효율을 향상시키기 위해 상기 제1 발광 구조물(55)의 상면, 즉 상기 제2 도전형 반도체층(53)의 상면에 광 추출 구조물(71)이 형성될 수 있다. 상기 광 추출 구조물(71)은 러프니스(roughness)나 요철(convex-concavo)을 가질 수 있다.
상기 제3 전극(69)은 판 형상(plate shape)으로 형성될 수 있다. 상기 제3 전극(69)은 전기적인 연결을 위해 상기 제2 발광 구조물(63) 각각의 제4 도전형 반도체층(61)의 상면과 접촉될 수 있다. 따라서, 상기 제3 전극(69)으로 공급된 전류가 상기 다수의 제2 발광 구조물(63)의 제4 도전형 반도체층(61)으로 공급될 수 있다.
상기 제3 전극(69)은 상기 제1 발광 구조물(55)에서 생성된 제1 파장의 제1 광과 상기 제2 발광 구조물(63)에서 생성된 제2 파장의 제2 광 모두가 투과될 수 있는 투명한 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제3 전극(69)은 ITO와 같은 투명 도전 재질, 그래핀 재질 및 광이 투과될 정도로 매우 얇은 두께를 갖는 금속 재질 중 하나로 형성될 수 있다.
도시되지 않았지만, 상기 제3 전극(69)은 매트릭스 형상으로 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 발광 구조물(55)의 주변 영역과 상기 제1 전극(47)의 주변 영역 사이에 채널층(45)이 형성될 수 있다. 상기 채널층(45)은 상기 제1 전극(47)과 상기 제1 발광 구조물(55)의 활성층 또는 제2 도전형 반도체층(53) 사이의 전기적인 쇼트를 방지하기 위해 상기 제1 전극(47)과 상기 활성층 사이의 간격을 더 증가시켜 주는 역할을 할 수 있다.
상기 채널층(45)은 상기 제1 발광 구조물(55)의 주변 영역을 따라 폐루프(closed-loop) 구조로 형성되거나 개루프(open-loop) 구조로 형성될 수 있다.
상기 채널층(45)은 투명한 절연 물질, 예컨대 SiO2, SiOx, SiOxNy, Si3N4, 및 Al2O3으로 이루어지는 그룹으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
상기 제1 전극(47)의 끝단은 상기 채널층(45)의 하면의 일부분과 중첩될 수 있다. 상기 제1 전극(47)은 상기 접합층(43)에 의해 매립되어 외부에 노출되지 않을 수 있다. 즉, 상기 접합층(43)은 상기 제1 전극(47)을 둘러싸도록 형성되고 상기 채널층(45)의 하면과 접촉될 수 있다. 예컨대, 상기 접합층(43)은 리세스를 갖는 중앙 영역과 상부 방향으로 돌출된 주변 영역을 포함할 수 있다. 상기 중앙 영역의 리세스에 상기 제1 전극(47)이 배치되고, 상기 주변 영역의 상면은 상기 채널층(45)의 하면과 접촉될 수 있다.
상기 접합층(43)의 아래에 지지 부재(41)가 배치될 수 있다.
상기 접합층(43)은 상기 지지 부재를 상기 제1 전극(47)에 용이하게 접합시킬 수 있는 물질을 포함할 수 있다. 상기 접합층(43)은 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 지지 부재(41)는 그 위에 형성되는 복수의 층들을 지지할 수 있다. 상기 지지 부재(41)은 도전성을 갖는 도전성 지지 기판일 수 있다. 상기 지지 부재(41)은 금속이나 금속 합금, 예를 들어 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함할 수 있다.
상기 제1 발광 구조물(55) 상에 보호층(65)이 형성될 수 있다. 예를 들어, 상기 제1 발광 구조물(55)의 적어도 측면상에는 보호층(65)이 형성될 수 있다.
상기 보호층(65)은 상기 발광 구조물과 지지 부재(41) 사이의 전기적 쇼트를 방지하는 한편 상기 발광 소자(1B)를 외부의 충격으로부터 보호하는 역할을 할 수 있다. 상기 보호층(65)은 투명성과 절연성이 우수한 재질로 형성될 수 있다. 상기 보호층(65)은 상기 채널층(45) 및/또는 상기 전류 차단층과 동일한 물질을 포함할 수 있지만, 이에 대해 한정하지 않는다.
한편, 제2 실시예의 서로 상이한 직경을 갖는 제2 발광 구조물(21a, 21b, 21c)과 제3 실시예의 발광 소자(1B)와 결합된 또 다른 실시예도 가능하다.
아울러, 실시예에 따른 발광 소자는 플립칩형(flip-chip type) 발광 소자에도 적용될 수 있지만, 이에 대해서는 한정하지 않는다.
도 17은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 17을 참조하면, 실시예에 따른 발광 소자 패키지는 패키지 바디(101)와, 상기 패키지 바디(101)에 설치된 제1 전극층(103) 및 제2 전극층(105)과, 상기 패키지 바디(101)에 설치되어 상기 제1 전극층(103) 및 제2 전극층(105)으로부터 전원을 공급받는 제1 실시예 및 제2 실시예들에 따른 발광 소자(1)와, 상기 발광 소자(1)를 포위하는 몰딩부재(113)를 포함한다.
상기 패키지 바디(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(1)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(103) 및 제2 전극층(105)은 서로 전기적으로 분리되며, 상기 발광 소자(1)에 전원을 제공한다.
또한, 상기 제1 및 제2 전극층(103, 105)은 상기 발광 소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(1)는 상기 제1 전극층(103), 제2 전극층(105) 및 상기 패키지 바디(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
실시예에서는 한 개의 와이어(109)를 통해 발광 소자(1)를 상기 제1 및 제2 전극층(103, 105) 중 하나의 전극층에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(1)를 상기 제1 및 제2 전극층(103, 15)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(1)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있다.
상기 몰딩부재(113)는 상기 발광 소자(1)를 포위하여 상기 발광 소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지는 COB(Chip On Board) 타입을 포함하며, 상기 패키지 바디(101)의 상면은 평평하고, 상기 패키지 바디(101)에는 복수의 발광 소자가 설치될 수도 있다.
실시예에 따른 발광 소자나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
1, 1A, 1B: 발광 소자
3: 성장 기판
5, 49: 제1 도전형 반도체층
7, 51: 제1 활성층
9, 53: 제2 도전형 반도체층
11, 55: 제1 발광 구조물
13: 전극층
15, 57: 제3 도전형 반도체층
17, 59: 제2 활성층
19, 61: 제4 도전형 반도체층
21, 21a, 21b, 21c, 63: 제2 발광 구조물
23, 25, 27, 47, 67, 69: 전극
29: 리세스
31: 성장 기판
33: 지지 기판
41: 지지 부재
43: 접합층
45: 채널층
65: 보호층
71: 광 추출 구조물

Claims (19)

  1. 기판;
    상기 기판 상에 배치되는 제1 발광 구조물; 및
    상기 제1 발광 구조물 상에 배치되고 서로 이격되는 다수의 제2 발광 구조물을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 제1 발광 구조물과 상기 제2 발광 구조물 사이에 배치된 전극층을 더 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 전극층은 전류 스프레딩층, 오믹 콘택층 및 광 투광층 중 적어도 하나 이상을 포함하는 발광 소자.
  4. 제2항에 있어서,
    상기 제1 발광 구조물은 적어도 제1 도전형 반도체층, 제1 활성층 및 제2 도전형 반도체층을 포함하고,
    상기 제2 발광 구조물은 적어도 제3 도전형 반도체층, 제2 활성층 및 제4 도전형 반도체층을 포함하는 발광 소자.
  5. 제4항에 있어서,
    상기 제1 도전형 반도체층과 상기 제4 도전형 반도체은 n형 도펀트를 포함하고,
    상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 p형 도펀트를 포함하는 발광 소자.
  6. 제4항에 있어서,
    상기 제1 발광 구조물의 제1 도전형 반도체층 상에 배치되는 제1 전극;
    상기 제1 발광 구조물의 제2 도전형 반도체층 상에 배치되는 제2 전극; 및
    상기 제2 발광 구조물의 제4 도전형 반도체층 상에 배치되는 제3 전극을 더 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 제2 전극은 상기 전극층을 관통하여 상기 제2 도전형 반도체층과 접촉되는 발광 소자.
  8. 제1 발광 구조물;
    상기 제1 발광 구조물 상에 배치되고 서로 이격되는 다수의 제2 발광 구조물; 및
    상기 제1 발광 구조물 아래에 배치되는 제1 전극을 포함하는 발광 소자.
  9. 제8항에 있어서,
    상기 제1 전극은 전극층, 반사층 및 오믹 콘택층 중 적어도 하나 이상을 포함하는 발광 소자.
  10. 제8항에 있어서,
    상기 제1 발광 구조물은 적어도 제1 도전형 반도체층, 제1 활성층 및 제2 도전형 반도체층을 포함하고,
    상기 제2 발광 구조물은 적어도 제3 도전형 반도체층, 제2 활성층 및 제4 도전형 반도체층을 포함하는 발광 소자.
  11. 제10항에 있어서,
    상기 제1 도전형 반도체층과 상기 제4 도전형 반도체은 p형 도펀트를 포함하고,
    상기 제2 도전형 반도체층과 상기 제3 도전형 반도체층은 n형 도펀트를 포함하는 발광 소자.
  12. 제10항에 있어서,
    상기 제1 발광 구조물의 제2 도전형 반도체층 상에 배치되는 제2 전극; 및
    상기 제2 발광 구조물의 제4 도전형 반도체층 상에 배치되는 제3 전극을 더 포함하는 발광 소자.
  13. 제8항에 있어서,
    상기 제1 발광 구조물의 주변 영역과 상기 제1 전극의 주변 영역 사이에 배치되는 채널층; 및
    상기 제1 전극 아래에 배치되고 도전성을 갖는 지지 부재(41)을 더 포함하는 발광 소자.
  14. 제6항 또는 제12항에 있어서,
    상기 제3 전극은 상기 다수의 발광 구조물과 접촉되는 판 형상을 갖는 발광 소자.
  15. 제6항 또는 제12항에 있어서,
    상기 제3 전극은 광 투광층, 그래핀층 및 금속층 중 하나를 포함하는 발광 소자.
  16. 제1항 내지 제13항의 어느 하나의 항에 있어서,
    상기 다수의 제2 발광 구조물은 나노 로드 형상을 갖는 발광 소자.
  17. 제1항 내지 제13항의 어느 하나의 항에 있어서,
    상기 다수의 제2 발광 구조물 각각의 직경은 5nm 내지 2㎛인 발광 소자.
  18. 제1항 내지 제13항의 어느 하나의 항에 있어서,
    상기 다수의 제2 발광 구조물은 서로 상이한 직경을 갖는 발광 소자.
  19. 제1항 내지 제13항 중 어느 하나의 항에 의한 발광 소자를 포함하는 발광 소자 패키지.
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