KR20110041272A - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는, 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 화합물 반도체층 위에 전극; 상기 화합물 반도체층 아래에 반사층; 상기 반사층 아래에 전도성 지지부재; 및 상기 화합물 반도체층의 하면 둘레에 투광성의 채널층을 포함한다.
반도체, 발광소자, 수직형

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 화합물 반도체층의 하부에서의 금속과 비금속 사이의 접착력을 개선한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 화합물 반도체층 아래에 금속과 산화물 사이의 접착력을 개선한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는, 복수의 화합물 반도체층을 포함하는 발광 구조물; 상기 화합물 반도체층 위에 전극; 상기 화합물 반도체층 아래에 반사층; 상기 반사층 아래에 전도성 지지부재; 및 상기 화합물 반도체층의 하면 둘레에 투광성의 채널층을 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 기판 위에 복수의 화합물 반도체층을 형성하는 단계; 상기 화합물 반도체층의 상면 둘레에 투광성의 채널층을 형성하는 단계; 상기 화합물 반도체층 위에 반사층을 형성하는 단계; 상기 반사층을 베이스 방향으로 배치하고 상기 기판을 제거하는 단계; 상기 화합물 반도체층을 에칭하여 상기 채널층을 노출시켜 주는 단계; 및 상기 화합물 반도체층 위에 전극을 형성하는 단계; 를 포함한다.
실시 예는 광 추출 효율을 개선시켜 줄 수 있다.
실시 예는 반도체층 아래의 층들 사이의 접착 문제를 개선시켜 줄 수 있다.
실시 예는 반도체층 아래의 채널 영역에서의 금속과 비 금속 사이의 접착 문제를 개선시켜 줄 수 있다.
실시 예는 반도체층 아래의 산화물과 반사 물질 사이의 접착력을 개선하여 채널 영역에서의 층간 박리 문제를 개선시켜 줄 수 있다.
실시 예는 반도체 발광소자의 신뢰성을 개선시켜 줄 수 있다.
실시 예를 설명함에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 층의 위 또는 아래는 도면을 참조하여 설명하기로 한다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이며, 도 2는 도 1의 A-A측 단면도이다.
도 1 및 도 2를 참조하면, 반도체 발광소자(100)는 복수의 화합물 반도체층을 갖는 발광 구조물(135), 채널층(140), 반사층(150), 접합층(160), 및 전도성 지지부재(170)를 포함한다.
상기 반도체 발광소자(100)는 화합물 반도체 예컨대, 3족-5족 원소의 화합물 반도체를 포함하는 LED(Light emitting diode)로 구현될 수 있으며, 상기 LED는 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED이거나 UV LED일 수 있으며, 실시 예의 기술적 범위 내에서 다양하게 구현될 수 있다.
상기 발광 구조물(135)은 제 1도전형 반도체층(110), 활성층(120), 및 제 2도전형 반도체층(130)을 포함한다.
상기 제 1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)의 상면은 광 추출 효율을 위해 러프니스 패턴(112)과 같은 광 추출 구조나 전류 확산과 광 추출 위해 투명 전극층과 절연층이 등이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제 1도전형 반도체층(110) 위에는 전극(115)이 형성될 수 있다. 상기 전극(115)은 패드이거나, 상기 패드에 연결된 분기 구조의 전극 패턴을 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 전극(115)은 상면에 러프니스 패턴이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 전극(115)은 상기 제1도전형 반도체층(110)의 상면에 오믹 접촉되고, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합하여 단층 또는 다층으로 형성할 수 있다. 상기 전극(20)은 제1도전형 반도체층(110)과의 오믹 접촉, 금속층 간의 접착성, 반사 특성, 전도성 특성 등을 고려하여 상기 물질 등에서 선택될 수 있다.
상기 활성층(120)은 상기 제1도전형 반도체층(110) 아래에 형성되며, 단일 또는 다중 양자우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수도 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 제 2도전형 반도체층(130)은 상기 활성층(120) 아래에 형성되며, 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 발광 구조물(135)은 상기 제 2도전형 반도체층(120) 아래에 제3도전형 반도체층을 더 포함할 수 있으며, 상기 제3도전형 반도체층은 상기 제2도전형 반도체층과 반대의 극성을 가질 수 있다. 또한 상기 제 1도전형 반도체층(110)이 P형 반도체층이고, 상기 제 2도전형 반도체층(130)이 N형 반도체층으로 구현될 수도 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제2도전형 반도체층(130) 또는 제3도전형 반도체층의 아래에는 채널층(140) 및 반사층(150)이 형성된다. 이하, 설명의 편의를 위해 발광 구조물(135)의 최하층은 제2도전형 반도체층(130)을 일 예로 설명하기로 한다.
상기 반사층(150)은 상기 제2도전형 반도체층(130)의 하면 내측에 접촉되며, 상기 채널층(140)은 상기 제2도전형 반도체층(130)의 하면 둘레에 접촉된다.
상기 채널층(140)은 채널 영역(105)에 배치되며, 상기 채널 영역(105)은 칩과 칩 사이에 분리되는 경계 영역으로서 발광 소자의 둘레 영역이 된다. 상기 채널층(140)의 상면 외측은 외부에 노출되거나, 절연층(190)에 의해 덮혀질 수 있다. 상기 채널층(140)의 상면 내측은 상기 제2도전형 반도체층(130)의 하면 외측에 접촉된다.
상기 채널층(140)은 상기 제2도전형 반도체층(130)의 하면 둘레에 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다. 상기 채널층(140)은 연속적인 패턴 형상 또는 불연속적인 패턴 형상을 포함할 수 있으며, 또는 제조 과정에서 채널 영역으로 조사되는 레이저의 경로 상에 형성될 수 있다.
상기 채널층(140)은 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다.
상기 채널층(140)은 상기 발광 구조물(135)의 외벽이 습기에 노출되더라도, 서로 쇼트가 발생되는 것을 방지하여, 고습에 강한 LED를 제공할 수 있다. 상기 채널층(140)을 투광성 물질로 사용하는 경우 레이저 스크라이빙시 조사되는 레이저가 투과됨으로써, 채널 영역(105)에서 레이저로 인해 금속 물질의 파편 발생을 방지하므로, 발광 구조물(135)의 측벽에서의 층간 단락 문제를 방지할 수 있다.
상기 채널층(140)은 상기 발광 구조물(135)의 각 층(110,120,130)의 외벽과 상기 반사층(150) 사이의 간격을 이격시켜 줄 수 있다. 상기 채널층(140)은 0.02~5um의 두께로 형성될 수 있으며, 상기 두께는 칩 사이즈에 따라 달라질 수 있다.
상기 반사층(150)은 상기 제2도전형 반도체층(130)의 하면에 오믹 접촉되고, 반사 금속을 포함할 수 있다. 상기 반사층(150)은 씨드 금속을 포함할 수 있으며, 상기 씨드 금속은 도금 공정을 위해 사용된다. 이에 따라 상기 반사층(150)은 오믹층, 씨드층, 반사층 등과 같은 층이 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(150)은 상기 채널층(140)의 하면에 연장되고, 상기 채널층(140)의 하면 전체를 덮는 구조로 형성된다.
상기 반사층(150)은 발광 구조물(135)의 영역보다 큰 폭(즉, 직경)으로 형성되므로, 입사되는 광을 효과적으로 반사시켜 줄 수 있다. 이에 따라 광 추출 효율은 개선될 수 있다.
상기 반사층(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질을 선택적으로 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 반사층(150)은 상기의 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 전도성 산화물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다.
상기 반사층(150)과 상기 제2도전형 반도체층(130)의 사이의 일부 영역에는 전류 블록킹층(145)이 형성된다. 상기 전류 블록킹층(145)은 상기 반사층(150) 보다 전기 전도성이 낮은 비금속 물질로 형성될 수 있다. 상기 전류 블록킹층(145)은 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 중 적어도 하나를 포함한다. 여기서, 상기 반사층(150)이 Ag인 경우, 상기 전류 블록킹층(145)은 ITO, ZnO, SiO2등의 물질로 형성될 수 있다.
상기 전류 블록킹층(145)은 상기 채널층(140)의 물질과 동일한 물질로 형성되거나, 다른 물질로 형성될 수 있다. 상기 전류 블록킹층(145)와 상기 채널층(140)이 동일한 물질인 경우, 동일 공정으로 형성될 수 있다.
상기 전류 블록킹층(145)의 위치는 상기 전극(115)과 대응되는 위치에 대응되는 패턴으로 형성될 수 있으며, 그 크기는 상기 전류의 확산 정도에 따라 변경될 수 있다.
상기 전류 블록킹층(145)은 상기 전극(115)과 대응되는 구조로 배치되어 있어, 칩의 전 영역으로 전류를 확산시켜 줄 수 있다.
또한 상기 전류 블록킹층(145)은 상기 반사층(150)과 상기 접합층(160) 사이의 계면이나, 상기 제2도전형 반도체층(130)과 상기 접합층(160) 사이의 계면에 형성될 수 있으며, 실시 예의 기술적 범위 내에서 선택적으로 형성할 수 있다.
상기 접합층(160)은 상기 반사층(150)의 아래에 접촉되고, 상기 채널층(140)의 아래에는 접촉되지 않게 형성될 수 있다. 상기 접합층(160)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(160)은 예컨대, 본딩층으로 기능하며, 그 아래에 전도성 지지부재(170)가 접합된다. 상기 접합층(160)을 형성하지 않고, 상기 반사층(150)에 상기 전도성 지지부재(170)를 도금이나 시트 등으로 부착시켜 줄 수 있다.
상기 접합층(160)의 아래에는 전도성 지지부재(170)가 형성되며, 상기 전도성 지지부재(170)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 등으로 구현될 수 있다. 또한 상기 전도성 지지부재(170)는 형성하지 않거나, 전도성 시트로 구현될 수 있다.
상기 발광 구조물(135)의 외측면은 경사지게 형성될 수 있으며, 절연층(190)이 형성된다. 상기 절연층(190)은 하단은 상기 채널층(140) 위에 접촉되고, 상단(194)은 상기 제1도전형 반도체층(110)의 둘레에 형성될 수 있다. 이에 따라 상기 절연층(190)은 상기 채널층(140)에 밀착 접촉되고, 상기 발광 구조물(135)의 둘레에 형성됨으로써, 상기 발광 구조물(135)의 외측면에서의 층간 쇼트를 방지할 수 있다.
도 2를 참조하면, 상기 채널층(140)은 칩의 외측 둘레에 띠 형상으로 형성되며, 그 내측 영역(C3*C4)은 반도체 영역(A1)이 되고, 그 외측 영역(C1*C2)은 반도체 영역(A1)의 외측으로 칩 바깥에 노출된다. 상기 채널층(140)의 내측(140A)은 상기 반도체 영역(A1)의 일부에 배치된다.
상기 반사층(150)의 오믹 영역은 상기 반도체 영역(A1)의 내측에 배치되며, 상기 반사층(150)의 직경(D1)은 상기 반도체 영역(A1)의 직경(D2) 보다 작게 배치될 수 있다. 상기 반사층(150)의 오믹 영역(A2)은 발광 영역에 대응되는 크기로 형성될 수 있다.
상기 전류 블록킹층(145)은 상기 반도체 영역(A1) 내에서 상기 전극에 대응되는 위치와 대응되는 패턴으로 형성되며, 상기 오믹 영역(A2) 및 상기 반도체 영역(A1)의 내부에 배치된다. 상기 전류 블록킹층(145)의 크기(B1)는 패드나 전극 패턴에 따라 달라질 수 있다.
도 3 내지 도 14는 도 1의 제조과정을 나타낸 도면이다.
도 3 및 도 4를 참조하면, 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체가 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 기판(101)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 도전성 기판, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 기판(101)의 상면에는 요철 패턴이 형성될 수 있다. 또한 상기 기판(101) 위에는 2족 내지 6족 원소의 화합물 반도체를 이용한 층 또는 패턴이 예컨대, ZnO층(미도시), 버퍼층(미도시), 언도프드 반도체층(미도시) 중 적어도 한 층이 형성될 수 있다. 상기 버퍼층 또는 언도프드 반도체층은 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있으며, 상기 버퍼층은 상기 기판과의 격자 상수의 차이를 줄여주게 되며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있다.
상기 기판(101) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다.
상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형이 N형 반도체인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층 또는 InGaN 우물층/AlGaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형이 P형 반도체인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조물(135)로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, N형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물(135)은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나가 형성될 수 있다.
개별 칩 경계인 채널 영역(105)에는 채널층(140)이 형성된다. 상기 채널층(140)은 마스크 패턴을 이용하여 개별 칩 영역의 둘레에 형성되며, 링 형상, 루프 형상, 프레임 형상 등의 패턴을 갖고 연속적인 패턴 형상으로 형성될 수 있다. 상기 채널층(140)은 산화물, 질화물 또는 절연층의 재질 중에서 선택될 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다. 이러한 채널층(140)은 리소그라피에 의해 마스크 및 패터닝하고, 상기의 물질을 사용하여 스퍼터링 방법 또는 증착 방법 등을 이용하여 형성할 수 있다. 상기 채널층(140)은 전도성 산화물인 경우, 전류 확산과 전류 주입 층으로도 기능하게 된다.
도 4 및 도 5를 참조하면, 상기 제2도전형 반도체층(130) 위에는 전류 블록킹층(145)이 형성된다. 상기 전류블록킹층(145)은 마스크 패턴을 이용하여 형성되며, 상기 채널층(140)과 동일한 물질 또는 다른 물질로 형성될 수 있으며, 이러한 물질 차이에 따라 그 형성 순서는 변경될 수 있다. 예컨대, 상기 채널층(140)과 상기 전류 블록킹층(145)은 동일 물질인 경우, 하나의 공정으로 형성할 수 있다.
상기 전류 블록킹층(145)은 반도체층 보다 낮은 전기 전도성을 갖는 물질이거나 낮은 전기 전도성을 갖도록 형성될 수 있다. 상기 전류 블록킹층(145)의 물질 은 예컨대, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 중 적어도 하나를 포함할 수 있다. 상기 전류 블록킹층(145)은 마스크 패턴을 이용하여 원하는 영역에 형성될 수 있는데, 이때 전극이 형성된 영역과 대응되는 위치나 패턴으로 형성될 수 있다. 상기 전류 블록킹층(145)은 전극 패턴과 동일한 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 6을 참조하면, 상기 전류 블록킹층(145)은 패드 위치 또는/및 전극 패턴에 대응되게 형성될 수 있다. 상기 전류 블록킹층(145)은 반사층(150)의 내측에 배치되어, 그 주변 영역에 비해 거의 전류가 흐르지 않기 때문에, 전류를 확산시켜 공급할 수 있다. 이러한 전류 블록킹층(145)은 다각형 또는 원형과 같은 패턴으로 형성될 수 있으며, 형성하지 않을 수 있다.
도 5 및 도 7을 참조하면, 상기 제2도전형 반도체층(130) 위에 반사층(150)이 형성된다. 상기 반사층(150)은 상기 제2도전형 반도체층(130)에 오믹 접촉된다. 상기 반사층(150)은 상기 제2도전형 반도체층(130)과 상기 전류 블록킹층(145)의 위에 형성되어, 접촉 저항을 낮추어 줄 수 있다.
상기 반사층(150)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 물질을 선택적으로 이용하며, 단층 또는 다층으로 형성될 수 있다. 또한 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 전도성 산화물질을 이용하여 다층으로 형성할 수 있으며, 예컨대, IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 적층할 수 있다. 이러한 반사층(150)은 예컨 대, E-beam(electron beam) 방식으로 증착하거나 스퍼터링 방식으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(150)은 예컨대, 제1접착층/반사층/제2접착층/씨드층의 적층 구조로 형성될 수 있으며, 상기 제1 및 제2접착층은 Ni를 포함하며, 반사층은 Ag를 포함하고, 씨드층은 Cu를 포함할 수 있다. 상기 제1접착층은 수 nm 이하의 두께로 형성되고, 상기 반사층은 수 백nm 이하로 형성되며, 상기 제2접착층은 수십 nm 이하로 형성될 수 있으며, 상기 씨드층은 1um 이하로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사층(150)은 상기 채널층(140)의 위까지 덮는 형태로 형성될 수 있다. 상기 반사층(150)은 반사 금속을 이용하여 구현되므로, 전극 역할을 수행할 수 있다. 또한 상기 반사층(150)과 그 위의 금속 물질들이 전극 역할을 수행할 수 있다.
도 7 및 도 8을 참조하면, 반사층(150) 위에는 접합층(160)이 형성된다. 상기 접합층(160)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다.
상기 접합층(160)은 본딩층으로서, 그 위에 전도성 지지부재(170)가 접합될 수 있다. 상기 전도성 지지부재(170)는 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 등으로 구현될 수 있다. 상기 전도성 지지부재(170)는 상기 접합층(160)에 본딩되거나, 도금층으로 형성되거나, 또는 전도성 시트 형태로 부착될 수 있다. 실시 예에서 상기 접합층(160)은 형성하지 않을 수 있으며, 이 경우 상기 반사층(150) 위에 상기 전도성 지지부재(170)가 형성될 수 있다.
도 9 및 도 10을 참조하면, 상기 전도성 지지부재(170)를 베이스에 위치시키고, 상기 발광 구조물(135) 위에 상기 기판(101)을 배치하여, 상기 기판(101)을 제거하게 된다.
상기 기판(101)의 제거 방법은 레이저 리프트 오프(LLO : Laser Lift Off) 과정으로 제거할 수 있다. 상기 레이저 리프트 오프 방식은 상기 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하여 분리시키는 방식이다. 여기서, 상기 기판(101)과 제 1도전형 반도체층(110) 사이에 다른 반도체층(예: 버퍼층)이나 에어 갭이 있는 경우, 습식 식각 액을 이용하여 상기 기판을 분리할 수도 있다.
상기 기판(101)이 제거된 상기 제 1도전형 반도체층(110)의 표면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있다.
도 10 및 도 11을 참조하면, 아이솔레이션 에칭에 의해 발광 구조물(135)의 채널 영역(105)을 제거하게 된다. 즉, 칩과 칩 경계 영역에 대해 아이솔레이션 에칭을 수행하게 된다. 상기 아이솔레이션 에칭에 의해 상기 채널 영역(105)에는 상기 채널층(140)이 노출될 수 있으며, 상기 발광 구조물(135)의 측면은 경사지게 형성될 수 있다.
상기 채널층(140)이 투광성 물질인 경우 상기 아이솔레이션 에칭이나 레이저 스크라이빙 공정에서 조사되는 레이저가 투과하게 됨으로써, 그 아래의 금속 재료 예컨대, 반사층(150), 접합층(160), 전도성 지지부재(170)의 재료가 레이저가 조사되는 방향으로 돌출되거나 파편이 발생되는 것을 억제할 수 있다.
여기서, 상기 채널층(140)은 상기 레이저의 광이 투과됨으로써, 채널 영역(105)에서 레이저에 의한 금속 파편 발생을 방지하고, 발광 구조물(135)의 각 층의 외벽을 보호할 수 있다.
그리고, 상기 제1도전형 반도체층(110)의 상면에 대해 에칭을 수행하여, 러프니스 패턴(112)을 형성하게 된다. 상기 러프니스 패턴(112)은 광 추출 효율을 개선시켜 줄 수 있다.
도 12 및 도 13을 참조하면, 상기 발광 구조물(135)의 둘레에 절연층(190)을 형성하게 된다. 상기 절연층(190)은 칩 둘레에 형성되는 데, 그 하단은 상기 채널층(140)의 위에 형성되고, 그 상단(194)은 상기 제1도전형 반도체층(110)의 상면 둘레에 형성된다. 상기 절연층(190)은 상기 발광 구조물(135)의 둘레에 형성되어, 층들(110,120,130) 사이의 쇼트를 방지할 수 있다. 또한 상기 절연층(190) 및 상기 채널층(140)은 칩 내부로 습기가 침투하는 것을 방지할 수 있다.
상기 제1도전형 반도체층(110)의 위에는 전극(115)이 형성되며, 상기 전극(115)은 소정 패턴으로 형성하게 된다. 상기 절연층(190) 및 상기 전극(115)의 형성 과정은 칩 분리 전 또는 후에 수행될 수 있으며, 이에 대해 한정하지는 않는다. 상기 전극(115)은 상기 전류 블록킹층(145)에 대응되게 형성되며, 그 상면은 러프니스 패턴(미도시)이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
그리고, 칩 경계를 기준으로 개별 칩 단위로 분리하게 된다. 이때 칩 단위의 분리 방식은 레이저 또는/및 브레이킹 공정을 이용할 수 있다. 도 13의 A-A측 단면도는 도 2에 도시된 바와 같다.
도 14는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 14를 참조하면, 반도체 발광소자(100A)는 제2도전형 반도체층(130)의 아래에 채널층(140), 전류 블록킹층(145), 및 반사층(151)이 형성된다. 상기 채널층(140), 상기 전류 블록킹층(145), 상기 반사층(151)은 서로 겹쳐지지 않게 형성된다.
상기 채널층(140), 상기 반사층(151), 상기 전류 블록킹층(145)의 아래에는 접합층(160) 또는/및 전도성 지지부재(170)가 형성될 수 있다.
상기 접합층(160)은 상기 채널층(140), 상기 반사층(151) 및 상기 전류 블록킹층(145)의 아래에 접촉된다. 상기 채널층(140)은 상기 발광 구조물(135)의 외측과 상기 접합층(160) 사이의 간격을 이격시켜 준다. 상기 반사층(151)은 상기 채널층(140)의 내측 영역에서 상기 제2도전형 반도체층(130)과 오믹 접촉되며, 상기 전류 블록킹층(145)은 상기 반사층(151) 내에서 상기 전극(115)과 대응되는 패턴으로 형성된다. 여기서, 상기 반사층(151)은 오믹 접촉 영역에만 형성되어 있어서, 오믹 접촉 영역과 반사 영역이 동일한 크기로 형성될 수 있다.
도 15는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제3실 시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 15를 참조하면, 반도체 발광소자(100B)는 발광 구조물(135) 아래의 채널층(140)과 반사층(152)의 접합 구조를 변경한 형태이다. 상기 반사층(152)의 외측 단부(152A)는 상기 채널층(140A)의 내측 단부(140A)에 일부 거리(즉, 폭)(D3)만큼 오버랩되게 형성된다. 또한 상기 반사층(152)의 외측 단부(152A)는 칩 외벽에서 소정 거리(D2)를 두고 이격되므로, 칩 외벽으로 노출되지 않아 칩 외벽에서의 박리 문제를 해결할 수 있다.
여기서, 상기 반사층(152)이 상기 채널층(140) 아래에 오버랩되는 거리(D3)는 상기 채널층(140)의 하면 폭(D2+D3)의 80% 이내로 형성할 수 있다. 이러한 반사층(152)의 오버랩되는 거리(D3)를 줄여줌으로써, 반사층(152)의 재질에 의한 접착력 약화 문제를 개선시켜 줄 수 있다. 예컨대, 상기 채널층(140)의 폭(D2+D3)가 75um 정도인 경우, 상기 D3는 6um 이하로 형성될 수 있다.
도 16은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다. 제4실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분은 제1실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 16을 참조하면, 반도체 발광소자(100C)는 채널 영역(105)에 채널층(141)과 캡핑층(155)을 적층한 구조이다. 상기 채널층(141)은 내측이 상기 제2도전형 반도체층(130)의 아래에 접촉되고, 외측에 노출된 구조이며, 그 재료는 제1실시 예에 서 산화물 계열을 포함한다. 예컨대, 상기 채널층(141)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO, SiO2, SiOx, Al2O3, TiO2 등의 산화물 계열 중에서 선택적으로 형성될 수 있다.
상기 캡핑층(Capping layer)(155)은 산화물과 접착력이 우수한 금속 예컨대, Ti, Ni, Pt, Pd, Cu, Al, Ir, Rh 등의 물질 중 어느 하나 또는 복수의 혼합 금속으로 이루어질 수 있다. 즉 상기 캡핑층(155)은 상기 물질을 이용한 단층 또는 다층 구조의 접착층으로서, 금속과 산화물 사이의 접착력을 개선시켜 주어, 칩 외벽에서의 박리 문제를 개선시켜 줄 수 있다. 상기 캡핑층(155)은 수백 nm 이하로 형성될 수 있다. 상기 캡핑층(155)은 e-beam 증착법이나 스퍼터링 방법으로 증착할 수 있으며, 이에 대해 한정하지는 않는다.
상기 캡핑층(155)은 상기 채널층(141)의 하면과 상기 반사층(150) 사이에 형성되어, 상기 반사층(150)의 접착력을 개선시켜 주어, 칩 외벽에서의 층간 박리 문제를 해결할 수 있다.
도 17은 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이고, 도 18은 도 17의 B-B 측 단면도이다. 제5실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 17 및 도 18을 참조하면, 반도체 발광소자(100D)는 채널층(141)의 아래 둘레에 캡핑층(155)이 에워싸는 형태이다.
상기 발광 구조물(130)의 하면 외측에는 채널층(141)이 형성되고, 상기 채널층(141)의 아래에 캡핑층(155)이 적층된다. 상기 채널층(141)은 칩 둘레를 따라 소정 폭을 갖는 링 형상, 띠 형상, 고리 형상으로 형성되며, 상기 캡핑층(155)은 상기 채널층(141)의 하면 및 내측면에 형성된다. 상기 캡핑층(155)의 내측 단부(155A)는 도 18과 같이, 상기 반사층(150)과 상기 채널층(141) 사이를 따라 띠 형상, 고리 형상, 링 형상으로 형성된다. 도 18에서 E1은 반도체 영역이 된다.
상기 제2도전형 반도체층(130)은 상기 반사층(150), 상기 채널층(140), 전류 블록킹층(145), 상기 캡핑층(155)에 접촉되므로, 칩 외측에서는 상기 채널층(140)에 의해 보호를 받을 수 있으며, 칩 내측에서는 상기 반사층(150)과 상기 캡핑층(155)을 통해 전류를 공급받게 된다.
도 19는 도 18의 변형 예이다. 도 17 및 도 19를 참조하면, 상기 캡핑층(155)의 단부(155B)는 단일 패턴이 아닌 복수의 패턴으로 이루어질 수 있다. 즉, 캡핑층(155)의 단부(155B)는 일정한 간격 또는 불규칙한 간격으로 이격되어, 상기 제2도전형 반도체층(130)의 하면에 요철 구조로 접촉될 수 있다. 이러한 접합 구조는 상기 채널층(141)에 대한 상기 캡핑층(155)과 상기 반사층(150)의 접착력을 개선시켜 줄 수 있다. 여기서, 상기 캡핑층(155)는 일부가 복수개로 패터닝되거나, 전 층이 복수개로 패터닝될 수 있다.
도 20은 제6실시 예에 따른 반도체 발광소자의 측 단면도이다. 제6실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 발광소자(100E)는 채널 영역(105)에 존재하는 채널층(141), 캡핑층(155), 및 반사층(150)의 접합 구조를 변경한 것이다.
상기 반사층(150)는 도 16에 개시된 반사층의 직경보다 짧게 형성된다. 상기 반사층(150)의 외측 단부(152)는 상기 캡핑층(155)의 내측 단부(143) 아래에 소정 거리(즉, 폭)(D5)만큼 오버랩된다. 여기서, 상기 D5는 캡핑층(155)의 폭(D4+D5)의 80% 이하로 형성될 수 있으며, 상기 반사층(150)의 외측 단은 상기 칩 외벽으로부터 D4만큼 이격된다.
여기서, 상기 캡핑층(155)은 상기 채널층(141)의 아래에 동일한 폭(D4+D5)으로 형성되거나, 상기 캡핑층(155)의 폭이 더 짧게 형성될 수 있다.
도 21은 제7실시 예에 따른 반도체 발광소자의 측 단면도이다. 제7실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 21을 참조하면, 반도체 발광소자(100F)는 발광 구조물(135)의 아래 둘레에 채널층(141), 캡핑층(155), 반사층(150)이 형성된 구조를 포함한다.
상기 채널층(141)의 내측 상면은 상기 제2도전형 반도체층(130)의 하면에 접촉되고, 상기 채널층(141)의 하면 및 내측면에는 상기 캡핑층(155)이 덮고 있다. 상기 캡핑층(155)의 내측 단부(155A)는 상기 제2도전형 반도체층(130)의 하면에 접촉되어, 전류를 공급하게 된다. 상기 반사층(150)의 외측은 상기 캡핑층(155)과 접촉되고, 상기 채널층(141)과는 접촉되지 않는 형태로서, 상기 반사층(150)의 외측 에 대한 접착력을 개선시켜 줄 수 있다.
또한 상기 반사층(152)의 단부(152)는 상기 캡핑층(155)의 아래에 소정 거리(D6)만큼 오버랩되게 배치되며, 그 오버랩된 거리(D6)는 상기 채널층(140)의 폭의 80% 이하로 형성될 수 있다. 상기 반사층(152)의 단부(152)를 상기 캡핑층(155)의 아래에 오버랩되게 배치함으로써, 상기 반사층(152)의 단부(152)에 대한 접착력을 개선시켜 줄 수 있다.
도 22는 제8실시 예에 따른 반도체 발광소자의 측 단면도이다. 제8실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 22를 참조하면, 반도체 발광소자(200)는 발광 구조물(135), 채널층(240), 전류 블록킹층(245), 반사층(250), 접합층(260), 전도성 지지부재(170), 오믹층(280)을 포함한다.
상기 제2도전형 반도체층(130)의 아래 둘레에는 채널층(240)이 배치되고, 내측에는 오믹층(280)과 전류 블록킹층(245)이 배치된다. 상기 채널층(240)은 제1실시 예의 채널층을 참조하기로 한다.
상기 전류 블록킹층(245)은 상기 제2도전형 반도체층(130)과 상기 오믹층(280) 사이에 형성되어, 전류를 확산시켜 줄 수 있다.
상기 오믹층(280)은 발광 구조물(135)의 제2도전형 반도체층(130)과 상기 반사층(250) 사이에 형성되며, 그 재질은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO 등의 전도성 산화물 계열 중에서 선택적으로 형성될 수 있다. 즉, 상기 오믹층(280)은 상기 제2도전형 반도체층(130)의 하면에 오믹 접촉된다. 상기 오믹층(280)은 스퍼터링 방법(예 radio-freqeucny-magnetron sputtering)이나 증착 방법을 사용할 수 있으며, 이에 대해 한정하지는 않는다. 상기 오믹층(280)은 수십 nm이하로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 오믹층(280)은 상기 채널층(240), 상기 제2도전형 반도체층(130), 상기 전류 블록킹층(245)의 아래에 접촉되며, 상기 접합층(260)을 통해 인가되는 전류를 상기 제2도전형 반도체층(130)으로 공급해 준다.
상기 반사층(250)은 예컨대, 제1접착층/반사층/제2접착층/씨드층의 적층 구조로 형성될 수 있으며, 상기 제1 및 제2접착층은 Ni를 포함하며, 반사층은 Ag를 포함하고, 씨드층은 Cu를 포함할 수 있다. 상기 제1접착층은 수 nm 이하의 두께로 형성되고, 상기 반사층은 수 백nm 이하로 형성되며, 상기 제2접착층은 수십 nm 이하로 형성될 수 있으며, 상기 씨드층은 1um 이하로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 23은 도 22의 C-C측 단면도이다. 도 23을 참조하면, 반도체 영역(A1)의 외측에는 상기 채널층(240)의 내측 영역(240A)이 배치되며, 내측에는 오믹층(280)의 오믹 영역(A4)과 전류 블록킹층(245)의 영역이 형성된다. 상기 반도체 영역(A1)의 직경(D12)은 상기 오믹층(280)의 직경(D11) 보다는 크게 형성될 수 있다.
상기 채널층(240)의 외측 영역과 내측 영역의 거리(D14,D13)는 서로 같거나 다를 수 있으며, 이에 대해 한정하지는 않는다.
도 24는 제9실시 예에 따른 반도체 발광소자의 측 단면도이다. 제9실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 24를 참조하면, 반도체 발광소자(201)는 반사층(250)을 변형한 구조이다. 상기 반사층(250)은 상기 오믹층(280)의 채널 영역(105) 이외의 영역 예컨대, 오믹 영역에만 배치되어, 입사되는 광을 반사시켜 준다. 상기 반사층(250)의 외측 단부(251)는 상기 칩 외측에 노출되지 않는 구조이다.
도 25는 제10실시 예에 따른 반도체 발광소자의 측 단면도이다. 제10실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 25를 참조하면, 반도체 발광소자(201A)는 발광 구조물(135)의 아래에 오믹 접촉된 전도성 산화물 계열의 오믹층(280)이 형성되고, 외측에 투광성 계열의 채널층(240)이 형성된다.
상기 반사층(250)의 단부(251)가 채널 영역(105)에 일정 거리(D16)로 오버랩되게 형성된다. 상기 반사층(250)의 단부(251)가 오버랩되는 거리(즉, 폭)(D16)는 상기 채널층(240)의 하면 폭(D15+D16)에 비해 80% 이하로 형성될 수 있다. 즉, 상기 반사층(250)은 도 24 및 도 25에 도시된 바와 같이, 상기 채널층(240)의 영역 아래에 전체 또는 일부만 오믹층(280)과 접촉될 수 있다.
도 26은 제11실시 예에 따른 반도체 발광소자의 측 단면도이다. 제11실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 26을 참조하면, 반도체 발광소자(202)는 발광 구조물(135)의 아래에 오믹 접촉된 전도성 산화물 계열의 오믹층(280)이 형성되고, 외측에 투광성 계열의 채널층(240)이 형성되며, 상기 오믹층(280) 아래에 반사층(250)이 형성되며, 상기 오믹층(280)와 상기 반사층(250) 사이에 캡핑층(255)이 형성된다.
상기 캡핑층(255)은 산화물과 접착력이 우수한 금속 예컨대, Ti, Ni, Pt, Pd, Cu, Al, Ir, Rh 등의 물질 중 어느 하나 또는 복수의 혼합 금속으로 이루어질 수 있다. 즉 상기 캡핑층(255)은 상기 물질을 이용한 단층 또는 다층 구조의 접착층으로서, 금속과 산화물 사이의 접착력을 개선시켜 주어, 칩 외벽에서의 박리 문제를 개선시켜 줄 수 있다.
상기 캡핑층(255)은 상기 오믹층(240)의 외측 하면과 상기 반사층(250)의 외측 상면 사이에 형성되어, 상기 반사층(250)의 외측에 대한 접착력을 개선시켜 주어, 칩 외벽에서의 층간 박리 문제를 해결할 수 있다.
상기 반사층(250)의 외측은 상기 캡핑층(255)의 하면을 따라 칩 외측까지 형성될 수 있다.
도 27은 제12실시 예에 따른 반도체 발광소자의 측 단면도이다. 제12실시 예 를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 27을 참조하면, 반도체 발광소자(203)는 채널 영역(105)에서 채널층(240)의 아래에 오믹층(280), 상기 오믹층(280)의 아래에 캡핑층(255), 상기 캡핑층(255)의 아래에 반사층(250)이 형성된 구조이다.
상기 캡핑층(255)은 상기 오믹층(280)의 외측 둘레에 형성되며, 상기 반사층(250)과의 접촉 면적을 줄여줄 수 있다. 상기 오믹층(280)은 전도성 산화물 계열이고, 상기 오믹층(280)과 상기 반사층(250) 사이의 외측 채널 영역(105)에는 캡핑층(255)이 형성되며, 상기 캡핑층(255)은 상기 산화물과의 접착성이 좋은 금속 물질로 형성될 수 있다.
상기 캡핑층(255)의 내측 단부(255A)는 상기 오믹층(280)의 오믹 접촉 영역의 일부까지 연장되어 형성될 수 있다. 여기서, 상기 오믹층(280)의 외측은 상기 채널층(240)의 둘레를 커버하고, 상기 캐핑층(255)은 상기 오믹층(280)이 상기 채널층(240)을 커버한 영역까지 연장될 수 있다.
도 28은 제13실시 예에 따른 반도체 발광소자의 측 단면도이다. 제13실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 28을 참조하면, 반도체 발광소자(204)는 채널 영역(105)에서 채널층(240), 상기 채널층(240)의 아래에 오믹층(280)의 외측 단부(281)와 캡핑층(255) 이 적층된 구조이다.
상기 오믹층(280)의 외측 단부(281)는 상기 채널층(240)의 하면 내측까지 형성되어, 칩 외측에 노출되지 않게 형성된다. 상기 캡핑층(255)은 상기 채널층(240)의 하면 외측과 상기 오믹층(280)의 외측 단부(281) 아래에 형성된다. 상기 캡핑층(255)은 상기 채널층(240)과 상기 오믹층(280)의 외측 아래에 접촉됨으로써, 상기 반사층(250)의 접착력을 개선시켜 줄 수 있다.
도 29는 제14실시 예에 따른 반도체 발광소자의 측 단면도이다. 제14실시 예를 설명함에 있어서, 상기에 개시된 실시 예와 동일한 부분은 상기의 실시 예들을 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 29를 참조하면, 반도체 발광소자(204A)는 도 28과 비교하여, 상기 채널 영역(105)의 캡핑층(255)을 변경한 구조이다.
상기 캡핑층(255)은 상기 채널층(240)의 하면 외측과 상기 오믹층(280)의 외측 단부(281) 아래에 형성되고, 그 내측 단부(255A)가 상기 오믹층(280)의 오믹 접촉 영역의 일부까지 연장되어 형성된다. 여기서, 상기 오믹층(280)의 오믹 접촉 영역은 상기 제2도전형 반도체층(130)과의 접촉된 영역으로서, 상기 캡핑층(255)의 단부(255A)와 상기 제2도전형 반도체층(130)의 사이에는 오믹층(280)이 배치된다.
상기 반사층(250)은 상기 캡핑층(255)의 아래에 접촉되어, 칩 외벽에 노출된다. 상기 캡핑층(255)은 상기 채널층(240)과 상기 오믹층(280)의 외측 아래에 접촉됨으로써, 상기 반사층(250)의 접착력을 개선시켜 줄 수 있다.
도 30은 제15실시 예에 따른 반도체 발광소자의 측 단면도이다. 제15실시 예를 설명함에 있어서, 상기에 개시된 제14실시 예와 동일한 부분은 상기의 실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 30을 참조하면, 반도체 발광소자(205)는 채널층(240)의 하면에 오믹층(280)을 형성하고, 상기 오믹층(280)의 외측 아래에 캡핑층(255)을 형성하고, 상기 캡핑층(255)의 아래 일부에 상기 반사층(250)이 형성된다. 상기 반사층(250)은 그 단부(250A)가 상기 캡핑층(255)의 하면 내측까지 연장된 구조로서, 칩 외측에 노출되지 않는 구조이다. 이에 따라 상기 반사층(250)의 단부(250A)에서의 접착력 저하를 방지할 수 있다.
도 31은 제16실시 예에 따른 반도체 발광소자의 측 단면도이다. 제16실시 예를 설명함에 있어서, 상기에 개시된 제15실시 예와 동일한 부분은 상기의 실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 31을 참조하면, 반도체 발광소자(205A)는 채널층(240)의 하면에 오믹층(280)을 형성하고, 상기 오믹층(280)의 외측 아래에 캡핑층(255)을 형성하고, 상기 캡핑층(255)의 하면 내측에 반사층(250)이 연장된다.
상기 반사층(250)은 상기 오믹층(280)의 아래에 형성되고, 그 단부(250A)가 상기 캡핑층(255)의 하면 내측까지 연장된 구조로서, 칩 외측에 노출되지 않는 구조이다. 이에 따라 상기 반사층(250)의 단부(250A)에서의 접착력 저하를 방지할 수 있다.
상기 캡핑층(255)의 내측 단부(255A)는 상기 오믹층(280)의 오믹 접촉 영역까지 연장되어 형성되어, 상기 오믹층(280)과 상기 반사층(205)과의 접촉 면적이 증가된다. 상기 반사층(250)의 단부(250A)는 상기 채널층(240)의 아래에 오버랩되게 배치되는데, 상기 채널층(240)의 폭에 비해 80% 이하로 형성될 수 있다.
도 32는 제17실시 예에 따른 반도체 발광소자의 측 단면도이다. 제16실시 예를 설명함에 있어서, 상기에 개시된 제16실시 예와 동일한 부분은 상기의 실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 32를 참조하면, 반도체 발광소자(206)는 발광 구조물(135)의 외측 아래에 채널층(240)이 형성되고, 상기 채널층(240)의 내측과 상기 제2도전형 반도체층(130)의 아래에 오믹층(280)이 형성되며, 상기 오믹층(280)의 외측과 상기 채널층(240)의 외측 아래에 캡핑층(255)이 형성된다. 상기 캡핑층(255)의 내측 아래 및 상기 오믹층(280)의 아래에 반사층(250)이 형성된다.
상기 반사층(250)은 상기 캡핑층(255)의 내측 아래에 연장되며, 그 연장된 단부(250A)는 상기 채널층(240)과 오버랩되는 영역이 존재하며, 그 영역의 폭은 상기 채널층(240)의 하면 폭의 80% 이하로 형성될 수 있다.
상기 캡핑층(255)은 그 아래에 상기 반사층(250)의 외측과 상기 접합층(260)이 접촉됨으로써, 상기 반사층(250)과 상기 접합층(260)의 접착력을 개선시켜 줄 수 있다.
도 33은 제18실시 예에 따른 반도체 발광소자의 측 단면도이다. 제17실시 예를 설명함에 있어서, 상기에 개시된 제17실시 예와 동일한 부분은 상기의 실시 예를 참조하기로 하며, 중복 설명은 생략하기로 한다.
도 33을 참조하면, 반도체 발광소자(206A)는 발광 구조물(135)의 외측 아래에 채널층(240)이 형성되고, 상기 채널층(240)의 내측과 상기 제2도전형 반도체층(130)의 아래에 오믹층(280)이 형성되며, 상기 오믹층(280)의 외측(281)과 상기 채널층(240)의 외측 아래에 캡핑층(255)이 형성된다. 상기 캡핑층(255)의 내측 아래 및 상기 오믹층(280)의 아래에 반사층(250)이 형성된다.
상기 반사층(250)은 상기 캡핑층(255)의 내측 아래에 연장되며, 그 연장된 단부(205A)는 상기 채널층(240)과 공간적으로 오버랩되는 영역이 존재하며, 그 영역은 상기 채널층(240)의 하면 폭의 80% 이하로 형성될 수 있다.
상기 캡핑층(255)은 그 아래에 상기 반사층(250)의 외측과 상기 접합층(260)이 접촉됨으로써, 상기 반사층(250)과 상기 접합층(260)의 접착력을 개선시켜 줄 수 있다.
상기 캡핑층(255)의 단부(255A)는 상기 오믹층(280)의 오믹 접촉 영역까지 연장되어, 상기 반사층(250)과 상기 오믹층(280)의 접촉 면적을 줄여주게 된다. 이에 따라 상기 캡핑층(255)은 상기 반사층(250), 상기 오믹층(280) 및 상기 접합층(260)와의 접착력을 개선시켜 줄 수 있다.
도 34 내지 도 42는 제19 내지 제27실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 34의 제19실시 예를 설명함에 있어서, 도 1과 동일한 부분에 대해서는 도 1의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 34을 참조하면, 반도체 발광소자(100G)는 채널층(140)의 상면 및 하면에 소정 패턴의 러프니스(P1,P2)를 형성시켜 줌으로써, 접촉 면적의 증가에 따른 접착력을 증가시켜 줄 수 있다. 상기 채널층(140)의 상면 러프니스(P1)는 상기 제2도전형 반도체층(130)에 접촉되고 하면 러프니스(P2)은 반사층(150)의 상면에 접촉되어, 상기 제2도전형 반도체층(130) 및 상기 반사층(150)와의 접촉 면적 및 접착력을 개선시켜 줄 수 있다. 상기 채널층(140)의 상면 및 하면 러프니스(P1,P2)는 표면을 통해 입사 또는 방출되는 광의 임계각을 변화시켜 줄 수 있다.
상기 러프니스(P1,P2)의 형상은 프리즘 형상, 스트라이프 형상, 요철 형상, 삼각 단면 형상 등을 이용하여 배열될 수 있으며, 이러한 형상은 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 상면 러프니스(P1)는 상기 제2도전형 반도체층(130)의 하면을 상기 패턴 형상으로 에칭하여 형성할 수 있으며, 상기 하면 러프니스(P2)는 상기 채널층(140)의 하면을 에칭하여 형성할 수 있다.
도 35의 제20실시 예를 설명함에 있어서, 도 1 및 도 34와 동일한 부분에 대해서는 도 1 및 도 34의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 35를 참조하면, 반도체 발광소자(100H)는 채널층(140)의 하면에 소정 패 턴의 러프니스(P2)를 형성시켜 줌으로써, 상기 반사층(150)과의 접촉 면적의 증가에 따른 접착력을 증가시켜 줄 수 있다. 상기 채널층(140)의 러프니스(P2)는 표면을 통해 입사 또는 방출되는 광의 임계각을 변화시켜 줄 수 있다.
도 36의 제21실시 예를 설명함에 있어서, 도 1 및 도 34와 동일한 부분에 대해서는 도 1 및 도 34의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 36을 참조하면, 반도체 발광소자(100I)는 반사층(150)의 외측 상면 또는/및 하면에 소정 패턴의 러프니스(P2)를 형성시켜 줌으로써, 상기 반사층(150)의 외측이 인접한 채널층(140)과 접합층(160)과의 접촉 면적의 증가에 따른 접착력을 증가시켜 줄 수 있다. 상기 채널층(140)의 상면 러프니스(P2)는 표면을 통해 입사 또는 방출되는 광의 임계각을 변화시켜 줄 수 있으며, 하면 러프니스(P3)는 접합층(160)과의 접합력을 개선시켜 줄 수 있다.
도 37의 제22실시 예를 설명함에 있어서, 도 1 및 도 34와 동일한 부분에 대해서는 도 1 및 도 34의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 37을 참조하면, 반도체 발광소자(100J)는 채널층(140A)의 하부를 에칭하여 톱니파 구조의 러프니스를 형성하고, 상기 채널층(140)의 하면을 따라 상기 반사층(150)의 외측(150A)이 요철 구조의 러프니스로 이루어진다. 여기서, 상기 에칭 깊이는 상기 채널층(140A)의 두께 정도로 할 수 있으며, 그 에칭 각도는 경사지거나 수직하게 할 수 있다.
도 38의 제23실시 예를 설명함에 있어서, 도 1 및 도 34와 동일한 부분에 대해서는 도 1 및 도 34의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 38을 참조하면, 반도체 발광소자(100M)는 채널층(140)의 하부를 에칭하여 요철 형상 또는 구형파 형상의 러프니스(P5)를 형성하고, 상기 채널층(140)의 하면을 따라 상기 반사층(150)의 외측이 요철 구조 또는 구형파 형상의 러프니스(P6)로 이루어진다. 여기서, 상기 에칭 깊이는 상기 채널층(140A)의 두께 미만으로 에칭할 수 있으며 그 에칭 형상은 다각형 형상, 반구형 형상 등으로 형성할 수 있다.
도 39의 제24실시 예를 설명함에 있어서, 도 1 및 도 34와 동일한 부분에 대해서는 도 1 및 도 34의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 39를 참조하면, 반도체 발광소자(100N)는 채널층(140B)의 하부를 에칭하여 요철 형상 또는 구형파 형상의 러프니스를 형성하고, 상기 반사층(150)의 외측(150B)은 상기 채널층(140B)의 하면을 따라 요철 구조 또는 구형파 형상의 러프니스로 이루어진다. 이에 따라 상기 채널층(140B)은 복수의 영역으로 분할될 수 있으며, 이에 대해 한정하지는 않는다. 여기서, 상기 에칭 깊이는 상기 채널층(140B)의 두께 이하로 에칭할 수 있으며 그 에칭 형상은 다각형 형상, 반구형 형상 등으로 형성할 수 있으며, 상기 요 간격 또는/및 철 간격은 동일하거나 다를 수 있다.
도 40의 제25실시 예를 설명함에 있어서, 도 22와 동일한 부분에 대해서는 도 22의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 40을 참조하면, 반도체 발광소자(207)는 채널층(240)의 하부를 에칭하여 러프니스(P8)을 형성하고, 오믹층(280)의 외측은 상기 러프니스(P8)을 따라 러프니스 형상으로 이루어질 수 있다. 상기 러프니스(P8)는 인접한 두 층의 접촉 면적을 증가시켜 접착력을 개선되도록 해 준다.
도 41의 제26실시 예를 설명함에 있어서, 도 22와 동일한 부분에 대해서는 도 22의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 41을 참조하면, 반도체 발광소자(207A)는 채널층(240A)의 하부를 에칭하여 톱니파 구조의 러프니스를 형성하고, 오믹층(280)의 외측(280A)은 상기 채널층(240)의 하면을 따라 상기 러프리스 형상으로 이루어진다. 여기서, 상기 에칭 깊이는 상기 채널층(140A)의 두께 이하로 할 수 있으며, 그 에칭 각도는 경사지거나 수직하게 할 수 있다.
도 42의 제27실시 예를 설명함에 있어서, 도 22와 동일한 부분에 대해서는 도 22의 설명을 참조하며, 중복 설명은 생략하기로 한다.
도 42를 참조하면, 반도체 발광소자(207B)는 채널층(240)의 상면 및 하면에 소정 패턴의 러프니스(P11,P12)를 형성시켜 줄 수 있다. 상기 채널층(240)의 상면 러프니스(P11)는 상기 제2도전형 반도체층(130)의 하면 외측에 접촉되고 하면 러프니스(P12)은 오믹층(280)의 상면에 접촉되어, 상기 제2도전형 반도체층(130) 및 상기 오믹층(280)와의 접촉 면적 및 접착력을 개선시켜 줄 수 있다.
상기 러프니스(P11,P12)의 형상은 프리즘 형상, 스트라이프 형상, 요철 형상, 톱니파(예: 삼각 단면) 형상 등을 이용하여 배열될 수 있으며, 이러한 형상은 실시 예의 기술적 범위 내에서 변경될 수 있다. 상기 채널층(240)의 상면 러프니스(P11)는 상기 제2도전형 반도체층(130)의 하면을 상기 패턴 형상으로 에칭하여 형성할 수 있으며, 상기 채널층(240)의 하면 러프니스(P12)는 상기 채널층(240)의 하면을 에칭하여 형성할 수 있다. 상기 반사층(250)의 외측 상면은 상기 오믹층(280)에 의해 러프니스(P13)가 형성될 수 있어, 입사 또는 방출되는 광의 임계각을 변화시켜 줄 수 있다.
상기 채널층(240) 및 상기 반사층(250)의 러프니스(P12,P13)는 각 층의 전 표면에 형성되거나, 일부 표면에 형성될 수 있다.
도 43은 제28실시 예에 따른 발광 소자 패키지의 단면도이다.
도 43을 참조하면, 발광 소자 패키지는 몸체부(20)와, 상기 몸체부(20)에 설치된 제1 리드 전극(31) 및 제2리드 전극(32)과, 상기 몸체부(20)에 설치되어 상기 제1리드전극(31) 및 제2리드전극(32)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(40)를 포함한다.
상기 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1리드 전극(31) 및 제2리드 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 전극(31) 및 제2 리 드 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체부(20) 상에 설치되거나 상기 제1 리드전극(31) 또는 제2리드 전극(32) 상에 설치될 수 있다.
상기 발광 소자(100)는 와이어를 통해 상기 제1 리드 전극(31)과 전기적으로 연결되며, 제2리드 전극(32)와는 다이 본딩 형태로 연결될 수 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 실시 예(들)에 따른 반도체 발광소자는 수지 재질이나 실리콘과 같은 반도체 기판, 절연 기판, 세라믹 기판 등에 패키징되고, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 또한 상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예로 한정하지는 않는다.
상기 각 실시 예는 각 실시 예로 한정되지 않고, 상기에 개시된 다른 실시 예에 선택적으로 적용될 수 있으며, 각 실시 예의 특징으로 한정하지는 않는다. 또한 상기 실시 예에 따른 반도체 발광소자는 수지 재질이나 실리콘과 같은 반도체 기판, 절연 기판, 세라믹 기판 등에 패키징되고, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 A-A측 단면도이다.
도 3 내지 도 13은 도 1의 제조과정을 나타낸 도면이다.
도 14는 제2실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 15는 제3실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 16은 제4실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 17은 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 18은 도 17의 B-B측 단면도이다.
도 19는 도 17의 B-B측 다른 예이다.
도 20은 제6실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 21은 제7실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 22는 제8실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 23은 도 22의 C-C측 단면도이다.
도 24는 제9실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 25는 제10실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 26은 제11실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 27은 제12실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 28은 제13실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 29는 제14실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 30은 제15실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 31은 제16실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 32는 제17실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 33은 제18실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 34 내지 도 42는 제19 내지 제27실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 43은 제28실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.

Claims (38)

  1. 복수의 화합물 반도체층을 포함하는 발광 구조물;
    상기 화합물 반도체층 위에 전극;
    상기 화합물 반도체층 아래에 반사층;
    상기 반사층 아래에 전도성 지지부재; 및
    상기 화합물 반도체층의 하면 둘레에 채널층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서, 상기 반사층은 상기 화합물 반도체층의 아래에 오믹 접촉되며 반사 금속을 포함하는 반도체 발광소자.
  3. 제1항에 있어서, 상기 반사층과 상기 화합물 반도체층 사이에 전도성 산화물로 형성되며 상기 화합물 반도체층 아래에 오믹 접촉된 오믹층을 포함하는 반도체 발광소자.
  4. 제1항 또는 제3항에 있어서, 상기 화합물 반도체층의 아래에 상기 전극과 대응되게 형성된 전류 블록킹층을 포함하는 반도체 발광소자.
  5. 제4항에 있어서, 상기 전류 블록킹층은 상기 반사층, 상기 오믹층 및 상기 전도성 지지부재 중 어느 한 층의 위에 형성되는 반도체 발광소자.
  6. 제1항에 있어서, 상기 반사층은 상기 채널층의 하면 일부 또는 하면 전체에 접촉되는 반도체 발광소자.
  7. 제3항에 있어서, 상기 오믹층은 상기 채널층의 하면 일부 또는 하면 전체에 접촉되는 반도체 발광소자.
  8. 제1항 또는 제3항에 있어서, 상기 반사층과 상기 전도성 반도체층 사이에 접합층을 포함하는 반도체 발광소자.
  9. 제6항에 있어서, 상기 반사층은 상기 채널층의 하면 일부에 상기 채널층의 폭의 80% 이하로 형성된 반도체 발광소자.
  10. 제1항에 있어서, 상기 채널층 아래에 접촉된 캡핑층을 포함하며, 상기 캡핑층은 상기 채널층과 상기 반사층 또는 상기 전도성 지지부재 사이에 형성되는 반도체 발광소자.
  11. 제3항에 있어서, 상기 오믹층은 상기 채널층 아래에 접촉되며,
    상기 오믹층과 상기 채널층 중 적어도 하나의 아래에 접촉된 캡핑층을 포함하는 반도체 발광소자.
  12. 제10항 또는 제11항에 있어서, 상기 캡핑층은 Ti, Ni, Pt, Pd, Cu, Al, Ir, Rh 물질 중 어느 하나 또는 복수의 혼합 금속을 포함하는 반도체 발광소자.
  13. 제10항 또는 제11항에 있어서, 상기 캡핑층의 내측 단부는 상기 채널층의 내측면에 대응되게 형성되는 반도체 발광소자.
  14. 제10항에 있어서, 상기 캡핑층의 내측 단부는 상기 제2도전형 반도체층의 아래에 접촉되는 반도체 발광소자.
  15. 제1항에 있어서, 상기 채널층은 투광성 질화물, 투광성 산화물 및 투광성 절연물질 중 적어도 하나를 포함하는 반도체 발광소자.
  16. 제15항에 있어서, 상기 채널층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중 적어도 하나를 포함하는 반도체 발광소자.
  17. 제4항에 있어서, 상기 전류 블록킹층은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 , TiO2 중 적어도 하나를 포함하는 반도체 발광소자.
  18. 제10항 또는 제11항에 있어서, 상기 반사층은 상기 캡핑층의 하면 일부 또는 하면 전체에 오버랩되게 배치되는 반도체 발광소자.
  19. 제11항에 있어서, 상기 채널층 아래에 상기 캡핑층 및 상기 오믹층 중 적어도 하나가 접촉되는 반도체 발광소자.
  20. 제1항에 있어서, 상기 발광 구조물의 둘레에 절연층을 포함하는 반도체 발광소자.
  21. 제1항에 있어서, 상기 화합물 반도체층 위에 러프니스 패턴을 포함하는 반도체 발광소자.
  22. 제1항에 있어서, 상기 채널층의 상면 및 하면 중 적어도 한 표면에 형성된 러프니스를 포함하는 반도체 발광소자.
  23. 제3항에 있어서, 상기 오믹층의 외측은 상기 채널층과 상기 반사층 사이에 러프니스 형상으로 형성되는 반도체 발광소자.
  24. 제1항에 있어서, 상기 채널층의 하면에 러프니스가 형성되며, 상기 하면 러프니스의 깊이는 상기 채널층의 두께 또는 두께 미만으로 형성되는 반도체 발광소자.
  25. 제1항에 있어서, 상기 채널층의 상면에 러프니스가 형성되며, 상기 상면 러프니스의 내측은 상기 제2도전형 반도체층의 하면 외측에 접촉되는 반도체 발광소자.
  26. 제1항에 있어서, 상기 채널층 및 상기 반사층 중 적어도 한 층의 표면에 러프니스가 형성되며,
    상기 러프니스의 형상은 톱니파 형상, 구형파 형상, 요철 형상, 및 스트라이프 형상 중 적어도 하나를 포함하는 반도체 발광소자.
  27. 제1항에 있어서, 상기 발광 구조물은 3족-5족 화합물 반도체를 이용한 P-N 접합, N-P 접합, P-N-P 접합, N-P-N 접합 중 적어도 하나를 포함하는 반도체 발광소자.
  28. 기판 위에 복수의 화합물 반도체층을 형성하는 단계;
    상기 화합물 반도체층의 상면 둘레에 채널층을 형성하는 단계;
    상기 화합물 반도체층 위에 반사층을 형성하는 단계;
    상기 반사층을 베이스 방향으로 배치하고 상기 기판을 제거하는 단계;
    상기 화합물 반도체층을 에칭하여 상기 채널층을 노출시켜 주는 단계; 및
    상기 화합물 반도체층 위에 전극을 형성하는 단계;
    를 포함하는 반도체 발광소자 제조방법.
  29. 제28항에 있어서, 상기 화합물 반도체층의 상면 내측에 전류 블록킹층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  30. 제28항에 있어서, 상기 반사층과 상기 화합물 반도체층 사이에 오믹층을 형성하며, 상기 오믹층은 전도성 산화물로 이루어지는 반도체 발광소자 제조방법.
  31. 제28항에 있어서, 상기 기판 제거 전에, 상기 반사층 위에 접합층을 형성하는 단계; 상기 접합층 위에 전도성 지지부재를 형성하는 단계를 포함하며,
    상기 전극 형성 전 또는 후에 상기 채널층 영역을 통해 개별 칩 크기로 분리하는 단계를 포함하는 반도체 발광소자 제조방법.
  32. 제28항에 있어서, 상기 채널층과 상기 반사층 또는 상기 접합층 사이에 접촉되는 캡핑층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  33. 제30항에 있어서, 상기 오믹층 및 상기 채널층 중 적어도 하나의 아래에 접촉되는 캡핑층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  34. 제28항에 있어서, 상기 반사층은 상기 채널층의 하면 일부 또는 하면 전체에 형성되는 반도체 발광소자 제조방법.
  35. 제33항에 있어서, 상기 반사층은 상기 캡핑층의 하면 일부 또는 하면 전체에 형성되는 반도체 발광소자 제조방법.
  36. 제30항에 있어서, 상기 반사층은 상기 오믹층의 하면 일부 또는 하면 전체에 형성되는 반도체 발광소자 제조방법.
  37. 제33항 또는 제35항에 있어서, 상기 캡핑층은 Ti, Ni, Pt, Pd, Cu, Al, Ir, Rh 물질 중 어느 하나 또는 복수의 혼합 금속을 포함하는 반도체 발광소자.
  38. 제29항에 있어서, 상기 채널층과 상기 전류 블록킹층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, Al2O3, TiO2 중 적어도 하나를 포함하는 반도체 발광소자.
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