JP5278317B2 - 発光ダイオードの製造方法 - Google Patents
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Description
本発明は、発光ダイオードの製造方法に関するものである。
本願は、２００７年６月２９日に、日本に出願された特願２００７−１７１９２０号に基づき優先権を主張し、その内容をここに援用する。
本願は、２００７年６月２９日に、日本に出願された特願２００７−１７１９２０号に基づき優先権を主張し、その内容をここに援用する。
ＩＩＩ族窒化物半導体は、可視光から紫外光領域の範囲に相当するエネルギーの直接遷移型のバンドギャップを有し、発光効率に優れていることから、発光ダイオード（ＬＥＤ）やレーザダイオード（ＬＤ）等の半導体発光素子として製品化され、各種用途で使用されている。また、電子デバイスに用いた場合でも、ＩＩＩ族窒化物半導体は、従来のＩＩＩ−Ｖ族化合物半導体を用いた場合に比べて優れた特性が得られるポテンシャルを有している。
一般に、ＩＩＩ族窒化物半導体は、トリメチルガリウム、トリメチルアルミニウムおよびアンモニアを原料として、有機金属化学気相成長（ＭＯＣＶＤ）法によって製造されている。ＭＯＣＶＤ法は、キャリアガスに原料の蒸気を含ませて基板表面に運搬し、加熱された基板との反応で原料を分解させることにより、結晶を成長させる方法である。
基板には例えばサファイア等の絶縁性基板の他、炭化ケイ素、シリコン、酸化亜鉛、ガリウム砒素等の導電性基板が使用できることが知られているが、ＩＩＩ族窒化物半導体と完全に格子整合する基板は未だ開発されておらず、現在のところ、格子定数が１０％以上も異なるサファイアの上にＩＩＩ族窒化物半導体層を強制的に成長させた青色ＬＥＤ素子が実用化されている。
従来の青色ＬＥＤ素子は、基本的にサファイア基板の上にＩＩＩ族窒化物半導体よりなるｎ型半導体層と発光層とｐ型半導体層とが順に積層されたダブルへテロ構造を有している。前記のようにサファイアは絶縁性であり基板側から電極を取り出すことができないので、同一のＩＩＩ族窒化物半導体層表面にｐ型電極とｎ型電極とが設けられた、いわゆるフェイスアップ方式や、フリップチップ方式の素子とされている。
しかしながら、サファイアを基板とする従来のフェイスアップ方式またはフリップチップ方式の素子には数々の問題点がある。まず第一に、ｐ型電極とｎ型電極とが水平方向に並んでいるため電流が水平方向に流れ、その結果電流密度が局部的に高くなりチップが発熱する。第二にサファイアという非常に硬く、劈開性のない基板を使用しているので、チップ化するのに高度な技術を必要とする。第３に、サファイアは熱伝導性が比較的低いので、ＩＩＩ族窒化物半導体層において発生した熱を効率よく放熱できない。
以上のような問題を回避するため、特許文献１には、メッキ層上にＩＩＩ族窒化物半導体層が形成された上下電極構造の発光ダイオードを製造する方法が開示されている。すなわち、特許文献１には、サファイア基板上にｎ型半導体層、発光層及びｐ型半導体層を順次積層してＩＩＩ族窒化物半導体層を形成するとともに、ｐ型半導体層の一面にp型オーミック電極を形成し、次いで、p型オーミック電極上にシード層を形成してからシード層上にフォトレジストを格子状に形成し、次いで、シード層及びフォトレジストを覆うようにメッキ層を形成し、次いで、サファイア基板を除去してからｎ型半導体層にｎ型オーミック電極を形成し、最後に、フォトレジストを除去してからダイシングする上下電極構造の発光ダイオードの製造方法が開示されている。
国際公開第０５／０２９５７２号パンフレット
しかし、上記特許文献１においては、サファイア基板を除去してからｎ型オーミック電極を形成する際に、電極層を形成するとともにアニール処理を行って、電極層とｎ型半導体層との接合面をオーミック接合とする必要がある。このときのアニール処理の温度は数百℃程度であるが、このアニール処理によって、ｐ型オーミック電極が反射層を兼ねる場合に、Ａｇ等のマイグレーションよるｐ型オーミック電極の劣化が起きて反射率が大幅に低下してしまい、発光ダイオードの光取出効率が低下する虞があった。
本発明は、上記事情に鑑みてなされたものであって、サファイア基板に代えてメッキ層を設けることによって上下電極構造を実現して放熱の問題を解消するとともに、オーミック電極の形成時にアニール処理を必要としない上下電極構造の発光ダイオードの製造方法の提供を目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
［１］ 基板上に、ｎ型半導体層、発光層及びｐ型半導体層を順次積層して積層半導体層を形成するとともに、前記ｐ型半導体層上に複数の反射性ｐ型電極を形成する積層工程と、前記反射性ｐ型電極及び前記ｐ型半導体層を覆うようにシード層を形成した後、前記複数の反射性ｐ型電極を相互に隔てる境界部分に沿って分離用フォトレジストを形成するとともに、前記分離用フォトレジストを覆うように、前記シード層上にメッキ層を形成するメッキ工程と、前記ｎ型半導体層から前記基板を取り除いて、前記ｎ型半導体層の光取出面を露出させる除去工程と、前記除去工程の後、前記境界部分の前記分離用フォトレジストに沿って前記積層半導体層の前記光取出面側に分割溝を形成する分割工程と、前記分割溝を形成する分割工程の後、前記ｎ型半導体層の前記光取出面に、前記ｎ型半導体層中のドーパント元素であるケイ素と同一の元素を含有するハロゲン化ケイ素をエッチングガスに用いてドライエッチングを施してから、前記光取出面にｎ型電極を形成する電極形成工程と、前記電極形成工程の後、前記分離用フォトレジストの一部が露出するまで前記メッキ層を研磨するとともに、前記分離用フォトレジストを除去することによって前記メッキ層に別の分割溝を設け、更に前記分離溝と前記別の分離溝とに沿って前記シード層を切断するダイシング工程と、を具備してなることを特徴とする発光ダイオードの製造方法。
［２］ 基板上に、ｎ型半導体層、発光層及びｐ型半導体層を順次積層して積層半導体層を形成するとともに、前記ｐ型半導体層上に複数の反射性ｐ型電極を形成する積層工程と、前記反射性ｐ型電極及び前記ｐ型半導体層を覆うようにシード層を形成した後、前記複数の反射性ｐ型電極を相互に隔てる境界部分に沿って分離用フォトレジストを形成するとともに、前記分離用フォトレジストを覆うように、前記シード層上にメッキ層を形成するメッキ工程と、前記ｎ型半導体層から前記基板を取り除いて、前記ｎ型半導体層の光取出面を露出させる除去工程と、前記除去工程の後、前記境界部分の前記分離用フォトレジストに沿って前記積層半導体層の前記光取出面側に分割溝を形成する分割工程と、前記分割溝を形成する分割工程の後、前記ｎ型半導体層の前記光取出面に、前記ｎ型半導体層中のドーパント元素であるケイ素と同一の元素を含有するハロゲン化ケイ素をエッチングガスに用いてドライエッチングを施してから、前記光取出面にｎ型電極を形成する電極形成工程と、前記電極形成工程の後、前記分離用フォトレジストの一部が露出するまで前記メッキ層を研磨してから、機械的応力を印加することによって前記分割溝に沿って前記積層半導体層及び前記メッキ層を分割する分割工程と、を具備してなることを特徴とする発光ダイオードの製造方法。
［３］ 前記分割工程と前記電極形成工程との間において、前記分割溝によって複数に分割された半導体層の各分割面に、保護用の絶縁膜を形成する絶縁膜形成工程を設けることを特徴とする前項［１］に記載の発光ダイオードの製造方法。
［４］ 前記分割工程と前記電極形成工程との間において、前記分割溝によって複数に分割された半導体層の各分割面に、保護用の絶縁膜を形成する絶縁膜形成工程を設けることを特徴とする前項［２］に記載の発光ダイオードの製造方法。
［５］ 前記絶縁膜形成工程と前記電極形成工程との間に、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする前項［３］に記載の発光ダイオードの製造方法。
［６］ 前記絶縁膜形成工程と前記電極形成工程との間に、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする前項［４］に記載の発光ダイオードの製造方法。
［７］ 前記積層工程において、前記反射性ｐ型電極をＲＦスパッタリング法によって形成することを特徴とする前項［１］〜［６］のいずれか一項に記載の発光ダイオードの製造方法。
［１］ 基板上に、ｎ型半導体層、発光層及びｐ型半導体層を順次積層して積層半導体層を形成するとともに、前記ｐ型半導体層上に複数の反射性ｐ型電極を形成する積層工程と、前記反射性ｐ型電極及び前記ｐ型半導体層を覆うようにシード層を形成した後、前記複数の反射性ｐ型電極を相互に隔てる境界部分に沿って分離用フォトレジストを形成するとともに、前記分離用フォトレジストを覆うように、前記シード層上にメッキ層を形成するメッキ工程と、前記ｎ型半導体層から前記基板を取り除いて、前記ｎ型半導体層の光取出面を露出させる除去工程と、前記除去工程の後、前記境界部分の前記分離用フォトレジストに沿って前記積層半導体層の前記光取出面側に分割溝を形成する分割工程と、前記分割溝を形成する分割工程の後、前記ｎ型半導体層の前記光取出面に、前記ｎ型半導体層中のドーパント元素であるケイ素と同一の元素を含有するハロゲン化ケイ素をエッチングガスに用いてドライエッチングを施してから、前記光取出面にｎ型電極を形成する電極形成工程と、前記電極形成工程の後、前記分離用フォトレジストの一部が露出するまで前記メッキ層を研磨するとともに、前記分離用フォトレジストを除去することによって前記メッキ層に別の分割溝を設け、更に前記分離溝と前記別の分離溝とに沿って前記シード層を切断するダイシング工程と、を具備してなることを特徴とする発光ダイオードの製造方法。
［２］ 基板上に、ｎ型半導体層、発光層及びｐ型半導体層を順次積層して積層半導体層を形成するとともに、前記ｐ型半導体層上に複数の反射性ｐ型電極を形成する積層工程と、前記反射性ｐ型電極及び前記ｐ型半導体層を覆うようにシード層を形成した後、前記複数の反射性ｐ型電極を相互に隔てる境界部分に沿って分離用フォトレジストを形成するとともに、前記分離用フォトレジストを覆うように、前記シード層上にメッキ層を形成するメッキ工程と、前記ｎ型半導体層から前記基板を取り除いて、前記ｎ型半導体層の光取出面を露出させる除去工程と、前記除去工程の後、前記境界部分の前記分離用フォトレジストに沿って前記積層半導体層の前記光取出面側に分割溝を形成する分割工程と、前記分割溝を形成する分割工程の後、前記ｎ型半導体層の前記光取出面に、前記ｎ型半導体層中のドーパント元素であるケイ素と同一の元素を含有するハロゲン化ケイ素をエッチングガスに用いてドライエッチングを施してから、前記光取出面にｎ型電極を形成する電極形成工程と、前記電極形成工程の後、前記分離用フォトレジストの一部が露出するまで前記メッキ層を研磨してから、機械的応力を印加することによって前記分割溝に沿って前記積層半導体層及び前記メッキ層を分割する分割工程と、を具備してなることを特徴とする発光ダイオードの製造方法。
［３］ 前記分割工程と前記電極形成工程との間において、前記分割溝によって複数に分割された半導体層の各分割面に、保護用の絶縁膜を形成する絶縁膜形成工程を設けることを特徴とする前項［１］に記載の発光ダイオードの製造方法。
［４］ 前記分割工程と前記電極形成工程との間において、前記分割溝によって複数に分割された半導体層の各分割面に、保護用の絶縁膜を形成する絶縁膜形成工程を設けることを特徴とする前項［２］に記載の発光ダイオードの製造方法。
［５］ 前記絶縁膜形成工程と前記電極形成工程との間に、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする前項［３］に記載の発光ダイオードの製造方法。
［６］ 前記絶縁膜形成工程と前記電極形成工程との間に、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする前項［４］に記載の発光ダイオードの製造方法。
［７］ 前記積層工程において、前記反射性ｐ型電極をＲＦスパッタリング法によって形成することを特徴とする前項［１］〜［６］のいずれか一項に記載の発光ダイオードの製造方法。
本発明によれば、メッキ層を設けることによって上下電極構造を実現して放熱の問題を解消することができる。また、本発明によれば、オーミック電極の形成時にアニール処理を必要としないので、発光ダイオードにおけるオーミック電極の劣化や、電流−電圧特性の低下を防止することができる。
１…メッキ層、１ｂ…別の分割溝、２…シード層、５…反射性ｐ型電極、６…ｐ型半導体層、７…発光層、８…ｎ型半導体層、９…ｎ型電極、１０…保護用の絶縁膜、１１ａ…光取出面、１１…積層半導体層、１１ｂ…分割面、１１ｃ…分割溝、２１…基板、２２…分離用フォトレジスト、Ａ…発光ダイオード
以下に、本発明の実施形態である発光ダイオード及びその製造方法について、図面を適宜参照しながら説明する。図１は本実施形態の発光ダイオードの断面模式図であり、図２〜図５は発光ダイオードの製造方法を説明する工程図である。尚、以下の説明において参照する図面は、発光ダイオード及びその製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の発光ダイオード等の寸法関係とは異なっている。
『発光ダイオード』
図１に示す発光ダイオードＡは、基体となるメッキ層１と、メッキ層１上に配置されたシード層２と、シード層２の上に配置されたバリア層３と、バリア層３上に配置された反射性ｐ型電極５と、反射性ｐ型電極５上に配置された積層半導体層１１と、積層半導体層１１上に配置されたｎ型電極９と、から概略構成されている。
図１に示す発光ダイオードＡは、基体となるメッキ層１と、メッキ層１上に配置されたシード層２と、シード層２の上に配置されたバリア層３と、バリア層３上に配置された反射性ｐ型電極５と、反射性ｐ型電極５上に配置された積層半導体層１１と、積層半導体層１１上に配置されたｎ型電極９と、から概略構成されている。
ｎ型電極９は、積層半導体層１１のｎ型半導体層８とオーミック接触することによって、積層半導体層１１の負極となっている。図１に示すｎ型電極９は、ｎ型半導体層８に接するＣｒ膜９ａと、Ｃｒ膜９ａに積層されたＴｉ膜９ｂと、Ｔｉ膜９ｂに積層されたＡｕ膜９ｃとからなる３層構造とされている。ｎ型電極９はこの３層構造に限らず、Ｔｉ膜、Ａｌ膜、Ｔｉ膜及びＡｕ膜が積層されてなる４層構造でもよい。
このｎ型電極９は、後述するように、光取出面１１ａをドライエッチングした後にＣｒ膜９ａ、Ｔｉ膜９ｂ及びＡｕ膜９ｃを順次積層することによって形成され、これによりアニール処理を施すことなくｎ型半導体層８との間でオーミック接触が得られるようになっている。
このｎ型電極９は、後述するように、光取出面１１ａをドライエッチングした後にＣｒ膜９ａ、Ｔｉ膜９ｂ及びＡｕ膜９ｃを順次積層することによって形成され、これによりアニール処理を施すことなくｎ型半導体層８との間でオーミック接触が得られるようになっている。
ここで反射性ｐ型電極５は、バリア層３及びシード層２を介してメッキ層１と電気的に接続されており、これによりメッキ層１が反射性ｐ型電極５の取出電極となっている。また、反射性ｐ型電極５及びメッキ層１と、ｎ型電極９とは、積層半導体層１１の厚み方向両側に配置された関係になっている。これにより本実施形態の発光ダイオードＡは、所謂上下電極構造の発光ダイオードとなっている。
次に積層半導体層１１は、ｐ型半導体層６、発光層７及びｎ型半導体層８が積層されて構成されている。積層半導体層１１の上面は、発光層７からの光を外部に取り出す光取出面１１ａとされており、この光取出面１１ａ上にはｎ型電極９が形成されている。また、光取出面１１ａはエッチング等の手段によって粗面化されており、これにより発光ダイオードＡの光取出効率がより高められている。
更に、積層半導体層１１の側面１１ｂと光取り出し面１１ａの外周部分とには、例えばＳｉＯ２等の絶縁性材料からなる保護用の絶縁膜１０が形成されている。この絶縁膜１０は、反射性ｐ型電極５、バリア層３及びシード層２の側面まで延在されている。絶縁膜１０を形成することによって、例えば積層半導体層１１の側面１１ｂに異物が付着した場合でも、異物によるｎ型半導体層８とｐ型半導体層７との短絡が防止される。
また図１に示すように、積層半導体層１１の下側には、反射性ｐ型電極５が配置されている。反射性ｐ型電極５は、積層半導体層１１のｐ型半導体層６とオーミック接触することによって、積層半導体層１１の正極となっている。
また、反射性ｐ型電極５は、図１に示すように、積層半導体層１１に接するオーミックコンタクト層５ｃと、オーミックコンタクト層５ｃに接する反射層５ｂと、反射層５ｂに接する相互拡散防止層５ａとから構成されている。反射層５ｂを備えることによって反射性ｐ型電極５は、発光層７から発した光を光取出面１１ａ側に反射させる反射層となっている。
この反射性ｐ型電極５は、後述するように、オーミックコンタクト層５ｃをＲＦスパッタリング法を用いて積層し、反射層５ｂ及び相互拡散防止層５ａは例えばＤＣスパッタリング法を用いて積層することによって形成され、これによりアニール処理を施すことなく積層半導体層１１との間でオーミック接触が得られるようになっている。
また、反射性ｐ型電極５は、図１に示すように、積層半導体層１１に接するオーミックコンタクト層５ｃと、オーミックコンタクト層５ｃに接する反射層５ｂと、反射層５ｂに接する相互拡散防止層５ａとから構成されている。反射層５ｂを備えることによって反射性ｐ型電極５は、発光層７から発した光を光取出面１１ａ側に反射させる反射層となっている。
この反射性ｐ型電極５は、後述するように、オーミックコンタクト層５ｃをＲＦスパッタリング法を用いて積層し、反射層５ｂ及び相互拡散防止層５ａは例えばＤＣスパッタリング法を用いて積層することによって形成され、これによりアニール処理を施すことなく積層半導体層１１との間でオーミック接触が得られるようになっている。
オーミックコンタクト層５ｃに要求される性能としては、ｐ型半導体層６との接触抵抗が小さいことが必須である。オーミックコンタクト層５ｃの材料はｐ型半導体層６との接触抵抗の観点から、Ｐｔ、Ｒｕ、Ｏｓ、Ｒｈ、Ｉｒ、Ｐｄ等の白金族またはＡｇが好ましく、Ｐｔ，Ｉｒ，ＲｈまたはＲｕがより好ましく、Ｐｔが特に好ましい。Ａｇを用いることは良好な反射を得るためには好ましいが、接触抵抗はＰｔよりも低い。したがって、接触抵抗がそれほど要求されない用途にはＡｇを用いることも可能である。オーミックコンタクト層５ｃの厚さは、低接触抵抗を安定して得るために０．１ｎｍ以上とすることが好ましい。さらに好ましくは１ｎｍ以上であり、均一な接触抵抗が得られる。
オーミックコンタクト層５ｃには、Ａｇ合金、Ａｌ合金などの反射層５ｂが積層されている。Ｐｔ，Ｉｒ，Ｒｈ，Ｒｕ，ＯＳ，ＰｄなどはＡｇ合金と比較すると可視光から紫外領域の反射率が低い。したがって、発光層７からの光が十分に反射せずに出力の高い素子を得ることが難しい。この場合、オーミックコンタクト層５ｃを光が十分に透過するほどに薄く形成し、Ａｇ合金などの反射層５ｂを形成して反射光を得る方が、良好なオーミック接触が得られ、かつ出力の高い素子を作成することができる。この場合、オーミックコンタクト層５ｃの膜厚は３０ｎｍ以下とすることが好ましい。さらに好ましくは１０ｎｍ以下である。反射層５ｂの膜厚は良好な反射率を得るために０．１ｎｍ以上とすることが好ましい。さらに好ましくは１ｎｍ以上であり、均一な密着性が得られる。Ａｇ合金はマイグレーションを起こしやすいので薄い方が好ましい。したがって、膜厚は２００ｎｍ以下にすることが好ましい。
相互拡散防止層５ａは、反射層５ｂの構成元素と、後述するバリア層３の構成元素との相互拡散を防止するために形成される。相互拡散防止層５ａとしては、例えば、Ｐｔ等を用いることが好ましい。
次に図１に示すように、反射性ｐ型電極５の下側にはバリア層３が配置されている。バリア層３は、後述するように、サファイア基板上に積層半導体層１１を形成した後、積層半導体層１１に分割溝をドライエッチング等で設ける際のバリアとなる層であって、Ｎｉ膜３ｂとＡｕ膜３ａとの積層膜で構成されている。Ｎｉ膜３ｂの厚みは、例えば２０〜２００ｎｍ程度がよく、Ａｕ膜３ａの厚みは、例えば５０〜３００ｎｍ程度がよい。また、バリア層３全体の厚みは、例えば７０〜５００ｎｍ程度がよい。
このバリア層３は、発光ダイオードＡの構成部材として必ずしも必須な積層膜ではなく、シード層２や反射性ｐ型電極５にバリア機能を持たせることができれば、バリア層３は省略してもよい。
このバリア層３は、発光ダイオードＡの構成部材として必ずしも必須な積層膜ではなく、シード層２や反射性ｐ型電極５にバリア機能を持たせることができれば、バリア層３は省略してもよい。
次に図１に示すように、バリア層３の下側には、シード層２が配置されている。シード層２は、メッキ層１をメッキ法によって形成する際の下地になる層であって、Ｔｉ膜２ｃとＴａ膜２ｂとＣｕ膜２ａとの積層膜で構成されている。また、シード層２は、Ｃｕからなる単層膜としてもよい。Ｔｉ膜２ｃの厚みは、例えば１００〜３００ｎｍ程度がよく、Ｔａ膜２ｂの厚みは、例えば２００〜７００ｎｍ程度がよく、Ｃｕ膜２ａの厚みは、例えば１００〜５００ｎｍ程度がよい。また、シード層２全体の厚みは、例えば４００〜１５００ｎｍ程度がよい。ここでＴａ膜２ｂは、Ｃｕのバリアとして機能する。
このシード層２は、発光ダイオードＡの構成部材として必ずしも必須な積層膜ではなく、バリア層３や反射性ｐ型電極５にメッキの下地層としての機能を持たせることができれば、シード層２は省略してもよい。
このシード層２は、発光ダイオードＡの構成部材として必ずしも必須な積層膜ではなく、バリア層３や反射性ｐ型電極５にメッキの下地層としての機能を持たせることができれば、シード層２は省略してもよい。
次に、メッキ層１は、シード層２を下地として例えば電気メッキ法により形成される金属層である。メッキ層１の材質は、シード層２の材質に対応するものが好ましく、本実施形態ではメッキ層１として、シード層２のＣｕ膜２ａと同じ材質であるＣｕが好ましい。
またＣｕは、電気抵抗が低く熱伝導性が高い点においても上下電極構造の発光ダイオードＡの基体の材質として好ましい。メッキ層１の厚みは、例えば１５０μｍ程度がよい。メッキ層１を備えることによって、発光ダイオードＡの放熱効率が高められる。
またＣｕは、電気抵抗が低く熱伝導性が高い点においても上下電極構造の発光ダイオードＡの基体の材質として好ましい。メッキ層１の厚みは、例えば１５０μｍ程度がよい。メッキ層１を備えることによって、発光ダイオードＡの放熱効率が高められる。
次に、積層半導体層１１は、ｐ型半導体層６と発光層７とｎ型半導体層８とから概略構成されている。
積層半導体層１１としては、ＧａＮ系単結晶、ＧａＰ系単結晶、ＧａＡｓ系単結晶、ＺｎＯ系単結晶など周知の半導体発光材料を用いることができるが、後述するサファイア単結晶またはＳｉＣ単結晶からなる基板に対してエピタキシャル成長可能な点において、ＧａＮ系単結晶またはＺｎＯ系単結晶がより好ましく、ＧａＮ系単結晶が更に好ましい。
積層半導体層１１としては、ＧａＮ系単結晶、ＧａＰ系単結晶、ＧａＡｓ系単結晶、ＺｎＯ系単結晶など周知の半導体発光材料を用いることができるが、後述するサファイア単結晶またはＳｉＣ単結晶からなる基板に対してエピタキシャル成長可能な点において、ＧａＮ系単結晶またはＺｎＯ系単結晶がより好ましく、ＧａＮ系単結晶が更に好ましい。
ＧａＮ系単結晶からなる半導体層としては、例えば一般式ＡｌXＧａYＩｎZＮ1-AＭA（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされるＧａＮ系半導体が多数知られており、本発明においても、それら周知のＧａＮ系半導体を含めて一般式ＡｌXＧａYＩｎZＮ1-AＭA（０≦Ｘ≦１、０≦Ｙ≦１、０≦Ｚ≦１で且つ、Ｘ＋Ｙ＋Ｚ＝１。記号Ｍは窒素（Ｎ）とは別の第Ｖ族元素を表し、０≦Ａ＜１である。）で表わされるＧａＮ系半導体を何ら制限なく用いることができる。
ｎ型半導体層８は、下地層と、ｎコンタクト層と、発光層７に接するｎクラッド層とが積層されて構成される。ｎコンタクト層は下地層および／またはｎクラッド層を兼ねることができる。
下地層はＡｌXＧａ1―XＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。その膜厚は０．１μｍ以上、好ましくは０．５μｍ以上、さらに好ましくは１μｍ以上である。この膜厚以上にした方が結晶性の良好なＡｌXＧａ1―XＮ層が得られやすい。
下地層にはｎ型不純物を１×１０17〜１×１０19／ｃｍ3の範囲内であればドープしても良いが、アンドープ（＜１×１０17／ｃｍ3）の方が良好な結晶性の維持という点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅであり、より好ましくはＳｉである。
下地層はＡｌXＧａ1―XＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。その膜厚は０．１μｍ以上、好ましくは０．５μｍ以上、さらに好ましくは１μｍ以上である。この膜厚以上にした方が結晶性の良好なＡｌXＧａ1―XＮ層が得られやすい。
下地層にはｎ型不純物を１×１０17〜１×１０19／ｃｍ3の範囲内であればドープしても良いが、アンドープ（＜１×１０17／ｃｍ3）の方が良好な結晶性の維持という点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅであり、より好ましくはＳｉである。
ｎコンタクト層としては、下地層と同様にＡｌXＧａ1―XＮ層（０≦ｘ≦１、好ましくは０≦ｘ≦０．５、さらに好ましくは０≦ｘ≦０．１）から構成されることが好ましい。
また、ｎコンタクト層にはｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０17〜１×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3の濃度で含有すると、ｎ型電極９との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅであり、より好ましくはＳｉである。
ｎコンタクト層を構成するＧａＮ系半導体は、下地層と同一組成であることが好ましく、ｎコンタクト層と下地層との合計の膜厚を１〜２０μｍ、好ましくは２〜１５μｍ、さらに好ましくは３〜１２μｍの範囲に設定することが好ましい。ｎコンタクト層と下地層との合計の膜厚が上記範囲にあると、半導体の結晶性が良好に維持される。
また、ｎコンタクト層にはｎ型不純物がドープされていることが好ましく、ｎ型不純物を１×１０17〜１×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3の濃度で含有すると、ｎ型電極９との良好なオーミック接触の維持、クラック発生の抑制、良好な結晶性の維持の点で好ましい。ｎ型不純物としては、特に限定されないが、例えば、Ｓｉ、ＧｅおよびＳｎ等が挙げられ、好ましくはＳｉおよびＧｅであり、より好ましくはＳｉである。
ｎコンタクト層を構成するＧａＮ系半導体は、下地層と同一組成であることが好ましく、ｎコンタクト層と下地層との合計の膜厚を１〜２０μｍ、好ましくは２〜１５μｍ、さらに好ましくは３〜１２μｍの範囲に設定することが好ましい。ｎコンタクト層と下地層との合計の膜厚が上記範囲にあると、半導体の結晶性が良好に維持される。
ｎコンタクト層と発光層７との間には、ｎクラッド層を設けることが好ましい。ｎコンタクト層の表面に生じた平坦性の悪化を埋めることできるからである。ｎクラッド層はＡｌＧａＮ、ＧａＮ、ＧａＩｎＮなどで形成することが可能である。また、これらの構造のヘテロ接合や複数回積層した超格子構造としてもよい。ｎクラッド層をＧａＩｎＮで形成する場合には、発光層７のＧａＩｎＮのバンドギャップよりも大きくすることが望ましいことは言うまでもない。
ｎクラッド層の膜厚は、特に限定されないが、好ましくは０．００５〜０．５μｍであり、より好ましくは０．００５〜０．１μｍである。ｎクラッド層のｎ型ドープ濃度は１×１０17〜１×１０20／ｃｍ3が好ましく、より好ましくは１×１０18〜１×１０19／ｃｍ3である。ドープ濃度がこの範囲であると、良好な結晶性の維持および素子の動作電圧低減の点で好ましい。
ｎクラッド層の膜厚は、特に限定されないが、好ましくは０．００５〜０．５μｍであり、より好ましくは０．００５〜０．１μｍである。ｎクラッド層のｎ型ドープ濃度は１×１０17〜１×１０20／ｃｍ3が好ましく、より好ましくは１×１０18〜１×１０19／ｃｍ3である。ドープ濃度がこの範囲であると、良好な結晶性の維持および素子の動作電圧低減の点で好ましい。
次に、ｎ型半導体層８の下側に積層される発光層７としては、ＧａＮ系半導体、好ましくはＧａ1-sＩｎsＮ（０＜ｓ＜０．４）のＧａＮ系半導体からなる発光層が本発明では通常用いられる。発光層７の膜厚としては、特に限定されないが、量子効果の得られる程度の膜厚、即ち臨界膜厚が挙げられ、例えば好ましくは１〜１０ｎｍであり、より好ましくは２〜６ｎｍである。発光層７の膜厚が上記範囲であると発光出力の点で好ましい。
また、発光層７は、上記のような単一量子井戸（ＳＱＷ）構造の他に、上記Ｇａ1-sＩｎsＮを井戸層として、この井戸層よりバンドギャップエネルギーが大きいＡｌcＧａ1-cＮ（０≦ｃ＜０．３）障壁層とからなる多重量子井戸（ＭＱＷ）構造としてもよい。また、井戸層および障壁層には、不純物をドープしてもよい。
また、発光層７は、上記のような単一量子井戸（ＳＱＷ）構造の他に、上記Ｇａ1-sＩｎsＮを井戸層として、この井戸層よりバンドギャップエネルギーが大きいＡｌcＧａ1-cＮ（０≦ｃ＜０．３）障壁層とからなる多重量子井戸（ＭＱＷ）構造としてもよい。また、井戸層および障壁層には、不純物をドープしてもよい。
次に、ｐ型半導体層６は、発光層７に接するｐクラッド層と、ｐコンタクト層とが積層されて構成される。しかし、ｐコンタクト層がｐクラッド層を兼ねてもよい。
ｐクラッド層としては、発光層７のバンドギャップエネルギーより大きくなる組成であり、発光層７へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、ＡｌdＧａ1-dＮ（０＜ｄ≦０．４、好ましくは０．１≦ｄ≦０．３）のものが挙げられる。ｐクラッド層が、このようなＡｌＧａＮからなると、発光層７へのキャリアの閉じ込めの点で好ましい。ｐクラッド層の膜厚は、特に限定されないが、好ましくは１〜４００ｎｍであり、より好ましくは５〜１００ｎｍである。ｐクラッド層のｐ型ドープ濃度は、１×１０18〜１×１０21／ｃｍ3が好ましく、より好ましくは１×１０19〜１×１０20／ｃｍ3である。ｐ型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。
ｐクラッド層としては、発光層７のバンドギャップエネルギーより大きくなる組成であり、発光層７へのキャリアの閉じ込めができるものであれば特に限定されないが、好ましくは、ＡｌdＧａ1-dＮ（０＜ｄ≦０．４、好ましくは０．１≦ｄ≦０．３）のものが挙げられる。ｐクラッド層が、このようなＡｌＧａＮからなると、発光層７へのキャリアの閉じ込めの点で好ましい。ｐクラッド層の膜厚は、特に限定されないが、好ましくは１〜４００ｎｍであり、より好ましくは５〜１００ｎｍである。ｐクラッド層のｐ型ドープ濃度は、１×１０18〜１×１０21／ｃｍ3が好ましく、より好ましくは１×１０19〜１×１０20／ｃｍ3である。ｐ型ドープ濃度が上記範囲であると、結晶性を低下させることなく良好なｐ型結晶が得られる。
ｐコンタクト層は、少なくともＡｌeＧａ1-eＮ（０≦ｅ＜０．５、好ましくは０≦ｅ≦０．２、より好ましくは０≦ｅ≦０．１）を含んでなるＧａＮ系半導体層である。Ａｌ組成が上記範囲であると、良好な結晶性の維持および反射性ｐ型電極５との良好なオーミック接触の点で好ましい。ｐ型不純物（ドーパント）を１×１０18〜１×１０21／ｃｍ3の濃度で、好ましくは５×１０19〜５×１０20／ｃｍ3の濃度で含有していると、良好なオーミック接触の維持、クラック発生の防止、良好な結晶性の維持の点で好ましい。ｐ型不純物としては、特に限定されないが、例えば好ましくはＭｇが挙げられる。膜厚は、特に限定されないが、０．０１〜０．５μｍが好ましく、より好ましくは０．０５〜０．２μｍである。膜厚がこの範囲であると、発光出力の点で好ましい。
『発光ダイオードの製造方法』
次に、図２〜図５を参照して、発光ダイオードＡの製造方法について説明する。本実施形態の発光ダイオードＡの製造方法は、基板２１上に積層半導体層１１を形成するとともに反射性ｐ型電極５を形成する積層工程と、シード層２を形成するとともにシード層２上にメッキ層１を形成するメッキ工程と、基板２１を取り除く除去工程と、積層半導体層１１の光取出面側に分割溝を形成する分割工程と、積層半導体層１１の分割面に保護用の絶縁膜１０を形成する絶縁膜形成工程と、ｎ型半導体層８の光取出面１１ａを粗面化する粗面化工程と、ｎ型半導体層８の光取出面１１ａにドライエッチングを施してからｎ型電極９を形成する電極形成工程と、メッキ層１に別の分割溝を設けるとともに分離溝と別の分離溝とに沿ってシード層２を切断するダイシング工程と、から構成されている。
以下、各工程について図面を参照しつつ説明する。
次に、図２〜図５を参照して、発光ダイオードＡの製造方法について説明する。本実施形態の発光ダイオードＡの製造方法は、基板２１上に積層半導体層１１を形成するとともに反射性ｐ型電極５を形成する積層工程と、シード層２を形成するとともにシード層２上にメッキ層１を形成するメッキ工程と、基板２１を取り除く除去工程と、積層半導体層１１の光取出面側に分割溝を形成する分割工程と、積層半導体層１１の分割面に保護用の絶縁膜１０を形成する絶縁膜形成工程と、ｎ型半導体層８の光取出面１１ａを粗面化する粗面化工程と、ｎ型半導体層８の光取出面１１ａにドライエッチングを施してからｎ型電極９を形成する電極形成工程と、メッキ層１に別の分割溝を設けるとともに分離溝と別の分離溝とに沿ってシード層２を切断するダイシング工程と、から構成されている。
以下、各工程について図面を参照しつつ説明する。
「積層工程」
積層工程では、図２（ａ）〜図２（ｂ）に示すように、基板２１上に、ｎ型半導体層８、発光層７及びｐ型半導体層６を順次積層して積層半導体層１１を形成するとともに、ｐ型半導体層６上に、素子となる単位毎に複数の反射性ｐ型電極５を形成する。
積層工程では、図２（ａ）〜図２（ｂ）に示すように、基板２１上に、ｎ型半導体層８、発光層７及びｐ型半導体層６を順次積層して積層半導体層１１を形成するとともに、ｐ型半導体層６上に、素子となる単位毎に複数の反射性ｐ型電極５を形成する。
具体的には、まず図２（ａ）に示すように、基板２１上に、ｎ型半導体層８、発光層７及びｐ型半導体層６を順次積層して積層半導体層１１を形成する。
また、ｎ型半導体層８にはｎ型ドーパントとしてＳｉ等をドープさせることが望ましく、ｐ型半導体層６にはｐ型ドーパントとしてＭｇ等をドープさせることが望ましい。
更に、基板２１上に積層半導体層１１を形成する際には、あらかじめ基板２１上にバッファ層を形成することが望ましい。すなわち、基板２１としてサファイア基板を用い、ｎ型半導体層８としてＧａＮを形成する場合には、基板２１とｎ型半導体層８との格子定数が１０％以上も異なる。この場合に、バッファ層として、基板２１とｎ型半導体層８との中間の格子定数を有するＡｌＮやＡｌＧａＮなどを用いることで、ｎ型半導体層８を構成するＧａＮの結晶性を向上させることができる。
また、ｎ型半導体層８にはｎ型ドーパントとしてＳｉ等をドープさせることが望ましく、ｐ型半導体層６にはｐ型ドーパントとしてＭｇ等をドープさせることが望ましい。
更に、基板２１上に積層半導体層１１を形成する際には、あらかじめ基板２１上にバッファ層を形成することが望ましい。すなわち、基板２１としてサファイア基板を用い、ｎ型半導体層８としてＧａＮを形成する場合には、基板２１とｎ型半導体層８との格子定数が１０％以上も異なる。この場合に、バッファ層として、基板２１とｎ型半導体層８との中間の格子定数を有するＡｌＮやＡｌＧａＮなどを用いることで、ｎ型半導体層８を構成するＧａＮの結晶性を向上させることができる。
そして、バッファ層上に、ｎ型半導体層８、発光層７及びｐ型半導体層６を順次積層して積層半導体層１１を形成する。積層半導体層１１の成長方法は特に限定されず、スパッタリング法、ＭＯＣＶＤ（有機金属化学気相成長法）、ＨＶＰＥ（ハイドライド気相成長法）、ＭＢＥ（分子線エピタキシー法）、などＧａＮ系半導体を成長させることが知られている全ての方法を適用できる。好ましい成長方法としては、膜厚制御性、量産性の観点からスパッタリング法またはＭＯＣＶＤ法である。
スパッタリング法では、Ｇａを含むターゲットを用いるとともに、プラズマガスとしてアルゴンと窒素の混合ガスを用いて、所謂リアクティブスパッタリング法によってＧａＮ系半導体を形成することが好ましい。
また、ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ2）または窒素（Ｎ2）、ＩＩＩ族原料であるＧａ源としてトリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡ）またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリメチルインジウム（ＴＭＩ）またはトリエチルインジウム（ＴＥＩ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ3）、ヒドラジン（Ｎ2Ｈ4）などが用いられる。また、ドーパントとしては、ｎ型にはＳｉ原料としてモノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ4）や、テトラメチルゲルマニウム（（ＣＨ3）4Ｇｅ）やテトラエチルゲルマニウム（（Ｃ2Ｈ5）4Ｇｅ）等の有機ゲルマニウム化合物を利用できる。
ＭＢＥ法では、元素状のゲルマニウムもドーピング源として利用できる。ｐ型にはＭｇ原料としては例えばビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）またはビスエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）を用いればよい。
また、ＭＯＣＶＤ法では、キャリアガスとして水素（Ｈ2）または窒素（Ｎ2）、ＩＩＩ族原料であるＧａ源としてトリメチルガリウム（ＴＭＧ）またはトリエチルガリウム（ＴＥＧ）、Ａｌ源としてトリメチルアルミニウム（ＴＭＡ）またはトリエチルアルミニウム（ＴＥＡ）、Ｉｎ源としてトリメチルインジウム（ＴＭＩ）またはトリエチルインジウム（ＴＥＩ）、Ｖ族原料であるＮ源としてアンモニア（ＮＨ3）、ヒドラジン（Ｎ2Ｈ4）などが用いられる。また、ドーパントとしては、ｎ型にはＳｉ原料としてモノシラン（ＳｉＨ4）またはジシラン（Ｓｉ2Ｈ6）を、Ｇｅ原料としてゲルマンガス（ＧｅＨ4）や、テトラメチルゲルマニウム（（ＣＨ3）4Ｇｅ）やテトラエチルゲルマニウム（（Ｃ2Ｈ5）4Ｇｅ）等の有機ゲルマニウム化合物を利用できる。
ＭＢＥ法では、元素状のゲルマニウムもドーピング源として利用できる。ｐ型にはＭｇ原料としては例えばビスシクロペンタジエニルマグネシウム（Ｃｐ2Ｍｇ）またはビスエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）を用いればよい。
次に、図２（ｂ）に示すように、積層半導体層１１のｐ型半導体層６上に、オーミックコンタクト層、反射層及び密着層を順次積層し、次いで、フォトリソグラフィ技術によってパターニングすることにより、反射性ｐ型電極５を形成する。
オーミックコンタクト層をｐ型半導体層６上に形成するにあたり、ＲＦ放電によるスパッタリング成膜法で形成することが好ましい。ＲＦ放電によるスパッタリング成膜法を用いることで、蒸着法やＤＣ放電のスパッタリング成膜法を用いるより接触抵抗の低い電極を形成できる。即ち、ＲＦ放電によるスパッタリング成膜法でオーミックコンタクト層を形成することによって、オーミックコンタクト層にｐ型半導体層６の構成元素が混在し、ｐ型半導体層６にはオーミックコンタクト層の構成元素が混在することになり、これによりオーミックコンタクト層とｐ型半導体層６とがオーミック接合される。
ＲＦ放電によるスパッタリング成膜では、イオンアシスト効果により、ｐ型半導体層６に付着したスパッタ原子にエネルギーを与え、ｐ型半導体、例えばＭｇドープのｐ−ＧａＮとの間で表面拡散を促す作用があると考えられる。さらに、上記成膜においては、ｐ型半導体層６の最表面原子にもエネルギーを与え、半導体材料、例えばＧａがオーミックコンタクト層に拡散することを促す作用もあると考えられる。
ＲＦ放電による成膜では、初期において、接触抵抗を下げる効果を持つが、膜厚を大きくすると、その膜が疎であるために反射率の点ではＤＣ放電による成膜に比べて劣る。そこで、接触抵抗を低く保った範囲で薄膜化して光透過率を上げたオーミックコンタクト層をＲＦ放電により形成し、その上に反射層及び相互拡散防止層をＤＣ放電により形成することが好ましい。
上記の如く、オーミックコンタクト層をＲＦスパッタリング法により形成することによって、オーミックコンタクト層とｐ型半導体層６とをオーミック接触させることができる。この場合、オーミックコンタクト層形成後のアニールを必要としない。むしろ、アニールすることにより、Ｐｔ、Ｇａそれぞれの拡散を促進し、半導体の結晶性を下げてしまうため、電気特性を悪化させてしまうことがあるので好ましくない。従ってオーミックコンタクト層形成後、３５０℃よりも高い温度で熱処理されていないことが好ましい。
スパッタリングは、従来公知のスパッタリング装置を用いて従来公知の条件を適宜選択して実施することができる。積層半導体層１１を積層した基板２１をチャンバ内に収容し、基板温度を室温から５００℃の範囲に設定する。基板加熱は特に必要としないが、オーミックコンタクト層の構成元素およびｐ型半導体層６の構成元素の拡散を促進するために適度に加熱しても良い。チャンバ内は真空度が１０-4〜１０-7Ｐａとなるまで排気する。
スパッタリング用ガスとしては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等が使用できる。入手の容易さからＡｒとするのが望ましい。これらの内の一つのガスをチャンバ内に導入し、０．１〜１０Ｐａにしたのち放電を行う。好ましくは０．２〜５Ｐａの範囲に設定する。供給する電力は０．２〜２．０ｋＷの範囲が好ましい。この際、放電時間と供給電力を調節することによって、形成する層の厚さを調節することができる。
オーミックコンタクト層をｐ型半導体層６上に形成するにあたり、真空蒸着法により形成しても同等の効果が得られる。
スパッタリング用ガスとしては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等が使用できる。入手の容易さからＡｒとするのが望ましい。これらの内の一つのガスをチャンバ内に導入し、０．１〜１０Ｐａにしたのち放電を行う。好ましくは０．２〜５Ｐａの範囲に設定する。供給する電力は０．２〜２．０ｋＷの範囲が好ましい。この際、放電時間と供給電力を調節することによって、形成する層の厚さを調節することができる。
オーミックコンタクト層をｐ型半導体層６上に形成するにあたり、真空蒸着法により形成しても同等の効果が得られる。
「メッキ工程」
次に、メッキ工程では、図２（ｃ）〜図３（ｂ）に示すように、反射性ｐ型電極５及びｐ型半導体層６を覆うようにバリア層３及びシード層２を形成し、反射性ｐ型電極５同士を相互に隔てる境界部分に沿って分離用フォトレジスト２２を形成し、分離用フォトレジスト２２を覆うようにシード層２上にメッキ層１を形成する。尚、分離用フォトレジスト材料としては公知のものを使用することができる。
次に、メッキ工程では、図２（ｃ）〜図３（ｂ）に示すように、反射性ｐ型電極５及びｐ型半導体層６を覆うようにバリア層３及びシード層２を形成し、反射性ｐ型電極５同士を相互に隔てる境界部分に沿って分離用フォトレジスト２２を形成し、分離用フォトレジスト２２を覆うようにシード層２上にメッキ層１を形成する。尚、分離用フォトレジスト材料としては公知のものを使用することができる。
具体的には図２（ｃ）に示す如く、反射性ｐ型電極５及びｐ型半導体層６を覆うように、Ｎｉ膜とＡｕ膜とを順次積層してバリア層３を形成する。
次に、図２（ｄ）に示す如く、バリア層３を覆うように、Ｔｉ膜２ｃとＴａ膜２ｂとＣｕ膜２ａとを順次積層してシード層２を形成する。
次に、図２（ｄ）に示す如く、バリア層３を覆うように、Ｔｉ膜２ｃとＴａ膜２ｂとＣｕ膜２ａとを順次積層してシード層２を形成する。
次に、図３（ａ）に示すように、反射性ｐ型電極５同士を相互に隔てる境界部分に沿って分離用フォトレジスト２２を平面視略格子状に形成する。分離用フォトレジスト２２は例えば、高さ３００μｍ程度、幅が数十μｍ程度になるように形成すればよい。
次に図３（ｂ）に示すように、シード層２及び分離用フォトレジスト２２を覆うようにメッキ層１を形成する。メッキ層１の形成は、シード層２に電流を印加しつつ電気メッキ法で行うとよい。このときのメッキ層１の厚みは、１．０〜２ｍｍ程度にすればよい。
次に図３（ｂ）に示すように、シード層２及び分離用フォトレジスト２２を覆うようにメッキ層１を形成する。メッキ層１の形成は、シード層２に電流を印加しつつ電気メッキ法で行うとよい。このときのメッキ層１の厚みは、１．０〜２ｍｍ程度にすればよい。
「除去工程」
次に除去工程では、図３（ｃ）〜図４（ａ）に示すように、ｎ型半導体層８からバッファ層及び基板２１を取り除いて、下地層を露出させる。
バッファ層及び基板２１を取り除く方法としては、研磨法、エッチング法、レーザリフトオフ法など公知の技術を何ら制限なく用いることが出来るが、本実施形態では生産性の観点からレーザリフトオフ法を用いることが好ましい。
具体的には図３（ｃ）に示すように、バッファ層と基板２１との界面近傍にレーザー光Ｌを照射し、主にバッファ層を熱分解させることによって、図４（ａ）に示すようにｎ型半導体層８から基板２１を剥離させる。ｎ型半導体層８から基板２１及びバッファ層を取り除くことによって、ｎ型半導体層８のバッファ層との接合面が露出される。
次に除去工程では、図３（ｃ）〜図４（ａ）に示すように、ｎ型半導体層８からバッファ層及び基板２１を取り除いて、下地層を露出させる。
バッファ層及び基板２１を取り除く方法としては、研磨法、エッチング法、レーザリフトオフ法など公知の技術を何ら制限なく用いることが出来るが、本実施形態では生産性の観点からレーザリフトオフ法を用いることが好ましい。
具体的には図３（ｃ）に示すように、バッファ層と基板２１との界面近傍にレーザー光Ｌを照射し、主にバッファ層を熱分解させることによって、図４（ａ）に示すようにｎ型半導体層８から基板２１を剥離させる。ｎ型半導体層８から基板２１及びバッファ層を取り除くことによって、ｎ型半導体層８のバッファ層との接合面が露出される。
「分割工程」
次に分割工程では、図４（ｂ）に示すように、境界部分の分離用フォトレジスト２２に沿って積層半導体層１１の光取出面１１ａ側に分割溝１１ｃを形成する。
具体的には図４（ｂ）に示すように、積層半導体層１１上にマスクを形成し、ドライエッチング等の手段によって積層半導体層１１を格子状にエッチングすることにより、積層半導体層１１に平面視略格子状の分離溝１１ｃを設ける。エッチングは、バリア層３が露出した時点で終了する。分離溝１１ｃは、分離用フォトレジスト２２とほぼ重なるように形成することが好ましい。このようにして、積層半導体層１１が格子状の分割溝１１ｃによって複数に分割される。
次に分割工程では、図４（ｂ）に示すように、境界部分の分離用フォトレジスト２２に沿って積層半導体層１１の光取出面１１ａ側に分割溝１１ｃを形成する。
具体的には図４（ｂ）に示すように、積層半導体層１１上にマスクを形成し、ドライエッチング等の手段によって積層半導体層１１を格子状にエッチングすることにより、積層半導体層１１に平面視略格子状の分離溝１１ｃを設ける。エッチングは、バリア層３が露出した時点で終了する。分離溝１１ｃは、分離用フォトレジスト２２とほぼ重なるように形成することが好ましい。このようにして、積層半導体層１１が格子状の分割溝１１ｃによって複数に分割される。
「絶縁膜形成工程」
次に、絶縁膜形成工程では、図４（ｃ）に示すように、分割溝１１ｃによって複数に分割された積層半導体層１１の各側面（分割面）１１ｂに、保護用の絶縁膜１０を形成する。
具体的には図４（ｃ）に示すように、ＣＶＤ法やスパッタ法等の手段によって、ＳｉＯ２からなる絶縁膜１０を、各積層半導体層１１の側面１１ｂと、各積層半導体層１１同士の間に露出するバリア層３と、各積層半導体層１１の光取り出し面１１ａの外周部分を覆うように形成する。積層半導体層１１の全体に絶縁膜１０を形成し、光取出面１１ａの中央部以外の部分にレジストを形成し、ドライエッチングすることで、目的の絶縁膜１０を形成できる。
次に、絶縁膜形成工程では、図４（ｃ）に示すように、分割溝１１ｃによって複数に分割された積層半導体層１１の各側面（分割面）１１ｂに、保護用の絶縁膜１０を形成する。
具体的には図４（ｃ）に示すように、ＣＶＤ法やスパッタ法等の手段によって、ＳｉＯ２からなる絶縁膜１０を、各積層半導体層１１の側面１１ｂと、各積層半導体層１１同士の間に露出するバリア層３と、各積層半導体層１１の光取り出し面１１ａの外周部分を覆うように形成する。積層半導体層１１の全体に絶縁膜１０を形成し、光取出面１１ａの中央部以外の部分にレジストを形成し、ドライエッチングすることで、目的の絶縁膜１０を形成できる。
「粗面化工程」
次に、粗面化工程では、ｎ型半導体層８の光取出面１１ａを粗面化する。
具体的には、加熱ＫＯＨ溶液に浸漬して、光取出面１１ａの中央の絶縁膜１０に被覆されずに露出している部分の、ｎ型半導体層８を構成する下地層を除去するとともに、ｎ型半導体層８の光取出面１１ａを粗面化する。
下地層の除去には、ＰＥＣ（photo electrochemical etch）を使用することもできる。
また、下地層の除去及び光取出面１１ａの粗面化にはドライエッチングを適用することもできる。
尚、上記の下地層の除去操作は、下地層がアンドープ層である場合に必要な操作であって、下地層にＳｉ等がドープされている場合には下地層の除去操作は不要である。
次に、粗面化工程では、ｎ型半導体層８の光取出面１１ａを粗面化する。
具体的には、加熱ＫＯＨ溶液に浸漬して、光取出面１１ａの中央の絶縁膜１０に被覆されずに露出している部分の、ｎ型半導体層８を構成する下地層を除去するとともに、ｎ型半導体層８の光取出面１１ａを粗面化する。
下地層の除去には、ＰＥＣ（photo electrochemical etch）を使用することもできる。
また、下地層の除去及び光取出面１１ａの粗面化にはドライエッチングを適用することもできる。
尚、上記の下地層の除去操作は、下地層がアンドープ層である場合に必要な操作であって、下地層にＳｉ等がドープされている場合には下地層の除去操作は不要である。
「電極形成工程」
電極形成工程では、図５（ａ）及び図５（ｂ）に示すように、ｎ型半導体層８の光取出面１１ａを、ｎ型半導体層８中のドーパント元素と同一の元素を含有するエッチングガスによりドライエッチングしてから、光取出面１１ａにｎ型電極９を形成する。
具体的には図５（ａ）に示すように、メッキ層１、反射性ｐ型電極５及び積層半導体層１１等を含むメッキ基板をプラズマドライエッチング装置のチャンバに収納し、ｎ型半導体層８中のドーパント元素と同一の元素を含有するエッチングガスからなる反応ガスをチャンバ内に供給し、積層半導体層１１の上方においてプラズマを発生させ、エッチングガスを含むプラズマによって光取出面１１ａをドライエッチングする。
電極形成工程では、図５（ａ）及び図５（ｂ）に示すように、ｎ型半導体層８の光取出面１１ａを、ｎ型半導体層８中のドーパント元素と同一の元素を含有するエッチングガスによりドライエッチングしてから、光取出面１１ａにｎ型電極９を形成する。
具体的には図５（ａ）に示すように、メッキ層１、反射性ｐ型電極５及び積層半導体層１１等を含むメッキ基板をプラズマドライエッチング装置のチャンバに収納し、ｎ型半導体層８中のドーパント元素と同一の元素を含有するエッチングガスからなる反応ガスをチャンバ内に供給し、積層半導体層１１の上方においてプラズマを発生させ、エッチングガスを含むプラズマによって光取出面１１ａをドライエッチングする。
エッチングガスとしては、ｎ型半導体層８中のドーパント元素がケイ素（Ｓｉ）の場合は、エッチングガスとしてハロゲン化ケイ素を用いることが好ましく、具体的にはＳｉＣｌ４またはＳｉＦ４が好ましい。
また、反応ガスを導入した際のチャンバ内の圧力は、例えば０．２〜２Ｐａの範囲にすることが好ましく、エッチングガスの流量は１５ｓｃｃｍ〜５０ｓｃｃｍの範囲が好ましく、プラズマのパワーは１２０Ｗ程度が好ましく、バイアスは５０Ｗ程度が好ましく、処理時間は１５０秒程度がよい。
さらに、エッチング速度は５ｎｍ／分以上１００ｎｍ／分以下が好ましい。１００ｎｍ／分を超えると、作製されたオーミックコンタクトの耐熱性が悪くなる傾向がある。さらに好ましくは５ｎｍ／分以上４０ｎｍ／分以下、特に好ましくは５ｎｍ／分以上２５ｎｍ／分以下である。
このようなエッチング処理を行うことによって、ｎ型半導体層８の表面近傍にエッチングガスに含まれるＳｉが打ち込まれて、表面近傍のＳｉ濃度が高められると考えられる。
また、反応ガスを導入した際のチャンバ内の圧力は、例えば０．２〜２Ｐａの範囲にすることが好ましく、エッチングガスの流量は１５ｓｃｃｍ〜５０ｓｃｃｍの範囲が好ましく、プラズマのパワーは１２０Ｗ程度が好ましく、バイアスは５０Ｗ程度が好ましく、処理時間は１５０秒程度がよい。
さらに、エッチング速度は５ｎｍ／分以上１００ｎｍ／分以下が好ましい。１００ｎｍ／分を超えると、作製されたオーミックコンタクトの耐熱性が悪くなる傾向がある。さらに好ましくは５ｎｍ／分以上４０ｎｍ／分以下、特に好ましくは５ｎｍ／分以上２５ｎｍ／分以下である。
このようなエッチング処理を行うことによって、ｎ型半導体層８の表面近傍にエッチングガスに含まれるＳｉが打ち込まれて、表面近傍のＳｉ濃度が高められると考えられる。
次に、図５（ｂ）に示すように、プラズマ処理後のｎ型半導体層８の上に、Ｃｒ膜、Ｔｉ膜及びＡｕ膜を順次積層してｎ型電極９を形成する。ｎ型電極９はこの３層構造に限らず、Ｔｉ膜、Ａｌ膜、Ｔｉ膜及びＡｕ膜が積層されてなる４層構造でもよい。ｎ型電極９の形成は、例えば、スパッタリング法や蒸着法を用いればよい。
上記の如く、ｎ型半導体層８の表面をプラズマで処理してから、Ｃｒ膜またはＴｉ膜等を積層することによって、ｎ型電極９を構成するＣｒ膜またはＴｉ膜とｎ型半導体層８とをオーミック接触させることができる。この場合、ｎ型電極９の形成後のアニールを必要としない。むしろ、アニールすることによって電気特性を悪化させてしまうことがあるので好ましくない。
上記の如く、ｎ型半導体層８の表面をプラズマで処理してから、Ｃｒ膜またはＴｉ膜等を積層することによって、ｎ型電極９を構成するＣｒ膜またはＴｉ膜とｎ型半導体層８とをオーミック接触させることができる。この場合、ｎ型電極９の形成後のアニールを必要としない。むしろ、アニールすることによって電気特性を悪化させてしまうことがあるので好ましくない。
「ダイシング工程」
ダイシング工程では、図５（ｃ）〜図５（ｄ）に示すように、分離用フォトレジスト２２の一部が露出するまでメッキ層１を研磨するとともに、分離用フォトレジスト２２を除去することによってメッキ層１に別の分割溝１ｂを設け、更に分離溝１１ｃと別の分離溝１ｂとに沿ってシード層２を切断する。
具体的にはまず、図５（ｃ）に示すように、メッキ層１の積層半導体層１１と反対側の面を例えばＣＭＰ等で研磨することによって、分離用フォトレジスト２２を露出させる。
ダイシング工程では、図５（ｃ）〜図５（ｄ）に示すように、分離用フォトレジスト２２の一部が露出するまでメッキ層１を研磨するとともに、分離用フォトレジスト２２を除去することによってメッキ層１に別の分割溝１ｂを設け、更に分離溝１１ｃと別の分離溝１ｂとに沿ってシード層２を切断する。
具体的にはまず、図５（ｃ）に示すように、メッキ層１の積層半導体層１１と反対側の面を例えばＣＭＰ等で研磨することによって、分離用フォトレジスト２２を露出させる。
次に、分離用フォトレジスト２２を溶解除去もしくはアッシング除去して、メッキ層１に別の分離溝１ｂを形成する。この別の分離溝１ｂは、先に設けた積層半導体層１１の分離溝１１ｃと対応する位置に設けられる。メッキ層１の別の分離溝１ｂと積層半導体層１１の分離溝１１ｃとの間には、シード層２及びバリア層３のみが残存する状態になる。シード層２及びバリア層３の合計厚みは１μｍ程度になる。
そして、図５（ｄ）に示すように、分離溝１１ｃと別の分離溝１ｂとの間に残存するシード層２及びバリア層３をダイシングすることによって、複数の発光ダイオードＡが得られる。
尚、ダイシング工程に代えて、分割工程を行ってもよい。すなわち、電極形成工程の後に、図５（ｃ）と同様にして分離用フォトレジスト２２の一部が露出するまでメッキ層１を研磨してから、分離用フォトレジスト２２を残したまま、機械的応力を印加することによって分割溝１１ｃに沿って積層半導体層１１及びメッキ層１を分割することで、複数の発光ダイオードＡを得てもよい。
以上説明したように、本実施形態の発光ダイオードＡの製造方法によれば、ｎ型半導体層８の光取出面１１ａを、ｎ型半導体層８中のドーパント元素（例えばＳｉ）と同一の元素を含有するエッチングガス（例えばＳｉＣｌ４、ＳｉＦ４等）によってドライエッチングしてから、光取出面１１ａにｎ型電極９を形成するので、アニール処理を行うことなくｎ型半導体層８とｎ型電極９をオーミック接触させることができる。これにより、先に形成した反射性ｐ型電極５の反射率を低下させるおそれがなく、また、積層半導体層１１を構成する半導体層同士の熱拡散等を引き起こすおそれもなく、光取出効率並びに発光効率に優れた発光ダイオードＡを製造できる。
また、本実施形態の発光ダイオードＡの製造方法によれば、積層半導体層１１にメッキ層１を形成し、その後、基板２１を除去することによって、ｎ型電極９及び反射性ｐ型電極５によって積層半導体層１１が挟まれた所謂上下電極構造の発光ダイオードＡを形成することができる。このようにして得られた発光ダイオードＡは、Ｃｕ等からなるメッキ層１を備えるので、発光に伴って発生した熱を容易に放熱させることができる。
また、上記の発光ダイオードＡの製造方法によれば、シード層２を形成し、シード層２にメッキ層１を形成するので、シード層２を介してメッキ層１を強固に接合させることができ、機械的強度に優れた発光ダイオードＡを製造できる。
また、上記の発光ダイオードＡの製造方法によれば、反射性ｐ型電極５をＲＦスパッタリング法によって形成するので、アニール処理を行うことなく反射性ｐ型電極５とｐ型半導体層６をオーミック接触させることができる。これにより、ｐ型半導体層５のドーパント元素であるＭｇの一部が、アニール処理によって消失するおそれがなく、ｐ型半導体層６のドーパント濃度が均一に保たれ、発光ダイオードＡの電流−電圧特性が低下するおそれがない。
また、上記の発光ダイオードＡの製造方法によれば、分離用フォトレジスト２２を覆うようにメッキ層１を形成し、その後、分離用フォトレジスト２２を除去することによってメッキ層１に別の分割溝１ｂを設けるので、メッキ層１を分断するためのダイシング操作が不要になる一方、ダイシング操作の対象がシード層２とバリア層３のみになるので、発光ダイオードＡの分割を容易に行うことができる。
また、上記の発光ダイオードＡの製造方法によれば、分離用フォトレジスト２２を覆うようにメッキ層１を形成し、その後、メッキ層１を研磨して分離用フォトレジスト２２を露出させ、その後、機械的応力を加えて発光ダイオードＡの分割を行ってもよく、これにより、メッキ層１を分断するためのダイシング操作が不要になり、発光ダイオードＡの分割を容易に行うことができる。
また、上記の発光ダイオードＡの製造方法によれば、分離用フォトレジスト２２を覆うようにメッキ層１を形成し、その後、メッキ層１を研磨して分離用フォトレジスト２２を露出させ、その後、機械的応力を加えて発光ダイオードＡの分割を行ってもよく、これにより、メッキ層１を分断するためのダイシング操作が不要になり、発光ダイオードＡの分割を容易に行うことができる。
以下に、本発明に係る発光ダイオードの製造の実施例について説明するが、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
図１に示す発光ダイオードＡを以下に示すようにして作成した。
すなわち、サファイアからなる基板上に、ＡｌＮからなる厚さ４０ｎｍのバッファ層を形成し、バッファ層上に、厚さ２μｍのアンドープＧａＮ下地層、厚さ２μｍのＳｉドープｎ型ＧａＮコンタクト層及び厚さ２０ｎｍのｎ型Ｉｎ０．１Ｇａ０．９Ｎクラッド層（ｎ型半導体層）、厚さ１５ｎｍのＳｉドープＧａＮ障壁層および厚さ２ｎｍのＩｎ０．２Ｇａ０．８Ｎ井戸層を５回積層し、最後に障壁層を設けた多重井戸構造の発光層、厚さ１０ｎｍのＭｇドープｐ型Ａｌ０．１Ｇａ０．９Ｎクラッド層及び厚さ２００ｎｍのＭｇドープｐ型Ａｌ０．０２Ｇａ０．９８Ｎコンタクト層（ｐ型半導体層）を順に積層し、積層半導体層を得た。
（実施例１）
図１に示す発光ダイオードＡを以下に示すようにして作成した。
すなわち、サファイアからなる基板上に、ＡｌＮからなる厚さ４０ｎｍのバッファ層を形成し、バッファ層上に、厚さ２μｍのアンドープＧａＮ下地層、厚さ２μｍのＳｉドープｎ型ＧａＮコンタクト層及び厚さ２０ｎｍのｎ型Ｉｎ０．１Ｇａ０．９Ｎクラッド層（ｎ型半導体層）、厚さ１５ｎｍのＳｉドープＧａＮ障壁層および厚さ２ｎｍのＩｎ０．２Ｇａ０．８Ｎ井戸層を５回積層し、最後に障壁層を設けた多重井戸構造の発光層、厚さ１０ｎｍのＭｇドープｐ型Ａｌ０．１Ｇａ０．９Ｎクラッド層及び厚さ２００ｎｍのＭｇドープｐ型Ａｌ０．０２Ｇａ０．９８Ｎコンタクト層（ｐ型半導体層）を順に積層し、積層半導体層を得た。
次いで、ｐ型半導体層上に、厚さ２ｎｍのオーミックコンタクト層、厚さ１００ｎｍの反射層及び厚さ５０ｎｍの相互拡散防止層を順次積層し、次いで、フォトリソグラフィ技術によってパターニングすることにより、反射性ｐ型電極を形成した。オーミックコンタクト層をｐ型半導体層上に形成するにあたり、ＲＦ放電によるスパッタリング成膜法で形成した。また、反射層及び相互拡散防止層はＤＣスパッタリング法で形成した。
次に、反射性ｐ型電極及びｐ型半導体層を覆うように、厚さ１００ｎｍのＮｉ膜と厚さ２００ｎｍのＡｕ膜とを蒸着法により順次積層してバリア層を形成した。
次に、バリア層上に、厚さ２００ｎｍのＴｉ膜と厚さ４００ｎｍのＴａ膜と厚さ３００ｎｍのＣｕ膜とをスパッタリング法により順次積層してシード層を形成した。
次に、反射性ｐ型電極及びｐ型半導体層を覆うように、厚さ１００ｎｍのＮｉ膜と厚さ２００ｎｍのＡｕ膜とを蒸着法により順次積層してバリア層を形成した。
次に、バリア層上に、厚さ２００ｎｍのＴｉ膜と厚さ４００ｎｍのＴａ膜と厚さ３００ｎｍのＣｕ膜とをスパッタリング法により順次積層してシード層を形成した。
次に、反射性ｐ型電極同士を相互に隔てる境界部分に沿って分離用フォトレジストを平面視略格子状に形成した。分離用フォトレジストは、高さ１５０μｍ、幅が６０μｍ程度になるように形成した。
次に、シード層に電流を印加しつつ電気メッキ法によって、シード層及び分離用フォトレジストを覆うようにメッキ層を厚さ１．２ｍｍ程度に形成した。
次に、シード層に電流を印加しつつ電気メッキ法によって、シード層及び分離用フォトレジストを覆うようにメッキ層を厚さ１．２ｍｍ程度に形成した。
次に、レーザーリフトオフ法によってｎ型半導体層からバッファ層及びサファイア基板を取り除いた。
次に、積層半導体層に格子状の分割溝をドライエッチング法によって形成した。エッチングは、バリア層が露出した時点で終了した。分割溝は、分離用フォトレジストとほぼ重なるように形成した。
次に、積層半導体層に格子状の分割溝をドライエッチング法によって形成した。エッチングは、バリア層が露出した時点で終了した。分割溝は、分離用フォトレジストとほぼ重なるように形成した。
次に、分割溝によって複数に分割された積層半導体層の各側面に、厚さ４６０ｎｍのＳｉＯ２からなる絶縁膜をＣＶＤ法で形成した。
次に、ｎ型半導体層の光取出面に対して加熱ＫＯＨ溶液処理を施すことによって、光取出面を粗面化させた。
次に、ｎ型半導体層の光取出面に対して加熱ＫＯＨ溶液処理を施すことによって、光取出面を粗面化させた。
次に、ｎ型半導体層の光取出面に、ＳｉＣｌ４によるドライエッチングを行った。具体的には、積層半導体層を含むメッキ基板をプラズマドライエッチング装置のチャンバに収納し、反応ガスとしてＳｉＣｌ４ガスをチャンバ内に供給し、積層半導体層の上方においてプラズマを発生させ、光取出面をエッチングした。
反応ガスを導入した際のチャンバ内の圧力を０．５Ｐａに設定し、エッチングガスの流量を３０ｓｃｃｍに設定し、プラズマのパワーを１２０Ｗに設定し、バイアスを５０Ｗに設定し、処理時間を１５０秒に設定した。
反応ガスを導入した際のチャンバ内の圧力を０．５Ｐａに設定し、エッチングガスの流量を３０ｓｃｃｍに設定し、プラズマのパワーを１２０Ｗに設定し、バイアスを５０Ｗに設定し、処理時間を１５０秒に設定した。
次に、ドライエッチング処理後のｎ型半導体層の上に、厚さ４０ｎｍのＣｒ膜、厚さ１００ｎｍのＴｉ膜及び厚さ１０００ｎｍのＡｕ膜を蒸着法によって順次積層してｎ型電極を形成した。
次に、分離用フォトレジストの一部が露出するまでメッキ層を研磨し、分離用フォトレジストを溶解除去してメッキ層に別の分割溝を設け、更に分離溝と別の分離溝との間のバリア層及びシード層を切断した。
このようにして、１０００μｍ角の実施例１の発光ダイオードを製造した。
このようにして、１０００μｍ角の実施例１の発光ダイオードを製造した。
（比較例１）
プラズマ処理を行わなかったこと以外は上記実施例１と同様にして、比較例１の発光ダイオードを製造した。
プラズマ処理を行わなかったこと以外は上記実施例１と同様にして、比較例１の発光ダイオードを製造した。
実施例１及び比較例１の発光ダイオードについて、２０ｍＡにおけるＶｆを測定したところ、プラズマ処理を行った実施例１ではＶｆが３．２０Ｖとなった。一方、プラズマ処理を行なわなかった比較例１ではＶｆが３．７６Ｖとなり、実施例１よりも０．５６Ｖ増大した。
また、実施例１及び比較例１について、ｎ型電極とｎ型半導体層との間における電流−電圧特性を測定したところ、実施例１では図６に示す通りとなり、比較例１では図７に示す通りとなった。図６から明らかなように、実施例１では電流と電圧との関係が相互に比例する直線関係になり、ｎ型電極とｎ型半導体層との間でオーミック接合が形成されていることが明らかになった。
一方、図７から明らかなように、比較例１では電流と電圧との関係が直線関係にならず、ｎ型電極とｎ型半導体層との間でオーミック接合が形成されていないことが明らかになった。
以上説明した通り、ｎ型電極の形成前にプラズマ処理を行うことによって、アニール処理を行うことなく、ｎ型電極とｎ型半導体層との間でオーミック接合が得られることが明らかになった。
一方、図７から明らかなように、比較例１では電流と電圧との関係が直線関係にならず、ｎ型電極とｎ型半導体層との間でオーミック接合が形成されていないことが明らかになった。
以上説明した通り、ｎ型電極の形成前にプラズマ処理を行うことによって、アニール処理を行うことなく、ｎ型電極とｎ型半導体層との間でオーミック接合が得られることが明らかになった。
本発明によれば、メッキ層を設けることによって上下電極構造を実現して放熱の問題を解消することができる。また、オーミック電極の形成時にアニール処理を必要としないので、発光ダイオードにおけるオーミック電極の劣化や、電流−電圧特性の低下を防止することができる。
Claims (7)
- 基板上に、ｎ型半導体層、発光層及びｐ型半導体層を順次積層して積層半導体層を形成するとともに、前記ｐ型半導体層上に複数の反射性ｐ型電極を形成する積層工程と、
前記反射性ｐ型電極及び前記ｐ型半導体層を覆うようにシード層を形成した後、前記複数の反射性ｐ型電極を相互に隔てる境界部分に沿って分離用フォトレジストを形成するとともに、前記分離用フォトレジストを覆うように、前記シード層上にメッキ層を形成するメッキ工程と、
前記ｎ型半導体層から前記基板を取り除いて、前記ｎ型半導体層の光取出面を露出させる除去工程と、
前記除去工程の後、前記境界部分の前記分離用フォトレジストに沿って前記積層半導体層の前記光取出面側に分割溝を形成する分割工程と、
前記分割溝を形成する分割工程の後、前記ｎ型半導体層の前記光取出面に、前記ｎ型半導体層中のドーパント元素であるケイ素と同一の元素を含有するハロゲン化ケイ素をエッチングガスに用いてドライエッチングを施してから、前記光取出面にｎ型電極を形成する電極形成工程と、
前記電極形成工程の後、前記分離用フォトレジストの一部が露出するまで前記メッキ層を研磨するとともに、前記分離用フォトレジストを除去することによって前記メッキ層に別の分割溝を設け、更に前記分離溝と前記別の分離溝とに沿って前記シード層を切断するダイシング工程と、
を具備してなることを特徴とする発光ダイオードの製造方法。 - 基板上に、ｎ型半導体層、発光層及びｐ型半導体層を順次積層して積層半導体層を形成するとともに、前記ｐ型半導体層上に複数の反射性ｐ型電極を形成する積層工程と、
前記反射性ｐ型電極及び前記ｐ型半導体層を覆うようにシード層を形成した後、前記複数の反射性ｐ型電極を相互に隔てる境界部分に沿って分離用フォトレジストを形成するとともに、前記分離用フォトレジストを覆うように、前記シード層上にメッキ層を形成するメッキ工程と、
前記ｎ型半導体層から前記基板を取り除いて、前記ｎ型半導体層の光取出面を露出させる除去工程と、
前記除去工程の後、前記境界部分の前記分離用フォトレジストに沿って前記積層半導体層の前記光取出面側に分割溝を形成する分割工程と、
前記分割溝を形成する分割工程の後、前記ｎ型半導体層の前記光取出面に、前記ｎ型半導体層中のドーパント元素であるケイ素と同一の元素を含有するハロゲン化ケイ素をエッチングガスに用いてドライエッチングを施してから、前記光取出面にｎ型電極を形成する電極形成工程と、
前記電極形成工程の後、前記分離用フォトレジストの一部が露出するまで前記メッキ層を研磨してから、機械的応力を印加することによって前記分割溝に沿って前記積層半導体層及び前記メッキ層を分割する分割工程と、
を具備してなることを特徴とする発光ダイオードの製造方法。 - 前記分割工程と前記電極形成工程との間において、前記分割溝によって複数に分割された半導体層の各分割面に、保護用の絶縁膜を形成する絶縁膜形成工程を設けることを特徴とする請求項１に記載の発光ダイオードの製造方法。
- 前記分割工程と前記電極形成工程との間において、前記分割溝によって複数に分割された半導体層の各分割面に、保護用の絶縁膜を形成する絶縁膜形成工程を設けることを特徴とする請求項２に記載の発光ダイオードの製造方法。
- 前記絶縁膜形成工程と前記電極形成工程との間に、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする請求項３に記載の発光ダイオードの製造方法。
- 前記絶縁膜形成工程と前記電極形成工程との間に、前記ｎ型半導体層の前記光取出面を粗面化する粗面化工程を設けることを特徴とする請求項４に記載の発光ダイオードの製造方法。
- 前記積層工程において、前記反射性ｐ型電極をＲＦスパッタリング法によって形成することを特徴とする請求項１〜請求項６のいずれか一項に記載の発光ダイオードの製造方法。
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