KR20140049781A - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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Abstract

발광 소자는 기판 상에 배치된 나노 구조물과, 상기 나노 구조물 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 된 발광 구조물을 포함한다. 나노 구조물은 기판 상에 배치된 그래핀 층과, 그래핀 층 상에 배치된 다수의 나노 텍스쳐를 포함한다.

Description

발광 소자 및 발광 소자 패키지{Light emitting device and light emitting device package}
실시예는 발광 소자에 관한 것이다.
실시예는 발광 소자 패키지에 관한 것이다.
발광 소자를 구비한 발광 소자 패키지에 대한 연구가 활발하게 진행 중이다.
발광 소자는 예컨대 반도체 물질로 형성되어 전기 에너지를 빛으로 변환하여 주는 반도체 발광 소자 또는 반도체 발광 다이오드이다.
반도체 발광 소자는 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경친화성의 장점을 가진다. 이에 기존의 광원을 반도체 발광 소자로 대체하기 위한 많은 연구가 진행되고 있다.
반도체 발광 소자는 실내외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등 등의 조명 장치의 광원으로서 사용이 증가되고 있는 추세이다.
실시예는 전류 스프레딩에 의한 발광 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시예는 전기적 특성과 광학적 특성을 향상시킬 수 있는 발광 소자를 제공한다.
실시예에 따르면, 발광 소자는, 기판; 상기 기판 상에 배치된 나노 구조물; 및 상기 나노 구조물 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 된 발광 구조물을 포함한다. 상기 나노 구조물은, 상기 기판 상에 배치된 그래핀 층; 및 상기 그래핀 층 상에 배치된 다수의 나노 텍스쳐를 포함한다.
실시예에 따르면, 발광 소자는, 전극층; 상기 전극층 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및 상기 발광 구조물 상에 배치된 나노 구조물을 포함한다. 상기 나노 구조물은, 상기 기판 상에 배치된 그래핀 층; 및 상기 그래핀 층 상에 배치된 다수의 나노 텍스쳐를 포함한다.
실시예에 따르면, 발광 소자 패키지는, 몸체; 상기 몸체 상에 배치된 제1 및 제2 리드 전극; 상기 몸체, 상기 제1 및 제2 리드 전극 중 어느 하나의 위에 배치되는 발광 소자; 및 상기 발광 소자를 포위하는 몰딩 부재를 포함한다.
실시예는 발광 구조물과 상기 기판 사이에 발광 구조물보다 작으며 기판보다 큰 격자 상수를 갖는 나노 구조물을 배치함으로써, 발광 구조물을 전위(dislocation) 없이 우수한 결정성으로 성장시킬 수 있다. 이와 같이 성장된 발광 구조물은 전기적 특성과 광학적 특성이 향상되어 발광 효율이 향상될 수 있다.
실시예는 수평형 발광 소자에 나노 구조물을 적용함으로써, 나노 구조물을 전자 차단층으로 활용하여 반도체층의 전자가 기판으로 주입되는 것을 차단하여 발광 효율을 향상시킬 수 있다.
실시예는 수평형 발광 소자에 나노 구조물을 적용함으로써, 나노 구조물을 전류 스프레딩으로 활용하여 나노 구조물과 투명 도전층 사이의 전 영역으로 전류가 흐르도록 하여 활성층의 전 영역으로 광이 생성되어 발광 효율이 향상될 수 있다.
실시예는 수직형 발광 소자에 나노 구조물을 적용함으로서, 나노 구조물을 전류 스프레딩으로 활용하여 나노 구조물과 전극층 사이의 전 영역으로 전류가 흐르도록 하여 활성층의 전 영역으로 광이 생성되어 발광 효율이 향상될 수 있다.
도 1은 실시예에 따른 발광 소자를 도시한 단면도이다.
도 2는 도 1의 발광 소자의 나노 구조물의 일 예시를 도시한 평면도이다.
도 3은 제1 실시예에 따른 수평형 발광 소자를 도시한 단면도이다.
도 4는 제2 실시예에 따른 수직형 발광 소자를 도시한 단면도이다.
도 5는 도 4의 수직형 발광 소자에서 전류의 흐름을 도시한 도면이다.
도 6 내지 도 12는 제2 실시예에 따른 수직형 발광 소자를 제조하기 위한 공정도이다.
도 13은 도 1의 발광 소자의 나노 구조물의 또 다른 예시를 도시한 단면도이다.
도 14는 제3 실시예에 따른 수평형 발광 소자를 도시한 단면도이다.
도 15는 제4 실시예에 따른 수직형 발광 소자를 도시한 단면도이다.
도 16은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 발광 소자를 도시한 단면도이다.
도 1을 참조하면, 실시예에 따른 발광 소자는 기판(10), 나노 구조물(19) 및 발광 구조물(30)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(30)은 제1 반도체층, 활성층(27) 및 제2 반도체층을 포함하지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(19)은 그래핀(grapheme) 층과 다수의 나노 텍스쳐(nano texture)(16)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
실시예에 따른 발광 소자는 상기 기판(10)과 상기 발광 구조물(30) 사이에 배치된 버퍼층(미도시)을 더 포함할 수 있다.
실시예에 따른 발광 소자는 상기 발광 구조물(30)의 아래 및/또는 위에 배치된 또 다른 반도체층(미도시)을 더 포함할 수 있다.
실시예에 따른 발광 소자는 상기 버퍼층과 상기 발광 구조물(30) 사이에 배치된 언도프트 반도체층(미도시)을 더 포함할 수 있다.
상기 기판(10)은 상기 발광 구조물(30)을 용이하게 성장시켜 주는 역할을 하지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(30)을 안정적으로 성장시키기 위해서 상기 기판(10)은 상기 발광 구조물(30)과의 격자 상수가 가급적 작은 차이를 갖는 물질로 형성될 수 있다.
상기 기판(10)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 기판(10)과 상기 발광 구조물(30) 사이에 상기 버퍼층이 배치될 수 있다. 상기 버퍼층은 상기 기판(10)과 상기 발광 구조물(30) 사이의 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다.
상기 버퍼층과 상기 발광 구조물(30) 각각은 II-VI족 화합물 반도체 재질로 형성될 수 있다.
상기 버퍼층이 상기 발광 구조물(30)을 용이하게 성장시켜 주기 위해 형성되더라도, 상기 발광 구조물(30)과 상기 기판(10) 사이의 격자 상수 차이로 인한 격자 결함, 예컨대 전위(dislocation)가 발생될 수 있다. 이러한 전위는 기판(10)과 발광 구조물(30) 사이의 격자 결함으로 인해 상기 발광 구조물(30)에 수직 방향으로 형성된 경계선을 의미할 수 있다. 이러한 전위는 발광 소자의 전기적 및 광학적 특성을 저하시키며 발광 자체가 되지 않을 수도 있다.
이러한 문제를 해결하기 위해, 제1 실시예에서는 상기 기판(10)과 상기 버퍼층 사이에 나노 구조물(19)을 배치시킬 수 있다.
도시되지 않았지만, 상기 버퍼층을 사용하지 않는 경우, 상기 나노 구조물(19)은 상기 기판(10)과 상기 발광 구조물(30) 사이에 배치될 수 있다.
상기 나노 구조물(19)은 상기 기판(10)의 전 영역 상에 형성될 수 있다.
도 2에 도시한 바와 같이, 상기 나노 구조물(19)은 그래핀 층(13)과 상기 그래핀 층(13) 상에 형성된 나노 텍스쳐를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 그래핀 층(13)은 상기 상기 기판(10)의 전 영역에 형성된 판(plate) 형상을 가질 수 있다.
그래핀 층(13)은 다양한 공정 방식에 의해 형성될 수 있다. 예컨대, 그래핀 층(13)은 흑연의 산화-환원을 통한 화학적 합성법, CVD 성장법, 에피택시(epitaxy) 합성법 등을 이용하여 형성될 수 있다.
상기 그래핀 층(13)은 지금까지 알려진 물질 중에서 가장 얇으면서도, 전기나 열을 가장 잘 전도할 수 있을 뿐만 아니라 가장 유연한 물질이며, 또한 탄성이 매우 뛰어나 늘리거나 구부릴 수 있으며, 광이 투과될 수 있는 투광성 기능을 가질 수 있다.
상기 그래핀 층(13)은 미리 형성한 후 상기 기판(10) 상에 부착되거나 상기 기판(10) 상에 화학적 합성법, CVD 성장법, 에피택시 합성법 등을 이용하여 직접 형성될 수 있다.
상기 그래핀 층(13)의 위에 다수의 나노 텍스쳐(16)를 형성할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 그래핀 층(13) 상에 부분적으로 나노 텍스쳐(16)를 성장시키기 위해 상기 나노 텍스쳐(16)를 용이하게 형성시키기 위한 시드 층이 상기 그패핀 층 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 텍스쳐(16)는 산화 아연(ZnO)로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
산화 아연의 격자 상수는 대략 3.25이다.
상기 기판(10)으로 사용되는 사파이어의 격자 상수는 대략 4.78이며, 상기 발광 구조물(30)로 사용될 수 있는 GaN의 격자 상수는 대략 3.18이다.
따라서, 산화 아연의 격자 상수는 사파이어의 격자 상수와 GaN의 격자 상수의 사이에 위치하게 되므로, 산화 아연으로 인해 GaN가 사파이어 상에서 전위(dislocation)의 발생 없이 잘 성장될 수 있다.
상기 나노 텍스쳐(16)는 다수의 나노 로드(nanorod)일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 로드는 서로 간에 일정한 간격으로 이격되거나 서로 간에 불규칙한 간격으로 이격될 수 있다.
상기 나노 텍스쳐(16)는 높이(h)가 폭(W)보다 더 큰 구조를 가질 수 있지만, 이에 대해서는 한전하지 않는다.
예컨대, 상기 나노 텍스쳐(16)의 폭(W)은 5nm 내지 500nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 텍스쳐(16)의 폭(W)은 바람직하게 50nm 내지 200nm일 수 있다.
예컨대, 상기 나노 텍스쳐(16)의 높이(h)는 10nm 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 텍스쳐(16)의 높이(h)는 바람직하게 500nm 내지 1㎛일 수 있다.
이와 같이, 상기 나노 텍스쳐(16)의 높이(h)를 상기 나노 텍스쳐(16)의 폭(W)보다 크게 함으로써, 상기 나노 구조물(19) 상에 버퍼층이나 발광 구조물(30)을 성장시킬 때, II-VI족 화합물 반도체 재질, 예컨대 GaN가 상기 나노 텍스쳐(16) 사이에서 주로 수직 방향으로 성장되고 상기 나노 텍스쳐(16) 상에서 수직 방향과 수평 방향으로 성장되게 되어, 궁극적으로 전위가 발생되지 않아 우수한 결정성(crystallinity)을 얻을 수 있어 발광 소자의 전기적 특성과 광학적 특성이 향상될 수 있다.
상기 나노 구조물(19) 상에 상기 발광 구조물(30)이 형성되는 경우, 상기 나노 텍스쳐(16) 사이 그리고 상기 나노 텍스쳐(16) 위에 상기 발광 구조물(30)이 형성될 수 있다.
상기 나노 구조물(19) 상에 상기 발광 구조물(30)이 형성될 수 있다.
상기 발광 구조물(30)은 예컨대, 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함할 수 있다. 상기 제1 도전형 반도체층(25)은 상기 버퍼층 또는 상기 나노 구조물(19) 상에 형성되고, 상기 활성층(27)은 상기 제1 도전형 반도체층(25) 상에 형성되며, 상기 제2 도전형 반도체층(29)은 상기 활성층(27) 상에 형성될 수 있다.
상기 제1 도전형 반도체층(25)은 상기 나노 구조물(19) 상에 형성될 수 있다. 구체적으로, 상기 제1 도전형 반도체층(25)은 상기 나노 구조물(19)의 나노 텍스쳐(16) 사이의 그래핀 층(13)으로부터 수직 방향으로 연장 형성되고, 상기 나노 텍스쳐(16)의 상면으로부터 수직 방향과 수평 방향으로 형성됨으로써, 상기 나노 텍스쳐(16) 상에도 상기 제1 도전형 반도체층(25)이 형성될 수 있다. 이는 상기 제1 도전형 반도체층(25)의 두께가 적어도 상기 나노 텍스쳐(16)의 높이보다 클 경우에 적용될 수 있다.
상기 발광 구조물(30)의 제1 도전형 반도체층(25)의 두께는 2㎛ 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
따라서, 상기 제1 도전형 반도체층(25)의 두께는 상기 나노 텍스쳐(16)(16)의 높이보다 크므로, 상기 제1 도전형 반도체층(25)은 상기 나노 구조물(19)의 나노 텍스쳐(16) 사이뿐만 아니라 상기 나노 텍스쳐(16) 상에도 형성될 수 있다.
상기 제1 도전형 반도체층(25)은 예를 들어, n형 도펀트를 포함하는 n형 반도체층일 수 있다. 상기 n형 반도체층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재질, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 제1 도전형 반도체층(25) 상에는 상기 활성층(27)이 형성될 수 있다.
상기 활성층(27)은 상기 제1 도전형 반도체층(25)을 통해서 주입되는 제1 캐리어, 예컨대 전자와 상기 제2 도전형 반도체층(29)을 통해서 주입되는 제2 캐리어, 예컨대 정공이 서로 결합되어, 상기 활성층(27)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 상응하는 파장을 갖는 빛을 방출하는 층이다.
상기 활성층(27)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(27)은 II-VI족 화합물 반도체들을 우물층과 장벽층의 주기로 반복 형성될 수 있다.
예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있다. 상기 장벽층의 밴드갭은 상기 우물층의 밴드갭보다 크게 형성될 수 있다.
상기 활성층(27) 상에 상기 제2 도전형 반도체층(29)이 형성될 수 있다. 상기 제2 도전형 반도체층(29)은 예를 들어, p형 도펀트를 포함하는 p형 반도체층일 수 있다. 상기 p형 반도체층은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재질, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
도 3은 제1 실시예에 따른 수평형 발광 소자를 도시한 단면도이다.
제1 실시예는 투명 도전층(33)과 제1 및 제2 전극(35, 38)을 제외하고는 도 1의 발광 소지와 거의 유사하다. 따라서, 제1 실시예에서 도 1의 발광 소자와 동일한 형상이나 동일한 기능을 갖는 구성 요소에 대해서는 동일한 도면 번호를 부여하고 자세한 설명을 생략하기로 한다.
제1 실시예에서 생략된 설명은 도 1의 발광 소자에 대한 설명으로부터 용이하게 이해될 수 있을 것이다.
도 3을 참조하면, 제1 실시예에 따른 수평형 발광 소자는 기판(10), 나노 구조물(19), 발광 구조물(30), 투명 도전층(33) 및 제1 및 제2 전극(35, 38)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 기판(10), 상기 나노 구조물(19) 및 상기 발광 구조물(30)은 이미 상세히 설명된 바 있으므로, 더 이상의 설명은 생략하기로 한다.
상기 발광 구조물(30)의 제2 도전형 반도체층(29) 상에는 투명 도전층(33)이 형성되고, 상기 투명 도전층(33) 상의 일부 영역에 제2 전극(38)이 형성될 수 있다.
상기 발광 구조물(30)의 제1 도전형 반도체층(25) 상의 일부 영역에 제1 전극(35)이 형성될 수 있다. 이를 위해, 메사 식각에 의해 상기 제2 도전형 반도체층(29)과 상기 활성층(27)이 제거되고 상기 제1 도전형 반도체층(25)의 상면의 일부분이 제거될 수 있다. 이와 같이 제거된 제1 도전형 반도체층(25) 상에 상기 제1 전극(35)이 형성될 수 있다.
상기 제2 전극(38)은 발광 소자(1)의 최상부에 형성되고, 상기 제1 전극(35)은 발광 소자(1)의 측면 상에 형성됨에 따라, 제1 및 제2 전극(35, 38)에 전원이 인가되면 전류가 제1 및 제2 전극(35, 38) 사이의 최단 경로에 해당하는 발광 구조물(30)로 흐르기 때문에 발광 구조물(30)의 활성층(27)의 전 영역에서 발광이 되지 않을 수 있다.
따라서, 상기 제2 도전형 반도체층(29)과 상기 제2 전극(38) 사이에 상기 제2 도전형 반도체층(29)의 전 영역 상에 투명 도전층(33)을 형성하여 줌으로써, 제2 전극(38)을 통해 투명 도전층(33)의 전 영역으로 전류가 스프레딩되어 상기 제1 전극(35)과 상기 투명 전극의 전 영역 사이로 전류가 흐르게 되어 발광 구조물(30)의 활성층(27)의 전 영역에서 발광이 되어 발광 효율을 향상시킬 수 있다.
상기 제1 및 제2 전극(35, 38)은 동일한 전극 물질 또는 상이한 전극 물질로 형성될 수 있다.
상기 제1 및 제2 전극(35, 38)은 불투명한 금속 재질을 포함하는데, 예컨대 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있지만, 이에 한정하지 않는다.
상기 투명 도전층(33)은 광을 투과시키는 우수한 투광성과 전기적 전도도를 갖는 도전성 물질로 형성되는데, 예컨대 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
한편, 상기 제1 전극(35)과 상기 나노 구조물(19) 사이의 간격은 좁을수록 좋다. 예컨대, 상기 제1 전극(35)과 상기 나노 구조물(19) 사이의 간격은 300nm 내지 3000nm일 수 있지만, 이에 대해서는 한정하지 않는다. 바람직하게는, 500nm 내지 1000nm 일 수 있다. 상기 제1 전극(35)과 상기 나노 구조물(19) 사이의 간격은 이는 상기 제1 및 제2 전극(35, 38)으로 전원이 인가될 때, 상기 제1 전극(35)에서 상기 나노 구조물(19)로 전류가 흐르게 돠고, 상기 나노 구조물(19)로 공급된 전류를 상기 나노 구조물(19)의 전 영역으로 전류 스프레딩이 발생될 수 있기 때문이다. 이러한 경우, 상기 나노 구조물(19)과 상기 투명 도전층(33)이 면 대 면으로 대향됨으로써, 상기 투명 도전층(33)과 상기 나노 구조물(19) 사이의 상기 발광 구조물(30)의 활성층(27)의 전 영역으로 전류가 공급되므로, 상기 활성층(27)의 전 영역에서 광이 생성되어 발과 효율이 향상될 수 있다.
결국, 상기 나노 구조물(19)은 전류 스프레딩의 기능을 가질 수 있다.
또한, 상기 나노 구조물(19)은 전자 차단층으로서의 기능을 가질 수 있다. 통상적으로 상기 제1 도전형 반도체층(25)에서 생성된 전자들은 상기 활성층(27)으로 공급되지만, 일부는 기판(10)으로 공급되게 되는데 이는 누설 전류로 발생되어 광의 발광 효율을 저하시키는 요인이 될 수 있다.
실시예에서의 나노 구조물(19)은 전류 스프레딩을 발생시킴으로써, 이러한 전류 스프레딩이 상기 제1 도전형 반도체층(25)에서 생성된 전자가 상기 기판(10)으로 공급되는 것을 차단하여 줄 수 있다.
따라서, 실시예의 나노 구조물(19)은 전류 스프레딩의 기능과 전자 차단층의 기능을 가짐에 따라, 발광 소자의 발광 효율을 현저하게 향상시킬 수 있다.
도 4는 제2 실시예에 따른 수직형 발광 소자를 도시한 단면도이다.
제2 실시예의 나노 구조물(19)과 발광 구조물(30)은 도 1의 발광 소자와 실질적으로 동일하므로, 동일한 도면 번호를 부여하고 이에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 제2 실시예에 따른 수직형 발광 소자는 지지 기판(41), 접합층(43), 전극층(50), 채널층(47), 발광 구조물(30), 나노 구조물(19) 및 보호층(57)을 포함할 수 있다.
상기 지지 기판(41), 상기 접합층(43) 및 상기 전극층(50)은 전원을 공급하여 주기 위한 전극 부재를 형성할 수 있다.
상기 지지 기판(41)은 그 위에 형성되는 복수의 층들을 지지할 뿐만 아니라 전극으로서의 기능을 가질 수 있다. 상기 지지 기판(41)은 상기 나노 구조물(19)과 함께 상기 발광 구조물(30)에 전원을 공급하여 줄 수 있다.
상기 지지 기판(41)은 금속 물질 또는 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 지지 기판(41)은 전기 전도성과 열 전도성이 높은 물질로 형성될 수 있다. 상기 지지 기판(41)은 예를 들어, 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 구리합금(Cu Alloy), 몰리브덴(Mo) 및 구리-텅스텐(Cu-W)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 금속 물질일 수 있다. 상기 지지 기판(41)은 예를 들어, Si, Ge, GaAs, GaN, ZnO, SiGe 및 SiC로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 반도체 물질일 수 있다.
상기 지지 기판(41)은 상기 발광 구조물(30) 아래에 도금 또는/및 증착되거나, 시트(sheet) 형태로 부착될 수 있으며, 이에 대해 한정하지는 않는다.
상기 지지 기판(41) 상에는 상기 접합층(43)이 형성될 수 있다. 상기 접합층(43)은 상기 전극층(50)과 상기 지지 기판(41) 사이에 형성된다. 상기 접합층(43)은 전극층(50)과 상기 지지 기판(41) 사이의 접착력을 강화시켜 주는 매개체 역할을 할 수 있다.
상기 접합층(43)은 배리어 금속 또는 본딩 금속 등을 포함할 수 있다. 상기 접합층(43)은 접합성과 열 전도성이 높은 금속 물질로 형성될 수 있다. 상기 접합층(43)은 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 접합층(43) 상에는 도시되지 않은 배리어층이 형성될 수 있다. 상기 배리어층은 그 하부에 형성된 상기 접합층(43)과 상기 지지 기판(41)에 포함된 물질이 그 상부에 형성된 전극층(50)이나 발광 구조물(30)로 확산되어 발광 소자의 특성이 저하되는 것을 방지할 수 있다.
상기 배리어층은 Ni, Pt, Ti, W, V, Fe 및 Mo로 이루어지는 그룹으로부터 선택된 단일 층 또는 이들의 두 개 이상의 적층을 포함할 수 있다.
상기 배리어층은 상기 전극층(50)의 하면과 접하도록 형성될 수 있다.
상기 접합층(43)의 상면은 중심 영역에 대해 주변 영역이 상부 방향, 즉 상기 발광 구조물(30)로 더 연장되도록 형성된 그루브를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 상기 접합층(43)의 상면의 중심 영역에 접하거나 상기 그루브에 전극층(50)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 접합층(43)의 상면은 중심 영역과 주변 영역 모두 동일 라인 상에 위치될 수 있다.
다시 말해, 상기 접합층(43)의 상면의 전 영역은 평평한 면을 가질 수 있다. 이러한 경우, 상기 전극층(50)은 상기 접합층(43)의 상면의 중심 영역 상에 형성되거나 상기 접합층(43)의 상면의 전 영역 상에 형성될 수 있다.
다시 말해, 상기 전극층(50)의 사이즈는 상기 접합층(43)의 사이즈보다 작거나 상기 접합층(43)의 사이즈와 동일할 수 있다.
상기 전극층(50)의 상면과 상기 채널층(47)의 상면이 동일 라인 상에 형성될 수 있다.
상기 전극층(50)의 하면과 상기 채널층(47)의 하면은 상이한 위치로 형성될 수 있다. 즉, 상기 전극층(50)이 상기 접합층(43)의 그루브가 형성된 상기 접합층(43)의 중심 영역 상에 형성되고 상기 채널층(47)이 상기 접합층(43)의 주변 영역 상에 형성되기 때문에, 상기 전극층(50)의 하면이 상기 채널층(47)의 하면보다 더 낮은 위치에 형성될 수 있다.
상기 전극층(50)의 일부 영역은 상기 채널층(47)의 하면과 수직 방향으로 중첩되도록 형성될 수 있다. 다시 말해, 상기 채널층(47)의 내측 영역은 상기 전극층(50)의 끝단을 지나 내측으로 연장되도록 형성될 수 있다.
상기 전극층(50)은 상기 발광 구조물(30)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다.
상기 전극층(50)은 상기 발광 구조물(30)과 오믹 콘택되어, 전류가 발광 구조물(30)로 흐르도록 할 수 있다.
상기 전극층(50)은 도시되지 않았지만, 상기 접합층(43)의 상면에 접촉하여 형성된 반사층과 상기 반사층의 상면과 상기 발광 구조물(30)의 하면 사이에 형성된 오믹 콘택층을 포함할 수 있다.
상기 전극층(50)은 반사 물질과 오믹 콘택 물질이 혼합된 단일 층으로 형성될 수 있다. 이러한 경우, 상기 전극층(50)은 반사층과 오믹 콘택층을 별개로 형성할 필요가 없다.
상기 반사 물질로는 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 둘 이상의 합금이 사용되지만, 이에 대해서는 한정하지 않는다. 상기 오믹 콘택 물질로는 투명한 도전 물질이 사용될 수 있는데, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au,및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다.
상기 전극층(50)은 예를 들어, IZO/Ni, AZO/Ag, IZO/Ag/Ni 및 AZO/Ag/Ni 중 어느 하나를 포함하는 다층으로 구성될 수 있다.
상기 전극층(50)은 적어도 상기 발광 구조물(30)과 오믹 콘택될 수 있다. 따라서, 상기 전극층(50)과 오믹 콘택되는 상기 발광 구조물(30)로 원활하게 전류가 공급되어 발광 효율이 향상될 수 있다.
상기 전극층(50)은 발광 구조물(30) 및 상기 채널층(47)의 하면에 중첩되도록 형성될 수 있다. 상기 발광 구조물(30)로부터의 광을 모두 반사시키기 위해 상기 전극층(50)은 적어도 상기 발광 구조물(30), 특히 활성층(27)보다 큰 면적을 가질 수 있다.
상기 전극층(50) 상에 채널층(47)이 형성될 수 있다. 상기 채널층(47)은 상기 제2 도전형 반도체층(29)의 주변 영역을 따라 형성될 수 있다. 상기 전극층(50)의 에지 영역의 둘레를 따라 상기 채널층(47)이 형성될 수 있다. 즉, 상기 채널층(47)은 상기 발광 구조물(30)과 상기 전극층(50) 사이의 둘레 영역에 형성될 수 있다. 구체적으로, 상기 채널층(47)은 상기 전극층(50) 및 상기 발광 구조물(30)에 적어도 일부가 둘러싸이도록 형성될 수 있다. 예를 들어, 상기 채널층(47)의 상면의 일부 영역은 제2 도전형 반도체층(29)과 접촉되고, 상기 채널층(47)의 내측면 및 하면의 일부 영역은 상기 전극층(50)과 접촉될 수 있지만, 이에 대해 한정하지 않는다. 상기 채널층(47)의 하면의 다른 영역은 상기 접합층(43)의 상면의 주변 영역과 접하여 형성될 수 있다.
상기 채널층(47)은 외부의 이물질에 의한 상기 접합층(43)의 측면과 상기 발광 구조물(30)의 측면 사이의 전기적인 쇼트를 방지하여 줄 수 있다. 만일 전극층(50)이 상기 접합층(43)의 전 영역 상에 형성되어 상기 전극층(50)의 외측면이 외부에 노출되는 경우, 상기 채널층(47)은 상기 전극층(50)의 측면과 상기 발광 구조물(30)의 측면 사이의 전기적인 쇼트를 방지하여 줄 수 있다.
아울러 상기 채널층(47)은 상기 발광 구조물(30)과 접촉하는 면적을 가능한 확보하여 복수개의 칩을 개별 칩 단위로 분리하는 레이저 스크라이빙(Laser Scribing) 공정과 기판을 제거하는 레이저 리프트 오프(LLO) 공정시 상기 발광 구조물(30)이 상기 전극층(50)으로부터 박리되는 것을 효과적으로 방지할 수 있다.
칩 분리 공정시 발광 구조물(30)이 과식각(ever-etching)되는 경우, 전극층(50)이 노출될 수 있다. 이러한 경우, 측 영역에서 이물질 등에 의해 전극층(50)과 발광 구조물(30)의 활성층(27) 간의 전기적인 쇼트가 발생할 수 있다. 상기 채널층(47)은 칩 분리 공정시 발광 구조물(30)의 과식각(ever-etching)에 의해 상기 전극층(50)이 노출되는 것을 방지하여 줄 수 있다.
상기 채널층(47)은 절연 물질 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다. 또한 상기 채널층(47)은 금속 물질로 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(30)이 상기 전극층(50) 및 상기 채널층(47) 상에 형성될 수 있다.
상기 발광 구조물(30)의 측면은 복수개의 칩을 개별 칩 단위로 구분하는 식각에 의해 수직하거나 경사지게 형성될 수 있다. 예를 들어, 상기 발광 구조물(30)의 측면은 아이솔레이션 식각 (isolation etching)에 의해 형성될 수 있다.
상기 발광 구조물(30)은 복수의 2족 내지 6족 원소의 화합물 반도체 재료들을 포함할 수 있다.
상기 발광 구조물(30)은 제2 도전형 반도체층(29), 상기 제2 도전형 반도체층(29) 상에 활성층(27) 그리고 상기 활성층(27) 상에 제1 도전형 반도체층(25)을 포함할 수 있다.
이러한 경우, 상기 제2 도전형 반도체층(29)의 하면은 상기 전극층(50)의 상면 그리고 상기 채널층(47)의 상면과 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
아울러, 상기 활성층(27)에서 생성된 광이 모두 반사될 수 있도록 하기 위해 상기 활성층(27)의 사이즈는 상기 전극층(50)의 사이즈보다 더 작게 형성될 수 있다.
상기 채널층(47)은 상기 제2 도전형 반도체층(29)과 수직 방향으로 중첩되는 제1 채널 영역과 상기 제2 도전형 반도체층(29)과 중첩되지 않는 제2 채널 영역을 포함할 수 있다.
상기 제1 채널 영역은 상기 제2 도전형 반도체층(29)의 끝단으로부터 내측으로 연장되어 상기 제2 도전형 반도체층(29)과 수직 방향으로 중첩될 수 있다.
상기 제2 채널 영역은 상기 제1 채널 영역으로부터 상기 접합층(43)의 끝단까기 외측으로 연장될 수 있다.
발광 구조물(30)의 성장시, 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)의 순서로 성장될 수 있다.
상기 발광 구조물(30), 구체적으로 상기 제1 도전형 반도체층(25) 상에 나노 구조물(19)이 형성될 수 있다.
상기 나노 구조물(19)은 상기 제1 도전형 반도체층(25)의 상면의 전 영역 상에 형성된 그래핀 층(13)과 상기 그래핀 층(13)의 하면으로부터 상기 제1 도전형 반도체층(25)의 내부로 연장 형성된 다수의 나노 텍스쳐(16)를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 그래핀 층(13)은 상기 제1 도전형 반도체층(25)의 전 영역에 형성된 판(plate) 형상을 가질 수 있다.
상기 나노 텍스쳐(16)는 산화 아연(ZnO)로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 텍스쳐(16)는 상기 발광 구조물(30)에 전위(dislocation)가 발생되지 않고 우수한 결정성으로 성장될 수 있도록 하여 줄 수 있다.
상기 나노 텍스쳐(16)는 다수의 나노 로드(nanorod)일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 로드는 서로 간에 일정한 간격으로 이격되거나 서로 간에 불규칙한 간격으로 이격될 수 있다.
상기 나노 텍스쳐(16)는 높이가 폭보다 더 큰 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 텍스쳐(16)의 구체적인 높이나 폭은 앞서 설명된 바 있으므로 생략하기로 한다.
상기 전극 아래에 형성된 나노 구조물(19)은 전류 스프레딩의 기능을 가질 수 있다. 즉, 도 5에 도시한 바와 같이, 상기 나노 구조물(19), 구체적으로 그래핀 층(13)은 상기 제1 도전형 반도체층(25)의 전 영역 상에 형성됨으로써, 상기 그래핀 층(13)과 상기 전극층(50)은 면 대 면으로 대향하게 되어 상기 나노 구조물(19)과 상기 지지 기판(41)으로 전원이 공급되는 경우 상기 그래핀 층(13)과 상기 전극층(50) 사이의 상기 활성층(27)의 전 영역으로 전류가 공급되어 상기 활성층(27)의 전 영역에서 광이 생성되어 발광 효율이 향상될 수 있다.
상기 발광 구조물(30) 상에 보호층(57)이 형성될 수 있다. 예를 들어, 상기 발광 구조물(30)의 적어도 측면상에는 보호층(57)이 형성될 수 있다. 구체적으로는, 상기 보호층(57)은 일단이 상기 제1 도전형 반도체층(25)의 상면의 둘레 영역에 형성되고, 상기 제1 도전형 반도체층(25)의 측면, 상기 활성층(27)의 측면 및 제2 도전형 반도체층(29)의 측면을 경유하거나 가로질러 타단이 상기 채널층(47)의 상면의 일부 영역에 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 보호층(57)은 상기 발광 구조물(30)과 지지 기판(41) 사이의 전기적 쇼트를 방지하는 한편 상기 발광 소자를 외부의 충격으로부터 보호하는 역할을 할 수 있다. 상기 보호층(57)은 투명성과 절연성이 우수한 재질로 형성될 수 있다. 상기 보호층(57)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, TiO2 및 Al2O3로 이루어지는 그룹으로부터 선택된 하나를 포함할 수 있지만, 이에 대해 한정하지는 않는다.
상기 보호층(57)은 상기 채널층(47)과 동일한 물질을 포함할 수 있지만, 이에 대해 한정하지 않는다.
도 6 내지 도 12는 제2 실시예에 따른 수직형 발광 소자를 제조하기 위한 공정도이다.
도 6을 참조하면, 성장 기판(100) 상에 나노 구조물(19)이 형성될 수 있다.
상기 성장 기판(100)은 상기 발광 구조물(30)을 성장시키기 위한 기판으로서, 반도체 물질 성장에 적합한 물질, 즉 캐리어 웨이퍼로 형성될 수 있다. 또한, 상기 성장 기판(100)은 상기 발광 구조물(30)과 격자 상수가 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다.
상기 성장 기판(100)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 나노 구조물(19)은 그래핀 층(13) 및 다수의 나노 텍스쳐(16)를 포함할 수 있다.
상기 그래핀 층(13)은 미리 형성되어 상기 성장 기판(100) 상에 부착될 수 있다.
또는 상기 성장 기판(100) 상에 예컨대, 화학적 합성법, CVD 성장법, 에피택시 합성법 등을 이용하여 그래핀 층(13)이 형성될 수 있다.
상기 그래핀 층(13)은 상기 성장 기판(100)의 전 영역 상에 형성될 수 있다.
이어서, 상기 성장 기판(100) 상에 산화 아연을 이용하여 증착 공정이나 성장 공정을 이용하여 상기 그래핀 층(13) 상에 다수의 나노 텍스쳐(16)가 형성될 수 있다.
상기 나노 텍스쳐(16)는 예컨대 CVD 성장법이나 스퍼터링 방식을 이용하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 텍스쳐(16)는 상기 그래핀 층(13) 상에 불규칙적으로 형성될 수도 있고 일정한 간격으로 형성될 수도 있다.
따라서, 상기 그래핀 층(13) 및 다수의 나노 텍스쳐(16)에 의해 나노 구조물(19)이 형성될 수 있다.
도 7을 참조하면, 상기 나노 구조물(19) 상에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)이 순차적으로 성장되어 발광 구조물(30)이 형성될 수 있다.
상기 발광 구조물(30)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조물(30) 및 상기 성장 기판(100) 사이에는 둘 사이의 격자 상수 차이를 완화하기 위해 버퍼층(미도시)이 형성될 수도 있다. 즉, 상기 버퍼층이 상기 나노 구조물(19) 상에 성장되고, 상기 버퍼층 상에 상기 발광 구조물(30)이 성장될 수 있다.
상기 제1 도전형 반도체층(25)은 상기 성장 기판(100) 상에 형성될 수 있다. 상기 제1 도전형 반도체층(25)은 n형 도펀트를 포함하는 n형 반도체층일 수 있다.
구체적으로, 상기 제1 도전형 반도체층(25)은 상기 나노 구조물(19)의 나노 텍스쳐(16) 사이의 그래핀 층(13)으로부터 수직 방향으로 성장되고, 상기 나노 텍스쳐(16)의 상면부터는 수직 방향과 수평 방향으로 성장되어, 상기 나노 텍스쳐(16) 사이뿐만 아니라 상기 나노 텍스쳐(16) 상에 형성될 수 있다.
산화 아연의 격자 상수는 대략 3.25이고, 상기 성장 기판(100)으로 사용되는 사파이어의 격자 상수는 대략 4.78이며, 상기 제1 도전형 반도체층(25)으로 사용될 수 있는 GaN의 격자 상수는 대략 3.18이다.
따라서, 상기 제1 도전형 반도체층(25)과 상기 성장 기판(100) 사이의 격자 상수의 차이보다 상기 제1 도전형 반도체층(25)과 상기 나노 구조물(19), 구체적으로 나노 텍스쳐(16) 사이의 격자 상수의 차이보다 작으므로, 상기 제1 도전형 반도체층(25)이 상기 나노 구조물(19) 상에 전위(dislocation)의 발생 없이 잘 성장될 수 있다.
상기 활성층(27)은 상기 제1 도전형 반도체층(25) 상에 형성되며, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 활성층(27)은 상기 제1 도전형 반도체층(25)으로부터 공급된 잔지들과 상기 제2 도전형 반도체층(29)으로부터 공급된 정공들을 재결합(recombination)시켜, 상기 활성층(27)의 반도체 재질에 의해 결정된 밴드 갭에 상응하는 파장의 빛을 생성할 수 있다.
상기 제2 도전형 반도체층(29)은 상기 활성층(27) 상에 형성될 수 있다. 상기 제2 도전형 반도체층(29)은 p형 도펀트를 포함하는 p형 반도체층일 수 있다.
도 8을 참조하면, 상기 제2 도전형 반도체층(29) 상에 채널층(47)이 형성될 수 있다.
상기 채널층(47)은 상기 제2 도전형 반도체층(29) 상에 형성될 수 있다. 예를 들어, 상기 채널층(47)은 상기 제2 도전형 반도체층(29)의 둘레 영역 상에 형성될 수 있으나 이에 한정하지 않는다.
상기 채널층(47)은 절연 물질 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 및 Al2O3으로 이루어지는 그룹으로부터 선택된 적어도 하나 이상을 포함할 수 있다.
도 9를 참조하면, 상기 채널층(47) 및 상기 제2 도전형 반도체층(29) 상에 전극층(50), 접합층(43) 및 지지 기판(41)이 형성될 수 있다.
상기 전극층(50)은 상기 제2 도전형 반도체층(29) 상에 순차적으로 적층된 오믹 콘택층 및 반사층을 포함할 수 있다.
상기 전극층(50)은 상기 제2 도전형 반도체층(29) 상에 오믹 콘택 물질과 반사 물질이 혼합된 단일층을 포함할 수 있다.
오믹 콘택 물질과 반사 물질은 이미 앞서 설명된 바 있으므로 생략하기로 한다.
상기 접합층(43)은 상기 지지 기판(41)과 상기 전극층(50) 사이의 접착력을 강화하기 위해 형성될 수 있다.
상기 접합층(43)은 예를 들어, Ti, Au, Sn, Ni, Nb, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 지지 기판(41)은 그 위에 형성되는 복수의 층들을 지지할 뿐만 아니라 전극으로서의 기능을 가질 수 있다. 상기 지지 기판(41)은 상기 나노 구조물(19)과 함께 상기 발광 구조물(30)에 전원을 공급할 수 있다.
상기 지지 기판(41)은 예를 들어, 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 및 구리-텅스텐(Cu-W) 중 적어도 하나를 포함할 수 있다.
상기 지지 기판(41)은 상기 발광 구조물(30) 상에 도금 또는/및 증착되거나, 시트(sheet) 형태로 부착될 수 있으며, 이에 대해 한정하지는 않는다.
도 10을 참조하면, 상기 성장 기판(100)을 180°뒤집은 다음, 상기 성장 기판(100)이 제거될 수 있다.
상기 성장 기판(100)은 레이저 리프트 오프(LLO, Laser Lift Off), 화학적 식각(CLO, Chemical Lift Off), 또는 물리적인 연마 방법 등에 의해 제거될 수 있으며, 이에 대해서는 한정하지 않는다.
상기 레이저 리프트 오프(LLO) 방법을 통하여 상기 성장 기판(100)을 제거할 경우, 상기 성장 기판(100)과 상기 제1 도전형 반도체층(25) 사이의 계면에 레이저를 집중적으로 조사하여 상기 성장 기판(100)이 상기 나노 구조물(19)로부터 분리되도록 할 수 있다.
상기 화학적 식각 방법을 통하여 상기 성장 기판(100)을 제거할 경우, 습식 식각을 이용하여 상기 제1 도전형 반도체층(25)이 노출되도록 상기 성장 기판(100)을 제거할 수 있다.
상기 물리적인 연마 방법 이용하여 상기 성장 기판(100)을 제거할 경우, 물리적으로 상기 성장 기판(100)을 직접 연마하여 상기 제1 도전형 반도체층(25)이 노출되도록 상기 성장 기판(100)의 상면부터 순차적으로 제거할 수 있다.
제2 실시예에서는 발광 구조물(30)과 성장 기판(100) 사이에 나노 구조물(19)이 형성되는데, 상기 나노 구조물(19)은 상기 성장 기판(100)과의 접합력이 비교적 약하므로, 레이저의 조사에 의해 성장 기판(100)이 상기 나노 구조물(19)로부터 용이하게 분리될 수 있다. 다시 말해, 상기 나노 구조물(19)은 성장 기판(100)을 용이하게 분리하여 주는 역할을 할 수 있다. 따라서, 성장 기판(100)이 용이하게 분리되지 않는 경우, 레이저가 오랜 시간 동안 조사되게 되어 레이저 파워에 의한 충격으로 발광 구조물(30)에 크랙과 같은 결함이 발생되는 것을 차단하여 할 수 있다.
도 11를 참조하면, 상기 발광 구조물(30)의 측면 및 상기 채널층(47)의 측면이 경사지게 노출되도록 메사 식각이 수행될 수 있다. 이러한 메사 식각에 의해 상기 채널층(47) 상에 발광 구조물(30)이 존재하지 않는 그루브(groove)가 형성될 수 있다. 다시 말해, 상기 메사 식각에 의해 상기 채널층(47) 상에 형성된 상기 제2 도전형 반도체층(29), 상기 활성층(27) 및 상기 제1 도전형 반도체층(25)이 제거되어 그루브가 형성될 수 있다.
상기 채널층(47)은 스토퍼(stopper)로서의 역할을 하므로, 메사 식각에 의해 상기 그루브의 외곽 영역에 있는 상기 제1 도전형 반도체층(25), 상기 활성층(27) 및 상기 제2 도전형 반도체층(29)의 일부 영역이 제거되지만, 상기 채널층(47)의 아래에 있는 전극층(50), 접합층(43) 및 지지 기판(41)은 제거되지 않게 된다.
도 12를 참조하면, 적어도 상기 발광 구조물(30) 상에 보호층(57)이 형성될 수 있다.
즉, 상기 보호층(57)은 상기 발광 구조물(30), 구체적으로 상기 제1 도전형 반도체층(25)의 상면의 둘레 영역으로부터, 상기 제1 도전형 반도체층(25)의 측면, 상기 활성층(27)의 측면, 상기 제2 도전형 반도체층(29)의 측면을 경유하여 상기 보호층(57)의 상면의 일부 영역까지 형성될 수 있다.
상기 보호층(57)은 상기 발광 구조물(30)과 지지 기판(41) 사이의 전기적 쇼트를 방지하는 역할을 할 수 있다. 상기 보호층(57)은 투명성과 절연성이 우수한 재질로 형성될 수 있다. 상기 보호층(57)은 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, TiO2 및 Al2O3로 이루어지는 그룹으로부터 선택된 하나를 포함할 수 있지만, 이에 대해 한정하지는 않는다.
상기 보호층(57)은 상기 채널층(47)과 동일한 물질을 포함할 수 있다.
도 13은 도 1의 발광 소자의 나노 구조물(19)의 또 다른 예시를 도시한 단면도이다.
도 1의 나노 구조물(19)과 다르게, 도 13의 나노 구조물(19)은 다수의 개구(opening)(12)가 구비될 수 있다.
이하의 설명에서 생략된 내용은 도 1의 나노 구조물(19)로부터 용이하게 이해될 수 있을 것이다.
상기 나노 구조물(19)은 판 형상으로 형성된 그래핀 층(13)과 상기 그래핀 층(13) 상에 형성된 다수의 나노 텍스쳐(16)를 포함할 수 있다.
상기 그래핀 층(13)에는 서로 이격된 다수의 개구(12)가 형성될 수 있다. 상기 개구(12)는 상기 그래핀 층(13)의 상면과 하면을 관통하는 홀(hole)일 수 있지만, 이에 대해서는 한정하지 않는다.
도 14는 제3 실시예에 따른 수평형 발광 소자를 도시한 단면도이다.
제3 실시예는 도 13의 나노 구조물(19)이 채택된 것을 제외하고는 제1 실시예(도 3)와 실질적으로 동일하다.
도 14를 참조하면, 제3 실시예에 따른 수평형 발광 소자는 기판(10), 나노 구조물(19), 발광 구조물(30), 투명 도전층(33) 및 제1 및 제2 전극(35, 38)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 발광 구조물(30)은 상기 기판(10) 상에 형성된 제1 도전형 반도체층(25), 상기 제1 도전형 반도체층(25) 상에 형성된 활성층(27) 및 상기 활성층(27) 상에 형성된 제2 도전형 반도체층(29)을 포함할 수 있다.
상기 제1 도전형 반도체층(25)은 n형 반도체층이고, 상기 제2 도전형 반도체층(29)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(19)이 상기 기판(10) 상에 형성될 수 있다. 상기 나노 구조물(19)은 상기 기판(10)의 전 영역 상에 형성된 그래핀 층(13)과 상기 그래핀 층(13) 상에 형성된 다수의 나노 텍스쳐(16)를 포함할 수 있따.
상기 그래핀 층(13)은 다수의 개구(12)를 포함할 수 있다. 상기 개구(12)는 서로 간에 이격될 수 있다.
상기 개구(12)는 도 13에 도시한 바와 같이 원형을 가질 수 있지만, 이에 한정하지 않는다. 즉, 상기 개구(12)는 사각형, 다각형, 타원형, 바형(bar-type shape) 등을 가질 수 있다.
상기 나노 텍스쳐(16)는 산화 아연(ZnO)로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 텍스쳐(16)는 다수의 나노 로드(nanorod)일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 로드는 서로 간에 일정한 간격으로 이격되거나 서로 간에 불규칙한 간격으로 이격될 수 있다.
상기 나노 텍스쳐(16)는 높이가 폭보다 더 큰 구조를 가질 수 있지만, 이에 대해서는 한전하지 않는다.
상기 나노 텍스쳐(16)의 구체적인 높이와 폭은 앞서 설명된 바 있으므로 생략하기로 한다.
상기 나노 구조물(19) 상에 상기 제1 도전형 반도체층(25)이 형성될 수 있다.
도시되지 않았지만, 상기 나노 구조물(19) 상에 버퍼층이 형성되고, 상기 버퍼층 상에 상기 제1 도전형 반도체층(25)이 형성될 수도 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층이나 상기 제1 도전형 반도체층(25)은 상기 나노 구조물(19)의 개구(12)를 관통하여 상기 기판(10)에 접하도록 형성될 수 있다. 아울러, 상기 버퍼층이나 상기 제1 도전형 반도체층(25)은 상기 나노 텍스쳐(16) 사이와 상기 나노 텍스쳐(16) 상에 형성될 수 있다.
상기 버퍼층의 두께가 상기 나노 텍스쳐(16)의 높이보다 작은 경우, 상기 나노 텍스쳐(16)는 상기 버퍼층을 관통하여 상기 제1 도전형 반도체층(25)의 내부로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 전극(35)은 상기 제1 도전형 반도체층(25)의 상면이 일부 영역에 형성되고, 상기 제2 전극(38)은 상기 투명 도전층(33)의 상면의 일부 영역에 형성될 수 있다.
상기 제1 전극(35)과 상기 나노 구조물(19) 사이의 간격은 좁을수록 좋다. 상기 제1 전극(35)과 상기 나노 구조물(19) 사이의 간격은 이는 상기 제1 및 제2 전극(35, 38)으로 전원이 인가될 때, 상기 제1 전극(35)에서 상기 나노 구조물(19)로 전류가 흐르게 돠고, 상기 나노 구조물(19)로 공급된 전류를 상기 나노 구조물(19)의 전 영역으로 전류 스프레딩이 발생될 수 있기 때문이다. 이러한 경우, 상기 나노 구조물(19)과 상기 투명 도전층(33)이 면 대 면으로 대향됨으로써, 상기 투명 도전층(33)과 상기 나노 구조물(19) 사이의 상기 발광 구조물(30)의 활성층(27)의 전 영역으로 전류가 공급되므로, 상기 활성층(27)의 전 영역에서 광이 생성되어 발과 효율이 향상될 수 있다.
결국, 상기 나노 구조물(19)은 전류 스프레딩의 기능을 가질 수 있다.
또한, 상기 나노 구조물(19)은 전자 차단층으로서의 기능을 가질 수 있다. 통상적으로 상기 제1 도전형 반도체층(25)에서 생성된 전자들은 상기 활성층(27)으로 공급되지만, 일부는 기판(10)으로 공급되게 되는데 이는 누설 전류로 발생되어 광의 발광 효율을 저하시키는 요인이 될 수 있다.
실시예에서의 나노 구조물(19)은 전류 스프레딩을 발생시킴으로써, 이러한 전류 스프레딩이 상기 제1 도전형 반도체층(25)에서 생성된 전자가 상기 기판(10)으로 공급되는 것을 차단하여 줄 수 있다.
따라서, 실시예의 나노 구조물(19)은 전류 스프레딩의 기능과 전자 차단층의 기능을 가짐에 따라, 발광 소자의 발광 효율을 현저하게 향상시킬 수 있다.
도 15는 제4 실시예에 따른 수직형 발광 소자를 도시한 단면도이다.
제4 실시예는 도 13의 나노 구조물(19)이 채택된 것을 제외하고는 제2 실시예(도 4)와 실질적으로 동일하다.
도 14를 참조하면, 제4 실시예에 따른 수직형 발광 소자는 지지 기판(41), 접합층(43), 전극층(50), 채널층(47), 발광 구조물(30), 나노 구조물(19) 및 보호층(57)을 포함할 수 있다.
상기 발광 구조물(30)은 상기 전극층(50) 및 상기 채널층(47) 상에 형성된 제2 도전형 반도체층(29), 상기 제2 도전형 반도체층(29) 상에 형성된 활성층(27) 및 상기 활성층(27) 상에 형성된 제1 도전형 반도체층(25)을 포함할 수 있다.
상기 제1 도전형 반도체층(25)은 n형 반도체층이고, 상기 제2 도전형 반도체층(29)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 제1 도전형 반도체층(25) 상에 버퍼층이 형성되고, 상기 버퍼층 상에 상기 나노 구조물(19)이 형성될 수 있다. 이러한 경우, 상기 나노 구조물(19)의 다수의 나노 텍스쳐(16)는 상기 상기 버퍼층의 내부로 형성될 수 있다.
상기 나노 구조물(19)이 상기 1 도전형 반도체층 상에 형성될 수 있다. 상기 나노 구조물(19)은 상기 제1 도전형 반도체층(25)의 전 영역 상에 형성된 그래핀 층(13)과 상기 그래핀 층(13) 상에 형성된 다수의 나노 텍스쳐(16)를 포함할 수 있따.
상기 그래핀 층(13)은 다수의 개구(12)를 포함할 수 있다. 상기 개구(12)는 서로 간에 이격될 수 있다.
상기 개구(12)는 도 13에 도시한 바와 같이 원형을 가질 수 있지만, 이에 한정하지 않는다. 즉, 상기 개구(12)는 사각형, 다각형, 타원형, 바형(bar-type shape) 등을 가질 수 있다.
상기 제1 도전형 반도체층(25)은 상기 개구(12)에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 개구(12)에 형성되 제1 도전형 반도체층(25)의 상면은 상기 그래핀 층(13)의 상면과 동일하게 위치될 수 있다.
상기 나노 텍스쳐(16)는 산화 아연(ZnO)로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 텍스쳐(16)는 다수의 나노 로드(nanorod)일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 로드는 서로 간에 일정한 간격으로 이격되거나 서로 간에 불규칙한 간격으로 이격될 수 있다.
상기 나노 텍스쳐(16)는 높이가 폭보다 더 큰 구조를 가질 수 있지만, 이에 대해서는 한전하지 않는다.
상기 발광 구조물(30)의 아래에 전극층(50)이 형성되고, 상기 발광 구조물(30)의 위에 나노 구조물(19)이 형성될 수 있다. 상기 전극층(50)과 상기 나노 구조물(19) 모두는 판 형상(plate shape)을 가질 수 있다. 상기 전극층(50)가 상기 나노 구조물(19)은 적어도 상기 발광 구조물(30), 구체적으로 활성층(27)의 사이즈보다 큰 사이즈를 가질 수 있다.
따라서, 상기 나노 구조물(19)과 상기 지지 기판(41) 기판으로 전원이 인가되면, 서로 면 대 면으로 대향 배치된 전극층(50)의 전 영역과 나노 구조물(19)의 전 영역 사이로 수직 방향으로 전류가 흐르게 되고, 이러한 전류에 의해 상기 발광 구조물(30)의 활성층(27)의 전 영역이 발광되어 발광 효율이 향상될 수 있다.
특히, 나노 구조물(19)의 그래핀 층(13)은 현존하는 물질 중에서 가장 전기 전도도가 우수하므로, 상기 발광 구조물(30)로 보다 더 전류가 용이하게 주입됨에 따라 발광 효율이 현저하게 향상될 수 있다.
도 4와 도 15의 수직형 발광 소자에서는 나노 구조물(19)의 그래핀 층(13)이 전극으로서의 기능을 가지므로, 별도의 전극을 형성하지 않아도 상기 나노 구조물(19)과 상기 전극층(50)으로 전원을 인가하여 발광 소자를 발광시킬 수 있다.
아울러, 나노 구조물(19)이 그래핀 층(13)이나 산화 아연은 투명한 재질이므로, 발광 구조물(30)에서 생성된 광은 상기 나노 구조물(19)을 통해 상부 방향으로 출사될 수 있다. 다시 말해, 상기 나노 구조물(19)의 광 투과율은 매우 우수하므로, 상기 발광 구조물(30)에서 생성된 광은 손실 없이 나노 구조물(19)을 투과할 수 있다.
도 15는 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 15를 참조하면, 실시예에 따른 발광 소자 패키지는 몸체(101)와, 상기 몸체(101)에 설치된 제1 리드 전극(103) 및 제2 리드 전극(105)과, 상기 몸체(101)에 설치되어 상기 제1 리드 전극(103) 및 제2 리드 전극(105)으로부터 전원을 공급받는 제1 실시예 및 제2 실시예들에 따른 발광 소자(1)와, 상기 발광 소자(1)를 포위하는 몰딩부재(113)를 포함한다.
상기 몸체(101)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(1)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드 전극(103) 및 제2 리드 전극(105)은 서로 전기적으로 분리되며, 상기 발광 소자(1)에 전원을 제공한다.
또한, 상기 제1 및 제2 리드 전극(103, 105)은 상기 발광 소자(1)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(1)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(1)는 상기 제1 리드 전극(103), 제2 리드 전극(105) 및 상기 몸체(101) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
실시예에서는 한 개의 와이어(109)를 통해 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105) 중 하나의 리드 전극에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 15)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(1)를 상기 제1 및 제2 리드 전극(103, 105)에 전기적으로 연결시킬 수도 있다.
상기 몰딩부재(113)는 상기 발광 소자(1)를 포위하여 상기 발광 소자(1)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(1)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지(200)는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(101)의 상면은 평평하고, 상기 몸체(101)에는 복수의 발광 소자가 설치될 수도 있다.
실시예에 따른 발광 소자나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
10, 100: 기판
12: 개구
13: 그래핀 층
16: 나노 텍스쳐
19: 나노 구조물
25: 제1 도전형 반도체층
27: 활성층
29: 제2 도전형 반도체층
30: 발광 구조물
33: 투명 도전층
35: 제1 전극
38: 제2 전극
41: 지지 기판
43: 접합층
47: 채널층
50: 전극층
57: 보호층

Claims (15)

  1. 기판;
    상기 기판 상에 배치된 나노 구조물; 및
    상기 나노 구조물 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 된 발광 구조물을 포함하고,
    상기 나노 구조물은,
    상기 기판 상에 배치된 그래핀 층; 및
    상기 그래핀 층 상에 배치된 다수의 나노 텍스쳐를 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 그래핀 층은 다수의 개구를 포함하는 발광 소자.
  3. 제1항에 있어서,
    상기 제1 도전형 반도체층은 상기 개구를 관통하여 상기 기판에 접하여 형성되는 발광 소자.
  4. 제1항에 있어서,
    상기 제1 도전형 반도체층은 상기 기판과 상기 그래핀 층 상에 형성되는 발광 소자.
  5. 제1항에 있어서,
    상기 제1 도전형 반도체층은 상기 나노 텍스쳐 사이의 상기 그래핀 층에 접하여 형성되는 발광 소자.
  6. 제1항에 있어서,
    상기 나노 텍스쳐는 상기 그래핀 층으로부터 상기 제1 도전형 반도체층의 내부로 연장 형성되는 발광 소자.
  7. 제1항에 있어서,
    상기 나노 텍스쳐의 폭은 5nm 내지 500nm이고, 상기 나노 텍스쳐의 높이는 10nm 내지 3㎛인 발광 소자.
  8. 제1항에 있어서,
    상기 나노 텍스쳐는 산화 아연을 포함하는 발광 소자.
  9. 제1항에 있어서,
    상기 나노 텍스쳐의 격자 상수는 상기 기판의 격자 상수와 상기 발광 구조물의 격자 상수 사이인 발광 소자.
  10. 제1항에 있어서,
    상기 발광 구조물 상에 배치된 투명 도전층 및 반사층 중 어느 하나의 층을 더 포함하는 발광 소자.
  11. 전극층;
    상기 전극층 상에 배치되고, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 발광 구조물; 및
    상기 발광 구조물 상에 배치된 나노 구조물을 포함하고,
    상기 나노 구조물은,
    상기 기판 상에 배치된 그래핀 층; 및
    상기 그래핀 층 상에 배치된 다수의 나노 텍스쳐를 포함하는 발광 소자.
  12. 제11항에 있어서,
    상기 그래핀 층은 투명한 전극인 발광 소자.
  13. 제11항에 있어서,
    상기 전극층의 아래에 배치되는 지지 기판; 및
    상기 제2 도전형 반도체층의 주변 영역을 따라 배치되는 채널층을 더 포함하는 발광 소자.
  14. 제11항에 있어서,
    상기 제1 도전형 반도체층은 개구를 관통하여 상기 그래핀 층의 상면과 동일하게 위치되는 발광 소자.
  15. 몸체;
    상기 몸체 상에 배치된 제1 및 제2 리드 전극;
    상기 몸체, 상기 제1 및 제2 리드 전극 중 어느 하나의 위에 배치되는 제1항 내지 제14항 중 어느 하나의 항에 의한 발광 소자; 및
    상기 발광 소자를 포위하는 몰딩 부재를 포함하는 발광 소자 패키지.
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* Cited by examiner, † Cited by third party
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KR20110041272A (ko) * 2009-10-15 2011-04-21 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US20110129675A1 (en) * 2009-12-01 2011-06-02 Samsung Electronics Co., Ltd. Material including graphene and an inorganic material and method of manufacturing the material
US20120141799A1 (en) * 2010-12-03 2012-06-07 Francis Kub Film on Graphene on a Substrate and Method and Devices Therefor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110041272A (ko) * 2009-10-15 2011-04-21 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US20110129675A1 (en) * 2009-12-01 2011-06-02 Samsung Electronics Co., Ltd. Material including graphene and an inorganic material and method of manufacturing the material
US20120141799A1 (en) * 2010-12-03 2012-06-07 Francis Kub Film on Graphene on a Substrate and Method and Devices Therefor

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