KR102227772B1 - 반도체 발광소자 - Google Patents

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Abstract

본 발명의 일 측면은, n형 반도체층 및 p형 반도체층과, 상기 n형 반도체층과 p형 반도체층 사이에 배치된 활성층 및 상기 활성층과 p형 반도체층 사이에 배치되며 p형 도펀트 원소가 도핑된 전자차단층을 포함하고, 상기 전자차단층은, AlxGa1-xN (0<x≤1)으로 이루어지며 상기 활성층에서 p형 반도체층으로 오버플로우되는 전자를 차단하는 복수의 제1 영역과, InN으로 이루어진 복수의 제2 영역이 서로 교대로 배치된 반도체 발광소자를 제공한다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 대한 것이다.
반도체 발광소자의 일종인 발광다이오드(LED)는 전자와 정공의 재결합에 의하여 다양한 색상의 광을 발생시킬 수 있는 반도체 장치로서, 필라멘트에 기초한 발광장치에 비하여 긴 수명, 낮은 전원, 우수한 초기 구동 특성, 높은 진동 저항 등의 여러 장점을 갖기 때문에 수요가 지속적으로 증가하고 있다. 특히, 최근에는 청색계열의 단파장 영역의 광을 발생할 수 있는 III족 질화물 반도체가 각광을 받고 있다.
본 발명의 일 실시예가 이루고자 하는 기술적 과제 중 하나는, 발광효율이 개선된 반도체 발광소자를 제공하는 것이다.
본 발명의 일 실시예가 이루고자 하는 기술적 과제 중 다른 하나는, 구동전압 특성이 개선된 반도체 발광소자를 제공하는 것이다.
다만, 본 발명의 목적은 이에만 제한되는 것은 아니며, 명시적으로 언급하지 않더라도 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있다.
본 발명의 일 측면은, n형 반도체층 및 p형 반도체층과, 상기 n형 반도체층과 p형 반도체층 사이에 배치된 활성층 및 상기 활성층과 p형 반도체층 사이에 배치되며 p형 도펀트 원소가 도핑된 전자차단층을 포함하고, 상기 전자차단층은, AlxGa1-xN (0<x≤1)으로 이루어지며 상기 활성층에서 p형 반도체층으로 오버플로우되는 전자를 차단하는 복수의 제1 영역과, InN으로 이루어진 복수의 제2 영역이 서로 교대로 배치된 반도체 발광소자를 제공한다.
상기 복수의 제1 및 제2 영역은 서로 교대로 배치되어 초격자 구조를 이룰 수 있다.
상기 전자차단층은, 상기 제1 영역과 제2 영역 사이에 배치되며 AlaInbGa1 -a-bN (0≤a<x, 0≤b<1, 0≤a+b<1)으로 이루어진 복수의 제3 영역을 더 포함할 수 있다.
여기서, 상기 제3 영역은 인접하여 배치된 제2 영역에 가까울수록 Al 함량이 감소할 수 있다.
또한, 상기 제3 영역은 인접하여 배치된 제2 영역에 가까울수록 In 함량이 증가할 수 있다.
아울러, 상기 복수의 제1 및 제2 영역과 그 사이에 배치된 제3 영역은 초격자 구조를 이룰 수 있다.
한편, 상기 활성층과 전자차단층 사이에 배치되어 p형 도펀트 원소가 상기 활성층으로 확산되는 것을 방지하는 확산방지층을 더 포함할 수 있다.
여기서, 상기 확산방지층은 AlcIndGa1 -c- dN (0≤c≤1, 0≤d≤1, 0≤c+d≤1)으로 이루어진 언도프 반도체 물질을 포함할 수 있다.
한편, 상기 복수의 제1 영역은 활성층에 인접한 전자차단층의 계면에서 p형 반도체층에 인접한 전자차단층의 계면으로 갈수록 Al의 함량이 감소할 수 있다.
상기 복수의 제1 영역은 활성층에 인접한 전자차단층의 계면에서 p형 반도체층에 인접한 전자차단층의 계면으로 갈수록 Al의 함량이 증가할 수 있다.
상기 p형 도펀트 원소는 Mg을 포함할 수 있다.
한편, 상기 반도체 발광소자는 베이스 반도체층과, 상기 베이스 반도체층 상에 배치되며 상기 베이스 반도체층의 일부 영역이 노출된 복수의 개구를 갖는 마스크층을 더 포함하고, 상기 n형 반도체층은 상기 베이스 반도체층의 노출된 영역 각각에 배치되는 나노 코어를 포함하며, 상기 활성층, 전자차단층 및 p형 반도체층은 상기 나노 코어의 측면에 순차적으로 배치될 수 있다.
이 경우, 상기 베이스 반도체층은 n형 반도체 물질로 이루어질 수 있다.
본 발명의 일 측면은, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치되며 제2 도전형 도펀트 원소가 도핑된 전자차단층 및 상기 전자차단층 상에 배치된 제2 도전형 반도체층을 포함하며, 상기 전자차단층은 AlxGa1 - xN (0<x≤1)으로 이루어진 복수의 제1 영역과, 상기 복수의 제1 영역 사이에 배치되고 InN으로 이루어진 복수의 제2 영역을 포함하는 반도체 발광소자를 제공한다.
상기 제1 및 제2 도전형은 각각 n형 및 p형일 수 있다.
덧붙여, 상기한 과제의 해결 수단은 본 발명의 특징을 모두 열거한 것은 아니다. 본 발명의 다양한 특징과 그에 따른 장점과 효과는 아래의 구체적인 실시형태를 참조하여 보다 상세하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 발광효율이 개선된 반도체 발광소자를 얻을 수 있다.
아울러, 본 발명의 일 실시예에 따르면, 구동전압 특성이 개선된 반도체 발광소자를 얻을 수 있다.
다만, 본 발명의 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 언급되지 않은 다른 기술적 효과는 아래의 기재로부터 당업자에게 보다 쉽게 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 실시예에 따른 반도체 발광소자의 에너지 밴드 다이어그램이다.
도 3은 화합물별 에너지 밴드갭과 격자상수를 나타낸 그래프이다.
도 4는 본 실시예에 따른 반도체 발광소자의 특성을 설명하기 위한 에너지 밴드 다이어그램이다.
도 5는 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 순서도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 발광소자의 개선된 특성을 설명하기 위한 비교실험 그래프이다.
도 7a 및 도 7b는 도 1에서 변형된 실시예에 따른 반도체 발광소자의 에너지 밴드 다이어그램이다.
도 8은 도 1에서 변형된 실시예에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 9는 도 1에서 변형된 실시예에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 실시예에 따른 반도체 발광소자의 에너지 밴드 다이어그램이다.
도 11 내지 도 13은 본 발명의 일 실시예에서 채용 가능한 반도체 발광소자의 다양한 형태를 예시적으로 설명하기 위한 반도체 발광소자의 단면도이다.
도 14는 본 발명의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타내기 위한 발광소자 패키지의 단면도이다.
도 15 및 도 16은 본 발명의 실시예에 의한 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타내기 위한 단면도이다.
도 17 및 도 18은 본 발명의 실시 형태에 의한 반도체 발광소자를 조명장치에 적용한 예를 나타내기 위한 조명장치의 분해사시도이다.
도 19는 본 발명의 실시 형태에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타내기 위한 헤드 램프의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 본 명세서에서 '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 반도체 발광소자가 배치되는 방향에 따라 달라질 수 있다.
한편, 본 명세서에서 사용되는 '일 실시예'라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명으로 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 발광소자(1000)를 개략적으로 나타낸 단면도이고, 도 2는 도 1의 실시예에 따른 반도체 발광소자(1000)의 에너지 밴드를 설명하기 위한 에너지 밴드 다이어그램이다.
우선, 도 1을 참조하면, 본 실시예에 따른 반도체 발광소자(1000)는 기판(10)과, 상기 기판(10) 상에 형성된 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(22)을 포함한다. 한편, 반드시 이에 제한되는 것은 아니지만, 본 명세서에서 상기 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(22)이라 함은 각각 n형 및 p형 도펀트가 도핑된 n형 및 p형 반도체층을 지칭하는 것으로 이해될 수 있다.
본 실시예에서, 상기 제1 및 제2 도전형 반도체층(21, 22) 사이에는 활성층(23)이 배치될 수 있으며, 상기 활성층(23)과 제2 도전형 반도체층(22) 사이에는 전자차단층(24)이 배치될 수 있다. 상기 제1 및 제2 도전형 반도체층(21, 22) 상에는 그들과 각각 전기적으로 접속된 제1 및 제2 전극(21a, 22a)이 형성될 수 있다.
상기 기판(10)은 반도체 성장용 기판으로 제공되며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 이 경우, 가장 바람직하게 사용될 수 있는 것은 전기 절연성을 갖는 사파이어로서, 사파이어는 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다.
또한, 기판(10)으로 사용하기에 적합한 다른 물질로는 예를 들면 Si 기판을 들 수 있다. 이와 같이, 대구경화에 보다 적합하고 상대적으로 가격이 낮은 Si 기판을 사용함으로써 양산성이 향상될 수 있다. Si 기판을 이용하는 경우, 기판(10) 상에 AlGaN과 같은 물질로 이루어진 핵생성층을 형성한 후 그 위에 원하는 구조의 질화물 반도체를 성장할 수 있을 것이다.
한편, 상기 기판(10)은 제1 및 제2 도전형 반도체층(21, 22)과 그 사이에 배치된 활성층(23)을 포함하는 반도체 적층체가 성장된 이후 제거될 수 있다. 예를 들면, 사파이어 기판은 반도체 적층체와의 계면 사이에 레이저를 조사하는 LLO 공정 등을 이용하여 제거될 수 있으며, Si 내지 SiC 기판은 연마나 에칭 등의 방법에 의해 제거될 수 있다.
본 실시예에서, 상기 기판(10)과 제1 도전형 반도체층(21) 사이에는 버퍼층(12)이 게재될 수 있다. 일반적으로 상기 기판(10) 상에 반도체 적층체를 성장시키는 경우, 예를 들면 이종 기판 상에 제1 도전형 반도체층(21)으로서 GaN 박막을 성장시키는 경우 기판(10)과 GaN 박막 간의 격자상수 불일치로 인해 전위(dislocation)와 같은 격자결함이 발생할 수 있으며, 열팽창 계수 차이로 인해 기판(10)이 휨으로써 반도체 적층체에 균열(crack)이 발생할 수 있다. 이러한 결함제어와 휨 제어를 위해, 상기 기판(10) 상에 버퍼층(12)을 형성한 후 그 위에 원하는 구조의 반도체 적층체, 예컨대 질화물 반도체로 이루어진 제1 도전형 반도체층(21)을 성장할 수 있다.
상기 버퍼층(12)을 이루는 물질로는 예를 들면 AlmInnGa1 -m- nN (0≤m≤1, 0≤n≤1), 특히 GaN, AlN, AlGaN이 사용될 수 있으며, 예를 들면, 상기 버퍼층(12)은 도펀트가 도핑되지 않은 언도프 GaN층이 일정 두께로 형성된 것일 수 있다.
물론, 이에 제한되는 것은 아니므로, 반도체 적층체의 결정성을 좋게 하기 위한 구조라면 어느 것이든 채용될 수 있으며, ZrB2, HfB2, ZrN, HfN, TiN, ZnO 등의 물질도 사용될 수 있다. 또한, 복수의 층을 조합하거나 조성을 점진적으로 변화시킨 층으로도 사용될 수 있다.
제1 및 제2 도전형 반도체층(21, 22)은 질화물 반도체, 예컨대, AlpInqGa1 -p-qN (0≤p≤1, 0≤q≤1, 0≤p+q≤1)의 조성을 갖는 물질로 이루어질 수 있으며, 다만, 이 외에도 AlGaInP계열 반도체나 AlGaAs계열 반도체와 같은 물질도 이용될 수 있을 것이다.
상기 활성층(23)은 제1 및 제2 도전형 반도체층(21, 22) 사이에 배치되며, 양자우물층(23a)과 양자장벽층(23b)이 서로 교대로 적층된 다중양자우물(MQW) 구조를 포함할 수 있다. 예컨대, 질화물 반도체일 경우, 상기 양자우물층(23a)은 InGaN (In, Ga 함량은 변화될 수 있음)으로 이루어질 수 있으며, 상기 양자장벽층(23b)은 GaN, InGaN (In, Ga 함량은 변화될 수 있으며, 양자우물층(23a)보다 In 함량이 낮을 수 있음), AlInGaN (Al, In, Ga 함량은 변화될 수 있음) 등으로 이루어질 수 있다. 상기 활성층(23)은 전자와 정공의 재결합에 의해 소정의 파장을 갖는 광을 방출할 수 있다.
한편, 제1 도전형 반도체층(21)에서 활성층(23)으로 이동하는 전자는 정공보다 이동성이 높으므로, 활성층(23)을 지나 제2 도전형 반도체층(22)으로 유입(오버플로우)됨으로써 활성층(23)이 아닌 영역, 즉 비발광 영역에서 정공과 결합될 수 있다. 이는 비발광 결합에 해당하여 반도체 발광소자의 발광효율을 저하시킨다.
본 실시예의 경우, 이러한 비발광 결합을 줄이기 위해서 상기 활성층(23)과 제2 도전형 반도체층(22) 사이에 전자차단층(24)이 구비될 수 있다.
도 1과 함께 도 2를 참조하면, 상기 전자차단층(24)은 AlxGa1 - xN (0<x≤1)으로 이루어진 복수의 제1 영역(24a)과, InN으로 이루어진 복수의 제2 영역(24b)을 포함할 수 있다. 상기 복수의 제1 영역(24a)과 제2 영역(24b)은 서로 교대로 배치될 수 있으며, 이는 복수의 제1 영역(24a) 사이에 제2 영역(24b)이 배치되는 구조로도 이해될 수 있다. 상기 제1 영역(24a)은 활성층(23)에서 p형 반도체층(예: 제2 도전형 반도체층(22))으로 오버플로우되는 전자를 차단할 수 있도록, p형 반도체층보다 에너지 밴드갭이 클 수 있다.
이에 제한되는 것은 아니지만, 상기 제1 영역(24a)과 제2 영역(24b)은 서로 교대로 배치되어 초격자 구조를 이룰 수 있다.
본 실시예에서 상기 전자차단층(24)은 활성층(23)으로의 홀 주입 효과가 개선되고, 압전분극에 의한 영향이 완화된 조성과 에너지 밴드 구조를 가지며, 이에 따라 반도체 발광소자(1000)의 발광효율 및 구동전압 특성이 개선될 수 있다. 우선, 전자차단층(24)은 활성층(23)에서 제2 도전형 반도체층(22)으로 오버플로우되는 전자를 차단하지만, 반대로 제2 도전형 반도체층(22)에서 활성층(23)으로 이동하는 홀의 이동을 저해하는 문제가 있다. 이러한 문제를 개선하기 위하여, 상기 전자차단층(24)에는 p형 도펀트 원소가 도핑될 수 있다. 이에 제한되는 것은 아니지만, 상기 p형 도펀트 원소는 예를 들면 Mg일 수 있다.
한편, 상기 전자차단층(24)에 p형 도펀트 원소를 도프함에 따라 활성층(23)으로의 홀 주입 효과개선을 시도할 수 있으나, 일반적으로 전자차단층(24)에 함유되는 Al 원소는 p형 도펀트의 불활성화를 유발하는바 p형 도펀트로 인한 홀 생성을 저해하는 성질이 있다. 따라서, 본 발명자는 AlxGa1 - xN (0<x≤1)으로 이루어진 복수의 제1 영역(24a) 사이에 InN으로 이루어진 제2 영역(24b)이 배치된 전자차단층(24) 구조를 제안한다. 상기 제2 영역(24b)은 상기 전자차단층(24) 내에서 p형 도펀트 원소의 활성화를 유발할 수 있다.
구체적으로, 반도체층에 함유된 In 원소는 p형 도펀트 원소를 활성화(activation, 결정 자리에 도펀트 원자가 자리잡게 하는 것)시키므로, InN으로 이루어진 제2 영역(24b)을 배치하는 경우 전자차단층(24) 내에서 p형 도펀트 원소의 메모리 효과가 줄어들 수 있으며, 제2 영역(24b)을 배치하지 않는 경우에 비하여 복수의 제1 및 제2 영역(24a, 24b) 중 활성층(23)에 인접한 제1 및 제2 영역(24a, 24b)에서도 p형 도펀트 원소가 보다 효과적으로 도프될 수 있다.
한편, 반도체층 내에 In 원소가 함유되면 에너지 밴드갭이 낮아지므로, 제1 영역(24a)은 효과적인 오버플로우 전자 차단을 위해서 실질적으로 In을 포함하지 않는 것이 바람직하다. 여기서, 실질적으로 In을 포함하지 않는다는 의미는, In이 제1 영역(24a) 내에 전혀 함유되지 않은 경우뿐만 아니라, 제1 영역(24a)의 AlGaN 결정격자 내에서 Ga 원자를 치환하여 AlInGaN을 이루지는 않을 정도인 미량으로 도프되는 정도를 포함하는 개념으로 이해될 수 있다.
아울러, 본 실시예의 전자차단층(24)에 따르면, 활성층(23)과의 격자상수 차이에 의한 압전분극 현상과 그에 따른 발광효율 저하 문제도 개선될 수 있다.
도 3은 화합물별 에너지 밴드갭과 격자상수를 나타낸 그래프이고, 도 4는 본 실시예에 따른 반도체 발광소자(1000)의 특성을 설명하기 위한 에너지 밴드 다이어그램이다.
일반적으로, 질화물 반도체의 경우 Ga원자와 N원자의 자발분극과 격자상수 불일치에 따른 스트레인에 기한 압전분극에 의해 내부에 전기장이 발생될 수 있다.
도 3을 참조하여 예를 들면, GaN으로 이루어지는 양자장벽층(23b)과 AlGaN으로 이루어지는 전자차단층(24) 간에는 격자상수 불일치에 따른 스트레인에 의해 압전분극이 발생하며, 이는 내부 전기장을 유발할 수 있는데, 이에 따르면 도 4에 도시된 것과 같이 에너지 밴드에 왜곡이 유발될 수 있다.
구체적으로, 도 4에 도시된 것 점선과 같이 전도대역에서는 2차원 전자가스층이 형성되어 오버플로우 현상이 심화될 수 있고(A 표시 참조), 가전자 대역에서는 활성층(23)으로 주입되는 홀 이동을 저해하는 에너지 장벽이 형성될 수 있다(B 표시 참조).
반면, 본 실시예의 경우, 상기 전자차단층(24)은 AlGaN으로 이루어지는 복수의 제1 영역(24a)과, 그들 사이에 InN으로 이루어지는 제2 영역(24b)이 교대로 배치되어, 활성층(23)과 전자차단층(24) 간의 격자상수 불일치를 효과적으로 해소할 수 있다. 예를 들어, 양자장벽층(23b)을 이루는 GaN보다 격자상수가 작은 AlGaN 영역(제1 영역(24a))과 GaN보다 격자상수가 큰 InN 영역(제2 영역(24b))이 교대로 배치됨으로써 양자장벽층(23b)과의 격자상수 불일치가 완화될 수 있다. 이에 따라, 본 실시예에 따르면 도 4에 도시된 실선과 같이 에너지 밴드의 왜곡이 줄어들고, 구동전압 특성 및 발광효율이 개선될 수 있다.
한편으로, 도 3을 참조하면, 활성층(23)과 전자차단층(24) 간의 격자상수 불일치에 의한 문제를 완화하기 위해, 전자차단층(24)을 AlInGaN으로 이루어진 반도체 물질로 형성하는 방안을 고려해 볼 수도 있을 것이다. 그러나, AlInGaN으로 이루진 반도체 물질은 In 원소의 효과적인 증착을 위해 저온 성장이 요구되는데, 이 경우 우수한 결정성이 확보되기 어려운 문제가 있다.
이에 제한되는 것은 아니지만, 본 실시예에 따른 반도체 발광소자(1000)의 우수한 결정성 확보를 위하여, 본 발명자는 상기 전자차단층(24)을 750℃ 내지 1100℃의 고온에서 성장할 것을 추가적으로 제안한다.
이하에서는, 본 실시예에 따른 반도체 발광소자(1000)의 제조방법에 대해 간략히 설명하기로 한다. 이하에서는, 앞선 실시예에서 설명한 것과 동일한 구성에 대해서는 중복되는 설명을 생략하기로 한다.
도 5는, 본 발명의 일 실시예에 따른 반도체 발광소자의 제조방법을 설명하기 위한 순서도이다.
도 5를 참조하면, 상기 반도체 발광소자(1000)의 제조방법은 기판(10) 상에 제1 도전형 반도체층(21)을 형성하는 단계(S10)와, 제1 도전형 반도체층(21) 상에 활성층(23)을 형성하는 단계(S20)와, 상기 활성층(23) 상에 전자차단층(24)을 형성하는 단계(S30) 및 상기 전자차단층(24) 상에 제2 도전형 반도체층(22)을 형성하는 단계(S40)를 포함한다.
상기 전자차단층(24)은 AlxGa1 - xN (0<x≤1)으로 이루어지며 상기 활성층(23)에서 p형 반도체층으로 오버플로우되는 전자를 차단하는 복수의 제1 영역(24a)과, InN으로 이루어진 복수의 제2 영역(24b)을 포함할 수 있다. 상기 제2 영역(24b)은 전자차단층(24) 내에서 p형 도펀트 원소의 활성화(activation)를 유발할 수 있다. 상기 제1 및 제2 영역(24b)은 서로 교대로 배치될 수 있다.
이와 같은 제1 및 제2 도전형 반도체층(21, 22)과 활성층(23) 및 전자차단층(24)은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, 'HVPE'), 분자선 에피탁시(Molecular Beam Epitaxy, MBE) 등과 같은 반도체 성장 공정을 이용하여 성장될 수 있다.
상기 전자차단층(24)을 형성하는 단계(S30)를 보다 구체적으로 설명하면, 상기 단계(S30)는 전자차단층(24) 상에 상기 제1 영역(24a)과 제2 영역(24b)을 교대로 증착하는 단계를 포함할 수 있다.
상기 제1 영역(24a)을 증착하는 단계는, 예를 들면 반응가스(또는 소스가스)로 TMGa, TEGa, TMAl, Cp2Mg, NH3, H2, N2 등을 이용할 수 있으며, 공지된 증착 공정을 이용하여 750℃ 내지 1100℃의 고온에서 AlxGa1 - xN (0<x≤1)으로 이루어진 물질층을 증착하는 단계를 포함할 수 있다. 보다 바람직하게는, 900℃ 내지 1000℃의 온도에서 증착할 수 있다.
상기 제2 영역(24b)을 증착하는 단계는, 예를 들면 반응가스(또는 소스가스)로 TMIn, Cp2Mg, NH3, H2, N2 등을 이용하여 공지된 증착 공정을 통해 InN으로 이루어진 물질층을 증착하는 단계를 포함할 수 있다. 증착 온도로는 750℃ 내지 1100℃의 고온일 수 있으며, 예를 들면 900℃ 내지 1000℃의 온도일 수 있다.
제1 및 제2 영역(24a, 24b)은 서로 동일한 온도에서 증착할 수도 있으나, 이에 제한되는 것은 아니므로 서로 다른 온도에서 증착할 수 있다. 예를 들면, 상기 제1 영역(24a)은 750℃ 내지 1100℃의 온도범위 중 선택된 제1 온도에서 증착하고, 제2 영역(24b)은 상기 750℃ 내지 1100℃의 온도범위 중 선택된 제2 온도에서 증착할 수 있다. 여기서, 제2 온도는 제1 온도보다 낮은 온도일 수 있다.
한편, 이처럼 고온에서 전자차단층(24)을 형성할 경우, InN으로 이루어지는 제2 영역(24b)은 상당부분이 증발하여 소실될 수는 있으나, 이 경우에도 In 원소로 인한 p형 도펀트 원소의 활성화에 유리한 효과는 유지될 수 있다. 또한, 제2 영역(24b)의 상당부분이 소실됨에 따라, 격자상수 불일치를 완화하는 효과가 다소 줄어들 수는 있지만, AlInGaN으로 이루어진 전자차단층(24)과 같이 저온 성장 공정을 이용하는 경우에 비하여, 고온 성장에 기해 우수한 결정품질을 확보하는 이점이 더 크다 할 것이다.
이하에서는, 다시 도 1을 참조하여 본 실시예에 따른 반도체 발광소자(1000)의 나머지 구성에 대해 설명하기로 한다.
상기 반도체 발광소자(1000)는 제1 및 제2 도전형 반도체층(21, 22)과 각각 전기적으로 접속된 제1 및 제2 전극(21a, 22a)을 포함할 수 있다. 상기 제1 및 제2 전극(21a, 22a)은 반도체 발광소자(1000)에 구동전원을 인가하는 수단으로 제공되며, 당 기술분야에서 공지된 전기전도성 물질, 예컨대 Ag, Al, Ni, Cr, Pd, Cu, Pt, Sn, W, Au, Rh, Ir, Ru, Mg, Zn 등으로부터 선택된 물질을 증착, 스퍼터링 도금 등의 공정으로 형성될 수 있다. 또한, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수도 있으며, 상기 언급된 물질에 제한되는 것은 아니므로, 도전성을 갖는 물질이라면 제한되지 않고 상기 전극을 이루는 물질로 채용될 수 있을 것이다.
상기 제2 도전형 반도체층(22)과 상기 제2 전극(22a) 사이에는 오믹전극층(22b)이 형성될 수 있다. 상기 오믹전극층(22b)은 상기 제2 도전형 반도체층(22)과 전기적으로 오믹 특성을 보이는 물질로 이루어질 수 있으며, 이에 제한하는 것은 아니나, 활성층(23)에서 생성된 광이 제2 도전형 반도체층(22)을 경유하여 외부로 출사되는 구조의 발광소자인 경우, 상기 오믹전극층(22b)은 투명 전극용 물질 중 광 투과율이 높으면서도 오믹컨택 성능이 상대적으로 우수한 ITO, CIO, ZnO 등과 같은 투명 전도성 산화물로 형성될 수 있다.
또한, 활성층(23)에서 생성된 광이 제1 도전형 반도체층(21)을 경유하여 외부로 출사되는 구조, 예를 들면 제1 및 제2 전극(21a, 22a)이 패키지의 리드 프레임 등을 향하여 실장되는 소위 플립칩 타입의 발광소자인 경우, 상기 오믹전극층(22b)은 광 반사성 물질, 예컨대, 고반사성 금속으로 이루어질 수 있다. 다만, 오믹전극층(22b)은 본 실시 형태에서 반드시 필요한 요소는 아니며, 경우에 따라서는 제외될 수도 있을 것이다.
도 1에 도시된 구조의 경우, 제1 도전형 반도체층(21) 및 오믹전극층(22b)의 상면에 각각 제1 및 제2 전극(21a, 22a)이 배치되어 있으나, 이러한 전극 형성 방식은 일 예일 뿐이며, 제1 및 제2 도전형 반도체층(21, 22)과 활성층(23)을 구비하는 반도체 적층체의 다양한 위치에 전극이 형성될 수 있을 것이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 발광소자의 개선된 특성을 설명하기 위한 비교실험 그래프이다.
구체적으로, 도 6a 및 도 6b의 실시예에 따른 반도체 발광소자는 n형 및 p형 반도체층과 그 사이에 배치된 활성층 및 상기 활성층과 p형 반도체층 사이에 배치된 전자차단층을 포함한다. 상기 전자차단층은 Al0 .2Ga0 .8N으로 이루어진 복수의 제1 영역과 InN으로 이루어진 복수의 제2 영역을 포함한다. 상기 전자차단층은 제1 영역과 제2 영역을 복수 회 교대로 증착하여 형성되었으며, 하나의 제1 및 제2 영역의 적층 구조를 1 쌍으로 정의할 때, 전체적으로 8 쌍의 적층 구조를 갖도록 형성되었다.
비교예에 사용된 반도체 발광소자는 전자차단층의 구성을 제외하고는 본 실시예와 동일하게 구성하였다. 비교예에 따른 전자차단층은 Al0 .2Ga0 .8N층과 GaN층이 교대로 배치된 구조를 포함하며, 보다 구체적으로, 하나의 Al0 .2Ga0 .8N층 및 GaN층의 적층 구조를 1 쌍으로 정의할 때 전체적으로 8 쌍의 적층 구조를 갖도록 형성되었다.
도 6a에서 확인할 수 있듯이, 본 실시예에 따른 반도체 발광소자는 비교예에 따른 반도체 발광소자에 비하여 방출되는 광의 대부분의 파장 범위에서 광출력(측정단위: mW)이 향상되었으며, 도 6b에서도 알 수 있듯이 광출력이 전체적으로 개선되었음을 확인할 수 있다. 특히, 도 6b의 비교실험 그래프와 관련하여, 본 발명자는 본 실시예에 따른 반도체 발광소자의 전체적인 광출력이 비교예에 따른 반도체 발광소자에 비해 약 0.4% 개선되었음을 확인할 수 있었다.
도 7a 및 도 7b는 도 1에서 변형된 실시예에 따른 반도체 발광소자(1001, 1002)의 에너지 밴드 다이어그램을 나타낸 것이다. 도 7a 및 도 7b에서는, 에너지 밴드 다이어그램 중 전도대역만을 도시하였다. 이하, 앞서 설명한 실시예와 동일하게 적용될 수 있는 부분에 대해서는 중복된 설명을 생략하고, 달라진 부분을 위주로 설명하기로 한다.
도 7a를 참조하면, 상기 전자차단층(25)은 복수의 제1 영역(25a)을 구비하되, 상기 복수의 제1 영역(25a)은 활성층(23)에 인접한 전자차단층(25)의 계면에서 p형 반도체층(예: 제2 도전형 반도체층(22))에 인접한 전자차단층(25)의 계면으로 갈수록 Al의 함량이 감소할 수 있다.
예를 들어, 상기 복수의 제1 영역(25a)은 AlxGa1 - xN (0<x≤1)으로 이루어지되, 복수의 제1 영역(25a) 중 p형 반도체층에 가까운 제1 영역(25a)일수록 Al의 함량인 x값이 작을 수 있다. 이 경우, 상기 전자차단층(25)은 오버플로우 전자를 차단하는 한편 홀의 이동성을 보다 효과적으로 보장할 수 있다.
한편, 도 7b를 참조하면, 상기 전자차단층(26)은 복수의 제1 영역(26a)을 구비하되, 상기 복수의 제1 영역(26a)은 활성층(23)에 인접한 전자차단층(26)의 계면에서 p형 반도체층(예: 제2 도전형 반도체층(22))에 인접한 전자차단층(26)의 계면으로 갈수록 Al의 함량이 증가할 수 있다. 예컨대, 복수의 제1 영역(26a)은 AlxGa1 -xN (0<x≤1)으로 이루어지되, 복수의 제1 영역(26a) 중 p형 반도체층에 가까운 제1 영역(26a)일수록 Al의 함량인 x값이 클 수 있다. 이 경우, 상기 전자차단층(26)은 활성층(23)과의 계면에서 반도체층의 조성에 갑작스런 변화를 저감할 수 있으며, 격자상수 차이에 의한 압전분극 현상을 보다 효과적으로 줄일 수 있다.
도 8은 도 1에서 변형된 실시예에 따른 반도체 발광소자(1003)를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 본 실시예에 따른 전자차단층(27)은 제1 영역(27a)과 제2 영역(27b) 사이에 배치된 복수의 제3 영역(27c)을 포함할 수 있다. 상기 복수의 제3 영역(27c)은 AlaInbGa1 -a- bN (0≤a<x, 0≤b<1, 0≤a+b<1)으로 이루어진 반도체 물질을 포함할 수 있다.
본 실시예에서, 상기 제3 영역(27c)은 그에 인접하여 배치된 제2 영역(27b)에 가까울수록 Al의 함량이 감소할 수 있다. 즉, Al의 함량이 큰 제1 영역(27a)에서 멀어질수록 Al의 함량은 감소하며, 제1 영역(27a)에 가까울수록 Al의 함량은 증가하는 것으로 이해될 수 있다. 유사하게, 상기 제3 영역(27c)은 그에 인접하여 배치된 제2 영역(27b)에 가까울수록 In 함량이 증가할 수 있다.
즉, 제1 영역(27a)과 제2 영역(27b) 사이에 배치된 제3 영역(27c)은 제1 영역(27a)과 인접한 계면에서 제2 영역(27b)과 인접한 계면으로 갈수록 Al 함량은 감소하되 In 함량은 증가할 수 있다. 상기 제3 영역(27c)은 제1 영역(27a)과 제2 영역(27b) 간의 갑작스런 조성 변화를 완화하는 완충영역으로 기능할 수 있다.
이 경우, 상기 전자차단층(27)은 상기 "제1 영역(27a)/제3 영역(27c)/제2 영역(27b)/제3 영역(27c)/제1 영역(27a)..."의 순서로 교대 배치되는 적층 구조를 포함할 수 있으며, 이에 제한되는 것은 아니지만, 상기 제1 내지 제3 영역(27a 내지 27c)은 서로 초격자 구조를 이룰 수 있다.
도 9는 도 1에서 변형된 실시예에 따른 반도체 발광소자(1004)를 개략적으로 나타낸 단면도이고, 도 10은 도 1의 실시예에 따른 반도체 발광소자(1004)의 에너지 밴드 다이어그램이다. 도 10에서는 에너지 밴드 다이어그램 중 전도대역만을 도시하였다.
도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 발광소자(1004)는 활성층(23)과 전자차단층(24) 사이에 배치된 확산방지층(30)을 포함할 수 있다.
p형 도펀트 원소가 활성층(23)으로 확산되면 비발광 결합이 증가될 수 있고 활성층(23)의 결정성도 저하될 수 있는데, 상기 확산방지층(30)은 활성층(23)과 전자차단층(24) 사이에 배치되어 제2 도전형 반도체층(22) 및/또는 전자차단층(24)에 함유된 p형 도펀트 원소가 활성층(23)으로 확산되는 것을 방지할 수 있다.
이러한 기능을 수행하기 위해, 상기 확산방지층(30)은 AlcIndGa1 -c- dN (0≤c≤1, 0≤d≤1, 0≤c+d≤1)으로 이루어진 반도체 물질을 포함할 수 있다. 이에 제한되는 것은 아니지만, 상기 확산방지층(30)은 언도프 반도체로 형성될 수 있다. 여기서 언도프는 고의로 도프하지 아니한 상태를 의미한다.
또한, 상기 Al의 함량 c는 전자차단층(24)의 제1 영역(24a)에 함유되는 Al의 함량 x보다는 작을 수 있다.
상기 확산방지층(30)은 도 10에서 도시된 것과 같이 양자장벽층(23b) 및 제2 도전형 반도체층(22)보다 에너지 밴드갭이 클 수 있으며, 전자차단층(24)과 함께 효과적으로 전자의 오버플로우를 억제하는 기능도 수행할 수 있다.
확산방지층(30)이 p형 도펀트 원소의 확산을 방지함에 따라 전자차단층(24)이나 제2 도전형 반도체층(22)에서 p형 도펀트 원소의 농도를 증가시킬 수 있게 되며, 이에 따라 p형 도펀트 원소의 농도가 충분히 확보되어 발광에 참여하는 정공의 수가 증가될 수 있으므로, 발광특성이 보다 향상될 수 있다.
도 11 내지 도 13은 본 발명의 일 실시예에서 채용 가능한 반도체 발광소자의 다양한 형태를 예시적으로 설명한다.
도 11을 참조하면, 본 실시예에 따른 반도체 발광소자(1005)는 도전성 기판(110) 상에 형성된 제2 도전형 반도체층(122)과 활성층(123) 및 제1 도전형 반도체층(121)을 포함한다. 본 실시예에서, 상기 활성층(123)과 제2 도전형 반도체층(122) 사이에는 전자차단층(124)이 배치될 수 있다. 상기 전자차단층(124)은 앞서 설명한 물질과 에너지 밴드를 가질 수 있다. 이에 따라, 발광특성의 개선이 이루어질 수 있다.
상기 제1 도전형 반도체층(121)은 예를 들면 n형 반도체층일 수 있으며, 상부에는 제1 전극(121a)이 형성된다. 상기 제2 도전형 반도체층(122)은 예를 들어 p형 반도체층일 수 있으며, 상기 제2 도전형 반도체층(122)과 상기 도전성 기판(110) 사이에는 반사금속층(122a)이 형성될 수 있다. 상기 반사금속층(122a)은 제2 도전형 반도체층(122)과 전기적으로 오믹 특성을 보이는 물질일 수 있으며, 나아가 높은 반사율을 갖는 금속으로 이루어질 수 있다. 이러한 기능을 고려하여, 상기 반사금속층(122a)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn Pt, Au 등의 물질을 포함하여 형성될 수 있다.
상기 도전성 기판(110)은 외부 전원과 연결되어 제2 도전형 반도체층(122)에 구동전원을 인가하는 기능을 수행할 수 있다 또한, 도전성 기판(110)은 반도체 성장에 이용된 성장기판을 제거하기 위한 레이저 리프트 오프(LLO) 등의 공정에서 상기 발광소자를 지지하는 지지체 역할을 수행할 수 있다. 이에 제한되는 것은 아니지만, 상기 도전성 기판(110)은 Au, Ni, Al, Cu, W, Si, Se, GaAs 중 어느하나를 포함하는 물질, 예컨대 Si 기판에 Al이 도핑된 물질로 이루어질 수 있다. 이 경우, 도전성 기판(110)은 금, 스퍼터링, 증착 등의 공정으로 반사금속층에 형성할 수 있으며, 이와 달리, 미리 제조된 도전성 기판(110)을 반사금속층(122a)에 도전성 접합층 등을 매개로 접합시킬 수도 있다.
도 12는 본 실시예에 따른 반도체 발광소자의 또 다른 형태를 설명하기 위한 단면도이다.
도 12를 참조하면, 본 실시예에 따른 반도체 발광소자(1006)는 순차적으로 적층된 제1 도전형 반도체층(221), 활성층(223), 전자차단층(224), 제2 도전형 반도체층(222), 제2 전극층(222b), 절연층(240), 제1 전극층(221a) 및 기판(210)을 포함한다. 여기서, 상기 전자차단층(224)은 앞서 설명한 물질과 에너지 밴드를 가지며, 이에 따라 발광 특성의 개선이 이루어 질 수 있다. 또한, 본 실시예에 따르면, 전류 분산 효율이 향상되며 방열 측면에서도 유리한 효과를 얻을 수 있다.
상기 제1 전극층(221a)은 제1 도전형 반도체층(221)에 전기적으로 접속하기 위하여 제2 도전형 반도체층(222) 및 활성층(223)과는 전기적으로 절연되어 제1 전극층(221a)의 일면으로부터 제1 도전형 반도체층(221)의 적어도 일부 영역까지 연장된 하나 이상의 콘택홀(H)을 포함한다. 상기 제1 전극층(221a)은 본 실시예에서 필수적인 구성요소는 아니다.
상기 콘택홀(H)은 제1 전극층(221a)의 계면에서부터 제2 전극층(222b), 제2 도전형 반도체층(222) 및 활성층(223)을 통과하여 제1 도전형 반도체층(221) 내부까지 연장된다. 적어도 활성층(223) 및 제1 도전형 반도체층(221)의 계면까지는 연장되고, 바람직하게는 제1 도전형 반도체층(221)의 일부까지 연장된다. 다만, 콘택홀(H)은 제1 도전형 반도체층(221)의 전기적 연결 및 전류분산을 위한 것이므로 제1 도전형 반도체층(221)과 접촉하면 목적을 달성하므로 제1 도전형 반도체층(221)의 외부표면까지 연장될 필요는 없다.
제2 도전형 반도체층(222) 상에 형성된 제2 전극층(222b)은, 광 반사 기능과 제2 도전형 반도체층(222)과 오믹 컨택 기능을 고려하여 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질 중에서 선택하여 사용 할 수 있으며, 스퍼터링이나 증착 등의 공정을 이용할 수 있다. 상기 제2 전극층(222b)은 제2 전극(222a)과 전기적으로 연결되어 구동전원을 인가받을 수 있다.
상기 콘택홀(H)은 상기 제1 도전형 반도체층(221)에 연결되도록 제2 전극층(222b), 제2 도전형 반도체층(222), 전자차단층(224) 및 활성층(223)을 관통하는 형상을 갖는다. 이러한 콘택홀(H)은 식각 공정, 예컨대, ICP-RIE 등을 이용하여 실행될 수 있다.
상기 콘택홀(H)의 측벽과 상기 제2 도전형 반도체층(222) 표면을 덮도록 절연체(240)를 형성한다. 이 경우, 상기 상기 콘택홀(H)의 저면에 해당하는 제1 도전형 반도체층(221)은 적어도 일부가 노출될 수 있다. 상기 절연체(240)는 SiO2, SiOxNy, SixNy과 같은 절연 물질을 증착시켜 형성될 수 있다.
상기 콘택홀(H) 내부에는 도전 물질을 충전되어 형성된 도전성 비아를 포함한 제1 전극층(221a)이 형성된다. 이어 제1 전극층(221a) 상에 기판(210)을 형성한다. 이러한 구조에서, 기판(210)은 제1 도전형 반도체층(221)과 접속되는 도전성 비아에 의해 전기적으로 연결될 수 있다.
상기 기판(210)은 이에 한정되지는 않으나 Au, Ni, Al, Cu, W, Si, Se, GaAs, SiAl, Ge, SiC, AlN, Al2O3, GaN, AlGaN 중 어느 하나를 포함하는 물질로 이루어질 수 있으며, 도금, 스퍼터링, 증착 또는 접착등의 공정으로 형성될 수 있다.
상기 콘택홀(H)은 접촉 저항이 낮아지도록 개수, 형상, 피치, 제1 및 제2 도전형 반도체층(221, 222)과의 접촉 면적 등이 적절히 조절될 수 있으며, 행과 열을 따라 다양한 형태로 배열됨으로써 전류 흐름이 개선될 수 있다. 이 경우, 도전성 비아는 절연체(240)에 의하여 둘러싸여 활성층(223) 및 제2 도전형 반도체층(222)과 전기적으로 분리될 수 있다.
도 13은 본 실시예에 따른 반도체 발광소자의 또 다른 형태를 설명하기 위한 단면도이다. 본 실시예에 따른 반도체 발광소자(1007)는 나노 구조체를 포함하는 이른바 '나노 LED'로 구현된 반도체 발광소자로 이해될 수 있을 것이다.
구체적으로, 도 13을 참조하면, 본 실시예에 따른 반도체 발광소자(1007)는 기판(310) 상에 형성된 다수의 나노 발광구조체(N)를 포함한다. 본 예에서 상기 나노 발광구조체(N)는 코어-셀(core-shell) 구조로서 로드구조로 예시되어 있으나, 이에 한정되지 않고 피라미드 구조와 같은 다른 구조를 가질 수 있다.
상기 반도체 발광소자(1300)는 기판(310) 상에 형성된 베이스 반도체층(321')을 포함한다. 상기 베이스 반도체층(321')은 나노 발광구조체(N)의 성장면을 제공하는 층으로서, 제1 도전형 반도체일 수 있다. 상기 베이스 반도체층(321') 상에는 나노 발광구조체(N)(특히, 코어) 성장을 위한 개구를 갖는 마스크층(m)이 형성될 수 있다. 상기 마스크층(m)은 SiO2 또는 SiNx와 같은 유전체 물질일 수 있다.
상기 나노 발광구조체(N)는 개구를 갖는 마스크층(m)을 이용하여 제1 도전형 반도체를 선택 성장시킴으로써 제1 도전형 나노 코어(321)를 형성하고, 상기 나노 코어(321)의 표면에 쉘층으로서 활성층(323), 전자차단층(324) 및 제2 도전형 반도체층(322)을 형성한다. 이로써, 나노 발광구조체(N)는 제1 도전형 반도체가 나노 코어가 되고, 나노 코어를 감싸는 활성층(323), 전자차단층(324) 및 제2 도전형 반도체층(322)이 쉘층이 되는 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 전자차단층(324)은 앞서 설명한 물질과 에너지 밴드를 가지며, 이에 따라 발광 특성의 개선이 이루어 질 수 있다.
본 실시예에 따른 반도체 발광소자(1300)는 나노 발광구조체(N) 사이에 채워진 충전물질(350)을 포함한다. 상기 충전물질(350)은 나노 발광구조체(N)를 구조적으로 안정화시킬 수 있다. 상기 충전물질(350)은 이에 한정되지는 않으나, SiO2와 같은 투명한 물질로 형성될 수 있다. 상기 나노 발광구조체(N) 상에는 제2 도전형 반도체층(322)에 접속되도록 오믹콘택층(322b)이 형성될 수 있다. 상기 반도체 발광소자(1300)는 제1 도전형 반도체로 이루어진 상기 베이스 반도체층(321')과 상기 오믹콘택층(322b)에 각각 접속된 제1 및 제2 전극(321a, 322a)을 포함한다.
나노 발광구조체(N)의 직경 또는 성분 또는 도핑 농도를 달리 하여 단일한 소자에서 2 이상의 다른 파장의 광을 방출할 수 있다. 다른 파장의 광을 적절히 조절하여 단일 소자에서 형광체를 사용하지 않고도 백색광이 구현될 수 있으며, 이러한 소자와 함께 다른 발광소자를 결합하거나 또는 형광체와 같은 파장변환 물질을 결합하여 원하는 다양한 색깔의 광 또는 색온도가 다른 백색광도 구현될 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 14를 참조하면, 본 실시예에 따른 발광소자 패키지(2000)는 반도체 발광소자(2001)와, 상기 반도체 발광소자(2001)의 하부에 마련되어 상기 발광소자(2001)가 부착되는 제1 및 제2 패키지 전극(2316a, 2316b)을 구비한다. 여기서, 상기 발광소자(2001)는 앞선 실시예에서 설명한 다양한 실시예의 반도체 발광소자가 사용될 수 있다. 그리고, 이러한 발광소자(2001)는 플립칩 본딩(flip chip bonding)에 의하여 상기 제1 및 제2 패키지 전극(2316a, 2316b)에 부착될 수 있다.
상기 제1 및 제2 패키지 전극(2316a, 2316b)은 서로 이격되게 마련되어 상기 발광소자(2001)에 구동전압을 인가하는 동시에 상기 발광소자(2001)로부터 발생되는 열을 방열시키는 역할을 한다. 이를 위하여 상기 발광소자(2001)와 제1 패키지 전극(2316a) 사이 및 발광소자(2001)와 제2 패키지 전극(2316b) 사이에는 각각 제1 및 제2 본딩 메탈(2335a, 2335b)이 개재되어 있다. 여기서, 상기 본딩 메탈(2335a, 2335b)은 금(Au)-주석(Sn) 합금, 주석(Sn)-은(Ag) 합금 등으로 이루어진 솔더(Solder) 또는 Au, Cu 등과 같은 금속이 될 수 있다. 한편, 상기 발광소자(2001)는 도전성 접착제에 의하여 상기 제1 및 제2 패키지 전극(2316a, 2316b)에 접착될 수도 있다.
상기 발광소자(2001)가 부착되는 제1 및 제2 패키지 전극(2316a, 2316b)의 표면에는 각각 발광소자(2001)에 발생된 광을 반사시켜 발광소자(2001)의 상부로 향하도록 하는 반사층(2330a, 2330b)이 코팅되는 것이 바람직하다. 여기서, 상기 반사층(2330a, 2330b)은 Ag 또는 Al 등으로 이루어질 수 있다.
상기 제1 및 제2 패키지 전극(2316a, 2316b)은 패키지 하우징(2310)에 의하여 지지된다. 여기서, 상기 패키지 하우징(2310)은 고온에서 안정한 물질이나 세라믹 등과 같은 내열성 절연물질로 이루어지는 것이 바람직하다. 한편, 상기 패키지 하우징(2310)은 상기 제1 및 제2 패키지 전극(2316a, 2316b) 사이에도 마련되어 상기 제1 패키지 전극(2316a)과 제2 패키지 전극(2316b) 사이를 전기적으로 절연시키게 된다. 상기 패키지 하우징(2310) 상부에는 상기 발광소자(2001)에 발생된 광을 모으거나 분산시키는 역할을 하는 렌즈(2350)을 형성할 수 있다. 상기 렌즈(2350)는 도시된 바와 같이, 돔 타입의 렌즈일 수 있으나, 플랫 타입의 렌즈 등 다양한 형태가 사용될 수 있다.
도 15 및 도 16은 본 발명의 실시예에 의한 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 15를 참조하면, 백라이트 유닛(3000)은 기판(3002) 상에 광원(3001)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(3003)를 구비한다. 상기 광원(3001)은 앞서 설명한 반도체 발광소자를 직접 기판(3002)에 실장한 소위 칩-온-보드(COB) 형태로 제공되는 것일 수 있으며, 이와 달리, 발광소자 패키지(2000)를 이용한 것일 수 있다.
도 15의 백라이트 유닛(3000)에서 광원(3001)은 액정표시장치가 배치된 상부를 향하여 빛을 방사하는 것과 달리, 도 16에 도시된 다른 예의 백라이트 유닛(4000)은 기판(4002) 위에 실장된 광원(4001)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(4003)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(4003)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(4003)의 하면에는 반사층(4004)이 배치될 수 있다.
도 17 및 도 18은 본 발명의 실시 형태에 의한 반도체 발광소자를 조명장치에 적용한 예를 나타낸다.
도 17의 분해사시도를 참조하면, 조명장치(5000)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(5003)과 구동부(5008)와 외부접속부(5010)를 포함한다. 또한, 외부 및 내부 하우징(5006, 5009)과 커버부(5007)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(5003)은 광원(5001)과 그 광원(5001)이 탑재된 회로기판(5002)을 가질 수 있다. 상기 광원(5001)으로는 앞선 실시예에서 설명한 반도체 발광소자나, 발광소자 패키지 등을 이용할 수 있다.
본 실시예에서는, 1개의 광원(5001)이 회로기판(5002) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다.
또한, 조명장치(5000)에서, 발광모듈(5003)은 열방출부로 작용하는 외부 하우징(5006)을 포함할 수 있으며, 외부 하우징(5006)은 발광모듈(5003)과 직접 접촉되어 방열효과를 향상시키는 열방출판(5004)을 포함할 수 있다. 또한, 조명장치(5000)는 발광모듈(5003) 상에 장착되며 볼록한 렌즈형상을 갖는 커버부(5007)를 포함할 수 있다. 구동부(5008)는 내부 하우징(5009)에 장착되어 소켓구조와 같은 외부접속부(5010)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(5008)는 발광모듈(5003)의 광원(5001)을 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(5008)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
한편, 본 발명의 일 실시예에 따른 광원장치가 구현된 조명장치는 도 18에 도시된 것과 같은 바(bar)-타입 램프일 수 있다. 이에 제한되는 것은 아니지만, 상기 조명장치(6000)는 종래 형광등을 대체할 수 있도록 형광등과 유사한 형상을 가질 수 있으며, 형광등과 유사한 광특성을 갖는 광을 출사할 수 있다.
도 18의 분해사시도를 참조하면, 본 실시예에 따른 조명장치(6000)는 광원부(6203), 몸체부(6204), 구동부(6209)를 포함할 수 있으며, 상기 광원부(6203)를 커버하는 커버부(6207)를 더 포함할 수 있다.
광원부(6203)는 기판(6202)과, 상기 기판(6202) 상에 장착되는 복수의 광원(6201)을 포함할 수 있다. 상기 광원(6201)으로는 앞선 실시예에서 설명한 반도체 발광소자나 발광소자 패키지 등을 이용할 수 있다.
몸체부(6204)는 상기 광원부(6203)를 일면에 장착하여 고정시킬 수 있다. 상기 몸체부(6204)는 지지 구조물의 일종으로 히트 싱크를 포함할 수 있다. 상기 몸체부(6204)는 상기 광원부(6203)에서 발생되는 열을 외부로 방출할 수 있도록 열전도율이 우수한 재질로 이루어질 수 있으며, 예를 들어, 금속 재질로 이루어질 수 있으나 이에 한정하는 것은 아니다.
상기 몸체부(6204)는 상기 광원부(6203)의 기판(6202) 형상과 대응하여 전체적으로 길이가 긴 막대 형상을 가질 수 있다. 상기 광원부(6203)가 장착되는 일면에는 상기 광원부(6203)를 수용할 수 있는 리세스(6214)가 형성될 수 있다.
상기 몸체부(6204)의 적어도 하나의 외측면에는 각각 방열을 위한 복수의 방열 핀(6224)이 돌출되어 형성될 수 있다. 그리고, 상기 리세스(6214)의 상부에 위치하는 상기 외측면의 적어도 하나의 끝단에는 각각 상기 몸체부(6204)의 길이 방향을 따라서 연장된 걸림 홈(6234)이 형성될 수 있다. 상기 걸림 홈(6234)에는 추후 설명하는 커버부(6207)가 체결될 수 있다.
상기 몸체부(6204)의 길이 방향의 끝단부 중 적어도 하나는 개방되어 있어 상기 몸체부(6204)는 적어도 하나의 끝단부가 개방된 파이프 형태의 구조를 가질 수 있다.
구동부(6209)는 상기 몸체부(6204)의 길이 방향의 적어도 하나의 끝단부 중 개방된 적어도 일측에 구비되어 상기 광원부(6203)에 구동전원을 공급할 수 있다. 본 실시예에서는 상기 몸체부(6204)의 적어도 하나의 끝단부가 개방되어 있어 상기 구동부(6209)가 상기 몸체부(6204)의 적어도 하나의 끝단부에 구비되는 것으로 예시하고 있다. 상기 구동부(6209)는 상기 몸체부(6204)의 개방된 적어도 하나의 끝단부에 각각 체결되어 상기 개방된 양 끝단부를 커버할 수 있다. 상기 구동부(6209)에는 외부로 돌출된 전극 핀(6219)을 포함할 수 있다.
커버부(6207)는 상기 몸체부(6204)에 체결되어 상기 광원부(6203)를 커버한다. 상기 커버부(6207)는 광이 투과될 수 있는 재질로 이루어질 수 있다.
상기 커버부(6207)는 광이 외부로 전체적으로 균일하게 조사될 수 있도록 반원 형태의 곡면을 가질 수 있다. 그리고, 상기 커버부(6207)의 상기 몸체부(6204)와 체결되는 바닥면에는 상기 몸체부(6204)의 걸림 홈(6234)에 맞물리는 돌기(6217)가 상기 커버부(6207)의 길이 방향을 따라서 형성될 수 있다.
본 실시 형태에서는 상기 커버부(6207)가 반원 형태의 구조를 가지는 것으로 예시하고 있으나, 이에 한정하는 것은 아니다. 예를 들어, 상기 커버부(6207)는 평평한 사각 형태의 구조를 가지는 것도 가능하며, 기타 다각 형태의 구조를 가지는 것도 가능하다. 이러한 커버부(6207)의 형태는 광이 조사되는 조명 설계에 따라서 다양하게 변경될 수 있다.
도 19는 본 발명의 실시 형태에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도 19를 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(7000)는 광원(7001), 반사부(7005), 렌즈 커버부(7004)를 포함하며, 렌즈 커버부(7004)는 중공형의 가이드(7003) 및 렌즈(7002)를 포함할 수 있다. 상기 광원(7001)으로는 앞선 실시예에서 설명한 반도체 발광소자나, 발광소자 패키지 등을 이용할 수 있다.
상기 헤드 램프(7000)는 광원(7001)에서 발생된 열을 외부로 방출하는 방열부(7012)를 더 포함할 수 있으며, 방열부(7012)는 효과적인 방열이 수행되도록 히트싱크(7010)와 냉각팬(7011)을 포함할 수 있다.
상기 헤드 램프(7000)는 방열부(7012) 및 반사부(7005)를 고정시켜 지지하는 하우징(7009)을 더 포함할 수 있다. 상기 하우징(7009)은 일면에 방열부(7012)가 결합하여 장착되기 위한 중앙홀(7008)을 구비할 수 있다.
상기 하우징(7009)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(7005)가 광원(7001)의 상부측에 위치하도록 고정시키는 전방홀(7007)을 구비할 수 있다. 이에 따라, 반사부(7005)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(7007)과 대응되도록 반사부(7005)가 하우징(7009)에 고정되어 반사부(7005)를 통해 반사된 빛이 전방홀(7007)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 기판 12: 버퍼층
21: 제1 도전형 반도체층 22: 제2 도전형 반도체층
23: 활성층 24: 전자차단층
24a: 제1 영역 24b: 제2 영역
21a: 제1 전극 22a: 제2 전극
22b: 오믹전극층

Claims (10)

  1. n형 반도체층 및 p형 반도체층;
    상기 n형 반도체층과 p형 반도체층 사이에 배치된 활성층; 및
    상기 활성층과 p형 반도체층 사이에 배치되며, p형 도펀트 원소가 도핑된 전자차단층을 포함하고,
    상기 전자차단층은, AlxGa1-xN (0<x≤1)으로 이루어지며 상기 활성층에서 p형 반도체층으로 오버플로우되는 전자를 차단하는 복수의 제1 영역과, InN으로 이루어진 복수의 제2 영역이 서로 교대로 배치되고,
    상기 복수의 제1 영역은 상기 활성층에 인접한 전자차단층의 계면에서 상기 p형 반도체층에 인접한 전자차단층의 계면으로 갈수록 Al의 함량이 변화하는 반도체 발광소자.
  2. 제1 항에 있어서,
    상기 복수의 제1 및 제2 영역은 서로 교대로 배치되어 초격자 구조를 이루는 반도체 발광소자.
  3. 제1 항에 있어서,
    상기 전자차단층은, 상기 제1 영역과 제2 영역 사이에 배치되며 AlaInbGa1 -a-bN (0≤a<x, 0≤b<1, 0≤a+b<1)으로 이루어진 복수의 제3 영역을 더 포함하는 반도체 발광소자.
  4. 제3 항에 있어서,
    상기 복수의 제1 및 제2 영역과 그 사이에 배치된 제3 영역은 초격자 구조를 이루는 반도체 발광소자.
  5. 제1 항에 있어서,
    상기 활성층과 전자차단층 사이에 배치되어 p형 도펀트 원소가 상기 활성층으로 확산되는 것을 방지하는 확산방지층을 더 포함하는 반도체 발광소자.
  6. 제5 항에 있어서,
    상기 확산방지층은 AlcIndGa1 -c- dN (0≤c≤1, 0≤d≤1, 0≤c+d≤1)으로 이루어진 언도프 반도체 물질을 포함하는 반도체 발광소자.
  7. 삭제
  8. 삭제
  9. 제1 항에 있어서,
    베이스 반도체층과, 상기 베이스 반도체층 상에 배치되며 상기 베이스 반도체층의 일부 영역이 노출된 복수의 개구를 갖는 마스크층을 더 포함하고,
    상기 n형 반도체층은 상기 베이스 반도체층의 노출된 영역 각각에 배치되는 나노 코어를 포함하며,
    상기 활성층, 전자차단층 및 p형 반도체층은 상기 나노 코어의 측면에 순차적으로 배치되는 반도체 발광소자.
  10. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치된 활성층;
    상기 활성층 상에 배치되며 제2 도전형 도펀트 원소가 도핑된 전자차단층; 및
    상기 전자차단층 상에 배치된 제2 도전형 반도체층을 포함하며,
    상기 전자차단층은 AlxGa1-xN (0<x≤1)으로 이루어진 복수의 제1 영역과, 상기 복수의 제1 영역 사이에 배치되고 InN으로 이루어진 복수의 제2 영역을 포함하고,
    상기 복수의 제1 영역은 상기 활성층에 인접한 전자차단층의 계면에서 상기 제2 도전형 반도체층에 인접한 전자차단층의 계면으로 갈수록 Al의 함량이 변화하는 반도체 발광소자.
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