KR20200039956A - 발광 소자 및 이의 제조 방법 - Google Patents

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윤준호
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Abstract

발광 소자는 기판, 상기 기판과 분리되지 않는 일체로 형성되며 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴, 및 상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함한다. 상기 발광 적층체는 상기 돌출 패턴의 상기 제1 층의 적어도 일측에 제공된 공동들을 가지며, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만이다.

Description

발광 소자 및 이의 제조 방법{LIGHT EMITTING DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 발광 소자 및 이의 제조 방법에 관한 것이다.
자체 발광하는 광원의 하나로서 최근 발광 다이오드(LED: Light Emitting Diode)가 많이 사용되고 있다. 발광 다이오드는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선, 자외선과 같은 빛의 형태로 변환한다. 발광소자의 광 효율이 증가됨에 따라 표시장치, 조명기기를 비롯한 다양한 분야에 발광소자가 적용되고 있다.
본 발명은 광 추출 효율이 높은 발광 소자 및 이의 제조 방법을 제공하는 데 그 목적이 있다.
본 발명의 일 실시예에 따른 발광 소자는 기판, 상기 기판과 분리되지 않는 일체로 형성되며 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴, 및 상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함한다. 상기 발광 적층체는 상기 돌출 패턴의 상기 제1 층의 적어도 일측에 제공된 공동들을 가지며, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만이다.
본 발명의 일 실시예에 있어서, 상기 발광 적층체는 상기 기판 상에 제공된 제1 반도체층, 상기 반도체층 상에 제공된 활성층, 및 상기 활성층 상에 제공된 제2 반도체층을 포함하며, 상기 공동들은 상기 제1 반도체층에 제공된다.
본 발명의 일 실시예에 있어서, 상기 공동의 최상부와 상기 제1 층의 최상부의 상기 기판 면으로부터의 높이는 동일할 수 있다.
본 발명의 일 실시예에 있어서, 상기 공동들은, 평면 상에서 볼 때 상기 제1 층의 상면이 원 형상을 가질 때 상기 원에 내접하는 정육각형의 꼭지점에 대응하여 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판의 상면에 수직하고 상기 원의 중심을 지나는 면을 따라 절단하였을 때, 상기 공동들의 형상은 직각 삼각형 형상을 가지며, 상기 직각 삼각형의 빗변은 상기 제1 층의 측면일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 층의 높이는 0.25 이상 0.55 이하이며, 상기 제1 층과 제2 층의 높이의 합은 2.1 마이크로미터일 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 래터럴 칩 타입 또는 플립칩 타입일 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 적층체로부터 출사된 광은 상기 기판을 관통하는 방향으로 진행할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 층의 측면 경사도와 제2 층의 측면 경사도는 서로 다를 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 층은 SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 어느 하나를 포함하며, 상기 제2 층은 SiOx, SiOxNy, SiNx를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 돌출 패턴들은 규칙적으로 또는 불규칙적으로 배열될 수 있다.
상술한 발광 소자는 기판 상에, 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴을 형성하고, 상기 기판 상에 제1 반도체층, 활성층, 및 제2 반도체층을 순차적으로 형성함으로써 제조될 수 있다. 여기서, 상기 제1 반도체층을 형성하는 단계는, 상기 기판 상에 제1 반도체층 재료를 3D 성장시키는 단계, 및 상기 기판 상에 제1 반도체층 재료를 2D 성장시키는 단계를 포함할 수 있다.
본 발명의 일 실시예는 광 추출 효율이 높은 발광 소자 및 이의 제조 방법을 제공한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 2는 도 1의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이다.
도 3은 도 2의 I-I'선에 따른 단면도이다.
도 4는 도 3의 P1을 확대 도시한 단면도이다.
도 5a 내지 도 5d는 공동들이 제공되지 않은 돌출 패턴의 구조를 도시한 단면도이다.
도 6a 내지 도 6d에 공동들이 제공된 돌출 패턴의 구조를 도시한 단면도이다.
도 7은 표 1의 시뮬레이션 결과를 도시한 그래프이다.
도 8a 내지 도 8b는 볼록 패턴을 제조하는 단계 중 일부를 도시한 단면도이다.
도 9은 상술한 방법으로 제조한 본 발명의 일 실시예에 따른 볼록 패턴 및 제1 반도체층을 찍은 사진이다.
도 10a 및 도 10b는 각각 공동들이 제공되지 않은 구조의 발광 소자들과 공동들이 제공된 구조의 발광 소자들의 광의 진행 경로 및 광의 강도를 찍은 사진이다.
도 11은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 래터럴 타입의 반도체 칩을 도시한 것이다.
도 12는 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 도시한 개략적인 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 발광 소자는 기판(10) 및 기판(10) 상에 제공된 발광 적층체를 포함한다.
발광 적층체는 기판(10) 상에 순차적으로 제공된 제1 반도체층(20), 활성층(30), 및 제2 반도체층(40)을 포함한다.
기판(10)은 투광성 또는 비투광성 기판일 수 있으며, 전도성 또는 절연성 기판일 수 있다. 기판(10)은 반도체 단결정, 예를 들어, 질화물 단결정 성장을 위한 성장용 기판이 사용될 수 있다.
기판(10)으로는 사파이어 기판이 사용될 수 있다. 그러나, 기판(10)의 재료는 이에 한정되는 것은 아니며, 다양한 재료, 예를 들어, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga2O3 등의 재료로 이루어질 수 있다. 특히, 사파이어는 육각 롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정을 가질 수 있다. 사파이어의 경우, c축 및 a축 방향의 격자 상수가 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 가진다. 사파이어의 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 반도체의 성장용 기판으로 사용될 수 있다.
본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴(11)이 제공된다. 다시 말해, 돌출 패턴(11)은 기판(10)의 상면으로부터 상부 방향으로 돌출된 형태로 제공된다. 본 발명의 일 실시예에 있어서, 돌출 패턴(11)은 상부 방향으로 갈수록 폭이 감소하는 뒤집어진 원뿔 형상으로 제공될 수 있는 바, 돌출 패턴(11)을 기판(10) 상에 수직한 면으로 자를 때, 돌출 패턴(11)의 단면은 대략적으로 삼각형일 수 있다.
돌출 패턴(11)은 기판(10)의 상면으로부터 순차적으로 적층된 제1 층(13)과 제2 층(15)을 포함한다. 제1 층(13)은 기판(10) 상에 제공되며, 제2 층(15)은 제1 층(13) 상에 제공된다.
제1 층(13)은 기판(10)과 분리되지 않는 일체로 형성된다. 따라서, 제1 층(13)은 기판(10)과 동일한 재료로 이루어진다. 제1 층(13)의 상면은 돌출 패턴(11)의 형상이 원뿔인 경우 원의 형상을 가질 수 있다.
제2 층(15)은 제1 층(13)과 다른 재료로 이루어진다. 제2 층(15)의 재료는 제1 층(13)의 재료와 굴절률이 다른 재료일 수 있으며, 본 발명의 일 실시예에서는 제1 층(13)의 굴절률이 제2 층(15)의 굴절률보다 클 수 있다. 이 경우, 제2 층(15)의 재료는 제1 층(13)보다 굴절률이 작은 다양한 절연 물질, 예를 들어, 굴절률이 약 1.0 내지 약 1.7인 절연 물질이 사용될 수 있다. 이러한 굴절률을 가진 재료로서, 제2 층(15)은 예를 들어, SiOx, SiOxNy, SiNx를 들 수 있다. 본 발명의 일 실시예에 있어서, 제1 층(13)은 사파이어로, 제2 층(15)은 SiO2로 이루어질 수 있으며, 이 경우, 제1 층(13)의 굴절률은 1.76이며, 제2 층(15)의 굴절률은 1.46 가량으로서 기판(10)의 굴절률보다 작을 수 있다.
돌출 패턴(11)이 제공된 기판(10) 위에는 복수의 화합물 반도체층이 제공될 수 있다. 복수의 화합물 반도체층은 다양한 방법으로 형성할 수 있으며, 예를 들어, 전자빔 증착, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 더블 타입 열증착(dual-type thermal evaporation) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등을 이용할 수 있다. 그러나, 복수의 화합물층을 형성하는 방법은 이에 한정되는 것은 아니다.
제1 반도체층(20)은 기판(10) 상에 제공될 수 있다. 제1 반도체층(20)은 돌출 패턴(11)을 기판(10) 상에서 커버할 수 있다. 이를 위해, 제1 반도체층(20)은 기판(10)의 상면으로부터 에피택셜 성장될 수 있으며, 이 경우, 돌출 패턴(11)의 측면과 상면을 완전히 덮도록 상부 방향으로 성장될 수 있다. 제1 반도체층(20)은 돌출 패턴의 측부에 대응하는 위치에 복수 개의 공동들을 갖는다. 이에 대해서는 후술한다.
제1 반도체층(20)은 제1 도전형 도펀트가 도핑된 반도체 층이다. 제1 도전형 도펀트는 n형 도펀트일 수 있다. 제1 도전형 도펀트는 Si, Ge, Se, Te 또는 C일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)은 질화물계 반도체 재료를 포함할 수 있다. 예를 들어, 제1 반도체층(20)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 조성식을 갖는 반도체 재료로는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 들 수 있다. 제1 반도체층(20)은 상기 반도체 재료를 이용하여 Si, Ge, Sn, Se, Te 등의 n형 도펀트를 포함하도록 성장시키는 방식으로 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)은 밴드 갭이 서로 다른 두 종의 층이 교대로 적층되어 형성된 구조를 더 가질 수 있다. 밴드 갭이 서로 다른 두 종의 층이 교대로 적층되어 형성된 구조는 초격자 구조일 수 있으며, 이에 따라 제1 반도체층(20)은 전류 퍼짐성(current spreading)이 좋아지고 응력이 완화될 수 있다.
밴드 갭이 서로 다른 두 종의 층은 교번적으로 형성되되 서로 다른 박막 결정층을 포함할 수 있다. 이 경우, 밴드 갭이 서로 다른 두 층이 교대 적층시 주기 구조가 기본 단위 격자보다 긴 결정 격자로 이루어질 수 있다. 서로 다른 밴드갭을 갖는 두 층은 넓은 밴드 갭(wide band gap)을 갖는 층과 좁은 밴드 갭(narrow band gap)을 갖는 층이다. 본 발명의 일 실시예에 있어서, 넓은 밴드 갭을 갖는 층은 AlaGabIn(1-a-b)N (0=a＜1, 0＜b=1)일 수 있으며, 예를 들어, GaN층일 수 있다. 좁은 밴드 갭을 갖는 층은 AlaGabIn(1-a-b)N(0=a＜1, 0＜b=1)일 수 있으며, 예를 들어, GabIn(1-b)N(0＜b=1)일 수 있다.
본 발명의 일 실시예에 있어서, 상기 넓은 밴드 갭 층과 좁은 밴드 갭 층 중 적어도 하나는 n형 불순물을 포함할 수 있다.
활성층(30)은 제1 반도체층(20) 상에 제공되며 발광층에 해당한다.
활성층(30)은 제1 도전형 반도체층을 통해서 주입되는 전자(또는 정공)와 제2 반도체층(40)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(30)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 활성층(30)은 자외선, 청색, 녹색 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
활성층(30)은 화합물 반도체로 구현될 수 있다. 활성층(30)은 예로서 3족-5족 또는 2족-6족의 화합물반도체 중에서 적어도 하나로 구현될 수 있다. 활성층(30)에는 양자 우물 구조가 채용될 수 있으며, 양자 우물층과 장벽층이 교대로 적층된 다중 양자 우물 구조(Multi-Quantum Well) 구조를 가질 수 있다. 그러나, 활성층(30)의 구조는 이에 한정되는 것은 아니며, 양자 선(Quantum Wire) 구조, 양자점(Quantum Dot) 구조 등일 수도 있다.
본 발명의 일 실시예에 있어서, 양자 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 재료로 배치될 수 있다. 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 우물층과 다른 조성비로 제공될 수 있다. 여기서, 장벽층은 우물층의 밴드 갭보다 넓은 밴드 갭을 가질 수 있다.
우물층과 장벽층은 예를 들어, AlGaAs/GaAs, InGaAs/GaAs, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 쌍 중 적어도 하나로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 활성층(30)의 우물층은 InGaN으로 구현될 수 있으며, 장벽층은 AlGaN계 반도체로 구현될 수 있다. 본 발명의 일 실시예에 있어서, 우물층의 인듐 조성은 장벽층의 인듐 조성보다 높은 조성을 가질 수 있으며, 장벽층은 인듐 조성이 없을 수 있다. 또한, 우물층에는 알루미늄이 포함되지 않으며 장벽층에는 알루미늄이 포함될 수 있다. 그러나, 우물층과 장벽층의 조성은 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 따르면, 장벽층은 우물층의 두께보다 두꺼운 두께를 가질 수 있다. 다만, 우물층의 두께가 지나치게 얇으면 캐리어의 구속 효율이 낮아지고, 지나치게 두꺼우면 캐리어를 과도하게 구속할 수 있다. 장벽층의 두께가 지나치게 얇은 경우 전자의 차단 효율이 낮아지고, 지나치게 두꺼우면 전자를 과도하게 차단할 수 있다.
이에 따라, 장벽층과 우물층의 두께를 적절하게 조절함으로써 광의 파장과 양자 우물 구조에 따라 각 캐리어를 우물층에 효과적으로 구속시켜 줄 수 있다.
본 발명의 일 실시예에 있어서, 각 우물층의 두께는 특별히 한정되는 것은 아니며, 각각의 두께가 동일할 수도 있고 다를 수도 있다. 각 우물층의 두께가 동일한 경우, 양자 준위가 동일하기 때문에 각 우물층에서의 발광 파장이 동일해질 수 있다. 이 경우, 반치폭이 좁은 발광 스펙트럼을 얻을 수 있다. 각 우물층의 두께가 다른 경우 각 우물층에서의 발광 파장이 달라질 수 있으며, 이에 따라 발광 스펙트럼의 폭을 넓힐 수 있다.
본 발명의 일 실시예에 있어서, 복수의 장벽층 중 적어도 하나는 도펀트를 포함할 수 있으며, 예컨대 n형 및 p형 도펀트 중 적어도 하나를 포함할 수 있다. 장벽층은 n형 도펀트가 첨가된 경우, n형의 반도체층이 될 수 있다. 장벽층이 n형 반도체층인 경우, 활성층(30)으로 주입되는 전자의 주입 효율이 증가될 수 있다.
본 발명의 일 실시예에 있어서, 장벽층은 다양한 두께를 가질 수 있으나, 가장 상부의 장벽층은 다른 장벽층과 동일한 두께 또는 더 큰 두께를 가질 수 있다.
활성층(30)이 다중 양자 우물 구조를 가질 경우, 양자 우물층과 장벽층의 조성은 발광 소자에 요구되는 발광 파장에 맞춰 설정될 수 있다. 본 발명의 일 실시예에 있어서, 복수 개의 우물층의 조성이 모두 동일할 수도 있으며, 동일하지 않을 수도 있다. 예를 들어, 하부 측의 우물층에는 불순물이 포함되나 상부 측의 우물층에는 불순물이 포함되지 않을 수도 있다.
제2 반도체층(40)은 활성층(30) 상에 제공된다.
제2 반도체층(40)은 제1 도전형 도펀트와 반대의 극성을 갖는 제2 도전형 도펀트를 갖는 반도체층이다. 제2 도전형 도펀트는 p형 도펀트일 수 있는 바, 제2 도전형 도펀트는 예를 들어, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 반도체층(40)은 질화물계 반도체 재료를 포함할 수 있다. 제2 반도체층(40)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 조성식을 갖는 반도체 재료로는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 들 수 있다. 제2 반도체층(40)은 상기 반도체 재료를 이용하여 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 포함도록 성장시키는 방식으로 형성될 수 있다.
도시하지는 않았으나, 기판(10), 제1 반도체층(20), 활성층(30), 및 제2 반도체층(40) 이외에, 추가적으로 버퍼층 및/또는 전자 차단층과 같은 기능층이 더 제공될 수 있다.
예를 들어, 기판(10)과 제1 반도체층(20) 상에는 버퍼층이 제공될 수 있다. 버퍼층은 단층 또는 복층으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 버퍼층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 이루어질 수 있는 바, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.
버퍼층은 서로 다른 반도체층을 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 버퍼층은 기판(10)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 버퍼층의 격자 상수는 기판(10)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 버퍼층은 형성하지 않을 수 있으며, 이에 대해 한정되는 것은 아니다.
또한, 제2 반도체층(40)과 활성층(30) 사이에는 전자 차단층이 추가로 배치될 수 있다. 전자 차단층은 제2 반도체층(40) 내의 도펀트에 의한 결정성 저하를 감소시키며 제2 반도체층(40) 내 도펀트의 활성층(30)으로의 확산을 방지할 수 있다. 또한, 전자 차단층은 활성층(30)으로부터의 전자가 제2 반도체층(40)으로 진행하는 것을 차단할 수 있으며, 이에 따라 전자 차단층과 제2 반도체층(40) 사이의 전류의 퍼짐 현상을 방지할 수 있다. 본 발명의 일 실시예에 있어서, 전자 차단층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 전자 차단층은, 일 예로서 GaN, AlGaN, InGaN, InAlGaN, AlInN 중에서 적어도 하나로 이루어질 수 있다.
전자 차단층은 활성층(30) 내 장벽층의 밴드 갭보다 더 넓은 밴드 갭을 가질 수 있다. 전자 차단층의 밴드 갭은 전자 차단층을 이루는 재료의 조성에 따라 달라질 수 있다. 예를 들어, 전자 차단층이 AlGaN로 이루어지는 경우, 알루미늄의 조성비를 변경함으로써 밴드 갭을 달리 설정할 수 있는 바, 밴드 갭이 넓어질수록 전자 차단 효과가 향상될 수 있다.
본 발명의 일 실시예에 있어서, 전자 차단층은 단층 또는 다층으로 배치될 수 있으며, 제2 도전형 도펀트, 예를 들어, p형 도전형 도펀트를 포함할 수 있다. 이에 따라, 전자 차단층은 예를 들어, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있는 바, 전자 차단층은 p형 도펀트를 포함하는 GaN, AlGaN, InGaN 중에서 적어도 하나일 수 있다. 본 발명의 일 실싱예에 있어서, 전자 차단층은 서로 다른 적어도 두 층이 교번하여 배치된 초격자 구조로 형성될 수도 있다.
본 실시예에 있어서, 버퍼층, 및 전자 차단층은 일 예로서 개시된 것으로서, 버퍼층 또는 전자 차단층 중 적어도 하나는 생략될 수도 있다. 또한, 버퍼층, 및 전자 차단층 이외의 추가적인 기능성 층이 발광 소자에 더 추가될 수 있음은 물론이다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 발광 소자에 있어서, 기판 상에는 복수 개의 돌출 패턴 및 공동들이 제공되는 바, 돌출 패턴 및 공동들에 대해서 이하에서 상세히 설명한다.
도 2는 도 1의 발광 소자의 구성 요소 중 돌출 패턴이 제공된 기판을 평면 상에서 바라본 평면도이며, 도 3은 도 2의 I-I'선에 따른 단면도이며, 도 4는 도 3의 P1을 확대 도시한 단면도이다.
도 2 내지 도 4를 참조하면, 기판(10)의 상면 상에 제1 층(13)과 제2 층(15)을 포함하는 돌출 패턴(11)이 제공되며, 돌출 패턴(11)에 인접하여 복수 개의 공동들(VD)이 제공된다.
각 돌출 패턴(11)은 평면 상에서 볼 때 원 형상을 가질 수 있다. 돌출 패턴(11)이 원뿔 형상으로 제공되는 경우, 원뿔의 꼭지점 부분이 중심이 된다.
돌출 패턴(11)은 소정 직경(DM)과 높이(HT)를 가지는 크기로 제공될 수 있다. 직경(DM)은 단면 상에서 볼 때 돌출 패턴(11)의 최하단의 폭을 의미하며, 높이(HT)는 기판(10)의 상면으로부터 돌출 패턴(11)의 꼭지점까지의 거리를 의미한다. 본 실시예에 있어서, 각 돌출 패턴(11)은 서로 동일한 직경(DM)과 높이(HT)를 가질 수 있다. 그러나, 각 돌출 패턴(11)이 완전히 동일한 직경(DM)과 높이(HT)를 가지지 않을 수도 있으며, 직경(DM)과 높이(HT)에 있어서 소정 범위 내에서 차이가 있을 수도 있다.
평면상에서 볼 때 제1 층(13)과 제2 층(15)은 직경이 다르되, 중심이 동일한 동심원 형상으로 제공될 수 있다. 돌출 패턴(11)이 원뿔 형상으로 제공되는 경우, 제1 층(13)의 직경은 제2 층(15)의 직경보다 크다. 여기서, 제1 및 제2 층(13, 15)의 직경은 단면 상에서 볼 때 제1 및 제2 층(13, 15)의 최하단의 폭을 의미한다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)은 기판(10)의 상면 상에 다양한 형태로 배열될 수 있다. 예를 들어, 돌출 패턴(11)은 사각 격자 패턴에서의 사각형 각 꼭지점마다 배치될 수 있으며, 육각 격자 패턴에서 육각형 각 꼭지점마다 배치될 수도 있다. 본 발명의 일 실시예에서는 사각 격자 패턴에서 사각형 각 꼭지점마다 돌출 패턴(11)이 배치된 것을 일 예로 도시하였다.
각 돌출 패턴(11)은 서로 소정의 피치(PT)와 간격(DT)을 가지고 배열될 수 있다. 피치(PT)는 평면 상에서 볼 때 서로 인접한 두 돌출 패턴(11)의 중심 사이의 거리이며, 간격(DT)은 평면 상에서 볼 때 서로 인접한 두 돌출 패턴(11)의 가장자리 사이의 거리이다.
본 발명의 일 실시예에 있어서, 상기 돌출 패턴(11)의 직경(DM)은 상기 피치(PT)와 같거나 작을 수 있다. 돌출 패턴(11)의 직경(DM)이 피치(PT)보다 큰 경우, 돌출 패턴(11)이 평면 상에서 중첩되게 되며, 돌출 패턴(11)이 제공되지 않은 부분의 기판(10) 상면의 면적이 지나치게 감소한다. 돌출 패턴(11)에 의해 가려지지 않은 기판(10)의 상면은 이후 제1 반도체층(20)의 성장이 일어나는 곳이다. 따라서, 돌출 패턴(11)의 직경(DM)이 피치(PT)보다 큰 경우에는 이후 제1 반도체층(20; 도 1 참조)의 성장이 충분히 일어나지 않아 발광 소자의 제조시 불리하다.
본 발명의 일 실시예에 따르면, 피치(PT)와 간격은 배열 방향에 따라 서로 다른 값을 가질 수 있다. 본 실시예에서는 피치(PT) 및/또는 간격(DT)이 모두 동일하게 도시되었으나, 이는 설명의 편의를 위한 것으로서, 피치(PT)와 간격이 모두 전부 동일할 필요는 없으며, 피치(PT) 및/또는 간격(DT)은 소정 범위 내에서 일부 차이가 있을 수도 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 피치(PT)는 직경(DM)에 따라 소정 범위 내의 값을 가질 수 가질 수 있다. 예를 들어, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 약 0.3 내지 약 2.0인 범위 내에 있을 수 있다. 그러나, 돌출 패턴(11)의 직경(DM)과 상기 피치(PT)의 비는 이에 한정되는 것은 아니며 다른 수치로 제공될 수도 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 측부, 즉, 돌출 패턴(11)과 제1 반도체층 사이에는 복수 개의 공동들(VD)이 형성된다. 특히, 돌출 패턴(11) 중 제1 층(13)과 제2 층(15)의 계면의 가장자리 부근에 공동들(VD)이 형성된다. 공동들은 제1 층(13)과 제2 층(15)의 계면의 연장면을 기준으로 연장면의 하측 방향, 즉, 기판(10)을 향하 방향으로 연장된 형태를 갖는다. 이에 따라, 제1 층(13)의 최상부 바깥쪽을 따라 적어도 일측에 공동들(VD)이 형성된다.
여기서, 공동(VD)은 결정면의 성장 방향에 대응하여 형성되며, 돌출 패턴(11)의 중심을 기준으로 육각형의 각 꼭지점에 대응하는 측부에 형성된다. 각 공동(VD)은 평면 상에서 볼 때 삼각형 형상을 가질 수 있다. 이를 좀더 설명하면, 돌출 패턴(11)이 원뿔 형태로 제공되는 경우, 제1 층(13)의 상면은 원 형상을 가지며, 이때, 공동들(VD)은, 평면 상에서 볼 때 제1 층(13) 상면 원에 내접하는 정육각형의 꼭지점에 대응하는 위치에 제공된다. 또한, 공동들(VD)은, 기판(10)의 상면에 수직하고 상기 원의 중심을 지나는 면을 따라 절단하였을 때 직각 삼각형 형상을 가질 수 있다. 이때, 직각 삼각형 형상에 있어서, 빗변은 제1 층(13)의 측면에 해당할 수 있다. 이에 더해, 각 공동(VD)에 있어서, 공동(VD)의 최상부를 이루는 면은 제1 층(13)의 상면을 연장한 면과 실질적으로 동일한 면일 수 있다. 즉, 각 공동(VD)은 제1 층(13)의 상면의 외측에 대응하는 제1 반도체층(20)에 형성되며, 제1 층(13)의 상면이 각 공동(VD)을 이루는 구조에 있어서의 상측면이 된다.
본 발명의 일 실시예에 따르면, 제1 반도체층(20)은 기판(10)의 상면으로부터 상부 방향 및/또는 측부 방향으로 성장되는 과정에서 하나의 결정으로 병합하는 과정을 거친다. 공동들(VD)은 이러한 병합 과정에서 돌출 패턴(11)의 제1 층(13)의 측면에 밀착되지 않는 부분이 형성되도록 의도적으로 제어함으로써 형성할 수 있다.
공동들(VD)은 제1 층(13) 및 제1 반도체층(20)이 제공되지 않은 빈 공간이다. 이에 따라, 공동들(VD)은 제1 층(13) 및 제1 반도체층(20)과 서로 다른 굴절률을 가진다. 제1 층(13)과 각 공동 사이의 계면과 제1 반도체층(20)과 공동(VD) 사이의 계면에서 광의 굴절, 산란, 반사 등이 일어나게 되며, 이에 따라, 공동에 의한 광 추출 효율이 증가한다. 그러나, 일반적으로는 광의 굴절, 산란, 반사 등의 증가는 광 추출 효율을 향상시키지만 공동(VD)이 생성되는 위치가 기판(10)의 상면과 지나치게 가깝거나 지나치게 먼 경우에는 오히려 광 추출 효율이 감소할 수도 있다.
본 발명의 일 실시예에서는 공동들(VD)에 의한 광 추출 효율이 높아질 수 있도록, 돌출 패턴(11)에서의 제1 층(13)과 제2 층(15)의 높이를 소정 범위 내로 유지한다. 상술한 바와 같이, 공동들(VD)의 위치는 제1 층(13)과 제2 층(15)의 계면과 대응하는 위치에 제공되기 때문에 제1 층(13)과 제2 층(15)의 위치를 특정 범위로 조절함으로써 공동들의 위치도 조절할 수 있다. 여기서, 제1 층(13)의 높이(H1)는 소정 이상의 값을 갖도록 형성된다. 만약, 제1 층(13)의 높이(H1)가 0인 경우, 공정 중 기판(10)의 상면에 남은 불순물 등에 의해 기판(10)으로부터 제1 반도체층(20)의 성장이 방해될 수 있다. 또한, 제2 층(15)의 높이(H2)가 제1 층(13)의 높이(H1)보다 더 큰 값을 갖는 경우, 제1 층(13)의 측면 방향으로의 결정의 성장이 감소함으로써 결정의 품질이 향상될 수 있으므로, 제2 층(15)의 높이는 제1 층(13)의 높이보다 더 큰 값을 가질 수 있다.
다시 말해, 공동들(VD)이 광추출 효율을 충분히 향상시키기 위해 제1 층(13)과 제2 층(15)의 높이 및 이에 따른 공동들(VD)의 위치가 소정 범위 내에 있을 수 있다. 예를 들어, 제1 층(13)과 제2 층(15)의 높이의 비는 약 2.5 초과 약 9.5 미만일 수 있는 바, 본 발명의 일 실시예에 있어서, 제1 층(13)과 제2 층(15)의 높이의 비는 약 4.25일 수 있다. 구체적으로는, 예를 들어, 제1 층(13)과 제2 층(15)의 높이의 합이 약 2.1마이크로미터 일 때, 제1 층(13)은 약 0.2 마이크로미터 초과 약 0.6 마이크로미터 미만의 높이를 가질 수 있다. 본 발명의 다른 실시예에 있어서, 제1 층(13)과 제2 층(15)의 높이의 합이 약 2.1마이크로미터 일 때, 제1 층(13)은 약 0.25 마이크로미터 이상 약 0.55 마이크로미터 이하의 높이를 가질 수 있으며, 또 다른 실시예에 있어서, 제1 층(13)은 약 0.3 마이크로미터 이상 약 0.5 마이크로미터 이하의 높이를 가질 수 있다.
제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위보다 작으면 공동들(VD)이 충분히 형성되지 않으며, 형성되더라도 공동들(VD)로 인한 광의 산란 효과가 충분히 나타나지 않을 수 있다. 또한 공동들(VD)의 크기가 작거나 충분히 생성되지 않으며 결함으로 작용함으로써 공동들(VD)을 지나는 광의 투과율이 감소할 수 있다. 이 경우, 결과적으로, 제1 반도체층(20)으로부터 기판(10)의 내부 방향으로의 광의 입사 비율이 감소할 수 있다.
제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위 내에 있는 경우, 공동들(VD)이 충분히 형성되며, 공동들(VD)에 의한 산란 효과가 증가할 뿐만 아니라, 제1 반도체층(20)으로부터 기판(10) 방향으로 공동들(VD)을 거쳐 입사하는 광의 비율이 증가한다. 특히, 제1 반도체층(20)으로부터 곧바로 기판(10)으로 입사되는 광들에 더해, 공동들(VD)을 통과하여 거쳐 굴절된 후 기판(10) 면으로 투과하는 추가적인 광이 있게 됨으로써 전체적인 광 출사 효율이 향상된다.
제1 층(13)의 높이가 기판(10) 면으로부터 상기한 범위를 벗어나 더 크게 형성된 경우, 제1 반도체층(20)으로부터 기판(10) 방향으로 진행하는 광에 대해 기판(10) 내를 진행하는 광의 경로가 증가함으로써 기판(10)에서의 광의 흡수율이 높아지며 이에 따라 기판(10)을 통과하는 광의 투과량이 감소할 수 있다. 또한, 이 경우, 제1 층(13)의 높이가 상대적으로 높아지기 때문에 제1 층(13)의 측면 방향으로의 결정의 성장이 일어나 결정의 품질이 감소될 수 있으며 이는 곧 광 효율의 저하를 야기한다.
본 발명의 일 실시예에 있어서, 제1 층(13)과 제2 층(15)의 측면 경사도는 적어도 일부가 같거나 서로 다를 수 있다. 도면 상에서는 제1 층(13)과 제2 층(15)의 경사도가 서로 동일한 값을 갖는 것을 도시하였으나, 이에 한정되는 것은 아니며, 제1 층(13)과 제2 층(15)의 측면 경사도는 적어도 일부가 같거나 서로 다를 수 있다. 특히, 제1 층(13)과 제2 층(15)이 접하는 부분에서의 경사도는 서로 다를 수 있다. 제1 층(13)과 제2 층(15)의 재료는 서로 다르기 때문에 식각 공정 진행 시 공정 조건에 따라 측면 경사도를 달리 설정할 수 있다. 본 발명의 일 실시예에서는 제1 층(13)과 제2 층(15)의 경사도를 달리 형성함으로써 발광 소자로부터 출사된 광의 산란도를 높여, 광 출사 효율을 향상시킬 수 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11)의 배치는 도시한 바와 같이 규칙적일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 돌출 패턴(11)들은 불규칙적으로 배열될 수도 있다. 이 경우에도 전체적인 기판(10) 상에서 볼 때 단일 면적당 돌출 패턴(11)의 피치(PT)와 간격은 소정 범위 내에 있으며, 이 경우 밀도는 실질적으로 동일한 수준으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 설명의 편의를 위해 돌출 패턴(11)이 원뿔 형상인 것만을 도시하였으나, 본 발명의 개념에서 벗어나지 않는 한도 내에서 돌출 패턴(11)은 다양한 형태로 변형될 수 있다. 예를 들어, 돌출 패턴(11)의 형상은 다각뿔의 형상을 가질 수 있다. 또한, 원뿔 형상으로 제공되더라도 측면을 이루는 곡면의 형상이 일부 변형될 수도 있다.
상기한 구조를 갖는 발광 소자는 돌출 패턴들 및 공동들에 의해 광추출 효율이 향상된다.
표 1은 공동들이 제공되지 않은 구조의 발광 소자들과 공동들이 제공된 구조의 발광 소자들의 광 추출 효율을 나타낸 시뮬레이션 결과이다. 각각의 발광 소자들에 있어서 공동들의 유무를 제외한 나머지 구조 및 크기는 모두 한 쌍씩 동일하게 마련되었다. 여기서, 발광 소자들은 플립 칩 타입으로 준비되었다. 광 추출 효율은 기판을 투과한 광의 밝기를 측정하는 방식으로 측정되었으며, 광의 진행 방향은 활성층으로부터 제1 반도체층을 거치도록 설정되었다.
여기서, 발광 소자들의 추출 효율은 돌출 패턴의 구조, 즉, 각각 제1 층 및 제2 층의 높이를 각각 변경시켜가면서 측정되었다. 공동들이 제공되지 않은 발광 소자들의 돌출 패턴의 구조들은 도 5a 내지 도 5d에 도시되었으며, 공동들이 제공된 돌출 패턴의 구조들은 도 6a 내지 도 6d에 도시되었다. 도 5a 내지 도 5d와, 도 6a 내지 도 6d의 도면은 실제 시뮬레이션 조건과 완전히 스케일이 일치하지는 않으며 설명의 편의를 위해 일부 도면이 과장되거나 축소되었다. 도 7은 표 1의 시뮬레이션 결과를 도시한 그래프이다. 설명의 편의를 위해, 도 5a 내지 도 5b의 구조들은 비교예 1 내지 4로, 도 6a 내지 도 6b의 구조들은 실시예 1 내지 4로 표시하였다.
번호 구조 대응 도면 높이(μm) 피치(μm) 직경(μm) 상부 방향 광 출사량
(임의 단위)		 측부 방향 광 출사량
(임의 단위)		 총 광 출사량
(임의 단위)		 광효율 증가량(%)
제1층 제2층
1 비교예 1 도 5a 0.2 1.9 3 2.7 1.13X10-8 3.81X10-9 1.5114X10-8 0.0
실시예 1 도 6a 0.2 1.9 3 2.7 1.11X10-8 3.47X10-9 1.4573X10-8 -3.6
2 비교예 2 도 5b 0.4 1.7 3 2.7 1.13X10-8 3.70X10-9 1.5000X10-8 0.0
실시예 2 도 6b 0.4 1.7 3 2.7 1.18X10-8 3.86X10-9 1.5659X10-8 +4.4
3 비교예 3 도 5c 0.6 1.5 3 2.7 1.15X10-8 3.90X10-9 1.54044X10-8 0.0
실시예 3 도 6c 0.6 1.5 3 2.7 1.08X10-8 3.86X10-9 1.4659X10-8 -4.8
4 비교예 4 도 5d 0.9 1.2 3 2.7 1.19X10-8 3.86X10-9 1.5759X10-8 0.0
실시예 4 도 6d 0.9 1.2 3 2.7 1.14X10-8 3.70X10-9 1.5100X10-8 -4.2
표 1을 살펴보면, 비교예 1 및 실시예 1의 경우, 제1 층의 높이가 0.2마이크로미터로서, 기판 면에 매우 가깝게 제1 층의 상면이 배치된 경우에 해당한다. 비교예 1 및 실시예 1를 살펴보면, 공동들이 제공되지 않은 기존의 발광 소자보다, 공동들이 제공된 발광 소자에서, 기판을 투과한 광량이 감소하였는 바, 특히, 전체적인 광 효율이 -3.6%로 오히려 감소하였다. 이는 제1 층의 낮은 높이로 인해 공동들이 충분히 형성되지 않으며 형성되더라도 공동들로 인한 광의 산란 효과가 충분히 나타나지 않기 때문으로 보인다.비교예 3 및 실시예 3와, 비교예 4 및 실시예 4 또한, 공동들이 제공되지 않은 기존의 발광 소자보다, 공동들이 발광 소자에서, 기판을 투과한 광량이 감소하였는 바, 특히, 전체적인 광 효율이 -4.8% 및 -4.2%로 오히려 감소하였다. 이는, 제1 층의 높이가 기판 면으로부터 상기한 범위를 벗어나 더 크게 형성된 경우, 공동들을 거쳐 제1 반도체층으로부터 기판 방향으로 진행하는 광에 대해 기판 내를 진행하는 광의 경로가 증가함으로써 기판에서의 광의 흡수율이 높아지기 때문으로 보인다.
이에 비해, 비교예 2 및 실시예 2의 경우, 공동들이 제공되지 않은 기존의 발광 소자보다, 공동들이 제공된 발광 소자에서, 기판을 투과한 광량이 4.4% 증가하였다. 이는 제1 층의 충분한 높이로 인해 공동들이 충분히 형성되되, 제1 층이 지나치게 높을 때 발생할 수 있는 부작용, 예를 들어, 결정질의 저하나 기판 내 진행하는 광경로 증가에 따른 광 흡수율 증가 등이 일어나지 않기 때문으로 보인다. 이에 따라, 실시예 2에서와 같이 공동들이 형성된 경우 제1 반도체층으로부터 곧바로 기판으로 입사되는 광들에 더해, 공동들을 통과하여 거쳐 굴절된 후 기판 면으로 투과하는 추가적인 광이 있게 됨으로써 전체적인 광 출사 효율이 향상된다.
이를 통해, 돌출 패턴의 측부에 공동들이 제공되되, 이 때의 제1 층과 제2 층의 높이가 상술한 범위 내일 때 현저하게 광 효율이 증가함을 확인할 수 있다. 특히, 돌출 패턴의 측부에 공동들이 제공되되, 제1 층과 제2 층의 높이의 합이 2.1마이크로미터이고, 제1 층의 높이가 0.2와 0.6 사이에 있을 때 광 효율이 현저하게 증가함을 확인할 수 있다.
상술한 구조의 발광 소자의 제조 방법을 도 1 내지 도 4를 참조해 설명하면 다음과 같다.
먼저 기판(10)이 준비되고, 기판(10) 상에 제2 층(15)을 형성하기 위한 재료를 이용하여 절연층이 적층된다. 상술한 바와 같이, 기판(10)은 예를 들어, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga2O3 등의 재료로 이루어질 수 있으며, 절연층은 SiOx, SiOxNy, SiNx 등의 재료로 이루어질 수 있다.
다음으로, 절연층 상에 포토레지스트를 도포하고 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 하여 절연층과 기판(10)의 일부를 식각한다. 이에 따라, 돌출 패턴(11)이 형성되어야 할 부분을 제외한 절연층이 식각됨으로써 제2 층(15)이 형성된다. 제2 층(15)이 형성되지 않은 부분에서는 기판(10)의 상면이 노출된다. 여기서, 기판(10)의 상면은 추가적인 식각을 통해 원래의 기판(10)의 상면보다 더 식각함으로써 제1층이 형성된다. 만약, 제2 층(15)만 형성되고 기판(10)의 원래 상면이 노출되도록 식각하는 경우, 이론상으로는 기판(10)의 상면이 노출됨으로써 이후 반도체층의 성장이 용이하게 일어날 것으로 판단될 수 있으나, 실제로는 기판(10)의 상면에 존재하는 식각 잔사나 불순물 등에 의해 이후 제1 반도체층(20)의 성장이 제대로 일어나지 않는다. 따라서, 기판(10) 상에 식각 잔사나 불순물 등이 완전히 제거되도록 추가 식각을 수행한다. 이로써 제1 층(13)이 형성된다.
제1 층(13)과 제2 층(15)을 형성하기 위한 식각은 재료에 따라 다양한 방법을 이용하여 다양한 조건으로 수행될 수 있다. 예를 들어, 절연층과 기판(10)의 일부는 건식 식각을 이용하여 패터닝될 수 있다.
상기한 방법으로 제2 층(15)과 제1 층(13)은 순차적으로 이루어지며, 동일하거나 서로 다른 식각 가스를 이용하여 패터닝할 수 있다.
돌출 패턴(11)이 형성된 기판(10) 상에는 제1 반도체층(20)이 형성된다. 제1 반도체층(20)은 기판(10)의 노출된 면으로부터 먼저 상부 방향으로 성장되며, 이후 상부 방향과 측부 방향으로 성장된다. 여기서 제1 반도체층은 돌출 패턴의 측부에 공동들이 다수 개 형성되도록 공정 조건들이 조절될 수 있다.
도 8a 내지 도 8b는 상술한 구조를 갖는 볼록 패턴을 제조하는 단계 중 일부를 도시한 단면도로서, 공동들이 형성되도록 돌출 패턴(11)이 형성된 기판(10)과 제1 반도체층(20)의 성장 방향을 순차적으로 도시한 것이다. 도 8a와 도 8a에서는 설명의 편의를 위해 반도체 층의 주요 성장 방향이 화살표로 표시되었다.
도 1 내지 4, 도 8a, 및 도 8b를 참조하면, 먼저, 상부 방향으로 제1 반도체층(20)이 성막된다.
제1 반도체층(20)은 다양한 재료의 반도체층, 예를 들어, n형 질화물계 반도체층으로 형성될 수 있으며, 유기 금속 기상 성장법(Metalorganic vapour phase epitaxy)이나 분자선 에피택시법(MBE; molecular beam epitaxy) 또는 하이드라이드 기상 성장법(HVPE; Hydride vapour phase epitaxy) 등을 이용할 수 있다.
제1 반도체층(20)의 초기 성장은, 노출된 기판(10) 면으로부터 상부 방향으로 주로 일어나는 3D 성장(예를 들어, Volmer-Weber 성장)이며, 제2 층(15)의 상면에서는 성장이 일어나지 않는다. 3D 성장 조건은 수평 방향으로 주로 성장이 일어나는 2D 성장(예를 들어, Frank van der Merwe 성장)에 비해 상대적으로 성장 온도가 낮으며 성장 압력이 높다.
상부 방향으로 성장을 일부 진행한 이후 상부와 측부 방향으로 제1 반도체층(20)이 성장된다. 도면에서는 설명의 편의를 위해, 주로 상부 방향으로 성장한 제1 성장 패턴(21)과, 상부와 측면 방향으로 성장하되, 측면 방향의 성장이 도미넌트한 제2 성장 패턴(22)으로 나누어 도시하였다. 이때, 제2 성장 패턴(22)의 경우 수평 방향으로 성장이 주로 일어나는 2D 성장으로서, 상술한 3D 성장보다 성장 온도가 높으며 성장 압력이 낮게 유지함으로써 달성될 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 측부 방향(도면에서 수평 방향)으로의 성장을 위해 MOCVD(Metal-Organic Chemical Vapour Deposition)법으로 ELOG(Epitaxial lateral over-growth)이 사용될 수 있다.
제1 반도체층(20)은 측부 방향과 상부 방향으로도 지속적으로 성장함으로써 제2 층(15)의 표면을 포함하여 전체적인 기판(10) 면을 덮도록 병합된다. 제1 반도체층(20)은 기판 면으로부터 상부 방향 및/또는 측부 방향으로 성장되는 과정에서 하나의 결정으로 병합하는 과정을 거치며, 이러한 병합 과정에서 돌출 패턴(11)의 제1 층(13)의 측면에 밀착되지 않는 부분이 형성되도록 제어함으로써 공동들(VD)을 형성할 수 있다. 여기서, 특히, 3D 성장과 2D 성장 시 각 성장에 따른 제1 반도체층(20)의 두께비를 조절함으로써 의도적으로 제1 반도체층(20)에 형성되는 공동들(VD)의 크기 및 위치를 제어할 수 있다.
본 발명의 일 실시예에 있어서, 돌출 패턴(11) 사이의 노출된 기판(10)의 상면이 실질적인 성장 핵이 되는 부분이며, 기판(10)의 상면으로부터 제1 성장 패턴(21)과 같이 상부 방향으로 성장이 일어난다. 이후, 제1 반도체층(20)이 제2 성장 패턴(22)과 같이 ELOG법으로 수평 방향을 따라 성장된다. 제1 반도체층(20)의 성장시 상부 방향의 면을 상면, 측부 방향의 면을 측면이라고 하면, ELOG로 제1 반도체층(20)을 에피택셜 성장시키는 경우 ELOG의 조건에 의해 측면의 성장이 상면의 성장보다 훨씬 도미넌트하게 일어나며, m축과 c축의 성장 비율이 약 2:1이 된다. 성장시 제1 반도체층(20)의 측면은 제1 반도체층(20)의 상면에 대해 수직일 수 있으나, 이에 한정되는 것은 아니며 제1 반도체층(20)의 상면에 경사진 파셋(facet) 면일 수도 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)의 상면은 (0001)면에 해당하고, 제1 반도체층(20)의 측면은 (10-11)면에 해당할 수 있다.
측면 성장을 통해 전체적인 제1 반도체층(20)을 형성한 이후에는, 선택적으로, HVPE를 이용하여 제1 반도체층(20)을 상부 방향으로 더 성장시킬 수 있다. MOCVD를 이용하여 제1 반도체층(20) 성막시 HVPE보다 성막 속도가 느리기 때문에 충분한 두께로 빨리 제1 반도체층(20)을 성장 시키고자 하는 경우 HVPE를 이용할 수 있다.
이렇게 형성된 제1 반도체층(20)은 공동들이 형성된 상태로 기판(10) 면 및 돌출 패턴(11)을 커버한다.
본 발명의 일 실시예에 있어서, 제1 반도체층(20)을 형성하기 전에 기판(10) 상에 버퍼층을 더 형성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(20)에 밴드 갭이 서로 다른 두 종의 층이 교대로 적층함으로써 초격자 구조를 형성할 수 있다. 제1 반도체층(20) 상에는 활성층(30)이 형성된다. 본 발명의 일 실시예에 있어서, 활성층(30)으로서 양자 우물층과 장벽층을 교대로 적층함으로써 양자 우물 구조를 형성할 수 있다. 활성층(30) 상에는 전자 차단층이 형성되고, 다음으로, 활성층(30) 상에 제2 반도체층(40)이 형성됨으로써, 발광 적층체가 제조될 수 있다.
도 9은 상술한 방법으로 제조한 본 발명의 일 실시예에 따른 볼록 패턴 및 제1 반도체층을 찍은 사진이다. 도 9에 도시된 바와 같이, 본 발명의 일 실시예에 따른 발광 소자의 경우, 기판 상에 복수 개의 볼록 패턴들을 형성할 수 있으며, 각 볼록 패턴마다 6개의 공동들이 제공된다. 각 공동들은 육각형의 꼭지점에 해당되는 위치에 제공되는 바, 이는 반도체층의 결정 성장 방향과 관련이 있다.
도 10a 및 도 10b는 각각 공동들이 제공되지 않은 구조의 발광 소자들과 공동들이 제공된 구조의 발광 소자들의 광의 진행 경로 및 광의 강도를 찍은 사진이다. 도 10a 및 도 10b에 있어서, 도면에 있어서 돌출 패턴의 꼭지점이 향하는 방향이 상측이라고 하면, 광의 진행 방향은 상측으로부터 하측 방향이다.
도 10a 및 도 10b를 참조하면, 상측으로부터 하측 방향으로 향하는 광은 돌출 패턴의 경사면 및 기판 면을 통해 기판의 하측으로 입사된다. 그런데, 도 10b를 살펴보면, 돌출 패턴의 측부에 공동이 제공되는 경우, 공동을 통해 굴절 및 산란된 광이 기판의 하부 방향으로 입사되는 것을 명확히 볼 수 있으며, 그 정도는 공동들이 제공되지 않은 도 10a에 비해 현저하게 크다.
이와 같이, 돌출 패턴의 측부에 대응하는 영역의 제1 반도체층에 공동들을 형성함으로써 하부 방향으로 진행하는 광량을 현저하게 증가시킬 수 있으며, 그 결과 광효율이 높은 발광 소자를 제조할 수 있게 된다.
상술한 구조의 발광 소자는 다양한 형태의 반도체 칩으로 구현될 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 래터럴 타입의 반도체 칩을 도시한 것이다.
도 11을 참조하면, 반도체 칩은 발광 소자, 상기 발광 소자에 연결된 제1 및 제2 전극(110, 120)을 포함한다. 발광 소자는 기판(10)과 기판(10) 상에 제공된 제1 반도체층(20), 활성층(30), 제2 반도체층(40), 제1 전극(110), 제2 전극(120), 절연막(130)을 포함한다.
본 실시예에 있어서, 활성층(30) 및 제2 반도체층(40)이 제공되지 않은 제1 반도체층(20) 상에는 제1 전극(110)이 배치되고, 제2 반도체층(40) 상에는 제2 전극(120)이 배치된다.
제1 및/또는 제2 전극(110, 120)은 단일 층, 또는 다중 층 금속으로 이루어질 수 있다. 제1 및/또는 제2 전극(110, 120)의 재료로는 Al, Ti, Cr, Ni, Au, Ag, Cr, Cu, Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co 등의 다양한 금속 및 이들의 합금 등이 포함될 수 있다.
여기서, 기판(10)의 상면에는 광 출사 효율을 높이(HT)기 위한 다수 개의 돌출 패턴(11)과 공동들이 제공된다. 둘출 패턴은 기판(10)에는, 상술한 실시예에서 설명한 바와 같이, 제1 층(13) 및 제2 층(15)을 포함하는 원뿔 형상으로 제공될 수 있으며, 제1 층과 제2 층의 계면 근처에는 공동들이 제공된다.
제1 및 제2 전극(110, 120) 상에는 절연막(130)이 제공되며, 절연막(130) 상에는 제1 전극(110) 및 제2 전극(120)을 노출하는 컨택홀들이 제공된다. 절연막(130)은 제2 반도체층(40)의 상면 및 반도체층들의 측면에 배치될 수 있으며, 제1 및 제2 전극(110, 120)과 선택적으로 접촉될 수 있다. 절연막(130)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지 등을 포함할 수 있다. 절연막(130)은 예를 들어, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다. 절연막(130)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
본 발명의 일 실시예에 있어서, 제1 전극(110)과 제2 전극(120)을 노출하는 컨택홀들을 통해 다른 구성 요소에 연결될 수 있다. 예를 들어, 제1 및 제2 전극(110, 120)에는 컨택홀들을 통해 연결된 제1 및 제2 패드가 제공될 수 있다. 또한, 본 발명의 일 실시예에 있어서, 발광 소자가 간단히 도면과 함께 설명되었으나, 발광 소자는 상술한 층 이외에도 부가적인 기능을 갖는 구성 요소을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층, 등 다양한 층이 더 포함될 수 있다.
또한, 래터럴 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극(110, 120)의 위치나 형상 또한 다양하게 변경될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 발광 장치는 발광 소자의 제1 전극(110)과 제2 전극(120)에 신호가 인가되어 턴온됨으로써 광을 출사한다. 출사된 광은 제1 반도체층(20) 및 기판(10)을 거쳐 하부 방향으로 진행할 수 있으며, 기판(10)에 제공된 돌출 패턴(11) 및 공동 들에 의해 하부 방향으로의 광 추출 효율이 높다.
상술한 본 발명의 일 실시예에 따른 발광 소자를 채용한 반도체 칩은 래터럴 타입인 것을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에 따른 발광 소자는 버티컬 타입이나 플립 칩 타입의 반도체 칩에도 적용될 수 있음은 물론이다.
도 12는 본 발명의 일 실시예에 따른 반도체 칩을 도시한 단면도로서, 플립칩 타입의 반도체 칩을 도시한 것이다. 플립칩 타입의 반도체는 기판 상에 형성한 후 반전하여 다른 구성요소에 실장될 수 있는 바, 도면에서는 반전된 형태로 도시되었다.
도 12를 참조하면, 발광 소자는 기판(1010), 기판(10)의 제2 면(10R) 상에 제공된 발광 적층체, 및 발광 적층체에 연결된 제1 및 제2 전극(110, 120)을 포함한다.
본 발명의 일 실시예에 있어서, 기판(10)은 패터닝된 것으로서, 그 상면에 복수 개의 돌출 패턴과 공동들이 제공된다.
발광 적층체는 기판(10)의 제2 면(10R) 상에 순차적으로 적층된 제1 반도체층(20), 활성층(30) 및 제2 반도체층(40)을 포함한다. 본 실시예에 있어서, 발광 적층체는 활성층(30) 및 제2 반도체층(40)을 포함하는 적어도 하나의 메사 형태로 제공될 수도 있다. 발광 적층체가 메사 형태로 제공되는 경우, 발광 적층체는 복수개의 돌출 패턴을 포함할 수 있으며, 복수개의 돌출 패턴들 사이는 서로 이격될 수 있다.
상기 발광 적층체 상에는 절연막(130a)이 제공된다. 발광 적층체에는 활성층(30), 제2 반도체층(40), 및 절연막(130a)을 관통하며 제1 반도체층(20)의 일부를 노출하는 컨택홀(CH)이 적어도 한 개 제공된다. 제1 전극(110)은 컨택홀(CH)을 통해 노출된 제1 반도체층(20)에 연결된다. 제2 전극(120)은 절연막(130a) 에 형성된 개구를 통해 노출된 제2 반도체층(40)에 연결된다. 발광 적층체의 측부에는 추가 절연막(130b)이 더 제공될 수 있다. 추가 절연막(130b)은 활성층(30)으로부터 출사되는 광이 발광 적층체의 측부 방향으로 출사되지 않도록 다양한 형태의 미러(예를 들어, 금속 미러 또는 유전 미러)로 형성될 수 있다.
본 발명의 일 실시예에 따른 발광 소자는 동일측에 제1 및 제2 전극(110, 120)이 배치되고 그 크기가 작아 기판(10)의 배선상에 용이 실장이 가능하다.
본 발명의 일 실시예에 따른 발광 장치는 발광 소자의 제1 전극(110)과 제2 전극(120)에 신호가 인가되어 턴온됨으로써 광을 출사한다. 출사된 광은 제1 반도체층(20) 및 기판(10)을 거쳐 하부 방향으로 진행할 수 있으며, 기판(10)에 제공된 돌출 패턴(11) 및 공동 들에 의해 하부 방향으로의 광 추출 효율이 높다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
10 : 기판 11 : 돌출 패턴
13 : 제1 층 15 : 제2 층
20 : 제1 반도체층 21 : 제1 성장 패턴
23 : 제2 성장 패턴 30 : 활성층
40 : 제2 반도체층 110 : 제1 전극
120 : 제2 전극 130 : 절연막

Claims (14)

  1. 기판;
    상기 기판과 분리되지 않는 일체로 형성되며 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며, 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴; 및
    상기 기판 상에 제공되며 광을 출사하는 발광 적층체를 포함하고,
    상기 발광 적층체는 상기 돌출 패턴의 상기 제1 층의 적어도 일측에 제공된 공동들을 가지며, 상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만인 발광 소자.
  2. 제1 항에 있어서,
    상기 발광 적층체는
    상기 기판 상에 제공된 제1 반도체층;
    상기 반도체층 상에 제공된 활성층; 및
    상기 활성층 상에 제공된 제2 반도체층을 포함하며,
    상기 공동들은 상기 제1 반도체층에 제공되는 발광 소자.
  3. 제2 항에 있어서,
    상기 공동의 최상부와 상기 제1 층의 최상부의 상기 기판 면으로부터의 높이는 동일한 발광 소자.
  4. 제3 항에 있어서,
    상기 공동들은, 평면 상에서 볼 때 상기 제1 층의 상면이 원 형상을 가질 때 상기 원에 내접하는 정육각형의 꼭지점에 대응하여 제공되는 발광 소자.
  5. 제4 항에 있어서,
    상기 기판의 상면에 수직하고 상기 원의 중심을 지나는 면을 따라 절단하였을 때, 상기 공동들의 형상은 직각 삼각형 형상을 가지며, 상기 직각 삼각형의 빗변은 상기 제1 층의 측면인 발광 소자.
  6. 제1 항에 있어서,
    상기 제1 층과 상기 제2 층의 높이의 비는 2.5 초과 9.5 미만 인 발광 소자.
  7. 제6 항에 있어서,
    상기 제1 층의 높이는 0.25 이상 0.55 이하이며, 상기 제1 층과 제2 층의 높이의 합은 2.1 마이크로미터인 발광 소자.
  8. 제1 항에 있어서,
    상기 발광 소자는 래터럴 칩 타입 또는 플립칩 타입인 발광 소자.
  9. 제8 항에 있어서,
    상기 발광 적층체로부터 출사된 광은 상기 기판을 관통하는 방향으로 진행하는 발광 소자.
  10. 제1 항에 있어서,
    상기 제1 층의 측면 경사도와 제2 층의 측면 경사도는 서로 다른 발광 소자.
  11. 제1 항에 있어서,
    상기 제1 층은 SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 어느 하나를 포함하며, 상기 제2 층은 SiOx, SiOxNy, SiNx를 포함하는 발광 소자.
  12. 제1 항에 있어서,
    상기 돌출 패턴들은 규칙적으로 배열된 발광 소자.
  13. 제1 항에 있어서,
    상기 돌출 패턴들은 불규칙적으로 배열된 발광 소자.
  14. 제1 항 내지 제13 항 중 어느 한 항의 발광 소자를 제조 하는 방법에 있어서,
    기판 상에, 상기 기판의 상면으로부터 돌출된 제1 층, 및 상기 제1 층 상에 제공되며 상기 제1 층과 다른 재료로 이루어진 제2 층을 포함하는 복수 개의 돌출 패턴을 형성하는 단계; 및
    상기 기판 상에 제1 반도체층, 활성층, 및 제2 반도체층을 순차적으로 형성하는 단계를 포함하고,
    상기 제1 반도체층을 형성하는 단계는,
    상기 기판 상에 제1 반도체층 재료를 3D 성장시키는 단계; 및
    상기 기판 상에 제1 반도체층 재료를 2D 성장시키는 단계를 포함하는 발광 소자 제조 방법.
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