KR102432227B1 - 반도체소자 및 반도체소자 패키지 - Google Patents

반도체소자 및 반도체소자 패키지 Download PDF

Info

Publication number
KR102432227B1
KR102432227B1 KR1020170181125A KR20170181125A KR102432227B1 KR 102432227 B1 KR102432227 B1 KR 102432227B1 KR 1020170181125 A KR1020170181125 A KR 1020170181125A KR 20170181125 A KR20170181125 A KR 20170181125A KR 102432227 B1 KR102432227 B1 KR 102432227B1
Authority
KR
South Korea
Prior art keywords
layer
dopant
semiconductor layer
concentration
semiconductor
Prior art date
Application number
KR1020170181125A
Other languages
English (en)
Other versions
KR20190079142A (ko
Inventor
한대섭
백광선
송영석
Original Assignee
쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 filed Critical 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
Priority to KR1020170181125A priority Critical patent/KR102432227B1/ko
Priority to PCT/KR2018/016619 priority patent/WO2019132490A1/ko
Priority to US16/765,966 priority patent/US11621369B2/en
Publication of KR20190079142A publication Critical patent/KR20190079142A/ko
Application granted granted Critical
Publication of KR102432227B1 publication Critical patent/KR102432227B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/025—Physical imperfections, e.g. particular concentration or distribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

반도체소자는 기판 상에 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체구조물을 포함한다. 반도체구조물 및 제2 도전형 반도체층은 Mg로 이루어진 도펀트를 포함할 수 있다.
제2 도전형 반도체층은 도펀트의 농도에 따라 활성층과 접하는 제1 층, 제1 층 상에 배치되는 제2 층 및 제2 층 상에 배치되는 제3 층을 포함할 수 있다.
제1 층 및 제3 층 각각의 도펀트의 농도는 제1 방향으로 갈수록 증가하고, 제2 층의 도펀트의 농도는 제1 방향으로 갈수록 감소할 수 있다.
활성층은 도펀트에 따라 제4 층 및 제5 층을 포함하고, 제4 층의 도펀트의 농도는 제2 층의 도펀트 농도보다 적을 수 있다.

Description

반도체소자 및 반도체소자 패키지{Semiconductor device and semiconductor device package}
실시예는 반도체소자 및 반도체소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등과 같은 다양한 색을 구현할 수 있다. 발광소자는 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하다. 이러한 발광소자는 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
예를 들어, 발광소자 중에 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
최근 들어, 고효율 LED 수요가 증가함에 광도 개선이 이슈되고 있지만, 아직까지 만족할만한 광도 개선은 구현되지 못하고 있다.
실시예는 광도가 증가될 수 있는 반도체소자 및 반도체소자 패키지를 제공한다.
실시예는 광도가 증가되도록 하기 위해 추가적인 구성이 요구되지 않는 반도체소자 및 반도체소자 패키지를 제공한다.
실시예는 광도 증가에 기여하는 브이피트와 같은 리세스를 그 안에 포함된 도펀트의 농도 변화로 확인할 수 있는 반도체소자 및 반도체소자 패키지를 제공한다.
실시예에 따른 반도체소자는, 기판; 및 상기 기판 상에 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체구조물을 포함한다. 상기 반도체구조물 및 상기 제2 도전형 반도체층은 마그네슘(Mg)으로 이루어진 도펀트를 포함할 수 있다. 상기 제2 도전형 반도체층은 상기 도펀트의 농도에 따라 상기 활성층과 접하는 제1 층, 상기 제1 층 상에 배치되는 제2 층 및 상기 제2 층 상에 배치되는 제3 층을 포함할 수 있다. 상기 제1 층의 상기 도펀트의 농도는 제1 방향으로 갈수록 증가하고, 상기 제2 층의 상기 도펀트의 농도는 상기 제1 방향으로 갈수록 감소하고, 상기 제3 층의 상기 도펀트의 농도는 상기 제1 방향으로 갈수록 증가할 수 있다. 상기 제1 방향은 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층을 향하는 방향이다. 상기 활성층은 상기 도펀트에 따라 제4 층 및 제5 층을 포함하고, 상기 제4 층의 상기 도펀트의 농도는 상기 제2 층의 상기 도펀트 농도보다 적을 수 있다.
실시예에 따른 반도체소자 패키지는, 캐비티를 갖는 몸체; 상기 몸체 내에 제1 및 제2 리드프레임; 및 상기 반도체소자를 포함한다.
실시예에 따르면, 온도, 두께 및 인듐(In) 함량 중 적어도 하나 이상을 조절하여 활성층과 p형 반도체층까지 이어진 브이피트와 같은 리세스가 형성되고 또한 리세스의 사이즈나 밀도도 정밀하게 조절됨으로써, 활성층의 광이 리세스의 경사면을 통해 용이하게 추출될 수 있고 p형 반도체층의 홀이 리세스를 통해 활성층으로 용이하게 주입되어 결국 광 효율이 향상될 수 있다. 이러한 광 추출 효율과 광 효율의 향상에 기인하여 광도가 증가될 수 있다.
실시예에 따르면, 이온분석장치를 이용한 마그네슘 농도의 변화를 토대로 활성층에 형성된 리세스의 형상을 용이하게 파악할 수 있다.
실시예에 따르면, 이온분석장치를 이용하여 활성층에서의 마그네슘 농도의 변화를 파악하는 과정을 지속함으로써 마그네슘 농도가 최저점, 즉 마그네슘 농도가 존재하지 않는 마지막 지점이 활성층 내에 위치되도록 리세스 형상을 제어하여 딥홀 주입 효과(deep-hole injection effect)를 극대화하는 동시에 활성층의 광 추출을 극대화하여 광 효율 향상을 도모하여 광출력 및 동작전압을 개선할 수 있다.
도 1은 제1 실시예에 따른 반도체소자를 도시한다.
도 2는 제3 반도체층을 상세히 도시한다.
도 3은 제5 반도체층을 상세히 도시한다.
도 4는 제5 반도체층의 알루미늄(Al) 함량에 따른 광도를 나타낸다.
도 5는 실시예에 따른 반도체소자에서의 딥홀 주입 모습을 도시한다.
도 6은 제3 반도체층, 제4 반도체층, 활성층 및 제5 반도체층이 리세스를 갖지 않았을 때의 제2 캐리어 프로파일(profile)을 도시한다.
도 7은 각 레이어(layer)가 리세스를 가질 때의 제2 캐리어 프로파일을 도시한다.
도 8은 리세스가 과하게 형성되었을 때의 제2 캐리어 프로파일을 도시한다.
도 9는 활성층의 리세스의 최상측 영역의 사이즈에 따른 마그네슘 농도의 기울기를 도시한다.
도 10은 활성층의 리세스의 깊이에 따른 마그네슘 농도의 기울기를 도시한다.
도 11은 수평형 반도체소자를 도시한다.
도 12는 실시예에 따른 반도체소자 패키지를 도시한다.
이하 상기의 과제를 해결하기 위한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예의 설명에 있어서, 각 구성(element)이 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성이 서로 직접(directly)접촉되거나 하나 이상의 다른 구성이 상기 두 구성 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 구성을 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체소자는 발광소자, 수광소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 적어도 제1 반도체층과 활성층 및 제2 반도체층을 포함하는 반도체구조물을 포함할 수 있다. 실시예에 따른 반도체소자는 발광소자일 수 있다. 발광소자는 제1 캐리어, 즉 전자(electrons)와 제2 캐리어, 즉 정공(holes)이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 밴드갭에너지(Bandgap Energy)에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
발광소자 대신에 반도체 발광소자로 명명될 수도 있다.
이하의 설명에서, 제1 도펀트는 실리콘(Si)이고, 제2 도펀트는 마그네슘(Mg)이며, 제3 도펀트는 카본(C)일 수 있지만, 이에 대해서는 한정하지 않는다.
하기에서 설명되겠지만, 도 7에 도시한 바와 같이, 제5 반도체층(23)은 제1 층(101) 및 제2 층(103)을 포함할 수 있다. 제2 반도체층(25)는 제3 층(105)를 포함할 수 있다. 활성층(21)은 제1 리세스(22)를 가질 수 있다. 활성층(21)은 제1 리세스(22)에 형성된 제4 층(107) 및 제5 층(109)를 포함할 수 있다. 예컨대, 제4 층(107)은 제1 층(101)과 접할 수 있다.
예컨대, 제1 내지 제5 층(101, 103, 105, 107, 109)은 마그네슘으로 이루어진 도펀트를 포함할 수 있다. 제1 내지 제5 층(101, 103, 105, 107, 109) 각각은 마그네슘 의 도핑 농도의 변화에 따라 정의될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 층(101)의 도펀트의 농도는 제1 방향으로 갈수록 증가하고, 제2 층(103)의 도펀트의 농도는 제1 방향으로 갈수록 감소하고, 제3 층(105)의 도펀트의 농도는 제1 방향으로 갈수록 증가할 수 있다.
제2 반도체층(25)와 제4 반도체층(23)은 제2 도전형 반도체층이라 명명될 수 있다. 제2 도전형 반도체층에는 제2 반도체층(25)와 제4 반도체층(23) 이외에 다른 반도체층이 적어도 하나 이상 추가될 수도 있지만, 이에 대해서는 한정하지 않는다. 아울러, 제1 반도체층(15), 제3 반도체층(17) 및 제4 반도체층(19)는 제1 도전형 반도체층이라 명명될 수 있다.
앞서 정의된 제1 방향은 제1 도전형 반도체층에서 제2 도전형 반도체층을 향하는 방향일 수 있다.
예컨대, 제1 내지 제5 층(101, 103, 105, 107, 109) 각각의 층에서의 도펀트의 농도는 서로 상이한 기울기를 가질 수 있다.
활성층(21)에서 제1 리세스(22)에 배치된 제4 층(107) 및 제5 층(109)를 제외한 나머지 영역에는 마그네슘으로 이루어진 도펀트가 포함되지 않을 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제4 층(107)의 도펀트의 농도는 제2 층(103)의 도펀트 농도보다 적을 수 있다. 예컨대, 제2 층(103)의 도펀트의 최고 농도는 제4 층(107)의 도펀트의 최고 농도보다 10배 이상 1000배 이하일 수 있다. 예컨대, 제4 층(107)의 도펀트의 농도와 제2 층(103)의 도펀트의 농도는 10배 이상 차이가 날 수 있다.
예컨대, 제5 층(109)의 도펀트의 농도는 0일 수 있다. 즉, 제1 리세스(22)의 제5층(109)에는 마그네슘이 존재하지 않을 수 있다.
예컨대, 제4 층(107)의 도펀트의 농도는 제1 방향에 반대방향인 제2 방향으로 갈수록 감소할 수 있다.
예컨대, 제1 층(101)의 도펀트의 농도 기울기와 제4 층(107)의 도펀트의 농도 기울기는 상이할 수 있다.
예컨대, 제4 층(107)의 도펀트의 농도 기울기는 제1 층(101)의 도펀트의 농도 기울기보다 작을 수 있다.
예컨대, 제1 층(101)의 도펀트의 최소 농도는 제4 층(107)의 도펀트의 최대 농도와 동일할 수 있다.
예컨대, 제1 리세스(22)의 사이즈는 제1 방향을 따라 커질 수 있다. 예컨대, 제1 리세스(22)의 깊이가 동일한 경우 제1 리세스(22)의 최상측 영역의 사이즈에 따라 제2 방향에 따른 도펀트의 농도 기울기는 달라질 수 있다. 예컨대, 제1 리세스(22)의 최상측 영역의 사이즈가 동일한 경우 제1 리세스(22)의 깊이에 따라 제2 방향에 따른 도펀트의 농도 기울기는 달라질 수 있다.
예컨대, 제1 리세스(22)의 최상측 영역에서의 도펀트의 농도는 제2 층(103)에서의 도펀트의 최저 농도보다 적을 수 있다.
예컨대, 제1 리세스(22)의 깊이는 활성층(21)의 두께보다 작을 수 있다.
예컨대, 제1 도전형 반도체층은 제2 리세스(18)를 포함하고, 제2 리세스(18)는 제1 방향에 따라 제1 리세스(22)와 중첩될 수 있다.
(반도체소자 구조)
도 1은 제1 실시예에 따른 반도체소자를 도시한다.
도 1을 참조하면, 제1 실시예에 따른 반도체소자(10)는 제1 반도체층(15), 제1 반도체층(15) 상에 배치되는 활성층(21) 및 활성층(21) 상에 배치되는 제2 반도체층(25)를 포함할 수 있다. 제1 실시예에 따른 반도체소자(10)는 제1 반도체층(15)와 활성층(21) 사이에 배치되는 제3 반도체층(17) 및 제4 반도체층(19)와 활성층(21)과 제2 반도체층(25) 사이에 배치되는 제5 반도체층(23)을 더 포함할 수 있다.
제5 반도체층(23)은 제1 층(101) 및 제2 층(103)을 포함할 수 있다. 제2 반도체층(25)는 제3 층(105)를 포함할 수 있다. 활성층(21)은 제1 리세스(22)를 가질 수 있다. 활성층(21)은 제1 리세스(22)에 형성된 제4 층(107) 및 제5 층(109)를 포함할 수 있다. 예컨대, 제4 층(107)은 제1 층(101)과 접할 수 있다.
제1 리세스(22)는 활성층(21), 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 제3 반도체층(17)의 저점이나 그 위에서 종료될 수 있다. 즉, 제3 반도체층(17)의 저점이나 그 위의 지점에서 리세스(22)의 사이즈는 0이 될 수 있다.
제1 반도체층(15), 제3 반도체층(17) 및 제4 반도체층(19)는 제1 도전형 반도체층이라 명명되고, 제2 반도체층(25)와 제4 반도체층(23)은 제2 도전형 반도체층이라 명명될 수 있다.
제1 반도체층(15), 활성층(21) 및 제2 반도체층(25)은 반도체구조물을 구성할 수 있다. 반도체구조물은 반도체구조물로 명명될 수도 있다. 이러한 반도체구조물에 전기신호가 공급되는 경우, 그 전기신호에 상응하는 광이 생성되어 반도체구조물로부터 발광될 수 있다. 광의 세기는 전기신호의 세기에 비례할 수 있다.
제1 반도체층(15)은 예컨대, n형 반도체층이고, 제2 반도체층(25)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. n형 반도체층에는 다수 캐리어(majority, 이하, 제1 캐리어라 함)로서, 예컨대 전자가 포함될 수 있다. p형 반도체층에는 다수 캐리어(이하, 제2 캐리어라 함)로서, 예컨대 정공이 포함될 수 있다.
반도체구조물에 전기신호가 공급되는 경우, 제1 반도체층(15)의 제1 캐리어와 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입될 수 있다. 활성층(21)에서 제2 캐리어와 제1 캐리어가 재결합(recombination)되어, 활성층(21)의 밴드갭에너지에 상응하는 파장영역의 광을 방출할 수 있다. 밴드갭에너지는 화합물 반도체 물질에 따라 결정될 수 있다. 예컨대, 활성층(21)의 화합물 반도체 물질에 따라 자외선 광 내지 적외선 광이 발광될 수 있다.
반도체구조물 아래, 반도체구조물 위 및/또는 반도체구조물 안에 전기적 및 광학적 특성을 향상시키기 위해 하나 이상의 레이어가 추가될 수 있다.
예컨대, 제1 반도체층(15) 아래에 버퍼층(13)이 배치될 수 있다. 예컨대, 제1 반도체층(15)과 활성층(21) 사이에 제3 반도체층(17) 및 제4 반도체층(19)이 배치될 수 있다. 예컨대, 활성층(21)과 제2 반도체층(25) 사이에 제5 반도체층(23)이 배치될 수 있다.
제3 반도체층(17)은 중간 온도(MT: middle temperature) 층일 수 있다. 여기서, 중간 온도란 제3 반도체층(17)을 구성하기 위한 온도일 수 있으며, 제3 반도체층(17)의 성장온도는 제1 반도체층(15)의 성장온도보다 낮을 수 있다.
제3 반도체층(17)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 각 서브반도체층(도 2의 17a, 17b 참조)의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 다수의 리세스(recess, 18)가 형성될 수 있고, 예시적으로 리세스(18)의 측면은 브이피트(V-pit)의 형상을 가질 수 있다.
제3 반도체층(17)에 형성된 리세스(18)에 대응되어 제4 반도체층(19), 활성층(21) 및 제5 반도체층(23) 또한 리세스가 형성될 수 있다. 제4 반도체층(19)의 리세스, 활성층(21)의 리세스(22) 및 제5 반도체층(23)의 리세스 각각은 제3 반도체층(17)에 형성된 리세스(18)에 대응되는 형상을 가질 수 있다. 즉, 제3 반도체층(17)에 형성된 리세스(18)가 브이피트 형상을 갖는 것과 마찬가지로, 제4 반도체층(19)의 리세스, 활성층(21)의 리세스 및 제5 반도체층(23)의 리세스 또한 브이피트 형상을 가질 수 있다.
도 1에 도시한 바와 같이, 제3 반도체층(17)의 리세스(18)의 최저점은 제3 반도체층(17)의 하면에 위치될 수 있다.
제4 반도체층(19)는 제3 반도체층(17)의 리세스(18)에 대응되는 리세스를 가질 수 있다. 제4 반도체층(19)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다.
활성층(21)은 제3 반도체층(17)의 리세스(18) 또는 제4 반도체층(19)의 리세스에 대응되는 리세스(22)를 가질 수 있다.
활성층(21)의 일부 영역은 제4 반도체층(19)의 리세스 내에 배치될 수 있다. 또한, 활성층(21)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다.
제5 반도체층(23)은 활성층(21)의 리세스(22)에 대응되는 리세스를 가질 수 있다. 제5 반도체층(23)의 일부 영역은 활성층(21)의 리세스(22) 내에 배치될 수 있다. 또한, 제5 반도체층(23)의 일부 영역은 제4 반도체층(19)의 리세스 내에 배치될 수 있다. 아울러, 제5 반도체층(23)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다.
한편, 제2 반도체층(25)의 일부 영역은 제5 반도체층(23)의 리세스 내에 배치될 수 있다. 또한, 제2 반도체층(25)의 일부 영역은 활성층(21)의 리세스(22) 내에 배치될 수 있다. 또한, 제2 반도체층(25)의 일부 영역은 제4 반도체층(19)의 리세스 내에 배치될 수 있다. 아울러, 제2 반도체층(25)의 일부 영역은 제3 반도체층(17)의 리세스(18) 내에 배치될 수 있다. 따라서, 제2 반도체층(25)의 일부 영역은 제5 반도체층(23), 활성층(21) 및 제4 반도체층(19)을 관통하여 제3 반도체층(18)의 리세스(18)에 배치될 수 있다. 다시 말해, 제2 반도체층(25)의 일부 영역은 제5 반도체층(23), 활성층(21), 제4 반도체층(19) 및 제3 반도체층(18)에 배치될 수 있다.
이러한 경우, 활성층(21)의 리세스(22)에는 제2 도펀트의 농도에 따라 구분된 제4 및 제5 층(도 7의 107, 19)이 배치될 수 있다.
하기에서 설명되겠지만, 도 7에 도시한 바와 같이, 제4 층(107)은 제2 도펀트를 포함하고, 제5 층(109)는 제2 도펀트를 포함하지 않을 수 있지만, 이에 대해서는 한정하지 않는다. 또한, 제4 층(107)에 포함되는 제2 도펀트의 농도는 활성층(21)의 상측에서 하측으로 갈수록 감소될 수 있다.
제4층(107)의 제2 도펀트는 제2 반도체층(25)에 포함된 도펀트와 동일할 수 있다. 또한, 제4층(107)의 제2 도펀트는 제2 반도체층(25)에 포함된 도펀트가 활성층(21)의 리세스(22) 내에 확산(diffusion)되어 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제5 반도체층(23)의 리세스의 최저점, 활성층(21)의 리세스(22)의 최저점 및 제4 반도체층(19)의 리세스의 최저점은 모두 제3 반도체층(17)의 리세스(18)의 최저점과 일치될 수 있다. 이러한 경우, 제2 반도체층(25)의 일부 영역의 최저점은 제1 반도체층(15)의 상면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
도 1에 도시한 바와 같이, 제4 반도체층(19)의 일부 영역, 활성층(21)의 일부 영역 및 제5 반도체층(23)의 일부 영역은 제3 반도체층(17)에 형성된 리세스(18) 내에 배치되지 않고, 제2 반도체층(25)의 일부 영역이 제3 반도체층(17)에 형성된 리세스(18)에 배치될 수도 있다. 이러한 경우, 제2 반도체층(25)의 일부 영역이 제3 반도체층(17)에 형성된 리세스(18)의 저점에 접할 수 있다.
리세스(18)는 제3 반도체층(17)의 하부로부터 상부로 갈수록 점점 더 커지는 사이즈 또는 폭을 가질 수 있다. 리세스(18)의 측면은 직선 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
제4 반도체층(19)은 응력완화층(strain relaxation layer) 또는 전류확산층(CSL: Current Spreading Layer)일 수 있다. 제4 반도체층(19)은 수평 방향을 따라 전류를 신속히 확산시킬 수 있다. 제4 반도체층(19)은 응력을 완화시켜 반도체소자(10)의 크랙(crack)과 같은 불량을 방지할 수 있다.
제5 반도체층(23)은 캐리어차단층(EBL: Electron Blocking Layer)일 수 있다, 제5 반도체층(23)은 제1 반도체층(15)에서 활성층(21)으로 주입된 제1 캐리어가 활성층(21)을 지나 제2 반도체층(25)으로 이동되지 않도록 차단시킬 수 있다.
통상적으로, 제1 캐리어의 이동도는 제2 캐리어의 이동도보다 10배 내지 1000배 높을 수 있다. 따라서, 제1 반도체층(15)으로부터 활성층(21)으로 주입된 제1 캐리어가 제2 반도체층(25)으로부터 활성층(21)으로 주입된 제2 캐리어와 재결합될 확률에 비해 활성층(21)을 지나 제2 반도체층(25)으로 주입되어 비발광성 재결합이 이루어질 확률이 높을 수 있다. 이와 같이, 제1 캐리어가 활성층(21)에서 재결합되는데 사용되지 못하고 제2 반도체층(25)으로 주입되어 비발광성 재결합이 이루어질 확률이 높을수록 광 생성 효율이 낮아져 결국 광도가 저하될 수 있다.
따라서, 활성층(21)과 제2 반도체층(25) 사이에 제5 반도체층(23)이 배치됨으로써, 제1 반도체층(15)으로부터 활성층(21)으로 주입된 제1 캐리어가 더 이상 제2 반도체층(25)으로 이동되지 않게 되어, 광도가 증가될 수 있다.
이러한 반도체층들, 즉 버퍼층(13), 제1 내지 제5 반도체층(15, 25, 17, 19, 23) 및 활성층(21)은 기판(11) 상에 배치될 수 있다. 다시 말해, 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)은 기판(11) 상에 순차적으로 증착 공정에 의해 성장될 수 있다. 즉, 증착 장비의 챔버 내에 기판(11)이 로딩된 후, 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)이 순차적으로 성장될 수 있다. 이와 같이 성장되어 제1 실시예에 따른 반도체소자(10)가 제조될 수 있다. 이후, 증착 장비의 챔버 내에서 기판(11)이 꺼내질 수 있다.
증착 장비로는 예컨대, MOCVD(Metal Organic Chemical Vapor Deposition) 장비, CVD 장비(Chemical Vapor Deposition), PECVD 장비(Plasma-Enhanced Chemical Vapor Deposition), MBE 장비(Molecular Beam Epitaxy), HVPE 장비(Hydride Vapor Phase Epitaxy)가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
(반도체소자(10)의 물질특성)
기판(11)은 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)을 성장시키는 한편 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)을 지지하는 역할을 할 수 있다.
이를 위해, 기판(11)은 3-5족 또는 2-6족 화합물 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 기판(11)은 예컨대, 적어도 제1 반도체층(15)과 격자 상수가 유사하고 열적 안정성을 갖는 재질로 형성될 수 있다.
예컨대, 기판(11)은 전도성 기판 또는 절연성 기판일 수 있다. 예컨대, 기판(11)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
버퍼층(13)은 기판(11) 상에 배치될 수 있다. 버퍼층(13)은 기판(11)과 제1 반도체층(15) 사이의 격자 상수 차이를 완화시켜주는 역할을 할 수 있다. 격자 상수에 의해 기판(11)과 제1 반도체층(15) 사이의 격자 상수 차이가 완화되므로, 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제5 반도체층(23) 및 제2 반도체층(25)이 불량 없이 안정적으로 성장될 수 있다. 버퍼층(13)은 3-5족 또는 2-6족 화합물 반도체 물질을 포함할 수 있다.
제1 반도체층(15)은 버퍼층(13) 상에 배치될 수 있다. 버퍼층(13)이 생략되는 경우, 제1 반도체층(15)은 기판(11) 상에 배치될 수 있다.
제1 반도체층(15)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체층(15)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP 및 AlGaInP로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 반도체층(15)은 대략 1㎛ 내지 대략 10㎛의 두께를 가질 수 있다.
제1 반도체층(15)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제1 반도체층(15)의 도핑 농도, 예컨대 실리콘 농도는 대략 5×1018cm-3 내지 대략 3×1019cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피(epi) 품질이 개선될 수 있다.
제1 반도체층(15)은 활성층(21)에 제1 캐리어를 제공하여 줄 수 있다.
제1 반도체층(15)은 카본(C, carbon)를 포함할 수 있다. 제1 반도체층(15)의 카본(C) 농도는 1×1016cm-3 내지 4×1016cm-3이하일 수 있다. 제1 반도체층(15)의 카본(C) 농도가 1×1016cm-3 이상인 경우, 반도체소자의 신뢰성이 개선되고, 제1 반도체층(15)의 카본(C) 농도가 4×1016cm-3이하인 경우 동작전압이 개선될 수 있다.
제3 반도체층(17)은 제1 반도체층(15) 상에 배치되고, 제4 반도체층(19)은 제3 반도체층(17) 상에 배치될 수 있다.
제3 반도체층(17)과 제4 반도체층(19) 각각은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체층(17)과 제4 반도체층(19) 각각은 다수의 층으로 이루어진 초격자구조(superlattice structure)를 가질 수 있다. 예컨대, 제3 반도체층(17)과 제4 반도체층(19) 각각은 반복적으로 적층되는 InGaN/GaN 구조 또는 InGaN/AlGaN 구조를 포함할 수 있고, 이에 한정하지 않는다.
제3 반도체층(17)의 인듐 함량은 대략 1% 내지 대략 3%일 수 있다. 이러한 함량 범위에 의해 브이피트와 같은 리세스(18)가 보다 용이하게 형성될 수 있고 균일한 두께의 막질이 얻어질 수 있다.
제4 반도체층(19)이 응력완화층으로 사용되는 경우, 인듐 함량은 대략 3% 내지 대략 6%일 수 있다. 이러한 함량 범위에 의해 전류가 신속히 확산될 수 있다,
제4 반도체층(19)이 전류확산층으로 사용되는 경우, 인듐 함량은 대략 6% 내지 대략 12%일 수 있다. 이러한 함량 범위에 의해 응력이 완화되어 반도체소자(10)의 크랙(crack)과 같은 불량이 방지될 수 있다.
제4 반도체층(19)에 응력완화층과 전류확산층 중 하나만 포함될 수도 있고, 응력완화층과 전류확산층이 모두 포함될 수도 있다.
제3 반도체층(17)의 두께는 대략 130nm 내지 대략 170nm일 수 있다.
제3 반도체층(17)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제3 반도체층(17)의 도핑 농도, 예컨대 실리콘 농도는 대략 8×1017cm-3 내지 대략 2×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제4 반도체층(19)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제4 반도체층(19)의 도핑 농도, 예컨대 실리콘 농도는 대략 1×1017cm-3 내지 대략 1×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제3 반도체층(17)은 카본을 포함할 수 있다. 제3 반도체층(17)의 카본 농도는 대략 6×1016cm-3이하일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제4 반도체층(19)은 카본을 포함할 수 있다. 제4 반도체층(19)의 카본 농도는 대략 6×1016cm-3이하일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제3 반도체층(17)에서 카본 농도와 실리콘 농도의 비율은 대략 1:80 내지 대략 1: 200일 수 있다.
카본 농도와 실리콘 농도의 비율이 1:80 이상인 경우, 카본(C)의 저항이 실리콘(Si)에 의해 상쇄되어 동작전압이 개선될 수 있다. 카본 농도와 실리콘 농도의 비율이 1:200 이하인 경우 제1 반도체층(15)에서 생성된 제1 캐리어의 이동이 실리콘 에 의해 방해되지 않아 광도가 증가될 수 있다.
도시되지 않았지만, 제3 반도체층(17)과 활성층(21) 사이 또는 제4 반도체층(19)과 활성층(21) 사이에 제1 반도체층(15)에서 생성된 제1 캐리어의 주입을 용이하게 하여 주는 전자주입층이 더 배치될 수 있다.
활성층(21)은 제1 반도체층(15), 제3 반도체층(17) 또는 제4 반도체층(19) 상에 배치될 수 있다.
활성층(21)은 제1 반도체층(15)과 제2 반도체층(25) 사이에 공급된 전기신호를 빛으로 변환하는 전계 발광(EL: Electro Luminescence)을 수행할 수 있다. 즉, 활성층(21)은 전기신호에 응답하여 특정 파장영역의 광을 생성할 수 있다. 이러한 특정 파장영역의 광은 스스로 생성되지 않고, 제1 반도체층(15)과 제2 반도체층(25) 사이에 전기신호가 인가될 때 생성될 수 있다.
활성층(21)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(21)은 우물층과 배리어층을 한 쌍으로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다.
우물층과 배리어층의 반복주기는 반도체소자(10)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다. 예컨대, 활성층(21)은 예컨대, 1쌍 내지 20쌍의 우물층과 배리어층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
활성층(21)은 예를 들면, InGaN/InGaN, InGaN/GaN, InGaN/AlGaN과 같은 우물층과 배리어층을 포함할 수 있다.
활성층(21)의 인듐 함량은 대략 12% 내지 대략 16%일 수 있다. 이러한 함량 범위에 의해 주발광 피크 파장의 광, 예컨대 청색 파장의 광이 생성될 수 있다.
우물층은 대략 1nm 내지 대략 10nm의 두께를 가지고, 배리어층은 대략 1nm 내지 대략 20nm의 두께를 가질 수 있다.
p형 도펀트는 활성층(21)의 우물층 및/또는 배리어층에 포함될 수 있다.
제5 반도체층(23)은 활성층(21) 상에 배치될 수 있다. 제5 반도체층(23)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제5 반도체층(23) 각각은 다수의 층으로 이루어진 초격자구조(superlattice structure)를 가질 수 있다. 예컨대, 제5 반도체층(23) 각각은 반복적으로 적층되는 AlGaN/GaN 구조를 포함할 수 있고, 이에 한정하지 않는다.
예컨대, 제5 반도체층(23)의 알루미늄 함량은 대략 15% 내지 대략 24%일 수 있다. 이러한 함량 범위에 의해 제1 캐리어의 차단성능이 향상되고 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입되는 주입 효율이 향상될 수 있다.
제5 반도체층(23)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 제5 반도체층(23)의 도핑 농도, 예컨대 제2 도펀트의 농도는 대략 5×1018cm-3 내지 대략 1×1020cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 동작전압이 개선되며 광출력이 향상될 수 있다.
도시되지 않았지만, 활성층(21)과 제5 반도체층(23) 사이에 제2 반도체층(25)에서 생성된 제2 캐리어의 주입을 용이하여 하여 주는 정공주입층이 더 배치될 수 있다. 예컨대, 정공주입층은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25)은 활성층(21) 또는 제5 반도체층(23) 상에 배치될 수 있다. 제2 반도체층(25)은 활성층(21)에 제2 캐리어를 제공하여 줄 수 있다.
제2 반도체층(25)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 반도체층(25)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP 및 AlGaInP로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25)은 대략 1㎛ 이하의 두께를 가질 수 있다.
제2 반도체층(25)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 제2 반도체층(25)의 도핑 농도, 예컨대 제2 도펀트의 농도는 대략 5×1018cm-3 내지 대략 5×1020cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 동작전압이 개선되며 광출력이 향상될 수 있다.
(제3 반도체층의 상세 구조)
도 2는 제3 반도체층을 상세히 도시한다.
도 2를 참조하면, 제3 반도체층(17)은 제1 내지 제3 쌍으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제3 반도체층(17)은 3개의 쌍 이상도 가능하다.
제1 내지 제3 쌍 각각은 제1 서브반도체층(17a)과 제2 서브반도체층(17b)을 포함할 수 있다. 이에 따라, 제1 쌍의 제2 서브반도체층(17b)의 상면은 제2 쌍의 제1 서브반도체층(17a)의 하면과 접하고, 제2 쌍의 제2 서브반도체층(17b)의 상면은 제3 쌍의 제1 서브반도체층(17a)의 하면과 접할 수 있다.
예컨대, 제1 쌍의 제1 서브반도체층(17a)의 하면은 제1 반도체층(15)의 상면과 접하고, 제3 쌍의 제2 서브반도체층(17b)의 상면은 제4 반도체층(19)의 하면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브반도체층(17a)은 GaN일 수 있다. 예컨대, 제2 서브반도체층(17b)은 InGaN일 수 있다. 즉, 제1 서브반도체층(17a)에는 In이 포함되고, 제2 서브반도체층(17b)은 In이 포함되지 않을 수 있다. 이에 따라, 제3 반도체층(17)에는 주기적으로, 예컨대 쌍 단위로 In이 포함될 수 있다.
제3 반도체층(17)은 상에 대략 830℃ 내지 대략 870℃의 온도에서 제1 반도체층(15) 상에 성장될 수 있다.
예컨대, MOCVD 장비의 챔버 내에 트리메틸갈륨(TMG) 가스와 질소(N2) 가스가 주입되고 있는 상태에서 In이 주기적으로 주입되도록 함으로써, 제1 내지 제3 쌍 각각의 제1 서브반도체층(17a) 및 제2 서브반도체층(17b)이 성장될 수 있다. In이 주입되지 않는 경우 TMG 가스와 질소 가스에 의해 GaN를 포함하는 제1 서브반도체층(17a)이 성장되고, In이 주입되는 경우 TMG 가스 및 질소 가스에 In이 혼합되어 InGaN을 포함하는 제2 서브반도체층(17b)이 성장될 수 있다.
예컨대, 제1 서브반도체층(17a)의 두께(T1)는 대략 15nm 내지 대략 40nm일 수 있다. 예컨대, 제2 서브반도체층(17b)의 두께(T2)는 대략 2nm 내지 대략 5nm일 수 있다.
제2 서브반도체층(17b)의 두께와 제1 서브반도체층(17a)의 두께의 비율은 대략 1:3 내지 대략 1:8일 수 있다. 이러한 범위에서, 제3 반도체층(17)의 수직 방향과 수평 방향으로의 성장 속도가 제어되어 브이피트와 같은 리세스(18)가 용이하게 형성될 수 있다.
리세스(18)의 최저점은 제1 쌍의 제1 서브반도체층(17a)의 하면과 일치될 수 있다.
예컨대, 법선을 기준으로 리세스(18)의 경사면의 기울기의 각도는 θ1일 수 있다. 리세스(18)의 경사면의 기울기의 각도(θ1)는 5° 내지 30°이상일 수 있다. 5° 이상의 기울기 각도에서 광도가 증가될 수 있다. 30° 이상의 기울기를 가지면 더욱 더 좋겠지만, 제3 반도체층(17)의 두께 대비 기울기의 각도(θ1)를 확장하는 데에는 한계가 있을 수 있다.
제2 서브반도체층(17b)의 두께와 제1 서브반도체층(17a)의 두께의 비율이 1:3 미만이거나 1:8을 초과하는 경우, 리세스(18)의 배치 밀도(density)나 리세스(18)의 경사면의 기울기가 달라져 반도체소자(10)의 광출력, 동작전압, ESD(Electro Static Discharge) 특성이 저하될 수 있다. 배치 밀도는 리세스(18)의 분포 확률일 수 있다.
도면에서 리세스(18)는 제1 쌍의 제2 서브반도체층(17b)에서 시작되는 것으로 도시되고 있지만, 리세스(18)의 시작 위치는 다양하게 변경 가능하다.
제3 반도체층(17)의 리세스(18)는 반도체소자(10)의 전기적 및 광학적 특성을 개선할 수 있다. 하지만, 리세스(18)가 과도하게 배치되는 경우 즉, 리세스(18) 배치 밀도가 과도한 경우, 반도체소자(10)의 전기적 및 광학적 특성 및 신뢰성이 저하될 수 있다. 따라서, 리세스(18)의 배치 밀도(density) 및 크기(size)를 제어함으로써, 반도체소자(10)의 광학적, 전기적 특성을 향상시키고 신뢰성도 확보할 수 있다.
도 2에 도시한 바와 같이, 리세스(18)의 폭(W1) 또는 사이즈는 제3 반도체층(17)의 하부에서 상부로 갈수록 커질 수 있다. 이러한 경우, 제3 쌍의 제2 서브반도체층(17b)의 최상부 영역에서 리세스(18)의 최대 폭(W1)이 얻어질 수 있다.
제1 반도체층(15)은 예컨대 대략 1000℃ 내지 1,100℃의 온도에서 성장될 수 있다. 이러한 경우, 제3 반도체층(17)은 제1 반도체층(15)의 온도보다 낮은 온도, 즉 대략 830℃ 내지 대략 870℃의 온도에서 성장될 수 있다. 또한, 제3 반도체층(17)의 각 쌍에 포함된 제1 및 제2 서브반도체층(17a, 17b)은 서로 상이한 두께로 성장될 수 있다. 아울러, 제3 반도체층(17)의 각 쌍의 제1 및 제2 서브반도체층(17a, 17b)에 In이 선택적으로 함유될 수 있다. 따라서, 온도 조절, 두께 조절 및 인듐 함량의 조절을 통해 제3 반도체층(17)의 제1 서브반도체층(17a)과 제2 서브반도체층(17b)이 주기적으로 성장됨에 따라, 브이피트와 같은 리세스(18)가 용이하게 그리고 정밀하게 형성될 수 있다.
(제5 반도체층의 상세 구조)
도 3은 제5 반도체층을 상세히 도시한다.
도 3을 참조하면, 제5 반도체층(23)은 제1 내지 제3 쌍으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 내지 제3 쌍 각각은 제1 서브반도체층(23a)과 제2 서브반도체층(23b, 23c, 23d)을 포함할 수 있다. 이에 따라, 제1 쌍의 제2 서브반도체층(23b)의 상면은 제2 쌍의 제1 서브반도체층(23a)의 하면과 접하고, 제2 쌍의 제2 서브반도체층(23c)의 상면은 제3 쌍의 제1 서브반도체층(23a)의 하면과 접할 수 있다.
예컨대, 제1 쌍의 제1 서브반도체층(23a)의 하면은 활성층(21)의 상면과 접하고, 제3 쌍의 제2 서브반도체층(23d)의 상면은 제2 반도체층(25)의 하면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브반도체층(23a)은 GaN이고, 제2 서브반도체층(23b, 23c, 23d)은 AlGaN일 수 있다.
제1 쌍 내지 제3 쌍 각각의 제2 서브반도체층(23b, 23c, 23d)의 알루미늄 함량은 상이할 수 있다.
예컨대, 제1 쌍의 제2 서브반도체층(23b)은 AlxGa1-xN/GaN을 포함하고, 제2 쌍의 제2 서브반도체층(23c)은 AlyGa1-yN을 포함하며, 제3 쌍의 제2 서브반도체층(23d)은 AlzGa1-zN을 포함할 수 있다. 이러한 경우, x, y, z는 하기의 수학식 1과 수학식 2의 관계가 성립한다.
[수학식 1]
y=x-0.03,
[수학식 2]
z=y-0.03
x는 0.21 내지 0.24일 수 있다.
예를 들어, x가 0.24인 경우, 제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 24%이고, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 21%일 수 있고, 제3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 18%일 수 있다.
예를 들어, x가 0.21인 경우, 제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 21%, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 18%, 3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 15%일 수 있다.
따라서, 제5 반도체층(23)의 제1 내지 제3 쌍 각각의 제2 서브반도체층(23b, 23c, 23d)의 알루미늄 함량은 대략 15% 내지 대략 24% 범위 내에서 조절될 수 있다. 이러한 함량 범위에 의해 제1 캐리어의 차단성능이 향상되고 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입되는 주입 효율이 향상될 수 있다.
알루미늄 함량에 따라 반도체소자(10)의 광도(Po)를 달라지는데, 이는 도 4에 나타내어진다.
도 4는 제5 반도체층의 알루미늄 함량에 따른 광도를 나타낸다.
도 4를 참조하면, 알루미늄 함량이 24%일 때 광도(Po)가 가장 높고, 알루미늄 함량이 24%를 기준으로 감소되거나 증가되는 경우 광도(Po)가 낮아지는 것을 확인할 수 있다.
제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 대략 21% 내지 24%이고, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 대략 18% 내지 대략 21%이며, 제3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 대략 15% 내지 대략 18%일 수 있다. 상술한 바와 같이, 제2 쌍 및 제3 쌍 각각의 제2 서브반도체층(23c, 23d)의 알루미늄 함량은 수학식 1과 수학식 2에 의해 결정될 수 있다.
알루미늄 함량이 21% 미만인 경우, 활성층(21)에서 제2 반도체층(25)로 제1 캐리어가 오버플로우(overflow)되어 누설 전류에 따른 광손실이 발생될 수 있다. 알루미늄 함량이 24%를 초과한 경우, 제2 반도체층(25)에서 주입되는 제2 캐리어가 활성층(21)으로 용이하게 주입되지 않아 동작전압이 상승될 수 있다.
한편, 활성층(21)에 형성된 리세스(22) 에 의해 딥홀 주입 효과가 나타날 수 있다.
도 5는 실시예에 따른 반도체소자에서의 딥홀 주입 모습을 도시한다.
도 5 및 도 7에 도시한 바와 같이, 활성층(21)은 리세스(22)를 가질 수 있다. 이러한 활성층(21)는 제3 반도체층(17)에 의해 형성된 리세스(18)에 대응되어 형성될 수 있다.
활성층(21) 상에 제5 반도체층(23) 및 제2 반도체층(25)이 순차적으로 배치될 수 있다.
제4 층(107) 내에 제2 반도체층(25)의 일부 영역이 배치될 수 있다. 즉, 리세스(21) 내에 제4 층(107) 및 제5 층(109)이 배치될 수 있다.
전기신호가 인가되는 경우, 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입될 수 있다. 제5 반도체층(23)은 상술한 바와 같이, 제1 반도체층(15)의 제1 캐리어가 활성층(21)을 경유하여 제2 반도체층(25)으로 이동되는 것을 차단하는 한편 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 용이하게 주입되도록 할 수 있다.
제2 반도체층(25)의 제2 캐리어는 제2 반도체층(25)으로부터 활성층(21)으로 주입될 수 있다.
아울러, 리세스(22)에 배치된 제4 층(107)에서도 제2 캐리어가 생성될 수 있다. 리세스(22)에 배치된 제4 층(107) 에서 생성된 제2 캐리어 또한 제4 층(107)의 경사면을 통해 활성층(21)으로 주입될 수 있다.
상술한 바와 같이, 제1 캐리어의 이동도는 제2 캐리어의 이동도보다 매우 빠르므로, 동일 시간 내에 활성층(21)에 제2 캐리어보다 제1 캐리어가 더 많이 주입될 수 있다. 이러한 경우, 제2 캐리어에 대응되는 제1 캐리어만이 재결합에 의해 광 생성에 기여하므로, 많은 제1 캐리어는 재결합을 위해 제2 반도체층(25)에서 주입되는 제2 캐리어를 기다려야 한다.
하지만, 실시예는 제2 반도체층(25)의 제2 캐리어가 수직 방향을 따서 활성층(21)으로 주입될 뿐만 아니라 제4 층(107)의 경사면을 통해서도 활성층(21)으로 주입되므로, 보다 많은 제2 캐리어들이 활성층(21)으로 주입될 수 있다.
따라서, 활성층(21)에 보다 많은 제2 캐리어가 주입되어 동일 시간 내에 제1 캐리어와 제2 캐리어의 재결합율이 증가됨으로써, 광 효율이 향상되고 광도가 증가될 수 있다.
통상 브이피트와 같은 리세스는 사이즈가 매우 작아 해당 반도체소자에 리세스 존재하는지 여부를 확인하기가 어렵다.
실시예는 제2 반도체층(25)의 도펀트의 농도 변화를 통해 리세스를 용이하게 확인할 수 있을 뿐만 아니라 그 리세스의 사이즈나 깊이도 확인할 수 있다.
도 6 내지 도 8을 참고하여 리세스 확인 방법을 상세히 설명한다.
도 6 내지 도 8에 도시한 바와 같이, 상술한 바와 같이 제조된 반도체소자(10)에 대해 이차이온분석장치를 이용한 이온 검출 방법에 의해 각 레이어의 함유량이나 도핑농도가 검출될 수 있다.
도 6은 각 레이어, 즉 제3 반도체층, 제4 반도체층(19), 활성층(21) 및 제5 반도체층(23)이 리세스를 갖지 않았을 때의 제2 캐리어 프로파일(profile)을 도시한다.
도 7은 각 레이어가 리세스를 가질 때의 제2 캐리어 프로파일을 도시하고, 도 8은 리세스가 과하게 형성되었을 때의 제2 캐리어 프로파일을 도시한다. 제2 캐리어 프로파일에서 제2 캐리어로는 마그네슘이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제2 캐리어로는 제2 반도체층(25)에 도핑되는 다른 p형 도펀트가 동일하게 적용될 수 있다.
상술한 바와 같이, 제5 반도체층(23)과 제2 반도체층(25) 각각은 마그네슘과 같은 p형 도펀트를 포함할 수 있다.
이러한 경우, 도 6에 도시한 바와 같이, 제2 도펀트의 농도는 제5 반도체층(23)과 제2 반도체층(25)에서 유의미한 값을 가지지만, 제2 반도체층(25) 아래의 레이어, 즉 활성층(21), 제4 반도체층(19) 등에 존재하지 않게 된다.
특히, 제3 반도체층(17)에 의해 리세스(18)가 형성되지 않는 경우 제3 반도체층(17) 상에 배치되는 제4 반도체층(19), 활성층(21) 및 제5 반도체층(23)에도 리세스가 형성되지 않을 수 있다. 이러한 경우, 이차이온분석장치를 이용하여 측정을 하는 경우, 제2 도펀트의 농도가 제2 반도체층(25) 아래에 배치되는 활성층(21), 제4 반도체층(19) 등에 존재하지 않게 된다.
따라서, 이차이온분석장치를 이용하여 반도체소자(10)의 어떠한 레이어에도 리세스가 형성되지 않음을 용이하게 확인할 수 있다.
이에 반해, 도 7에 도시한 바와 같이, 제4 층(107) 내에 배치된 제2 반도체층(25), 즉 제4 층(107)에서 제2 도펀트의 농도가 검출될 수 있다.
도 1에 도시한 바와 같이, 활성층(21)의 상면으로부터 내부로 움푹 들어간 리세스(22)가 형성되어 그 리세스(22) 내에 제2 반도체층(25)이 배치되므로, 활성층(21)과 제4 층(107) 내의 제2 반도체층(25)은 동일 선상에 위치될 수 있다.
따라서, 동일 선상에 위치되는 활성층(21)과 제4 층(107)에서 리세스(22) 내에 배치된 제4 층(107)에서는 제2 도펀트의 농도가 검출되지만, 리세스(22) 내를 제외한 활성층(21)의 나머지 영역에는 마그네슘이 존재하지 않는다.
도 7에 도시한 바와 같이, 제4 층(107) 내에서 검출된 제2 도펀트의 농도는 활성층(21)의 두께 방향, 즉 수직 방향을 따라 감소될 수 있다. 다시 말해, 제4 층(107) 내의 제2 도펀트의 농도는 활성층(21)의 상측에서 하측으로 갈수록 감소될 수 있다. 즉, 리세스(22) 내의 제4 층(107)의 제2 도펀트의 농도는 활성층(21)의 상측에서 하측으로 갈수록 감소될 수 있다.
제4 층(107) 내의 제2 도펀트의 농도는 기울기를 가질 수 있다. 제2 도펀트의 농도의 기울기는 제4 층(107)의 형상에 따라 달라질 수 있다. 즉, 제2 도펀트의 농도의 기울기는 리세스(22)의 사이즈(또는 면적)나 깊이 및/또는 그 리세스(22)에 배치된 제4 층(107)의 사이즈나 깊이에 따라 달라질 수 있다.
예컨대, 제2 도펀트의 농도의 기울기는 제4 층(107)의 깊이가 동일한 경우, 활성층(21)의 두께 방향을 따라 제4 층(107)의 사이즈가 작아질수록 기울기가 감소될 수 있다.
도 9는 리세스(22)의 최상측 영역, 즉 제4 층(107)의 최상측 영역의 사이즈에 따른 제2 도펀트의 농도의 기울기를 도시한다. 도 9a에서 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X1이고 도 9b에서 제4 층(107)의 최상측 영역(Ts)의 사이즈는 X2이며, X2가 X1보다 크다. 사이즈는 리세스(22)에 배치되는 제4층(107)의 최상측 영역(Ts)의 면적일 수 있다.
제4 층(107)의 최상측 영역(Ts)은 활성층(21)의 마지막 우물층(last well)과 동일 선상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다. 활성층(21)의 마지막 우물층은 제5 반도체층(23) 또는 제5 반도체층(23)이 생략된 경우 제2 반도체층(25)에 인접할 수 있다.
도 9a에 도시한 바와 같이, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X1인 경우, 제4 층(107)의 최상측 영역(Ts)에서 검출된 제2 도펀트의 농도가 A1이고, 제4 층(107)의 최상측 영역(Ts)로부터 제2 도펀트의 농도가 감소되어 제4 층(107)의 최하측 영역(Te)에서는 제2 도펀트의 농도가 0이 될 수 있다. 최상측 영역과 최하측 영역 사이는 제4 층(107)의 깊이이며, 제4 층(107)의 최하측 영역(Te)은 제4 층(107)의 저점일 수 있다. 따라서, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X1일 때의 기울기는 수학식 1과 같아 나타내어질 수 있다.
[수학식 1]
s1=A1/(Ts-Te)
도 9b에 도시한 바와 같이, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X2인 경우, 제4 층(107)의 최상측 영역(Ts)에서 검출된 제2 도펀트의 농도가 A2이고, 제4 층(107)의 최상측 영역(Ts)로부터 제2 도펀트의 농도가 감소되어 제4 층(107)의 최하측 영역(Te)에서 검출된 제2 도펀트의 농도는 0이 될 수 있다. 따라서, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 X2일 때의 기울기는 수학식 2과 같아 나타내어질 수 있다.
[수학식 2]
s2=A2/(Ts-Te)
수학식 1과 수학식 2로부터 제2 도펀트의 농도의 기울기는 제4 층(107)의 최상측 영역(Ts)에서의 사이즈에 따라 결정될 수 있다.
제4 층(107)의 깊이가 동일한 경우, 리세스(22)의 최상측 영역(Ts)의 사이즈가 클수록 제4 층(107)에서 검출된 제2 도펀트의 농도의 기울기는 증가될 수 있다. 즉, 제2 기울기(s2)가 제1 기울기(s1)보다 클 수 있다.
이는 제4 층(107)의 최상측 영역(Ts)의 사이즈가 커질수록 그 사이즈 내에 검출되는 제2 도펀트의 농도 또한 증가되기 때문이다.
아울러, 제2 도펀트의 농도의 기울기는 제4 층(107)의 최상측 영역(Ts)의 사이즈가 동일한 경우, 제4 층(107)의 깊이에 따라 달라질 수 있다.
예컨대, 제2 도펀트의 농도의 기울기는 활성층(21)의 두께 방향을 따라 제4 층(107)의 깊이가 작을수록 기울기가 커질 수 있다.
도 10은 활성층의 리세스의 깊이에 따른 제2 도펀트의 농도의 기울기를 도시한다. 도 10a에서 제4 층(107)의 깊이가 (Ts-Te1)이고 도 9b에서 제4 층(107)의 깊이가 (Ts-Te2)이며, (Ts-Te2)가 (Ts-Te1)보다 크다.
도 10a에 도시한 바와 같이, 제4 층(107)의 깊이가 (Ts-Te1)인 경우, 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te1) 사이에서 제2 도펀트의 농도가 A로부터 0으로 줄어들 수 있다. 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te1) 사이는 제1 깊이(Ts-Te1)가 될 수 있다. 제1 깊이(Ts-Te1)일 때의 기울기는 수학식 3과 같아 나타내어질 수 있다.
[수학식 3]
s1=A/(Ts-Te1)
도 10b에 도시한 바와 같이, 제4 층(107)의 깊이가 (Ts-Te2)인 경우, 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te2) 사이에서 제2 도펀트의 농도가 A로부터 0으로 줄어들 수 있다. 제4 층(107)의 최상측 영역(Ts)으로부터 제4 층(107)의 최하측 영역(Te2) 사이는 제2 깊이(Ts-Te2)가 될 수 있다. 제2 깊이(Ts-Te2)일 때의 기울기는 수학식 4와 같아 나타내어질 수 있다.
[수학식 4]
s2=A/(Ts-Te2)
수학식 3과 수학식 4로부터 제2 도펀트의 농도의 기울기는 제4 층(107)의 최상측 영역(Ts)과 제4 층(107)의 최하측 영역(Te) 사이의 깊이에 따라 결정될 수 있다.
제4 층(107)의 최상측 영역(Ts)의 사이즈가 동일한 경우, 제4 층(107)의 최상측 영역(Ts)과 제4 층(107)의 최하측 영역(Te) 사이의 깊이가 얕을수록 제4 층(107)에서 검출된 제2 도펀트의 농도의 기울기는 증가될 수 있다. 즉, 제1 기울기(s1)이 제2 기울기(s2)보다 클 수 있다.
실시예에서, 제4 층(107)의 최상측 영역(Ts)에서의 제2 도펀트의 농도는 5×1017cm-3 내지 1×1019cm-3 일 수 있다. 구체적으로, 제4 층(107)의 최상측 영역(Ts)에서의 제2 도펀트의 농도는 1×1018cm-3 일 수 있다. 최상측 영역(Ts)에서의 제2 도펀트의 농도는 5×1017cm-3가 이상인 경우, 제2 캐리어의 생성량이 증가되어 활성층(21)의 발광효율이 향상될 수 있다. 최상측 영역(Ts)에서의 제2 도펀트의 농도가 1×1019cm-3이하인 경우, 제2 캐리어의 생성량이 증가되어 활성층(210의 발광효율이 향상될 수 있다.
실시예에서, 제4 층(107)의 최하측 영역(Te)에서는 제2 도펀트의 농도가 없지만, 제4 층(107)의 최하측 영역(Te) 인접한 영역에서는 예컨대, 2×1017cm-3일 수 있다.
제4 층(107)의 최상측 영역(Ts)은 제5 반도체층(23) 또는 제5 반도체층(23)이 생략된 경우, 제2 반도체층(25)에 인접하는 활성층(21)의 마지막 우물층(last well)과 동일 선상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
제4 층(107)의 최하측 영역(Te)은 제4 반도체층(19) 또는 제4 반도체층(19)이 생략된 경우, 제2 반도체층(25)에 인접한 활성층(21)의 하면보다 위에 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
이와 같이, 제4 층(107)의 최저점, 즉 제4 층(107)의 최하측 영역(Te)이 적어도 활성층(21)의 하면보다 위에 위치되기 위해 다음과 같은 조건을 만족할 수 있다.
제1 조건으로서, 제4 층(107)의 최상측 영역(Ts)과 최하측 영역 간의 깊이는 적어도 활성층(21)의 두께보다 작을 수 있다. 즉, 제4 층(107)의 최상측 영역(Ts)과 최하측 영역 간의 깊이는 120nm 이하가 될 수 있다.
제2 조건으로서, 제4 층(107)의 배치 밀도는 8×1017cm-3 내지 4×1018cm-3 일 수 있다. 제4 층(107)의 배치 밀도가 8×1017cm-3이하인 경우, 제4 층(107)의 깊이가 너무 좁아 딥홀 주입 효과가 제대로 구현될 수 없다. 제4 층(107)의 배치 밀도가 4×1018cm-3이상인 경우, 제4 층(107) 깊이가 활성층(21)보다 아래에 위치된 제4 반도체층(19)이나 그 아래의 제3 반도체층(17)까지 도달하여 제4 층(107) 내의 제2 반도체층(25)과 제1 반도체층(15)과 너무 가까워 전기적인 쇼트가 발생될 수 있다.
제3 조건으로서, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 대략 200nm 내지 대략 400nm일 수 있다. 제4 층(107)의 최상측 영역(Ts)의 사이즈가 대략 200nm 이하인 경우 딥홀 주입 효과가 제대로 구현될 수 없다. 제4 층(107)의 최상측 영역(Ts)의 사이즈가 대략 400nm 이상인 경우 활성층(21)의 실질적인 발광 면적이 감소되어 발광 효율이 저하될 수 있다.
따라서, 이상과 같이 3가지 조건이 만족될 때, 제4 층(107)의 최저점, 즉 제4 층(107)의 최하측 영역(Te)이 적어도 활성층(21)의 하면보다 위에 위치될 수 있다. 아울러, 제4 층(107)의 최하측 영역(Te)이 적어도 활성층(21)의 하면보다 위에 위치하기 위해서는 도 7에 도시한 바와 같이 제2 캐리어 프로파일을 가져야 한다. 즉, 제2 도펀트의 농도가 활성층(21)과 동일 선상에 위치된 제4 층(107) 내에서 감소되고 활성층(21)의 하부 영역에 대응되는 리세스(22) 내의 제5층(109)에서는 검출되지 않아야 한다.
한편, 제4 층(107)의 배치 밀도가 과하거나 제4 층(107)의 깊이가 깊은 경우, 도 8에 도시한 바와 같이, 제4 층(107) 내에 배치된 제2 반도체층(25)에서 제2 도펀트의 농도가 활성층(21) 및 제4 반도체층(19)을 경유하여 제3 반도체층(17)과 동일 선상의 제4 층(107) 내에서 검출될 수 있다. 이러한 경우, 제4 층(107)의 최하측 영역(Te), 즉 최저점이 제3 반도체층(17)의 상면보다 아래에 위치될 수 있다. 제4 층(107)의 깊이가 깊은 것은 제4 층(107)의 최상측 영역(Ts)의 사이즈가 커지는 것과 관련될 수 있다. 즉, 제4 층(107)의 최상측 영역(Ts)의 사이즈가 커질수록 제4 층(107)의 깊이가 깊어질 수 있다.
상술한 바와 같이, 제4 층(107)의 배치 밀도가 4×1018cm-3이상이거나 제4 층(107)의 최상측 영역(Ts)의 사이즈가 400nm 이상인 경우, 제4 층(107)의 최저점이 제3 반도체층(17)의 상면보다 아래에 위치될 수 있다.
제4 층(107)의 최저점이 제3 반도체층(17)의 상면보다 아래에 위치될 수 있다. 구체적으로, 제4 층(107)의 최저점은 제3 반도체층(17)의 리세스(18)의 최저점과 일치할 수 있다. 제4 층(107)의 최저점은 제3 반도체층(17)의 리세스(18)의 최저점과 제3 반도체층(17)의 상면 사이에 위치될 수 있다.
실시예는 제3 반도체층(17)에 의해 형성된 리세스(18)에 기인하여 활성층(21)에 리세스(22)가 형성되도록 하여, 제4 층(107)에 배치된 제2 반도체층(25)의 딥홀 주입 효과를 구현하여 광출력 및 동작전압을 개선할 수 있다.
실시예는 이온분석장치를 이용한 제2 도펀트의 농도의 변화를 토대로 활성층(21)에 형성된 리세스(22)의 형상을 용이하게 파악할 수 있다.
실시예는 이온분석장치를 이용하여 활성층(21)에 형성된 리세스(22)의 형상을 파악하는 과정을 지속함으로써 최적의 리세스 구조, 예컨대 활성층(21)의 리세스의 최저점이 활성층(21)의 하면보다 위에 위치되는 구조에 의해 딥홀 주입 효과를 극대화하는 동시에 활성층(21)의 광 추출을 극대화하여 광 효율 향상을 도모하여 광출력 및 동작전압을 개선할 수 있다.
(수평형 반도체소자)
도 11은 수평형 반도체소자를 도시한다.
수평형 반도체소자는 도 1에 도시된 제1 실시예에 따른 반도체소자에 대한 후속 공정이 추가되어 제조될 수 있다.
도 11을 참조하면, 도 1에 도시된 제1 실시예에 따른 반도체소자가 마련되는 경우, 메사 에칭(mesa etching)이 수행되어 반도체구조물의 일부 영역이 제거될 수 있다. 즉, 메사 에칭에 의해 제2 반도체층(25), 제5 반도체층(23), 활성층(21), 제4 반도체층(19), 제3 반도체층(17) 및 제1 반도체층(15) 각각의 가장자리 영역이 제거될 수 있다. 제1 반도체층(15)은 그 상부 일부가 제거되고 하부 일부는 제거되지 않을 수 있다.
이어서, 메사에칭으로 식각된 제1 반도체층(15) 상에 제1 전극(27)이 배치되고, 제2 반도체층(25) 상에 제2 전극(29)이 배치될 수 있다. 제1 전극(27) 및 제2 전극(29)은 도전성이 우수한 금속 물질로 형성될 수 있다. 제1 전극(27) 및 제2 전극(29) 각각은 적어도 하나 이상의 층을 포함할 수 있다.
제1 전극(27)의 상면은 반도체구조물의 활성층(21)보다 낮게 위치되도록 배치됨으로써, 반도체구조물의 활성층(21)에서 생성되는 광이 활성층(21)의 측면으로 발광될 때 제1 전극(27)에 의해 반사되지 않게 될 수 있다.
이와 달이, 제1 전극(27)의 상면은 반도체구조물의 활성층(21)보다 높게 위치되도록 배치됨으로써, 반도체구조물의 활성층(21)에서 생성되는 광이 활성층(21)의 측면에서 발광될 때, 제1 전극(27)의 측면에 의해 반사될 수 있다.
도시되지 않았지만, 제2 반도체층(25) 상에 투명전극층이 형성될 수 있다. 투명전극층은 스퍼터(sputter) 장비를 이용하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25) 상에 투명전극층이 형성되는 경우, 제2 전극(29)은 투명전극층 상에 배치될 수 있다.
투명전극층은 투명한 도전 물질을 포함할 수 있다. 투명전극층은 제2 반도체층(25)과의 오믹 특성이 우수하고 전류 스프레딩 특성이 우수한 물질로 형성될 수 있다. 예컨대, 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
투명전극층이 제2 반도체층(25) 상에 배치된 후 메사 에칭이 수행되거나 메사 에칭이 수행된 후 투명전극층이 제2 반도체층(25) 상에 배치될 수 있다.
제2 전극(29)은 투명전극층이 제2 반도체층(25) 상에 배치된 후 투명전극층 상에 배치되거나 투명전극층이 제2 반도체층(25) 상에 배치되고 메사 에칭이 수행된 후 투명전극층 상에 배치될 수 있다.
도시되지 않았지만, 도 11에 도시된 수평형 반도체소자가 180도 뒤집혀 반도체소자 패키지에 채택되는 경우, 플립형 반도체소자로 사용될 수 있다. 이러한 경우, 제2 반도체층(25) 상에 반사전극층이 추가적으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
실시예2
도 7은 각 레이어가 리세스를 가질 때의 제2 캐리어 프로파일을 도시한다. 도 7은 반도체소자의 각 레이어의 성분을 검출하는 이차 이온 질량 분석법(이하, 심스(SIMS: Secondary Ion Mass Spectroscopy)라 함) 데이터를 도시한다. 심스(SIMS)는 반도체 구조물에 1차 이온을 조사하여, 상기 1차 이온에 의해 산란되어 방출되는 반도체 구조물을 구성하는 2차 이온을 검출하는 방법이며, 비행 시간형 심스와 다이나믹 심스 등의 방법이 있을 수 있다.
제2 실시예는 반도체소자의 각 레이어의 함유량과 도핑농도에 관한 것이다. 심스(SIMS) 데이터를 이용하여, 반도체소자의 각 레이어가 포함하는 2차 이온 강도 및/또는 도핑농도가 검출될 수 있다. 심스(SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
심스(SIMS) 데이터는 1차 이온을 타켓의 표면에 조사하고 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2+, Cs+ Bi+등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1 pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다. 다만, 이에 한정하지 않고 시료를 측정하기 위한 조건은 시료의 성분에 따라 달라질 수 있다.
심스(SIMS) 데이터는 발광구조물의 표면(깊이가 0인 지점)에서 내부 방향을 따라 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다.
또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.9배 이상 내지 1.1배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.
도 7에 도시된 심스(SIMS) 데이터를 바탕으로 2차 이온의 상대적인 강도 및/또는 도펀트의 농도를 이용하여 각 지점(① 내지 ⑦))과 각 구간(S1 내지 S6)의 영역에 대응되는 레이어가 용이하게 파악될 수 있다. 이차이온분석시에 이차 이온 강도의 세기는 로그 스케일(log scale)일 수 있다. 다만, 이에 한정하지 않고 이차 이온 강도의 세기는 리니어 스케일(linear scale)일 수 있다. 이차 이온 강도는 1차 이온이 발광구조물에 조사된 후 발광구조물에서 2차 이온으로 방출되는 2차 이온 강도를 의미할 수 있다. 2차 이온은 In, Al, Ga, N, As, P 중 적어도 하나 이상을 포함할 수 있다. 본 실시 예에서는 In 이온의 상대적인 강도로 설명하지만, 이에 한정하지 않고 다른 물질을 포함할 수 있다.
제2 실시예에서는 그래프에 보여지는 In 이온 강도 및 제1 내지 제3 도펀트를 이용하여 용이하게 다수의 레이어를 용이하게 파악할 수 있다. 예컨대, In 이온 강도 및 제1 내지 제3 도펀트를 이용하여 제1 내지 제7 지점(① 내지 ⑦)이 정의되고, 이와 같이 정의된 제1 내지 제7 지점(① 내지 ⑦)을 이용하여 각 레이어가 파악될 수 있다. 이하의 설명에서, 제1 도펀트는 실리콘(Si)이고, 제2 도펀트는 마그네슘(Mg)이며, 제3 도펀트는 카본(C)일 수 있다.
도 7에서 반도체 구조물 내에서 In 이온 강도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 영역은 복수의 변곡 지점을 가질 수 있다. 구체적으로 복수의 변곡 지점은 기판 방향에 따라 In 이온 강도가 작아지는 영역과 반도체 구조물의 표면 방향에 따라 In 이온 강도가 커지는 영역 사이의 변곡 지점을 가질 수 있다. 상기 변곡 지점은 반도체 구조물의 표면 방향 또는 기판 방향에 대한 In 이온 강도의 극소값 또는 극대값일 수 있다. 반도체 구조물 내에서 In 이온 강도가 가장 높은 지점은 극대값일 수 있고, In 이온 강도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 영역에서 가장 낮은 변곡점은 극소값일 수 있다.
In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 표면 방향으로 가장 인접한 제1 지점(①)이 정의될 수 있다. 아울러, In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 기판 방향으로 가장 인접한 제2 지점(②), 두번째로 인접한 제3 지점(③) 및 세번째로 인접한 제4 지점(④)이 정의될 수 있다.
제1 지점(①)과 제2 지점(②) 사이의 영역은 제1 구간(S1)으로 정의되고, 예컨대 광을 생성하는 활성층일 수 있다. 제2 지점(②)과 제3 지점(③) 사이의 영역은 제2 구간(S2)로 정의되고, 예컨대 캐리어 주입을 용이하게 하여 주는 캐리어 주입층일 수 있다. 제3 지점(③)과 제4 지점(④) 사이의 영역은 제3 구간(S3)으로 정의되고, 예컨대 초격자층, 전류확산층 또는 응력완화층일 수 있다. 여기서, 캐리어는 전자일 수 있다.
도 7에서 제1 도펀트의 농도가 가장 높은 지점을 기준으로 0.1배 내지 0.2배의 제1 도펀트의 농도를 갖는 영역에서 가장 높은 제1 도펀트의 농도와 동일한 농도를 가지며, 기판 방향으로 가장 인접한 영역에 제5 지점(⑤)이 정의될 수 있다.
제4 지점(④)과 제5 지점(⑤) 사이의 영역은 제 4 구간(S4)로 정의되고, 예컨대 중간 온도(MT: middle temperature)층일 수 있다. 상술한 바와 같이, 중간 온도란 중간 온도층을 성장시키기 위한 온도일 수 있다. 중간 온도층은 온도의 조절, 인듐(In) 함량의 조절 그리고 중간온도층 내의 각 서브반도체층의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 다수의 리세스가 형성될 수 있다. 예시적으로 리세스의 측면은 브이피트(V-pit)의 형상을 가질 수 있다. 중간온도층이 리세스가 형성되는 경우, 그 리세스에 대응되어 초격자층, 캐리어 주입층 및 활성층 또한 리세스가 형성될 수 있다.
한편, 제2 도펀트의 농도는 다수의 변곡점(V11, V12, V13)를 가질 수 있다. 다수의 변곡점(V11, V12, V13)은 제1 지점(①)으로부터 반도체 구조물의 표면 방향을 따라 위치될 수 있다. 제2 변곡점(V12)는 제1 변곡점(V11)보다 낮고, 제3 변곡점(V13)은 제1 및 제2 변곡점(V11, V12)보다 낮을 수 있다. 이러한 경우, 제2 도펀트의 농도가 가장 높고 반도체 구조물의 표면 방향을 따라 제1 지점(①)으로부터 가장 인접한 제1 변곡점(V11)이 제6 지점(⑥)으로 정의될 수 있다. 이러한 경우, 제1 지점(①)과 제6 지점(⑥) 사이의 영역은 제5 구간(S5)로 정의되고, 예컨대 캐리어 주입층일 수 있다. 여기서, 캐리어는 전자일 수 있다. 제2 도펀트의 농도가 제1 변곡점(V11)보다 낮고 제3 변곡점(V13)보다 높고 반도체 구조물의 표면 방향을 따라 제6 지점(⑥에 인접한 제2 변곡점(V12)이 제7 지점(⑦)으로 정의될 수 있다. 제6 지점(⑥)과 제7 지점(⑦) 사이의 영역은 제6 구간(S6)으로 정의되고, 예컨대 캐리어 주입층일 수 있다. 여기서, 캐리어는 정공일 수 있다.
한편, 제3 변곡점(13)의 위치와 제1 지점(①)의 위치는 동일할 수 있다. 즉, 제3 변곡점(13) 및 제1 지점(①)은 동일 면 상에 위치될 수 있다.
이하에서는 각 지점(① 내지 ⑦)과 이들 지점(① 내지 ⑦) 사이의 구간(S1 내지 S6)에 대해 상세히 설명한다.
제1 지점(①)과 제2 지점(②) 사이의 영역에 다수의 피크(P11, P12)와 밸리(P21, P22)가 배치될 수 있다. 제1 밸리(P21)는 제1 피크(P11) 사이에 교대로 위치될 수 있다. 제2 밸리(P22)는 제2 피크(P12) 사이에 교대로 위치될 수 있다. 아울러, 다수의 제2 피크(P12)와 다수의 제2 밸리(P22)가 교대로 위치될 수 있다. 제2 피크(P12)의 In 이온 강도는 제1 피크(P11)의 In 이온 강도보다 낮고, 제2 밸리(P22)의 In 이온 강도는 제1 밸리(P21)의 In 이온 강도보다 낮을 수 있다. 제3 밸리(P23)의 In 이온 강도는 제1 및 제2 밸리(P21, P22) 각각의 In 이온 강도보다 낮을 수 있다. 제1 피크(P11)의 In 이온 강도와 제2 피크(P12)의 In 이온 강도의 차이(D11)는 제1 밸리(P21)의 In 이온 강도와 제2 밸리(P22)의 In 이온 강도의 차이(D21)보다 작을 수 있다. 제1 피크(P11)의 In 이온 강도와 제2 피크(P12)의 In 이온 강도의 차이(D11)는 제1 밸리(P21)의 In 이온 강도와 제2 밸리(P22)의 In 이온 강도의 차이(D21)와 동일할 수도 있다.
제1 지점(①)과 제2 지점(②) 사이의 영역에 In 이온 강도가 가장 높은 지점이 위치될 수 있다. 가장 높은 지점은 다수의 제1 피크(P11) 중 하나 일 수 있다. 제2 피크(P11)는 In 이온 농도가 가장 높은 지점을 기준으로 0.93배 내지 0.05배일 수 있다. 제1 밸리(P21)는 In 이온 농도가 가장 높은 지점을 기준으로 0.9배 내지 0.93배일 수 있다. 제2 밸리(P22)는 In 이온 농도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배일 수 있다. 제1 지점(①)과 제2 지점(②) 사이의 영역은 활성층일 수 있다. 또한, 활성층은 상술한 실시예 1의 활성층에 대응될 수 있으나, 반드시 이에 한정하지는 않는다. 다수의 피크(P11, P12)와 밸리(P21, P22)가 포함하는 In 이온 강도가 가장 높은 지점은 우물층에 대응될 수 있다. 피크지점(P11)의 In 이온 강도를 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 장벽층을 가질 때, 반도체소자의 발광효율이 향상될 수 있다.
제2 지점(②)과 제3 지점(③) 사이의 영역에 제1 도펀트의 농도가 피크를 가질 수 있다. 제1 도펀트의 농도의 피크는 제1 도펀트의 가장 높은 지점을 기준으로 0.2배 내지 0.35배일 수 있다. 제2 지점(②)과 제3 지점(③) 사이의 영역에 In 이온 강도에 대한 밸리가 위치될 수 있다. In 이온 강도에 대한 밸리의 In 이온 강도와 제1 구간(S1)의 밸리(P22)의 In 이온 강도의 차이(D22)는 제1 구간(S1)의 밸리(P21)의 In 이온 강도와 밸리(P22)의 In 이온 강도의 차이(D21)보다 클 수 있다. 예컨대, In 이온 강도에 대한 밸리의 In 이온 강도와 제1 구간(S1)의 밸리(P22)의 In 이온 강도의 차이(D22)는 제1 구간(S1)의 밸리(P21)의 In 이온 강도와 밸리(P22)의 In 이온 강도의 차이(D21)보다 1배 내지 5배 클 수 있지만, 이에 대해서는 한정하지 않는다.
제3 지점(③)과 제4 지점(④) 사이의 영역에 In 이온 강도에 대한 적어도 하나 이상의 피크가 배치될 수 있다. In 이온 강도에 대한 적어도 하나 이상의 피크는 In 이온 강도가 가장 높은 지점을 기준으로 0.7배 내지 0.85배일 수 있다.
제4 지점(④)과 제5 지점(⑤) 사이의 영역에 In 이온 강도에 대한 다수의 피크와 밸리가 배치될 수 있다. In 이온 강도에 대한 피크는 In 이온 농도가 가장 높은 지점을 기준으로 0.5배 내지 0.7배일 수 있다. In 이온 강도에 대한 밸리는 In 이온 강도에 대한 다수의 피크 사이에서 가장 낮은 지점일 수 있다.
제6 지점(⑥)은 제2 도펀트의 농도에 대한 제1 변곡점(V11)을 가질 수 있다. 제7 지점(⑦)은 제2 도펀트의 농도에 대한 제2 변곡점(V12)를 가질 수 있다. 제1 지점(①)은 제2 도펀트에 대한 제3 변곡점(V13)를 가질 수 있다. 아울러, 제1 지점(①)과 제2 지점(②) 사이의 영역 중 특정 영역에 제4 변곡점(V14)를 가질 수 있다.
제1 변곡점(V11)의 제2 도펀트의 농도가 가장 높을 수 있다. 제2 변곡점(V12)은 제1 변곡점(V11)보다 낮고, 제3 변곡점(V13)은 제2 변곡점(V12)보다 낮으며, 제4 변곡점(V14)은 제3 변곡점(V13)보다 낮을 수 있다.
제1 변곡점(V11)의 제2 도펀트의 농도는 반도체구조물의 표면 방향을 따라 제1 변곡점(V11)으로부터 제2 변곡점(V12)까지 감소될 수 있다. 제1 변곡점(V11)과 제2 변곡점(V12) 사이에서의 제2 도펀트의 농도가 감소되는 기울기는 제1 기울기(G11)로 정의될 수 있다. 제1 변곡점(V11)의 제2 도펀트의 농도는 기판(11) 방향을 따라 제1 변곡점(V11)으로부터 제3 변곡점(V13)까지 감소될 수 있다. 제1 변곡점(V11)과 제3 변곡점(V13) 사이에서의 제2 도펀트의 농도가 감소되는 기울기는 제2 기울기(G12)로 정의될 수 있다. 제3 변곡점(V13)의 제2 도펀트의 농도는 기판(11) 방향을 따라 제3 변곡점(V13)으로부터 제4 변곡점(V14)까지 감소될 수 있다. 제3 변곡점(V13)과 제4 변곡점(V14) 사이에서의 제2 도펀트의 농도가 감소되는 기울기는 제3 기울기(G13)로 정의될 수 있다.
도 7에 도시한 바와 같이, 제1 변곡점(V11)은 피크를 가지고, 제2 변곡점(V12)을 밸리를 가질 수 있다. 제3 변곡점(V13)은 서로 상이한 기울기, 예컨대 제2 기울기(G12)와 제3 기울기(G13)가 만나는 지점일 수 있다. 제4 변곡점(V14)은 도 7에 보여지는 제2 도펀트의 농도의 끝점일 수 있다. 즉, 제4 변곡점(V14)을 기준으로 기판(11) 방향을 따라 제2 도펀트의 농도가 보이지 않는다. 이는 제4 변곡점(V14)을 기준으로 기판(11) 방향을 따라 제2 도펀트의 농도가 도핑되지 않고 있음을 의미할 수 있다. 제4 지점(④)과 제5 지점(⑤) 사이의 영역, 즉 제4 구간(S4)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 제2 도펀트의 농도에 대한 피크 및 밸리 사이의 간격 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 다수의 리세스가 형성될 수 있고, 예시적으로 리세스의 측면은 브이피트(V-pit)의 형상을 가질 수 있다. 제4 구간(S4)의 리세스로 인해 제3 구간(S3), 제2 구간(S2) 및 제1 구간(S1) 또한 리세스가 형성될 수 있다. 이러한 경우, 제2 도펀트가 제5 구간(S5) 및 제6 구간(S6)뿐만 아니라 리세스에도 도핑될 수 있다. 따라서, 제2 도펀트의 농도에 대한 제3 변곡점(V13)와 제4 변곡점(V14) 사이의 길이나 제2 도펀트의 농도에 대한 제3 변곡점(V13)와 제4 변곡점(V14) 사이의 기울기를 바탕으로 리세스의 사이즈가 깊이가 용이하게 파악될 수 있다.
제2 기울기(G12)는 제1 기울기(G11)보다 크고, 제3 기울기(G13)는 제2 기울기(G12)보다 작을 수 있다. 제3 기울기(G13)는 제1 기울기(G11)보다 작을 수 있지만, 이에 대해서는 한정하지 않는다. 제1 내지 제3 기울기(G11, G12, G13)는 제2 도펀트의 농도의 함량에 따라 다를 수 있다. 특히, 제3 기울기(G13)는 상술한 바와 같이 리세스(22)의 형상에 따라 다를 수 있다. 아울러, 제4 변곡점(V14)의 위치 또한 리세스(22)의 형상에 따라 다를 수 있다. 이에 대해서는 나중에 설명한다.
따라서, 제2 도펀트의 농도로 보았을 때, 제2 변곡점(V12)에서 제1 기울기(G11)로 증가되어 제1 변곡점(V11)에 다다르고, 제1 변곡점(V11)에서 제2 기울기(G12)로 감소되어 제3 변곡점(V13)에 다다르며, 제3 변곡점(V13)에서 제3 기울기(G13)가 감소되어 제4 변곡점(V14)에 다다를 수 있다. 제4 변곡점(V14) 이후로는, 즉 제4 변곡점(V14)으로부터 기판(11) 방향을 따라 제2 도펀트의 농도가 보이지 않는다.
한편, 제1 구간(S1)은 제1 서브구간(S11)과 제2 서브구간(S12)를 포함할 수 있다. 예컨대, 제1 서브구간(S11)은 제2 도펀트의 농도에 대한 제3 변곡점(V13)과 제4 변곡점(V14) 사이의 영역으로 정의될 수 있다. 제2 서브구간(S12)는 제2 도펀트의 농도에 대한 제4 변곡점(V14)와 제2 지점(②) 사이의 영역으로 정의될 수 있다.
제1 서브구간(S11)에서 제2 도펀트의 농도가 제3 변곡점(V13)으로부터 제4 변곡점(V14)까지 제3 기울기(G13)로 감소될 수 있다. 제1 서브구간(S11)에는 서로 교대로 위치되는 다수의 제1 피크(P11)와 다수의 제1 밸리(P21)가 포함될 수 있다. 또한, 제1 서브구간(S11)에는 서로 교대로 위치되는 다수의 제2 피크(P12)와 다수의 제2 밸리(P22) 중 일부 제2 피크 및/또는 제2 밸리가 포함될 수 있다. 예컨대, 제1 서브구간(S11)에는 다수의 제2 피크(P12)와 다수의 제2 밸리(P22) 중 마지막 제1 피크(P11)와 인접하는 하나 이상의 제2 밸리(P22) 또는 제2 피크(P12)가 포함될 수 있다.
이와 같이, 제2 도펀트의 농도가 제3 변곡점(V13)으로부터 제4 변곡점(V14)까지 제3 기울기(G13)로 감소되며, 서로 교대로 위치되는 다수의 제1 피크(P11)와 다수의 제1 밸리(P21)뿐만 아니라 다수의 제2 피크(P12)와 다수의 제2 밸리(P22) 중 일부 제2 피크 및/또는 제2 밸리가 포함되는 제1 서브구간(S11)으로부터 제4 층(107)이 식별될 수 있다.
제1 서브구간(S11)을 정의하는 제3 변곡점(V13) 및 제4 변곡점(V14) 중에서 제3 변곡점(V13)은 제4 층(107)의 최상측 영역(Ts)이고 제4 변곡점(V14)은 제4 층(107)의 최하측 영역(Te)일 수 있다. 따라서, 제4 층(107)을 기준으로 제4 층(107)의 최상측 영역(Ts)에서 제2 도펀트의 농도가 가장 높고 제4 층(107)의 최하측 영역(Te)에서 제2 도펀트의 농도가 가장 낮으며 또한 제2 도펀트의 농도가 존재하지 않는다. 제4 층(107)의 최상측 영역(Ts)으로부터 최하측 영역(Te)으로 갈수록 제2 도펀트의 농도가 줄어듦을 알 수 있고, 이로부터 리세스(22)가 최상측 영역(Ts)으로부터 최하측 영역(Te)으로 갈수록 그 리세스(22)의 사이즈가 줄어듦을 알 수 있다. 결국, 리세스(22)의 사이즈가 최상측 영역(Ts)으로부터 최하측 영역(Te)을 갈수록 줄어들기 때문에, 리세스(22)의 사이즈가 큰 최상측 영역(Ts)에서 검출되는 제2 도펀트가 많고 리세스(22)의 사이즈가 작아지는 최사측 영역에서 검출되는 제2 도펀트가 상대적으로 적을 수 있다. 이에 따라, 제3 변곡점(V13)으로부터 제4 변곡점(V14)으로 갈수록 제3 기울기(G13)로 감소되는 제2 도펀트의 농도가 얻어질 수 있다. 제4 층(107)의 최하측 영역(Te)에서 제2 도펀트의 농도가 존재하지 않지만, 제4 층(107)의 최하측 영역(Te)에서도 리세스(22)는 소정의 사이즈를 가질 수 있다. 도 1에 도시한 바와 같이, 리세스(22)는 활성층(21), 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 제3 반도체층(17)의 저점이나 그 위에서 종료될 수 있다. 즉, 제3 반도체층(17)의 저점이나 그 위의 지점에서 리세스(22)의 사이즈는 0이 될 수 있다.
이와 같이, 리세스(22)가 활성층(21), 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 제3 반도체층(17)의 저점이나 그 위에서 종료되므로, 그 리세스(22) 내에 분포되는 제2 도펀트는 최상측 영역(Ts)에서의 리세스(22)의 사이즈나 깊이에 따라 달리질 수 있다. 이에 따라, 제2 도펀트의 농도가 보이지 않는 마지막 지점인 제4 변곡점(V14)의 위치 또한 달라질 수 있다. 예컨대, 도 7에 도시한 바와 같이, 제4 변곡점(V14)이 제3 반도체에 위치될 수도 있다.
따라서, 도 7과 같은 심스(SIMS) 데이터를 이용하여 제4 변곡점(V14)의 위치를 확인하고, 확인 결과를 바탕으로 제4 변곡점(V14)의 위치가 도 7에 도시한 바와 같이 서로 교대로 위치되는 다수의 제2 피크(P12)와 다수의 제2 밸리(P22) 중 일부 피크 및/또는 밸리가 포함되는 위치가 되도록 증착 공정 상에서 리세스(22)의 사이즈나 깊이를 제어하여 줌으로써, 광출력 및 동작전압을 개선할 수 있는 최적의 반도체소자를 구현할 수 있다.
아울러, 도 7과 같은 심스(SIMS) 데이터를 이용하여 제4 변곡점(V14)이 어디에 위치되는지를 확인함으로써, 이와 같이 확인된 제4 변곡점(V14)의 위치를 토대로 해당 반도체소자의 품질을 용이하게 평가할 수 있다.
한편, 제2 서브구간(S12)에서는 제2 도펀트의 농도가 보여지지 않는다. 또한, 제2 서브구간(S12)에는 서로 교대로 위치되는 다수의 제2 피크(P12)와 다수의 제2 밸리(P22) 중 제1 서브구간(S11)에 포함되지 않은 나머지 제2 피크(P12)와 제2 밸리(P22)가 포함될 수 있다.
이와 같이, 제2 도펀트의 농도가 보여지지 않으며, 서로 교대로 위치되는 다수의 제2 피크(P12)와 다수의 제2 밸리(P22) 중 일부 제2 피크(P12)와 제2 밸리(P22)가 포함되는 제2 서브구간(S12)으로부터 제5 층(109)이 식별될 수 있다.
도 7에서는 제4 변곡점(V14)과 제2 지점(②) 사이의 영역을 제5 층(109)으로 정의하였지만, 리세스(22)가 활성층(21)뿐만 아니라 제4 반도체층(19) 및 제3 반도체층(17)을 관통하여 배치되므로, 제4 변곡점(V14)은 제4 반도체층(19) 및 제3 반도체층(17) 중 어느 지점에 위치될 수도 있지만, 이에 대해서는 한정하지 않는다. 제4 변곡점(V14)의 위치가 변경되더라도 제4 변곡점(V14)과 제2 지점(②) 사이의 영역인 제2 서브구간(S12)으로부터 식별되는 제5 층(109)에는 제2 도펀트의 농도가 보여지지 않을 것이라는 것은 분명하다. 따라서, 제5 층(109)은 도펀트를 포함하지 않는 언도프트 반도체층일 수 있다.
제5 구간(S5)에서 제2 기울기(G12)를 갖는 제2 도펀트의 농도가 보여질 수 있다. 즉, 제2 도펀트의 농도가 기판(11) 방향을 따라 제1 변곡점(V11)에서 제3 변곡점(V13)까지 제2 기울기(G12)를 갖고 감소될 수 있다.
이와 같이, 제1 변곡점(V11)에서 제3 변곡점(V13)까지 제2 기울기(G12)를 갖고 감소되는 제2 도펀트의 농도를 갖는 제5 구간(S5)으로부터 제1 층(101)이 식별될 수 있다. 제1 층(101)은 제5 구간(S5)에 대응될 수 있지만, 이에 대해서는 한정하지 않는다.
제6 구간(S6)에서 제1 기울기(G11)를 갖는 제2 도펀트의 농도가 보여질 수 있다. 즉, 제2 도펀트의 농도가 반도체구조물의 표면 방향을 따라 제1 변곡점(V11)으로부터 제2 변곡점(V12)까지 제1 기울기(G11)를 갖고 감소될 수 있다.
이와 같이, 제1 변곡점(V11)으로부터 제2 변곡점(V12)까지 제1 기울기(G11)를 갖고 감소되는 제6 구간(S6)으로부터 제2 층(103)이 식별될 수 있다. 제2 층(103)은 제6 구간(S6)에 대응될 수 있지만, 이에 대해서는 한정하지 않는다.
이상과 같이, 도 7에 보여지는 제2 도펀트의 농도 및/또는 In 이온 강도에 대한 데이터를 바탕으로 제1 내지 제7 지점(① 내지 ⑦)과 제1 내지 제4 변곡점(V11, V12, V13, V14)이 정의되고, 이러한 제1 내지 제7 지점(① 내지 ⑦) 으로부터 제1 내지 제6 구간(S1 내지 S6)이 용이하게 파악되고, 제1 내지 제4 변곡점(V11, V12, V13, V14)으로부터 제1 내지 제5 층(101, 103, 105, 107, 109)이 용이하게 파악될 수 있다. 특히, 리세스(22) 내에 배치되는 제4 층(107)에서의 제2 도펀트의 프로파일을 통해 리세스(22)의 형상을 추정할 수 있고, 리세스(22)의 형상을 제어하여 제2 도펀트의 농도가 보여지는 마지막 지점, 즉 제4 지점(④)이 활성층(21) 내에 위치되도록 하여, 광출력 및 동작전압을 개선할 수 있는 최적의 반도체소자를 구현할 수 있다.
아울러, 도 7과 같은 심스(SIMS) 데이터를 이용하여 제4 변곡점(V14)이 어디에 위치되는지를 확인함으로써, 해당 반도체소자의 품질을 용이하게 평가할 수 있다.
이상과 같이, 제2 실시예에 따른 그래프를 이용한 각 레이어 분석 방법에 따르면, In 이온 강도, 제1 도펀트 및 제2 도펀트를 이용하여 다수의 지점이 정의되고, 이와 같이 정의된 지점을 이용하여 다수의 레이어뿐만 아니라 리세스의 형상, 사이즈 및/또는 깊이를 용이하게 파악할 수 있다.
(반도체소자 패키지)
도 12는 실시예에 따른 반도체소자 패키지를 도시한다.
도 12에 도시된 바와 같이, 실시예에 따른 반도체소자 패키지는 캐비티(cavity, 315)를 갖는 몸체(311), 몸체(311) 내에 배치된 제1 리드프레임(321) 및 제2 리드프레임(323), 반도체소자(100), 와이어들(331) 및 몰딩부재(341)를 포함할 수 있다.
몸체(311)는 전도성 재질 또는 절연성 재질을 포함할 수 있다. 몸체(311)는 수지 재질, 실리콘 재질, 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 수지 재질은 폴리프탈아미드(PPA: Polyphthalamide) 또는 에폭시일 수 있다.
몸체(311)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(315)를 갖는다. 캐비티(315)는 몸체(311)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
제1 리드프레임(321)은 캐비티(315)의 바닥 영역 중 제1 영역에 배치되며, 제2 리드프레임(323)은 캐비티(315)의 바닥 영역 중 제2 영역에 배치된다. 제1 리드프레임(321)과 제2 리드프레임(323)은 캐비티(315) 내에서 서로 이격될 수 있다.
제1 및 제2 리드프레임(321, 323)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 리드프레임(321, 323)은 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
반도체소자(100)는 제1 및 제2 리드프레임(321, 223) 중 적어도 하나의 위에 배치될 수 있다. 반도체소자(100)는 예컨대, 제1 리드프레임(321) 위에 배치되고, 와이어(331)로 제1 및 제2 리드프레임(321, 223)과 연결된다.
반도체소자(100)는 적어도 2개 이상의 파장 영역의 광을 발광할 수 있다. 반도체소자(100)는 3-5족 또는 2-6족의 화합물 반도체 물질을 포함할 수 있다. 반도체소자(100)는 도 1 내지 도 11의 기술적 특징을 채용할 수 있다.
몸체(311)의 캐비티(315)에는 몰딩부재(341)가 배치될 수 있다. 몰딩부재(341)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함할 수 있다. 몰딩부재(341)는 단층 또는 다층으로 형성될 수 있다.
몰딩부재(341)는 반도체소자(100) 상에서 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수도 있고 포함하지 않을 수도 있다.
예컨대, 청색 광과 녹색 광이 생성되는 반도체소자가 실시예 따른 반도체소자 패키지에 채택되는 경우, 몰딩부재(341)는 예컨대, 적색 형광체를 포함할 수 있다. 따라서, 반도체소자로부터 생성되는 청색 광 및 녹색 광 그리고 몰딩부재에 포함된 적색 형광체에 의해 파장 변환된 적색 광에 의해 백색 광이 얻어질 수 있다.
예컨대, 청색 광, 녹색 광 및 적색 광 모두가 생성되는 제3 내지 제5 실시예에 따른 반도체소자가 실시예에 따른 반도체소자 패키지에 채택되는 경우, 몰딩부재(341)는 적색 형광체를 포함하지 않을 수 있다. 이러한 경우에도, 필요에 따라 몰딩부재는 적색 광을 제외한 다른 컬러 광을 생성하는 형광체를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
몰딩부재(341)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
몸체(311)의 상부에는 렌즈(미도시)가 더 형성될 수 있다. 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 반도체소자(100)가 방출하는 빛의 배광(light distribution)을 조절할 수 있다.
반도체소자 패키지 내에는 보호소자(미도시)가 배치될 수 있다. 보호소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
한편, 실시 예에 따른 반도체소자 패키지는 광원 장치에 적용될 수 있다.
또한, 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 헤드 램프 등을 포함할 수 있다.
광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 발광 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 발광 소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 반도체소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 반도체소자 패키지를 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 반도체소자
11: 기판
13: 버퍼층
15, 17, 19, 23, 25, 31: 반도체층
17a, 17b, 23a, 23b, 23c, 23d: 서브반도체층
18: 리세스
21: 활성층
27, 29: 전극

Claims (20)

  1. 기판; 및
    상기 기판 상에 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체구조물을 포함하고,
    상기 반도체구조물은 Mg로 이루어진 도펀트를 포함하고,
    상기 제2 도전형 반도체층은 상기 반도체구조물의 도펀트의 농도에 따라 상기 활성층과 접하는 제1 층, 상기 제1 층 상에 배치되는 제2 층 및 상기 제2 층 상에 배치되는 제3 층을 포함하고,
    상기 제1 층의 상기 도펀트의 농도는 제1 방향으로 갈수록 증가하고,
    상기 제2 층의 상기 도펀트의 농도는 상기 제1 방향으로 갈수록 감소하고,
    상기 제3 층의 상기 도펀트의 농도는 상기 제1 방향으로 갈수록 증가하고,
    상기 제1 방향은 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층을 향하는 방향이고,
    상기 활성층은 상기 도펀트에 따라 제4 층 및 제5 층을 포함하고,
    상기 제4 층의 상기 도펀트의 농도는 상기 제2 층의 상기 도펀트 농도보다 적은 반도체소자.
  2. 제1항에 있어서,
    상기 제2 층의 상기 도펀트의 최고 농도는 상기 제4 층의 상기 도펀트의 최고 농도보다 10배 이상 1000배 이하인 반도체소자.
  3. 제1항에 있어서,
    상기 제4 층의 상기 도펀트의 농도와 상기 제2 층의 상기 도펀트의 농도는 10배 이상 차이가 나는 반도체소자.
  4. 제1항에 있어서,
    상기 제5 층의 상기 도펀트의 농도는 0인 반도체소자.
  5. 제1항에 있어서,
    상기 제4 층의 상기 도펀트의 농도는 상기 제1 방향에 반대방향인 제2 방향으로 갈수록 감소하는 반도체소자.
  6. 제1항에 있어서,
    상기 제4 층은 상기 제1 층과 접하는 반도체소자.
  7. 제1항에 있어서,
    상기 제1 층의 상기 도펀트의 농도 기울기와 상기 제4 층의 상기 도펀트의 농도 기울기는 상이한 반도체소자.
  8. 제7항에 있어서,
    상기 제4 층의 상기 도펀트의 농도 기울기는 상기 제1 층의 상기 도펀트의 농도 기울기보다 작은 반도체소자.
  9. 제7항에 있어서,
    상기 제1 층의 상기 도펀트의 최소 농도는 상기 제4 층의 상기 도펀트의 최대 농도와 동일한 반도체소자.
  10. 제1항에 있어서,
    상기 활성층은 제1 리세스를 포함하고,
    상기 제4 층과 상기 제5 층은 상기 제1 리세스에 배치되는 반도체소자.
  11. 제10항에 있어서,
    상기 제1 리세스의 사이즈는 상기 제1 방향을 따라 커지는 반도체소자.
  12. 제10항에 있어서,
    상기 제1 리세스의 깊이가 동일한 경우 상기 제1 리세스의 최상측 영역의 사이즈에 따라 상기 제1 방향에 반대 방향인 제2 방향에 따른 상기 도펀트의 농도 기울기는 달라지는 반도체소자.
  13. 제10항에 있어서,
    상기 제1 리세스의 최상측 영역의 사이즈가 동일한 경우 상기 제1 리세스의 깊이에 따라 상기 제1 방향에 반대 방향인 제2 방향에 따른 상기 도펀트의 농도 기울기는 달라지는 반도체소자.
  14. 제10항에 있어서,
    상기 제1 리세스의 최상측 영역에서의 상기 도펀트의 농도는 상기 제2 층에서의 상기 도펀트의 최저 농도보다 적은 반도체소자.
  15. 제10항에 있어서,
    상기 제4 층의 저점은 상기 활성층의 하면보다 위에 위치되는 반도체소자.
  16. 제15항에 있어서,
    상기 제1 리세스의 깊이는 상기 활성층의 두께보다 작은 반도체소자.
  17. 제15항에 있어서,
    상기 제4 층의 배치 밀도는 8×1017cm-3 내지 4×1018cm-3인 반도체소자.
  18. 제15항에 있어서,
    상기 제4 층의 최상측 영역의 사이즈는 200nm 내지 400nm인 반도체소자.
  19. 제10항에 있어서,
    상기 제1 도전형 반도체층은 제2 리세스를 포함하고,
    상기 제2 리세스는 상기 제1 방향에 따라 상기 제1 리세스와 중첩되는 반도체소자.
  20. 캐비티를 갖는 몸체;
    상기 몸체 내에 제1 및 제2 리드프레임; 및
    제1항 내지 제19항 중 어느 한 항에 따른 반도체소자를 포함하는 반도체소자 패키지.
KR1020170181125A 2017-12-27 2017-12-27 반도체소자 및 반도체소자 패키지 KR102432227B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170181125A KR102432227B1 (ko) 2017-12-27 2017-12-27 반도체소자 및 반도체소자 패키지
PCT/KR2018/016619 WO2019132490A1 (ko) 2017-12-27 2018-12-26 반도체소자
US16/765,966 US11621369B2 (en) 2017-12-27 2018-12-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170181125A KR102432227B1 (ko) 2017-12-27 2017-12-27 반도체소자 및 반도체소자 패키지

Publications (2)

Publication Number Publication Date
KR20190079142A KR20190079142A (ko) 2019-07-05
KR102432227B1 true KR102432227B1 (ko) 2022-08-12

Family

ID=67067927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170181125A KR102432227B1 (ko) 2017-12-27 2017-12-27 반도체소자 및 반도체소자 패키지

Country Status (3)

Country Link
US (1) US11621369B2 (ko)
KR (1) KR102432227B1 (ko)
WO (1) WO2019132490A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8688517B2 (en) 2009-02-13 2014-04-01 Cfph, Llc Method and apparatus for advertising on a mobile gaming device
US11557695B2 (en) * 2020-02-04 2023-01-17 Seoul Viosys Co., Ltd. Single chip multi band LED
CN115986015B (zh) * 2022-11-25 2024-04-12 淮安澳洋顺昌光电技术有限公司 一种具有插入层的外延片及包含该外延片的发光二极管
CN116053378B (zh) * 2023-04-03 2023-06-02 江西兆驰半导体有限公司 发光二极管外延片及其制备方法、发光二极管

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014096567A (ja) 2012-10-09 2014-05-22 Canon Inc 発光素子の製造方法及び発光素子

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101719625B1 (ko) 2010-10-11 2017-03-24 엘지이노텍 주식회사 발광 소자 및 그 제조 방법
JP5175918B2 (ja) * 2010-12-01 2013-04-03 株式会社東芝 半導体発光素子
JP5653327B2 (ja) * 2011-09-15 2015-01-14 株式会社東芝 半導体発光素子、ウェーハ、半導体発光素子の製造方法及びウェーハの製造方法
US8686398B2 (en) * 2012-03-02 2014-04-01 Kabushiki Kaisha Toshiba Semiconductor light emitting device
JP5874592B2 (ja) * 2012-09-21 2016-03-02 豊田合成株式会社 Ｉｉｉ族窒化物半導体発光素子の製造方法
JP6227134B2 (ja) * 2014-06-03 2017-11-08 シャープ株式会社 窒化物半導体発光素子
KR102249640B1 (ko) 2014-10-29 2021-05-10 엘지이노텍 주식회사 발광소자, 이를 포함하는 발광소자 패키지, 및 이를 포함하는 조명시스템
KR20160105177A (ko) * 2015-02-27 2016-09-06 서울바이오시스 주식회사 고효율의 발광 다이오드
JP6605213B2 (ja) 2015-03-23 2019-11-13 スタンレー電気株式会社 半導体発光素子
KR102340717B1 (ko) * 2015-06-23 2021-12-17 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014096567A (ja) 2012-10-09 2014-05-22 Canon Inc 発光素子の製造方法及び発光素子

Also Published As

Publication number Publication date
KR20190079142A (ko) 2019-07-05
US20210126162A1 (en) 2021-04-29
WO2019132490A1 (ko) 2019-07-04
US11621369B2 (en) 2023-04-04

Similar Documents

Publication Publication Date Title
KR102432227B1 (ko) 반도체소자 및 반도체소자 패키지
KR102377550B1 (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지
US10910519B2 (en) Semiconductor device having layers including aluminum and semiconductor device package including same
US10770622B2 (en) Light-emitting element and light-emitting element package comprising same
KR20130019279A (ko) 발광소자
CN108604622B (zh) 发光器件和包括发光器件的发光器件封装
KR101011757B1 (ko) 발광 소자, 발광 소자의 제조방법 및 발광 소자 패키지
US9112092B2 (en) Light emitting device and light emitting device package
US10385266B2 (en) Phosphor composition, light emitting element package comprising same, and lighting system
KR102400339B1 (ko) 반도체소자 및 반도체소자 패키지
KR102438767B1 (ko) 반도체소자 및 반도체소자 패키지
KR20130019275A (ko) 발광소자
KR102316095B1 (ko) 반도체 소자
KR102237120B1 (ko) 발광소자 및 조명시스템
KR102302320B1 (ko) 발광 소자
KR102358690B1 (ko) 반도체 소자 및 이를 포함하는 반도체 소자 패키지 및 광원 장치
KR102584022B1 (ko) 발광 소자
KR102665044B1 (ko) 반도체 소자
KR102628787B1 (ko) 발광 소자
KR20180051848A (ko) 반도체 소자
KR20180087678A (ko) 반도체 소자 및 조명장치
KR102356226B1 (ko) 반도체소자 및 반도체소자 패키지
KR102302321B1 (ko) 발광 소자
KR102350784B1 (ko) 자외선 발광소자 및 조명시스템
KR102302855B1 (ko) 발광소자 및 조명시스템

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant