KR102316095B1 - 반도체 소자 - Google Patents

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쑤저우 레킨 세미컨덕터 컴퍼니 리미티드
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Abstract

실시예는 제1-1 도전형 반도체층, 제2-1 도전형 반도체층 및 상기 제1-1 도전형 반도체층과 상기 제2-1 도전형 반도체층 사이에 배치되는 제1 활성층을 포함하는 제1 발광 구조물; 제1-2 도전형 반도체층, 제2-2 도전형 반도체층 및 상기 제1-1 도전형 반도체층과 상기 제2-1 도전형 반도체층 사이에 배치되는 제1 활성층을 포함하는 제1 발광 구조물; 및 상기 제1 발광 구조물과 상기 제2 발광 구조물 사이에 배치되는 분리층;을 포함하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
다만, 복수의 파장 대역의 활성층을 동시에 적용한 반도체 소자의 경우 결정질 저하 및 활성층의 에너지 레벨 차에 따른 캐리어 주입 차이가 발생하는 한계가 존재한다.
실시예는 수평형 타입의 반도체 소자를 제공한다.
또한, 광 추출이 개선된 반도체 소자를 제공한다.
또한, 서로 다른 파장 대역의 광을 제공하는 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되며, 제1-1 도전형 반도체층, 제2-1 도전형 반도체층 및 상기 제1-1 도전형 반도체층과 상기 제2-1 도전형 반도체층 사이에 배치되는 제1 활성층을 포함하는 제1 발광 구조물; 상기 제1 발광 구조물 상에 배치되는 분리층;을 포함하고, 상기 분리층 및 상기 제1 발광 구조물을 이차 이온 질량 분석법으로 측정하였을 때 상기 분리층에서 검출되는 이차 이온의 강도가 상기 제1 발광 구조물의 이차 이온의 강도보다 높고,상기 검출되는 이차 이온은 탄소(C)이다.
상기 분리층은 상기 제1 발광구조물과 제2 발광구조물 사이에 배치될 수 있다.
상기 제2-1 도전형 반도체층은 상기 제1-1 도전형 반도체층보다 상기 기판에 더 가까이 배치되고, 상기 제2-1 도전형 반도체층은 Mg 원자를 포함할 수 있다.
제1-2 도전형 반도체층, 제2-2 도전형 반도체층 및 상기 제1-1 도전형 반도체층과 상기 제2-1 도전형 반도체층 사이에 배치되는 제1 활성층을 포함하는 제2 발광 구조물;을 더 포함하고, 상기 제2 발광 구좀루은 상기 분리층 상에 배치되며,
상기 제2-2 도전형 반도체층 상에 배치되어 상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2-1 도전형 반도체층 상에 배치되어 상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및 상기 제1-1 도전형 반도체층 및 상기 제1-2 도전형 반도체층 상에 배치되어 상기 제1-1 도전형 반도체층 및 상기 제1-2 도전형 반도체층과 전기적으로 연결되는 제3 전극을 포함할 수 있다.
상기 분리층 및 상기 제1-1 도전형 반도체층을 X선 회절 패턴으로 측정 시, 상기 분리층의 반치폭이 상기 제1-1 도전형 반도체층의 반치폭보다 넓을 수 있다.
상기 제2-1 도전형 반도체층은, 제1 층; 상기 제1 층 상에 배치되는 제2 층; 및 상기 제2 층 상에 배치되는 제3 층을 포함하고, 상기 제2 층은 상기 제1 층 및 상기 제3 층 보다 도핑 농도가 클 수 있다.
실시예에 따르면, 반도체 소자를 수평형 형태로 구현할 수 있다.
또한, 광 추출이 개선된 반도체 소자를 제작할 수 있다.
또한, 서로 다른 파장 대역의 광을 제공하는 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 개념도이고,
도 2는 실시예에 따른 반도체 소자가 전원과 연결된 단면도이고,
도 3은 다른 실시예에 따른 반도체 소자의 개념도이고,
도 4는 또 다른 실시예에 따른 반도체 소자의 개념도이고,
도 5는 또 다른 실시예에 따른 반도체 소자의 개념도이고,
도 6a 내지 도 6e는 실시예에 따른 반도체 소자를 제조하는 방법을 나타내는 순서도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 반도체 소자의 개념도이고, 도 2는 실시예에 따른 반도체 소자가 전원과 연결된 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 서로 다른 파장의 광을 발생하는 발광 소자일 수 있다. 예시적으로, 실시예에 따른 반도체 소자가 방출하는 광은 청색 파장대의 광(450nm 내지 500nm) 및 녹색 파장대의 광(500nm 내지 550nm)을 포함할 수 있다.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자는 기판(110), 버퍼층(115), 제1 발광 구조물(S1), 제2 발광 구조물(S2), 절연층(191), 제1 전극(192), 제2 전극(193) 및 제3 전극(194)을 포함한다.
기판(110)은 사파이어(Al2O3), SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 특별히 한정하지는 않는다.
기판(110)은 반도체 소자의 최하부에 배치될 수 있다. 또한, 기판(110)의 두께는 100um 내지 1000um일 수 있으나, 이러한 두께에 한정되는 것은 아니다. 여기서, 두께는 실시예에 따른 반도체 소자의 각층의 성장 방향의 길이일 수 있다.
기판(110)에는 복수의 요철부(P)가 형성될 수도 있다. 요철부(P)는 광 추출 효율을 개선할 수 있다.
버퍼층(115)은 기판(110) 상에 배치될 수 있다. 버퍼층(115)은 기판(110) 상에 구비된 발광구조물과 기판(110)의 격자 부정합을 완화할 수 있다. 이로써, 버퍼층(115)은 광 추출 효율을 개선할 수 있다.
버퍼층(115)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 또한, 버퍼층(115)은 도펀트가 도핑되지 않은 언도프(undoped) 상태일 수 있으나, 이에 한정하지 않는다.
제1 발광 구조물(S1)은 버퍼층(115) 상에 배치될 수 있다. 제1 발광 구조물(S1)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
제1 발광 구조물(S1)은 순차적으로, 제2-1 도전형 반도체층(120), 제1 활성층(130), 제1-1 도전형 반도체층(140)을 포함할 수 있다.
제2-1 도전형 반도체층(120)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2-1 도전형 반도체층(120)에 제2 도펀트가 도핑될 수 있다. 제2-1 도전형 반도체층(120)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2-1 도전형 반도체층(120)은 p형 반도체층일 수 있다.
제2-1 도전형 반도체층(120)은 복수의 층으로 분리될 수 있다. 예컨대, 제2-1 도전형 반도체층(120)은 제1 층(121), 제2 층(122) 및 제3 층(123)으로 분리될 수 있다.
제2-1 도전형 반도체층(120)은 순차로 제1 층(121), 제2 층(122) 및 제3 층(123)을 포함할 수 있으며, 여기서 제1 층(121)은 제2-1 도전형 반도체층(120) 하부에 배치되어, 버퍼층(115)과 접촉할 수 있다.
제2 층(122)은 제1 층(121)과 제3 층(123) 사이에 배치되어, 제2 전극(193)과 접촉할 수 있다. 제2 층(122)은 제1 층(121) 및 제3 층(123) 보다 높은 도핑 농도를 가질 수 있다. 예컨대, 제2 층(122)은 제1 층(121) 및 제3 층(123)보다 Mg 도핑 농도가 높을 수 있다.
이러한 구성에 의하여, 제2 층(122)은 제2 전극(193)을 통해 전기 전도성이 개선될 수 있으며, Mg 도핑 농도가 작은 제1 층(121) 및 제3 층(123)은 상하부에 배치된 층과의 관계에서 결정질 저하를 방지할 수 있다. 즉, 제1 발광 구조물(S1)은 결정질 저하를 방지하면서, 전기 전도성을 개선하는 제2-1 도전형 반도체를 포함할 수 있다.
또한, 제2-1 도전형 반도체층(120)은 두께(t1)가 1000nm 내지 3000nm일 수 있다.
그리고 고 농도 도핑 층인 제2 층(122)은 두께(t2)가 500 nm 내지 1500 nm일 수 있다. 제2 층(122)은 두께가 500 nm보다 작은 경우 전류의 확산이 저하되는 한계가 존재하고, 1500 nm보다 큰 경우 결정질 저하가 커져 광 효율이 저하되는 한계가 존재한다.
제1 활성층(130)은 제1-1 도전형 반도체층(140)을 통해서 주입되는 전자(또는 정공)과 제2-1 도전형 반도체층(120)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 제1 활성층(130)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
제1 활성층(130)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층의 구조는 이에 한정하지 않는다.
제1 활성층(130)이 우물 구조로 형성되는 경우, 활성층의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제1 활성층(130)이 각각 복수 개의 우물층을 갖는 경우 각 우물층은 동일한 파장대의 광을 생성할 수 있다. 예컨대, 제1 활성층(130)은 제2 활성층(170)보다 큰 파장 대역의 광을 생성할 수 있다. 예를 들면, 제1 활성층(130)은 녹색 광을 생성하고, 제2 활성층(170)은 청색 광을 생성할 수 있다. 이에 따라, 실시 예에 따른 반도체 소자는 서로 다른 광을 생성할 수 있다.
제1-1 도전형 반도체층(140)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1-1 도전형 반도체층(140)에 제1 도펀트가 도핑될 수 있다. 제1-1 도전형 반도체층(140)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1-1 도전형 반도체층(140)은 n형 질화물 반도체층일 수 있다.
분리층(150)은 제1 발광 구조물(S1) 상에 배치될 수 있다. 분리층(150)은 AlN, SiN, u-GaN(언도프드　GaN) 또는 n-GaN을 포함할 수 있다. 또한, 분리층(150)은 u-GaN으로 구성될 수 있고, 탄소(C)을 포함할 수 있다. 상기 분리층(150)이 C을 포함하는 경우 고저항층일 수 있다. 이에, 분리층(150)은 상부에 배치되는 제2 발광 구조물(S2)의 결정질저하를 방지할 수 있다. 상기 분리층(150)을 이차이온질량분석법(이하 SIMS)을 통해 분석할 경우, 상기 제1-1 도전형 반도체층(140), 제1 활성층(130) 및 제2-1 도전형 반도체층(120)보다 많은 C 원자를 포함할 수 있다.
이러한 구성에 의하여, 분리층(150)은 C 원자를 포함함으로써 높은 저항을 가질 수 있고, 따라서 제1-1 도전형 반도체층(140)과 제2-1 도전형 반도체층(120)을 전기적으로 분리할 수 있다. 따라서 제3 전극(194)을 통해 주입되는 전류가 제1 발광 구조물(S1) 및 제2 발광 구조물(S2) 중 저항이 낮은 쪽으로 집중되는 것을 방지할 수 있다.
또한, 분리층(150)은 서로 다른 파장 대역의 광을 생성하는 복수의 활성층을 전기적으로 분리시킬 수 있고, 예를 들어, 비정질로 배치되는 경우 작은 파장의 광을 생성하는 활성층보다 In 함량이 높은 긴 파장의 광을 생성하는 활성층의 결정질 저하로 인한 광 출력 저하를 방지할 수 있다. 다만, 이에 한정하지 않고 상기 분리층(150)은 단결정질 및/또는 다결정질로 배치될 수 있으나, 높은 저항을 가지며 상기 분리층(150) 상에 배치되는 제2 발광 구조물(S)의 결정질의 저하를 방지하기 위해서는 비정질로 배치될 수 있다.
제1 발광 구조물(S1) 및 분리층(150)을 X선 회절 패턴,(photoluminescence spectroscopy) 등으로 측정 시, 상기 분리층(150)의 반치폭(FWHM : Full Width at Half Maximum)은 상기 제1 발광 구조물(S1)의 제1-1 도전형 반도체층의 반치폭, 상기 제2-1 도전형 반도체층의 반치폭 및 상기 제1 활성층의 반치폭보다 넓을 수 있다. 따라서, 상기 분리층(150)은 상기 제1 발광 구조물(S1)의 결정질보다 저하된 결정질을 가질 수 있고, 상기 제1 발광 구조물(S1)의 결정질보다 낮은 결정질을 갖기 때문에 상기 제2 발광 구조물(S2)의 결정질 저하를 방지할 수 있다.
이러한 구성에 의하여, 실시예에 따른 반도체 소자는 서로 다른 파장의 광을 생성하는 활성층을 포함하면서, 동시에 광 출력이 개선될 수 있다.
그리고 실시예에 따른 반도체 소자는 반도체 소자 패키지로 구현될 수 있으며, 실시예에 따른 반도체 소자를 포함하는 반도체 소자 패키지는 서로 다른 파장 대역의 광을 고효율로 출력하는 고연색성 패키지로 제작될 수 있다.
분리층(150)은 제1 발광 구조물(S1)과 제1 발광 구조물(S1) 상부에 배치되는 제2 발광 구조물(S2)을 전기적으로 분리할 수 있다. 즉, 분리층(150)은 제2 활성층(170)과 제1 활성층(130)을 구조적으로 분리하여 보다 작은 파장의 광을 생성하는 활성층이 하부에 배치된 경우에 정공이 보다 긴 파장의 광을 생성하는 활성층에 집중되어 작은 파장의 광을 생성하는 활성층은 광 출력이 저하되는 것을 방지할 수 있다.
또한, 분리층(150)은 제1 발광 구조물(S1)과 제2 발광 구조물(S2)을 대칭적으로 분리할 수 있다. 예컨대, 분리층(150)을 기준으로 제1 발광 구조물(S1)은 n/활성층/p의 구조를 가지며, 제2 발광 구조물(S2)도 동일하게 n/활성층/p의 구조를 가질 수 있다.
이러한 구성에 의하여, 분리층(150)은 제1 발광 구조물(S1) 및 제2 발광 구조물(S2)의 n 도전형 반도체층과 인접하여, 공통 전극 형성이 용이하게 이루어질 수 있다.
제2 발광 구조물(S2)은 분리층(150) 상에 배치될 수 있다. 제2 발광 구조물(S2)은 순차적으로, 제1-2 도전형 반도체층(160), 제2 활성층(170), 제2-2 도전형 반도체층(180)을 포함할 수 있다.
제1-2 도전형 반도체층(160)은 분리층(150) 상에 배치될 수 있다.
제1-2 도전형 반도체층(160)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1-2 도전형 반도체층(160)에 제1 도펀트가 도핑될 수 있다. 제1-2 도전형 반도체층(160)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으나, 이에 한정하지 않는다. 제1 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제1-2 도전형 반도체층(160)은 n형 질화물 반도체층일 수 있다.
제2 활성층(170)은 제1-2 도전형 반도체층(160) 상에 배치될 수 있다.
제2 활성층(170)은 제1-2 도전형 반도체층(160)을 통해서 주입되는 전자(또는 정공)과 제2-2 도전형 반도체층(180)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 제2 활성층(170)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
제2 활성층(170)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층의 구조는 이에 한정하지 않는다.
제2 활성층(170)이 우물 구조로 형성되는 경우, 활성층의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제2 활성층(170)이 각각 복수 개의 우물층을 갖는 경우 각 우물층은 동일한 파장대의 광을 생성할 수 있다. 또한, 앞서 설명한 바와 같이, 제2 활성층(170)은 제1 활성층(130)보다 작은 파장 대역의 광을 생성할 수 있다. 예컨대, 제2 활성층(170)은 청색 광을 생성할 수 있다. 다만, 이러한 파장 대역에 한정되는 것은 아니다.
제2-2 도전형 반도체층(180)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2-2 도전형 반도체층(180)에 제2 도펀트가 도핑될 수 있다. 제2-2 도전형 반도체층(180)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2-2 도전형 반도체층(180)은 p형 반도체층일 수 있다.
절연층(191)은 제1-1 도전형 반도체층(140), 분리층(150) 및 제2-1 도전형 반도체층(120)과 접촉하며, 제1-1 도전형 반도체층(140), 분리층(150) 및 제2-1 도전형 반도체층(120) 상에 일부 배치될 수 있다.
절연층(191)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
절연층(191)은 제1-1 도전형 반도체층(140)과 제2-1 도전형 반도체층(120)을 공통으로 연결한 제3 전극(194)과 제1-1 도전형 반도체층(140), 분리층(150) 및 제2-1 도전형 반도체층(120) 사이를 절연시켜 계면을 보호할 수 있다.
제1 전극(192)은 제2-2 도전형 반도체층(180) 상에 배치될 수 있다. 제2 전극(193)은 제2-2 도전형 반도체층(180)과 접촉하여 제2-2 도전형 반도체층(180)에 전류를 주입할 수 있다.
제2 전극(193)은 제2-1 도전형 반도체층(120) 상에 배치될 수 있다. 상기 제2 전극(193)은 상기 제2-1 도전형 반도체층(120)과 전기적으로 연결될 수 있다. 상기 제2-1 도전형 반도체층(120)을 이차이온질량분석법으로 측정 시, 상기 제2-1 도전형 반도체층(120)과 상기 제2 전극(193)이 접하는 상기 제2-1 도전형 반도체층(120)의 제2 층(122)이 포함하는 도펀트의 이차 이온 강도의 세기는 상기 제2-1 도전형 반도체층(120)의 제1 층(121) 및 상기 제2-1 도전형 반도체층(120)의 제3 층(123)이 포함하는 도펀트의 이차 이온 강도의 세기보다 클 수 있다. 따라서, 상기 제2 전극(193)은 상기 제2-1 도전형 반도체층(120) 내에서 가장 많은 도펀트를 포함하는 상기 제2 층(122)과 전기적으로 연결됨으로써 상기 반도체 소자의 전기적 특성을 확보할 수 있다. 또한, 상기 제2-1 도전형 반도체층(120)이 상기 제2 층(122)에서 가장 많은 도펀트를 포함하도록 하는 경우 상기 제1 층(121) 및 상기 제3 층(123)에서 상기 도펀트에 의한 결정질 저하를 방지할 수 있기 때문에 상기 제1 발광구조물(S1) 및 상기 제2 발광구조물(S2)의 결정질 저하를 방지할 수 있다.또한, 제3 전극(194)은 제1-1 도전형 반도체층(140)과 제2-1 도전형 반도체층(120) 상에 배치될 수 있다. 제3 전극(194)은 앞서 설명한 바와 같이 제1-1 도전형 반도체층(140)과 제2-1 도전형 반도체층(120)을 공통으로 연결할 수 있다.
제1 전극(192), 제2 전극(193) 및 제3 전극(194)은 오믹 전극일 수 있다. 제1 전극(192), 제2 전극(193) 및 제3 전극(194)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
전원(S)은 일단이 제3 전극(194)과 연결되고, 타단은 제1 전극(192) 및 제2 전극(193)과 전기적으로 연결될 수 있다. 전원(S)은 제1 전극(192), 제2 전극(193) 및 제3 전극(194)과 와이어 등을 통해 전기적으로 연결될 수 있으며, 전원(S)은 실시예에 따른 반도체 소자가 패키지에 실장된 경우 패키지에 연결된 외부 전원일 수 있다.
도 3은 다른 실시예에 따른 반도체 소자의 개념도이고, 도 4는 또 다른 실시예에 따른 반도체 소자의 개념도이고, 도 5는 또 다른 실시예에 따른 반도체 소자의 개념도이다.
도 3을 참조하면, 다른 실시예에 따른 반도체 소자는 제1 발광 구조물(S1)이 순차로 제1-1 도전형 반도체층(140), 제1 활성층(130), 제2-1 도전형 반도체층(120)을 포함할 수 있다.
또한, 앞서 설명한 바와 같이 분리층(150)은 제1 발광 구조물(S1)과 제2 발광 구조물(S2)을 전기적으로 분리하여, 결정질 저하 방지와 광 출력 향상을 제공할 수 있다.
또한, 도 2와 달리, 제1-1 도전형 반도체층(140), 제1-2 도전형 반도체층(160), 제2-1 도전형 반도체층(120) 및 제2-2 도전형 반도체층(180)은 각각 전극이 연결될 수 있다. 이에, 다른 실시예에 따른 반도체 소자는 전극이 추가 형성되어 구현될 수 있다.
도 4를 참조하면, 또 다른 실시예에 따른 반도체 소자는 제1 발광 구조물(S1)이 순차로 제1-1 도전형 반도체층(140), 제1 활성층(130), 제2-1 도전형 반도체층(120)을 포함하고, 제2 발광 구조물(S2)이 순차로 제2-2 도전형 반도체층(180), 제2 활성층(170), 제1-2 도전형 반도체층(160)을 포함할 수 있다.
앞서 설명한 바와 같이, 분리층(150)은 제1 발광 구조물(S1) 및 제2 발광 구조물(S2)을 전기적으로 분리하여, 결정질 개선과 광 출력 향상을 제공할 수 있다.
또한, 제2 발광 구조물(S2)은 제2-2 도전형 반도체층(180)이 제2 활성층(170) 하부에 배치되어, 도 2에서 설명한 바와 같이, 도핑 농도가 상이한 복수의 층으로 구현될 수 있다. 또한, 이러한 구성에 의하여, 제2 발광 구조물(S2)은 결정질 저하를 방지하면서 동시에 전기 전도성도 개선할 수 있다.
도 5를 참조하면, 또 다른 실시예에 따른 반도체 소자는 제1 발광 구조물(S1)이 순차로 제1 활성층(130), 제2-1 도전형 반도체층(120), 제1-1 도전형 반도체층(140)을 포함하고, 제2 발광 구조물(S2)이 순차로 제2-2 도전형 반도체층(180), 제2 활성층(170), 제1-2 도전형 반도체층(160)을 포함할 수 있다.
앞서 설명한 바와 같이, 분리층(150)은 제1 발광 구조물(S1) 및 제2 발광 구조물(S2)을 전기적으로 분리하여, 상부에 배치되는 발광 구조물 사이의 결정질 저하를 방지하면서 광 출력 향상을 제공할 수 있다.
또한, 제2 발광 구조물(S2)은 제2-2 도전형 반도체층(180)이 제2 활성층(170) 하부에 배치되어, 도 2에서 설명한 바와 같이, 도핑 농도가 상이한 복수의 층으로 구현될 수 있다. 또한, 이러한 구성에 의하여, 제2 발광 구조물(S2)은 결정질 저하를 방지하면서 동시에 전기 전도성도 개선할 수 있다.
도 6a 내지 도 6e는 실시예에 따른 반도체 소자를 제조하는 방법을 나타내는 순서도이다.
도 6a를 참조하면, 기판(110), 버퍼층(115), 제1 발광 구조물(S1), 분리층(150) 및 제2 발광 구조물(S2)을 순차로 형성할 수 있다.
기판(110)은 사파이어(Al2O3), SiC, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으나, 특별히 한정하지는 않는다.
버퍼층(115)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
또한, 버퍼층(115)은 AlN 및 PSS가 적용될 수 있다.
제1 발광 구조물(S1)은 버퍼층(115) 상에 형성될 수 있다. 제1 발광 구조물(S1)은 순차로 형성된 제2-1 도전형 반도체층(120), 제1 활성층(130), 제1-1 도전형 반도체층(140)을 포함할 수 있다.
제2-1 도전형 반도체층(120)은 결정질 확보를 위해 복수의 층으로 형성될 수 있다. 고 도핑된 층을 저 도핑된 층 사이에 형성할 수 있다. 앞서 설명한 바와 같이, 제2-1 도전형 반도체층(120)은 제1 층(121), 제2 층(122) 및 제3 층(123)이 순차로 적층 형성될 수 있다.
분리층(150)은 제1 발광 구조물(S1) 상에 형성될 수 있다. 분리층(150)은 500℃ 내지 1000℃에서 u-GaN 성장을 통해 형성될 수 있다.
제2 발광 구조물(S2)은 분리층(150) 상에 형성될 수 있다. 제2 발광 구조물(S2)은 순차로 형성된 제1-2 도전형 반도체층(160), 제2 활성층(170), 제2-2 도전형 반도체층(180)을 포함할 수 있다. 제1-2 도전형 반도체층(160)은 제2 활성층(170)에 전자 주입을 위한 층이며, 예컨대, Si 도핑이 1E18 내지 1E20 (atoms/㎤)일 수 있다.
제2 활성층(170)은 제1-2 도전형 반도체층(160) 상에 형성될 수 있다. 제2 활성층(170)은 제1 활성층(130)보다 작은 파장의 광을 생성할 수 있다.
제2-2 도전형 반도체층(180)은 제2 활성층(170) 상에 형성될 수 있다.
도 6b를 참조하면, 제2 발광 구조물(S2)의 제1-2 도전형 반도체층(160)이 노출되도록 제1-2 도전형 반도체층(160)의 일부 영역까지 1차 메사 식각이 이루어질 수 있다.
도 6c를 참조하면, 제1 발광 구조물(S1)의 제1-1 도전형 반도체층(140)이 노출되도록 제1-1 도전형 반도체층(140)의 일부 영역까지 2차 메사 식각이 이루어질 수 있다.
도 6d를 참조하면, 제1 발광 구조물(S1)의 제2-1 도전형 반도체층(120)이 노출되도록 제1-1 도전형 반도체층(140)의 일부 영역까지 3차 메사 식각이 이루어질 수 있다.
또한, 제2-1 도전형 반도체층(120)은 적층된 층 중 일부가 3차 메사 식각을 통해 노출될 수 있다. 예컨대, 제2-1 도전형 반도체층(120)의 제1 층(121) 내지 제3 층(123) 중 Mg 도핑 농도가 높은 제2 층(122)이 노출될 수 있다.
도 6e를 참조하면, 제1-1 도전형 반도체층(140)과 제1-2 도전형 반도체층(160) 상에 절연층(191)이 형성될 수 있다. 그리고 제3 전극(194)이 절연층(191) 상에 형성될 수 있다. 제3 전극(194)은 제1-1 도전형 반도체층(140)과 제1-2 도전형 반도체층(160)과 전기적으로 연결되도록 형성될 수 있다.
제1 전극(192) 및 제2 전극(193)은 각각 제2-2 도전형 반도체층(180) 및 제2-1 도전형 반도체층(120) 상에 형성되어, 제2-2 도전형 반도체층(180) 및 제2-1 도전형 반도체층(120)과 전기적으로 연결될 수 있다.
제1 전극(192) 내지 제3 전극(194)은 동시에 또는 각각 형성될 수 있으며, 형성 순서는 한정되지 않는다. 또한, 전류를 공급하는 전원과 전기적으로 연결될 수 있으며, 제1 발광 구조물(S1) 및 제2 발광 구조물(S2)은 전원에 대한 연결 방식이 직렬 또는 병렬일 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (6)

  1. 기판;
    상기 기판 상에 배치되며, 제1-1 도전형 반도체층, 제2-1 도전형 반도체층 및 상기 제1-1 도전형 반도체층과 상기 제2-1 도전형 반도체층 사이에 배치되는 제1 활성층을 포함하는 제1 발광 구조물;
    상기 제1 발광 구조물 상에 배치되는 분리층; 및
    상기 분리층 상에 배치되는 제1-2 도전형 반도체층, 제1-2 도전형 반도체층 상에배치되는 제2 활성층 및 상기 제2 활성층 상에 배치되는 제2-2 도전형 반도체층을 포함하는 제2 발광 구조물;을 포함하고,
    상기 분리층 및 상기 제1 발광 구조물을 이차 이온 질량 분석법으로 측정하였을 때 상기 분리층에서 검출되는 이차 이온의 강도가 상기 제1 발광 구조물의 이차 이온의 강도보다 높고, 상기 검출되는 이차 이온은 탄소(C)인 반도체 소자.
  2. 제1항에 있어서,
    상기 제2-1 도전형 반도체층은 상기 제1-1 도전형 반도체층보다 상기 기판에 더 가까이 배치되고,
    상기 제2-1 도전형 반도체층은 Mg 원자를 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 발광 구조물은 상기 분리층 상에 배치되며,
    상기 제2-2 도전형 반도체층 상에 배치되어 상기 제2-2 도전형 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2-1 도전형 반도체층 상에 배치되어 상기 제2-1 도전형 반도체층과 전기적으로 연결되는 제2 전극; 및
    상기 제1-1 도전형 반도체층 및 상기 제1-2 도전형 반도체층 상에 배치되어 상기 제1-1 도전형 반도체층 및 상기 제1-2 도전형 반도체층과 전기적으로 연결되는 제3 전극을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 분리층 및 상기 제1-1 도전형 반도체층을 X선 회절 패턴으로 측정 시, 상기 분리층의 반치폭이 상기 제1-1 도전형 반도체층의 반치폭보다 넓은 반도체 소자.
  5. 제3항에 있어서,
    상기 제2-1 도전형 반도체층은,
    제1 층;
    상기 제1 층 상에 배치되는 제2 층; 및
    상기 제2 층 상에 배치되는 제3 층을 포함하고,
    상기 제2 층은 상기 제1 층 및 상기 제3 층 보다 도핑 농도가 큰 반도체 소자.
  6. 삭제
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