KR102633033B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
실시 예는, 기판 상에 희생층 및 제 1 도전형 반도체층; 활성층; 및 제 2 도전형 반도체층을 포함하는 반도체 구조물을 배치하는 단계(S10); 및 상기 기판과 반도체 구조물을 분리하는 단계(S20)를 포함하고, 상기 기판은 GaAs를 포함하고, 상기 희생층은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 갖는 반도체 소자의 제조 방법을 개시한다.
Description
실시 예는 반도체 소자 및 그 제조 방법에 관한 것이다.
GaN, AlGaN, GaAs 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
GaAs 등의 화합물을 포함하는 적색 발광 소자의 경우, 에피층을 형성할 때 사용되는 고가의 GaAs 기판으로 인하여 제조 원가가 상승할 수 있다. 따라서, GaAs 기판을 재사용하는 방안에 대한 논의가 이루어지고 있다.
실시 예는 원가 절감이 가능한 반도체 소자 및 그 제조 방법을 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 희생층 및 제 1 도전형 반도체층; 활성층; 및 제 2 도전형 반도체층을 포함하는 반도체 구조물을 배치하는 단계(S10); 및 상기 기판과 반도체 구조물을 분리하는 단계(S20)를 포함하고, 상기 기판은 GaAs를 포함하고, 상기 희생층은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 가질 수 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 제 1 도전형 반도체층; 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제 1 도전형 반도체층과 전기적으로 연결되는 제 1 전극; 및 상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고, 상기 제 1 도전형 반도체층의 적어도 일부에는 희생층이 배치되며, 상기 희생층은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 가질 수 있다.
실시 예에 따르면, 반도체 소자 및 그 제조 방법의 원가가 절감될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1의 변형예이다.
도 3은 본 발명의 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 기판, 희생층 및 반도체 구조물을 도시한 것이다.
도 5는 도 4에 따른 구조물의 에너지 밴드갭을 도시한 것이다.
도 6은 본 발명의 실시예에 따른 희생층의 격자 상수 및 에너지 밴드갭을 설명하기 위한 그래프이다.
도 7은 본 발명의 제 1 변형예에 따른 희생층의 개념도이다.
도 8a 내지 도 8d는 도 5의 다양한 변형예이다.
도 9a 내지 도 9f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 2는 도 1의 변형예이다.
도 3은 본 발명의 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 기판, 희생층 및 반도체 구조물을 도시한 것이다.
도 5는 도 4에 따른 구조물의 에너지 밴드갭을 도시한 것이다.
도 6은 본 발명의 실시예에 따른 희생층의 격자 상수 및 에너지 밴드갭을 설명하기 위한 그래프이다.
도 7은 본 발명의 제 1 변형예에 따른 희생층의 개념도이다.
도 8a 내지 도 8d는 도 5의 다양한 변형예이다.
도 9a 내지 도 9f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 단면도이다. 도 2는 도 1의 변형예이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자(100)는 반도체 구조물(130), 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 또한, 반도체 소자(100)는 희생층(120a)을 더 포함할 수도 있다. 본 발명의 실시예에 따른 반도체 소자는 수직형 반도체 소자일 수 있다.
반도체 구조물(130)은 제 1 도전형 반도체층(131), 제 2 도전형 반도체층(132) 및 제 1 도전형 반도체층(131)과 제 2 도전형 반도체층(132) 사이에 배치되는 활성층(133)을 포함할 수 있다.
제 1 도전형 반도체층(131)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 도펀트가 도핑될 수 있다. 제 1 도전형 반도체층(131)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1), InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 GaAs, AlGaAs, InGaAs, AlInGaAs, GaAsP 중 선택된 재료를 포함할 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 도전형 반도체층(131)은 n형 반도체층일 수 있다.
제 2 도전형 반도체층(132)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도펀트가 도핑될 수 있다. 제 2 도전형 반도체층(132)은 InxAlyGa1-x-yP(0≤x≤1, 0≤y≤1, 0≤x+y≤1), InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 GaAs, AlGaAs, InGaAs, AlInGaAs, GaAsP 중 선택된 재료를 포함할 수 있다. 그리고, 제 2 도펀트는 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트일 수 있다. 제 2 도펀트가 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 도전형 반도체층(132)은 p형 반도체층일 수 있다.
한편, 상기에서는 제 1 도전형 반도체층(131)이 n형 반도체층이고, 제 2 도전형 반도체층(132)이 p형 반도체층인 것을 예로 들었으나, 반대의 경우도 가능하다. 즉, 제 1 도전형 반도체층(131)이 p형 반도체층이고, 제 2 도전형 반도체층(132)이 n형 반도체층일 수도 있다.
활성층(133)은 제 1 도전형 반도체층(131)과 제 2 도전형 반도체층(132) 사이에 배치될 수 있다. 활성층(133)은 제 1 도전형 반도체층(131)을 통해서 주입되는 전자(또는 정공)와 제 2 도전형 반도체층(132)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(133)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(133)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(133)의 구조는 이에 한정하지 않는다.
활성층(133)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
제 1 전극(141)은 제 1 도전형 반도체층(131) 상에 배치될 수 있다. 또는, 제 1 전극(141)은 희생층(120a) 상에 배치될 수도 있다. 제 1 전극(141)은 제 1 도전형 반도체층(131)과 전기적으로 연결될 수 있다. 제 1 전극(141)은 오믹 전극일 수 있다.
제 2 전극(142)은 제 2 도전형 반도체층(132) 상에 배치될 수 있다. 제 2 전극(142)은 제 2 도전형 반도체층(132)과 전기적으로 연결될 수 있다. 제 2 전극(142)은 오믹 전극일 수 있다.
제 1 전극(141) 및 제 2 전극(142)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지는 않는다.
희생층(120a)은 제 1 도전형 반도체층(131) 상에 배치될 수 있다. 또한, 희생층(120-1)은 제 1 도전형 반도체층(131)과 제 1 전극(141) 사이에 배치될 수도 있다. 희생층(120a)은 후술할 기판 상에서 반도체 구조물(130)이 용이하게 성장되도록 할 수 있다. 또한, 희생층(120a)은 반도체 구조물(130)과 기판을 분리시킨 이후 남은 잔여물일 수 있다. 희생층(120a)에 대해서는 후에 보다 자세히 설명하도록 한다.
도 2를 참조하면, 도 1의 변형예에 따른 반도체 소자(100’)는 반도체 구조물(130), 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 또한, 반도체 소자(100’)는 희생층(120b)을 더 포함할 수 있다. 반도체 소자(100’)는 희생층(120b)의 구조를 제외하면 앞선 실시예의 구성과 동일하게 이루어질 수 있다.
희생층(120b)은 앞선 실시예와 다르게 층의 형태가 아닌 결정의 형태일 수 있다. 즉, 희생층(120b)은 제 1 도전형 반도체층(131)의 전체를 덮는 것이 아닌, 제 1 도전형 반도체층(131)의 일부 영역에만 결정 상태로 존재할 수 있다.
도면에서는, 제 1 전극(141)의 하부에 희생층(120b)이 배치되지 않는 것으로 도시되었으나, 이것으로 본 발명을 한정하지는 않는다. 즉, 제 1 전극(141)과 제 1 도전형 반도체층(131) 사이의 일부 영역에는 결정 상태의 희생층(120b)이 배치될 수도 있다.
도 3은 본 발명의 실시예에 따른 반도체 소자 패키지의 단면도이다.
도 3을 참조하면, 반도체 소자 패키지(10)는 몸체(11), 리드 프레임(12, 13), 반도체 소자(100) 및 몰딩부(14)를 포함할 수 있다.
몸체(11)는 홈(H)을 포함할 수 있다. 홈(H)에는 반도체 소자(100)가 수용될 수 있다. 몸체(11)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함할 수 있다.
리드 프레임(12, 13)은 제 1 리드 프레임(12) 및 제 2 리드 프레임(13)을 포함할 수 있다. 제 1 리드 프레임(12) 및 제 2 리드 프레임(13)은 서로 전기적으로 분리될 수 있다. 제 1 리드 프레임(12)에는 반도체 소자(100)의 제 1 전극이 전기적으로 연결되고, 제 2 리드 프레임(13)에는 반도체 소자(100)의 제 2 전극이 전기적으로 연결될 수 있다. 리드 프레임(12, 13)은 반도체 소자(100)의 각각의 전극과 전기적으로 연결되어, 반도체 소자(100)에 전류를 공급할 수 있다.
리드 프레임(12, 13)은 반도체 소자(100)에서 발생된 광을 반사시켜 광 추출 효율을 증가시킬 수 있다. 또한, 리드 프레임(12, 13)은 반도체 소자(100)에서 발생된 열을 외부로 배출시킬 수도 있다.
반도체 소자(100)는 앞서 설명한 반도체 소자와 동일한 구성 및 동작을 가질 수 있다. 여기서, 반도체 소자(100)는 수직형 타입으로써, 제 1 전극은 와이어 본딩에 의하여 제 1 리드 프레임(12)과 전기적으로 연결되고, 제 2 전극은 제 2 리드 프레임(130)과 직접 통전될 수 있다.
몰딩부(14)는 몸체(11)의 홈(H)을 채우도록 배치될 수 있다. 몰딩부(14)는 반도체 소자(100)를 완전히 감쌈으로써, 반도체 소자(100)를 외부로부터 보호할 수 있다. 몰딩부(14)는 형광체를 포함하여 반도체 소자(100)로부터 방출되는 빛의 파장을 변화시킬 수도 있다.
도 4는 본 발명의 실시예에 따른 기판, 희생층 및 반도체 구조물을 도시한 것이다. 도 5는 도 4에 따른 구조물의 에너지 밴드갭을 도시한 것이다. 도 6은 본 발명의 실시예에 따른 희생층의 격자 상수 및 에너지 밴드갭을 설명하기 위한 그래프이다.
도 4를 참조하면, 반도체 구조물(130)은 기판(110) 및 희생층(120) 상에서 성장될 수 있다.
기판(110)은 반도체 물질 성장에 적합하고, 열전도성이 뛰어난 물질로 형성될 수 있다. 기판(110)은 전도성 기판 또는 절연성 기판일 수 있다. 기판(110)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 선택된 어느 하나를 사용할 수 있다. 특히, 본 발명에서는 적색의 광을 발산하는 반도체 소자의 제조를 위하여 GaAs를 포함하는 기판(110)이 사용될 수 있다.
기판(110) 상에는 버퍼층(115)이 배치될 수 있다. 버퍼층(115)은 기판(110)과 반도체 구조물(130) 사이의 재료의 격자 부정합 및 열 팽창 계수 차이를 완화할 수 있다. 기판(110)이 GaAs일 경우, 버퍼층 역시 GaAs로 구성될 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
희생층(120)은 기판(110) 또는 버퍼층(115) 상에 배치될 수 있다. 희생층(120)은 특정 파장을 갖는 레이저 광을 흡수하여 분해될 수 있다. 즉, 희생층(120)이 분해됨에 따라, 기판(110)과 반도체 구조물(130)이 분리될 수 있다. 이 때, 조사되는 레이저 광의 파장은 1064nm일 수 있다. 또한, 레이저는 ND:Yag lazer일 수 있다.
도 5를 참조하면, 희생층(120)의 에너지 밴드갭은 기판(110, 또는 버퍼층(115)) 및 반도체 구조물(130)의 에너지 밴드갭보다 작을 수 있다. 특히, 희생층(120)의 에너지 밴드갭은 0.5eV 내지 1.2eV일 수 있다. 희생층(120)의 밴드갭이 0.5eV보다 작을 경우, 층간 격자상수 미스매치가 상당히 커져(도 6 참조) 희생층(120)과 반도체 구조물(130, 또는 기판(110)) 사이의 격자 부정합으로 소자에 발생하는 스트레스가 증가할 수 있다. 희생층(120)의 밴드갭이 1.2eV보다 클 경우, 레이저 광의 흡수가 이루어지지 않을 수 있다.
즉, 희생층(120)은 0.5 내지 1.2eV의 밴드갭을 가져 1064nm 파장의 레이저 광을 흡수할 수 있다. 희생층(120)은 레이저 광을 흡수하여 분해될 수 있다. 또한, 희생층(120)보다 큰 에너지 밴드갭을 갖는 기판(110) 및 반도체 구조물(130)은 1064nm 파장의 레이저 광을 투과시킬 수 있다. 구체적으로 기판을 투과한 레이저 광을 희생층에서 흡수하여 희생층의 일부 막이 분화되어 N2 가스가 생성되고 이러한 확장된 N2 가스로 인하여 기판과 희생층이 분리될 수 있다.
희생층(120)의 두께는 10 내지 200nm일 수 있다. 희생층(120)의 두께가 10nm보다 작을 경우, 레이저 광의 흡수가 이루어지지 않을 수 있다. 희생층(120)의 두께가 200nm보다 클 경우, 희생층(120)의 성장 및 분리를 위한 공정이 길어져 비효율적일 수 있다.
희생층(120)의 격자 상수는 5.4 내지 5.9Å일 수 있다. 희생층(120)의 격자 상수가 상기의 범위를 벗어날 경우, 반도체 구조물(130)과 희생층(120)의 격자 상수의 차이가 커져 반도체 구조물(130)의 성장이 이루어지지 않을 수 있다. 더불어, 희생층(120)과 기판(110) 사이의 격자 상수 차이가 커져 희생층(120)의 성장이 이루어지지 않을 수도 있다.
구체적으로, 본 발명에 따른 반도체 소자(100)는 적색 반도체 소자로써, 기판(110) 및 반도체 구조물(130)이 GaAs를 포함할 수 있다. 이 때, GaAs의 격자 상수는 5.65Å일 수 있다. 따라서, 희생층(120)과 GaAs의 격자 상수의 차이가 클 경우, 격자 부정합으로 스트레스가 증가할 수 있다. 또한, 희생층(120)의 격자 상수가 5.4 내지 5.9Å의 범위(GaAs의 격자 상수의 약 ±5% 이내의 범위)를 벗어날 경우, 희생층(120)과 GaAs의 격자 상수의 차이가 지나치게 커져 에피층의 성장이 이루어지지 않을 수 있다.
보다 바람직하게는, 희생층(120)의 격자 상수는 GaAs의 격자 상수의 약 ±3% 이내에서 선택될 수 있다. 즉, 희생층(120)의 격자 상수는 5.5 내지 5.8Å일 수 있다. 이러한 경우, 희생층(120)과 GaAs가 보다 유사한 격자 상수를 갖게 되어 격자 부정합으로 인한 스트레스가 보다 감소될 수 있다.
희생층은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 갖는 반도체 재료일 수 있다. 여기서, In과 N의 조성(x, y)을 조절하여 밴드갭과 격자 상수를 조절할 수 있다. 또한, 희생층(120)에는 제 1 도펀트가 도핑될 수도 있으나, 이것으로 본 발명을 한정하는 것은 아니다.
특히, 도 6을 참조하면, 기판(110)의 재료로 사용되는 GaAs의 경우, 에너지 밴드갭이 1.42eV일 수 있다. 희생층(120)은 In과 N의 조성(x, y)을 조절하여 밴드갭 에너지 및 격자상수를 조절할 수 있다. 구체적으로, In과 N의 조성(x, y)이 증가할수록 밴드갭 에너지가 작아질 수 있다. 또한, N의 조성(y)이 증가할수록 격자상수가 감소할 수 있고 In의 조성(x)이 증가할수록 격자상수가 증가할 수 있다.
희생층(120)은 기판(110)과 반도체 구조물(130)의 분리를 위하여 기판(110) 및 반도체 구조물(130)이 포함하는 재료(GaAs)보다 작은 밴드갭을 가질 수 있다. 또한, 희생층(120)은 기판(110) 및 반도체 구조물(130)과의 스트레스(stress)를 완화시키기 위하여 기판(110) 및 반도체 구조물(130)과 유사한 격자 상수를 가질 수 있다. 따라서, In과 N의 조성(x, y)을 조절하여 적절한 밴드갭(0.5 내지 1.2eV)과 격자 상수(5.4 내지 5.9Å, 보다 바람직하게는, 5.5 내지 5.8Å)를 갖도록 할 수 있다.
희생층(120)은 빗금친 A 영역 내의 GaAs의 밴드갭 라인(L1) 하부에 위치한 조성을 갖는 재료로 형성될 수 있다. 예를 들어, 희생층(120)의 밴드갭은 L1 하부에 위치한 L3(1eV)에 위치할 수 있다. 따라서, 희생층(120)은 GaAs를 포함하는 기판(110)과 반도체 구조물(130, 또는 제 1 도전형 반도체층)보다 낮은 밴드갭을 가질 수 있다. 그리고 희생층(120)에서만 레이저 광의 흡수가 이루어져 기판(110)과 반도체 구조물(130)이 분리될 수 있다. 즉, 희생층(120) 내의 In, N의 조성(x, y)을 조절하여 희생층(120)이 1.42eV 이하의 밴드갭을 가질 수 있다.
희생층(120)은 A 영역 중 GaAs의 격자 상수 라인(L2)에 위치한 조성을 갖는 재료로 형성될 수 있다. 따라서, 희생층(120)과 기판(110) 및 반도체 구조물(130)의 격자 부정합이 제거될 수 있다. 또는, 희생층(120)은 GaAs의 격자 상수 라인(L2)와 유사한 영역(L2와 인접한 왼편 또는 오른편 영역)의 조성을 갖는 재료로 형성될 수도 있다. 따라서, 희생층(120)과 기판(110) 및 반도체 구조물(130)의 격자 부정합이 완화되어 스트레스가 최소화될 수 있다. 즉, 희생층(120) 내의 In, N의 조성(x, y)을 조절하여 희생층(120)이 대략 5.65Å의 격자 상수를 가질 수 있다.
한편, 이것은 본 발명을 용이하게 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하는 것은 아니다.
도 7은 본 발명의 제 1 변형예에 따른 희생층의 개념도이다. 도 8a 내지 도 8d는 도 5의 다양한 변형예이다.
도 7을 참조하면, 희생층(120-1)은 제 1 희생층(121)을 포함할 수 있다. 또한, 희생층(120-1)은 제 1 희생층(121)과 제 1 도전형 반도체층(131) 사이 및 제 1 희생층(121)과 기판(110) 사이에 배치되는 제 2 희생층(122, 123)을 포함할 수 있다. 이하에서는 설명의 편의를 위하여 제 1 희생층(121)과 기판(110) 사이에 배치된 희생층을 제 3 희생층(123)으로 기재하도록 한다. 즉, 앞선 실시예에서는 희생층이 단층(제 1 희생층)으로 구성되었으나, 여기서는 희생층(120-1)이 복수의 층으로 구성될 수 있다.
희생층(120-1)은 0.5 내지 1.2eV의 에너지 밴드갭을 가질 수 있다. 또한, 희생층(120-1)은 내지 5.4 내지 5.9Å의 격자 상수를 가질 수 있다. 보다 바람직하게는, 희생층(120-1)은 5.5 내지 5.8Å의 격자 상수를 가질 수 있다. 더불어, 희생층(120-1)은 10 내지 500nm의 두께를 가질 수 있다.
제 1 희생층(121)은 제 2 희생층(122) 및 제 3 희생층(123) 사이에 배치될 수 있다. 제 1 희생층(121)은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 갖는 재료일 수 있다. 또한, 제 1 희생층(121)은 단층일 수 있다. 더불어, 제 1 희생층(121)은 희생층(120-1) 중 가장 낮은 에너지 밴드갭을 가질 수 있다.
제 2 희생층(122)은 제 1 희생층(121) 상에 배치될 수 있다. 구체적으로, 제 2 희생층(122)은 제 1 희생층(121)과 반도체 구조물(130) 사이에 배치될 수 있다. 제 2 희생층(122)은 적어도 하나의 층을 포함할 수 있다. 즉, 제 2 희생층(122)은 제 2-1 희생층(122-1) 내지 제 2-n 희생층(122-n, n≥1)을 포함할 수 있다. 여기서, 제 2-1 희생층(122-1)은 제 2 희생층(122) 중 제 1 희생층(121)과 접하는 희생층일 수 있다. 또한, 제 2-n 희생층(122-n)은 제 2 희생층(122) 중 반도체 구조물(130)과 접하는 희생층일 수 있다.
제 3 희생층(123)은 제 1 희생층(121) 상에 배치될 수 있다. 구체적으로, 제 3 희생층(123)은 제 1 희생층(121)과 기판(110) 사이에 배치될 수 있다. 제 3 희생층(123)은 적어도 하나의 층을 포함할 수 있다. 즉, 제 3 희생층(123)은 제 3-1 희생층(123-1) 내지 제 3-n 희생층(123-n, n≥1)을 포함할 수 있다. 여기서, 제 3-1 희생층(123-1)은 제 3 희생층(123) 중 제 1 희생층(121)과 접하는 희생층일 수 있다. 또한, 제 3-n 희생층(123-n)은 제 3 희생층(123) 중 기판(110)과 접하는 희생층일 수 있다.
도 8a를 참조하면, 희생층(120-1)의 밴드갭은 제 1 희생층(121)에서 제일 낮고, 반도체 구조물(130) 및 기판(110)을 향할수록 점점 커질 수 있다. 즉, 제 2, 3 희생층(122, 123)이 복수의 층으로 구성되어 반도체 구조물(130) 및 기판(110)을 향할수록 에너지 밴드갭이 완만하게 증가할 수 있다.
다시 말해서, 제 1 희생층(121)의 밴드갭은 A 영역 내에서 L1의 하부에 위치할 수 있다(도 6). 예를 들어, 제 1 희생층(121)의 밴드갭은 A 영역 내의 L3(1eV)에 위치할 수 있다. 그러나, 이것은 본 발명을 용이하게 설명하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하는 것은 아니다. 즉, 제 1 희생층(121)의 밴드갭은 A 영역 내의 L3 상부 또는 하부에 위치할 수도 있다.
제 2-1 희생층(122-1)의 밴드갭은 A 영역 내의 L3과 인접한 상부에 위치할 수 있다. 예를 들어, 제 2-1 희생층(122-1)의 밴드갭은 1.05eV일 수 있다. 또한, 제 2-2 희생층(미도시)의 밴드갭은 1.1eV이고, 제 2-n 희생층(122-n)의 밴드갭은 1.15eV일 수 있다. 물론, 이러한 밴드갭은 본 발명의 설명을 용이하게 하기 위한 일예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
즉, 제 2 희생층(122)의 밴드갭은 제 1 희생층(121)에서 반도체 구조물(130)을 향하는 방향으로 점점 증가할 수 있다. 또한, 제 3 희생층(123) 역시 제 2 희생층(122)의 밴드갭과 유사한 구조를 가질 수 있다. 즉, 제 3 희생층(123)의 밴드갭은 제 1 희생층(121)에서 기판(110)을 향하는 방향으로 점점 증가할 수 있다.
이처럼, 제 2, 3 희생층(122, 123)의 밴드갭은 제 1 희생층(121)에서 멀어질수록 A 영역 내의 L3에서 L1을 향하여 이동할 수 있다. 이는 제 2, 3 희생층(122, 123)의 In, N의 조성(x, y)을 변화시킴에 따라 조절될 수 있다. 특히, 제 2, 3 희생층(122, 123)의 N의 조성(y)을 변화시킴에 따라 조절될 수 있다.
도 8b를 참조하면, 다른 변형예에 따른 희생층(120-2)은 제 1 희생층(121) 및 제 2 희생층(122)을 포함할 수 있다. 즉, 도 8b의 희생층은 도 7 및 도 8a의 구성에서 제 1, 2 희생층(121, 122)만으로 구성된 구조일 수 있다. 물론, 도시되지는 않았지만 희생층이 제 1, 3 희생층을 포함하도록 형성될 수도 있다. 또한, 희생층(120-2)은 앞선 실시예와 동일하게 0.5 내지 1.2eV의 에너지 밴드갭, 5.4 내지 5.9Å(보다 바람직하게는, 5.5 내지 5.8Å)의 격자 상수를 가질 수 있다. 더불어, 희생층(120-2)은 10 내지 500nm의 두께를 가질 수 있다.
희생층(120-2)의 밴드갭은 제 1 희생층(121)에서 제일 낮고, 반도체 구조물(130)을 향할수록 점점 커질 수 있다. 예를 들어, 제 1 희생층(121)의 밴드갭은 A 영역 내의 L3(1eV)에 위치할 수 있다. 그리고 제 2-1 희생층(122-1)에서 제 2-n 희생층(122-n)을 향할수록 L3에서 L1의 방향으로 밴드갭이 증가할 수 있다. 이는 제 1, 2 희생층(121, 122)의 In, N의 조성(x, y)을 변화시킴에 따라 조절될 수 있다.
도 8c를 참조하면, 또 다른 변형예에 따른 희생층(120-3)은 제 1 희생층(121), 제 2 희생층(122) 및 제 3 희생층(123)을 포함할 수 있다. 또한, 제 2 희생층(122) 및 제 3 희생층(123)은 복수의 층을 포함할 수 있다. 더불어, 제 2 희생층(122) 및 제 3 희생층(123)은 초격자(superlattice) 구조를 가질 수 있다. 또한, 희생층(120-3)은 앞선 실시예와 동일하게 0.5 내지 1.2eV의 에너지 밴드갭, 5.4 내지 5.9Å의 격자 상수(보다 바람직하게는, 5.5 내지 5.8Å)를 가질 수 있다. 더불어, 희생층(120-3)은 10 내지 500nm의 두께를 가질 수 있다.
제 1 희생층(121)은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 가질 수 있다. 제 1 희생층(121)은 희생층(120-3) 중 제일 낮은 밴드갭을 가질 수 있다. 예를 들어, 제 1 희생층(121)의 밴드갭은 A 영역 내의 L3(1eV)에 위치할 수 있다. 또한, 제 1 희생층(121)의 격자 상수는 기판(110) 및 반도체 구조물(130)의 격자 상수(GaAs, L2, 대략 5.65Å)와 다를 수 있다. 예를 들어, 제 1 희생층(121)의 격자 상수는 L4에 위치할 수 있다.
즉, 제 1 희생층(121)은 L3, L4가 만나는 영역의 조성을 갖는 재료일 수 있다. 이는, In, N의 조성(x, y)을 변화시킴에 따라 얻을 수 있다. 그러나, 이는 본 발명의 설명을 용이하게 하기 위한 일예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
제 2 희생층(122)은 2개의 층이 적어도 1회 이상 교대로 적층된 구조를 가질 수 있다. 예를 들어, 제 2-1 희생층(122-1)은 GaAs를 포함할 수 있다. 제 2-2 희생층(미도시)은 제 1 희생층(121)과 동일한 재료로 형성될 수 있다. 제 2-3 희생층(미도시)은 제 2-1 희생층(122-1)과 동일한 재료(GaAs)로 형성될 수 있다. 제 2-4 희생층(미도시)은 제 2-2 희생층과 동일한 재료로 형성될 수 있다. 이와 같이, 제 2 희생층(122)은 서로 다른 2개의 층이 적어도 1회 이상 교대로 적층될 수 있다. 이는 제 3 희생층(123)에도 동일하게 적용될 수 있다. 따라서, 비교적 얇은 층들이 교대로 적층됨에 따라, 격자 부정합에 의한 스트레스가 완화될 수 있다.
즉, 제 1 희생층(121)이 포함하는 물질의 격자 상수가 GaAs의 격자 상수와 다를 경우, 제 2, 3 희생층(122, 123)을 초격자 구조로 구성하여 스트레스를 완화시킬 수 있다. 다시 말해서, 제 2, 3 희생층(122, 123)을 GaAs를 포함하는 층과 제 1 희생층(121)과 동일한 층의 교대 적층 구조로 형성하여 스트레스를 완화시킬 수 있다.
희생층(120-3)이 상기의 구조로 형성됨으로써, 도 8c에 도시된 바와 같이, 제 2, 3 희생층(122, 123) 영역은 2개의 밴드갭이 교대로 형성될 수 있다. 즉, 희생층(120-3) 중 중앙부의 제일 낮은 밴드갭 영역은 제 1 희생층(121)을 의미할 수 있다. 그리고 희생층(120-3) 중 비교적 얇은 두께를 가지며, 기판(110) 및 반도체 구조물(130)과 동일한 밴드갭을 가지는 영역은 제 2-1, 2-3 희생층 및 제 3-1, 3-3 희생층을 의미할 수 있다. 또한, 희생층(120-3) 중 비교적 얇은 두께를 가지며, 제 1 희생층(121)과 동일한 밴드갭을 갖는 영역은 제 2-2, 2-4 희생층 및 제 3-2, 3-4 희생층을 의미할 수 있다.
이와 같이, 격자 상수가 서로 다른 2개의 얇은 층을 교대로 적층시킴으로써, 격자 상수 차이로 인한 스트레스를 완화시킬 수 있다.
도 8d를 참조하면, 또 다른 변형예에 따른 희생층(120-4)은 제 1 희생층(121) 및 제 2 희생층(122)을 포함할 수 있다. 즉, 희생층(120-4)은 도 8c의 희생층(120-3)에서 제 1, 2 희생층(121, 122)만으로 구성된 구조일 수 있다. 물론, 도시되지는 않았지만 희생층이 제 1, 3 희생층을 포함하도록 형성될 수도 있다. 또한, 희생층(120-4)은 앞선 실시예와 동일하게 0.5 내지 1.2eV의 에너지 밴드갭, 5.4 내지 5.9Å(보다 바람직하게는, 5.5 내지 5.8Å)의 격자 상수를 가질 수 있다. 더불어, 희생층(120-4)은 10 내지 500nm의 두께를 가질 수 있다.
희생층(120-4)의 밴드갭은 제 1 희생층(121)에서 제일 낮을 수 있다. 제 2 희생층(122)은 GaAs 층(제 2-1, 2-3 층) 및 제 1 희생층(121)과 동일한 층(제 2-2, 2-4 층)이 교대 적층 구조를 가질 수 있다. 따라서, 제 2 희생층(122)의 초격자 구조로 인하여 서로 다른 격자 상수를 갖는 층들 사이의 스트레스가 완화될 수 있다.
한편, 본 발명의 또 다른 변형예에 따른 희생층(미도시)은, 제 1 희생층(121)에서 기판(110) 및 반도체 구조물(130)과의 격자 부정합이 가장 클 수 있다. 즉, 희생층 중, 제 1 희생층(121)과 기판(110, 또는 반도체 구조물)의 격자 상수의 차이가 가장 클 수 있다. 그리고, 제 1 희생층(121)으로부터 기판(110) 및 반도체 구조물(130)을 향할수록 격자 부정합이 작아질 수 있다.
예를 들어, 제 1 희생층(121)은 A 영역 중 L4(5.7Å)에 위치한 조성을 가질 수 있다. 이러한 경우, 제 2-1 희생층(122-1)은 5.69Å의 격자 상수를 가질 수 있다. 또한, 제 2-2 희생층은 5.68Å의 격자 상수를 갖고, 제 2-3 희생층은 5.67Å의 격자 상수를 가지며, 제 2-4 희생층(122-n, 가장 마지막 층)은 5.66Å의 격자 상수를 가질 수 있다. 이는 제 3 희생층(123)에서도 동일할 수 있다. 물론, 이는 본 발명의 설명을 용이하게 하기 위한 일예일 뿐이며, 이것으로 본 발명을 한정하는 것은 아니다.
즉, 제 1 희생층(121)에서 기판(110) 및 반도체 구조물(130)과의 격자 상수 차이가 가장 클 수 있다. 그리고 제 1 희생층(121)에서 기판(110) 및 반도체 구조물(130)을 향할수록 격자 상수 차이가 점점 작아질 수 있다. 따라서, 반도체 구조물(130)과 제 2-4 희생층은 유사한 격자 상수를 가질 수 있다. 또한, 기판(110)과 제 3-4 희생층은 유사한 격자 상수를 가질 수 있다.
이처럼, 격자 상수의 차이가 희생층의 중앙으로부터 기판(110) 또는 반도체 구조물(130)로 향할수록 완만해지므로, 격자 부정합에 의한 스트레스가 완화될 수 있다.
한편, 상기의 제 2, 3 희생층 중 선택된 하나는 생략될 수도 있다. 즉, 제 2 희생층만 형성되거나 제 3 희생층만 형성될 수도 있다. 또한, 희생층은 앞선 실시예와 동일하게 0.5 내지 1.2eV의 에너지 밴드갭, 5.4 내지 5.9Å(보다 바람직하게는, 5.5 내지 5.8Å)의 격자 상수를 가질 수 있다. 더불어, 희생층은 10 내지 500nm의 두께를 가질 수 있다.
도 9a 내지 도 9f는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 도시한 단면도이다.
도 9a를 참조하면, 기판(110)을 준비하는 단계(S1)가 이루어질 수 있다. 이 때, 기판(110) 상에는 버퍼층(115)이 배치될 수도 있다.
도 9b를 참조하면, 기판(110) 상에 희생층(120)을 배치하는 단계(S2)가 이루어질 수 있다. 여기서, 희생층(120)은 InxGa1 - xAs1 - yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 갖는 재료일 수 있다. 또한, 희생층(120-2)은 앞선 실시예와 동일하게 0.5 내지 1.2eV의 에너지 밴드갭, 5.4 내지 5.9Å(보다 바람직하게는, 5.5 내지 5.8Å)의 격자 상수를 가질 수 있다. 더불어, 희생층(120)은 10 내지 500nm의 두께를 가질 수 있다.
한편, 희생층(120)에는 이후 형성될 제 1 전극(141)과의 오믹 접촉을 용이하게 하기 위하여 제 1 도펀트가 도핑될 수도 있다. 그러나 이것으로 본 발명을 한정하는 것은 아니다.
희생층(120)은 단층 또는 다층의 형태를 가질 수 있다. 즉, 앞서 설명한 도 4 내지 도 8d에 개시된 구조를 포함할 수 있다. 즉, In, N의 조성(x, y)을 조절하여 밴드갭 및 격자 상수를 조절할 수 있다. 특히, N의 조성(y)을 조절하여 밴드갭을 낮춤으로써 희생층(120)이 레이저 광의 흡수를 통해 분해되도록 할 수 있다. 더불어, In의 조성(x)을 조절하여 희생층(120)과 인접한 층들의 격자 상수를 완만하게 함으로써, 스트레스를 완화시킬 수 있다. 또는, 희생층(120)의 일부를 초격자 구조로 형성하여 스트레스를 완화시킬 수 있다.
한편, 희생층(120)은 DMHy(Dimethylhydrazine) 및 TBHy(Tetiarybutylhydrazine) 등의 소스를 주입함으로써 증착될 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다.
도 9c를 참조하면, 희생층(120) 상에 반도체 구조물(130)을 배치하는 단계(S3)가 이루어질 수 있다. 반도체 구조물(130)은 제 1 도전형 반도체층(131), 활성층(133) 및 제 2 도전형 반도체층(132)이 순차적으로 성장됨으로써 형성될 수 있다.
반도체 구조물(130)은 유기금속 화학 증착법(MOCVD: Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD: Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD: Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE: Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE: Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이것으로 본 발명을 한정하지는 않는다.
도 9d 및 도 9e를 참조하면, 기판(110)에 레이저를 조사함으로써 기판(110)과 반도체 구조물(130)을 분리하는 단계(S4)가 이루어질 수 있다. 이 때, 레이저는 기판(110)의 하면으로부터 조사될 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다. 레이저 광은 기판(110) 및 버퍼층(115)을 투과하고, 희생층(120)에서 흡수될 수 있다. 또한, 레이저 광은 반도체 구조물(130)을 투과할 수 있다. 레이저는 Nd:Yag lazer일 수 있으며, 1064nm의 파장을 가질 수 있다.
희생층(120)은 기판(110) 및 반도체 구조물(130)보다 에너지 밴드갭이 작으므로 레이저 광을 흡수할 수 있다. 희생층(120)은 레이저 광을 흡수하여 분해될 수 있다. 따라서, 희생층(120)을 이루는 물질이 분해되어 질소 가스(N2)가 발생될 수 있다. 질소 가스의 부피가 팽창함에 따라, 희생층(120)과 기판(110)의 사이가 분리될 수 있다. 즉, 희생층(120)이 분해됨에 따라 기판(110)과 반도체 구조물(130)이 분리될 수 있다.
한편, 반도체 구조물(130) 중 희생층(120) 상에 배치된 제 1 도전형 반도체층(131)에는 희생층(120)이 분해되고 난 뒤의 희생층 잔여물(120a)이 존재할 수 있다. 또한, 기판(110) 또는 버퍼층(115) 상에도 희생층 잔여물(120a)이 존재할 수도 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니며, 희생층(120)이 모두 분해되어 존재하지 않을 수도 있다. 또는, 기판(110)과 반도체 구조물(130)의 분리 후, 희생층 잔여물(120a)을 제거할 수도 있다. 더불어, 희생층 잔여물(120b)은 도 2에 도시된 바와 같이 결정의 형태로 존재할 수도 있다.
도 9f를 참조하면, 반도체 구조물(130)에 전극(141, 142)을 배치하는 단계(S5)가 이루어질 수 있다. 전극(141, 142)은 제 1 전극(141) 및 제 2 전극(142)을 포함할 수 있다. 제 1 전극(141)은 제 1 도전형 반도체층(131) 상에 배치될 수 있으며, 제 2 전극(142)은 제 2 도전형 반도체층(132) 상에 배치될 수 있다.
S5 단계에서는, 제 2 전극(142)이 먼저 형성된 이후, 제 1 전극(141)이 형성될 수 있다. 즉, 분해된 반도체 구조물(130)의 제 2 도전형 반도체층(132) 상에 지지 기판의 역할로써 제 2 전극(142)을 먼저 형성할 수 있다. 그리고 제 1 도전형 반도체층(131) 상에 제 1 전극(141)을 형성할 수 있다. S5 단계는 도 9e에 도시된 반도체 구조물(130)을 도 9f에 도시된 바와 같이 반대로 뒤집어서 이루어질 수 있다.
한편, 희생층(희생층 잔여물, 120a, 120b)이 제 1 도전형 반도체층(131) 상에 배치될 경우, 희생층(120a, 120b) 상에 제 1 전극(141)이 배치될 수 있다. 이 때, 희생층(120a, 120b)은 제 1 도펀트에 의하여 도핑됨으로써, 제 1 전극(141)과 오믹 접촉할 수 있다. 만약 희생층(120a, 120b)에 도핑이 이루어지지 않더라도, 분해가 이루어진 후의 희생층(120a, 120b)의 잔여 두께는 매우 얇을 수 있다. 따라서, 제 1 전극(141)과 제 1 도전형 반도체층(131)의 오믹 특성이 저하되지 않을 수 있다.
반도체 소자(100)는 상기의 S1 내지 S5 단계에 의하여 제조될 수 있다. 그리고 도 3에 개시된 바와 같이 패키지로 구성될 수 있다.
한편, S4 단계에서 분리된 기판(110)은 반도체 구조물(130)의 성장을 위하여 재사용될 수 있다. 즉, S1 내지 S5 단계를 반복함으로써, 하나의 기판(110)으로 반도체 소자(100)를 반복 제조할 수 있다. 따라서, 고가의 GaAs 기판을 재활용하여 반도체 소자(100)의 제조 원가를 절감할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100; 반도체 소자 110; 기판
120, 120a, 120b, 120-1, 120-2, 120-3, 120-4; 희생층
121; 제 1 희생층 122; 제 2 희생층
123; 제 3 희생층 130; 반도체 구조물
131; 제 1 도전형 반도체층 132; 제 2 도전형 반도체층
133; 활성층 141; 제 1 전극
142; 제 2 전극 10; 반도체 소자 패키지
11; 몸체 12, 13; 리드 프레임
14; 몰딩부
120, 120a, 120b, 120-1, 120-2, 120-3, 120-4; 희생층
121; 제 1 희생층 122; 제 2 희생층
123; 제 3 희생층 130; 반도체 구조물
131; 제 1 도전형 반도체층 132; 제 2 도전형 반도체층
133; 활성층 141; 제 1 전극
142; 제 2 전극 10; 반도체 소자 패키지
11; 몸체 12, 13; 리드 프레임
14; 몰딩부
Claims (22)
- 기판 상에 희생층 및 제 1 도전형 반도체층; 활성층; 및 제 2 도전형 반도체층을 포함하는 반도체 구조물을 배치하는 단계(S10); 및
상기 기판과 반도체 구조물을 분리하는 단계(S20)를 포함하고,
상기 기판은 GaAs를 포함하고,
상기 희생층은 InxGa1-xAs1-yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 갖는 제 1 희생층을 포함하며,
상기 제 1 희생층과 상기 제 1 도전형 반도체층의 사이 및 상기 제 1 희생층과 상기 기판의 사이 중 선택된 적어도 하나에는 복수의 층을 포함하는 제 2 희생층이 배치되며,
상기 제 1 희생층의 밴드갭은, 상기 제 2 희생층의 밴드갭 보다 작은 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생층의 에너지 밴드갭은 상기 기판 및 반도체 구조물의 에너지 밴드갭보다 작은 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생층의 에너지 밴드갭은 0.5 내지 1.2eV인 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생층의 격자 상수는 5.4 내지 5.9Å인 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생층의 두께는 10 내지 500nm인 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 희생층은 상기 제 1 도전형 반도체층과 동일한 극성을 갖도록 도핑되는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 1 희생층은 상기 희생층 중 가장 낮은 에너지 밴드갭을 갖는 반도체 소자의 제조 방법. - 삭제
- 제 1 항에 있어서,
상기 제 2 희생층의 에너지 밴드갭은, 상기 제 1 희생층으로부터 멀어질수록 증가하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 희생층은, 상기 반도체 구조물과 가까워질수록 상기 반도체 구조물과의 격자 상수의 차이가 감소하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 제 2 희생층은, 상기 기판과 동일한 물질로 형성되는 제 1 층; 및 상기 제 1 희생층과 동일한 물질로 형성되는 제 2 층을 포함하고,
상기 제 2 희생층은 상기 제 1 층 및 제 2 층이 적어도 1회 이상 교대로 배치된 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 S20 단계는, 상기 기판에 레이저를 조사하여 상기 희생층을 분해시킴으로써 이루어지는 반도체 소자의 제조 방법. - 제 12 항에 있어서,
상기 레이저는 1064nm의 파장을 갖는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 S20 단계 이후, 상기 제 1 도전형 반도체층 상에는 상기 희생층의 일부가 배치되는 반도체 소자의 제조 방법. - 제 14 항에 있어서,
상기 희생층의 일부는 상기 제 1 도전형 반도체층의 전체를 덮는 반도체 소자의 제조 방법. - 제 14 항에 있어서,
상기 희생층의 일부는 상기 제 1 도전형 반도체층의 일부 영역을 덮는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 S20 단계 이후, 상기 제 1 도전형 반도체층과 전기적으로 연결되는 제 1 전극 및 상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 배치하는 단계(S30)를 더 포함하는 반도체 소자의 제조 방법. - 제 1 항에 있어서,
상기 S20 단계에서 분리된 기판은 상기 S10 단계에서 재사용되는 반도체 소자의 제조 방법. - 제 1 도전형 반도체층; 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
상기 제 1 도전형 반도체층과 전기적으로 연결되는 제 1 전극; 및
상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고,
상기 제 1 도전형 반도체층의 적어도 일부에는 희생층이 배치되며,
상기 희생층은 InxGa1-xAs1-yNy(0.02≤x<1, 0.03≤y<1)의 조성식을 가지는 제 1 희생층을 포함하며,
상기 제 1 희생층과 상기 제 1 도전형 반도체층의 사이에는 복수의 층을 포함하는 제 2 희생층이 배치되며,
상기 제 1 희생층의 밴드갭은, 상기 제 2 희생층의 밴드갭 보다 작은 반도체 소자. - 제 19 항에 있어서,
상기 희생층의 에너지 밴드갭은 0.5 내지 1.2eV인 반도체 소자. - 제 19 항에 있어서,
상기 희생층의 격자 상수는 5.4 내지 5.9Å인 반도체 소자. - 제 19 항에 있어서,
상기 희생층은 상기 제 1 도전형 반도체층과 동일한 극성을 갖는 반도체 소자.
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