KR20180082732A - 반도체 소자 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

실시예의 반도체 소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 상에 적어도 하나 이상의 피트를 포함하는 피트 형성층과, 피트 형성층 상에 배치된 활성층과, 활성층 상에 배치된 동작전압 감소층과, 동작전압 감소층 상에 Al의 조성이 25% 내지 40%를 포함하는 전자 차단층과, 전자 차단층 상에 배치된 제2 도전형 반도체층을 포함할 수 있다.
실시예에 따른 반도체 소자는 전자 차단층의 Al 조성을 증가시킴으로써, 활성층에의 전자가 제2 도전형 반도체층으로 오버 플로우 되는 것을 방지하여 광 효율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자 및 이를 포함하는 반도체 패키지{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR PACKAGE HAVING THE SAME}
실시예는 반도체 소자에 관한 것으로, 보다 상세하게는 광 효율을 향상시키기 위한 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드램프 및 신호등 및 가스나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
종래 반도체 소자는 제1 도전형 반도체층과, 제2 도전형 반도체층과, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 활성층으로 이루어지며 활성층과 제2 도전형 반도체층 사이에는 전자 차단(electron blocking) 및 활성층(130)의 클래딩(MQW cladding) 역할을 위해 전자 차단층(EBL)이 형성된다.
전자 차단층은 Al의 함량이 높을수록 활성층에서 이탈하는 전자의 차단 효과가 더욱 커지게 되나, Al의 조성을 높이게 되면 활성층과의 격자 상수 문제가 발생되어 Al의 조성을 증가시키기 어려운 문제점이 있다.
실시예는 활성층에서 이탈하는 전자의 차단 효과를 증가시키면서 활성층과의 격자 상수에 의해 스트레인 효과적으로 제어하기 위한 반도체 소자를 제공하는 것을 그 목적으로 한다.
실시예의 반도체 소자는 제1 도전형 반도체층과, 상기 제1 도전형 반도체층 상에 적어도 하나 이상의 피트를 포함하는 피트 형성층과, 상기 피트 형성층 상에 배치된 활성층과, 상기 활성층 상에 배치된 동작전압 감소층과, 상기 동작전압 감소층 상에 Al의 조성이 25% 내지 40%를 포함하는 전자 차단층과, 상기 전자 차단층 상에 배치된 제2 도전형 반도체층을 포함할 수 있다.
실시예에 따른 반도체 소자는 전자 차단층의 Al 조성을 증가시킴으로써, 활성층에의 전자가 제2 도전형 반도체층으로 오버 플로우 되는 것을 방지하여 광 효율을 향상시킬 수 있는 효과가 있다.
또한, 실시예에 따른 반도체 소자는 활성층 아래에 V 피트를 형성함으로써, 격자 상수에 의한 스트레인을 보다 효과적으로 제어할 수 있는 효과가 있다.
또한, 실시예에 따른 반도체 소자는 전자 차단층과 활성층 사이에 동작전압 감소층을 형성함으로써, 반도체 소자의 동작전압을 효과적으로 감소시킬 수 있는 효과가 있다.
또한, 실시예의 반도체 소자는 전자 차단층을 초격자 구조로 형성함으로써, 활성층에서의 전자가 오버플로우되는 것을 더욱 효과적으로 방지하는 동시에 소자의 품질을 보다 향상시킬 수 있는 효과가 있다.
도 1은 제1 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2는 제1 실시예에 따른 반도체 소자의 일부 영역을 나타낸 단면도이다.
도 3은 제1 실시예에 따른 반도체 소자의 출력값을 종래와 비교한 그래프이다.
도 4는 Al의 함량에 따른 출력값을 비교한 그래프이다.
도 5는 제2 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 6은 제2 실시예에 따른 반도체 소자의 일부 영역을 나타낸 단면도이다.
도 7은 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이해 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리 범위에 속하는 것으로 이해되어야 한다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
도 1은 제1 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 2는 제1 실시예에 따른 반도체 소자의 일부 영역을 나타낸 단면도이고, 도 3은 제1 실시예에 따른 반도체 소자의 출력값을 종래와 비교한 그래프이고, 도 4는 Al의 함량에 따른 출력값을 비교한 그래프이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자(100)는 기판(110)과, 상기 기판(110) 상에 배치된 버퍼층(120)과, 상기 버퍼층(120) 상에 배치된 제1 도전형 반도체층(130)과, 상기 제1 도전형 반도체층(130) 상에 형성된 피트 형성층(140)과, 상기 피트 형성층(140) 상에 배치된 활성층(150)과, 상기 활성층(150) 상에 배치된 동작전압 감소층(160)과, 상기 동작전압 감소층(160) 상에 배치된 전자 차단층(170)과, 상기 전자 차단층(170) 상에 배치된 제2 도전형 반도체층(180)을 포함할 수 있다.
기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga203 중 적어도 하나를 사용할 수 있다. 기판(110)은 상부면에 다수의 패턴을 포함하는 PSS 기판일 수 있다. 패턴은 기판(110)의 상부로 돌출되거나 기판의 내부에 형성된 홈 형상을 포함할 수 있다. 패턴의 형상은 한정되지 않는다.
상기 기판(110) 상에는 버퍼층(120)이 배치될 수 있다. 버퍼층(120)은 발광 구조물의 재료와 기판(110)의 격자 불일치를 완화시켜 주는 역할을 한다. 버퍼층(120)으로는 3족-5족 화합물 반도체를 포함할 수 있다. 버퍼층(120)은 GaN, AlN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
상기 버퍼층(120) 상에는 제1 도전형 반도체층(130)이 형성될 수 있다.
제1 도전형 반도체층(130)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(130)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(130)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
제1 도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제1 도전형 반도체층(130)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 제1 도펀트가 도핑될 수 있다. 여기서, 제1 도펀트는 n형 도펀트일 수 있다.
제1 도전형 반도체층(130) 상에는 활성층(150)이 배치될 수 있다.
활성층(150)은 상기 제1 도전형 반도체층(130)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(180)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(150)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(150)은 다중 우물 구조로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(150)은 화합물 반도체로 구현될 수 있다. 상기 활성층(150)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 활성층(150)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(150)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 구현될 수 있다.
활성층(150) 상에는 제2 도전형 반도체층(180)이 배치될 수 있다.
상기 제2 도전형 반도체층(180)은 예를 들어, p형 반도체층으로 구현될 수 있다. 상기 제2 도전형 반도체층(180)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(180)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 제2 도전형 반도체층(180)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(180)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 p형 도펀트일 수 있다.
상기 제2 도전형 반도체층(180) 상에는 투광성 전극층(미도시)이 더 형성될 수 있다.
투광성 전극층은 캐리어 주입을 효율적으로 할 수 있도록 단일 금속 또는 금속합금, 금속 산화물 등을 다중으로 적층할 수도 있다. 예컨대, 투광성 전극층(184)은 반도체와 전기적인 접촉이 우수한 물질로 형성될 수 있으며, 투광성 전극층(184)으로는 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
제2 도전형 반도체층(180) 상에는 제2 전극(190b)이 형성되며, 상부 일부가 노출된 제1 도전형 반도체층(130) 상에는 제1 전극(190a)이 형성된다. 이후, 최종적으로 제1 전극(190a) 및 제2 전극(190b)이 서로 연결됨으로써 반도체 소자의 제작이 완료될 수 있다.
한편, 도 1 및 도 2를 참조하면, 활성층(150)과 제2 도전형 반도체층(180) 사이에는 전자 차단층(170, EBL)이 형성될 수 있다.
전자 차단층(170)은 전자 차단(electron blocking) 및 활성층(150)의 클래딩(MQW cladding) 역할을 하며, 이로 인해 발광 효율을 향상시킬 수 있다. 전자 차단층(170)은 AlxGa(1-x)N(0≤x≤1)계 반도체로 형성될 수 있으며, 상기 활성층(150)의 에너지 밴드 갭보다는 높은 에너지 밴드 갭을 가질 수 있다. 전자 차단층(170)의 두께(T2)는 100nm 내지 600nm로 형성될 수 있다.
전자 차단층(170)의 Al 조성은 25% 이상을 포함할 수 있다. 전자 차단층(170)의 Al 조성은 25% 내지 40%를 포함할 수 있다. 실시예의 반도체 소자는 Al 조성을 25% 이상을 가지도록 함으로써, 전자가 활성층(150)에서 제2 도전형 반도체층(180)으로 오버 플로우되는 것을 방지하여 광 출력을 효과적으로 향상시킬 수 있다. 반면, Al 조성이 40%를 초과하게 되면 격자 상수의 미스 매치(Miss Match)에 의해 소자의 크랙 또는 누설 전류가 발생될 수 있다. 전자 차단층(170)은 Mg, Zn, Ca, Sr, Ba 등의 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 p형 도펀트일 수 있다.
전자 차단층(170)의 Al 조성을 증가시키면 활성층(150)과의 격자 상수 차이에 의해 스트레인이 발생될 수 있다. 이를 방지하기 위해 활성층(150)의 아래에는 피트를 포함하는 피트 형성층(140)을 배치할 수 있다.
피트 형성층(140)은 제1 도전형 반도체층(130)과 활성층(150) 사이에 배치될 수 있다. 상기 피트 형성층(140)은 활성층(150) 성장 전에 형성할 수 있다.
피트 형성층(140)은 GaN을 포함할 수 있다. 상기 피트 형성층(140)은 GaN 외에 InN, AlN, InGaN, AlGaN, InAlGaN 중 어느 하나를 포함할 수 있다. 피트 형성층(140)은 단층으로 형성될 수 있으며, 2개 이상의 다층으로 형성될 수 있다. 피트 형성층(140)을 2개 이상의 다층으로 형성하게 되면, AlN/GaN 층 구조로 형성할 수 있다. AlN은 스트레인을 보다 효과적으로 제어할 수 있다.
피트 형성층(140)은 V 피트에 의해 측면으로 경계 지어진 측면들을 포함할 수 있다. V 피트는 상면에서 보았을 경우, 원형 육각 등의 다각 형상을 포함할 수 있다. V 피트의 형상은 이에 한정되지 않는다.
V 피트의 폭(w)은 200nm 이상으로 형성될 수 있다. V 피트의 폭(w)은 200nm 내지 400nm를 포함할 수 있다. V 피트의 폭(w)이 200nm 미만이거나 400nm를 넘을 경우, 스트레인 제어 효과는 떨어지게 된다.
V 피트는 피트 형성층의 재료, 두께, 성장온도 및 성장 시간에 따라 V 피트의 폭을 제어할 수 있다. 피트 형성층(140)은 제1 도전형 반도체층(130)의 성장 온도보다 낮은 온도에 성장될 수 있다. 예컨대, 피트 형성층(140)은 200℃ 내지 400℃의 온도에서 성장될 수 있다.
피트 형성층(140)은 제1 도전형 반도체층(130)의 성장 속도 보다 느린 속도로 성장될 수 있다. 예컨대, 피트 형성층(140)의 성장 속도는 제1 도전형 반도체층(130)의 성장 속도의 1/2 이하일 수 있다.
V 피트는 서로 다른 격자를 가지는 층의 접촉 면적이 상대적으로 감소시키기 때문에 스트레스가 개선될 수 있다. 특히, V 피트의 폭(w)이 200nm 이상일 경우, 전자 차단층(170)의 Al이 증가함으로써 가지는 스트레인을 효과적으로 제어할 수 있다.
활성층(150)과 전자 차단층(170) 사이에는 동작전압 감소층(160)이 더 배치될 수 있다. 동작전압 감소층(160)은 InxGa(1-x)N(0≤x≤1)을 포함할 수 있다. 동작전압 감소층(160)은 동작전압을 효과적으로 감소시킬 수 있다. 동작전압 감소층(160)은 GaN층일 수도 있다.
동작전압 감소층(160)의 두께(T2)는 10nm 미만으로 형성될 수 있다. 동작전압 감소층(160)의 두께(T2)는 1nm 내지 10nm로 형성될 수 있다. 동작전압 감소층(160)이 10nm 이상으로 형성되면, 활성층(150)이 정공이 효과적으로 주입될 수 없게 된다.
동작전압 감소층(160)은 Mg, Zn, Ca, Sr, Ba 등의 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 p형 도펀트일 수 있다. 제2 도펀트의 도핑 농도 범위는 1E+17cm3 내지 1E+19/cm3을 포함할 수 있다. 동작전압 감소층(160)은 정공을 보다 효과적으로 활성층(150)으로 주입시킬 수 있다.
도 3에 도시된 바와 같이, 실시예에 따른 반도체 소자의 출력을 종래 반도체 소자의 출력을 비교하면, 실시예의 반도체 소자의 출력은 종래 반도체 소자의 출력에 비해 4.6% 이상 증가한 것을 알 수 있다.
도 4에 도시된 바와 같이, 실시예의 전자 차단층의 Al 조성에 따른 출력값을 살펴보면, 전자 차단층의 Al 조성이 27% 포함된 구조에 비해 전자 차단층의 Al 조성이 29% 포함된 구조가 보다 출력이 1.8% 이상 증가된 것을 알 수 있다. 즉, Al 조성은 광 출력에 상당한 영향을 주는 것을 알 수 있다.
실시예에 따른 반도체 소자는 전자 차단층의 Al 조성을 증가시킴으로써, 활성층에의 전자가 오버플로우 되는 것을 방지하여 광 효율을 향상시킬 수 있는 효과가 있다.
또한, 실시예에 따른 반도체 소자는 활성층 아래에 V 피트를 형성함으로써, 격자 상수에 의한 스트레인을 보다 효과적으로 제어할 수 있는 효과가 있다.
또한, 실시예에 따른 반도체 소자는 전자 차단층과 활성층 사이에 동작전압 감소층을 형성함으로써, 반도체 소자의 동작전압을 효과적으로 감소시킬 수 있는 효과가 있다.
도 5는 제2 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 6은 제2 실시예에 따른 반도체 소자의 일부 영역을 나타낸 단면도이다.
도 5를 참조하면, 제2 실시예에 따른 반도체 소자(200)는 기판(210)과, 상기 기판(210) 상에 배치된 버퍼층(220)과, 상기 버퍼층(220) 상에 배치된 제1 도전형 반도체층(230)과, 상기 제1 도전형 반도체층(230) 상에 형성된 피트 형성층(240)과, 상기 피트 형성층(240) 상에 배치된 활성층(250)과, 상기 활성층(250) 상에 배치된 동작전압 감소층(260)과, 상기 동작전압 감소층(260) 상에 배치된 전자 차단층(270)과, 상기 전자 차단층(270) 상에 배치된 제2 도전형 반도체층(280)을 포함할 수 있다. 여기서, 전자 차단층(270)의 구조 외에는 제1 실시예에 따른 반도체 소자의 구성과 동일하므로 자세한 설명은 생략한다.
도 6에 도시된 바와 같이, 전자 차단층(270)은 AlxGa(1-x)N/Ga(1-y)N(0≤x≤1, 0≤y≤1)계 초격자 구조를 포함할 수 있다. 전자 차단층(270)은 AlGaN의 제1 층(272)과, GaN의 제2 층(274)을 포함할 수 있다. 제1 층(272)의 두께(T11)는 20nm 내지 120nm일 수 있다. 제1 층(272)의 Al 조성은 25% 이상을 포함할 수 있다. 제1 층(272)의 Al 조성은 25% 내지 40%를 포함할 수 있다. 제1 층(272)은 Mg, Zn, Ca, Sr, Ba 등의 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 p형 도펀트일 수 있다.
제2 층(274)의 두께(T12)는 20nm 내지 120nm일 수 있다. 제2 층(274)의 두께(T12)는 제1 층(272)의 두께(T11)와 동일하게 형성될 수 있다. 이와 다르게, 제2 층(274)의 두께(T12)는 제1 층(272)의 두께(T11)와 다르게 형성될 수 있다. 제2 층(274)은 Mg, Zn, Ca, Sr, Ba 등의 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 p형 도펀트일 수 있다.
전자 차단층(270)은 제1 층(272)과 제2 층(274)으로 이루어지도록 초격자 구조로 형성함으로써, 활성층(250)에서의 제2 도전형 반도체층(280)으로 전자가 오버 플로우되는 것을 더욱 효과적으로 방지하는 동시에 소자의 품질을 보다 향상시킬 수 있는 효과가 있다.
피트 형성층(240)은 제1 도전형 반도체층(230)과 활성층(250) 사이에 배치될 수 있다. 상기 피트 형성층(240)은 활성층(250) 성장 전에 형성할 수 있다. 피트 형성층(240)은 GaN을 포함할 수 있다. 상기 피트 형성층(240)은 GaN 외에 InN, AlN, InGaN, AlGaN, InAlGaN 중 어느 하나를 포함할 수 있다.
피트 형성층(240)의 V 피트의 폭(W)은 200nm 이상으로 형성될 수 있다. V 피트의 폭(w)은 200nm 내지 400nm를 포함할 수 있다.
활성층(250)과 전자 차단층(270) 사이에는 동작전압 감소층(260)이 더 배치될 수 있다.
동작전압 감소층(260)은 InxGa(1-x)N(0≤x≤1)을 포함할 수 있다. 동작전압 감소층(260)의 두께(T2)는 10nm 미만으로 형성될 수 있다. 동작전압 감소층(260)은 Mg, Zn, Ca, Sr, Ba 등의 제2 도펀트가 도핑될 수 있다. 제2 도펀트는 p형 도펀트일 수 있다. 제2 도펀트의 도핑 농도 범위는 1E+17cm3 내지 1E+19/cm3을 포함할 수 있다.
제2 실시예의 반도체 소자는 전자 차단층을 초격자 구조로 형성함으로써, 활성층에서의 전자가 오버플로우되는 것을 더욱 효과적으로 방지하는 동시에 소자의 품질을 보다 향상시킬 수 있는 효과가 있다.
도 7은 실시예에 따른 반도체 소자가 구비된 반도체 패키지를 나타낸 단면도이다. 여기서, 반도체 패키지에 구비된 반도체 소자는 제1 실시예 및 제2 실시예에 따른 반도체 소자일 수 있으며, 설명의 편의상 제1 실시예에 따른 반도체 소자가 구비된 구조를 설명하기로 한다.
도 7을 참조하면, 실시예에 따른 발광소자 패키지(300)는 몸체(305)와, 상기 몸체(305)에 배치된 제1 리드전극(313) 및 제2 리드전극(314)과, 상기 몸체(305)에 제공되어 상기 제1 리드전극(313) 및 제2 리드전극(314)과 전기적으로 연결되는 반도체 소자 예컨대, 발광소자(100)와, 상기 발광소자(100)를 포위하는 몰딩부재(340)를 포함할 수 있다.
상기 몸체(305)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 리드전극(313) 및 제2 리드전극(314)은 서로 전기적으로 분리되며, 상기 발광소자(100)에 전원을 제공한다. 또한, 상기 제1 리드전극(313) 및 제2 리드전극(314)은 상기 발광소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광소자(100)는 상기 몸체(305) 위에 배치되거나 상기 제1 리드전극(313) 또는 제2 리드전극(314) 위에 배치될 수 있다.
상기 발광소자(100)는 상기 제1 리드전극(313) 및 제2 리드전극(314)과 와이어 방식, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
실시예에서 발광소자(100)는 제2 리드전극(314)에 실장되고, 제1 리드전극(313)과 와이어(350)에 의해 연결될 수 있으나, 실시예가 이에 한정되는 것은 아니다.
상기 몰딩부재(340)는 상기 발광소자(100)를 포위하여 상기 발광소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(340)에는 형광체(332)가 포함되어 상기 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 몰딩부재(340)의 상면은 단면이 플랫(flat)하거나 볼록 또는 오목한 형상을 가질 수 있으며 이에 한정하지 않는다.
실시 예에 따른 발광소자 또는 발광소자 패키지는 복수 개가 기판 위에 어레이될 수 있으며, 상기 발광소자 패키지의 광 경로 상에 광학 부재인 렌즈, 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 상기 라이트 유닛은 탑뷰 또는 사이드 뷰 타입으로 구현되어, 휴대 단말기 및 노트북 컴퓨터 등의 표시 장치에 제공되거나, 조명장치 및 지시 장치 등에 다양하게 적용될 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광소자 패키지를 포함하는 조명 장치로 구현될 수 있다. 예를 들어, 조명 장치는 램프, 가로등, 전광판, 전조등을 포함할 수 있다.
상술한 반도체 소자는 반도체 소자 패키지로 구성되어, 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
110: 기판 120: 버퍼층
130: 제1 도전형 반도체층 140: 피트 형성층
150: 활성층 160: 동작전압 감소층
170: 전자 차단층 180: 제2 도전형 반도체층

Claims (9)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 적어도 하나 이상의 피트를 포함하는 피트 형성층;
    상기 피트 형성층 상에 배치된 활성층;
    상기 활성층 상에 배치된 동작전압 감소층;
    상기 동작전압 감소층 상에 Al의 조성이 25% 내지 40%를 포함하는 전자 차단층; 및
    상기 전자 차단층 상에 배치된 제2 도전형 반도체층;을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 피트 형성층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN 중 어느 하나를 포함하고, 상기 피트의 폭은 200nm 이상을 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 피트 형성층은 2개 이상의 층을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 전자 차단층은 제1 도펀트가 도핑된 AlGaN을 포함하는 반도체 소자.
  5. 제 2 항에 있어서,
    상기 전자 차단층은 AlGaN/GaN으로 이루어진 다수의 쌍을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 동작전압 감소층은 제1 도펀트가 도핑된 InGaN, GaN을 포함하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제1 도펀트의 도핑 농도 범위는 1E+17cm3 내지 1E+19/cm3을 포함하는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 동작전압 감소층의 두께는 10nm 이하인 반도체 소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항의 반도체 소자를 포함하는 반도체 패키지.
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