WO2018164371A1 - 반도체 소자 및 반도체 소자 패키지 - Google Patents

반도체 소자 및 반도체 소자 패키지 Download PDF

Info

Publication number
WO2018164371A1
WO2018164371A1 PCT/KR2018/000839 KR2018000839W WO2018164371A1 WO 2018164371 A1 WO2018164371 A1 WO 2018164371A1 KR 2018000839 W KR2018000839 W KR 2018000839W WO 2018164371 A1 WO2018164371 A1 WO 2018164371A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
bonding pad
electrode
layer
reflective layer
Prior art date
Application number
PCT/KR2018/000839
Other languages
English (en)
French (fr)
Inventor
이창형
박규형
송용선
최병연
황성민
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020170029305A external-priority patent/KR102237158B1/ko
Priority claimed from KR1020170029302A external-priority patent/KR102331570B1/ko
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to US16/492,069 priority Critical patent/US11233176B2/en
Publication of WO2018164371A1 publication Critical patent/WO2018164371A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/382—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending partially in or entirely through the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46—Reflective coating, e.g. dielectric Bragg reflector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21K—NON-ELECTRIC LIGHT SOURCES USING LUMINESCENCE; LIGHT SOURCES USING ELECTROCHEMILUMINESCENCE; LIGHT SOURCES USING CHARGES OF COMBUSTIBLE MATERIAL; LIGHT SOURCES USING SEMICONDUCTOR DEVICES AS LIGHT-GENERATING ELEMENTS; LIGHT SOURCES NOT OTHERWISE PROVIDED FOR
    • F21K9/00—Light sources using semiconductor devices as light-generating elements, e.g. using light-emitting diodes [LED] or lasers
    • F21K9/20—Light sources comprising attachment means
    • F21K9/23—Retrofit light sources for lighting devices with a single fitting for each light source, e.g. for substitution of incandescent lamps with bayonet or threaded fittings
    • F21K9/232—Retrofit light sources for lighting devices with a single fitting for each light source, e.g. for substitution of incandescent lamps with bayonet or threaded fittings specially adapted for generating an essentially omnidirectional light distribution, e.g. with a glass bulb
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21K—NON-ELECTRIC LIGHT SOURCES USING LUMINESCENCE; LIGHT SOURCES USING ELECTROCHEMILUMINESCENCE; LIGHT SOURCES USING CHARGES OF COMBUSTIBLE MATERIAL; LIGHT SOURCES USING SEMICONDUCTOR DEVICES AS LIGHT-GENERATING ELEMENTS; LIGHT SOURCES NOT OTHERWISE PROVIDED FOR
    • F21K9/00—Light sources using semiconductor devices as light-generating elements, e.g. using light-emitting diodes [LED] or lasers
    • F21K9/60—Optical arrangements integrated in the light source, e.g. for improving the colour rendering index or the light extraction
    • F21K9/68—Details of reflectors forming part of the light source
    • F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
    • F21—LIGHTING
    • F21Y—INDEXING SCHEME ASSOCIATED WITH SUBCLASSES F21K, F21L, F21S and F21V, RELATING TO THE FORM OR THE KIND OF THE LIGHT SOURCES OR OF THE COLOUR OF THE LIGHT EMITTED
    • F21Y2115/00—Light-generating elements of semiconductor light sources
    • F21Y2115/10—Light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer

Definitions

  • Embodiments relate to a semiconductor device, a method for manufacturing a semiconductor device, and a semiconductor device package.
  • a semiconductor device including a compound such as GaN, AlGaN, etc. has many advantages, such as having a wide and easy-to-adjust band gap energy, and can be used in various ways as a light emitting device, a light receiving device, and various diodes.
  • light emitting devices such as light emitting diodes or laser diodes using group 3-5 or 2-6 compound semiconductor materials have been developed using thin film growth technology and device materials.
  • a light emitting device such as a light emitting diode or a laser diode using a group 3 to 5 or 2 to 6 group compound semiconductor material may implement a white light source having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent life, fast response speed, safety and environmental friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • a light-receiving device such as a photodetector or a solar cell
  • a Group 3-5 Group 2 or Group 6 compound semiconductor material development of device materials absorbs light in various wavelength ranges to generate a photocurrent. As a result, light in various wavelengths can be used from gamma rays to radio wavelengths.
  • a light receiving device has the advantages of fast response speed, safety, environmental friendliness and easy control of the device material, so that it can be easily used in power control or microwave circuits or communication modules.
  • the semiconductor device may replace a light emitting diode backlight, a fluorescent lamp, or an incandescent bulb, which replaces a cold cathode tube (CCFL) constituting a backlight module of an optical communication means, a backlight of a liquid crystal display (LCD) display device.
  • CCFL cold cathode tube
  • LCD liquid crystal display
  • the light emitting device may be provided as a pn junction diode having a characteristic in which electrical energy is converted into light energy using, for example, a group 3-5 element or a group 2-6 element on the periodic table.
  • Various wavelengths can be realized by adjusting the composition ratio.
  • nitride semiconductors are receiving great attention in the field of optical devices and high power electronic devices due to their high thermal stability and wide bandgap energy.
  • a blue light emitting device, a green light emitting device, an ultraviolet light emitting device, a red light emitting device using a nitride semiconductor, and the like are commercially used and widely used.
  • a light emitting diode which emits light distributed in a wavelength range of 200 nm to 400 nm, and is used in the wavelength band, for short wavelengths, for sterilization and purification, and for long wavelengths, an exposure machine or a curing machine. Can be used.
  • UV-A 315nm ⁇ 400nm
  • UV-B 280nm ⁇ 315nm
  • UV-C 200nm ⁇ 280nm
  • the UV-A (315nm ⁇ 400nm) area is applied to various fields such as industrial UV curing, printing ink curing, exposure machine, forgery discrimination, photocatalyst sterilization, special lighting (aquarium / agriculture, etc.), and UV-B (280nm ⁇ 315nm).
  • Area is used for medical purposes
  • UV-C 200nm ⁇ 280nm
  • area is applied to air purification, water purification, sterilization products.
  • the embodiment can provide a semiconductor device, a method of manufacturing a semiconductor device, and a semiconductor device package capable of improving light extraction efficiency and electrical characteristics.
  • the embodiment can provide a semiconductor device, a method of manufacturing a semiconductor device, and a semiconductor device package capable of improving bonding bonding force between a package electrode and a semiconductor device.
  • the embodiment can provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package which can prevent the current concentration from occurring and improve reliability.
  • the embodiment can provide a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device package capable of preventing the package body from being degraded by light emitted from the semiconductor device.
  • a semiconductor device may include a light emitting structure including a first conductive semiconductor layer and a second conductive semiconductor layer; A first electrode disposed on the first conductive semiconductor layer and electrically connected to the first conductive semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first insulating reflective layer disposed on the first electrode and the second electrode and including a first opening exposing an upper surface of the first electrode; A second insulating reflective layer spaced apart from the first insulating reflective layer on the first electrode and the second electrode, the second insulating reflective layer including a second opening exposing an upper surface of the second electrode; A first bonding pad disposed on the first insulating reflective layer and electrically connected to the first electrode through the first opening; A second bonding pad disposed on the second insulating reflective layer and spaced apart from the first bonding pad and electrically connected to the second electrode through the second opening; And a sum of an area of the first bonding pad and an area of the second bonding pad, when viewed
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device when viewed from the upper direction of the semiconductor device. have.
  • the first bonding pad or the second bonding pad may be provided with a length of x along the major axis direction of the semiconductor device, a length of y along the minor axis direction of the semiconductor device, and The ratio of y may be provided from 1: 1.5 to 1: 2.
  • the distance between the first bonding pad and the second bonding pad may be provided equal to or greater than 125 micrometers and equal to or less than 300 micrometers.
  • the first bonding pad or the second bonding pad may be spaced apart from the neighboring side surface disposed in the long axis direction of the semiconductor element by a length of b, and the neighboring side surface disposed in the short axis direction of the semiconductor element.
  • a may be provided equal to or greater than 40 micrometers, and b to be equal or greater than 40 micrometers.
  • light generated from the light emitting structure may be transmitted through and emitted in an area of 30% or more of an upper surface of the semiconductor device on which the first bonding pad and the second bonding pad are disposed.
  • the light generated by the light emitting structure may be transmitted through and emitted in four side surfaces of the semiconductor device.
  • the third region provided between the second region, the side surface disposed in the short axis direction of the semiconductor device, and the adjacent first bonding pad or the second bonding pad light generated in the light emitting structure may be transmitted and emitted.
  • a semiconductor device package may include a package body including a first package electrode and a second package electrode; A semiconductor device disposed in the package body, the semiconductor device comprising: a light emitting structure including a first conductive semiconductor layer and a second conductive semiconductor layer; A first electrode disposed on the first conductive semiconductor layer and electrically connected to the first conductive semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first insulating reflective layer disposed on the first electrode and the second electrode and including a first opening exposing an upper surface of the first electrode; A second insulating reflective layer spaced apart from the first insulating reflective layer on the first electrode and the second electrode, the second insulating reflective layer including a second opening exposing an upper surface of the second electrode; A first bonding pad disposed on the first insulating reflective layer and electrically connected to the first electrode through the first opening; A second bonding pad disposed on the second insulating reflective layer and spaced apart from the first bonding pad and electrically connected to the first electrode through
  • a semiconductor device may include a light emitting structure including a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer; A first electrode disposed on the first conductive semiconductor layer and electrically connected to the first conductive semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first bonding pad disposed on the first electrode and the second electrode and electrically connected to the first electrode; A second bonding pad disposed on the first electrode and the second electrode, spaced apart from the first bonding pad, and electrically connected to the second electrode; A first reflective layer disposed between the light emitting structure and the first bonding pad; A second reflective layer disposed between the light emitting structure and the second bonding pad; A third reflective layer disposed between the first bonding pad and the second bonding pad; And a sum of an area of the first bonding pad and an area of the second bonding pad, when viewed from an upper direction of the semiconductor device, of the
  • the area of the third reflective layer is equal to or smaller than 60% of the total area of the upper surface, and the area of the third reflective layer is provided to be greater than or equal to 10% and less than or equal to 25% of the total area of the upper surface of the semiconductor device.
  • Light generated in the light emitting structure is not transmitted through the first region provided between the pads, and is disposed between the first bonding pad and the second bonding pad adjacent to the side surface disposed in the long axis direction of the semiconductor device.
  • a second region provided, a third region provided between the side of the semiconductor device and a side surface disposed in a short axis direction and adjacent to the first bonding pad or the second bonding pad adjacent to each other; Is the light is transmitted can be released.
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device when viewed from the upper direction of the semiconductor device. have.
  • the first bonding pad or the second bonding pad may be provided with a length of x along the major axis direction of the semiconductor device, a length of y along the minor axis direction of the semiconductor device, and The ratio of y may be provided from 1: 1.5 to 1: 2.
  • the distance between the first bonding pad and the second bonding pad may be provided equal to or greater than 125 micrometers and equal to or less than 300 micrometers.
  • the first bonding pad or the second bonding pad may be spaced apart from the neighboring side surface disposed in the long axis direction of the semiconductor element by a length of b, and the neighboring side surface disposed in the short axis direction of the semiconductor element.
  • a may be provided equal to or greater than 100 micrometers, and b to be equal or greater than 40 micrometers.
  • light generated from the light emitting structure may be transmitted through and emitted in an area of 20% or more of an upper surface of the semiconductor device on which the first bonding pad, the second bonding pad, and the third reflective layer are disposed.
  • the light generated by the light emitting structure may be transmitted through and emitted in four side surfaces of the semiconductor device.
  • the first reflective layer is an insulating reflective layer provided with a first opening for electrically connecting the first conductive semiconductor layer and the first bonding pad
  • the second reflective layer is formed of the second conductive semiconductor layer. It may be an insulating reflective layer provided with a second opening that electrically connects the second bonding pad.
  • the third reflective layer may be an insulating reflective layer connected to the first reflective layer and the second reflective layer.
  • a semiconductor device package may include a package body including a first package electrode and a second package electrode; And a semiconductor device disposed in the package body, wherein the semiconductor device is disposed between a first conductive semiconductor layer, a second conductive semiconductor layer, the first conductive semiconductor layer, and the second conductive semiconductor layer.
  • Light emitting structure including an active layer; A first electrode disposed on the first conductive semiconductor layer and electrically connected to the first conductive semiconductor layer; A second electrode disposed on the second conductive semiconductor layer and electrically connected to the second conductive semiconductor layer; A first bonding pad disposed on the first electrode and the second electrode and electrically connected to the first electrode; A second bonding pad disposed on the first electrode and the second electrode, spaced apart from the first bonding pad, and electrically connected to the second electrode; A first reflective layer disposed between the light emitting structure and the first bonding pad; A second reflective layer disposed between the light emitting structure and the second bonding pad; A third reflective layer disposed between the first bonding pad and the second bonding pad; And a sum of an area of the first bonding pad and an area of the second bonding pad, when viewed from an upper direction of the semiconductor device, of the semiconductor device on which the first bonding pad and the second bonding pad are disposed.
  • the area of the third reflective layer is equal to or smaller than 60% of the total area of the upper surface, and the area of the third reflective layer is provided to be greater than or equal to 10% and less than or equal to 25% of the total area of the upper surface of the semiconductor device.
  • Light generated in the light emitting structure is not transmitted through the first region provided between the pads, and is disposed between the first bonding pad and the second bonding pad adjacent to the side surface disposed in the long axis direction of the semiconductor device.
  • the semiconductor device According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, there is an advantage of improving light extraction efficiency and electrical characteristics.
  • the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment there is an advantage in that bonding bonding between the package electrode and the semiconductor device can be improved.
  • the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment there is an advantage in that reliability can be improved by preventing current concentration from occurring.
  • the electrode, the insulating reflective layer, and the bonding pad are disposed to suit the flip chip bonding method, thereby easily performing the bonding process, and the transmittance and reflectance of the emitted light.
  • the electrode, the insulating reflective layer, and the bonding pad are disposed to suit the flip chip bonding method, thereby easily performing the bonding process, and the transmittance and reflectance of the emitted light.
  • the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package have an advantage of preventing the package body from being deteriorated by the light emitted from the semiconductor device.
  • FIG. 1 is a plan view showing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 1.
  • FIG 3 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to a semiconductor device according to an embodiment of the present invention.
  • FIG. 4 is a diagram illustrating an arrangement example of a first bonding pad and a second bonding pad applied to a semiconductor device according to an embodiment of the present disclosure.
  • 5A and 5B are diagrams illustrating a step in which a semiconductor layer and a current diffusion layer are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • 6A and 6B are views illustrating a step in which an ohmic contact layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 7A and 7B are diagrams illustrating a step in which a first electrode and a second electrode are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • FIGS. 8A and 8B are diagrams illustrating a step in which a protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 9A and 9B are diagrams illustrating a step in which a first insulating reflective layer and a second insulating reflective layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIGS. 10A and 10B are diagrams illustrating a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • FIG. 11 is a plan view illustrating another example of a semiconductor device in accordance with some embodiments of the inventive concepts.
  • FIG. 12 is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 11.
  • FIG. 13 is a cross-sectional view taken along line C-C of the semiconductor device illustrated in FIG. 11.
  • FIG. 14 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to another example of a semiconductor device according to an embodiment of the present disclosure.
  • 15A, 15B, and 15C are diagrams illustrating a step in which a semiconductor layer and a current diffusion layer are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • 16A, 16B, and 16C are diagrams illustrating a step in which an ohmic contact layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 17A, 17B, and 17C are diagrams illustrating a step in which a protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 18A, 18B, and 18C are diagrams illustrating a step in which a first electrode and a second electrode are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 19A, 19B, and 19C are diagrams illustrating a step in which a first insulating reflective layer and a second insulating reflective layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 20A, 20B, and 20C are diagrams illustrating steps in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 21 is a view illustrating a semiconductor device package according to an embodiment of the present invention.
  • 22 and 23 are diagrams illustrating a change in luminous intensity according to a thickness of a semiconductor device according to example embodiments.
  • FIG. 24 is a plan view illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 25 is a cross-sectional view taken along the line A-A of the semiconductor device illustrated in FIG. 24.
  • FIG. 26 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to a semiconductor device according to an embodiment of the present disclosure
  • FIG. 27 is a diagram illustrating an arrangement example of a first bonding pad and a second bonding pad applied to a semiconductor device according to an embodiment of the present disclosure.
  • 28A and 28B are diagrams illustrating a step in which a semiconductor layer and a current diffusion layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 29A and 29B illustrate a step in which an ohmic contact layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 30A and 30B are diagrams illustrating a step in which a first electrode and a second electrode are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • 31A and 31B are diagrams illustrating a step in which a protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 32A and 32B illustrate a step in which a reflective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 33A and 33B illustrate a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 34 is a plan view illustrating still another example of a semiconductor device according to example embodiments.
  • 35 is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 34.
  • 36 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to another example of a semiconductor device according to an embodiment of the present disclosure.
  • FIGS. 37A and 37B are diagrams illustrating a step in which a semiconductor layer and a current diffusion layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 38A and 38B illustrate an operation of forming an ohmic contact layer by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 39A and 39B illustrate a step of forming a first passivation layer by a method of fabricating a semiconductor device in accordance with some embodiments of the inventive concept.
  • 40A and 40B are diagrams illustrating a step in which a first electrode and a second electrode are formed by a semiconductor device manufacturing method according to an embodiment of the present invention.
  • 41A and 41B illustrate a step of forming a second passivation layer by a method of fabricating a semiconductor device in accordance with some embodiments of the inventive concept.
  • 42A and 42B illustrate a step in which a reflective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 43A and 43B illustrate a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 44 is a plan view illustrating still another example of a semiconductor device according to example embodiments.
  • 46 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to another example of a semiconductor device according to an embodiment of the present disclosure.
  • 47A and 47B illustrate a step in which a semiconductor layer and a current spreading layer are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 48A and 48B illustrate a step in which an ohmic contact layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 49A and 49B illustrate a step in which a reflective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 50A and 50B illustrate a step in which a first electrode and a second electrode are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 51A and 51B illustrate a step in which a protective layer is formed by a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.
  • 52A and 52B illustrate a step in which a first bonding pad and a second bonding pad are formed by a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • 53 is a plan view illustrating still another example of a semiconductor device according to example embodiments.
  • FIG. 54 is a cross-sectional view taken along line D-D of the semiconductor device illustrated in FIG. 53.
  • 55 is a view illustrating a semiconductor device package according to an embodiment of the present invention.
  • 56 is a view illustrating a problem that may occur in a conventional semiconductor device package.
  • 57 is a diagram illustrating a lighting device according to an embodiment of the present invention.
  • each layer, region, pattern, or structure is “on / over” or “under” the substrate, each layer, layer, pad, or pattern.
  • “on / over” and “under” include both “directly” or “indirectly” formed. do.
  • the criteria for the top / top or bottom of each layer will be described based on the drawings, but the embodiment is not limited thereto.
  • FIGS. 1 and 2 are plan views illustrating a semiconductor device in accordance with an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 1.
  • FIG. 1 a first electrode disposed under the first bonding pad 171 and the second bonding pad 172, but electrically connected to the first bonding pad 171. 141 and the second electrode 142 electrically connected to the second bonding pad 172 are shown.
  • the semiconductor device 100 may include the light emitting structure 110 disposed on the substrate 105 as shown in FIGS. 1 and 2.
  • the substrate 105 may be selected from the group including sapphire substrate (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge.
  • the substrate 105 may be provided as a patterned sapphire substrate (PSS) having an uneven pattern formed on an upper surface thereof.
  • PSS patterned sapphire substrate
  • the light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113.
  • the active layer 112 may be disposed between the first conductivity type semiconductor layer 111 and the second conductivity type semiconductor layer 113.
  • the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.
  • the first conductivity-type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity-type semiconductor layer 113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer. .
  • the first conductive semiconductor layer 111 is disposed on and in contact with the substrate 105.
  • a buffer layer may be further disposed between the first conductivity type semiconductor layer 111 and the substrate 105.
  • the buffer layer may function to reduce the difference in lattice constant between the substrate 105 and the light emitting structure 110 and to improve crystallinity.
  • the light emitting structure 110 may be provided as a compound semiconductor.
  • the light emitting structure 110 may be provided as a group 2-6 or 3-5 compound semiconductor, for example.
  • the light emitting structure 110 may include at least two elements selected from aluminum (Al), gallium (Ga), indium (In), phosphorus (P), arsenic (As), and nitrogen (N). Can be.
  • the first conductivity type semiconductor layer 111 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the first conductive semiconductor layer 111 is In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ It can be provided as a semiconductor material having a compositional formula of 1) or a semiconductor material having a compositional formula of (Al x Ga 1- x ) y In 1 - y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). have.
  • the first conductivity type semiconductor layer 111 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the n-type dopant selected from the group including Si, Ge, Sn, Se, Te, and the like may be doped.
  • the active layer 112 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the composition formula of the active layer 112 may be In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ 1) It may be provided in a semiconductor material having a composition formula y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1) - having a semiconductor material, or (Al x Ga 1 -x) y in 1.
  • the active layer 112 may be selected from the group including GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the active layer 112 may be provided in a multi-well structure, and may include a plurality of barrier layers and a plurality of well layers.
  • the second conductivity-type semiconductor layer 113 may be provided as, for example, a Group 2-6 compound semiconductor or a Group 3-5 compound semiconductor.
  • the second conductive type semiconductor layer 113 may be In x Al y Ga 1 -x- y N (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ⁇ It can be provided as a semiconductor material having a compositional formula of 1) or a semiconductor material having a compositional formula of (Al x Ga 1- x ) y In 1 - y P (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1). have.
  • the second conductive semiconductor layer 113 may be selected from the group consisting of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP, and the like.
  • the p-type dopant selected from the group containing Mg, Zn, Ca, Sr, Ba and the like may be doped.
  • the semiconductor device 100 may include a current spreading layer 120 and an ohmic contact layer 130.
  • the current spreading layer 120 and the ohmic contact layer 130 may increase light output by improving current spreading.
  • An arrangement position and a shape of the current spreading layer 120 and the ohmic contact layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the current spreading layer 120 may be provided as an oxide or nitride.
  • the horizontal width of the current spreading layer 120 may be provided to be equal to or greater than the horizontal width of the second electrode 142 disposed thereon. Accordingly, the current spreading layer 120 may improve the luminous flux by preventing current concentration under the second electrode 142 to improve electrical reliability.
  • the ohmic contact layer 130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the ohmic contact layer 130 may include a light transmissive material.
  • the ohmic contact layer 130 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO), IZON (IZO nitride), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZAZO), and indium gallium (IGZO).
  • IrOx indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, Ni / IrOx It may include at least one selected from the group including / Au / ITO, Pt, Ni, Au, Rh, Pd.
  • the semiconductor device 100 may include a first electrode 141 and a second electrode 142, as shown in FIGS. 1 to 3.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 passes through the second conductive semiconductor layer 113 and the active layer 112 to form the first conductive semiconductor layer ( It may be disposed on an upper surface of the first conductivity type semiconductor layer 111 in a recess disposed up to a portion of the region 111.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the current spreading layer 120 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the first electrode 141 and the second electrode 142 may be formed in a single layer or a multilayer structure.
  • the first electrode 141 and the second electrode 142 may be ohmic electrodes.
  • the first electrode 141 and the second electrode 142 may include ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Ag, Ni At least one of Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, or an alloy of two or more of these materials.
  • the semiconductor device 100 may include the protective layer 150, as shown in FIGS. 1 and 2.
  • the protective layer 150 may be disposed on the second electrode 142.
  • the protective layer 150 may include a first opening h1 exposing a portion of the area on the second electrode 142.
  • the protective layer 150 may be disposed on the first electrode 141.
  • the passivation layer 150 may include a second opening h2 exposing a portion of the area on the first electrode 141.
  • the protective layer 150 may be provided as an insulating material.
  • the protective layer 150 is SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 It may be formed of at least one material selected from the group containing.
  • the semiconductor device 100 may include a first insulating reflective layer 161 and a second insulating reflective layer 162, as shown in FIGS. 1 and 2.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be disposed on the protective layer 150.
  • the first insulating reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142.
  • the first insulating reflective layer 161 may include a fourth opening h4 exposing a portion of the area on the first electrode 141.
  • the first insulating reflective layer 161 may include a fourth opening h4 provided corresponding to an area in which the second opening h2 is formed in the protective layer 150.
  • the maximum width of the fourth opening h4 may be wider than the maximum width of the second opening h2.
  • the fourth opening h4 included in the first insulating reflective layer 161 is disposed to be narrower than the width of the second opening h2 disposed on the protective layer 150
  • the first insulating reflective layer 161 is disposed. May be disposed along a step of the second opening h2 disposed on the protective layer 150.
  • the first insulating reflective layer 161 is disposed along the step of the second opening h2, cracks may occur inside the first insulating reflective layer 161, thereby reducing reliability of the semiconductor device. .
  • the maximum width of the recess may be greater than the width of the second opening h2 and the fourth opening h4.
  • the first electrode 141 may be electrically connected to the first conductive semiconductor layer 111. It is possible to secure sufficient area to improve electrical characteristics, and to secure a process margin for arranging the second opening h2 and the fourth opening h4 to vertically overlap with the recess.
  • the second insulating reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142.
  • the second insulating reflective layer 162 may be spaced apart from the first insulating reflective layer 161.
  • the second insulating reflective layer 162 may include a third opening h3 exposing an upper surface of the second electrode 142.
  • the second insulating reflective layer 162 may include a third opening h3 provided corresponding to an area where the first opening h1 is formed in the protective layer 150.
  • the maximum width of the third opening h3 may be wider than the maximum width of the first opening h1.
  • the second insulating reflective layer 162 May be disposed along a step of the first opening h1 disposed on the protective layer 150.
  • the second insulating reflective layer 162 is disposed along the step of the first opening h1, cracks may occur in the second insulating reflective layer 162, thereby reducing reliability of the semiconductor device. .
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • DBR distributed bragg reflector
  • ODR omni directional reflector
  • the first insulating reflective layer 161 may be disposed on a portion of the side surface and the upper surface of the first electrode 141. In addition, a portion of the upper surface of the first electrode 141 may be exposed and disposed in the fourth opening h4.
  • the second insulating reflective layer 162 may be disposed on a portion of the side surface and the upper surface of the second electrode 142. In addition, a portion of the upper surface of the second electrode 142 may be exposed and disposed in the third opening h3.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 reflect light emitted from the active layer 112 of the light emitting structure 110 to bond the first bonding pad 161 and the second bonding.
  • the light absorption Po may be improved by minimizing light absorption in the pad 162.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be made of an insulating material, and have a high reflectance for reflecting light emitted from the active layer 112, for example, a DBR. Structure can be achieved.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be formed of a material including any one or more of TiO 2 , SiO 2 , Ta 2 O 5 , and HfO 2 .
  • the present invention is not limited thereto, and the first insulating reflective layer 161 and the second insulating reflective layer 162 may have various configurations in order to increase the reflectivity of the wavelength emitted from the active layer 112. It can be designed freely.
  • the semiconductor device 100 may include a first bonding pad 171 disposed on the first insulating reflective layer 161.
  • the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second insulating reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pad 171 may be in contact with a portion of the upper portion of the first electrode 141 through the fourth opening h4 and the second opening h2.
  • the second bonding pad 172 may be in contact with a portion of the upper portion of the second electrode 142 through the third opening h3 and the first opening h1.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first electrode pad 171 and an upper surface of the second electrode pad 172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the first bonding pad 171 and the second bonding pad 172 may be formed of Au, AuTi, or the like, so that the mounting factory may be stably performed.
  • the first bonding pad 171 and the second bonding pad 172 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Single or multiple layers using one or more of the following materials or alloys: Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO Can be formed.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first insulating reflective layer 161 and the second insulating reflective layer 162 to be emitted toward the substrate 105. In addition, the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (100). In addition, the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding. The pad 172 may be discharged to the outside through an area where the pad 172 is not provided. Accordingly, the semiconductor device 100 according to the embodiment may emit light in six surface directions surrounding the light emitting structure 100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first electrode pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the ohmic contact layer 130 is provided on the second conductive semiconductor layer 113.
  • the ohmic contact layer 130 may be omitted and the second electrode 142 may be disposed to directly contact the second conductive semiconductor layer 113.
  • FIG. 4 is a diagram illustrating an arrangement example of a first bonding pad 171 and a second bonding pad 172 applied to a semiconductor device according to an embodiment of the present invention.
  • the bonding pad 171 and the second bonding pad 172 when viewed from the upper direction of the semiconductor device 100, the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is the first portion.
  • the bonding pad 171 and the second bonding pad 172 may be provided the same or smaller than 70% of the total area of the upper surface of the semiconductor device 100 on which the bonding pad 171 is disposed.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 100.
  • the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 70% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 171 and the second bonding pad 172, and may be secured so that electrical characteristics of the semiconductor device 100 are not degraded.
  • the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is equal in view of securing light extraction efficiency, securing stability of bonding, and securing electrical characteristics. 30% or more of the total area of the semiconductor device 100 and 70% or less may be selected.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pad 171 and the second bonding pad 172 when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% and less than 70% of the total area of the semiconductor device 100, the first bonding pad 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 70% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and may be configured to be 70% to 100% or less to secure electrical characteristics and bonding strength of the semiconductor device 100, and to increase brightness to greater than 0%. It can be configured to select less than 30%.
  • the first bonding pad 171 may be provided with a length of x1 along the major axis direction of the semiconductor device 100 and may be provided with a length of y1 along the short axis direction of the semiconductor device 100.
  • the ratio of x1 and y1 may be provided as 1: 1.5 to 1: 2, for example.
  • the second bonding pad 172 may be provided with a length of x2 along the long axis direction of the semiconductor device 100 and may be provided with a length of y2 along the short axis direction of the semiconductor device 100.
  • the ratio of x2 and y2 may be provided as 1: 1.5 to 1: 2, for example.
  • the minimum distance d between the first bonding pad 171 and the second bonding pad 172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance d between the first bonding pad 171 and the second bonding pad 172 considers a gap between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 100 is mounted. Can be selected.
  • the minimum distance between the second electrode pad and the first electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance d between the first bonding pad 171 and the second bonding pad 172 may be greater than or equal to 125 micrometers and less than or equal to 300 micrometers.
  • the first bonding pad 171 and the second bonding pad 172 are greater than 125 micrometers, the first bonding pad 171 and the second bonding pad ( A minimum space may be secured so that a short circuit does not occur between the 172s, and a light emitting area for improving light extraction efficiency may be secured, thereby increasing the brightness Po of the semiconductor device 100.
  • the distance d between the first bonding pad 171 and the second bonding pad 172 should be less than or equal to 300 micrometers so that the first electrode pad and the second electrode pad and the semiconductor of the semiconductor device package are provided.
  • the first bonding pads 171 and the second bonding pads 172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 100 may be secured.
  • the minimum distance d between the first bonding pad 171 and the second bonding pad 172 is greater than 125 micrometers to secure optical characteristics, and to secure reliability by electrical characteristics and bonding forces. Can be placed smaller than 300 micrometers.
  • the embodiment provides a minimum distance d of 125 micrometers to 300 micrometers, but is not limited thereto.
  • the semiconductor device package may be smaller than 125 micrometers, and may be optically disposed. It can be placed larger than 300 micrometers to improve the properties.
  • the first bonding pads 171 may be spaced apart from each other in the long axis direction of the semiconductor device 100 by a length of b1 and disposed in a short axis direction of the semiconductor device 100. It may be arranged by a length of a1 or a3 from the neighboring side. In this case, the a1 or a3 may be provided equal to or greater than 40 micrometers, for example, and the b1 may be provided equal to or greater than 40 micrometers.
  • the second bonding pads 172 may be spaced apart by a length of b2 from neighboring side surfaces disposed in the long axis direction of the semiconductor device 100, and adjacent side surfaces disposed in the short axis direction of the semiconductor device 100. Can be arranged by a length of a2 or a4 away from. At this time, the a2 or a4 may be provided equal to or greater than 40 micrometers, for example, and the b2 may be provided equal to or greater than 40 micrometers.
  • the a1, a2, a3, a4 may be provided with the same value.
  • b1 and b2 may be provided with the same value.
  • at least two of a1, a2, a3, and a4 may have different values, and b1 and b2 may have different values.
  • the semiconductor device 100 As described above, according to the semiconductor device 100, light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. Can be released.
  • the first area may be an area corresponding to the minimum distance d between the first bonding pad 171 and the second bonding pad 172.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the second area may be an area corresponding to b1 and b2.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the third region may be an area corresponding to a1, a2, a3, and a4.
  • the above-mentioned parameters may have the following values.
  • x1: y1 1: 2
  • d 125 micrometers.
  • the value of x1 may be provided at 265 micrometers and the value of y1 may be provided at 530 micrometers.
  • the value of a1 may, for example, be less than or equal to 110 micrometers, and the value of b1 may be provided less than or equal to, for example, 300 micrometers.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is determined, and the width / width of the first bonding pad 171 is determined.
  • the remaining variables can be calculated by calculation. Accordingly, the upper limit values of a1, a2, a3, a4, b1, b2 and the like are not shown.
  • the size of the first insulating reflective layer 161 may be provided to be several micrometers larger than the size of the first bonding pad 171.
  • an area of the first insulating reflective layer 161 may be provided to a size sufficient to completely cover the area of the first bonding pad 171.
  • the length of one side of the first insulating reflective layer 161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 171.
  • the size of the second insulating reflective layer 162 may be provided several micrometers larger than the size of the second bonding pad 172.
  • an area of the second insulating reflective layer 162 may be provided to a size sufficient to completely cover the area of the second bonding pad 172.
  • the length of one side of the second insulating reflective layer 162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 172.
  • the light emitted from the light emitting structure 110 is transmitted by the first insulating reflective layer 161 and the second insulating reflective layer 162 to the first bonding pad 171 and the second bonding pad. It can be reflected without being incident on 172. Accordingly, the areas of the first insulating reflective layer 161 and the second insulating reflective layer 162 may be equal to or larger than the areas of the first bonding pad 171 and the second bonding pad 172. Light emitted from the light emitting structure 110 and emitted from the first bonding pad 171 and the second bonding pad 172 may be minimized.
  • the light emitting structure 110 and the current spreading layer 120 may be formed on the substrate 105.
  • 5A is a plan view illustrating the shape of a light emitting structure 110 and a current spreading layer 120 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 5B is a cross-sectional view taken along line AA of the semiconductor device illustrated in FIG. 5A. It is shown.
  • the light emitting structure 110 may be formed on the substrate 105.
  • a first conductivity type semiconductor layer 111, an active layer 112, and a second conductivity type semiconductor layer 113 may be formed on the substrate 105.
  • the current diffusion layer 120 may be formed on a portion of the second conductivity-type semiconductor layer 113.
  • the current spreading layer 120 may be formed in a plurality of linear shapes.
  • an ohmic contact layer 130 may be formed.
  • 6A is a plan view illustrating a shape of an ohmic contact layer 130 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 6B is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 6A.
  • the ohmic contact layer 130 may be formed on the second conductive semiconductor layer 113.
  • the ohmic contact layer 130 may also be formed on the current spreading layer 120.
  • a portion of the first conductive semiconductor layer 111 may be exposed through a mesa etching process.
  • the ohmic contact layer 130 may include a mesa opening M exposing the first conductive semiconductor layer 111 by mesa etching.
  • the mesa opening M may be provided in a plurality of linear shapes.
  • the mesa opening M may also be referred to as a recess.
  • FIG. 7A is a plan view illustrating the shapes of the first electrode 141 and the second electrode 142 formed according to the method of manufacturing the semiconductor device according to the embodiment.
  • FIG. 7B illustrates a process along the line AA of the semiconductor device shown in FIG. 7A. The cross section is shown.
  • the first electrode 141 may be formed on the first conductive semiconductor layer 111 exposed by the recess M. Referring to FIG. The first electrode 141 may be formed in a linear shape, for example. In addition, the first electrode 141 may include an N region having a relatively larger area than other linear regions. The N region of the first electrode 141 may be electrically connected to the first bonding pad 171 to be formed later.
  • the second electrode 142 may be formed on the current spreading layer 120.
  • the second electrode 142 may be formed, for example, in a linear shape.
  • the second electrode 142 may include a P region having a relatively larger area than other linear regions. The P region of the second electrode 142 may be electrically connected to the second bonding pad 172 to be formed later.
  • FIGS. 8A and 8B a protective layer 150 may be formed.
  • 8A is a plan view showing the shape of the protective layer 150 formed according to the semiconductor device manufacturing method according to the embodiment
  • FIG. 8B is a cross-sectional view taken along the line A-A of the semiconductor device shown in FIG. 8A.
  • the protective layer 150 may be formed on the first electrode 141 and the second electrode 142.
  • the protective layer 150 may include a plurality of openings.
  • the protective layer 150 may include a plurality of first openings h1.
  • a portion of the P region of the second electrode 142 may be exposed through the plurality of first openings h1.
  • the protective layer 150 may include a plurality of second openings h2.
  • a portion of the N region on the first electrode 141 may be exposed through the plurality of second openings h2.
  • a first insulating reflective layer 161 and a second insulating reflective layer 162 may be formed.
  • 9A is a plan view illustrating the shapes of the first insulating reflective layer 161 and the second insulating reflective layer 162 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 9B is a line along the AA line of the semiconductor device shown in FIG. 9A. The process cross section is shown.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be formed on the protective layer 150.
  • the first insulating reflective layer 161 may include a plurality of fourth openings h4.
  • the plurality of fourth openings h4 may be provided corresponding to positions at which the plurality of second openings h2 are formed.
  • a partial region of the N region of the first electrode 141 may be exposed through the plurality of fourth openings h4 and the plurality of second openings h2.
  • the second insulating reflective layer 162 may include a plurality of third openings h3.
  • the plurality of third openings h3 may be provided corresponding to positions at which the plurality of first openings h1 are formed. A portion of the P region of the second electrode 142 may be exposed through the plurality of third openings h3 and the plurality of first openings h1.
  • FIG. 10A is a plan view illustrating the shapes of the first bonding pads 171 and the second bonding pads 172 formed according to the method of manufacturing a semiconductor device
  • FIG. 10B is an AA of the semiconductor device shown in FIG. 10A. The process cross section is shown along the line.
  • the first electrode pad 171 and the second electrode pad 172 may be formed in the shape shown in FIG. 10A.
  • the first electrode pad 171 may be disposed on the first insulating reflective layer 161.
  • the second electrode pad 172 may be disposed on the second insulating reflective layer 162.
  • the lower surface of the first electrode pad 171 may be in contact with the upper surface of the first electrode 141.
  • a portion of the first electrode pad 171 may be disposed in the fourth opening h4 and the second opening h2 to contact a portion of the N region of the first electrode 141.
  • the lower surface of the second electrode pad 172 may be in contact with the upper surface of the second electrode 142.
  • a portion of the second electrode pad 172 may be disposed in the third opening h3 and the first opening h1 to contact a portion of the P region of the second electrode 142.
  • the light emitting structure 110 may emit light.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first electrode pad 171 and an upper surface of the second electrode pad 172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first insulating reflective layer 161 and the second insulating reflective layer 162 to be emitted toward the substrate 105. In addition, the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (100). In addition, the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding. The pad 172 may be discharged to the outside through an area where the pad 172 is not provided. Accordingly, the semiconductor device 100 according to the embodiment may emit light in six surface directions surrounding the light emitting structure 100, and may significantly improve the brightness.
  • the bonding pad 171 and the second bonding pad 172 when viewed from the upper direction of the semiconductor device 100, the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is the first portion.
  • the bonding pad 171 and the second bonding pad 172 may be provided the same or smaller than 70% of the total area of the upper surface of the semiconductor device 100 on which the bonding pad 171 is disposed.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 100.
  • the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 70% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pad 171 and the second bonding pad 172 when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% and less than 70% of the total area of the semiconductor device 100, the first bonding pad 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 70% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and may be configured to be 70% to 100% or less to secure electrical characteristics and bonding strength of the semiconductor device 100, and to increase brightness to greater than 0%. It can be configured to select less than 30%.
  • light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. Can be released.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the semiconductor device and the semiconductor device manufacturing method it is possible to provide a semiconductor device and a semiconductor device manufacturing method of a flip chip bonding method that can be applied to products requiring high voltage and high output.
  • FIGS. 11 through 14 Another example of the semiconductor device according to the exemplary embodiment of the present invention will be described with reference to FIGS. 11 through 14.
  • the descriptions that are the same as those described above may be omitted.
  • FIG. 11 is a plan view illustrating another example of a semiconductor device in accordance with some embodiments of the inventive concepts
  • FIG. 12 is a cross-sectional view taken along line BB of the semiconductor device shown in FIG. 11
  • FIG. 13 is a CC of the semiconductor device shown in FIG. 11.
  • 14 is a cross-sectional view taken along a line
  • FIG. 14 is a diagram illustrating an arrangement example of a first electrode and a second electrode applied to another example of a semiconductor device according to an exemplary embodiment of the present disclosure.
  • FIG. 11 a first electrode disposed under the first bonding pad 171 and the second bonding pad 172, but electrically connected to the first bonding pad 171. 141 and the second electrode 142 electrically connected to the second bonding pad 172 are shown.
  • the semiconductor device 100 may include the light emitting structure 110 disposed on the substrate 105, as shown in FIGS. 11 to 13.
  • the light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113.
  • the active layer 112 may be disposed between the first conductivity type semiconductor layer 111 and the second conductivity type semiconductor layer 113.
  • the active layer 112 may be disposed on the first conductive semiconductor layer 111, and the second conductive semiconductor layer 113 may be disposed on the active layer 112.
  • the first conductivity-type semiconductor layer 111 may be provided as an n-type semiconductor layer, and the second conductivity-type semiconductor layer 113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 113 is provided as a p-type semiconductor layer. .
  • the semiconductor device 100 may include a current spreading layer 120 and an ohmic contact layer 130.
  • the current spreading layer 120 and the ohmic contact layer 130 may increase light output by improving current spreading.
  • An arrangement position and a shape of the current spreading layer 120 and the ohmic contact layer 130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the current spreading layer 120 may be provided as an oxide or nitride.
  • the current spreading layer 120 may improve luminous flux by preventing current concentration under the second electrode 142 to improve electrical reliability.
  • the ohmic contact layer 130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the ohmic contact layer 130 may include a light transmissive material.
  • the semiconductor device 100 may include a protective layer 150, as shown in FIGS. 11 to 13.
  • the protective layer 150 may include a plurality of first openings h1 exposing the ohmic contact layer 130.
  • the current spreading layer 120 may be disposed under an area provided with the plurality of first openings h1.
  • the protective layer 150 may include a plurality of second openings h2 exposing the first conductive semiconductor layer 111.
  • the semiconductor device 100 may include a first electrode 141 and a second electrode 142, as shown in FIGS. 11 to 14.
  • the first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111.
  • the first electrode 141 may be disposed on the first conductivity type semiconductor layer 111.
  • the first electrode 141 may include a portion of the second conductivity-type semiconductor layer 113 and a portion of the active layer 112 removed and exposed to the first electrode 141.
  • the upper surface of the conductive semiconductor layer 111 may be disposed.
  • the first electrode 141 may be electrically connected to an upper surface of the first conductive semiconductor layer 111 through the second opening h2 provided in the protective layer 150.
  • the first electrode 141 may be in contact with the top surface of the first conductivity type semiconductor layer 111 in a plurality of N regions.
  • the second electrode 142 may be electrically connected to the second conductive semiconductor layer 113.
  • the second electrode 142 may be disposed on the second conductivity type semiconductor layer 113.
  • the current spreading layer 120 may be disposed between the second electrode 142 and the second conductive semiconductor layer 113.
  • the second electrode 142 may be electrically connected to an upper surface of the second conductive semiconductor layer 113 through the first opening h1 provided in the protective layer 150.
  • the second electrode 142 may be electrically connected to the second conductivity-type semiconductor layer 113 in some regions of the plurality of P regions.
  • the first electrode 141 and the second electrode 142 may be spaced apart from each other.
  • the first electrode 141 may include a plurality of first branch electrodes 141a extending in the direction in which the second electrode 142 is disposed. A plurality of N regions may be formed in some regions of the plurality of first branch electrodes 141a. The first electrode 141 may be electrically connected to the first conductivity type semiconductor layer 111 through some regions of the N regions.
  • the second electrode 142 may include a plurality of second branch electrodes 142a extending in the direction in which the first electrode 141 is disposed. A plurality of P regions may be formed in a portion of the plurality of second branch electrodes 142a. The second electrode 142 may be electrically connected to the second conductive semiconductor layer 113 through some regions of the plurality of P regions.
  • the semiconductor device 100 may include a first insulating reflective layer 161 and a second insulating reflective layer 162 as shown in FIGS. 11 to 13.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be disposed on the protective layer 150.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142.
  • the first insulating reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142.
  • the first insulating reflective layer 161 may include a fourth opening h4 exposing an upper surface of the first electrode 141.
  • the second insulating reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142.
  • the second insulating reflective layer 162 may be spaced apart from the first insulating reflective layer 161.
  • the second insulating reflective layer 162 may include a third opening h3 exposing an upper surface of the second electrode 142.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • DBR distributed bragg reflector
  • ODR omni directional reflector
  • the first insulating reflective layer 161 may be disposed while exposing the top surface of the first electrode 141 to a part of the side surface and the top surface of the first electrode 141.
  • the second insulating reflective layer 162 may be disposed while exposing the top surface of the second electrode 142 on a portion of the side surface and the top surface of the second electrode 142.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 reflect light emitted from the active layer 112 of the light emitting structure 110 to bond the first bonding pad 161 and the second bonding.
  • the light absorption Po may be improved by minimizing light absorption in the pad 162.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be made of an insulating material, and have a high reflectance for reflecting light emitted from the active layer 112, for example, a DBR. Structure can be achieved.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be provided as a material containing any one or more of.
  • the present invention is not limited thereto, and the first insulating reflective layer 161 and the second insulating reflective layer 162 may have various configurations in order to increase the reflectivity of the wavelength emitted from the active layer 112. It can be designed freely.
  • the semiconductor device 100 according to the embodiment may include a first bonding pad 171 disposed on the first insulating reflective layer 161 as shown in FIGS. 11 to 13.
  • the semiconductor device 100 according to the embodiment may include a second bonding pad 172 disposed on the second insulating reflective layer 162. The second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pads 171 may contact the upper surface of the first electrode 141 through the fourth opening h4 provided in the first insulating reflective layer 161 in a plurality of NB regions.
  • the second bonding pad 172 may contact the upper surface of the second electrode 142 through the third opening h3 provided in the second insulating reflective layer 162 in a plurality of PB regions.
  • the first bonding pad 171 and the first electrode 141 may be in contact with a plurality of regions.
  • the second bonding pad 172 and the second electrode 142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first electrode pad 171 and an upper surface of the second electrode pad 172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first insulating reflective layer 161 and the second insulating reflective layer 162 to be emitted toward the substrate 105. In addition, the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (100). In addition, the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding. The pad 172 may be discharged to the outside through an area where the pad 172 is not provided. Accordingly, the semiconductor device 100 according to the embodiment may emit light in six surface directions surrounding the light emitting structure 100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first electrode pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device according to the embodiment when viewed from the upper direction of the semiconductor device 100, the first bonding pad 171 and the second bonding pad 172 are provided.
  • the sum of the areas may be equal to or smaller than 70% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pads 171 and the second bonding pads 172 are disposed.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 100.
  • the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 70% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pad 171 and the second bonding pad 172 when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% and less than 70% of the total area of the semiconductor device 100, the first bonding pad 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 70% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and may be configured to be 70% to 100% or less to secure electrical characteristics and bonding strength of the semiconductor device 100, and to increase brightness to greater than 0%. It can be configured to select less than 30%.
  • the semiconductor device 100 As described above, according to the semiconductor device 100, light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. Can be released.
  • the first area may be an area corresponding to a minimum distance between the first bonding pad 171 and the second bonding pad 172.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the light emitting structure 110 and the current diffusion layer 120 can be formed on the substrate 105.
  • 15A is a plan view illustrating shapes of a light emitting structure 110 and a current spreading layer 120 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 15B is a cross-sectional view taken along line BB of the semiconductor device illustrated in FIG. 15A.
  • 15C is a cross-sectional view of the semiconductor device of FIG. 15A taken along line CC.
  • the light emitting structure 110 may be formed on the substrate 105.
  • a first conductivity type semiconductor layer 111, an active layer 112, and a second conductivity type semiconductor layer 113 may be formed on the substrate 105.
  • the current diffusion layer 120 may be formed on a portion of the second conductivity-type semiconductor layer 113.
  • the current spreading layer 120 may be formed in a plurality of point shapes.
  • the current spreading layer 120 may be formed in a plurality of circular shapes having a predetermined size.
  • an ohmic contact layer 130 may be formed.
  • 16A is a plan view illustrating a shape of an ohmic contact layer 130 formed according to a method of fabricating a semiconductor device
  • FIG. 16B is a cross-sectional view taken along line BB of the semiconductor device illustrated in FIG. 16A
  • FIG. 16C. 16 is a cross sectional view along a line CC of the semiconductor device illustrated in FIG. 16A.
  • the ohmic contact layer 130 may be formed on the second conductive semiconductor layer 113.
  • the ohmic contact layer 130 may also be formed on the current spreading layer 120.
  • a portion of the first conductive semiconductor layer 111 may be exposed through a mesa etching process.
  • the light emitting structure 110 may include a recess that exposes the first conductivity type semiconductor layer 111.
  • the light emitting structure 110 may include a plurality of recesses having a circular shape.
  • a protective layer 150 may be formed.
  • 17A is a plan view illustrating a shape of a protective layer 150 formed according to a method of manufacturing a semiconductor device according to an embodiment.
  • FIG. 17B is a cross-sectional view illustrating a process line taken along a line BB of the semiconductor device illustrated in FIG. 17A.
  • 17A is a cross sectional view illustrating a semiconductor device along line CC of FIG. 17A.
  • the protective layer 150 may include a plurality of openings.
  • the protective layer 150 may include a plurality of first openings h1.
  • the current spreading layer 120 may be exposed through the plurality of first openings h1.
  • the protective layer 150 may include a plurality of second openings h2.
  • An upper surface of the first conductive semiconductor layer 111 may be exposed through the plurality of second openings h2.
  • the plurality of second openings h2 may be provided to correspond to the plurality of recesses M.
  • the first electrode 141 and the second electrode 142 may be formed.
  • 18A is a plan view illustrating the shapes of the first electrode 141 and the second electrode 142 formed according to the semiconductor device manufacturing method according to the embodiment.
  • FIG. 18B illustrates a process along the BB line of the semiconductor device illustrated in FIG. 18A.
  • 18C is a cross-sectional view of the semiconductor device of FIG. 18A taken along a line CC.
  • the first electrode 141 and the second electrode 142 may be spaced apart from each other.
  • the first electrode 141 may include a plurality of first branch electrodes 141a extending in the direction in which the second electrode 142 is disposed. A plurality of N regions may be formed in some regions of the plurality of first branch electrodes 141a. The first electrode 141 may be electrically connected to the first conductive semiconductor layer 111 through the plurality of N regions.
  • the second electrode 142 may include a plurality of second branch electrodes 142a extending in the direction in which the first electrode 141 is disposed. A plurality of P regions may be formed in a portion of the plurality of second branch electrodes 142a. The second electrode 142 may be electrically connected to the second conductive semiconductor layer 113 through the plurality of P regions.
  • an N region of the first electrode 141 may be formed on the first conductive semiconductor layer 111 exposed by the second opening h2 and the recess M. Referring to FIG.
  • a P region of the second electrode 142 may be formed on the current spreading layer 120 exposed by the first opening h1.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be formed.
  • 19A is a plan view illustrating the shapes of the first insulating reflective layer 161 and the second insulating reflective layer 162 formed according to the semiconductor device manufacturing method according to the embodiment.
  • FIG. 19B is a line BB of the semiconductor device illustrated in FIG. 19A.
  • FIG. 19C is a cross-sectional view taken along line CC of the semiconductor device illustrated in FIG. 19A.
  • the first insulating reflective layer 161 and the second insulating reflective layer 162 may be formed on the first electrode 141 and the second electrode 142.
  • the first insulating reflective layer 161 may be disposed on the first electrode 141 and the second electrode 142.
  • the first insulating reflective layer 161 may include a plurality of fourth openings h4. For example, a portion of the upper surface of the first electrode 141 may be exposed through the plurality of fourth openings h4.
  • the second insulating reflective layer 162 may be disposed on the first electrode 141 and the second electrode 142.
  • the second insulating reflective layer 162 may include a plurality of third openings h3. For example, a portion of the upper surface of the second electrode 142 may be exposed through the plurality of third openings h3.
  • the semiconductor device 100 may include a third insulating reflective layer 163 disposed on the first branch electrode 141a and a fourth insulating reflective layer 164 disposed on the second branch electrode 142a. It may include.
  • the first insulating reflective layer 161 may be disposed while exposing the top surface of the first electrode 141 to a part of the side surface and the top surface of the first electrode 141.
  • the second insulating reflective layer 162 may be disposed while exposing the top surface of the second electrode 142 on a portion of the side surface and the top surface of the second electrode 142.
  • a first bonding pad 171 and a second bonding pad 172 may be formed.
  • 20A is a plan view illustrating the shapes of the first bonding pads 171 and the second bonding pads 172 formed according to the method of manufacturing a semiconductor device
  • FIG. 20B is a BB of the semiconductor device illustrated in FIG. 20A.
  • 20 is a cross-sectional view taken along the line CC of the semiconductor device illustrated in FIG. 20A.
  • the first electrode pad 171 and the second electrode pad 172 may be formed in the shape shown in FIG. 20A.
  • the first electrode pad 171 may be disposed on the first insulating reflective layer 161.
  • the second electrode pad 172 may be disposed on the second insulating reflective layer 162.
  • the second bonding pad 172 may be spaced apart from the first bonding pad 171.
  • the first bonding pads 171 may contact the upper surface of the first electrode 141 through the fourth opening h4 provided in the first insulating reflective layer 161 in a plurality of NB regions.
  • the second bonding pad 172 may contact the upper surface of the second electrode 142 through the third opening h3 provided in the second insulating reflective layer 162 in a plurality of PB regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first electrode pad 171 and an upper surface of the second electrode pad 172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 110 may be emitted through the substrate 105. Light emitted from the light emitting structure 110 may be reflected by the first insulating reflective layer 161 and the second insulating reflective layer 162 to be emitted toward the substrate 105. In addition, the light emitted from the light emitting structure 110 may also be emitted in the side direction of the light emitting structure (100). In addition, the light emitted from the light emitting structure 110 is the surface of the first bonding pad 171 and the second bonding pad 172 is disposed, the first bonding pad 171 and the second bonding. The pad 172 may be discharged to the outside through an area where the pad 172 is not provided. Accordingly, the semiconductor device 100 according to the embodiment may emit light in six surface directions surrounding the light emitting structure 100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first electrode pad 171 and the second electrode pad 172 having a large area can be directly bonded to the circuit board for supplying power to the flip The chip bonding process can be easily and stably performed.
  • the semiconductor device according to the embodiment when viewed from the upper direction of the semiconductor device 100, the first bonding pad 171 and the second bonding pad 172 are provided.
  • the sum of the areas may be equal to or smaller than 70% of the total area of the upper surface of the semiconductor device 100 on which the first bonding pads 171 and the second bonding pads 172 are disposed.
  • an entire area of the upper surface of the semiconductor device 100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 111 of the light emitting structure 100.
  • the total area of the upper surface of the semiconductor device 100 may correspond to the area of the upper surface or the lower surface of the substrate 105.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is provided to be equal to or smaller than 70% of the total area of the semiconductor device 100, thereby providing the first bonding.
  • the amount of light emitted to the surface on which the pad 171 and the second bonding pad 172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 171 and the area of the second bonding pad 172 is compared with 30% of the total area of the semiconductor device 100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 171 and the second bonding pads 172 is equal to or greater than 30% of the total area of the semiconductor device 100, thereby providing the first bonding. Stable mounting may be performed through the pad 171 and the second bonding pad 172.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pad 171 and the second bonding pad 172 when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% and less than 70% of the total area of the semiconductor device 100, the first bonding pad 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 70% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and may be configured to be 70% to 100% or less to secure electrical characteristics and bonding strength of the semiconductor device 100, and to increase brightness to greater than 0%. It can be configured to select less than 30%.
  • the semiconductor device 100 As described above, according to the semiconductor device 100, light generated in the light emitting structure 110 is transmitted to a first region provided between the first bonding pad 171 and the second bonding pad 172. Can be released.
  • the first area may be an area corresponding to a gap between the first bonding pad 171 and the second bonding pad 172.
  • the light emitting structure 110 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Light can be transmitted through and emitted.
  • the light generated in the light emitting structure may be provided to a third region provided between the side surface disposed in the short axis direction of the semiconductor device 100 and the adjacent first bonding pad 171 or the second bonding pad 172. Can be transmitted through.
  • the semiconductor device according to the embodiment described above may be applied to a semiconductor device package.
  • the semiconductor device according to the embodiment may be provided as a semiconductor device package by being electrically connected to a substrate or a lead electrode through a flip chip bonding method, a die bonding method, a wire bonding method, or the like.
  • FIG. 21 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • the descriptions overlapping the contents described with reference to FIGS. 1 to 20 may be omitted.
  • the semiconductor device package may include a package body 205, a first package electrode 211 and a second package electrode 212 disposed on the package body 205, and a semiconductor disposed on the package body 205.
  • the device 100 may include a molding part 230 having a phosphor disposed on the semiconductor device 100.
  • the semiconductor device 100 may be a semiconductor device according to the embodiment described with reference to FIGS. 1 to 20.
  • the package body 205 may be made of polyphthalamide (PPA), polychloro triphenyl (PCT), liquid crystal polymer (LCP), polyamide 9T (PA9T), silicone, and epoxy molding compound (EMC).
  • the metal may be formed of at least one of a material including a metal, ceramic, photo sensitive glass (PSG), sapphire (Al 2 O 3), and a printed circuit board (PCB).
  • the package body 205 may include a high refractive filler such as TiO 2 and SiO 2 .
  • the first package electrode 211 and the second package electrode 212 may include a conductive material.
  • the first package electrode 211 and the second package electrode 212 may include at least one of Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, and Al. It may include, and may be a single layer or multiple layers.
  • the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212.
  • the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212 through the first bump 221 and the second bump 222.
  • the first bonding pad and the second bonding pad of the semiconductor device 100 may be electrically connected to the first package electrode 211 and the second package electrode 212, respectively.
  • the first bump 221 and the second bump 222 are formed of a high metal having a reflectivity of 80% or more, for example, at least one of Ag, Au, or Al or an alloy thereof to prevent light absorption by the electrode to extract light.
  • the efficiency can be improved.
  • the first bump 221 and the second bump 222 may include titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), It may be formed of at least one of platinum (Pt), tin (Sn), silver (Ag), phosphorus (P) or an optional alloy thereof.
  • the semiconductor device 100 may be mounted on the first package electrode 211 and the second package electrode 212 by eutectic bonding without bumps.
  • the semiconductor device 100 may emit light in six plane directions. Light emitted in a downward direction in which the first bonding pad and the second bonding pad of the semiconductor device 100 are disposed is reflected from the bottom surface of the package body 205 to be provided toward the upper direction of the package body 205. Can be.
  • the semiconductor device 100 may provide sufficient bonding force with the first package electrode 211 and the second package electrode 212.
  • the area of the first bonding pad and the area of the second bonding pad were selected.
  • the semiconductor device 100 according to the embodiment may include a region in which light may be transmitted to an area where the first bonding pad and the second bonding pad are disposed in order to improve not only the bonding force but also the efficiency in which light is emitted downward. In consideration of the size, the area of the first bonding pad and the area of the second bonding pad were selected.
  • the bonding pad and the second bonding pad may be provided the same or smaller than 70% of the total area of the upper surface of the semiconductor device 100.
  • the sum of the areas of the first bonding pad and the second bonding pad is provided to be equal to or smaller than 70% of the total area of the semiconductor device 100, whereby the first bonding pad and the second bonding pad are disposed.
  • the amount of light emitted to the surface can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six-plane direction of the semiconductor device 100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device 100.
  • the sum of the areas of the first bonding pad and the second bonding pad is provided to be equal to or larger than 30% of the total area of the semiconductor device 100, thereby providing stable stability through the first bonding pad and the second bonding pad.
  • the implementation can be performed.
  • the sum of the areas of the first bonding pad and the second bonding pad is equal to 30 of the total area of the semiconductor device 100 in consideration of improving light extraction efficiency and securing stability of the bonding force. May be greater than or equal to 70% and selected.
  • the semiconductor device 100 may be formed. Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pad 171 and the second bonding pad 172 when the sum of the areas of the first bonding pad 171 and the second bonding pad 172 is greater than 0% and less than 70% of the total area of the semiconductor device 100, the first bonding pad 171. ) And the amount of light emitted to the surface on which the second bonding pad 172 is disposed may increase the light extraction efficiency of the semiconductor device 100 and increase the light intensity Po.
  • the area of the first bonding pad 171 and the second bonding pad 172 is secured in order to secure electrical characteristics of the semiconductor device 100 and bonding strength to be mounted on the semiconductor device package and increase brightness.
  • the sum was selected to be 30% or more and 70% or less of the total area of the semiconductor device 100.
  • the present invention is not limited thereto, and may be configured to be 70% to 100% or less to secure electrical characteristics and bonding strength of the semiconductor device 100, and to increase brightness to greater than 0%. It can be configured to select less than 30%.
  • light generated in the light emitting structure 110 may be transmitted through and emitted to a first region provided between the first bonding pad and the second bonding pad.
  • the first area may be an area corresponding to a gap between the first bonding pad and the second bonding pad.
  • light generated in the light emitting structure 110 may be transmitted through and emitted to a second region provided between a side surface disposed in the long axis direction of the semiconductor device 100 and a neighboring first bonding pad or second bonding pad. have.
  • light generated in the light emitting structure 110 may be transmitted through and emitted to a third region provided between a side surface disposed in a short axis direction of the semiconductor device 100 and a neighboring first bonding pad or second bonding pad. have.
  • the light emitted in the six surface direction of the semiconductor device 100 is reflected from the bottom surface and the side of the package body 205 is provided in the upper direction of the package body 205 Can be.
  • 22 and 23 are diagrams illustrating a change in light intensity according to a thickness of a semiconductor device according to example embodiments.
  • the semiconductor device may include a light emitting structure 110 and an insulating reflective layer 160 disposed under the light emitting structure 110, as shown in FIG. 22.
  • the insulating reflective layer 160 may be the second insulating reflective layer described with reference to FIGS. 1 to 20.
  • the light emitting structure 110 may include a first conductive semiconductor layer 111, an active layer 112, and a second conductive semiconductor layer 113.
  • the first conductivity type semiconductor layer 111 may be provided as an n-GaN layer
  • the second conductivity type semiconductor layer 113 may be provided as a p-GaN layer.
  • the light generated by the active layer 112 may travel downward and may be reflected by the insulating reflective layer 160 in an upward direction. Accordingly, the light reflected by the insulating reflective layer 160 may interfere with the light generated by the active layer 112. For example, the light reflected by the insulating reflective layer 160 may cause constructive interference with the light generated by the active layer 112 according to the thickness of the second conductive semiconductor layer 113.
  • FIG. 23 is a graph illustrating a change in intensity Po according to a change in thickness of the second conductivity-type semiconductor layer.
  • the thickness of the second conductivity-type semiconductor layer 113 is generally 110 nanometer or more in order to secure good electrical characteristics.
  • the semiconductor device according to the embodiment as shown in Table 1 and FIG. 23, when the thickness of the second conductivity-type semiconductor layer 113 is provided as 90 nanometers to 100 nanometers, the brightness characteristics may be reduced. It can be seen that it is improved and detected. This is because when the thickness of the second conductivity-type semiconductor layer 113 is provided between 90 nanometers and 100 nanometers, the light reflected from the insulating reflective layer 160 and the light generated and emitted from the active layer 112 are emitted. It is interpreted that this is because constructive interference occurs.
  • FIGS. 24 and 25 are plan views illustrating a semiconductor device according to an exemplary embodiment of the present invention
  • FIG. 25 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 1.
  • FIG. 24 a first electrode disposed under the first bonding pad 1171 and the second bonding pad 1172, but electrically connected to the first bonding pad 1171. 1141 and the second electrode 1142 electrically connected to the second bonding pad 1172 are shown.
  • the semiconductor device 1100 may include the light emitting structure 1100 disposed on the substrate 1105 as shown in FIGS. 24 and 25.
  • the light emitting structure 1100 may include a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113.
  • the active layer 1112 may be disposed between the first conductivity type semiconductor layer 1111 and the second conductivity type semiconductor layer 1113.
  • the active layer 1112 may be disposed on the first conductive semiconductor layer 1111, and the second conductive semiconductor layer 1113 may be disposed on the active layer 1112.
  • the first conductive semiconductor layer 1111 may be provided as an n-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 1111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 1111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 1113 is provided as a p-type semiconductor layer. .
  • the first conductive semiconductor layer 1111 is disposed on and in contact with the substrate 1105.
  • a buffer layer may be further disposed between the first conductivity type semiconductor layer 1111 and the substrate 1105.
  • the buffer layer may function to reduce the difference in lattice constant between the substrate 1105 and the light emitting structure 1100 and to improve crystallinity.
  • the semiconductor device 1100 may include a current spreading layer 1120 and an ohmic contact layer 1130 as shown in FIG. 25.
  • the current spreading layer 1120 and the ohmic contact layer 1130 may increase light output by improving current spreading.
  • An arrangement position and a shape of the current spreading layer 1120 and the ohmic contact layer 1130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the current spreading layer 1120 may be provided as an oxide or nitride.
  • the horizontal width of the current spreading layer 1120 may be provided to be equal to or greater than the horizontal width of the second electrode 1142 disposed thereon. Accordingly, the current spreading layer 1120 may improve luminous flux by preventing current concentration under the second electrode 1142 and improving electrical reliability.
  • the ohmic contact layer 1130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the ohmic contact layer 1130 may include a light transmissive material.
  • the semiconductor device 1100 according to the embodiment may include a first electrode 1141 and a second electrode 1142 as illustrated in FIGS. 24 to 26.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the semiconductor device 1100 may include a protective layer 1150, as illustrated in FIGS. 24 and 25.
  • the protective layer 1150 may be disposed on the second electrode 1142.
  • the protective layer 1150 may include a first opening h1 exposing a portion of the second electrode 1142 on the P region of the second electrode 1142.
  • the protective layer 1150 may be disposed on the first electrode 1141.
  • the protective layer 1150 may include a second opening h2 exposing a portion of the first electrode 1141 on an N region of the first electrode 1141.
  • the semiconductor device 1100 may include a reflective layer 1160 as illustrated in FIGS. 24 and 25.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the reflective layer 1160 may be disposed on the protective layer 1150.
  • the first reflective layer 1161 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may be disposed on a portion of the first electrode 1141.
  • the first reflective layer 1161 may be disposed on a portion of the second electrode 1142.
  • the first reflective layer 1161 may include a fourth opening h4 exposing an upper surface of the first electrode 1141.
  • the first reflective layer 1161 may include a fourth opening h4 provided corresponding to a region in which the second opening h2 is formed in the passivation layer 1150.
  • the second reflective layer 1162 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second reflective layer 1162 may be disposed on a portion of the first electrode 1141.
  • the second reflective layer 1162 may be disposed on a portion of the second electrode 1142.
  • the second reflective layer 1162 may be spaced apart from the first reflective layer 1161.
  • the second reflective layer 1162 may include a third opening h3 exposing an upper surface of the second electrode 1142.
  • the second reflective layer 1162 may include a third opening h3 provided corresponding to an area where the first opening h1 is formed in the passivation layer 1150.
  • the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 may be disposed on a portion of the first electrode 1141.
  • the third reflective layer 1163 may be disposed on a portion of the second electrode 1142.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • the reflective layer 1160 may be provided as an insulating reflective layer.
  • the reflective layer 1160 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • the reflective layer 1160 may include a metal material.
  • the first reflective layer 1161 may be disposed while exposing the top surface of the first electrode 1141 to a part of the side surface and the top surface of the first electrode 1141.
  • the second reflective layer 1162 may be disposed while exposing the top surface of the second electrode 1142 on a portion of the side surface and the top surface of the second electrode 1142.
  • the first reflecting layer 1161 and the second reflecting layer 1162 reflect the light emitted from the active layer 1112 of the light emitting structure 1100 so that the first bonding pad 1161 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 1162.
  • the first reflecting layer 1161 and the second reflecting layer 1162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 1112. Can be achieved.
  • the third reflective layer 1163 may also have a DBR structure.
  • the first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 1161 and the second reflective layer 1162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the first reflective layer 1161 and the second reflective layer 1162 may emit light from the active layer 1112 according to the wavelength of light emitted from the active layer 1112. It may be provided freely to adjust the reflectivity to the.
  • the semiconductor device 1100 according to the exemplary embodiment may include a first bonding pad 1171 disposed on the first reflective layer 1161 as illustrated in FIGS. 24 and 25.
  • the semiconductor device 1100 according to the embodiment may include a second bonding pad 1172 disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pad 1171 may contact a partial region on the N region of the first electrode 1141 through the fourth opening h4 and the second opening h2.
  • the second bonding pad 1172 may contact a partial region on the P region of the second electrode 1142 through the third opening h3 and the first opening h1.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second electrode pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the first bonding pad 1171 and the second bonding pad 1172 may be formed of Au, AuTi, or the like, so that the mounting factory may be stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 are Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Single or multiple layers using one or more of the following materials or alloys: Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO Can be formed.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second electrode pad 1172 having a large area can be directly bonded to the circuit board for supplying power, the flip The chip bonding process can be easily and stably performed.
  • the ohmic contact layer 1130 is provided on the second conductive semiconductor layer 1113.
  • the ohmic contact layer 1130 may be omitted and the second electrode 1142 may be disposed to directly contact the second conductive semiconductor layer 1113.
  • FIG. 27 is a diagram illustrating an arrangement example of a first bonding pad 1171 and a second bonding pad 1172 applied to a semiconductor device according to an embodiment of the present invention.
  • the bonding pad 1171 and the second bonding pad 1172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the bonding pads 1171 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172, and may be secured so that electrical characteristics of the semiconductor device 1100 are not degraded.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased in consideration of light extraction efficiency, bonding stability, and electrical characteristics. 30% or more of the total area of the semiconductor device 1100 and 60% or less may be selected.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the first bonding pad 1171 may be provided to have a length of x1 along the major axis direction of the semiconductor device 1100, and may be provided to have a length of y1 along the short axis direction of the semiconductor device 1100. Can be. In this case, the ratio of x1 and y1 may be provided as 1: 1.5 to 1: 2, for example.
  • the second bonding pads 1172 may be provided in a length of x2 along the long axis direction of the semiconductor device 1100 and may be provided in a length of y2 along the short axis direction of the semiconductor device 1100.
  • the ratio of x2 and y2 may be provided as 1: 1.5 to 1: 2, for example.
  • the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 may be equal to or greater than that of 125 micrometers.
  • the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 considers a gap between the first electrode pad and the second electrode pad of the package body in which the semiconductor device 1100 is mounted. Can be selected.
  • a minimum distance between the second electrode pad and the first electrode pad of the package body may be provided as a minimum of 125 micrometers, and may be provided as a maximum of 200 micrometers.
  • the distance d between the first bonding pad 1171 and the second bonding pad 1172 may be, for example, 125 micrometers or more and 300 micrometers or less.
  • the distance d between the first bonding pad 1171 and the second bonding pad 1172 should be greater than 125 micrometers so that the first bonding pad 1171 and the second bonding pad ( A minimum space may be secured so that a short circuit does not occur between 1172, and a light emitting area for improving light extraction efficiency may be secured, thereby increasing the light intensity Po of the semiconductor device 1100.
  • the distance d between the first bonding pad 1171 and the second bonding pad 1172 should be less than 300 micrometers so that the first electrode pad and the second electrode pad of the semiconductor device package and the semiconductor
  • the first bonding pads 1171 and the second bonding pads 1172 of the device may be bonded with sufficient bonding force, and electrical characteristics of the semiconductor device 1100 may be secured.
  • the minimum distance d between the first bonding pad 1171 and the second bonding pad 1172 is greater than 125 micrometers to secure optical characteristics, and to ensure reliability by electrical characteristics and bonding forces. Can be placed smaller than 300 micrometers.
  • the embodiment provides a minimum distance d of 125 micrometers to 300 micrometers, but is not limited thereto.
  • the semiconductor device package may be smaller than 125 micrometers, and may be optically disposed. It can be placed larger than 300 micrometers to improve the properties.
  • the first bonding pads 1171 may be spaced apart from each other in the long axis direction of the semiconductor device 1100 by a length of b1 and disposed in a short axis direction of the semiconductor device 1100. It may be arranged by a length of a1 or a3 from the neighboring side. At this time, the a1 or a3 may be provided equal to or greater than 40 micrometers, for example, and the b1 may be provided equal to or greater than 100 micrometers.
  • the second bonding pads 1172 may be spaced apart by a length of b2 from a neighboring side surface disposed in the long axis direction of the semiconductor device 1100, and may be disposed in a shorter direction of the semiconductor device 1100. Can be arranged by a length of a2 or a4 away from.
  • the a2 or a4 may be provided equal to or greater than 40 micrometers, for example, and the b2 may be provided equal to or larger than 100 micrometers.
  • the a1, a2, a3, a4 may be provided with the same value.
  • b1 and b2 may be provided with the same value.
  • at least two of a1, a2, a3, and a4 may have different values, and b1 and b2 may have different values.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 1100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to a minimum distance between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • the second area may be an area corresponding to b1 and b2.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the third region may be an area corresponding to a1, a2, a3, and a4.
  • the above-mentioned parameters may have the following values.
  • x1: y1 1: 2 and the value of d is 125 micrometers. If provided, the value of x1 may be provided at 265 micrometers and the value of y1 may be provided at 530 micrometers. Thus, the value of a1 may, for example, be less than or equal to 110 micrometers, and the value of b1 may be provided less than or equal to, for example, 300 micrometers.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is determined, and the width / width of the first bonding pad 1171 is determined.
  • the remaining variables can be calculated by calculation. Accordingly, the upper limit values of a1, a2, a3, a4, b1, b2 and the like are not shown.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • the light emitted from the light emitting structure 1100 is emitted by the first reflective layer 1161 and the second reflective layer 1162 to the first bonding pad 1171 and the second bonding pad 1172. Can be reflected without incident. Accordingly, the light generated and emitted from the light emitting structure 1100 may be minimized by being incident on the first bonding pad 1171 and the second bonding pad 1172.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the minimum distance between the first electrode pad and the second electrode pad provided in the package body is taken into consideration so that the width d of the third reflective layer 1163 is minimized. Can be.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the light emitting structure 1100 and the current spreading layer 1120 may be formed on the substrate 1105.
  • 28A is a plan view illustrating shapes of a light emitting structure 1100 and a current spreading layer 1120 formed according to a method of fabricating a semiconductor device according to an embodiment
  • FIG. 28B is a cross-sectional view taken along line AA of the semiconductor device illustrated in FIG. 28A. It is shown.
  • the light emitting structure 1100 may be formed on the substrate 1105.
  • a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113 may be formed on the substrate 1105.
  • the current diffusion layer 1120 may be formed on a portion of the second conductivity-type semiconductor layer 1113.
  • the current spreading layer 1120 may be formed in a plurality of linear shapes.
  • FIGS. 29A and 29B an ohmic contact layer 1130 may be formed.
  • 29A is a plan view illustrating a shape of an ohmic contact layer 1130 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 29B is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 29A.
  • the ohmic contact layer 1130 may be formed on the second conductive semiconductor layer 1113.
  • the ohmic contact layer 1130 may also be formed on the current spreading layer 1120.
  • a portion of the first conductive semiconductor layer 1111 may be exposed through a mesa etching process.
  • the ohmic contact layer 1130 may include a mesa opening M exposing the first conductive semiconductor layer 1111 by mesa etching.
  • the mesa opening M may be provided in a plurality of linear shapes.
  • the mesa opening M may also be referred to as a recess.
  • FIGS. 30A and 30B the first electrode 1141 and the second electrode 1142 may be formed.
  • 30A is a plan view illustrating the shapes of the first electrode 1141 and the second electrode 1142 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 30B is a process along the line AA of the semiconductor device shown in FIG. 30A. The cross section is shown.
  • the first electrode 1141 may be formed on the first conductivity type semiconductor layer 1111 exposed by the mesa opening M.
  • the first electrode 1141 may be formed, for example, in a linear shape.
  • the first electrode 1141 may include an N region having a relatively larger area than other regions having a linear shape.
  • the N region of the first electrode 1141 may be electrically connected to the first bonding pad 1171 to be formed later.
  • the second electrode 1142 may be formed on the current spreading layer 1120.
  • the second electrode 1142 may be formed, for example, in a linear shape.
  • the second electrode 1142 may include a P region having a larger area than other regions having a linear shape. The P region of the second electrode 1142 may be electrically connected to the second bonding pad 1172 to be formed later.
  • FIGS. 31A and 31B a protective layer 1150 may be formed.
  • 31A is a plan view illustrating a shape of a protective layer 1150 formed in accordance with a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 31B is a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 31A.
  • the passivation layer 1150 may be formed on the first electrode 1141 and the second electrode 1142.
  • the protective layer 1150 may include a plurality of openings.
  • the protective layer 1150 may include a plurality of first openings h1. Some regions on the P region of the second electrode 1142 may be exposed through the plurality of first openings h1.
  • the protective layer 1150 may include a plurality of second openings h2. Some regions on the N region of the first electrode 1141 may be exposed through the plurality of second openings h2.
  • a reflective layer 1160 may be formed.
  • 32A is a plan view illustrating a shape of a reflective layer 1160 formed according to a method of fabricating a semiconductor device
  • FIG. 32B illustrates a cross-sectional view taken along line A-A of the semiconductor device illustrated in FIG. 32A.
  • the reflective layer 1160 may be formed on the protective layer 1150.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the third reflective layer 1163 may be formed between the first reflective layer 1161 and the second reflective layer 1162.
  • the first reflective layer 1161 may include a plurality of fourth openings h4.
  • the plurality of fourth openings h4 may be provided corresponding to positions at which the plurality of second openings h2 are formed. Some regions on the N region of the first electrode 1141 may be exposed through the plurality of fourth openings h4 and the plurality of second openings h2.
  • the second reflective layer 1162 may include a plurality of third openings h3.
  • the plurality of third openings h3 may be provided corresponding to positions at which the plurality of first openings h1 are formed.
  • the P region of the second electrode 1142 may be exposed through the plurality of third openings h3 and the plurality of first openings h1.
  • the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • FIGS. 33A and 33B a first bonding pad 1171 and a second bonding pad 1172 may be formed.
  • 33A is a plan view illustrating the shapes of the first bonding pads 1171 and the second bonding pads 1172 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 33B is AA of the semiconductor device illustrated in FIG. 33A. The process cross section is shown along the line.
  • the first bonding pads 1171 and the second electrode pads 1172 may be formed in the shape illustrated in FIG. 33A.
  • the first bonding pad 1171 may be disposed on the first reflective layer 1161.
  • the second electrode pad 1172 may be disposed on the second reflective layer 1162.
  • the lower surface of the first bonding pad 1171 may contact the upper surface of the first electrode 1141.
  • a partial region of the first bonding pad 1171 may be disposed in the fourth opening h4 and the second opening h2 to contact a partial region on the N region of the first electrode 1141.
  • a lower surface of the second electrode pad 1172 may contact the upper surface of the second electrode 1142.
  • a partial region of the second electrode pad 1172 may be disposed in the third opening h3 and the first opening h1 to contact a partial region on the P region of the second electrode 1142.
  • the light emitting structure 1100 may emit light.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second electrode pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided. Accordingly, the semiconductor device 1100 according to the embodiment may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the bonding pad 1171 and the second bonding pad 1172 may be provided equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the bonding pads 1171 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 1100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to an interval between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the distance d between the first electrode pad and the second electrode pad provided in the package body is considered to be selected to minimize the width d of the third reflective layer 1163. Can be.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the semiconductor device and the semiconductor device manufacturing method it is possible to provide a semiconductor device and a semiconductor device manufacturing method of a flip chip bonding method that can be applied to products requiring high voltage and high output.
  • FIGS. 34 to 36 Next, another example of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 34 to 36.
  • descriptions of matters overlapping with those described above may be omitted.
  • FIG. 34 is a plan view illustrating still another example of a semiconductor device in accordance with some embodiments of the inventive concept
  • FIG. 35 is a cross-sectional view taken along line BB of the semiconductor device in FIG. 34
  • FIG. 36 is a semiconductor in accordance with an embodiment of the present invention. It is a figure which shows the example of arrangement
  • FIG. 34 a first electrode disposed under the first bonding pad 1171 and the second bonding pad 1172, but electrically connected to the first bonding pad 1171. 1141 and the second electrode 1142 electrically connected to the second bonding pad 1172 are shown.
  • the semiconductor device 1100 may include the light emitting structure 1100 disposed on the substrate 1105, as illustrated in FIGS. 34 to 36.
  • the light emitting structure 1100 may include a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113.
  • the active layer 1112 may be disposed between the first conductivity type semiconductor layer 1111 and the second conductivity type semiconductor layer 1113.
  • the active layer 1112 may be disposed on the first conductive semiconductor layer 1111, and the second conductive semiconductor layer 1113 may be disposed on the active layer 1112.
  • the first conductive semiconductor layer 1111 may be provided as an n-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 1111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 1111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 1113 is provided as a p-type semiconductor layer. .
  • the semiconductor device 1100 may include a current spreading layer 1120 and an ohmic contact layer 1130.
  • the current spreading layer 1120 and the ohmic contact layer 1130 may increase light output by improving current spreading.
  • An arrangement position and a shape of the current spreading layer 1120 and the ohmic contact layer 1130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the current spreading layer 1120 may be provided as an oxide or nitride.
  • the current spreading layer 1120 may improve luminous flux by preventing current concentration under the second electrode 1142 to improve electrical reliability.
  • the ohmic contact layer 1130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the ohmic contact layer 1130 may include a light transmissive material.
  • the semiconductor device 1100 according to the embodiment may include the first passivation layer 1150, as illustrated in FIGS. 34 to 36.
  • the first protective layer 1150 may include a plurality of first openings h1 exposing the ohmic contact layer 1130.
  • the current spreading layer 1120 may be disposed under an area provided with the plurality of first openings h1.
  • first passivation layer 1150 may include a plurality of second openings h2 exposing the first conductivity type semiconductor layer 1111.
  • the semiconductor device 1100 may include a first electrode 1141 and a second electrode 1142 as illustrated in FIGS. 34 to 36.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the first electrode 1141 may be electrically connected to an upper surface of the first conductivity type semiconductor layer 1111 through a second opening h2 provided in the first passivation layer 1150. For example, as illustrated in FIGS. 34 to 36, the first electrode 1141 may contact the top surface of the first conductivity-type semiconductor layer 1111 in a plurality of N regions.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be electrically connected to an upper surface of the second conductive semiconductor layer 1113 through a first opening h1 provided in the first passivation layer 1150.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113 in a plurality of P regions.
  • the first electrode 1141 and the second electrode 1142 may be spaced apart from each other.
  • the semiconductor device 1100 may include the second protective layer 1155 as illustrated in FIGS. 34 to 36.
  • the second passivation layer 1155 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second protective layer 1155 may be disposed on the first protective layer 1150.
  • the second passivation layer 1155 may include a fourth opening h4 exposing an upper surface of the first electrode 1141.
  • the second passivation layer 1155 may include a plurality of fourth openings h4 exposing the plurality of NB regions of the first electrode 1141.
  • the second protective layer 1155 may include a third opening h3 exposing an upper surface of the second electrode 1142.
  • the second protective layer 1155 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 1142.
  • the semiconductor device 1100 may include a reflective layer 1160, as illustrated in FIGS. 34 to 36.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the reflective layer 1160 may be disposed on the second protective layer 1155.
  • the reflective layer 1160 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may include a sixth opening h6 exposing an upper surface of the first electrode 1141.
  • the first reflective layer 1161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 1141.
  • the first reflective layer 1161 may include a sixth opening h6 provided corresponding to a region in which the fourth opening h4 is formed in the second protective layer 1155.
  • the second reflective layer 1162 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second reflective layer 1162 may be spaced apart from the first reflective layer 1161.
  • the second reflective layer 1162 may include a fifth opening h5 exposing an upper surface of the second electrode 1142.
  • the second reflective layer 1162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 1142.
  • the second reflective layer 1162 may include a fifth opening h5 provided corresponding to a region where the third opening h3 of the second protective layer 1155 is formed.
  • the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • the reflective layer 1160 may be provided as an insulating reflective layer.
  • the reflective layer 1160 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • DBR distributed bragg reflector
  • ODR omni directional reflector
  • the first reflective layer 1161 may be disposed while exposing the top surface of the first electrode 1141 to a part of the side surface and the top surface of the first electrode 1141.
  • the second reflective layer 1162 may be disposed while exposing the top surface of the second electrode 1142 on a portion of the side surface and the top surface of the second electrode 1142.
  • the first reflecting layer 1161 and the second reflecting layer 1162 reflect the light emitted from the active layer 1112 of the light emitting structure 1100 so that the first bonding pad 1161 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 1162.
  • the first reflecting layer 1161 and the second reflecting layer 1162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 1112. Can be achieved.
  • the third reflective layer 1163 may also be provided in a DBR structure.
  • the first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 1161 and the second reflective layer 1162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the first reflective layer 1161 and the second reflective layer 1162 may emit light from the active layer 1112 according to the wavelength of light emitted from the active layer 1112. It may be provided freely to adjust the reflectivity to the.
  • the semiconductor device 1100 according to the embodiment may include a first bonding pad 1171 disposed on the first reflective layer 1161 as illustrated in FIGS. 34 to 36.
  • the semiconductor device 1100 according to the embodiment may include a second bonding pad 1172 disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pads 1171 may contact the top surface of the first electrode 1141 through the sixth opening h6 provided in the first reflective layer 1161 in a plurality of NB regions.
  • the second bonding pads 1172 may contact the upper surface of the second electrode 1142 through the fifth opening h5 provided in the second reflective layer 1162 in a plurality of PB regions.
  • the first bonding pads 1171 and the first electrodes 1141 may be in contact with a plurality of regions.
  • the second bonding pad 1172 and the second electrode 1142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second electrode pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second electrode pad 1172 having a large area can be directly bonded to the circuit board for supplying power, the flip The chip bonding process can be easily and stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 when viewed from an upper direction of the semiconductor device 1100, the first bonding pad 1171 and the second bonding pad 1172 may be used.
  • the sum of the areas may be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 1100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to an interval between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • the light emitted from the light emitting structure 1100 is emitted by the first reflective layer 1161 and the second reflective layer 1162 to the first bonding pad 1171 and the second bonding pad 1172. Can be reflected without incident. Accordingly, the light generated and emitted from the light emitting structure 1100 may be minimized by being incident on the first bonding pad 1171 and the second bonding pad 1172.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the gap between the N electrode pads and the P electrode pads provided in the package body may be taken into consideration so that the width d of the third reflective layer 1163 may be minimized.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the light emitting structure 1100 and the current spreading layer 1120 may be formed on the substrate 1105.
  • 37A is a plan view illustrating shapes of a light emitting structure 1100 and a current spreading layer 1120 formed according to a method of manufacturing a semiconductor device according to an embodiment. It is shown.
  • the light emitting structure 1100 may be formed on the substrate 1105.
  • a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113 may be formed on the substrate 1105.
  • the current diffusion layer 1120 may be formed on a portion of the second conductivity-type semiconductor layer 1113.
  • the current spreading layer 1120 may be formed in a plurality of point shapes.
  • the current spreading layer 1120 may be formed in a plurality of quadrangular shapes having a predetermined size.
  • an ohmic contact layer 1130 may be formed.
  • 38A is a plan view illustrating a shape of an ohmic contact layer 1130 formed according to a method of fabricating a semiconductor device according to an embodiment
  • FIG. 38B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 38A.
  • the ohmic contact layer 1130 may be formed on the second conductive semiconductor layer 1113.
  • the ohmic contact layer 1130 may also be formed on the current spreading layer 1120.
  • a portion of the first conductive semiconductor layer 1111 may be exposed through a mesa etching process.
  • the ohmic contact layer 1130 may include a mesa opening M exposing the first conductive semiconductor layer 1111 by mesa etching.
  • the mesa opening M may be provided in a plurality of quadrangular shapes.
  • a first passivation layer 1150 may be formed.
  • 39A is a plan view illustrating the shape of the first protective layer 1150 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 39B is a cross-sectional view taken along the line B-B of the semiconductor device shown in FIG. 39A.
  • the first passivation layer 1150 may include a plurality of openings.
  • the first protective layer 1150 may include a plurality of first openings h1.
  • the current spreading layer 1120 may be exposed through the plurality of first openings h1.
  • the first protective layer 1150 may include a plurality of second openings h2.
  • An upper surface of the first conductivity type semiconductor layer 1111 may be exposed through the plurality of second openings h2.
  • the plurality of second openings h2 may be provided to correspond to the plurality of mesa openings M.
  • FIGS. 40A and 40B a first electrode 1141 and a second electrode 1142 may be formed.
  • 40A is a plan view illustrating the shapes of the first electrode 1141 and the second electrode 1142 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 40B is a process along the BB line of the semiconductor device shown in FIG. 40A. The cross section is shown.
  • the first electrode 1141 and the second electrode 1142 may be spaced apart from each other.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the first electrode 1141 may be electrically connected to an upper surface of the first conductivity type semiconductor layer 1111 through a second opening h2 provided in the first passivation layer 1150. For example, as illustrated in FIGS. 34 to 36, the first electrode 1141 may contact the top surface of the first conductivity-type semiconductor layer 1111 in a plurality of N regions.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be electrically connected to an upper surface of the second conductive semiconductor layer 1113 through a first opening h1 provided in the first passivation layer 1150.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113 in a plurality of P regions.
  • a second protective layer 1155 may be formed.
  • 41A is a plan view illustrating a shape of a second passivation layer 1155 formed according to a method of fabricating a semiconductor device according to an embodiment
  • FIG. 41B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 41A.
  • the second passivation layer 1155 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second protective layer 1155 may be disposed on the first protective layer 1150.
  • the second passivation layer 1155 may include a fourth opening h4 exposing an upper surface of the first electrode 1141.
  • the second passivation layer 1155 may include a plurality of fourth openings h4 exposing the plurality of NB regions of the first electrode 1141.
  • the second protective layer 1155 may include a third opening h3 exposing an upper surface of the second electrode 1142.
  • the second protective layer 1155 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 1142.
  • FIG. 42A is a plan view illustrating a shape of a reflective layer 1160 formed according to a method of fabricating a semiconductor device
  • FIG. 42B is a cross-sectional view taken along line B-B of the semiconductor device illustrated in FIG. 42A.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the reflective layer 1160 may be disposed on the second protective layer 1155.
  • the reflective layer 1160 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may include a sixth opening h6 exposing an upper surface of the first electrode 1141.
  • the first reflective layer 1161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 1141.
  • the first reflective layer 1161 may include a sixth opening h6 provided corresponding to a region where the second opening h2 of the second protective layer 1155 is formed.
  • the second reflective layer 1162 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second reflective layer 1162 may be spaced apart from the first reflective layer 1161.
  • the second reflective layer 1162 may include a fifth opening h5 exposing an upper surface of the second electrode 1142.
  • the second reflective layer 1162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 1142.
  • the second reflective layer 1162 may include a fifth opening h5 provided corresponding to a region where the third opening h3 of the second protective layer 1155 is formed.
  • the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • the first reflective layer 1161 may be disposed while exposing the top surface of the first electrode 1141 to a part of the side surface and the top surface of the first electrode 1141.
  • the second reflective layer 1162 may be disposed while exposing the top surface of the second electrode 1142 on a portion of the side surface and the top surface of the second electrode 1142.
  • the first reflecting layer 1161 and the second reflecting layer 1162 reflect the light emitted from the active layer 1112 of the light emitting structure 1100 so that the first bonding pad 1161 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 1162.
  • the first reflective layer 1161 and the second reflective layer 1162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 114. Can be achieved.
  • the third reflective layer 1163 may also be provided in a DBR structure.
  • the first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 1161 and the second reflective layer 1162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the first reflective layer 1161 and the second reflective layer 1162 may emit light from the active layer 1112 according to the wavelength of light emitted from the active layer 1112. It may be provided freely to adjust the reflectivity to the.
  • a first bonding pad 1171 and a second bonding pad 1172 may be formed.
  • 43A is a plan view illustrating shapes of the first bonding pad 1171 and the second bonding pad 1172 formed according to the method of manufacturing a semiconductor device
  • FIG. 43B is a BB of the semiconductor device shown in FIG. 43A. The process cross section is shown along the line.
  • the first bonding pads 1171 and the second bonding pads 1172 may be formed in the shape illustrated in FIG. 43A.
  • the first bonding pad 1171 may be disposed on the first reflective layer 1161.
  • the second bonding pads 1172 may be disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pads 1171 may contact the top surface of the first electrode 1141 through the sixth opening h6 provided in the first reflective layer 1161 in a plurality of NB regions.
  • the second bonding pads 1172 may contact the upper surface of the second electrode 1142 through the fifth opening h5 provided in the second reflective layer 1162 in a plurality of PB regions.
  • the first bonding pads 1171 and the first electrodes 1141 may be in contact with a plurality of regions.
  • the second bonding pad 1172 and the second electrode 1142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second bonding pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second bonding pad 1172 having a large area may be directly bonded to a circuit board that provides power, a flip The chip bonding process can be easily and stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 when viewed from an upper direction of the semiconductor device 1100, the first bonding pad 1171 and the second bonding pad 1172 may be used.
  • the sum of the areas may be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to an interval between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • the light emitted from the light emitting structure 1100 is emitted by the first reflective layer 1161 and the second reflective layer 1162 to the first bonding pad 1171 and the second bonding pad 1172. Can be reflected without incident. Accordingly, the light generated and emitted from the light emitting structure 1100 may be minimized by being incident on the first bonding pad 1171 and the second bonding pad 1172.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the gap between the N electrode pads and the P electrode pads provided in the package body may be taken into consideration so that the width d of the third reflective layer 1163 may be minimized.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • FIGS. 44 to 46 Another example of the semiconductor device according to some example embodiments of the inventive concepts will be described with reference to FIGS. 44 to 46.
  • the descriptions that are the same as those described above may be omitted.
  • FIG. 44 is a plan view illustrating still another example of a semiconductor device in accordance with some embodiments of the inventive concept
  • FIG. 45 is a cross-sectional view taken along line CC of the semiconductor device in FIG. 44
  • FIG. 46 is a semiconductor in accordance with an embodiment of the present invention. It is a figure which shows the arrangement example of the 1st electrode and the 2nd electrode applied to the other example of an element.
  • FIG. 44 a first electrode disposed under the first bonding pad 1171 and the second bonding pad 1172, but electrically connected to the first bonding pad 1171. 1141 and the second electrode 1142 electrically connected to the second bonding pad 1172 are shown.
  • the semiconductor device 1100 may include a light emitting structure 1100 disposed on the substrate 1105, as shown in FIGS. 44 to 46.
  • the light emitting structure 1100 may include a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113.
  • the active layer 1112 may be disposed between the first conductivity type semiconductor layer 1111 and the second conductivity type semiconductor layer 1113.
  • the active layer 1112 may be disposed on the first conductive semiconductor layer 1111, and the second conductive semiconductor layer 1113 may be disposed on the active layer 1112.
  • the first conductive semiconductor layer 1111 may be provided as an n-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as a p-type semiconductor layer.
  • the first conductive semiconductor layer 1111 may be provided as a p-type semiconductor layer, and the second conductive semiconductor layer 1113 may be provided as an n-type semiconductor layer.
  • the first conductive semiconductor layer 1111 is provided as an n-type semiconductor layer and the second conductive semiconductor layer 1113 is provided as a p-type semiconductor layer. .
  • the semiconductor device 1100 may include a current spreading layer 1120 and an ohmic contact layer 1130 as illustrated in FIG. 45.
  • the current spreading layer 1120 and the ohmic contact layer 1130 may increase light output by improving current spreading.
  • An arrangement position and a shape of the current spreading layer 1120 and the ohmic contact layer 1130 will be further described with reference to a method of manufacturing a semiconductor device according to an embodiment.
  • the current spreading layer 1120 may be provided as an oxide or nitride.
  • the current spreading layer 1120 may improve luminous flux by preventing current concentration under the second electrode 1142 to improve electrical reliability.
  • the ohmic contact layer 1130 may include at least one selected from the group consisting of metals, metal oxides, and metal nitrides.
  • the ohmic contact layer 1130 may include a light transmissive material.
  • the semiconductor device 1100 may include a reflective layer 1160 as illustrated in FIGS. 44 and 45.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the first reflective layer 1161 may include a first opening h1 exposing the ohmic contact layer 1130.
  • the first reflective layer 1161 may include a plurality of first openings h1 disposed on the current spreading layer 1120.
  • the plurality of first openings h1 may be provided corresponding to a region in which the current spreading layer 1120 is disposed.
  • the second reflective layer 1162 may include a plurality of second openings h2 exposing upper surfaces of the first conductivity type semiconductor layers 1111.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • the reflective layer 1160 may be provided as an insulating reflective layer.
  • the reflective layer 1160 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • DBR distributed bragg reflector
  • ODR omni directional reflector
  • the semiconductor device 1100 may include a first electrode 1141 and a second electrode 1142 as illustrated in FIGS. 44 to 46.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the first electrode 1141 may be electrically connected to an upper surface of the first conductive semiconductor layer 1111 through a second opening h2 provided in the first reflective layer 1161. For example, as illustrated in FIGS. 44 and 45, the first electrode 1141 may contact the top surface of the first conductivity-type semiconductor layer 1111 in a plurality of N regions.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 and the ohmic contact layer 1130 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be electrically connected to an upper surface of the second conductive semiconductor layer 1113 through a first opening h1 provided in the second reflective layer 1162.
  • the second electrode 1142 may be electrically connected to the second conductivity-type semiconductor layer 1113 through the ohmic contact layer 1130 in a plurality of P regions. Can be connected.
  • the first electrode 1141 and the second electrode 1142 may be spaced apart from each other.
  • the semiconductor device 1100 may include a protective layer 1150, as illustrated in FIGS. 44 and 45.
  • the protective layer 1150 may include a plurality of third openings h3 exposing the second electrode 1142.
  • the plurality of third openings h3 may correspond to the plurality of PB regions provided in the second electrode 1142.
  • the protective layer 1150 may include a plurality of fourth openings h4 exposing the first electrode 1141.
  • the plurality of fourth openings h4 may correspond to the plurality of NB regions provided in the first electrode 1142.
  • the semiconductor device 1100 may include a first bonding pad 1171 and a second bonding pad 1172 disposed on the protective layer 1150. have.
  • the first bonding pad 1171 may be disposed on the first reflective layer 1161.
  • the second bonding pads 1172 may be disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pads 1171 may contact the upper surface of the first electrode 1141 through the plurality of fourth openings h4 provided in the protective layer 1150 in the plurality of NB regions.
  • the second bonding pads 1172 may contact the upper surface of the second electrode 1142 through the plurality of third openings h3 provided in the protective layer 1150 in the plurality of PB regions.
  • the first bonding pads 1171 and the first electrodes 1141 may be in contact with a plurality of regions.
  • the second bonding pad 1172 and the second electrode 1142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the first reflective layer 1161 is disposed under the first electrode 1141, and the second reflective layer 1162 is It is disposed below the second electrode 1142. Accordingly, the first reflecting layer 1161 and the second reflecting layer 1162 reflect the light emitted from the active layer 1112 of the light emitting structure 1100 to allow the first electrode 1141 and the second electrode 1142. In this case, light intensity may be improved by minimizing the absorption of light from the light.
  • the first reflecting layer 1161 and the second reflecting layer 1162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 1112. Can be achieved.
  • a high reflectance material for example, a DBR structure
  • the first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 1161 and the second reflective layer 1162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the present invention may be freely provided to adjust the reflectance of the light emitted from the active layer 1112 according to the wavelength of the light emitted from the active layer 1112.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second bonding pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second bonding pad 1172 having a large area may be directly bonded to a circuit board that provides power, a flip The chip bonding process can be easily and stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 when viewed from an upper direction of the semiconductor device 1100, the first bonding pad 1171 and the second bonding pad 1172 may be used.
  • the sum of the areas may be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172.
  • the bonding force mounted on the light emitting device package may be weakened, for example.
  • the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is larger than 60%, the first bonding pad 1171 and the second bonding pad 1172 may be used. The amount of light emitted to the side where the is placed may not be sufficient.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to an interval between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • the light emitted from the light emitting structure 1100 is emitted by the first reflective layer 1161 and the second reflective layer 1162 to the first bonding pad 1171 and the second bonding pad 1172. Can be reflected without incident. Accordingly, the light generated and emitted from the light emitting structure 1100 may be minimized by being incident on the first bonding pad 1171 and the second bonding pad 1172.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the gap between the N electrode pads and the P electrode pads provided in the package body may be taken into consideration so that the width d of the third reflective layer 1163 may be minimized.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the light emitting structure 1100 and the current spreading layer 1120 may be formed on the substrate 1105.
  • 47A is a plan view illustrating shapes of a light emitting structure 1100 and a current spreading layer 1120 formed according to a method of fabricating a semiconductor device according to an embodiment
  • FIG. 47B is a cross-sectional view taken along line CC of the semiconductor device illustrated in FIG. 47A. It is shown.
  • the light emitting structure 1100 may be formed on the substrate 1105.
  • a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113 may be formed on the substrate 1105.
  • the current diffusion layer 1120 may be formed on a portion of the second conductivity-type semiconductor layer 1113.
  • the current spreading layer 1120 may be formed in a plurality of point shapes.
  • the current spreading layer 1120 may be formed in a plurality of quadrangular shapes having a predetermined size.
  • an ohmic contact layer 1130 may be formed.
  • 48A is a plan view illustrating a shape of an ohmic contact layer 1130 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 48B is a cross-sectional view taken along a line C-C of the semiconductor device illustrated in FIG. 48A.
  • the ohmic contact layer 1130 may be formed on the second conductive semiconductor layer 1113.
  • the ohmic contact layer 1130 may also be formed on the current spreading layer 1120.
  • a portion of the first conductive semiconductor layer 1111 may be exposed through a mesa etching process.
  • the ohmic contact layer 1130 may include a mesa opening M exposing the first conductive semiconductor layer 1111 by mesa etching.
  • the mesa opening M may be provided in a plurality of quadrangular shapes.
  • FIGS. 49A and 49B the reflective layer 1160 may be formed.
  • 49A is a plan view illustrating a shape of a reflective layer 1160 formed according to a method of fabricating a semiconductor device
  • FIG. 49B is a cross-sectional view taken along the line C-C of the semiconductor device illustrated in FIG. 49A.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the reflective layer 1160 may be disposed on the ohmic contact layer 1130.
  • the reflective layer 1160 may be disposed on the first conductivity type semiconductor layer 1111 and the second conductivity type semiconductor layer 1113.
  • the second reflective layer 1162 may include a plurality of openings.
  • the second reflective layer 1162 may include a plurality of first openings h1.
  • the current spreading layer 1120 may be exposed through the plurality of first openings h1.
  • the first reflective layer 1161 may include a plurality of second openings h2.
  • An upper surface of the first conductivity type semiconductor layer 1111 may be exposed through the plurality of second openings h2.
  • the plurality of second openings h2 may be provided to correspond to the plurality of mesa openings M.
  • the first electrode 1141 and the second electrode 1142 may be formed.
  • 50A is a plan view illustrating the shapes of the first electrode 1141 and the second electrode 1142 formed according to the method of manufacturing a semiconductor device according to the embodiment
  • FIG. 50B is a process along the CC line of the semiconductor device shown in FIG. 50A. The cross section is shown.
  • the first electrode 1141 and the second electrode 1142 may be spaced apart from each other.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the first electrode 1141 may be electrically connected to an upper surface of the first conductive semiconductor layer 1111 through a second opening h2 provided in the first reflective layer 1161. For example, as illustrated in FIGS. 44 and 45, the first electrode 1141 may contact the top surface of the first conductivity-type semiconductor layer 1111 in a plurality of N regions.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be electrically connected to an upper surface of the second conductive semiconductor layer 1113 through a first opening h1 provided in the second reflective layer 1162.
  • the second electrode 1142 may be electrically connected to the second conductivity-type semiconductor layer 1113 through the ohmic contact layer 1130 in a plurality of P regions. Can be connected.
  • a protective layer 1150 may be formed.
  • 51A is a plan view illustrating a shape of a protective layer 1150 formed according to a method of manufacturing a semiconductor device according to an embodiment
  • FIG. 51B is a cross-sectional view taken along a line C-C of the semiconductor device illustrated in FIG. 51A.
  • the protective layer 1150 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the protective layer 1150 may be disposed on the reflective layer 1160.
  • the protective layer 1150 may include a fourth opening h4 exposing the top surface of the first electrode 1141.
  • the protective layer 1150 may include a plurality of fourth openings h4 exposing a plurality of NB regions of the first electrode 1141.
  • the protective layer 1150 may include a third opening h3 exposing an upper surface of the second electrode 1142.
  • the protective layer 1150 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 1142.
  • a first bonding pad 1171 and a second bonding pad 1172 may be formed.
  • 52A is a plan view illustrating shapes of the first bonding pad 1171 and the second bonding pad 1172 formed according to the method of manufacturing a semiconductor device
  • FIG. 52B is a CC of the semiconductor device shown in FIG. 52A. The process cross section is shown along the line.
  • the first bonding pads 1171 and the second bonding pads 1172 may be formed in the shape illustrated in FIG. 52A.
  • the first bonding pad 1171 and the second bonding pad 1172 may be disposed on the protective layer 1150.
  • the first bonding pad 1171 may be disposed on the first reflective layer 1161.
  • the second bonding pads 1172 may be disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pads 1171 may contact the upper surface of the first electrode 1141 through the fourth opening h4 provided in the protective layer 1150 in a plurality of NB regions.
  • the second bonding pads 1172 may contact the upper surface of the second electrode 1142 through the third opening h3 provided in the protective layer 1150 in a plurality of PB regions.
  • the first bonding pads 1171 and the first electrodes 1141 may be in contact with a plurality of regions.
  • the second bonding pad 1172 and the second electrode 1142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second bonding pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second bonding pad 1172 having a large area may be directly bonded to a circuit board that provides power, a flip The chip bonding process can be easily and stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 when viewed from an upper direction of the semiconductor device 1100, the first bonding pad 1171 and the second bonding pad 1172 may be used.
  • the sum of the areas may be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172.
  • the bonding force mounted on the light emitting device package may be weakened, for example.
  • the sum of the areas of the first bonding pad 1171 and the second bonding pad 1172 is larger than 60%, the first bonding pad 1171 and the second bonding pad 1172 may be used. The amount of light emitted to the side where the is placed may not be sufficient.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 1100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to an interval between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • the light emitted from the light emitting structure 1100 is transmitted to the first electrode 1141 and the second electrode 1142 by the first reflective layer 1161 and the second reflective layer 1162. It can be reflected without being incident. Accordingly, the light generated and emitted from the light emitting structure 1100 may be minimized by being incident on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the gap between the N electrode pads and the P electrode pads provided in the package body may be taken into consideration so that the width d of the third reflective layer 1163 may be minimized.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • FIG. 53 is a plan view illustrating still another example of a semiconductor device according to some embodiments of the inventive concept
  • FIG. 54 is a cross-sectional view taken along line D-D of the semiconductor device illustrated in FIG. 53.
  • a first electrode 1141 disposed under the first bonding pad 1171 and the second bonding pad 1172, but electrically connected to the first bonding pad 1171.
  • a second electrode 1142 electrically connected to the second bonding pad 1172 is shown.
  • the semiconductor device according to the embodiment may include a light emitting structure 1100 disposed on the substrate 1105.
  • the light emitting structure 1100 may include a first conductive semiconductor layer 1111, an active layer 1112, and a second conductive semiconductor layer 1113.
  • the active layer 1112 may be disposed between the first conductivity type semiconductor layer 1111 and the second conductivity type semiconductor layer 1113.
  • the active layer 1112 may be disposed on the first conductive semiconductor layer 1111, and the second conductive semiconductor layer 1113 may be disposed on the active layer 1112.
  • the semiconductor device 1100 may include a current spreading layer 1120 and an ohmic contact layer 1130.
  • the current spreading layer 1120 and the ohmic contact layer 1130 may increase light output by improving current spreading.
  • the semiconductor device 1100 may include a first electrode 1141 and a second electrode 1142 as illustrated in FIGS. 54 and 55.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the semiconductor device 1100 according to the embodiment may include the first passivation layer 1150, as shown in FIG. 55.
  • the first protective layer 1150 may include a plurality of first openings h1 exposing the ohmic contact layer 1130.
  • the current spreading layer 1120 may be disposed under an area provided with the plurality of first openings h1.
  • first passivation layer 1150 may include a plurality of second openings h2 exposing the first conductivity type semiconductor layer 1111.
  • the semiconductor device 1100 may include a first electrode 1141 and a second electrode 1142 as illustrated in FIGS. 54 and 55.
  • the first electrode 1141 may be electrically connected to the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may be disposed on the first conductivity type semiconductor layer 1111.
  • the first electrode 1141 may include a portion of the second conductive semiconductor layer 1113 and a portion of the active layer 1112 removed to expose the first electrode 1101.
  • the upper surface of the conductive semiconductor layer 1111 may be disposed.
  • the first electrode 1141 may be electrically connected to an upper surface of the first conductivity type semiconductor layer 1111 through a second opening h2 provided in the first passivation layer 1150. For example, as illustrated in FIGS. 54 and 55, the first electrode 1141 may contact the top surface of the first conductivity-type semiconductor layer 1111 in a plurality of N regions.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be disposed on the second conductivity type semiconductor layer 1113.
  • the current spreading layer 1120 may be disposed between the second electrode 1142 and the second conductive semiconductor layer 1113.
  • the second electrode 1142 may be electrically connected to an upper surface of the second conductive semiconductor layer 1113 through a first opening h1 provided in the first passivation layer 1150.
  • the second electrode 1142 may be electrically connected to the second conductive semiconductor layer 1113 through the ohmic contact layer 1130 in a plurality of P regions. Can be connected.
  • the first electrode 1141 and the second electrode 1142 may be spaced apart from each other.
  • the semiconductor device 1100 may include the second protective layer 1155 as illustrated in FIGS. 54 and 55.
  • the second passivation layer 1155 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second protective layer 1155 may be disposed on the first protective layer 1150.
  • the second passivation layer 1155 may include a fourth opening h4 exposing an upper surface of the first electrode 1141.
  • the second passivation layer 1155 may include a plurality of fourth openings h4 exposing the plurality of NB regions of the first electrode 1141.
  • the second protective layer 1155 may include a third opening h3 exposing an upper surface of the second electrode 1142.
  • the second protective layer 1155 may include a plurality of third openings h3 exposing a plurality of PB regions of the second electrode 1142.
  • the semiconductor device 1100 may include a reflective layer 1160 as illustrated in FIGS. 54 and 55.
  • the reflective layer 1160 may include a first reflective layer 1161, a second reflective layer 1162, and a third reflective layer 1163.
  • the reflective layer 1160 may be disposed on the second protective layer 1155.
  • the reflective layer 1160 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the first reflective layer 1161 may include a sixth opening h6 exposing an upper surface of the first electrode 1141.
  • the first reflective layer 1161 may include a plurality of sixth openings h6 exposing a plurality of NB regions of the first electrode 1141.
  • the first reflective layer 1161 may include a sixth opening h6 provided corresponding to a region in which the fourth opening h4 is formed in the second protective layer 1155.
  • the second reflective layer 1162 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the second reflective layer 1162 may be spaced apart from the first reflective layer 1161.
  • the second reflective layer 1162 may include a fifth opening h5 exposing an upper surface of the second electrode 1142.
  • the second reflective layer 1162 may include a plurality of fifth openings h5 exposing the plurality of PB regions of the second electrode 1142.
  • the second reflective layer 1162 may include a fifth opening h5 provided corresponding to a region where the third opening h3 of the second protective layer 1155 is formed.
  • the third reflective layer 1163 may be disposed on the first electrode 1141 and the second electrode 1142.
  • the third reflective layer 1163 may be disposed between the first reflective layer 1161 and the second reflective layer 1162.
  • the third reflective layer 1163 may be connected to the first reflective layer 1161.
  • the third reflective layer 1163 may be connected to the second reflective layer 1162.
  • the third reflective layer 1163 may be disposed in direct physical contact with the first reflective layer 1161 and the second reflective layer 1162.
  • the reflective layer 1160 may be provided as an insulating reflective layer.
  • the reflective layer 1160 may be provided as a distributed bragg reflector (DBR) layer or an omni directional reflector (ODR) layer.
  • DBR distributed bragg reflector
  • ODR omni directional reflector
  • the first reflective layer 1161 may be disposed while exposing the top surface of the first electrode 1141 to a part of the side surface and the top surface of the first electrode 1141.
  • the second reflective layer 1162 may be disposed while exposing the top surface of the second electrode 1142 on a portion of the side surface and the top surface of the second electrode 1142.
  • the first reflecting layer 1161 and the second reflecting layer 1162 reflect the light emitted from the active layer 1112 of the light emitting structure 1100 so that the first bonding pad 1161 and the second bonding pad ( Light absorption may be minimized by minimizing light absorption at 1162.
  • the first reflecting layer 1161 and the second reflecting layer 1162 may be made of an insulating material, and have a high reflectance material, for example, a DBR structure, to reflect light emitted from the active layer 1112. Can be achieved.
  • a high reflectance material for example, a DBR structure
  • the first reflective layer 1161 and the second reflective layer 1162 may form a DBR structure in which materials having different refractive indices are repeatedly arranged with each other.
  • the first reflective layer 1161 and the second reflective layer 1162 may include TiO 2 , SiO 2 , Ta 2 O 5 , HfO 2. It may be arranged in a single layer or laminated structure comprising at least one of.
  • the present invention may be freely provided to adjust the reflectance of the light emitted from the active layer 1112 according to the wavelength of the light emitted from the active layer 1112.
  • the semiconductor device 1100 according to the exemplary embodiment may include a first bonding pad 1171 disposed on the first reflective layer 1161 as illustrated in FIGS. 54 and 55.
  • the semiconductor device 1100 according to the embodiment may include a second bonding pad 1172 disposed on the second reflective layer 1162.
  • the second bonding pads 1172 may be spaced apart from the first bonding pads 1171.
  • the first bonding pads 1171 may contact the top surface of the first electrode 1141 through the sixth opening h6 provided in the first reflective layer 1161 in a plurality of NB regions.
  • the second bonding pads 1172 may contact the upper surface of the second electrode 1142 through the fifth opening h5 provided in the second reflective layer 1162 in a plurality of PB regions.
  • the first bonding pads 1171 and the first electrodes 1141 may be in contact with a plurality of regions.
  • the second bonding pad 1172 and the second electrode 1142 may be in contact with a plurality of regions. Accordingly, according to the embodiment, since the power can be supplied through the plurality of regions, there is an advantage that the current dispersion effect can be generated and the operating voltage can be reduced by increasing the contact area and the dispersion of the contact regions.
  • the semiconductor device according to the embodiment may be connected to an external power source by a flip chip bonding method.
  • an upper surface of the first bonding pad 1171 and an upper surface of the second electrode pad 1172 may be disposed to be attached to a sub mount, a lead frame, a circuit board, or the like. have.
  • the semiconductor device according to the embodiment When the semiconductor device according to the embodiment is mounted in a flip chip bonding method and implemented as a semiconductor device package, light provided from the light emitting structure 1100 may be emitted through the substrate 1105. Light emitted from the light emitting structure 1100 may be reflected by the first reflective layer 1161 and the second reflective layer 1162 to be emitted toward the substrate 1105.
  • light emitted from the light emitting structure 1100 may also be emitted in a lateral direction of the light emitting structure 1100.
  • the light emitted from the light emitting structure 1100 may include the first bonding pad 1171 and the second bonding among surfaces on which the first bonding pad 1171 and the second bonding pad 1172 are disposed.
  • the pad 1172 may be discharged to the outside through an area where the pad 1172 is not provided.
  • the light emitted from the light emitting structure 1100 may be formed of the first reflective layer 1161 and the second reflective layer among surfaces on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • 1162 may be emitted to the outside through an area in which the third reflective layer 1163 is not provided.
  • the semiconductor device 1100 may emit light in six surface directions surrounding the light emitting structure 1100, and may significantly improve the brightness.
  • the semiconductor device and the semiconductor device package according to the embodiment since the first bonding pad 1171 and the second electrode pad 1172 having a large area can be directly bonded to the circuit board for supplying power, the flip The chip bonding process can be easily and stably performed.
  • the first bonding pad 1171 and the second bonding pad 1172 when viewed from an upper direction of the semiconductor device 1100, the first bonding pad 1171 and the second bonding pad 1172 may be used.
  • the sum of the areas may be equal to or smaller than 60% of the total area of the upper surface of the semiconductor device 1100 on which the first bonding pads 1171 and the second bonding pads 1172 are disposed.
  • an entire area of the upper surface of the semiconductor device 1100 may correspond to an area defined by the horizontal length and the vertical length of the lower surface of the first conductive semiconductor layer 1111 of the light emitting structure 1100.
  • the total area of the upper surface of the semiconductor device 1100 may correspond to the area of the upper surface or the lower surface of the substrate 1105.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or less than 60% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • the amount of light emitted to the surface where the pad 1171 and the second bonding pad 1172 are disposed may be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad 1171 and the area of the second bonding pad 1172 is 30% of the total area of the semiconductor device 1100. Equal or greater may be provided.
  • the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is provided to be equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing the first bonding.
  • Stable mounting may be performed through the pad 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 1100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 As described above, according to the semiconductor device 1100, light generated in the light emitting structure 1100 passes through a first region provided between the first bonding pad 1171 and the second bonding pad 1172. And may not be released.
  • the first area may be an area corresponding to an interval between the first bonding pad 1171 and the second bonding pad 1172.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • the light emitting structure 1100 may be formed as a second region provided between the side surface disposed in the long axis direction of the semiconductor device 1100 and the adjacent first bonding pad 1171 or the second bonding pad 1172. Light can be transmitted through and emitted.
  • light generated in the light emitting structure may be formed in a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad 1171 or second bonding pad 1172. Can be transmitted through.
  • the size of the first reflective layer 1161 may be provided to be several micrometers larger than the size of the first bonding pad 1171.
  • an area of the first reflective layer 1161 may be provided to a size sufficient to completely cover an area of the first bonding pad 1171.
  • the length of one side of the first reflective layer 1161 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the first bonding pad 1171.
  • the size of the second reflective layer 1162 may be provided to be several micrometers larger than the size of the second bonding pad 1172.
  • an area of the second reflective layer 1162 may be provided to a size sufficient to completely cover an area of the second bonding pad 1172.
  • the length of one side of the second reflective layer 1162 may be provided to be about 4 micrometers to 10 micrometers larger than the length of one side of the second bonding pad 1172.
  • the light emitted from the light emitting structure 1100 is emitted by the first reflective layer 1161 and the second reflective layer 1162 to the first bonding pad 1171 and the second bonding pad 1172. Can be reflected without incident. Accordingly, the light generated and emitted from the light emitting structure 1100 may be minimized by being incident on the first bonding pad 1171 and the second bonding pad 1172.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 may be mounted in, for example, a flip chip bonding method, and provided in the form of a semiconductor device package.
  • the package body on which the semiconductor device 1100 is mounted is provided with a resin or the like, in the lower region of the semiconductor device 1100, the package body is discolored by the short wavelength strong light emitted from the semiconductor device 1100. Or cracking may occur.
  • the semiconductor device 1100 since light may be prevented from being emitted between an area where the first bonding pad 1171 and the second bonding pad 1172 are disposed, the semiconductor device 1100 may be prevented. It is possible to prevent discoloration or cracking of the package body disposed in the lower region.
  • the gap between the N electrode pads and the P electrode pads provided in the package body may be taken into consideration so that the width d of the third reflective layer 1163 may be minimized.
  • the maximum distances b1 and b2 provided between the side surfaces disposed in the long axis direction of the semiconductor device 1100 and the neighboring first bonding pads 1171 or the second bonding pads 1172 are maximized. The amount of light emitted to the side surfaces of the first bonding pad 1171 and the second bonding pad 1172 may be improved.
  • the light emission may be performed in an area of 20% or more of an upper surface of the semiconductor device 1100 on which the first bonding pad 1171, the second bonding pad 1172, and the third reflective layer 1163 are disposed.
  • Light generated in the structure 1100 may be transmitted and emitted.
  • the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the semiconductor device according to the embodiment described above may be applied to a semiconductor device package.
  • the semiconductor device according to the embodiment may be provided as a semiconductor device package by being electrically connected to a substrate or a lead electrode through a flip chip bonding method, a die bonding method, a wire bonding method, or the like.
  • FIG. 55 is a diagram illustrating a semiconductor device package according to an embodiment of the present invention.
  • the descriptions that are the same as those described above may be omitted.
  • the semiconductor device package according to the embodiment may include a package body 1205, a first package electrode 1211 and a second package electrode 1212 disposed on the package body 1205, and a semiconductor disposed on the package body 1205.
  • the device 1100 may include a molding part 1230 having phosphors disposed on the semiconductor device 1100.
  • the semiconductor device 1100 may be a semiconductor device according to the embodiment described with reference to FIGS. 1 to 54.
  • the package body 1205 may be made of polyphthalamide (PPA), polychloro triphenyl (PCT), liquid crystal polymer (LCP), polyamide 9T (PA9T), silicone, and epoxy molding compound (EMC).
  • the metal may be formed of at least one of a material including a metal, ceramic, photo sensitive glass (PSG), sapphire (Al 2 O 3), and a printed circuit board (PCB).
  • the package body 205 may include a high refractive filler such as TiO 2 and SiO 2 .
  • the first package electrode 1211 and the second package electrode 1212 may include a conductive material.
  • the first package electrode 1211 and the second package electrode 1212 may include at least one of Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, and Al. It may include, and may be a single layer or multiple layers.
  • the semiconductor device 1100 may be electrically connected to the first package electrode 1211 and the second package electrode 1212.
  • the semiconductor device 1100 may be electrically connected to the first package electrode 1211 and the second package electrode 1212 through the first bump 1221 and the second bump 1222.
  • the first bonding pad and the second bonding pad of the semiconductor device 1100 may be electrically connected to the first package electrode 1211 and the second package electrode 1212, respectively.
  • the first bump 1221 and the second bump 1222 are formed of a high metal having a reflectivity of 80% or more, such as at least one of Ag, Au, or Al, or an alloy thereof, to prevent light absorption by an electrode to extract light.
  • the efficiency can be improved.
  • the first bump 1221 and the second bump 1222 may include titanium (Ti), copper (Cu), nickel (Ni), gold (Au), chromium (Cr), tantalum (Ta), It may be formed of at least one of platinum (Pt), tin (Sn), silver (Ag), phosphorus (P) or an optional alloy thereof.
  • the semiconductor device 1100 may be mounted on the first package electrode 1211 and the second package electrode 1212 by eutectic bonding without bumps.
  • the semiconductor device 1100 may emit light in six plane directions.
  • the semiconductor device 1100 according to the embodiment may provide sufficient bonding force with the first package electrode 1211 and the second package electrode 1212.
  • the area of the first bonding pad and the area of the second bonding pad were selected.
  • the semiconductor device 1100 according to the embodiment may include a region in which light may pass through an area where the first bonding pad and the second bonding pad are disposed in order to improve not only the bonding force but also the efficiency in which light is emitted downward. In consideration of the size, the area of the first bonding pad and the area of the second bonding pad were selected.
  • the light emitted from the light emitting structure may be emitted to the outside through a region where the first bonding pad and the second bonding pad are not provided, from the surface where the first bonding pad and the second bonding pad are disposed.
  • the light emitted from the light emitting structure may be emitted to the outside through a region where the reflective layer is not provided among the surfaces on which the first bonding pad and the second bonding pad are disposed.
  • the semiconductor device 1100 according to the embodiment may emit light in six surface directions surrounding the light emitting structure, and may significantly improve the brightness.
  • the bonding pad and the second bonding pad may be provided the same or smaller than 60% of the total area of the upper surface of the semiconductor device 1100.
  • the sum of the areas of the first bonding pad and the second bonding pad is provided to be equal to or smaller than 60% of the total area of the semiconductor device 1100, whereby the first bonding pad and the second bonding pad are disposed.
  • the amount of light emitted to the surface can be increased. Accordingly, according to the embodiment, since the amount of light emitted in the six plane directions of the semiconductor device 1100 increases, light extraction efficiency may be improved and light intensity Po may be increased.
  • the sum of the area of the first bonding pad and the area of the second bonding pad may be equal to or greater than 30% of the total area of the semiconductor device 1100.
  • the sum of the areas of the first bonding pad and the second bonding pad is equal to or larger than 30% of the total area of the semiconductor device 1100, thereby providing stable stability through the first bonding pad and the second bonding pad.
  • the implementation can be performed.
  • the sum of the areas of the first bonding pad and the second bonding pad is equal to 30 of the total area of the semiconductor device 1100 in consideration of improving light extraction efficiency and securing stability of the bonding force. More than% and up to 60%.
  • the semiconductor device 1100 Stable mounting may be performed by securing electrical characteristics and securing a bonding force mounted on the semiconductor device package.
  • the first bonding pads 1171 and the second bonding pads 1172 when the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is greater than 0% and less than 60% of the total area of the semiconductor device 1100, the first bonding pads 1171. ) And the amount of light emitted to the surface on which the second bonding pads 1172 are disposed may increase the light extraction efficiency of the semiconductor device 1100 and increase the light intensity Po.
  • the area of the first bonding pad 1171 and the second bonding pad 1172 is in order to secure electrical characteristics of the semiconductor device 1100 and bonding strength to be mounted on the semiconductor device package, and to increase brightness.
  • the sum was selected to be 30% or more and 60% or less of the total area of the semiconductor device 1100.
  • the present invention is not limited thereto, and in order to secure the electrical characteristics and the bonding force of the semiconductor device 1100, the sum of the areas of the first bonding pads 1171 and the second bonding pads 1172 is increased.
  • the first bonding pad 1171 and the second bonding pad 1172 may be selected to be greater than 0% and less than 30% to increase brightness. Can be configured.
  • a third reflective layer 1163 may be disposed between the first bonding pad 1171 and the second bonding pad 1172.
  • the length d of the third reflective layer 1163 along the major axis direction of the semiconductor device 1100 corresponds to a distance between the first bonding pad 1171 and the second bonding pad 1172.
  • a length of f may be provided along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163.
  • the length f along the short axis direction of the semiconductor device 1100 of the third reflective layer 1163 may correspond to, for example, the short axis direction length of the semiconductor device 1100.
  • the area of the third reflective layer 1163 may be, for example, 10% or more and 25% or less of the entire upper surface of the semiconductor device 1100.
  • the package body disposed under the semiconductor device may prevent discoloration or cracks, and 25% In the following case it is advantageous to ensure the light extraction efficiency to emit light to the six sides of the semiconductor device.
  • the area of the third reflective layer 1163 may be greater than 0% but less than 10% of the entire upper surface of the semiconductor device 1100 in order to secure the light extraction efficiency.
  • the area of the third reflective layer 1163 may be disposed to be greater than 25% to less than 100% of the entire upper surface of the semiconductor device 1100 to prevent discoloration or cracking in the package body. .
  • the semiconductor device 1100 light generated in the light emitting structure 1100 may not be transmitted to and emitted from the first region provided between the first bonding pad and the second bonding pad.
  • the first area may be an area corresponding to a gap between the first bonding pad and the second bonding pad.
  • the first region may correspond to the length d of the third reflective layer 1163 disposed in the long axis direction of the semiconductor device.
  • light generated in the light emitting structure 1100 may be transmitted through and emitted to a second region provided between a side surface disposed in the long axis direction of the semiconductor device 1100 and a neighboring first bonding pad or second bonding pad. have.
  • light generated in the light emitting structure 1100 may be transmitted through and emitted to a third region provided between a side surface disposed in a short axis direction of the semiconductor device 1100 and a neighboring first bonding pad or second bonding pad. have.
  • the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad ( It is possible to prevent light from being emitted between the 1171 and the second bonding pad 1172.
  • the semiconductor device 1100 according to the embodiment may be mounted in a flip chip bonding method, for example, may be provided in the form of a semiconductor device package.
  • the package body 1205 on which the semiconductor device 1100 is mounted is provided with a resin or the like, as illustrated in FIG. 56, in the lower region of the semiconductor device 1100, the first bonding pads 1171 may be used.
  • the semiconductor device 1100 In the region of the package body 1205 disposed between the first package electrode 1211 on which the semiconductor package is mounted and the second package electrode 1212 on which the second bonding pad 1172 is mounted, the semiconductor device 1100.
  • the package body 1205 may be discolored or cracked due to the short wavelength strong light emitted from the package.
  • the semiconductor device 1100 since the third reflective layer 1163 is disposed between the first bonding pad 1171 and the second bonding pad 1172, the first bonding pad 1171. ) And light may be prevented from being emitted between the second bonding pad 1172. Accordingly, according to the embodiment, even when the package body 1205 on which the semiconductor device 1100 is mounted is provided with a resin or the like, the package body 1205 disposed below the semiconductor device 1100 may be discolored or cracked. It can be prevented from occurring.
  • a plurality of semiconductor device packages may be arranged on a substrate, and a light guide plate, a prism sheet, a diffusion sheet, or the like, which is an optical member, may be disposed on an optical path of the semiconductor device package.
  • the semiconductor device package, the substrate, and the optical member may function as a light unit.
  • the display device may include a display device, an indicator device, and a lighting device including the semiconductor device package according to the embodiment.
  • the display device may include a bottom cover, a reflector disposed on the bottom cover, a light emitting module emitting light and including a semiconductor element, a light guide plate disposed in front of the reflector and guiding light emitted from the light emitting module, An optical sheet including prism sheets disposed in front of the light guide plate, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel, and disposed in front of the display panel It may include a color filter.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the lighting apparatus includes a light source module including a substrate and a semiconductor device according to an embodiment, a heat sink for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module.
  • the lighting device may include a lamp, a head lamp, or a street lamp.
  • the head lamp includes a light emitting module including a semiconductor element disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, a lens for refracting the light reflected by the reflector forward, And a shade for blocking or reflecting a part of the light reflected by the reflector toward the lens to achieve a light distribution pattern desired by the designer.
  • a light emitting module including a semiconductor element disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, a lens for refracting the light reflected by the reflector forward, And a shade for blocking or reflecting a part of the light reflected by the reflector toward the lens to achieve a light distribution pattern desired by the designer.
  • 57 is an exploded perspective view of the lighting apparatus according to the embodiment.
  • the lighting apparatus may include a cover 2100, a light source module 2200, a radiator 2400, a power supply unit 2600, an inner case 2700, and a socket 2800.
  • the lighting apparatus according to the embodiment may further include any one or more of the member 2300 and the holder 2500.
  • the light source module 2200 may include a semiconductor device or a semiconductor device package according to an embodiment.
  • the light source module 2200 may include a light source unit 2210, a connection plate 2230, and a connector 2250.
  • the member 2300 is disposed on an upper surface of the heat dissipator 2400, and has a plurality of light source parts 2210 and guide grooves 2310 into which the connector 2250 is inserted.
  • the holder 2500 may block the accommodating groove 2719 of the insulating portion 2710 of the inner case 2700. Therefore, the power supply unit 2600 accommodated in the insulating unit 2710 of the inner case 2700 is sealed.
  • the holder 2500 has a guide protrusion 2510.
  • the power supply unit 2600 may include a protrusion 2610, a guide unit 2630, a base 2650, and an extension unit 2670.
  • the inner case 2700 may include a molding unit together with the power supply unit 2600 therein.
  • the molding part is a part where the molding liquid is hardened, so that the power supply part 2600 can be fixed inside the inner case 2700.
  • the semiconductor device According to the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment, there is an advantage of improving light extraction efficiency and electrical characteristics.
  • the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment there is an advantage in that bonding bonding between the package electrode and the semiconductor device can be improved.
  • the semiconductor device manufacturing method, and the semiconductor device package according to the embodiment there is an advantage in that reliability can be improved by preventing current concentration from occurring.
  • the electrode, the insulating reflective layer, and the bonding pad are disposed to suit the flip chip bonding method, thereby easily performing the bonding process, and the transmittance and reflectance of the emitted light.
  • the electrode, the insulating reflective layer, and the bonding pad are disposed to suit the flip chip bonding method, thereby easily performing the bonding process, and the transmittance and reflectance of the emitted light.
  • the semiconductor device, the semiconductor device manufacturing method, and the semiconductor device package have an advantage of preventing the package body from being deteriorated by the light emitted from the semiconductor device.

Abstract

실시 예에 따른 반도체 소자는, 발광구조물, 제1 전극, 제2 전극, 제1 절연상 반사층, 제2 절연성 반사층, 제1 본딩패드, 제2 본딩패드를 포함할 수 있다. 발광구조물은 제1 도전형 반도체층과 제2 도전형 반도체층을 포함할 수 있다. 제1 절연성 반사층은 제1 전극과 제2 전극 위에 배치되며, 제1 전극의 상부 면을 노출시키는 제1 개구부를 포함할 수 있다. 제2 절연성 반사층은 제1 전극과 상기 제2 전극 위에 제1 절연성 반사층과 이격되어 배치되며, 제2 전극의 상부 면을 노출시키는 제2 개구부를 포함할 수 있다. 제1 본딩패드는 제1 개구부를 통해 제1 전극과 전기적으로 연결될 수 있다. 제2 본딩패드는 제2 개구부를 통해 제2 전극과 전기적으로 연결될 수 있다.

Description

반도체 소자 및 반도체 소자 패키지
실시 예는 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다.
또한, 반도체 소자 패키지에 있어, 반도체 소자의 광 추출 효율을 항상시키고, 패키지 단에서의 광도를 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다. 또한, 반도체 소자 패키지에 있어, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율 및 전기적 특성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예는 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예는 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예는 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지를 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층과 제2 도전형 반도체층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극의 상부 면을 노출시키는 제1 개구부를 포함하는 제1 절연성 반사층; 상기 제1 전극과 상기 제2 전극 위에 상기 제1 절연성 반사층과 이격되어 배치되며, 상기 제2 전극의 상부 면을 노출시키는 제2 개구부를 포함하는 제2 절연성 반사층; 상기 제1 절연성 반사층 위에 배치되며, 상기 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 절연성 반사층 위에 상기 제1 본딩패드와 이격되어 배치되며, 상기 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며, 상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향에 배치된 이웃하는 측면으로부터 b의 길이만큼 떨어져서 배치되고, 상기 반도체 소자의 단축 방향에 배치된 이웃하는 측면으로부터 a의 길이만큼 떨어져서 배치되고, 상기 a는 40 마이크로 미터에 비해 같거나 크고, 상기 b는 40 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면의 30% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 따른 반도체 소자 패키지는, 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체; 상기 패키지 몸체에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층과 제2 도전형 반도체층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극의 상부 면을 노출시키는 제1 개구부를 포함하는 제1 절연성 반사층; 상기 제1 전극과 상기 제2 전극 위에 상기 제1 절연성 반사층과 이격되어 배치되며, 상기 제2 전극의 상부 면을 노출시키는 제2 개구부를 포함하는 제2 절연성 반사층; 상기 제1 절연성 반사층 위에 배치되며, 상기 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제2 절연성 반사층 위에 상기 제1 본딩패드와 이격되어 배치되며, 상기 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 를 포함하고, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공되고, 상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고, 상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 제3 반사층; 을 포함하고, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며, 상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향에 배치된 이웃하는 측면으로부터 b의 길이만큼 떨어져서 배치되고, 상기 반도체 소자의 단축 방향에 배치된 이웃하는 측면으로부터 a의 길이만큼 떨어져서 배치되고, 상기 a는 100 마이크로 미터에 비해 같거나 크고, 상기 b는 40 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드, 상기 제2 본딩패드, 상기 제3 반사층이 배치된 상기 반도체 소자의 상부 면의 20% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층은 상기 제1 도전형 반도체층과 상기 제1 본딩패드를 전기적으로 연결시키는 제1 개구부가 제공된 절연성 반사층이고, 상기 제2 반사층은 상기 제2 도전형 반도체층과 상기 제2 본딩패드를 전기적으로 연결시키는 제2 개구부가 제공된 절연성 반사층일 수 있다.
실시 예에 의하면, 상기 제3 반사층은 상기 제1 반사층 및 상기 제2 반사층에 연결된 절연성 반사층일 수 있다.
실시 예에 따른 반도체 소자 패키지는, 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체; 상기 패키지 몸체에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치된 활성층을 포함하는 발광구조물; 상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층과 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층과 전기적으로 연결된 제2 전극; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극과 전기적으로 연결된 제1 본딩패드; 상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 본딩패드와 이격되어 배치되고, 상기 제2 전극과 전기적으로 연결된 제2 본딩패드; 상기 발광구조물과 상기 제1 본딩패드 사이에 배치된 제1 반사층; 상기 발광구조물과 상기 제2 본딩패드 사이에 배치된 제2 반사층; 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 배치된 제3 반사층; 을 포함하고, 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 60%에 비해 같거나 작고, 상기 제3 반사층의 면적은 상기 반도체 소자의 상부 면 전체 면적의 10% 이상이고 25% 이하로 제공되고, 상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역을 통해서는 상기 발광구조물에서 생성된 빛이 투과되어 방출되지 않고, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있고, 상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고, 상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결될 수 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 광 추출 효율 및 전기적 특성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 절연성 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.
실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.
도 5a 및 도 5b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 절연성 반사층과 제2 절연성 반사층이 형성된 단계를 설명하는 도면이다.
도 10a 및 도 10b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 11은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이다.
도 12는 도 11에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 13은 도 11에 도시된 반도체 소자의 C-C 라인에 따른 단면도이다.
도 14는 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 15a, 도 15b, 도 15c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 16a, 도 16b, 도 16c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 17a, 도 17b, 도 17c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 18a, 도 18b, 도 18c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극와 제2 전극이 형성된 단계를 설명하는 도면이다.
도 19a, 도 19b, 도 19c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 절연성 반사층과 제2 절연성 반사층이 형성된 단계를 설명하는 도면이다.
도 20a, 도 20b, 도 20c는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 21은 본 발명의 실시 예에 따른 반도체 소자 패키지를 설명하는 도면이다.
도 22 및 도 23은 본 발명의 실시 예에 따른 반도체 소자의 두께에 따른 광도 변화를 설명하는 도면이다.
도 24는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 25는 도 24에 도시된 반도체 소자의 A-A 선에 다른 단면도이다.
도 26은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 27은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드와 제2 본딩패드의 배치 예를 나타낸 도면이다.
도 28a 및 도 28b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 29a 및 도 29b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 30a 및 도 30b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 31a 및 도 31b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 32a 및 도 32b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 33a 및 도 33b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 34는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 35는 도 34에 도시된 반도체 소자의 B-B 라인에 따른 단면도이다.
도 36은 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 37a 및 도 37b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 38a 및 도 38b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 39a 및 도 39b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 보호층이 형성된 단계를 설명하는 도면이다.
도 40a 및 도 40b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 41a 및 도 41b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제2 보호층이 형성된 단계를 설명하는 도면이다.
도 42a 및 도 42b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 43a 및 도 43b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 44는은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 45는 도 44에 도시된 반도체 소자의 C-C 라인에 따른 단면도이다.
도 46은 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
도 47a 및 도 47b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반도체층과 전류확산층이 형성된 단계를 설명하는 도면이다.
도 48a 및 도 48b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 오믹접촉층이 형성된 단계를 설명하는 도면이다.
도 49a 및 도 49b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 반사층이 형성된 단계를 설명하는 도면이다.
도 50a 및 도 50b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 전극과 제2 전극이 형성된 단계를 설명하는 도면이다.
도 51a 및 도 51b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 보호층이 형성된 단계를 설명하는 도면이다.
도 52a 및 도 52b는 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하여 제1 본딩패드와 제2 본딩패드가 형성된 단계를 설명하는 도면이다.
도 53은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이다.
도 54는 도 53에 도시된 반도체 소자의 D-D 라인에 따른 단면도이다.
도 55는 본 발명의 실시 예에 따른 반도체 소자 패키지를 설명하는 도면이다.
도 56은 종래 반도체 소자 패키지에서 발생될 수 있는 문제점을 설명하는 도면이다.
도 57은 본 발명의 실시 예에 따른 조명장치를 나타낸 도면이다.
이하 실시 예를 첨부된 도면을 참조하여 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on/over)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on/over)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명하나 실시 예가 이에 한정되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자 및 반도체 소자 제조방법, 반도체 소자 패키지에 대해 상세히 설명하도록 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
한편, 이해를 돕기 위해, 도 1을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
상기 기판(105)은 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 기판(105)은 상부 면에 요철 패턴이 형성된 PSS(Patterned Sapphire Substrate)로 제공될 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(105) 위에 상기 제1 도전형 반도체층(111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(111)과 상기 기판(105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(105)과 상기 발광구조물(110) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.
상기 발광구조물(110)은 화합물 반도체로 제공될 수 있다. 상기 발광구조물(110)은 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 제1 도전형 반도체층(111)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(111)은 InxAlyGa1 -x- yN(0≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제1 도전형 반도체층(111)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등을 포함하는 그룹 중에서 선택된 n형 도펀트가 도핑될 수 있다.
상기 활성층(112)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 활성층(112)은 InxAlyGa1 -x- yN(0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예로서, 상기 활성층(112)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 예로서, 상기 활성층(112)은 다중 우물 구조로 제공될 수 있으며, 복수의 장벽층과 복수의 우물층을 포함할 수 있다.
상기 제2 도전형 반도체층(113)은, 예로서 2족-6족 화합물 반도체 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(113)은 InxAlyGa1 -x- yN(0≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료 또는 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 제공될 수 있다. 예를 들어 상기 제2 도전형 반도체층(113)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등을 포함하는 그룹 중에서 선택된 p형 도펀트가 도핑될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 2에 도시된 바와 같이, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)의 수평 폭은 위에 배치된 제2 전극(142)의 수평 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(120)은 상기 제2 전극(142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다. 예컨대, 상기 오믹접촉층(130)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO (indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh, Pd를 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 3에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113), 상기 활성층(112)을 관통하여 상기 제1 도전형 반도체층(111)의 일부 영역까지 배치되는 리세스(recess) 내에서 상기 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.
상기 제1 전극(141)과 상기 제2 전극(142)은 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 오믹 전극일 수 있다. 예를 들어, 상기 제1 전극(141)과 상기 제2 전극(142)은 ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들 중 2개 이상의 물질의 합금일 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 제2 전극(142) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제2 전극(142) 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다.
또한, 상기 보호층(150)은 상기 제1 전극(141) 위에 배치될 수 있다. 상기 보호층(150)은 상기 제1 전극(141) 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다.
예로서, 상기 보호층(150)은 절연물질로 제공될 수 있다. 예를 들어, 상기 보호층(150)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3 를 포함하는 그룹 중에서 선택된 적어도 하나의 물질로 형성될 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 제1 절연성 반사층(161)과 제2 절연성 반사층(162)을 포함할 수 있다. 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 보호층(150) 위에 배치될 수 있다.
상기 제1 절연성 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 절연성 반사층(161)은 상기 제1 전극(141) 상의 일부 영역을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 절연성 반사층(161)은 상기 보호층(150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다.
예로서, 상기 제4 개구부(h4)의 최대 폭은 상기 제2 개구부(h2)의 최대 폭보다 넓게 배치될 수 있다. 상기 제1 절연성 반사층(161)이 포함하는 제4 개구부(h4)가 상기 보호층(150) 상에 배치되는 제2 개구부(h2)의 폭보다 좁게 배치될 경우, 상기 제1 절연성 반사층(161)은 상기 보호층(150) 상에 배치되는 제2 개구부(h2)의 단차를 따라 배치될 수 있다. 상기 제1 절연성 반사층(161)이 상기 제2 개구부(h2)의 단차를 따라 배치되는 경우, 상기 제1 절연성 반사층(161) 내부에 크랙 등이 발생할 수 있기 때문에 반도체 소자의 신뢰성이 저하될 수 있다.
상기 리세스의 최대 폭은 상기 제2 개구부(h2) 및 상기 제4 개구부(h4)의 폭보다 클 수 있다. 상기 리세스의 최대 폭이 상기 제2 개구부(h2) 및 상기 제4 개구부(h4)보다 클 경우, 상기 제1 전극(141)이 상기 제1 도전형 반도체층(111)과 전기적으로 연결되기 위한 면적을 충분히 확보하여 전기적 특성을 개선할 수 있고, 상기 제2 개구부(h2) 및 상기 제4 개구부(h4)가 상기 리세스와 수직으로 중첩하도록 배치하기 위한 공정 마진을 확보할 수 있다.
상기 제2 절연성 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제1 절연성 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 절연성 반사층(162)은 상기 보호층(150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.
예로서, 상기 제3 개구부(h3)의 최대 폭은 상기 제1 개구부(h1)의 최대 폭보다 넓게 배치될 수 있다. 상기 제2 절연성 반사층(162)이 포함하는 제3 개구부(h3)가 상기 보호층(150) 상에 배치되는 제1 개구부(h1)의 폭보다 좁게 배치될 경우, 상기 제2 절연성 반사층(162)은 상기 보호층(150) 상에 배치되는 제1 개구부(h1)의 단차를 따라 배치될 수 있다. 상기 제2 절연성 반사층(162)이 상기 제1 개구부(h1)의 단차를 따라 배치되는 경우, 상기 제2 절연성 반사층(162) 내부에 크랙 등이 발생할 수 있기 때문에 반도체 소자의 신뢰성이 저하될 수 있다.
예로서, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 절연성 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 배치될 수 있다. 또한, 상기 제1 전극(141)의 상면의 일부 영역은 상기 제4 개구부(h4) 내에서 노출되며 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 배치될 수 있다. 또한, 상기 제2 전극(142)의 상면의 일부 영역은 상기 제3 개구부(h3) 내에서 노출되며 배치될 수 있다.
이에 따라, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2중 어느 하나 이상을 포함하는 물질로 제공될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 활성층(112)에서 방출되는 파장에 대한 반사도를 높이기 위해, 다양한 구성으로 자유롭게 설계될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 및 도 2에 도시된 바와 같이, 상기 제1 절연성 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 절연성 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(141) 상부의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(142) 상부의 일부 영역에 접촉될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 전극패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 전극패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 오믹접촉층(130)이 생략되고 상기 제2 도전형 반도체층(113) 위에 상기 제2 전극(142)이 직접 접촉되도록 배치될 수도 있다.
그러면, 도 4를 참조하여 실시 예에 따른 반도체 소자(100)에 적용된 제1 본딩패드(171)와 제2 본딩패드(172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 4는 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(171)와 제2 본딩패드(172)의 배치 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(100)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 70%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 70% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 70% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 70% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 70% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)는, 상기 반도체 소자(100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제2 본딩패드(172)는, 상기 반도체 소자(100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
예컨대, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)은 상기 반도체 소자(100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 최소 간격은 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)은 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(171)와 제2 본딩패드(172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(171) 및 제2 본딩패드(172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(171)는 상기 반도체 소자(100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 40 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
또한, 상기 제2 본딩패드(172)는 상기 반도체 소자(100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 40 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격(d)에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.
예컨대, 실시 예에 따른 반도체 소자(100)의 장축 방향 길이가 1250 마이크로 미터이고, 단축 방향 길이가 750 마이크로 미터인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.
상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.
즉, 반도체 소자(100)의 크기에 따라, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합이 결정되고, 상기 제1 본딩패드(171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.
실시 예에 의하면, 상기 제1 절연성 반사층(161)의 크기는 상기 제1 본딩패드(171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 절연성 반사층(161)의 면적은 상기 제1 본딩패드(171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 절연성 반사층(161)의 한 변의 길이는 상기 제1 본딩패드(171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 절연성 반사층(162)의 크기는 상기 제2 본딩패드(172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 절연성 반사층(162)의 면적은 상기 제2 본딩패드(172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 절연성 반사층(162)의 한 변의 길이는 상기 제2 본딩패드(172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)에 의하여, 상기 발광구조물(110)로부터 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 제1 절연성 반사층(161) 및 상기 제2 절연성 반사층(162)의 면적이 상기 제1 본딩패드(171) 및 상기 제2 본딩패드(172)의 면적에 비해 같거나 크게 배치됨으로써, 상기 발광구조물(110)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)에 입사되어 손실되는 것을 최소화할 수 있다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 4를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 5a 및 도 5b에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)과 전류확산층(120)이 형성될 수 있다. 도 5a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)과 전류확산층(120)의 형상을 나타낸 평면도이고, 도 5b는 도 5a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
그리고, 상기 제2 도전형 반도체층(113)의 일부 영역 위에 전류확산층(120)이 형성될 수 있다. 예로서, 상기 전류확산층(120)은 복수의 선 형상으로 형성될 수 있다.
다음으로, 도 6a 및 도 6b에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 6a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 6b는 도 6a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 전류확산층(120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 선 형상으로 제공될 수 있다. 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다.
이어서, 도 7a 및 도 7b에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 7a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 7b는 도 7a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 리세스(M)에 의하여 노출된 상기 제1 도전형 반도체층(111) 위에 상기 제1 전극(141)이 형성될 수 있다. 상기 제1 전극(141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(141)의 N 영역은 추후 형성될 제1 본딩패드(171)와 전기적으로 연결될 수 있다.
또한, 상기 전류확산층(120) 위에 상기 제2 전극(142)이 형성될 수 있다. 상기 제2 전극(142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(142)의 P 영역은 추후 형성될 제2 본딩패드(172)와 전기적으로 연결될 수 있다.
다음으로, 도 8a 및 도 8b에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 8a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 8b는 도 8a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142) 위에 상기 보호층(150)이 형성될 수 있다. 상기 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 제2 전극(142)의 P 영역의 일부 영역이 노출될 수 있다. 또한, 상기 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 전극(141) 상의 N 영역의 일부 영역이 노출될 수 있다.
그리고, 도 9a 및 도 9b에 도시된 바와 같이, 제1 절연성 반사층(161)과 제2 절연성 반사층(162)이 형성될 수 있다. 도 9a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 절연성 반사층(161)과 제2 절연성 반사층(162)의 형상을 나타낸 평면도이고, 도 9b는 도 9a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 보호층(150) 위에 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)이 형성될 수 있다.
상기 제1 절연성 반사층(161)은 복수의 제4 개구부(h4)를 포함할 수 있다. 예로서, 상기 복수의 제4 개구부(h4)는 상기 복수의 제2 개구부(h2)가 형성된 위치에 대응되어 제공될 수 있다. 상기 복수의 제4 개구부(h4)와 상기 복수의 제2 개구부(h2)를 통해 상기 제1 전극(141)의 N 영역의 일부 영역이 노출될 수 있다.
또한, 상기 제2 절연성 반사층(162)은 복수의 제3 개구부(h3)를 포함할 수 있다. 예로서, 상기 복수의 제3 개구부(h3)는 상기 복수의 제1 개구부(h1)가 형성된 위치에 대응되어 제공될 수 있다. 상기 복수의 제3 개구부(h3)와 상기 복수의 제1 개구부(h1)를 통해 상기 제2 전극(142)의 P 영역의 일부 영역이 노출될 수 있다.
이어서, 도 10a 및 도 10b에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 10a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 10b는 도 10a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 10a에 도시된 형상으로 상기 제1 전극패드(171)와 제2 전극패드(172)가 형성될 수 있다. 상기 제1 전극패드(171)는 상기 제1 절연성 반사층(161) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 절연성 반사층(162) 위에 배치될 수 있다.
상기 제1 전극패드(171)의 하부 면이 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제1 전극패드(171)의 일부 영역은 상기 제4 개구부(h4)와 상기 제2 개구부(h2)에 배치되어 상기 제1 전극(141)의 N 영역의 일부 영역에 접촉될 수 있다.
상기 제2 전극패드(172)의 하부 면이 상기 제2 전극(142)의 상부 면에 접촉될 수 있다. 상기 제2 전극패드(172)의 일부 영역은 상기 제3 개구부(h3)와 상기 제1 개구부(h1)에 배치되어 상기 제2 전극(142)의 P 영역의 일부 영역에 접촉될 수 있다.
실시 예에 의하면, 상기 제1 전극패드(171)와 상기 제2 전극패드(172)에 전원이 인가됨에 따라, 상기 발광구조물(110)이 발광될 수 있게 된다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 상기 제1 전극패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
실시 예에 따른 반도체 소자(100)에 의하면, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(100)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 70%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 70% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 70% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 70% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 70% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 고전압 및 고출력이 필요한 제품에 적용될 수 있는 플립칩 본딩 방식의 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.
그러면, 도 11 내지 도 14를 참조하여 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다. 도 11 내지 도 14를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 11은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 평면도이고, 도 12는 도 11에 도시된 반도체 소자의 B-B 라인에 따른 단면도이고, 도 13은 도 11에 도시된 반도체 소자의 C-C 라인에 따른 단면도이고, 도 14는 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
한편, 이해를 돕기 위해, 도 11을 도시함에 있어, 제1 본딩패드(171)와 제2 본딩패드(172) 아래에 배치되지만, 상기 제1 본딩패드(171)에 전기적으로 연결된 제1 전극(141)과 상기 제2 본딩패드(172)에 전기적으로 연결된 제2 전극(142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 기판(105) 위에 배치된 발광구조물(110)을 포함할 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(111) 위에 상기 활성층(112)이 배치되고, 상기 활성층(112) 위에 상기 제2 도전형 반도체층(113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
실시 예에 따른 반도체 소자(100)는, 도 12 및 도 13에 도시된 바와 같이, 전류확산층(120)과 오믹접촉층(130)을 포함할 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(120)과 상기 오믹접촉층(130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 전류확산층(120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(120)은 제2 전극(142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(130)은 투광성의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 보호층(150)을 포함할 수 있다.
상기 보호층(150)은 상기 오믹접촉층(130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 전류확산층(120)이 배치될 수 있다.
또한, 상기 보호층(150)은 상기 제1 도전형 반도체층(111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 14에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)을 포함할 수 있다.
상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 전극(141)은 상기 제2 도전형 반도체층(113)의 일부와 상기 활성층(112)의 일부가 제거되어 노출된 제1 도전형 반도체층(111)의 상면에 배치될 수 있다.
상기 제1 전극(141)은 상기 보호층(150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(141)은, 도 11 내지 도 14에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(111)의 상면에 접촉될 수 있다.
상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(142)과 상기 제2 도전형 반도체층(113) 사이에 상기 전류확산층(120)이 배치될 수 있다.
상기 제2 전극(142)은 상기 보호층(150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(142)은, 도 11 내지 도 14에 도시된 바와 같이, 복수의 P 영역의 일부 영역에서 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 도 11 내지 도 14에 도시된 바와 같이, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제2 전극(142)이 배치된 방향으로 연장된 복수의 제1 가지전극(141a)을 포함할 수 있다. 상기 복수의 제1 가지전극(141a)의 일부 영역에 복수의 N 영역이 형성될 수 있다. 상기 복수의 N 영역의 일부 영역을 통하여 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다.
상기 제2 전극(142)은 상기 제1 전극(141)이 배치된 방향으로 연장된 복수의 제2 가지전극(142a)을 포함할 수 있다. 상기 복수의 제2 가지전극(142a)의 일부 영역에 복수의 P 영역이 형성될 수 있다. 상기 복수의 P 영역의 일부 영역을 통하여 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 제1 절연성 반사층(161)과 제2 절연성 반사층(162)을 포함할 수 있다. 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 보호층(150) 위에 배치될 수 있다. 또한, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다.
상기 제1 절연성 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 절연성 반사층(161)은 상기 제1 전극(141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다.
상기 제2 절연성 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제1 절연성 반사층(161)과 이격되어 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제2 전극(142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다.
예로서, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 절연성 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 발광구조물(110)의 활성층(112)에서 발광되는 빛을 반사시켜 제1 본딩패드(161)와 제2 본딩패드(162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 절연성 재료로 이루어지되, 상기 활성층(112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 TiO2, SiO2, Ta2O5, HfO2 중 어느 하나 이상을 포함하는 물질로 제공될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)은 상기 활성층(112)에서 방출되는 파장에 대한 반사도를 높이기 위해, 다양한 구성으로 자유롭게 설계될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 11 내지 도 13에 도시된 바와 같이, 상기 제1 절연성 반사층(161) 위에 배치된 제1 본딩패드(171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(100)는 상기 제2 절연성 반사층(162) 위에 배치된 제2 본딩패드(172)를 포함할 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 절연성 반사층(161)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 절연성 반사층(162)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제1 전극(141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(172)와 상기 제2 전극(142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 전극패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 전극패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(100)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 70%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 70% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 70% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 70% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 70% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 최소 간격에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 14를 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 15a 내지 도 15c에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)과 전류확산층(120)이 형성될 수 있다. 도 15a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(110)과 전류확산층(120)의 형상을 나타낸 평면도이고, 도 15b는 도 15a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이고, 도 15c는 도 15a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 기판(105) 위에 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)이 형성될 수 있다.
그리고, 상기 제2 도전형 반도체층(113)의 일부 영역 위에 전류확산층(120)이 형성될 수 있다. 예로서, 상기 전류확산층(120)은 복수의 점 형상으로 형성될 수 있다. 예로서, 상기 전류확산층(120)은 소정 크기를 갖는 복수의 원 형상으로 형성될 수 있다.
다음으로, 도 16a 내지 도 16c에 도시된 바와 같이, 오믹접촉층(130)이 형성될 수 있다. 도 16a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(130)의 형상을 나타낸 평면도이고, 도 16b는 도 16a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이고, 도 16c는 도 16a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(113) 위에 상기 오믹접촉층(130)이 형성될 수 있다. 상기 오믹접촉층(130)은 상기 전류확산층(120) 위에도 형성될 수 있다.
한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 발광구조물(110)은 상기 제1 도전형 반도체층(111)을 노출시키는 리세스를 포함할 수 있다. 예로서, 상기 발광구조물(110)은 원 형상의 복수의 리세스를 포함할 수 있다.
다음으로, 도 17a 내지 도 17c에 도시된 바와 같이, 보호층(150)이 형성될 수 있다. 도 17a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(150)의 형상을 나타낸 평면도이고, 도 17b는 도 17a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이고, 도 17c는 도 17a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
상기 보호층(150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 보호층(150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(120)이 노출될 수 있다. 또한, 상기 보호층(150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 리세스(M) 위에 대응되어 제공될 수 있다.
이어서, 도 18a 내지 도 18c에 도시된 바와 같이, 제1 전극(141)과 제2 전극(142)이 형성될 수 있다. 도 18a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(141)과 제2 전극(142)의 형상을 나타낸 평면도이고, 도 18b는 도 18a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이고, 도 18c는 도 18a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(141)은 상기 제2 전극(142)이 배치된 방향으로 연장된 복수의 제1 가지전극(141a)을 포함할 수 있다. 상기 복수의 제1 가지전극(141a)의 일부 영역에 복수의 N 영역이 형성될 수 있다. 상기 복수의 N 영역을 통하여 상기 제1 전극(141)은 상기 제1 도전형 반도체층(111)과 전기적으로 연결될 수 있다.
상기 제2 전극(142)은 상기 제1 전극(141)이 배치된 방향으로 연장된 복수의 제2 가지전극(142a)을 포함할 수 있다. 상기 복수의 제2 가지전극(142a)의 일부 영역에 복수의 P 영역이 형성될 수 있다. 상기 복수의 P 영역을 통하여 상기 제2 전극(142)은 상기 제2 도전형 반도체층(113)과 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제2 개구부(h2)와 상기 리세스(M)에 의하여 노출된 상기 제1 도전형 반도체층(111) 위에 상기 제1 전극(141)의 N 영역이 형성될 수 있다.
또한, 상기 제1 개구부(h1)에 의하여 노출된 상기 전류확산층(120) 위에 상기 제2 전극(142)의 P 영역이 형성될 수 있다.
그리고, 도 19a 내지 도 19c에 도시된 바와 같이, 제1 절연성 반사층(161)과 제2 절연성 반사층(162)이 형성될 수 있다. 도 19a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 절연성 반사층(161)과 제2 절연성 반사층(162)의 형상을 나타낸 평면도이고, 도 19b는 도 19a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이고, 도 19c는 도 19a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(141)과 상기 제2 전극(142) 위에 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)이 형성될 수 있다.
상기 제1 절연성 반사층(161)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제1 절연성 반사층(161)은 복수의 제4 개구부(h4)를 포함할 수 있다. 예로서, 상기 복수의 제4 개구부(h4)를 통해 상기 제1 전극(141)의 상부 면의 일부 영역이 노출될 수 있다.
또한, 상기 제2 절연성 반사층(162)은 상기 제1 전극(141)과 상기 제2 전극(142) 위에 배치될 수 있다. 상기 제2 절연성 반사층(162)은 복수의 제3 개구부(h3)를 포함할 수 있다. 예로서, 상기 복수의 제3 개구부(h3)를 통해 상기 제2 전극(142)의 상부 면의 일부 영역이 노출될 수 있다.
또한, 실시 예에 따른 반도체 소자(100)는 상기 제1 가지전극(141a) 위에 배치된 제3 절연성 반사층(163)과 상기 제2 가지전극(142a) 위에 배치된 제4 절연성 반사층(164)를 포함할 수 있다.
실시 예에 의하면, 상기 제1 절연성 반사층(161)은 상기 제1 전극(141)의 측면 및 상면의 일부에 상기 제1 전극(141)의 상면을 노출하며 배치될 수 있다. 상기 제2 절연성 반사층(162)은 상기 제2 전극(142)의 측면 및 상면의 일부에 상기 제2 전극(142)의 상면을 노출하며 배치될 수 있다.
이어서, 도 20a 내지 도 20c에 도시된 바와 같이, 제1 본딩패드(171)와 제2 본딩패드(172)가 형성될 수 있다. 도 20a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 형상을 나타낸 평면도이고, 도 20b는 도 20a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이고, 도 20c는 도 20a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 20a에 도시된 형상으로 상기 제1 전극패드(171)와 제2 전극패드(172)가 형성될 수 있다. 상기 제1 전극패드(171)는 상기 제1 절연성 반사층(161) 위에 배치될 수 있다. 상기 제2 전극패드(172)는 상기 제2 절연성 반사층(162) 위에 배치될 수 있다. 상기 제2 본딩패드(172)는 상기 제1 본딩패드(171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(171)는 복수의 NB 영역에서 상기 제1 절연성 반사층(161)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(172)는 복수의 PB 영역에서 상기 제2 절연성 반사층(162)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(142)의 상부 면에 접촉될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 전극패드(171)의 상부 면과 상기 제2 전극패드(172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(110)에서 제공되는 빛은 상기 기판(105)을 통하여 방출될 수 있다. 상기 발광구조물(110)에서 방출되는 빛은 상기 제1 절연성 반사층(161)과 상기 제2 절연성 반사층(162)에서 반사되어 상기 기판(105) 방향으로 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은 상기 발광구조물(100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(110)에서 방출되는 빛은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면 중에서, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(100)는 상기 발광구조물(100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 전극패드(171)와 상기 제2 전극패드(172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합은, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 발광구조물(100)의 제1 도전형 반도체층(111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(100)의 상부 면 전체 면적은 상기 기판(105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 70%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(171)의 면적과 상기 제2 본딩패드(172)의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 70% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 70% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 70% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 70% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172) 사이의 간격에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(171) 또는 상기 제2 본딩패드(172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.
한편, 도 21은 본 발명의 실시 예에 따른 반도체 소자 패키지를 설명하는 도면이다. 도 21을 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 도 1 내지 도 20을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체소자 패키지는 패키지 몸체(205), 상기 패키지 몸체(205)에 배치된 제1 패키지 전극(211)과 제2 패키지 전극(212), 상기 패키지 몸체(205) 상에 배치된 반도체 소자(100), 상기 반도체 소자(100) 위에 배치된 형광체가 구비된 몰딩부(230)를 포함할 수 있다. 예로서, 상기 반도체 소자(100)는 도 1 내지 도 20을 참조하여 설명된 실시 예에 따른 반도체 소자일 수 있다.
예로서, 상기 패키지 몸체(205)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 금속을 포함하는 재질, 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 또한, 상기 패키지 몸체(205)는 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다.
상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)은 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층일 수 있다.
상기 반도체 소자(100)는 상기 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 예를 들어, 소정의 제1 범프(221), 제2 범프(222)를 통해 반도체 소자(100)는 제1 패키지 전극(211), 제2 패키지 전극(212)과 전기적으로 연결될 수 있다. 상기 반도체 소자(100)의 제1 본딩패드 및 제2 본딩패드가 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 각각 전기적으로 연결될 수 있다.
상기 제1 범프(221)와 상기 제2 범프(222)는 반사도가 80% 이상인 높은 금속 예컨대, Ag, Au 또는 Al 중 적어도 하나 또는 이들의 합금으로 형성되어 전극에 의한 광 흡수를 방지하여 광 추출 효율을 향상시킬 수 있다. 예를 들어, 제1 범프(221)와 상기 제2 범프(222)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있다.
또한 상기 반도체 소자(100)는 범프 없이 유테틱 본딩에 의해 상기 제1 패키지 전극(211)과 상기 제2 패키지 전극(212)에 실장될 수도 있다.
이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(100)는 6면 방향으로 빛을 방출할 수 있다. 상기 반도체 소자(100)의 제1 본딩패드와 제2 본딩패드가 배치된 하부 방향으로 방출되는 빛은 상기 패키지 몸체(205)의 바닥 면에서 반사되어 상기 패키지 몸체(205)의 상부 방향으로 제공될 수 있다.
실시 예에 따른 반도체 소자(100)는, 도 1 내지 도 20을 참조하여 설명된 바와 같이, 상기 제1 패키지 전극(211) 및 상기 제2 패키지 전극(212)과의 충분한 본딩력을 제공하기 위하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. 또한, 실시 예에 따른 반도체 소자(100)는 본딩력 뿐만 아니라 하부 방향으로 빛이 방출되는 효율을 향상시키기 위하여 제1 본딩패드와 제2 본딩패드가 배치된 영역으로 빛이 투과될 수 있는 영역의 크기도 고려하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 4를 참조하여 설명된 바와 같이, 반도체 소자(100)의 상부 방향에서 보았을 때, 제1 본딩패드와 제2 본딩패드의 면적의 합은, 제1 본딩패드와 제2 본딩패드가 배치된 상기 반도체 소자(100)의 상부 면 전체 면적의 70%에 비해 같거나 작게 제공될 수 있다.
이와 같이, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 70%에 비해 같거나 작게 제공되도록 함으로써, 제1 본딩패드와 제2 본딩패드가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 제1 본딩패드의 면적과 제2 본딩패드의 면적의 합은 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 제1 본딩패드와 제2 본딩패드를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(100)는, 광 추출 효율 향상 및 본딩력의 안정성 확보를 고려하여, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상이고 70% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 0% 초과 내지 70% 이하인 경우, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(171)와 상기 제2 본딩패드(172)의 면적의 합이 상기 반도체 소자(100)의 전체 면적의 30% 이상 내지 70% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(100)의 전기적 특성과 본딩력을 확보하기 위해서는 70% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(100)에 의하면, 제1 본딩패드와 제2 본딩패드 사이에 제공된 제1 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제1 영역은 제1 본딩패드와 제2 본딩패드 사이의 간격에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(100)의 장축 방향에 배치된 측면과 이웃하는 제1 본딩패드 또는 제2 본딩패드 사이에 제공된 제2 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(100)의 단축 방향에 배치된 측면과 이웃하는 제1 본딩패드 또는 제2 본딩패드 사이에 제공된 제3 영역으로 상기 발광구조물(110)에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 따른 반도체 소자 패키지에 의하면, 상기 반도체 소자(100)의 6면 방향으로 방출된 빛이 상기 패키지 몸체(205)의 바닥면과 측면에서 반사되어 상기 패키지 몸체(205)의 상부 방향으로 제공될 수 있다.
한편, 도 22 및 도 23은 본 발명의 실시 예에 따른 반도체 소자의 두께에 따른 광도 변화를 설명하는 도면이다.
실시 예에 따른 반도체 소자는, 도 22에 도시된 바와 같이, 발광구조물(110)과 상기 발광구조물(110) 아래에 배치된 절연성 반사층(160)을 포함할 수 있다. 예로서, 상기 절연성 반사층(160)은 도 1 내지 도 20을 참조하여 설명된 제2 절연성 반사층일 수 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 예로서, 상기 제1 도전형 반도체층(111)은 n-GaN층으로 제공될 수 있으며, 상기 제2 도전형 반도체층(113)은 p-GaN층으로 제공될 수 있다.
상기 활성층(112)에서 생성된 빛은 하부 방향으로 진행되어 상기 절연성 반사층(160)에서 상부 방향으로 반사되어 진행될 수 있다. 이에 따라, 상기 절연성 반사층(160)에서 반사된 빛은 상기 활성층(112)에서 생성된 빛과 간섭을 일으킬 수 있다. 예로서, 상기 절연성 반사층(160)에서 반사된 빛은 상기 제2 도전형 반도체층(113)의 두께에 따라 상기 활성층(112)에서 생성된 빛과 보강 간섭을 일으킬 수 있다.
실시 예에 따른 반도체 소자는, [표 1]에 기재된 바와 같이, 상기 제2 도전형 반도체층(113)의 두께에 따라 전기적, 광학적 특성이 변화될 수 있다. 도 23은 제2 도전형 반도체층의 두께 변화에 따른 광도(Po) 변화를 나타낸 그래프이다.
p-GaN 두께(nm) 95 110 (Ref.) 125
적분구(Median) If(mA) 65 150 65 150 65 150
Wd(nm) 454.4 453.9 454.9 454.4 454.8 454.3
Vf(V) 2.82 3.04 2.82 3.08 2.81 3.03
Po(mW) 114.3(101.6%) 245.8 112.5(Ref.) 240.5 113.1 244.2
종래 반도체 소자의 경우, 양질의 전기적 특성을 확보하기 위하여 상기 제2 도전형 반도체층(113)의 두께는 일반적으로 110 나노미터 이상으로 제공될 것이 권장되었다. 그러나, 실시 예에 따른 반도체 소자는, [표 1] 및 도 23에 도시된 바와 같이, 상기 제2 도전형 반도체층(113)의 두께가 90 나노미터 내지 100 나노미터로 제공된 경우에 광도 특성이 향상되어 검출되는 것을 볼 수 있다. 이는, 상기 제2 도전형 반도체층(113)의 두께가 90 나노미터 내지 100 나노미터로 제공된 경우에, 상기 절연성 반사층(160)에서 반사된 빛과 상기 활성층(112)에서 생성되어 방출되는 빛 간에 보강 간섭이 발생되기 때문인 것으로 해석된다.
참고로, [표 1] 및 도 23에는 도시되지 아니하였으나, 상기 제2 도전형 반도체층(113)의 두께가 90 나노미터 이하로 작아지는 경우, 광도 특성이 다시 저하되는 것으로 검출되었다.
다음으로, 도 24 및 도 25를 참조하여 본 발명의 실시 예에 따른 반도체 소자를 설명하기로 한다. 도 24는 본 발명의 실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 25는 도 1에 도시된 반도체 소자의 A-A 선에 따른 단면도이다.
도 24 및 도 25를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
한편, 이해를 돕기 위해, 도 24를 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(1100)는, 도 24 및 도 25에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1100)을 포함할 수 있다.
상기 발광구조물(1100)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(1111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(1111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(1111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(1113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
또한, 이상의 설명에서는 상기 기판(1105) 위에 상기 제1 도전형 반도체층(1111)이 접촉되어 배치된 경우를 기준으로 설명되었다. 그러나, 상기 제1 도전형 반도체층(1111)과 상기 기판(1105) 사이에 버퍼층이 더 배치될 수도 있다. 예로서, 버퍼층은 상기 기판(1105)과 상기 발광구조물(1100) 간의 격자 상수 차이를 줄여 주고 결정성을 향상시키는 기능을 수행할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 25에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 전류확산층(1120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(1120)의 수평 폭은 위에 배치된 제2 전극(1142)의 수평 폭 이상으로 제공될 수 있다. 이에 따라, 상기 전류확산층(1120)은 상기 제2 전극(1142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(1130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(1130)은 투광성의 물질을 포함할 수 있다. 실시 예에 따른 반도체 소자(1100)는, 도 24 내지 도 26에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 24 및 도 25에 도시된 바와 같이, 보호층(1150)을 포함할 수 있다.
상기 보호층(1150)은 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제2 전극(1142)의 P 영역 상의 일부 영역을 노출시키는 제1 개구부(h1)를 포함할 수 있다.
또한, 상기 보호층(1150)은 상기 제1 전극(1141) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 제1 전극(1141)의 N 영역 상의 일부 영역을 노출시키는 제2 개구부(h2)를 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 24 및 도 25에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 보호층(1150) 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 보호층(1150)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제4 개구부(h4)를 포함할 수 있다.
상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 보호층(1150)의 상기 제1 개구부(h1)가 형성된 영역에 대응되어 제공된 제3 개구부(h3)를 포함할 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 전극(1141)의 일부 영역 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제2 전극(1142)의 일부 영역 위에 배치될 수 있다.
상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다. 또한, 상기 반사층(1160)은 금속 물질을 포함할 수도 있다.
실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1100)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1161)와 제2 본딩패드(1162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 또한, 상기 제3 반사층(1163)도 예로서 DBR 구조를 이룰 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 24 및 도 25에 도시된 바와 같이, 상기 제1 반사층(1161) 위에 배치된 제1 본딩패드(1171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(1100)는 상기 제2 반사층(1162) 위에 배치된 제2 본딩패드(1172)를 포함할 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 상기 제4 개구부(h4)와 상기 제2 개구부(h2)를 통하여 상기 제1 전극(1141)의 N 영역 상의 일부 영역에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 상기 제3 개구부(h3)와 상기 제1 개구부(h1)를 통하여 상기 제2 전극(1142) 의 P 영역 상의 일부 영역에 접촉될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
예를 들어, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Au, AuTi 등으로 형성됨으로써 실장공장이 안정적으로 진행될 수 있다. 또한 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 등 중에서 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 전극패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자를 설명함에 있어, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 제공된 경우를 기준으로 설명되었다. 그러나, 다른 실시 예에 의하면 상기 오믹접촉층(1130)이 생략되고 상기 제2 도전형 반도체층(1113) 위에 상기 제2 전극(1142)이 직접 접촉되도록 배치될 수도 있다.
그러면, 도 27을 참조하여 실시 예에 따른 반도체 소자(1100)에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 관계에 대해 더 살펴 보기로 한다. 도 27은 본 발명의 실시 예에 따른 반도체 소자에 적용된 제1 본딩패드(1171)와 제2 본딩패드(1172)의 배치 예를 나타낸 도면이다.
실시 예에 따른 반도체 소자(1100)에 의하면, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 저하되지 않도록 확보할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보와 전기적 특성의 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x1의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y1의 길이로 제공될 수 있다. 이때, 상기 x1과 y1의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제2 본딩패드(1172)는, 상기 반도체 소자(1100)의 장축 방향을 따라 x2의 길이로 제공되고, 상기 반도체 소자(1100)의 단축 방향을 따라 y2의 길이로 제공될 수 있다. 이때, 상기 x2와 y2의 비는 예로서 1:1.5 내지 1:2로 제공될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 125 마이크로 미터에 비해 같거나 크게 제공될 수 있다. 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 상기 반도체 소자(1100)가 실장 되는 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 간격을 고려하여 선택될 수 있다.
예로서, 패키지 몸체의 제2 전극패드와 제1 전극패드 간의 최소 간격이 최소 125 마이크로 미터로 제공될 수 있으며, 최대 200 마이크로 미터로 제공될 수 있다. 이때, 공정 오차를 고려하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)은 예로서 125 마이크로 미터 이상이고 300 마이크로 미터 이하로 제공될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 125 마이크로 미터보다 크게 배치되어야, 반도체 소자의 제1 본딩패드(1171)와 제2 본딩패드(1172) 사이에서 단락이 발생하지 않을 수 있도록 최소 공간이 확보될 수 있고, 광추출효율을 향상시키기 위한 발광 면적을 확보할 수 있어 상기 반도체 소자(1100)의 광도(Po)가 증가될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격(d)이 300 마이크로 미터 이하로 제공되어야 상기 반도체 소자 패키지의 제1 전극패드 및 제2 전극패드와 상기 반도체 소자의 제1 본딩패드(1171) 및 제2 본딩패드(1172)가 충분한 본딩력을 가지며 본딩될 수 있고, 상기 반도체 소자(1100)의 전기적 특성이 확보될 수 있다.
상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격(d)은 광학적 특성을 확보하기 위해 125 마이크로 미터보다 크게 배치되고, 전기적 특성과 본딩력에 의한 신뢰성을 확보하기 위해 300 마이크로 미터보다 작게 배치될 수 있다.
실시 예에서는 상기 125 마이크로 미터 이상 300 마이크로 이하의 최소 간격(d)을 제공하지만, 이에 한정하지 않고, 상기 반도체 소자 패키지의 전기적 특성 또는 신뢰성을 향상시키기 위해서는 125 마이크로 미터보다 작게 배치될 수 있고, 광학적 특성을 향상시키기 위해서는 300 마이크로 미터보다 크게 배치될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b1의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a1 또는 a3의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a1 또는 a3는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b1은 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
또한, 상기 제2 본딩패드(1172)는 상기 반도체 소자(1100)의 장축 방향에 배치된 이웃하는 측면으로부터 b2의 길이만큼 떨어져서 배치되고, 상기 반도체 소자(1100)의 단축 방향에 배치된 이웃하는 측면으로부터 a2 또는 a4의 길이만큼 떨어져서 배치될 수 있다. 이때, 상기 a2 또는 a4는 예로서 40 마이크로 미터에 비해 같거나 크고, 상기 b2는 100 마이크로 미터에 비해 같거나 크게 제공될 수 있다.
실시 예에 의하면, 상기 a1, a2, a3, a4는 서로 같은 값으로 제공될 수 있다. 또한, 상기 b1과 b2는 서로 같은 값으로 제공될 수 있다. 또한, 다른 실시 예에 의하면, 상기 a1, a2, a3, a4 중에서 적어도 2 개가 서로 다른 값을 가질 수도 있고, 상기 b1과 b2가 서로 다른 값을 가질 수도 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 최소 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제2 영역은 b1과 b2에 대응되는 영역일 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다. 이때, 상기 제3 영역은 a1, a2, a3, 및 a4에 대응되는 영역일 수 있다.
예컨대, 실시 예에 따른 반도체 소자(1100)의 장축 방향 길이가 1250 마이크로 미터이고, 단축 방향 길이가 750 마이크로 미터인 경우에 이상에서 언급된 변수들은 다음과 같은 값을 가질 수 있다.
상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적이 서로 같고, 그 합이 30% 경우에, x1:y1=1:2이고, d의 값이 125 마이크로 미터로 제공되면, x1의 값은 265 마이크로 미터로 제공되고, y1의 값은 530 마이크로 미터로 제공될 수 있다. 이에 따라, a1의 값은 예로서 110 마이크로 미터에 비해 작거나 같고, b1의 값은 예로서 300 마이크로 미터에 비해 작거나 같게 제공될 수 있다.
즉, 반도체 소자(1100)의 크기에 따라, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합이 결정되고, 상기 제1 본딩패드(1171)의 가로/세로 비율과 d의 값이 결정되면, 나머지 변수들은 계산에 의하여 산출될 수 있게 된다. 이에 따라, a1, a2, a3, a4, b1, b2 등의 상한 값은 나타내지 아니 하였다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1100)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1100)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 최소 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 28a 및 도 28b에 도시된 바와 같이, 기판(1105) 위에 발광구조물(1100)과 전류확산층(1120)이 형성될 수 있다. 도 28a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(1100)과 전류확산층(1120)의 형상을 나타낸 평면도이고, 도 28b는 도 28a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(1105) 위에 발광구조물(1100)이 형성될 수 있다. 예로서, 상기 기판(1105) 위에 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)이 형성될 수 있다.
그리고, 상기 제2 도전형 반도체층(1113)의 일부 영역 위에 전류확산층(1120)이 형성될 수 있다. 예로서, 상기 전류확산층(1120)은 복수의 선 형상으로 형성될 수 있다.
다음으로, 도 29a 및 도 29b에 도시된 바와 같이, 오믹접촉층(1130)이 형성될 수 있다. 도 29a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(1130)의 형상을 나타낸 평면도이고, 도 29b는 도 29a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 형성될 수 있다. 상기 오믹접촉층(1130)은 상기 전류확산층(1120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(1111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(1130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(1111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 선 형상으로 제공될 수 있다. 또한, 상기 메사 개구부(M)는 리세스로 지칭될 수도 있다.
이어서, 도 30a 및 도 30b에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)이 형성될 수 있다. 도 30a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(1141)과 제2 전극(1142)의 형상을 나타낸 평면도이고, 도 30b는 도 30a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 메사 개구부(M)에 의하여 노출된 상기 제1 도전형 반도체층(1111) 위에 상기 제1 전극(1141)이 형성될 수 있다. 상기 제1 전극(1141)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제1 전극(1141)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 N 영역을 포함할 수 있다. 상기 제1 전극(1141)의 N 영역은 추후 형성될 제1 본딩패드(1171)와 전기적으로 연결될 수 있다.
또한, 상기 전류확산층(1120) 위에 상기 제2 전극(1142)이 형성될 수 있다. 상기 제2 전극(1142)은 예를 들어 선 형상으로 형성될 수 있다. 또한, 상기 제2 전극(1142)은 선 형상의 다른 영역에 비해 상대적으로 면적이 넓은 P 영역을 포함할 수 있다. 상기 제2 전극(1142)의 P 영역은 추후 형성될 제2 본딩패드(1172)와 전기적으로 연결될 수 있다.
다음으로, 도 31a 및 도 31b에 도시된 바와 같이, 보호층(1150)이 형성될 수 있다. 도 31a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(1150)의 형상을 나타낸 평면도이고, 도 31b는 도 31a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 상기 보호층(1150)이 형성될 수 있다. 상기 보호층(1150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 보호층(1150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 제2 전극(1142)의 P 영역 상의 일부 영역이 노출될 수 있다. 또한, 상기 보호층(1150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 전극(1141)의 N 영역 상의 일부 영역이 노출될 수 있다.
그리고, 도 32a 및 도 32b에 도시된 바와 같이, 반사층(1160)이 형성될 수 있다. 도 32a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(1160)의 형상을 나타낸 평면도이고, 도 32b는 도 32a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 보호층(1150) 위에 상기 반사층(1160)이 형성될 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 형성될 수 있다.
상기 제1 반사층(1161)은 복수의 제4 개구부(h4)를 포함할 수 있다. 예로서, 상기 복수의 제4 개구부(h4)는 상기 복수의 제2 개구부(h2)가 형성된 위치에 대응되어 제공될 수 있다. 상기 복수의 제4 개구부(h4)와 상기 복수의 제2 개구부(h2)를 통해 상기 제1 전극(1141)의 N 영역 상의 일부 영역이 노출될 수 있다.
또한, 상기 제2 반사층(1162)은 복수의 제3 개구부(h3)를 포함할 수 있다. 예로서, 상기 복수의 제3 개구부(h3)는 상기 복수의 제1 개구부(h1)가 형성된 위치에 대응되어 제공될 수 있다. 상기 복수의 제3 개구부(h3)와 상기 복수의 제1 개구부(h1)를 통해 상기 제2 전극(1142)의 P 영역이 노출될 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
이어서, 도 33a 및 도 33b에 도시된 바와 같이, 제1 본딩패드(1171)와 제2 본딩패드(1172)가 형성될 수 있다. 도 33a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 형상을 나타낸 평면도이고, 도 33b는 도 33a에 도시된 반도체 소자의 A-A 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 33a에 도시된 형상으로 상기 제1 본딩패드(1171)와 제2 전극패드(1172)가 형성될 수 있다. 상기 제1 본딩패드(1171)는 상기 제1 반사층(1161) 위에 배치될 수 있다. 상기 제2 전극패드(1172)는 상기 제2 반사층(1162) 위에 배치될 수 있다.
상기 제1 본딩패드(1171)의 하부 면이 상기 제1 전극(1141)의 상부 면에 접촉될 수 있다. 상기 제1 본딩패드(1171)의 일부 영역은 상기 제4 개구부(h4)와 상기 제2 개구부(h2)에 배치되어 상기 제1 전극(1141)의 N 영역 상의 일부 영역에 접촉될 수 있다.
상기 제2 전극패드(1172)의 하부 면이 상기 제2 전극(1142)의 상부 면에 접촉될 수 있다. 상기 제2 전극패드(1172)의 일부 영역은 상기 제3 개구부(h3)와 상기 제1 개구부(h1)에 배치되어 상기 제2 전극(1142)의 P 영역 상의 일부 영역에 접촉될 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 전극패드(1172)에 전원이 인가됨에 따라, 상기 발광구조물(1100)이 발광될 수 있게 된다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
실시 예에 따른 반도체 소자(1100)에 의하면, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 제1 전극패드와 제2 전극패드 간의 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
실시 예에 따른 반도체 소자 및 반도체 소자 제조방법에 의하면, 고전압 및 고출력이 필요한 제품에 적용될 수 있는 플립칩 본딩 방식의 반도체 소자 및 반도체 소자 제조방법을 제공할 수 있다.
다음으로, 도 34 내지 도 36을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 34 내지 도 36을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 34는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 35는 도 34에 도시된 반도체 소자의 B-B 라인에 따른 단면도이고, 도 36은 본 발명의 실시 예에 따른 반도체 소자의 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
한편, 이해를 돕기 위해, 도 34를 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(1100)는, 도 34 내지 도 36에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1100)을 포함할 수 있다.
상기 발광구조물(1100)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(1111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(1111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(1111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(1113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
실시 예에 따른 반도체 소자(1100)는, 도 35에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 전류확산층(1120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(1120)은 제2 전극(1142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(1130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(1130)은 투광성의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 34 내지 도 36에 도시된 바와 같이, 제1 보호층(1150)을 포함할 수 있다.
상기 제1 보호층(1150)은 상기 오믹접촉층(1130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 전류확산층(1120)이 배치될 수 있다.
또한, 상기 제1 보호층(1150)은 상기 제1 도전형 반도체층(1111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 34 내지 도 36에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 보호층(1150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(1111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(1141)은, 도 34 내지 도 36에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(1111)의 상면에 접촉될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다.
상기 제2 전극(1142)은 상기 제1 보호층(1150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(1113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(1142)은, 도 34 내지 도 36에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 도 34 내지 도 36에 도시된 바와 같이, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 이격되어 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 34 내지 도 36에 도시된 바와 같이, 제2 보호층(1155)을 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 보호층(1155)은 상기 제1 보호층(1150) 위에 배치될 수 있다.
상기 제2 보호층(1155)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(1155)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 34 내지 도 36에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 제2 보호층(1155) 위에 배치될 수 있다. 상기 반사층(1160)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 제2 보호층(1155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 제2 보호층(1155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1100)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1161)와 제2 본딩패드(1162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(1163)도 DBR 구조로 제공될 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 34 내지 도 36에 도시된 바와 같이, 상기 제1 반사층(1161) 위에 배치된 제1 본딩패드(1171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(1100)는 상기 제2 반사층(1162) 위에 배치된 제2 본딩패드(1172)를 포함할 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 복수의 NB 영역에서 상기 제1 반사층(1161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(1141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 복수의 PB 영역에서 상기 제2 반사층(1162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(1142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제1 전극(1141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(1172)와 상기 제2 전극(1142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 전극패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 27을 참조하여 설명된 바와 같이, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1100)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1100)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 37a 및 도 37b에 도시된 바와 같이, 기판(1105) 위에 발광구조물(1100)과 전류확산층(1120)이 형성될 수 있다. 도 37a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(1100)과 전류확산층(1120)의 형상을 나타낸 평면도이고, 도 37b는 도 37a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(1105) 위에 발광구조물(1100)이 형성될 수 있다. 예로서, 상기 기판(1105) 위에 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)이 형성될 수 있다.
그리고, 상기 제2 도전형 반도체층(1113)의 일부 영역 위에 전류확산층(1120)이 형성될 수 있다. 예로서, 상기 전류확산층(1120)은 복수의 점 형상으로 형성될 수 있다. 예로서, 상기 전류확산층(1120)은 소정 크기를 갖는 복수의 사각 형상으로 형성될 수 있다.
다음으로, 도 38a 및 도 38b에 도시된 바와 같이, 오믹접촉층(1130)이 형성될 수 있다. 도 38a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(1130)의 형상을 나타낸 평면도이고, 도 38b는 도 38a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 형성될 수 있다. 상기 오믹접촉층(1130)은 상기 전류확산층(1120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(1111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(1130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(1111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 사각 형상으로 제공될 수 있다.
다음으로, 도 39a 및 도 39b에 도시된 바와 같이, 제1 보호층(1150)이 형성될 수 있다. 도 39a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 보호층(1150)의 형상을 나타낸 평면도이고, 도 39b는 도 39a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 제1 보호층(1150)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제1 보호층(1150)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(1120)이 노출될 수 있다. 또한, 상기 제1 보호층(1150)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(1111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M) 위에 대응되어 제공될 수 있다.
이어서, 도 40a 및 도 40b에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)이 형성될 수 있다. 도 40a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(1141)과 제2 전극(1142)의 형상을 나타낸 평면도이고, 도 40b는 도 40a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 보호층(1150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(1111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(1141)은, 도 34 내지 도 36에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(1111)의 상면에 접촉될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다.
상기 제2 전극(1142)은 상기 제1 보호층(1150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(1113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(1142)은, 도 34 내지 도 36에 도시된 바와 같이, 복수의 P 영역에서 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다.
다음으로, 도 41a 및 도 41b에 도시된 바와 같이, 제2 보호층(1155)이 형성될 수 있다. 도 41a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제2 보호층(1155)의 형상을 나타낸 평면도이고, 도 41b는 도 41a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 제2 보호층(1155)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 보호층(1155)은 상기 제1 보호층(1150) 위에 배치될 수 있다.
상기 제2 보호층(1155)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(1155)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
그리고, 도 42a 및 도 42b에 도시된 바와 같이, 반사층(1160)이 형성될 수 있다. 도 42a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(1160)의 형상을 나타낸 평면도이고, 도 42b는 도 42a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 제2 보호층(1155) 위에 배치될 수 있다. 상기 반사층(1160)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 제2 보호층(1155)의 상기 제2 개구부(h2)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 제2 보호층(1155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1100)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1161)와 제2 본딩패드(1162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(114)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다. 상기 제3 반사층(1163)도 DBR 구조로 제공될 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
이어서, 도 43a 및 도 43b에 도시된 바와 같이, 제1 본딩패드(1171)와 제2 본딩패드(1172)가 형성될 수 있다. 도 43a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 형상을 나타낸 평면도이고, 도 43b는 도 43a에 도시된 반도체 소자의 B-B 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 43a에 도시된 형상으로 상기 제1 본딩패드(1171)와 제2 본딩패드(1172)가 형성될 수 있다. 상기 제1 본딩패드(1171)는 상기 제1 반사층(1161) 위에 배치될 수 있다. 상기 제2 본딩패드(1172)는 상기 제2 반사층(1162) 위에 배치될 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 복수의 NB 영역에서 상기 제1 반사층(1161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(1141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 복수의 PB 영역에서 상기 제2 반사층(1162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(1142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제1 전극(1141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(1172)와 상기 제2 전극(1142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 본딩패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 27을 참조하여 설명된 바와 같이, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. 또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1100)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1100)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
그러면, 도 44 내지 도 46을 참조하여 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 44 내지 도 46을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
도 44는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 45는 도 44에 도시된 반도체 소자의 C-C 라인에 따른 단면도이고, 도 46은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예에 적용된 제1 전극과 제2 전극의 배치 예를 나타낸 도면이다.
한편, 이해를 돕기 위해, 도 44를 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.
실시 예에 따른 반도체 소자(1100)는, 도 44 내지 도 46에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1100)을 포함할 수 있다.
상기 발광구조물(1100)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.
실시 예에 의하면, 상기 제1 도전형 반도체층(1111)은 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)은 p형 반도체층으로 제공될 수 있다. 물론, 다른 실시 예에 의하면, 상기 제1 도전형 반도체층(1111)이 p형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(1113)이 n형 반도체층으로 제공될 수도 있다.
이하에서는 설명의 편의를 위해 상기 제1 도전형 반도체층(1111)이 n형 반도체층으로 제공되고 상기 제2 도전형 반도체층(1113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
실시 예에 따른 반도체 소자(1100)는, 도 45에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)의 배치 위치 및 형상에 대해서는 실시 예에 따른 반도체 소자 제조방법을 설명하면서 더 살펴 보기로 한다.
예로서, 상기 전류확산층(1120)은 산화물 또는 질화물 등으로 제공될 수 있다. 상기 전류확산층(1120)은 제2 전극(1142) 하측에서의 전류집중을 방지하여 전기적 신뢰성을 향상시킴으로써 광속을 향상시킬 수 있다.
또한, 상기 오믹접촉층(1130)은 금속, 금속 산화물, 금속 질화물을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 오믹접촉층(1130)은 투광성의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 44 및 도 45에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다.
상기 제1 반사층(1161)은 상기 오믹접촉층(1130)을 노출시키는 제1 개구부(h1)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 전류확산층(1120) 위에 배치된 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)는 상기 전류확산층(1120)이 배치된 영역에 대응되어 제공될 수 있다.
상기 제2 반사층(1162)은 상기 제1 도전형 반도체층(1111)의 상부 면을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 44 내지 도 46에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 반사층(1161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(1111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(1141)은, 도 44 및 도 45에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(1111)의 상면에 접촉될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)과 상기 오믹접촉층(1130)이 배치될 수 있다.
상기 제2 전극(1142)은 상기 제2 반사층(1162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(1113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(1142)은, 도 44 및 도 45에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(1130)을 통하여 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 도 44 내지 도 46에 도시된 바와 같이, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 이격되어 배치될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 44 및 도 45에 도시된 바와 같이, 보호층(1150)을 포함할 수 있다.
상기 보호층(1150)은 상기 제2 전극(1142)을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다. 상기 복수의 제3 개구부(h3)는 상기 제2 전극(1142)에 제공된 복수의 PB 영역에 대응될 수 있다.
또한, 상기 보호층(1150)은 상기 제1 전극(1141)을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다. 상기 복수의 제4 개구부(h4)는 상기 제1 전극(1142)에 제공된 복수의 NB 영역에 대응될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 44 및 도 45에 도시된 바와 같이, 상기 보호층(1150) 위에 배치된 제1 본딩패드(1171)와 제2 본딩패드(1172)를 포함할 수 있다.
상기 제1 본딩패드(1171)는 상기 제1 반사층(1161) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(1172)는 상기 제2 반사층(1162) 위에 배치될 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 복수의 NB 영역에서 상기 보호층(1150)에 제공된 복수의 상기 제4 개구부(h4)를 통하여 상기 제1 전극(1141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 복수의 PB 영역에서 상기 보호층(1150)에 제공된 복수의 상기 제3 개구부(h3)를 통하여 상기 제2 전극(1142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제1 전극(1141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(1172)와 상기 제2 전극(1142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 45에 도시된 바와 같이, 상기 제1 반사층(1161)이 상기 제1 전극(1141) 아래에 배치되며, 상기 제2 반사층(1162)이 상기 제2 전극(1142) 아래에 배치된다. 이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1100)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 전극(1141)과 제2 전극(1142)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 본딩패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 27을 참조하여 설명된 바와 같이, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 30%에 비해 작은 경우에는, 예컨대 발광소자 패키지에 실장되는 본딩력이 약화될 수 있다. 또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60%에 비해 더 큰 경우에는, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 충분하지 못하게 될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1100)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1100)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
그러면, 첨부된 도면을 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 실시 예에 따른 반도체 소자 제조방법을 설명함에 있어, 도 1 내지 도 46을 참조하여 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
먼저, 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 47a 및 도 47b에 도시된 바와 같이, 기판(1105) 위에 발광구조물(1100)과 전류확산층(1120)이 형성될 수 있다. 도 47a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 발광구조물(1100)과 전류확산층(1120)의 형상을 나타낸 평면도이고, 도 47b는 도 47a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 기판(1105) 위에 발광구조물(1100)이 형성될 수 있다. 예로서, 상기 기판(1105) 위에 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)이 형성될 수 있다.
그리고, 상기 제2 도전형 반도체층(1113)의 일부 영역 위에 전류확산층(1120)이 형성될 수 있다. 예로서, 상기 전류확산층(1120)은 복수의 점 형상으로 형성될 수 있다. 예로서, 상기 전류확산층(1120)은 소정 크기를 갖는 복수의 사각 형상으로 형성될 수 있다.
다음으로, 도 48a 및 도 48b에 도시된 바와 같이, 오믹접촉층(1130)이 형성될 수 있다. 도 48a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 오믹접촉층(1130)의 형상을 나타낸 평면도이고, 도 48b는 도 48a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제2 도전형 반도체층(1113) 위에 상기 오믹접촉층(1130)이 형성될 수 있다. 상기 오믹접촉층(1130)은 상기 전류확산층(1120) 위에도 형성될 수 있다. 한편, 실시 예에 의하면, 메사 식각 공정을 통하여 상기 제1 도전형 반도체층(1111)의 일부 영역이 노출되도록 형성될 수 있다. 상기 오믹접촉층(1130)은 메사 식각에 의하여 상기 제1 도전형 반도체층(1111)을 노출시키는 메사 개구부(M)를 포함할 수 있다. 예로서, 상기 메사 개구부(M)는 복수의 사각 형상으로 제공될 수 있다.
다음으로, 도 49a 및 도 49b에 도시된 바와 같이, 반사층(1160)이 형성될 수 있다. 도 49a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 반사층(1160)의 형상을 나타낸 평면도이고, 도 49b는 도 49a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 오믹접촉층(1130) 위에 배치될 수 있다. 상기 반사층(1160)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다.
상기 제2 반사층(1162)은 복수의 개구부를 포함할 수 있다. 예로서, 상기 제2 반사층(1162)은 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)를 통해 상기 전류확산층(1120)이 노출될 수 있다. 또한, 상기 제1 반사층(1161)은 복수의 제2 개구부(h2)를 포함할 수 있다. 상기 복수의 제2 개구부(h2)를 통해 상기 제1 도전형 반도체층(1111)의 상부 면이 노출될 수 있다. 상기 복수의 제2 개구부(h2)는 상기 복수의 메사 개구부(M) 위에 대응되어 제공될 수 있다.
이어서, 도 50a 및 도 50b에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)이 형성될 수 있다. 도 50a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 제1 전극(1141)과 제2 전극(1142)의 형상을 나타낸 평면도이고, 도 50b는 도 50a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 이격되어 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 반사층(1161)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(1111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(1141)은, 도 44 및 도 45에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(1111)의 상면에 접촉될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다.
상기 제2 전극(1142)은 상기 제2 반사층(1162)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(1113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(1142)은, 도 44 및 도 45에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(1130)을 통하여 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다.
다음으로, 도 51a 및 도 51b에 도시된 바와 같이, 보호층(1150)이 형성될 수 있다. 도 51a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 보호층(1150)의 형상을 나타낸 평면도이고, 도 51b는 도 51a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
상기 보호층(1150)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 보호층(1150)은 상기 반사층(1160) 위에 배치될 수 있다.
상기 보호층(1150)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 보호층(1150)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 보호층(1150)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 보호층(1150)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
이어서, 도 52a 및 도 52b에 도시된 바와 같이, 제1 본딩패드(1171)와 제2 본딩패드(1172)가 형성될 수 있다. 도 52a는 실시 예에 따른 반도체 소자 제조방법에 따라 형성된 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 형상을 나타낸 평면도이고, 도 52b는 도 52a에 도시된 반도체 소자의 C-C 선에 따른 공정 단면도를 나타낸 것이다.
실시 예에 의하면, 도 52a에 도시된 형상으로 상기 제1 본딩패드(1171)와 제2 본딩패드(1172)가 형성될 수 있다. 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)는 상기 보호층(1150) 위에 배치될 수 있다.
상기 제1 본딩패드(1171)는 상기 제1 반사층(1161) 위에 배치될 수 있다. 상기 제2 본딩패드(1172)는 상기 제2 반사층(1162) 위에 배치될 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 복수의 NB 영역에서 상기 보호층(1150)에 제공된 상기 제4 개구부(h4)를 통하여 상기 제1 전극(1141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 복수의 PB 영역에서 상기 보호층(1150)에 제공된 상기 제3 개구부(h3)를 통하여 상기 제2 전극(1142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제1 전극(1141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(1172)와 상기 제2 전극(1142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 본딩패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 27을 참조하여 설명된 바와 같이, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 30%에 비해 작은 경우에는, 예컨대 발광소자 패키지에 실장되는 본딩력이 약화될 수 있다. 또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60%에 비해 더 큰 경우에는, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 충분하지 못하게 될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1100)로부터 방출되는 빛이 상기 제1 전극(1141)과 상기 제2 전극(1142)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1100)에서 생성되어 방출되는 빛이 상기 제1 전극(1141)과 상기 제2 전극(1142)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
한편, 도 53은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 평면도이고, 도 54는 도 53에 도시된 반도체 소자의 D-D 라인에 따른 단면도이다.
이해를 돕기 위해, 도 54를 도시함에 있어, 제1 본딩패드(1171)와 제2 본딩패드(1172) 아래에 배치되지만, 상기 제1 본딩패드(1171)에 전기적으로 연결된 제1 전극(1141)과 상기 제2 본딩패드(1172)에 전기적으로 연결된 제2 전극(1142)이 보일 수 있도록 도시되었다.
그러면, 도 53 및 도 54를 참조하여 실시 예에 따른 반도체 소자의 또 다른 예를 살펴 보기로 한다. 도 53 및 도 54를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체 소자는, 도 53 및 도 54에 도시된 바와 같이, 기판(1105) 위에 배치된 발광구조물(1100)을 포함할 수 있다.
상기 발광구조물(1100)은 제1 도전형 반도체층(1111), 활성층(1112), 제2 도전형 반도체층(1113)을 포함할 수 있다. 상기 활성층(1112)은 상기 제1 도전형 반도체층(1111)과 상기 제2 도전형 반도체층(1113) 사이에 배치될 수 있다. 예로서, 상기 제1 도전형 반도체층(1111) 위에 상기 활성층(1112)이 배치되고, 상기 활성층(1112) 위에 상기 제2 도전형 반도체층(1113)이 배치될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 55에 도시된 바와 같이, 전류확산층(1120)과 오믹접촉층(1130)을 포함할 수 있다. 상기 전류확산층(1120)과 상기 오믹접촉층(1130)은 전류 확산을 향상시켜 광출력을 증가시킬 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 54 및 도 55에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 55 도시된 바와 같이, 제1 보호층(1150)을 포함할 수 있다.
상기 제1 보호층(1150)은 상기 오믹접촉층(1130)을 노출시키는 복수의 제1 개구부(h1)를 포함할 수 있다. 상기 복수의 제1 개구부(h1)가 제공된 영역 하부에 상기 전류확산층(1120)이 배치될 수 있다.
또한, 상기 제1 보호층(1150)은 상기 제1 도전형 반도체층(1111)을 노출시키는 복수의 제2 개구부(h2)를 포함할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 54 및 도 55에 도시된 바와 같이, 제1 전극(1141)과 제2 전극(1142)을 포함할 수 있다.
상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111)에 전기적으로 연결될 수 있다. 상기 제1 전극(1141)은 상기 제1 도전형 반도체층(1111) 위에 배치될 수 있다. 예로서, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 전극(1141)은 상기 제2 도전형 반도체층(1113)의 일부와 상기 활성층(1112)의 일부가 제거되어 노출된 제1 도전형 반도체층(1111)의 상면에 배치될 수 있다.
상기 제1 전극(1141)은 상기 제1 보호층(1150)에 제공된 제2 개구부(h2)를 통하여 상기 제1 도전형 반도체층(1111)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제1 전극(1141)은, 도 54 및 도 55에 도시된 바와 같이, 복수의 N 영역에서 상기 제1 도전형 반도체층(1111)의 상면에 접촉될 수 있다.
상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다. 상기 제2 전극(1142)은 상기 제2 도전형 반도체층(1113) 위에 배치될 수 있다. 실시 예에 의하면, 상기 제2 전극(1142)과 상기 제2 도전형 반도체층(1113) 사이에 상기 전류확산층(1120)이 배치될 수 있다.
상기 제2 전극(1142)은 상기 제1 보호층(1150)에 제공된 제1 개구부(h1)를 통하여 상기 제2 도전형 반도체층(1113)의 상면에 전기적으로 연결될 수 있다. 예로서, 상기 제2 전극(1142)은, 도 54 및 도 55에 도시된 바와 같이, 복수의 P 영역에서 상기 오믹접촉층(1130)을 통하여 상기 제2 도전형 반도체층(1113)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 도 54 및 도 55에 도시된 바와 같이, 상기 제1 전극(1141)과 상기 제2 전극(1142)은 서로 이격되어 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 54 및 도 55에 도시된 바와 같이, 제2 보호층(1155)을 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 보호층(1155)은 상기 제1 보호층(1150) 위에 배치될 수 있다.
상기 제2 보호층(1155)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제4 개구부(h4)를 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제4 개구부(h4)를 포함할 수 있다.
상기 제2 보호층(1155)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제3 개구부(h3)를 포함할 수 있다. 상기 제2 보호층(1155)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제3 개구부(h3)를 포함할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)는, 도 54 및 도 55에 도시된 바와 같이, 반사층(1160)을 포함할 수 있다. 상기 반사층(1160)은 제1 반사층(1161), 제2 반사층(1162), 제3 반사층(1163)을 포함할 수 있다. 상기 반사층(1160)은 상기 제2 보호층(1155) 위에 배치될 수 있다. 상기 반사층(1160)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다.
상기 제1 반사층(1161)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 상부 면을 노출시키는 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 복수의 NB 영역을 노출시키는 복수의 제6 개구부(h6)를 포함할 수 있다. 상기 제1 반사층(1161)은 상기 제2 보호층(1155)의 상기 제4 개구부(h4)가 형성된 영역에 대응되어 제공된 제6 개구부(h6)를 포함할 수 있다.
상기 제2 반사층(1162)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제1 반사층(1161)과 이격되어 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 상부 면을 노출시키는 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 복수의 PB 영역을 노출시키는 복수의 제5 개구부(h5)를 포함할 수 있다. 상기 제2 반사층(1162)은 상기 제2 보호층(1155)의 상기 제3 개구부(h3)가 형성된 영역에 대응되어 제공된 제5 개구부(h5)를 포함할 수 있다.
또한, 상기 제3 반사층(1163)은 상기 제1 전극(1141)과 상기 제2 전극(1142) 위에 배치될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 연결될 수 있다. 또한, 상기 제3 반사층(1163)은 상기 제2 반사층(1162)과 연결될 수 있다. 상기 제3 반사층(1163)은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 물리적으로 직접 접촉되어 배치될 수 있다.
상기 반사층(1160)은 절연성 반사층으로 제공될 수 있다. 예로서, 상기 반사층(1160)은 DBR(Distributed Bragg Reflector)층 또는 ODR(Omni Directional Reflector)층으로 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)은 상기 제1 전극(1141)의 측면 및 상면의 일부에 상기 제1 전극(1141)의 상면을 노출하며 배치될 수 있다. 상기 제2 반사층(1162)은 상기 제2 전극(1142)의 측면 및 상면의 일부에 상기 제2 전극(1142)의 상면을 노출하며 배치될 수 있다.
이에 따라, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 상기 발광구조물(1100)의 활성층(1112)에서 발광되는 빛을 반사시켜 제1 본딩패드(1161)와 제2 본딩패드(1162)에서 광 흡수가 발생되는 것을 최소화하여 광도(Po)를 향상시킬 수 있다.
예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 절연성 재료로 이루어지되, 상기 활성층(1112)에서 방출된 빛의 반사를 위하여 반사율이 높은 재료, 예를 들면 DBR 구조를 이룰 수 있다.
상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 굴절률이 다른 물질이 서로 반복하여 배치된 DBR 구조를 이룰 수 있다. 예를 들어, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)은 TiO2, SiO2, Ta2O5, HfO2 중 적어도 하나 이상을 포함하는 단층 또는 적층 구조로 배치될 수 있다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고 상기 활성층(1112)에서 발광하는 빛의 파장에 따라 상기 활성층(1112)에서 발광하는 빛에 대한 반사도를 조절할 수 있도록 자유롭게 제공될 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 54 및 도 55에 도시된 바와 같이, 상기 제1 반사층(1161) 위에 배치된 제1 본딩패드(1171)를 포함할 수 있다. 또한, 실시 예에 따른 반도체 소자(1100)는 상기 제2 반사층(1162) 위에 배치된 제2 본딩패드(1172)를 포함할 수 있다. 상기 제2 본딩패드(1172)는 상기 제1 본딩패드(1171)와 이격되어 배치될 수 있다.
상기 제1 본딩패드(1171)는 복수의 NB 영역에서 상기 제1 반사층(1161)에 제공된 상기 제6 개구부(h6)를 통하여 상기 제1 전극(1141)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(1172)는 복수의 PB 영역에서 상기 제2 반사층(1162)에 제공된 상기 제5 개구부(h5)를 통하여 상기 제2 전극(1142)의 상부 면에 접촉될 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제1 전극(1141)이 복수의 영역에서 접촉될 수 있다. 또한, 상기 제2 본딩패드(1172)와 상기 제2 전극(1142)이 복수의 영역에서 접촉될 수 있다. 이에 따라, 실시 예에 의하면, 복수의 영역을 통해 전원이 공급될 수 있으므로, 접촉 면적 증가 및 접촉 영역의 분산에 따라 전류 분산 효과가 발생되고 동작전압이 감소될 수 있는 장점이 있다.
실시 예에 따른 반도체 소자는 플립칩 본딩 방식으로 외부 전원에 연결될 수 있다. 예로서, 반도체 소자 패키지를 제조함에 있어, 상기 제1 본딩패드(1171)의 상부 면과 상기 제2 전극패드(1172)의 상부 면이 서브 마운트, 리드 프레임, 또는 회로기판 등에 부착되도록 배치될 수 있다.
실시 예에 따른 반도체 소자가 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지로 구현되는 경우, 상기 발광구조물(1100)에서 제공되는 빛은 상기 기판(1105)을 통하여 방출될 수 있다. 상기 발광구조물(1100)에서 방출되는 빛은 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에서 반사되어 상기 기판(1105) 방향으로 방출될 수 있다.
또한, 상기 발광구조물(1100)에서 방출되는 빛은 상기 발광구조물(1100)의 측면 방향으로도 방출될 수 있다. 또한, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
구체적으로, 상기 발광구조물(1100)에서 방출되는 빛은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면 중에서, 상기 제1 반사층(1161), 상기 제2 반사층(1162), 상기 제3 반사층(1163)이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물(1100)을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
또한, 실시 예에 따른 반도체 소자 및 반도체 소자 패키지에 의하면, 넓은 면적을 갖는 상기 제1 본딩패드(1171)와 상기 제2 전극패드(1172)가 전원을 제공하는 회로기판에 직접 본딩될 수 있으므로 플립칩 본딩 공정이 쉽고 안정적으로 진행될 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 27을 참조하여 설명된 바와 같이, 반도체 소자(1100)의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합은, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
예로서, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 발광구조물(1100)의 제1 도전형 반도체층(1111)의 하부 면의 가로 길이 및 세로 길이에 의하여 정의되는 면적에 대응될 수 있다. 또한, 상기 반도체 소자(1100)의 상부 면 전체 면적은 상기 기판(1105)의 상부 면 또는 하부 면의 면적에 대응될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드(1171)의 면적과 상기 제2 본딩패드(1172)의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 및 본딩의 안정성 확보를 고려하여, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다.
또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 제3 영역으로 상기 발광구조물에서 생성된 빛이 투과되어 방출될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)의 크기는 상기 제1 본딩패드(1171)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제1 반사층(1161)의 면적은 상기 제1 본딩패드(1171)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제1 반사층(1161)의 한 변의 길이는 상기 제1 본딩패드(1171)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
또한, 상기 제2 반사층(1162)의 크기는 상기 제2 본딩패드(1172)의 크기에 비하여 수 마이크로 미터 더 크게 제공될 수 있다. 예를 들어, 상기 제2 반사층(1162)의 면적은 상기 제2 본딩패드(1172)의 면적을 완전히 덮을 수 있을 정도의 크기로 제공될 수 있다. 공정 오차를 고려할 때, 상기 제2 반사층(1162)의 한 변의 길이는 상기 제2 본딩패드(1172)의 한 변의 길이에 비해 예로서 4 마이크로 미터 내지 10 마이크로 미터 정도 더 크게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반사층(1161)과 상기 제2 반사층(1162)에 의하여, 상기 발광구조물(1100)로부터 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되지 않고 반사될 수 있게 된다. 이에 따라, 상기 발광구조물(1100)에서 생성되어 방출되는 빛이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)에 입사되어 손실되는 것을 최소화할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체가 수지 등으로 제공되는 경우, 상기 반도체 소자(1100)의 하부 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 영역 사이로 빛이 방출되는 것을 방지할 수 있으므로, 상기 반도체 소자(1100)의 하부 영역에 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 패키지 몸체에 제공되는 N 전극패드와 P 전극패드 간의 간격이 고려되어 상기 제3 반사층(1163)의 폭(d)이 최소화되도록 선택될 수 있다. 그리고, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드(1171) 또는 상기 제2 본딩패드(1172) 사이에 제공된 간격(b1, b2)을 최대로 확보함으로써, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 측면으로 방출되는 빛의 양을 향상시킬 수 있다.
실시 예에 의하면, 상기 제1 본딩패드(1171), 상기 제2 본딩패드(1172), 상기 제3 반사층(1163)이 배치된 상기 반도체 소자(1100)의 상부 면의 20% 이상 면적에서 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다. 또한, 상기 반도체 소자(1100)의 하부 면에 근접하게 배치된 패키지 몸체가 변색되거나 균열되는 것을 방지할 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자는 반도체 소자 패키지에 적용될 수 있다. 실시 예에 따른 반도체 소자는 플립칩 본딩 방식, 다이 본딩 방식, 와이어 본딩 방식 등을 통하여 기판 또는 리드 전극에 전기적으로 연결되어 반도체 소자 패키지로 제공될 수 있다.
한편, 도 55는 본 발명의 실시 예에 따른 반도체 소자 패키지를 설명하는 도면이다. 도 55를 참조하여 실시 예에 따른 반도체 소자 패키지를 설명함에 있어, 이상에서 설명된 내용과 중복되는 사항에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 반도체소자 패키지는 패키지 몸체(1205), 상기 패키지 몸체(1205)에 배치된 제1 패키지 전극(1211)과 제2 패키지 전극(1212), 상기 패키지 몸체(1205) 상에 배치된 반도체 소자(1100), 상기 반도체 소자(1100) 위에 배치된 형광체가 구비된 몰딩부(1230)를 포함할 수 있다. 예로서, 상기 반도체 소자(1100)는 도 1 내지 도 54를 참조하여 설명된 실시 예에 따른 반도체 소자일 수 있다.
예로서, 상기 패키지 몸체(1205)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 금속을 포함하는 재질, 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 또한, 상기 패키지 몸체(205)는 TiO2와 SiO2와 같은 고굴절 필러를 포함할 수 있다.
상기 제1 패키지 전극(1211)과 상기 제2 패키지 전극(1212)은 도전성 물질을 포함할 수 있다. 예컨대 상기 제1 패키지 전극(1211)과 상기 제2 패키지 전극(1212)은 Ti, Cu, Ni, Au, Cr, Ta, Pt, Sn, Ag, P, Fe, Sn, Zn, Al 중 적어도 하나를 포함할 수 있으며, 단층 또는 다층일 수 있다.
상기 반도체 소자(1100)는 상기 제1 패키지 전극(1211), 제2 패키지 전극(1212)과 전기적으로 연결될 수 있다. 예를 들어, 소정의 제1 범프(1221), 제2 범프(1222)를 통해 반도체 소자(1100)는 제1 패키지 전극(1211), 제2 패키지 전극(1212)과 전기적으로 연결될 수 있다. 상기 반도체 소자(1100)의 제1 본딩패드 및 제2 본딩패드가 상기 제1 패키지 전극(1211)과 상기 제2 패키지 전극(1212)에 각각 전기적으로 연결될 수 있다.
상기 제1 범프(1221)와 상기 제2 범프(1222)는 반사도가 80% 이상인 높은 금속 예컨대, Ag, Au 또는 Al 중 적어도 하나 또는 이들의 합금으로 형성되어 전극에 의한 광 흡수를 방지하여 광 추출 효율을 향상시킬 수 있다. 예를 들어, 제1 범프(1221)와 상기 제2 범프(1222)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있다.
또한 상기 반도체 소자(1100)는 범프 없이 유테틱 본딩에 의해 상기 제1 패키지 전극(1211)과 상기 제2 패키지 전극(1212)에 실장될 수도 있다.
이상에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 6면 방향으로 빛을 방출할 수 있다.
실시 예에 따른 반도체 소자(1100)는, 도 1 내지 도 54를 참조하여 설명된 바와 같이, 상기 제1 패키지 전극(1211) 및 상기 제2 패키지 전극(1212)과의 충분한 본딩력을 제공하기 위하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다. 또한, 실시 예에 따른 반도체 소자(1100)는 본딩력 뿐만 아니라 하부 방향으로 빛이 방출되는 효율을 향상시키기 위하여 제1 본딩패드와 제2 본딩패드가 배치된 영역으로 빛이 투과될 수 있는 영역의 크기도 고려하여 제1 본딩패드의 면적 및 제2 본딩패드의 면적이 선택되었다.
또한, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 제1 본딩패드와 제2 본딩패드가 제공되지 않은 영역을 통하여 외부로 방출될 수 있다. 구체적으로, 발광구조물에서 방출되는 빛은, 제1 본딩패드와 제2 본딩패드가 배치된 면 중에서, 반사층이 제공되지 않은 영역을 통하여 외부로 방출될 수 있다.
이에 따라, 실시 예에 따른 반도체 소자(1100)는 상기 발광구조물을 둘러싼 6면 방향으로 빛을 방출할 수 있게 되며, 광도를 현저하게 향상시킬 수 있다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 27을 참조하여 설명된 바와 같이, 반도체 소자(1100)의 상부 방향에서 보았을 때, 제1 본딩패드와 제2 본딩패드의 면적의 합은, 제1 본딩패드와 제2 본딩패드가 배치된 상기 반도체 소자(1100)의 상부 면 전체 면적의 60%에 비해 같거나 작게 제공될 수 있다.
이와 같이, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 60%에 비해 같거나 작게 제공되도록 함으로써, 제1 본딩패드와 제2 본딩패드가 배치된 면으로 방출되는 빛의 양이 증가될 수 있게 된다. 이에 따라, 실시 예에 의하면, 상기 반도체 소자(1100)의 6면 방향으로 방출되는 빛의 양이 많아지게 되므로 광 추출 효율이 향상되고 광도(Po)가 증가될 수 있게 된다.
또한, 상기 반도체 소자의 상부 방향에서 보았을 때, 제1 본딩패드의 면적과 제2 본딩패드의 면적의 합은 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공될 수 있다.
이와 같이, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30%에 비해 같거나 크게 제공되도록 함으로써, 제1 본딩패드와 제2 본딩패드를 통하여 안정적인 실장이 수행될 수 있게 된다.
실시 예에 따른 반도체 소자(1100)는, 광 추출 효율 향상 및 본딩력의 안정성 확보를 고려하여, 제1 본딩패드와 제2 본딩패드의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상이고 60% 이하로 선택될 수 있다.
즉, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 100% 이하인 경우, 상기 반도체 소자(1100)의 전기적 특성을 확보하고, 반도체 소자 패키지에 실장되는 본딩력을 확보하여 안정적인 실장이 수행될 수 있다.
또한, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 0% 초과 내지 60% 이하인 경우, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)가 배치된 면으로 방출되는 광량이 증가하여 상기 반도체 소자(1100)의 광추출 효율이 향상되고, 광도(Po)가 증가될 수 있다.
실시 예에서는 상기 반도체 소자(1100)의 전기적 특성과 반도체 소자 패키지에 실장되는 본딩력을 확보하고, 광도를 증가시키기 위해, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 상기 반도체 소자(1100)의 전체 면적의 30% 이상 내지 60% 이하로 선택하였다. 또한, 다른 실시 예에 의하면, 이에 한정하지 않고, 상기 반도체 소자(1100)의 전기적 특성과 본딩력을 확보하기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 60% 초과 내지 100% 이하로 구성될 수 있고, 광도를 증가시키기 위해서는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172)의 면적의 합이 0% 초과 30% 미만으로 선택하여 구성할 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 도 27에 도시된 바와 같이, 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치될 수 있다. 예로서, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 장축 방향에 따른 길이(d)는 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이의 간격에 대응되어 배치될 수 있다. 또한, 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따라 f의 길이로 제공될 수 있다. 상기 제3 반사층(1163)의 상기 반도체 소자(1100)의 단축 방향에 따른 길이(f)는 예로서 상기 반도체 소자(1100)의 단축 방향 길이에 대응될 수 있다. 또한, 상기 제3 반사층(1163)의 면적은 예로서 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상이고 25% 이하로 제공될 수 있다.
상기 제3 반사층(1163)의 면적이 상기 반도체 소자(1100)의 상부 면 전체의 10% 이상일 때, 상기 반도체 소자의 하부에 배치되는 패키지 몸체가 변색되거나 균열의 발생을 방지할 수 있고, 25% 이하일 경우 상기 반도체 소자의 6면으로 발광하도록 하는 광추출효율을 확보하기에 유리하다.
또한, 다른 실시 예에서는 이에 한정하지 않고 상기 광추출효율을 더 크게 확보하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 0% 초과 내지 10% 미만으로 배치할 수 있고, 상기 패키지 몸체에 변색 또는 균열의 발생을 방지하기 위해 상기 제3 반사층(1163)의 면적을 상기 반도체 소자(1100)의 상부 면 전체의 25% 초과 내지 100% 미만으로 배치할 수 있다.
이와 같이 실시 예에 따른 반도체 소자(1100)에 의하면, 제1 본딩패드와 제2 본딩패드 사이에 제공된 제1 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출되지 않도록 제공될 수 있다. 이때, 상기 제1 영역은 제1 본딩패드와 제2 본딩패드 사이의 간격에 대응되는 영역일 수 있다. 또한, 상기 제1 영역은 상기 제3 반사층(1163)에 있어서 반도체 소자의 장축 방향으로 배치된 길이(d)에 대응될 수 있다.
또한, 상기 반도체 소자(1100)의 장축 방향에 배치된 측면과 이웃하는 제1 본딩패드 또는 제2 본딩패드 사이에 제공된 제2 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 상기 반도체 소자(1100)의 단축 방향에 배치된 측면과 이웃하는 제1 본딩패드 또는 제2 본딩패드 사이에 제공된 제3 영역으로 상기 발광구조물(1100)에서 생성된 빛이 투과되어 방출될 수 있다.
또한, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제3 반사층(1163)이 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다.
한편, 앞에서 설명된 바와 같이, 실시 예에 따른 반도체 소자(1100)는 예를 들어 플립칩 본딩 방식으로 실장되어 반도체 소자 패키지 형태로 제공될 수 있다. 이때, 반도체 소자(1100)가 실장되는 패키지 몸체(1205)가 수지 등으로 제공되는 경우, 도 56에 도시된 바와 같이, 상기 반도체 소자(1100)의 하부 영역에서, 상기 제1 본딩패드(1171)가 실장되는 상기 제1 패키지 전극(1211)과 상기 제2 본딩패드(1172)가 실장되는 상기 제2 패키지 전극(1212) 사이에 배치된 상기 패키지 몸체(1205) 영역에서, 상기 반도체 소자(1100)로부터 방출되는 단파장의 강한 빛에 의하여 패키지 몸체(1205)가 변색되거나 균열이 발생될 수 있다.
그러나, 실시 예에 따른 반도체 소자(1100)에 의하면, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이에 제3 반사층(1163)이 배치되므로, 상기 제1 본딩패드(1171)와 상기 제2 본딩패드(1172) 사이로 빛이 방출되는 것을 방지할 수 있다. 이에 따라, 실시 예에 의하면, 반도체 소자(1100)가 실장되는 패키지 몸체(1205)가 수지 등으로 제공되는 경우에도 상기 반도체 소자(1100)에 하부에 배치된 패키지 몸체(1205)가 변색되거나 균열이 발생되는 것을 방지할 수 있게 된다.
한편, 이상에서 설명된 실시 예에 따른 반도체 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 반도체 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 반도체 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 반도체 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 반도체 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 반도체 소자를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
한편, 도 57은 실시 예에 따른 조명장치의 분해 사시도이다.
실시 예에 따른 조명 장치는 커버(2100), 광원 모듈(2200), 방열체(2400), 전원 제공부(2600), 내부 케이스(2700), 소켓(2800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(2300)와 홀더(2500) 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈(2200)은 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지를 포함할 수 있다.
상기 광원 모듈(2200)은 광원부(2210), 연결 플레이트(2230), 커넥터(2250)를 포함할 수 있다. 상기 부재(2300)는 상기 방열체(2400)의 상면 위에 배치되고, 복수의 광원부(2210)들과 커넥터(2250)이 삽입되는 가이드홈(2310)들을 갖는다.
상기 홀더(2500)는 내부 케이스(2700)의 절연부(2710)의 수납홈(2719)을 막는다. 따라서, 상기 내부 케이스(2700)의 상기 절연부(2710)에 수납되는 상기 전원 제공부(2600)는 밀폐된다. 상기 홀더(2500)는 가이드 돌출부(2510)를 갖는다.
상기 전원 제공부(2600)는 돌출부(2610), 가이드부(2630), 베이스(2650), 연장부(2670)를 포함할 수 있다. 상기 내부 케이스(2700)는 내부에 상기 전원 제공부(2600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 상기 전원 제공부(2600)가 상기 내부 케이스(2700) 내부에 고정될 수 있도록 한다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 특허청구범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 광 추출 효율 및 전기적 특성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 패키지 전극과 반도체 소자 간의 본딩 결합력을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 전류 집중 현상이 발생되는 것을 방지하여 신뢰성을 향상시킬 수 있는 장점이 있다.
실시 예에 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 플립칩 본딩 방식에 적합하도록 전극, 절연성 반사층 및 본딩패드를 배치하여 본딩 공정을 용이하게 수행하고 방출되는 빛의 투과율 및 반사율을 높여 광 추출 효율을 향상시킬 수 있는 장점이 있다.
실시 예는 따른 반도체 소자, 반도체 소자 제조방법, 반도체 소자 패키지에 의하면, 반도체 소자로부터 방출되는 빛에 의하여 패키지 몸체가 열화되는 것을 방지할 수 있는 장점이 있다.

Claims (9)

  1. 제1 도전형 반도체층과 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극;
    상기 제2 도전형 반도체층 위에 배치되며, 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극;
    상기 제1 전극과 상기 제2 전극 위에 배치되며, 상기 제1 전극의 상부 면을 노출시키는 제1 개구부를 포함하는 제1 절연성 반사층;
    상기 제1 전극과 상기 제2 전극 위에 상기 제1 절연성 반사층과 이격되어 배치되며, 상기 제2 전극의 상부 면을 노출시키는 제2 개구부를 포함하는 제2 절연성 반사층;
    상기 제1 절연성 반사층 위에 배치되며, 상기 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결된 제1 본딩패드;
    상기 제2 절연성 반사층 위에 상기 제1 본딩패드와 이격되어 배치되며, 상기 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결된 제2 본딩패드;
    를 포함하고,
    반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은, 상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면 전체 면적의 70%에 비해 같거나 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제1 본딩패드의 면적과 상기 제2 본딩패드의 면적의 합은 상기 반도체 소자의 전체 면적의 30%에 비해 같거나 큰 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향을 따라 x의 길이로 제공되고, 상기 반도체 소자의 단축 방향을 따라 y의 길이로 제공되며,
    상기 x와 상기 y의 비는 1:1.5 내지 1:2로 제공된 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이의 간격은 125 마이크로 미터에 비해 같거나 크고 300 마이크로 미터에 비해 같거나 작은 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 본딩패드 또는 상기 제2 본딩패드는 상기 반도체 소자의 장축 방향에 배치된 이웃하는 측면으로부터 b의 길이만큼 떨어져서 배치되고, 상기 반도체 소자의 단축 방향에 배치된 이웃하는 측면으로부터 a의 길이만큼 떨어져서 배치되고,
    상기 a는 40 마이크로 미터에 비해 같거나 크고, 상기 b는 40 마이크로 미터에 비해 같거나 큰 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 본딩패드와 상기 제2 본딩패드가 배치된 상기 반도체 소자의 상부 면의 30% 이상 면적에서 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  7. 제6항에 있어서,
    상기 발광구조물에서 생성된 빛이 상기 반도체 소자의 상부 면, 하부 면, 4 개의 측면 방향으로 투과되어 방출되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 본딩패드와 상기 제2 본딩패드 사이에 제공된 제1 영역, 상기 반도체 소자의 장축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제2 영역, 상기 반도체 소자의 단축 방향에 배치된 측면과 이웃하는 상기 제1 본딩패드 또는 상기 제2 본딩패드 사이에 제공된 제3 영역에서, 상기 발광구조물에서 생성된 빛이 투과되어 방출되는 반도체 소자.
  9. 제1 패키지 전극과 제2 패키지 전극을 포함하는 패키지 몸체;
    상기 패키지 몸체에 배치된 제1항 내지 제8항 중의 어느 한 한에 의한 반도체 소자;
    를 포함하고,
    상기 반도체 소자의 상기 제1 본딩패드는 상기 제1 패키지 전극에 전기적으로 연결되고,
    상기 반도체 소자의 상기 제2 본딩패드는 상기 제2 패키지 전극에 전기적으로 연결된 반도체 소자 패키지.
PCT/KR2018/000839 2017-03-08 2018-01-18 반도체 소자 및 반도체 소자 패키지 WO2018164371A1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/492,069 US11233176B2 (en) 2017-03-08 2018-01-18 Semiconductor device and semiconductor device package

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020170029305A KR102237158B1 (ko) 2017-03-08 2017-03-08 반도체 소자 및 반도체 소자 패키지
KR1020170029302A KR102331570B1 (ko) 2017-03-08 2017-03-08 반도체 소자 및 반도체 소자 패키지
KR10-2017-0029302 2017-03-08
KR10-2017-0029305 2017-03-08

Publications (1)

Publication Number Publication Date
WO2018164371A1 true WO2018164371A1 (ko) 2018-09-13

Family

ID=63447851

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2018/000839 WO2018164371A1 (ko) 2017-03-08 2018-01-18 반도체 소자 및 반도체 소자 패키지

Country Status (2)

Country Link
US (1) US11233176B2 (ko)
WO (1) WO2018164371A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951967A (zh) * 2021-02-01 2021-06-11 厦门三安光电有限公司 Led芯片及其制作方法以及半导体发光器件及其制作方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102656300B1 (ko) 2017-12-05 2024-04-11 소니그룹주식회사 촬상 소자, 적층형 촬상 소자 및 고체 촬상 장치
KR102577238B1 (ko) * 2018-09-21 2023-09-12 삼성전자주식회사 반도체 소자 제조 방법
US20210074880A1 (en) * 2018-12-18 2021-03-11 Bolb Inc. Light-output-power self-awareness light-emitting device
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
CN111446343B (zh) * 2019-04-03 2021-06-08 厦门市三安光电科技有限公司 一种半导体发光器件
TWI775552B (zh) * 2021-08-02 2022-08-21 鴻海精密工業股份有限公司 顯示面板及顯示面板的製備方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020121637A1 (en) * 1997-03-31 2002-09-05 Shigetoshi Ito Light emitting device and method for manufacturing the same
JP2007288192A (ja) * 2006-04-14 2007-11-01 High Power Optoelectronics Inc 半導体発光素子およびその製造方法
KR101362081B1 (ko) * 2012-12-28 2014-02-13 주식회사 위뷰 발광 소자
KR20140089804A (ko) * 2013-01-07 2014-07-16 엘지이노텍 주식회사 발광소자패키지
JP2016111179A (ja) * 2014-12-05 2016-06-20 シチズン電子株式会社 発光装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4411695B2 (ja) 1999-07-28 2010-02-10 日亜化学工業株式会社 窒化物半導体発光素子
JP4330476B2 (ja) 2004-03-29 2009-09-16 スタンレー電気株式会社 半導体発光素子
CN101689587B (zh) 2007-06-15 2012-04-25 罗姆股份有限公司 半导体发光元件
JP2009164423A (ja) 2008-01-08 2009-07-23 Nichia Corp 発光素子
JP5326957B2 (ja) 2009-09-15 2013-10-30 豊田合成株式会社 発光素子の製造方法及び発光素子
JP5777879B2 (ja) 2010-12-27 2015-09-09 ローム株式会社 発光素子、発光素子ユニットおよび発光素子パッケージ
EP2782147B1 (en) * 2012-07-18 2020-03-11 Semicon Light Co. Ltd. Method for manufacturing semiconductor light-emitting element
US9356070B2 (en) * 2012-08-15 2016-05-31 Epistar Corporation Light-emitting device
KR102478524B1 (ko) 2014-12-31 2022-12-19 서울바이오시스 주식회사 고효율 발광 다이오드
WO2015122694A1 (ko) * 2014-02-11 2015-08-20 주식회사 세미콘라이트 반도체 발광소자
KR20160027875A (ko) * 2014-08-28 2016-03-10 서울바이오시스 주식회사 발광소자
WO2017135763A1 (ko) * 2016-02-05 2017-08-10 엘지이노텍 주식회사 발광소자 및 이를 포함하는 발광소자 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020121637A1 (en) * 1997-03-31 2002-09-05 Shigetoshi Ito Light emitting device and method for manufacturing the same
JP2007288192A (ja) * 2006-04-14 2007-11-01 High Power Optoelectronics Inc 半導体発光素子およびその製造方法
KR101362081B1 (ko) * 2012-12-28 2014-02-13 주식회사 위뷰 발광 소자
KR20140089804A (ko) * 2013-01-07 2014-07-16 엘지이노텍 주식회사 발광소자패키지
JP2016111179A (ja) * 2014-12-05 2016-06-20 シチズン電子株式会社 発光装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112951967A (zh) * 2021-02-01 2021-06-11 厦门三安光电有限公司 Led芯片及其制作方法以及半导体发光器件及其制作方法

Also Published As

Publication number Publication date
US20210135059A1 (en) 2021-05-06
US11233176B2 (en) 2022-01-25

Similar Documents

Publication Publication Date Title
WO2018164371A1 (ko) 반도체 소자 및 반도체 소자 패키지
WO2019103566A1 (en) Led unit for display and display apparatus having the same
WO2019004518A1 (ko) 발광소자 패키지 및 광원 장치
WO2017222279A1 (ko) 반도체 소자
WO2019112304A1 (en) Light emitting device with led stack for display and display apparatus having the same
WO2017160119A1 (ko) 반도체 소자 및 이를 포함하는 표시장치
WO2019054547A1 (ko) 발광소자 패키지 및 이를 포함하는 조명장치
WO2016129873A2 (ko) 발광소자 및 발광 다이오드
WO2017078402A1 (ko) 광학 플레이트, 조명 소자 및 광원 모듈
WO2019240538A1 (ko) 인쇄회로기판 및 이를 포함하는 카메라 장치
WO2019045166A1 (ko) 발광소자 패키지
WO2018139877A1 (ko) 반도체 소자
WO2019074149A1 (ko) 발광소자 패키지 및 광원 장치
WO2018139770A1 (ko) 반도체 소자 및 반도체 소자 패키지
WO2019045513A1 (ko) 발광소자 패키지 및 이를 포함하는 조명장치
WO2018048275A1 (ko) 반도체 소자
WO2015053600A1 (ko) 반도체 발광소자
WO2019054793A1 (ko) 발광소자 패키지
WO2019054548A1 (ko) 발광소자 패키지
WO2019194600A1 (ko) 표면 광방출 레이저 소자
WO2018143751A1 (ko) 반도체 소자 및 이를 포함하는 디스플레이 장치
WO2016144103A1 (ko) 발광 모듈 및 이를 구비한 조명 장치
WO2018110981A1 (ko) 광 전송 모듈
WO2019059690A2 (ko) 발광소자 패키지
WO2019054802A1 (ko) 발광소자 패키지

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18763426

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 18763426

Country of ref document: EP

Kind code of ref document: A1